CN105280232A

CN105280232A - 半导体存储器器件和存储器系统

Info

Publication number: CN105280232A
Application number: CN201510096421.3A
Authority: CN
Inventors: 原德正; 芳贺琢哉
Original assignee: Toshiba Corp
Current assignee: Kioxia Corp
Priority date: 2014-07-10
Filing date: 2015-03-04
Publication date: 2016-01-27
Also published as: TW201603022A; US20160012916A1

Abstract

本发明涉及半导体存储器器件和存储器系统。根据一个实施例，半导体存储器器件包括：晶体管；NAND串；位线；源线；以及串集合。将所述晶体管在半导体衬底之上层叠。在所述串集合的一个中，在第一NAND串中的第一晶体管具有第一阈值，并且在第二NAND串中的第一晶体管具有低于所述第一阈值的第二阈值。

Description

半导体存储器器件和存储器系统

相关申请的交叉引用

本申请要求2014年7月10日提交的美国临时申请号62/023060的优先权，通过引用将其整个内容并入到此处。

技术领域

此处描述的实施例通常地涉及半导体存储器器件。

背景技术

已知存储器基元被三维设置的NAND闪存。

发明内容

实施例的目的为提供改善的半导体存储器器件和存储器系统。

实施例提供

一种半导体存储器器件，所述半导体存储器器件包含：

多个晶体管，每个包括电荷积累层和控制栅极，并且所述多个晶体管被层叠在半导体衬底之上；

多个NAND串，每个所述多个NAND串包括串联连接的多个所述晶体管；

位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端；

源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及

多个串集合，每个所述多个串集合包括多个所述NAND串，

其中，在所述串集合中的一个，在第一NAND串中的所述第一晶体管具有第一阈值，并且在第二NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。

此外，实施例提供

一种存储器系统，所述存储器系统包含：

能够持有数据的半导体存储器器件；以及

控制所述半导体存储器器件的控制器，

其中，所述半导体存储器器件包括：

多个晶体管，每个所述多个晶体管包括电荷积累层和控制栅极，并且被层叠在半导体衬底之上；

多个串集合，每个所述多个串集合包括多个所述NAND串；

根据实施例，可以提供改善的半导体存储器器件和存储器系统。

附图说明

图1为根据第一实施例的存储器系统的框图；

图2为根据第一实施例的半导体存储器器件的框图；

图3和图4为根据第一实施例的存储器基元阵列的电路图和截面图；

图5为示出根据第一实施例的用于存储器基元的阈值分布的图。

图6和图7为根据第一实施例的测试方法的流程图；

图8为根据第一实施例的存储器基元阵列的电路图；

图9为根据第一实施例的各种信号的时序图；

图10为根据第一实施例的存储器基元阵列的电路图；

图11为根据第一实施例的各种信号的时序图；

图12为根据第二实施例的测试方法的流程图；

图13为根据第二实施例的页数据的示意图；

图14为示出根据第三实施例的用于存储器基元的阈值分布的图；

图15为根据第三实施例的位线电势的时序图；

图16为根据第四实施例的测试方法的流程图；

图17为根据第四实施例的半导体存储器器件的框图；

图18为根据第四实施例的测试方法的流程图；

图19和图20为根据第五实施例的写入操作的流程图；

图21为根据第五实施例的页数据的示意图；

图22为根据第五实施例的读取操作的流程图；

图23为根据第五实施例的页数据的示意图；

图24为页数据的示意图；

图25和图26为根据第六实施例的存储器基元阵列的电路图和截面图；

图27为示出根据第一实施例的用于存储器基元的阈值分布的图；以及

图28和图29为根据第六实施例的存储器基元阵列的电路图。

具体实施方式

通常，根据一个实施例，半导体存储器器件包括：多个晶体管；多个NAND串；位线；源线；以及多个串集合。每个晶体管包括电荷积累层和控制栅极并被层叠在半导体衬底之上。每个NAND串包括串联连接的多个晶体管。位线被电气连接到位于串联连接的一端侧上的第一晶体管的一端。源线被电气连接到位于串联连接的另一端侧上的第二晶体管的一端。每个串集合包括多个NAND串。在串集合之一中，在第一NAND串中的第一晶体管具有第一阈值，并且在第二NAND串中的第一晶体管具有低于第一阈值的第二阈值。

1.第一实施例

首先，将描述根据第一实施例的半导体存储器器件和存储器系统。

1.1存储器系统的配置

首先，根将参考图1描述据第一实施例的存储器系统的配置。图1为根据第一实施例的存储器系统的框图。

如图1所示，存储器系统1包括NAND闪存100和存储器控制器200。控制器200和NAND闪存100，例如，被结合在一起以提供一个半导体器件，例如，诸如SD^TM卡或SSD(固态硬盘)的存储卡。

NAND闪存100包括多个存储器基元以用非易失性方式存储数据。将在下文详细描述NAND闪存100的配置。

控制器200指导NAND闪存响应于来自外部主机装置的指令来进行读取操作、写入操作、擦除操作等。而且，控制器200管理在NAND闪存100中的存储空间。

控制器200包括主机接口电路210、嵌入式存储器(RAM)220、处理器230、缓冲存储器240、NAND接口电路250以及ECC电路260。

通过控制器总线将主机接口电路210连接到主机装置，以控制与主机装置的通信。主机接口电路210将从主机装置接收的命令和数据传输到处理器230和缓冲存储器240。而且，响应于来自处理器230的指令，主机接口电路210将在缓冲存储器中的数据传输到主机装置。

通过NAND总线将NAND接口电路250连接到NAND闪存10，以控制与NAND闪存100的通信。NAND闪存接口电路250将从处理器230接收的命令传输到NAND闪存100，并且在写入操作中，将在缓冲存储器240中的写入数据传输到NAND闪存100。再者，在读取操作中，NAND接口电路250将从NAND闪存10读取的数据传输到缓冲存储器240。

处理器230进行控制器200的总控制。例如，当从主机装置接收写入指令时，处理器230响应于写入指令而发出基于NAND接口的写入命令。在读取和擦除操作的情况下，其进行相似的操作。处理器230也进行各种处理，诸如，用于管理NAND闪存100的损耗均衡。再者，处理器230执行各种类型的算术运算。例如，处理器230执行数据加密过程、随机化过程等等。

ECC电路260执行数据错误纠正(ECC:错误检查和纠正)过程。也就是，ECC电路260在数据写入操作中基于写入数据产生奇偶性(parity)，并且在读取操作中从奇偶性产生校正子(syndrome)以检测错误和纠正错误。处理器230具有ECC电路260的功能。

嵌入式存储器220为例如DRAM的半导体存储器，并且用于作为处理器230的工作区域。嵌入式存储器220持有用于管理NAND闪存100、各种管理表等等的固件。

1.1.2半导体存储器件的通常配置

现在，将描述NAND闪存100的配置。图2为根据第一实施例的NAND闪存100的框图。如图2所示，NAND闪存100包括存储器基元阵列11、行译码器12、感测放大器13、源线驱动器14、阱驱动器15、序列发生器16以及寄存器17。

存储器基元阵列11包括多个块BLK(BLK0、BLK1、BLK2...)，其是多个非易失性存储器基元的集合，每个与字线与位线相关联。块BLK对应于数据擦除单元，并且同时擦除在相同块BLK中的数据。每个块BLK包括多个指(fingers)FNG(FNG0、FNG1、FNG2...)，其是NAND串18的集合，其中存储基元串联连接。当然，在存储基元阵列11中的块的数量和在一个块BLK中的指的数量为可选的。

行译码器12译码块地址和页地址以选择在相应的块BLK中的字线WL中的一个。然后，行译码器12将适当的电压施加到选择的字线和未选择的字线。

感测放大器13感测并放大在数据读取操作中通过位线BL从存储器基元读取的数据。感测放大器13在数据写入操作中将写入数据传输到存储器基元。从以多个存储器基元的单元的形式的存储器基元阵列11读取数据，并将数据写入到以多个存储器基元的单元的形式的存储器基元阵列11，并且该单元对应于页。

源线驱动器14将电压施加到源线SL。

阱驱动器15将电压施加到形成NAND串18的阱区域。

寄存器17持有各种信号。例如，寄存器17持有数据写入或擦除操作的状态，以通知控制器200是否正常地操作。备选地，寄存器17持有从控制器200接收的命令、地址等等，并且也可以持有各种表。

序列发生器16进行NAND闪存100的总控制。

1.1.3存储器基元阵列

现在，将详细描述存储器基元阵列11的配置。图3为块BLK中的一个的电路图，并且其它块BLK具有类似的配置。

如在图3中所示，块BLK包括四个指FNG(FNG0到FNG3)。每个指FNG包括多个NAND串18。

每个NAND串18包括，例如，八个存储器基元晶体管MT(MT0到MT7)和选择晶体管ST1和ST2。每个存储器基元晶体管MT和选择晶体管ST1和ST2均包括包含控制栅极的层叠的栅极以及电荷积累层，并且以非易失性方式保持数据。存储器基元晶体管MT的数量没有限制于8，而是可为16、32、64、128等等；存储器基元晶体管MT的数量没有受限制。将存储器基元晶体管MT设置在选择晶体管ST1与ST2之间，以便在存储器基元晶体管MT中的电流路径被串联连接在一起。将在串联连接的第一端处的存储器基元晶体管MT7中的电流路径连接到在选择晶体管ST1中的电流路径的第一端。将在串联连接的第二端处的存储器基元晶体管MT0中的电流路径连接到在选择晶体管ST2中的电流路径的第一端。

将在每个指FNG0到FNG3中的选择晶体管ST1的栅极全部连接到选择栅极线SGD0到SGD3中的对应的一个。另一方面，在多个指FNG的每个中，将选择晶体管ST2的栅极全部连接到选择栅极线SGS。而且，在相同块BLK0中，分别将存储器基元晶体管MT0到MT7的控制栅极连接到相同的字线WL0到WL7。

也就是，在相同块BLK中，将在多个指FNG0到FNG3中的存储器基元晶体管连接到相同的字线WL0到WL7和相同的选择栅极线SGS，然而，即使在相同块BLK中，独立的选择栅极线SGD被分别提供用于指FNG0到FNG3。

而且，对于在存储器基元阵列11中的矩阵中设置的NAND串18，通常将在相同行上的NAND串18中的选择晶体管ST1的电流路径的第二端连接到位线BL中的一个(BL0到BL(L-1)；(L-1)为等于或大于1的自然数)。也就是，通常，在块BLK之上位线BL连接NAND串18。附加地，通常将在选择晶体管ST2中的电流路径的第二端连接到相同的源线SL。例如，通常在块之上源线SL连接NAND串。

如上文所描述，将在相同块BLK中的存储器基元晶体管MT中的数据集体地擦除。对比而言，在多个存储器基元晶体管MT上集体地进行数据读取操作和数据写入操作，该多个存储器基元晶体管MT被连接到在块BLK中的一个的指FNG中的一个的字线WL中的之一。该单元为“页”。

图4为根据第一实施例的存储器基元阵列18的局部区域的截面图。如在图4中所示，在P-型阱区域20上形成多个NAND串18。也就是，在阱区域20之上形成下列：功能为选择栅极线SGS的多个互连层27，功能为字线WL的多个互连层23，以及功能为选择栅极线SGD的多个互连层25。

形成存储器孔26，其穿透互连层25、23以及27以达到阱区域20。在每个存储器孔26的侧表面上，顺序地形成块屏蔽缘膜28、电荷积累层29(绝缘膜)以及栅极绝缘膜28。再者，在存储器孔26中填充导电膜31。导电膜31为功能为NAND串18的电流路径的区域，并且，当存储器基元晶体管MT和选择晶体管ST1和ST2操作时，其中形成沟道。

在每个NAND串18中，将多个(在本实例中，四个)互连层27电气连接在一起并且连接到相同的选择栅极线SGS。也就是，四个互连层27功能为基本上一个选择晶体管ST2的栅极电极。这也适用于选择晶体管ST1(四层选择栅极线SGD)。

在上文已经描述的配置中，在每个NAND串18中，在阱区域20上顺序层叠选择晶体管ST2、多个存储器基元晶体管MT以及选择晶体管ST1。

在图4中的实例中，每个选择晶体管ST1和ST2包括类似于存储器基元晶体管MT的电荷积累层29。然而，每个选择晶体管ST1和ST2基本上不用作存储数据的存储器基元，而是用作开关。在这种情况下，可以通过将电荷注入到电荷积累层29中，来控制打开和关闭选择晶体管ST1和ST2的阈值。

在导电膜31的上端处形成功能为位线BL的互连层32。将位线BL连接到感测放大器13。

再者，在阱区域20的表面中形成n⁺-型杂质扩散层33和p⁺-型杂质扩散层34。在扩散层33上形成接触塞35，并且在接触塞35上形成功能为源线SL的互连层36。将源线SL连接到源线驱动器14。而且，在扩散层34上形成接触塞37，并且在接触塞37上也形成功能为阱互连CPWELL的互连层38。将阱互连CPWELL连接到阱驱动器15。在位于选择栅极线SGD之上且互连层32之下的层中形成互连层36和38。

将多个上文描述的配置设置在相对图4的片而远离读取器的方向上。在该方向上设置的多个NAND串18的集合形成一个指FNG。将功能为包括在相同指FNG中的多个选择栅极线SGS的互连层27连接在一起。换言之，在邻近NAND串18与半导体层27之间、阱区域20上也形成栅极绝缘膜30，并且形成邻近扩散层33的栅极绝缘膜30以延伸到扩散层33的附近。

因此，当打开选择晶体管ST2时，对应的沟道将存储器基元晶体管MT0和扩散33一起电气连接。而且，将电压施加到阱互连CPWELL允许电势被施加到导电膜31。

存储器基元阵列11具有另一配置。也就是，例如，在2009年3月19日提交的U.S.专利申请号12/407,403标题“Three-dimensionalStackedNonvolatileSemiconductorMemory”中描述存储器基元阵列11的配置，通过引用将其公开内容并入到这里。在2009年3月18日提交的U.S.专利申请号12/406,524标题“Three-dimensionalStackedNonvolatileSemiconductorMemory”中也描述存储器基元阵列11的配置，通过引用将其公开内容并入到这里。在2010年3月25日提交的U.S.专利申请号12/679,991标题“Non-volatileSemiconductorStorageDeviceandMethodofManufacturingtheSame”中也描述存储器基元阵列11的配置，通过引用将其公开内容并入到这里。在2009年3月23日提交的U.S.专利申请号12/532,030标题“SemiconductorMemoryandMethodforManufacturingSame”中也描述存储器基元阵列11的配置，通过引用将其公开内容并入到这里。

1.2用于测试存储器基元阵列的方法

现在，将描述用于测试如上文描述的配置的存储器基元阵列11的方法。根据本方法，当在存储器基元阵列11中存在缺陷时，对于每个NAND串18而管理相关的信息(下文中称为缺陷信息)。缺陷信息被写入到选择晶体管ST1和ST2中的至少一个。这抑制缺陷NAND串的使用。将描述本方法。

1.2.1阈值分布

首先，将描述存储器基元晶体管MT和选择晶体管ST1和ST2的阈值分布。图5为示出根据第一实施例通过存储区基元晶体管MT获取的数据和用于存储器基元晶体管MT和选择晶体管ST1和ST2的阈值分布的图。

如在图5中所示，每个存储器基元晶体管MT可以持有，例如，根据用于存储器基元晶体管MT的阈值的2位数据。2位数据为，例如，以增加阈值的顺序的“11”、“01”、“00”以及“10”。

用于持有“11”数据的存储器基元的阈值为“Er”等级或“EP”等级。Er等级为用于从电荷积累层去除电荷以擦除数据的状态的且不仅具有正值而且具有负值的阈值。EP等级为用于将电荷注入到电荷积累层中的状态的阈值。EP等级等于或高于Er等级并且具有正值。

“01”、“00”以及“10”也为用于将电荷注入到电荷积累层中的状态的阈值。用于持有“01”数据的存储器基元的阈值为“A”等级，其高于Er等级和EP等级。用于持有“00”数据的存储器基元的阈值为“B”等级，其高于A等级。用于持有“10”数据的存储器基元的阈值为“C”等级，其高于B等级。当然，2位数据与阈值之间的关系不限于上文描述的关系。例如，“11”数据对应于“C”等级。可适当地选择2位数据与阈值之间的关系。

然后，将描述用于选择晶体管ST1和ST2的阈值分布。如在图5中所示，用于选择晶体管ST1和ST2的阈值为通常为“SG/EP”等级。在通常地读取操作中，当电压VSG被施加到所选择的选择栅极线SGD和SGS时，阈值对应于将选择晶体管ST1和ST2打开的等级。电压为，例如，在EP等级和A等级之间。

对比而言，当将缺陷信息写入到选择晶体管ST1或ST2时，将用于选择晶体管ST1和ST2的阈值设置到“SG/AC”等级。该等级高于VSG，并且例如，在B等级与C等级之间。因此，将缺陷信息写入到选择晶体管ST1或ST2会引起选择晶体管ST1或ST2在读取操作和写入操作中时常地关闭。

1.2.2用于检测缺陷和写入缺陷信息的方法

现在，将描述用于测试如上文描述的配置的存储器基元阵列11的方法。图6和图7为示出根据第一实施例的测试方法的流程图。图7示出当缺陷存在于图6中时，通过控制器200和NAND闪存100执行的处理流程。通过控制器200或测试NAND闪存100的测试器进行测试。处理器230主要在控制器200中操作，并且序列发生器16主要在NAND闪存100中操作。通过实例的方式，将描述一种情况，其中控制器200测试NAND闪存100。当测试器进行测试时，“控制器200”可以用下文的“测试器”代替。

如在图6和图7中所示，控制器200的处理器230发出串地址并将其传输到NAND闪存100(步骤S10)。串地址为用于指定要被测试缺陷的指FNG的地址。在NAND闪存100中，例如，接收的串地址被持有在地址寄存器中，该地址寄存器为寄存器17的部分。

控制器200的处理器230发出缺陷检测命令并将其传输到NAND闪存100(步骤S11)。例如，传输的命令被持有在命令寄存器中，该命令寄存器为寄存器17的部分。响应于被持有在命令寄存器中的缺陷检测命令，NAND闪存100的序列发生器16对通过存储在地址寄存器中的串地址而指定的指FNG进行缺陷检测测试(步骤S12)。

当将电压VREAD施加到在要测试的指FNG中的全部字线时，通过感测位线BL上的电流或电压来进行步骤S12中的缺陷检测测试。当没有电流流动通过位线BL时，序列发生器16测定对应的NAND串18为有缺陷的。将在下文详细描述步骤S12。

在执行步骤S12之后，NAND闪存100的序列发生器16将缺陷检测结果传输到控制器200。在这种情况下，缺陷检测结果被，例如以缺陷检测信号或存储在寄存器17的任何寄存器中的缺陷检测结果的形式，而从NAND闪存100传输到控制器200，以便控制器200可以读取在寄存器17中的信息。

基于NAND闪存100的缺陷检测结果，控制器200的处理器230测定缺陷是否存在于这样的指FNG中，该指FNG对应于在步骤S10中输入的串地址。当没有缺陷存在于指FNG中时(步骤S13，否)，过程结束。如果需要，对另一指FNG进行类似的测试。

另一方面，当缺陷存在于指FNG中(步骤S13，是)，控制器200的处理器230发出如在步骤S10中所发出的相同的串地址，并将其传输到NAND闪存100(步骤S14)。串地址被存储在NAND闪存100中的地址寄存器。

随后，控制器200的处理器230发出SGD写入命令并将其传输到NAND闪存100(步骤S15)。例如，SGD写入命令被存储在命令寄存器。SGD写入命令旨在给出指令，以将缺陷信息写入到选择晶体管ST1。在第一实施例中，缺陷信息被写入到选择晶体管ST1(SGD)，但是也可以写入到选择晶体管ST2(SGS)。写入数据为在步骤S13中获得的缺陷检测结果。响应于被存储在命令寄存器中的SGD写入命令，序列发生器16将缺陷信息写入到选择晶体管ST1(步骤S16)。作为结果，在检测到缺陷的NAND串18中，选择晶体管ST1的阈值从参考图5描述的“SG/EP”等级增长到“SG/AC”等级。另一方面，在没有检测到缺陷的NAND串18中，选择晶体管STl的阈值维持“SG/EP”等级。将在下文详细描述用于将缺陷信息写入的方法。

如上文所描述的，完成测试操作。当然，如果需要对另一指FNG进行类似的过程。

1.2.3用于检测缺陷的方法的细节

然后，将参考图8和图9描述用于检测有缺陷的NAND串的方法。图8为被测试的指FNG的电路图。图9为示出选择栅极线SGD和SGS、字线WL以及位线BL的电压的变化的时序图。在图8中示出的叉线表明对应的存储器基元晶体管MT为关闭的，换言之，存储器基元晶体管MT为有缺陷的基元。

如在图中所示，行译码器12将电压VSG(例如，4V)施加到选择栅极线SGD和SGS(时间t0)。然后，行译码器12将电压VREAD施加到全部字线WL0到WL7(时间t1)。电压VREAD为打开无缺陷的存储器基元晶体管MT的电压，不管在存储器基元晶体管MT中持有的数据。随后，感测放大器13将位线BL预充电到预充电等级VPRE(例如，0.7V)(时间t2)。

作为结果，如在图8中所示，当在选择的指FNG中的NAND串18不包括缺陷时，基元电流Icell从位线BL流向源线。因此，如在图9中所示，位线BL的电势变得低于预充电等级。

另一方面，当NAND串18包括缺陷时，阻止了基元电流Icell从位线BL流向源线SL(或很小量的基元电流流动，但是量非常小于打开的基元的量)。因此，如在图9中所示，位线BL的电势保持在预充电等级。

例如，在图8中的实例中，连接到位线BL1的NAND串18包括缺陷。更具体地，例如，连接到字位WL4的存储器基元晶体管MT被认为是有缺陷的基元(在图8中的叉线表明对应的基元为关闭的)。然后，在NAND串18中的电流路径，例如，被连接到字线WL4的存储器基元晶体管MT阻塞，阻止了基元电流的流动。

在该状态下，感测放大器13感测通过位线BL读取的电压或电流并将其放大。在本实例中，从位线BL(存储器基元的打开的)电压的减少产生的读取数据被限定为“1”数据。从保持在预充电等级的位线BL(存储器基元的关闭的)的电压产生的读取数据被限定为“0”数据。当然，限定可以为相反的。

读取数据被提供在用于每个位线BL的感测放大器13中的锁存器电路持有。也就是，如在图8中所示，将“0”数据存储在对应于位线BL1的锁存器电路中，而“1”数据存储在其它锁存器电路中。

如上文所描述的，获得的相应位线的“0”数据和“1”数据的集合为“缺陷信息”。因此，缺陷信息具有对应于一页的若干位。可将缺陷信息传输到控制器200，而没有任何的改变，或可将表明哪个位为“0”的信息传输到控制器200作为“缺陷信息”。

假设，在进行本测试之前，例如，列冗余(redundancy)被用于弥补这样的缺陷：其由于在位线BL中的缺陷自身而不管从存储器基元读取的结果，将读取数据确定为“0”或“1”。

1.2.4用于写入缺陷信息的方法的细节

现在，将参考图10和图11详细描述在步骤S16中用于写入缺陷信息的方法。图10为将被测试的指FNG的电路。图11为示出选择栅极线SGD、字线WL、位线BL，以及在NAND串18中的沟道的电压的变化的时序图。

在感测放大器13中的锁存器电路存储在步骤S12中获得的读取数据(见图10)。也就是，在图10中的实例中，对应于位线BL1的锁存器电路持有“0”数据，而其它锁存器电路持有“1”数据。因此，基于通过锁存器电路持有的数据，感测放大器13将电压施加到对应的位线BL(时间t0)。更具体地，感测放大器13将电压V1(例如，2V)施加到对应于“0”数据的位线BL，而将例如0V(<V1)施加到对应于“1”数据的位线BL。

随后，行译码器12将电压VPASS施加到所有字线WL0到WL7，而将电压VPGM施加到选择栅极线SGD(时间t1)。VPASS为打开无缺陷的存储器基元晶体管MT的电压，不管在存储器基元晶体管MT中持有的数据。而且，VPGM为生成FN隧道现象以允许电子被注入到电荷积累层29中的高电压。建立VPGM>VPASS的关系。选择栅极线SGS为，例如，0V，其将选择晶体管ST2保持关闭。

通过电压VPASS和VPGM打开无缺陷的存储器基元晶体管MT和选择晶体管ST1，以形成在NAND串18中的电流路径(沟道)。因此，从感测放大器13施加到位线BL的电压被传输到在NAND串18中的沟道。

也就是，在有缺陷的NAND串18中的沟道具有0V的电压以允许到选择晶体管ST1的写入。换言之，将电子注入到选择晶体管ST1的电荷积累层以增加选择晶体管ST1的阈值。这时，将写入验证电压设置得高于电压VSG。因此，选择晶体管ST1的阈值增加到“SG/AC”等级。另一方面，在无缺陷的NAND串18中的沟道具有2V的电压，避免了到选择晶体管ST1的写入。换言之，选择晶体管ST1的阈值维持在“SG/EP”等级。

1.3根据第一实施例的效果

通过管理每个NAND串18的好和坏的存储器基元，根据第一实施例的配置能使存储空间被更有效地使用。将在下文详细描述该效果。

对于以改善NAND闪存的位密度的办法，层叠被预期以代替接近于极限的小型化。通过实例的方式，已经提出层叠的NAND闪存，其中，垂直晶体管被用于层叠存储器基元。

用于层叠的技术涉及当时在层叠的字线中形成存储器孔并在存储器孔中形成存储器基元。在多个串(多个指)中，将层叠的控制栅极(字线)连接在一起。在多个指中的字线的共享能使得若干金属互连层和外围电路的区域的减少。共享字线的指的集合为参考图2和图3描述的块BLK。

在平面NAND闪存中，其中存储器基元被两维地设置在半导体衬底上，如果任何块具有关键缺陷，将块处理为坏块。作为结果，块作为一个整体被抑制使用。

这也适用于三维层叠的NAND闪存。然而，如参考图2和图3所描述的，三维层叠的NAND闪存在一个块中包括很多存储器基元。如在图1中所示，在三维层叠的NAND闪存中的一个串(一个指FNG)中的存储器基元的数量等效于在平面NAND闪存中的一个块BLK。换言之，在平面NAND闪存中，变坏的一个块BLK具有可与若干块BLK同时变坏的影响相比的影响。

对于这一点，根据第一实施例的配置管理每个NAND串18的好和坏的存储器基元。更具体地，如果任何NAND串18为有缺陷的，该NAND串被处理为不可用串，然而，其它NAND串18被处理为可用串。换言之，如果缺陷发生在任何指FNG中，仅将有缺陷的NAND串18用做不可用的，而非将整个该指用做不可用的。

为了使有缺陷的NAND串18不可用，将选择晶体管ST1的阈值设置到高于电压VSG的值。作为结果，在普通操作中，在有缺陷的NAND串18中的选择晶体管ST1为时常地关闭。换言之，可以抑制NAND串18的存取。

如上文所描述的，如果缺陷发生在任何指FNG中，可以将被处理为坏串的若干NAND串的数目减少。作为结果，可以更有效地使用存储空间。

2.第二实施例

现在，将描述根据第二实施例的半导体存储器器件和存储器系统。根据第二实施例，在第一实施例中描述的测试操作中，对相同的指FNG多次进行缺陷检测操作，并且缺陷信息被基于缺陷检测操作的结果而获得。下文将仅描述与第一实施例的不同。

2.1测试方法

图12为根据第二实施例的测试方法的流程图，并且对应于在第一实施例中描述的图6。下文将仅描述与第一实施例的不同。

首先，执行上文描述的步骤S10到S13。如果在步骤S13(步骤S13，否)中没有检测出有缺陷的NAND串，控制器200的处理器230检查对指FNG进行的缺陷检测操作的数量。如果缺陷检测操作的数量未能达到指定值(步骤S20，否)，控制器200的处理器230再次执行在步骤S10到S13中的处理。另一方面，当缺陷检测操作的数量已经达到指定值(步骤S20，是)时，结束重复的过程，并且处理进行到步骤S14。

如果在步骤S13中检测到有缺陷的NAND串(步骤S13，是)，感测放大器13对缺陷检测结果(步骤S21)执行合并处理。在完成在步骤S21中的处理后，处理进行到步骤S20。

将使用图13详细描述步骤S21。图13示出在感测放大器13中的锁存器电路，该锁存器电路持有第一缺陷检测结果、第二缺陷检测结果以及从基于这些坏-串结果的合并处理产生的缺陷信息。在图13中，测定为缺陷的位为阴影的。而且，为了简化描述，通过实例方式，图13示出八位线的情况。

如图13所示，假定，在第一缺陷检测操作期间，对应于位线BL4和BL7的NAND串18被测定为有缺陷的。因此，对应于位线BL4和BL7的锁存器电路持有“0”数据，并且其它锁存器电路持有“1”数据。也就是，在锁存器电路中持有的8位数据(页数据)为“11110110”。8位数据被保存到在感测放大器13中的其它锁存器电路中。

进一步假定如下。当进行第二缺陷检测操作时，对应于位线BL2的NAND串18被新近测定为有缺陷的，对应于位线BL4并在第一缺陷检测操作期间被测定为有缺陷的NAND串18被测定为无缺陷的，并且如在第一缺陷检测操作的情况下，位线BL7被测定为有缺陷的。因此，对应于位线BL2和BL7的锁存器电路持有“0”数据，然而其它锁存器电路持有“1”数据。也就是，在锁存器电路中持有的8位数据为“11011110”。

被包括在感测放大器13中的算术电路，对指示了所保存的第一缺陷检测结果的8位数据和指示了所保存的第二缺陷检测结果的8位数据，执行合并处理。也就是，使用下述方法合并缺陷检测结果。

将在第一和第二缺陷检测操作期间都被测定为无缺陷的位测定为无缺陷的位。换言之，对应于位的缺陷信息为“1”。

将在第一和第二缺陷检测操作期间的至少一个中被测定为有缺陷的位测定为有缺陷的位。换言之，对应于位的缺陷信息为“0”。

因此，在图13中的实例中，对应于位线BL2、BL4以及BL7的位被测定为有缺陷的。因此，运算电路生成缺陷信息“11010110”。将缺陷信息“11010110”持有在感测放大器13中的锁存器电路中。基于该数据，在步骤S16中对选择晶体管ST1执行程序。

如果进行第三缺陷检测操作，可将对应于第三缺陷检测操作的结果的8位数据与对应于第一和第二缺陷检测操作的结果的8位数据合并。

2.2根据第二实施例的效果

根据第二实施例的配置能使得缺陷检测精确度的增加，允许存储器系统的操作可靠性改善。将在下文描述此效果。

缺陷包括“完全的缺陷”和“不完全的缺陷”。完全的缺陷时常地示出至少在正常操作情况下的有缺陷的特性。另一方面，不完全的缺陷有时示出无缺陷特性且有时示出有缺陷的特性。也就是，对于不完全的缺陷，有缺陷的现象可以或不可以被外部观测到(也就是下文中称为缺陷的“非重现性”)。

这样的不完全的缺陷的存在引起多个缺陷检测的结果未能匹配的现象。因此，不利地，基于缺陷检测结果很难弥补有缺陷的位(这在第五实施例中被详细描述)。

对于这一点，根据第二实施例，多次进行缺陷检测，并且至少一次被确认为有缺陷的位被测定为有缺陷的，并且将缺陷信息写入到对应的选择晶体管ST1。换言之，至少一次被测定为有缺陷的NAND串18被抑制使用。因此，可以抑制基于缺陷的非重现性的故障。

3.第三实施例

现在，将描述根据第三实施例的半导体存储器器件和存储器系统。第三实施例改变了在第一和第二实施例中描述的步骤S12中的缺陷检测条件。下文将仅描述与第一和第二实施例的不同。

3.1使用改变的电压条件的测试方法

在本实例中，对于施加到存储器基元晶体管MT的电压的条件被改变。将使用图14描述的根据本实例的测试方法。图14为包括用于存储器基元晶体管的阈值分布的图。

第三实施例使用了低于VREAD的VREAD'作为在步骤S12中要被施加到字线WL的电压。在图14中的实例中，将VREAD'设置到高于“C”等级并低于VREAD的值。

本方法允许发现难于检测的缺陷。如上文所描述的，缺陷可不仅包括完全的缺陷还包括不完全的缺陷，该完全的缺陷阻止基元电流流动通过存储器基元晶体管。不完全的缺陷包括允许弱基元电流流动通过存储器基元晶体管的缺陷。这样的缺陷允许基元电流流动通过存储体基元晶体管到该存储器基元晶体管被测定为打开(on)的基元的程度。作为结果，存储器基元被测定为无缺陷的。

对于这一点，在本实例中，将在缺陷检测期间使用的字线电压设置为低于用于正常读取的电压VREAD。换言之，在缺陷检测期间，将字线电压设置到难于打开存储器基元的值。作为结果，不完全的缺陷引起基元电流更难流动，允许这样的存储器基元被抑制测定为无缺陷的。换言之，可以更有效地检测不完全的缺陷。

3.2使用改变的时序条件的测试方法

在本发明中，通过改变用于缺陷检测的时序条件而检测有缺陷的NAND串。更具体地，在缺陷检测期间，感测放大器13使得感测时序(选通时序)比正常读取期间更早。

图15为示出在缺陷检测期间对位线BL的电压变化的时序图，并且对应于在第一实施例中描述的图9中的位线的电压变化。除了在具有缺陷的位线BL和没有缺陷的位线BL的电势中的变化的图之外，图15还示出在这样的位线BL的电势中的变化的图：其中包括缺陷但是电流通过其相对易流动。

如在第一实施例中所描述的，用感测放大器13，通过将预定阈值与由所有存储器基元晶体管的数据的读取产生的位线BL的电势相对比，来测定是否存在缺陷。

如在图15中所示，在缺陷检测期间和在读取期间，具有缺陷(完全的缺陷)的位线BL的电势维持在预充电等级VPRE(例如，0.7V)。对比而言，没有缺陷的位线BL的电势低于预充电等级VPRE。具有不完全的缺陷的位线BL具有在具有完全的缺陷的位线BL的电势与没有缺陷的位电势BL的电势之间的中间电势。

在本实例中，在正常读取操作期间，感测放大器13在时间t2进行感测操作(选通操作)。时间t2为每个位线BL的电势在从0V增加到近似常数的时候。在这种情况下，具有不完全的缺陷的位线BL的电势被标注为V2，并且没有缺陷的位线BL的电势被标注为V3(<V2)。然后，感测放大器13使用电势Vth0对读取数据进行测定，电势Vth0近似在VPRE与V2之间的中间。也就是，当位线BL的电势高于Vth0时，感测放大器13将读取数据测定为“0”数据，而当位线BL的电势低于Vth0时，将读取数据测定为“1”数据。

对比而言，在缺陷检测期间，感测放大器13使用时间t1进行感测操作(选通操作)，时间t1早于时间t2。时间t1为每个位线BL的电势从0V增长的阶段的期间。在这种情况下，具有不完全的缺陷的位线BL的电势被标注为V4，并且没有缺陷的位线BL的电势被标注为V5(<V4)。然后，感测放大器13使用电势Vth1对读取数据进行测定，电势Vth1为近似在V4与V5之间的中间。也就是，当位线BL的电势高于Vth1时，感测放大器13将读取数据测定为“0”数据(有缺陷的)，而当位线BL的电势为低于Vth1时，将读取数据测定为“1”数据(无缺陷的)。

也在本实例中，可以有效地检测不完全的缺陷。也就是，与通过没有缺陷的位线BL相比，基元电流更难以流动通过具有不完全的缺陷的位线BL。因此，在时间t0将预充电电势VPRE施加到位线BL之后，与没有缺陷的位线BL的电势相比，具有不完全缺陷的位线BL的电势立即快速增长。然而，流动通过具有不完全的缺陷的位线BL的基元电流量小于流动通过没有缺陷的位线BL的基元电流量，具有不完全的缺陷的位线BL被以低于电压VPRE的电压V2而饱和。另一方面，弱漏电流也流动通过没有缺陷的位线BL，因此，到当大致给定时间过去时，没有缺陷的位线BL的电势增加到接近于V2的V3。

作为结果，在具有不完全的缺陷的位线BL与没有缺陷的位线BL之间的电势的不同，在在时间t2为△V1(＝V2-V3)，而在时间t1为△V2(＝V4-V5)。另外地，△V2>△V1。在本实例中，要注意，在时间t1的点进行感测操作，在时间t1时具有不完全的缺陷的位线BL与没有缺陷的位线BL之间的电势存在着显著不同。所使用的阈值为在V5与V4之间的中间的Vth1。

对于这一点，如果在时间t2进行感测，在V3与V2之间的中间的Vth2被用作阈值。然而，在这种情况下，因为△V1的值很小，读取范围小。这导致错误的读取。

对比而言，在本实例中，△V2大于△V1，保证了足够的读取范围。因此，可能的错误的读取可以被抑制。换言之，不完全的缺陷和无缺陷的情况可以精确地区分开。

3.3根据第三实施例的效果

如上文所描述的，在NAND闪存100中可发生各种缺陷，并且使用正常的方法难以检测。也就是，与完全有缺陷的存储器基元相比，这样的不完全有缺陷的晶体管相对易被打开。换言之，相对大量的基元电流流动通过不完全有缺陷的晶体管。因此，不完全有缺陷的存储器基元难以被测定为有缺陷的。

因此，第三实施例使用这样的条件：在这样的条件下，存储器基元在缺陷检测期间不太可能被打开。通过实例的方式，与正常读取期间相比，如上文描述的这样的字线电压被设置为更低，或者感测时序被设置为更早。作为结果，难于检测的缺陷可以被检测到，允许缺陷检测的精确度。当然，条件不限于VREAD或感测时序，并且假定存储器基元难以打开，则可使用任何条件。

4.第四实施例

然后，将描述根据第四实施例的半导体存储器器件和存储器系统。根据第四实施例，响应于来自控制器200或测试器的测试命令，NAND闪存100自发顺序地发出串地址以测试多个指。下文将仅描述与第一到第三实施例的不同。

4.1测试方法

图16为根据第四实施例的测试方法的流程图。

如图16所示，首先，控制器200(或测试器)发出测试命令并将其传输到NAND闪存100。当接收的测试命令时，NAND闪存100响应于命令而开始测试操作(步骤S30)。也就是，接收的测试指令被存储在命令寄存器。响应于测试命令，例如，序列发生器16将串地址初始化(步骤S31)并设置用于串地址的初始值(步骤S32)。序列发生器16使用参考图8和图9在第一实施例中描述的方法来进行缺陷检测操作(步骤S33)。步骤S33类似于参考图6描述的步骤S12。

当步骤S12导致这样的测定：目标NAND串18为有缺陷的(步骤S34，否)时，序列发生器16进行SGD写入(步骤S35)。步骤S35类似于参考图6描述的步骤S16。第四实施例不同于第一实施例，其中，序列发生器16自发地进行SGD写入，而不需要串地址和来自控制器200的SGD写入命令。

随后，序列发生器16测定在步骤S32中设置的串地址是否为最终地址(步骤S36)。最终地址可以为，例如，在任何块BLK中的最终串地址(在这种情况下，测试每个块)或在存储器基元阵列11中的最终串地址(在这种情况下，测试在存储器基元阵列11中的所有块)。

当测试的地址不是最终地址时(步骤S36，否)，序列发生器16增加串地址(步骤S37)并且返回到步骤S32。然后，序列发生器16对下一个指FNG进行测试操作。

图17和图18示出第四实施例的具体实例。图17为存储器基元阵列11的框图，其示出一种情况，其中，通过实例的方式，存储器基元阵列11包括四个块BLK0到BLK3，并且每个块BLK包括四个指FNG0到FNG3。

如图18所示，控制器200(或测试器)发出测试命令。然后，响应于测试命令，序列发生器16发出对应于在BLK0中的指FNG0的串地址。然后，序列发生器16对BLK0中的指FNG0进行测试(缺陷检测和SGD写入)。序列发生器16随后地增加串地址以顺序地测试在BLK0中的指FNG1到FNG3。

然后，序列发生器16增加串地址(更具体地，增加块地址)以测试在块BLK1中的指FNG0。序列发生器16随后测试在块BLK1中的指FNG1到FNG3。

随后，序列发生器类似地测试块BLK2和BLK3。当完成对在块BLK3中的指FNG3的测试时，序列发生器16结束处理。

4.2根据第四实施例的效果

第四实施例减少在控制器200和测试器上的负载。

根据第四实施例，当接收测试命令时，NAND闪存100自发地发出串地址以测试多个指FNG。因此，控制器200和测试器不需要每次将被测试的指FNG切换时发出命令或地址。这能使得在控制器200和测试器上的负载的减少，并且允许更快地进行测试操作。

再者，在存储器系统1的运送之后，也执行第四实施例。因此，即使在运送之后在存储器系统1的使用期间发生的缺陷可以被处理。也就是，在使用期间，如果任何NAND串18变得有缺陷，通过在空闲时间期间将缺陷信息写入到选择晶体管ST1或ST2，NAND闪存100可以抑制该NAND串18的使用。

5.第五实施例

现在，将描述根据第五实施例的半导体存储器器件和存储器系统。第五实施例涉及写入操作和数据读取操作，该数据读取操作被在运送之后、在第一到第四实施例中描述的存储器系统1中进行。下文将仅描述与第一到第四实施例的不同。

5.1写入操作

首先，将使用图19和图20来描述通过本存储器系统进行的写入操作。图19和图20为数据写入的流程图。

首先，控制器200的处理器230发出包括写入目标页的串地址并将其传输到NAND闪存100(步骤S40)。随后，控制器200的处理器230发出缺陷检测命令并将其传输到NAND闪存100(步骤S41)。在NAND闪存100中的序列发生器16对在步骤S40中所指定的串地址进行缺陷检测操作(步骤S42)。上文描述的处理类似于根据第一实施例的步骤S10到S12。

在执行步骤S42之后，在NAND闪存100中的序列发生器16将缺陷检测结果传输到控制器200。如在第一实施例的情况下，例如，以缺陷检测信号的形式，将缺陷检测结果从NAND闪存100传输到控制器200。备选地，将缺陷检测结果存储在寄存器17中的任何寄存器中，以便控制器200可以读取在寄存器17中的信息。缺陷检测结果被存储在，例如，嵌入的220。基于缺陷检测结果，控制器200的处理器230测定包括写入目标页的指是否包括缺陷(步骤S43)。

随后，控制器260的ECC电路260将写入数据编码。也就是，处理器230将在缓冲存储器240中接收的原始数据，从主机装置传输到ECC电路260。然后，ECC电路260基于接收的原始数据而生成奇偶性并将生成的奇偶性添加到原始数据以生成写入数据(步骤S44)。

再者，如果包括写入目标页的指包括缺陷(步骤S45，是)，控制器200的处理器230或ECC电路260重建写入数据，以避免使用有缺陷的位(步骤S46)。更具体地，该位被略过以将位串移向更低位。冗余位被用作略过有缺陷的位而需要的补充位。如果指不包括有缺陷的位(步骤S45，否)，写入数据不被重建。

随后，控制器200的处理器230或ECC电路260将写入数据传输到NAND闪存100(步骤S47)。然后，控制器200的处理器230发出写入目标地址和写入命令并顺序将其传输到NAND闪存100(步骤S48和步骤S49)。

然后，响应于接收的写入命令，NAND闪存100的序列发生器16将在步骤S47中接收的数据写入到对应于在步骤S48中接收的地址(步骤S50)。在数据写入期间，行译码器12将电压VSG施加到选择栅极线SGD，将电压VPASS施加到未选择的字线WL，并且将电压VPGM施加到选择的字线WL。再者，感测放大器13将0V施加到写入目标位线BL(写入数据为“0”)，并且将V1施加到非写入目标位线BL(写入数据为“1”)。作为结果，在连接到写入目标位线BL的NAND串18中，打开选择晶体管ST1以将在NAND串18中的沟道的电势设置到0V。因此，将电荷注入到连接到选择的字线WL的存储器基元晶体管MT中。另一方面，在连接到非写入目标位线BL的NAND串18中，选择晶体管ST1为关闭的。作为结果，在每个NAND串18中的沟道电气浮置并且与字线WL和虚拟字线DWL耦合以增加沟道的电势。这阻止数据被写入到在NAND串18中的存储器基元晶体管MT。

将在下文参考具体实例详细描述步骤S46。图21为在步骤S42中获得的缺陷检测结果(页数据)、在步骤S44中获得的编码的原始数据以及在步骤S46中重建的写入数据的的示意图。在图21中，有缺陷的位为阴影的。为了简化，通过实例的方式，一种情况将被描述，其中，一页为包括8位正常数据区域和2位冗余数据区域的10位数据。

如在图21中所示，将从步骤S41产生的页数据假定为“1101101111”。也就是，对应于位线BL2和BL5的位已经被测定为有缺陷的。

而且，将从步骤S44中获得写入数据假定为“1110101011”。净(net)数据为最前8位，且最后2位为冗余数据。

然后，处理器230或ECC电路260基于缺陷检测结果重建写入数据。也就是，对应于从最高位算第三个的NAND串18为有缺陷的，因此，处理器230或ECC电路260略过对应于第三位的位线BL3。换言之，写入数据的第三和随后位被向后移动(朝向更低位)。然后，写入数据的第五位被移动到第六数据，但是位线BL5也为有缺陷的。因此，写入数据的第五和随后位被进一步向后移位1位(朝向更低位)。再者，处理器230或ECC电路260将“1”数据插入到对应于缺陷的第三和第六位。“1”数据写入为旨在抑制在对应的存储器基元晶体管中的数据编程的写入，以及旨在抑制存储器基元晶体管MT的阈值的变化的写入(换言之，非写入数据)。

作为结果，编码的原始数据“1110101011”被重建为“1111011010”。如上文所描述的，在第三和第六位中的“1”数据表明该位为有缺陷的并且不是净数据。因此，生成的重建的数据被从控制器200传输到在NAND闪存100中的感测放大器13。

5.2读取操作

现在，将使用图22描述通过本存储器系统进行的读取操作。图22为数据读取的流程图。

首先，控制器200的处理器230发出串地址并将其传输到NAND闪存100(步骤S60)。控制器200的处理器230随后发出缺陷检测命令并将其传输到NAND闪存100(步骤S61)。NAND闪存100的序列发生器16对在步骤S60中所指定的串地址进行缺陷检测操作(步骤S62)。上文描述的处理类似于在第一实施例描述的步骤S10到S12。

在执行步骤S62之后，与在数据写入中相同，NAND闪存100的序列发生器16将缺陷检测结果传输到控制器200。基于缺陷检测结果，控制器200的处理器230可以测定包括写入目标页的指是否包括缺陷(步骤S63)。该处理类似于在数据写入期间的步骤S43。

控制器200的处理器230随后发出读取页地址和读取指令并将其传输到NAND闪存100(步骤S64和步骤S65)。

然后，响应于接收的读取命令，NAND闪存100的序列发生器16读取来自对应于在步骤S64中接收的地址的页的数据(步骤S66)。在数据读取期间，行译码器12将电压VREAD施加到未选择的字线WL，并将适当的读取等级的电压施加到选择的字线WL。序列发生器16将读取数据传输到控制器200。例如，读取数据被暂时地存储在在缓冲存储器240中。

如果包括读取目标页的指包括缺陷(步骤S67，是)，控制器200丢弃对应于该缺陷的数据并重建读取数据(步骤S68)。如果指不包括缺陷(步骤S67，否)，读取数据不被重建。

随后，控制器200将来自缓冲存储器240的读取数据传输到ECC电路(步骤S69)。ECC电路将传输的读取数据译码(步骤S70)。

在步骤S70中，如果译码成功(步骤S71，是)，也就是，如果读取数据为可译码的数据，控制器200将译码结果传输到主机装置，完成处理。另一方面，如果译码失败(步骤S71，否)，也就是，如果读取数据为不可译码的数据，控制器200重复步骤S60到S71，直到再试的数量达到当前上限值。

将在下文参考具体实例详细描述步骤S68。图23为在步骤S62中获得的缺陷检测结果(页数据)、在步骤S66中获得的读取数据以及在步骤S68中重建的读取数据的示意图。在图23中，有缺陷的位为阴影的。为了简化，通过实例的方式，下文将描述一页为8位数据的情况。

如在图23中所示，将从步骤S62产生的页数据假定为“11011011”。也就是，对应于位线BL2和BL5的位已经被测定为有缺陷的。

而且，将从步骤S66中获得写入数据假定为“11001010”。

然后，处理器230或ECC电路260基于缺陷检测结果重建读取数据。也就是，对应于从最高位算第三个的NAND串18为有缺陷的，因此，处理器230或ECC电路260丢弃读取数据的第三位。然后，处理器230或ECC电路260将第四和随后的位向前移(朝向更高位)。而且，读取数据的第六位对应于缺陷，第六位被丢弃，并且第七和随后的位进一步向前移位1位(朝向更高位)。

作为结果，将通过NAND闪存100传输的读取数据“11001010”重建为“110110”。将该6位数据传输到主机装置。

5.3根据第五实施例的效果

当如在第一到第四实施例中所描述的那样管理缺陷信息时，如通过第五实施例提供的这样的方法被适用到数据读取和写入。

根据第五实施例，在写入和读取之前，写入到选择晶体管ST1和/或ST2的缺陷信息被读取。因此，控制器200可以获得表明存取目标指是否包括缺陷以及哪个位是有缺陷的信息。因此，可以改善写入精确度和读取精确度。

也就是，在写入期间，可以阻止将净数据写入到有缺陷的位。更具体地，在从主机装置接收的原始数据中，对应于有缺陷的位的位被移向更低位(依赖于冗余区域的位置，位被移向更高位)。然后，将无意义数据写入到有缺陷的位。在本实例中，写入“1”数据。“1”数据的写入引起选择晶体管ST1被截断。因此，在NAND串中的沟道电气浮置并且与字线WL耦合以增加沟道的电势。因此，不期望的地址可以被抑制应用于包括在NAND串18中的存储器基元晶体管MT。

另一方面，在数据读取中，在写入期间插入的无意义的数据被丢弃，允许正确的数据被获得。再者，如果在读取期间未能获得错误纠正(在图22中的步骤S71)，再次重复缺陷检测操作和读取操作。这允许错误的读取被抑制，其基于在写入期间的缺陷检测结果与在读取期间的缺陷检测结果之间的不匹配。这将使用图24描述。图24为这些页数据的示意图：被控制器200译码但还没有被重建的页数据，在写入期间被重建的写入页数据，以及没有被重建的读取页数据。通过实例的方式，图24示出一种情况，其中2位奇偶性被加到6位原始数据，并且每组2位奇偶性和6位原始数据的四组集合以及附加的冗余位形成一页。

如在第二实施例中所描述，缺陷包括时常示出缺陷特性的缺陷和示出依赖于情况的不同特性的缺陷。后面的缺陷有时被测定为有缺陷的，但有时被测定为无缺陷的。图24示出这样的缺陷被包括在存取目标页。

如在图24中所示，假定，在写入期间的缺陷检测操作中(步骤S42)，位线BL1、BL18以及BL33被测定为有缺陷的。因此，如参考图21所描述，将“1”插入到对应于位线BL1、BL18以及BL33的位中以重建写入数据。换言之，将无意义的数据存储在写入数据的第2位、第19位以及第34位。因此，在读取期间，这些数据需要被丢弃。

然而，如在图24中所示，假定，在读取期间的缺陷检测操作中(步骤S62)，仅位线BL1和BL33已经被检测为有缺陷的，而位线BL18已经被测定为无缺陷的。这意味着在写入期间，位线BL示出有缺陷的特性，但是在读取期间，其示出无缺陷的特性。

在这种情况下，当基于在步骤S62中的缺陷检测结果重建的读取数据被译码时，ECC电路260测定第19和随后的位为全部有错误的，并且纠正错误是不可能的(突发错误)。这是因为，ECC电路260将具有存储在其中的无意义的数据的第19位测定为有效的，以便所有的第19和随后的位在写入数据和读取数据之间被移1位。

因此，根据第五实施例，如果ECC电路260未能错误纠正，缺陷检测和数据读取被重复，直到错误纠正成功或直到再试的数量达到上限值。换言之，缺陷检测和读取被重复直到在读取期间的缺陷检测结果与在写入期间的缺陷检测结果相匹配。再者，换言之，当读取目标页包含非重现的位时，缺陷检测和读取被重复，直到在写入期间的所有的缺陷被复制。

因此，即使存在非重现缺陷，数据可以被正确地读取。

6.第六实施例

现在，将描述根据第六实施例的半导体存储器器件和存储器系统。第六实施例对应于第一到第五实施例，其中邻近于每个选择栅极线SGD和SGS而提供虚拟字线，并且在其中，缺陷信息被写入到连接到虚拟字线的虚拟基元晶体管。下文将仅描述与第一到第五实施例的不同。

6.1存储器基元阵列的配置

首先，将根据第六实施例描述存储器基元阵列的配置。图25和图26为根据第六实施例的存储器基元阵列的电路图和截面图。

如在图25和图26中所示，根据第六实施例的存储器基元阵列11对应于在第一实施例中参考图3到图4描述的配置，其中，提供了虚拟字线DWL和虚拟基元晶体管DT(DT0到DT1)。

更具体地，每个NAND串18进一步包括两个虚拟基元晶体管DT(DT0和DT1)。在选择晶体管ST1与存储器基元晶体管MT7之间提供虚拟基元晶体管DT0，以便将在虚拟基元晶体管DT0中的电流路径与选择晶体管ST1和存储器基元晶体管MT7串联连接。在选择晶体管ST2与存储器基元晶体管MT0之间提供虚拟基元晶体管DT1，以便将在虚拟基元晶体管DT0中的电流路径与选择晶体管ST2和存储器基元晶体管MT0串联连接。将在块BLK中的指FNG0到FNG3中的虚拟基元晶体管DT0全部连接到虚拟字线DWL0。将在块BLK中的指FNG0到FNG3中的虚拟基元晶体管DT1全部连接到虚拟字线DWL1。

通过行译码器12选择或不选择虚拟字线DWL0和DWL1，并且通过行译码器12将适当的电压施加到虚拟字线DWL0和DWL1。

类似于存储器基元晶体管MT而配置虚拟基元晶体管DT。也就是，围绕导电膜31形成栅极绝缘膜30，并且进一步形成电荷积累层29和屏蔽缘膜28。形成功能为虚拟字线DWL的控制栅极40和41。然而，虚拟基元晶体管DT不被用于实际持有通过主机提供的净数据。当NAND闪存操作时(在数据读取期间和数据写入期间)，打开虚拟基元晶体管DT，以用作简单的电流路径。

在第六实施例中，将缺陷信息写入到虚拟基元晶体管DT0和/或虚拟基元晶体管DT1。

提供多个虚拟基元晶体管DT，并且随虚拟基元晶体管DT的数量一致地增加虚拟字线DWL的数量。在漏极侧上和源极侧上提供多个虚拟字线DWL。

6.2用于虚拟基元晶体管DT的阈值分布

现在，将描述用于虚拟基元晶体管DT的阈值分布。图27为示出根据第六实施例的用于储存器基元晶体管MT和虚拟基元晶体管MT的阈值分布。

如在图27中所示，在正常读取操作期间，将VREAD2施加到虚拟字线DWL，并且VREAD2≤VREAD。当没有缺陷信息被写入到虚拟基元晶体管DT时，用于虚拟基元晶体管的阈值为正常地“EP2”等级。“EP2”等级近似于“EP”等级到“A”等级，并且“EP2”等级为在正常读取期间(当施加VREAD2时)打开虚拟基元晶体管DT的等级。

另一方面，用于具有被写入到其中的缺陷信息的虚拟基元晶体管DT的阈值为高于VREAD2的“C2”等级。“C2”等级为在正常读取期间(当施加VREAD2时)关闭虚拟基元晶体管DT的等级。当VREAD2＝VREAD时，用于具有被写入到其中的缺陷信息的虚拟基元晶体管DT的阈值高于“C”等级。

用于选择晶体管ST1和ST2的阈值为“SG/EP”等级。

6.3用于检测缺陷和写入缺陷信息的方法

用于测试根据第六实施例的存储器基元阵列11的方法基本上如在第一到第四实施例中所描述的。下文将仅描述与第一到第四实施例的不同。

6.3.1用于检测缺陷的方法的细节

首先，将根据第六实施例描述用于检测缺陷的方法的细节。图28为根据第六实施例的存储器基元阵列11的电路图，示出缺陷被检测到。

如在图28中所示，当检测到缺陷时，行译码器12将VREAD2施加到虚拟字线DWL0和DWL1，并且打开无缺陷的虚拟基元晶体管DT。

方法的剩余部分如在第一实施例中所描述的。也就是，感测放大器13感测流动通过位线BL的电流或流动通过位线BL的电压以测定缺陷是否存在。

当然，根据第六实施例，在缺陷检测期间，将施加到虚拟字线DWL的电压设置为低于VREAD2，或在缺陷检测期间，将感测时序设置为早于正常读取，例如，如在第二实施例中的情况。

6.3.2用于写入缺陷信息的方法的细节

现在，将根据第六实施例描述用于写入缺陷信息的方法的细节。图29为根据第六实施例的存储器基元阵列11的电路图，示出缺陷信息如何被写入。通过实例的方式，下文将描述一种情况，其中将缺陷信息写入到虚拟基元晶体管DT0。缺陷信息可被写入到DT0或DT1。

如在图29中所示，在写入缺陷信息中，行译码器12将VSG施加到选择栅极线SGD，将0V施加到选择栅极线SGS，并且将VPASS施加到虚拟字线DWL1和所有字线WL0到WL7。行译码器12进一步将编程电压VPGM施加到虚拟字线DWL0。

作为结果，在其中要写入缺陷信息的NAND串18中，打开选择晶体管ST1。因此，通过位线BL1，将0V传输到在NAND串18中形成的沟道。因此，在虚拟基元晶体管DT0中编程缺陷信息。这时，写入验证电压等于或高于电压VREAD2。作为结果，虚拟基元晶体管DT0的阈值从“EP2”等级增加到“C2”等级。

另一方面，在其中没有写入缺陷信息的NAND串18中，选择晶体管ST1被截断。因此，在NAND串18中形成的沟道电气浮置。然后，沟道与字线WL和虚拟字线DWL耦合以增加沟道的电势，其中没有数据被写入到虚拟基元晶体管DT0。也就是，用于虚拟基元晶体管DT0的阈值维持在“EP2等级”。

6.4用于正常写入和读取的方法

用于根据第六实施例的半导体存储器器件和存储器系统中的正常写入和读取方法如在第五实施例中所描述的。

也就是，正常写入操作如参考图19所描述的。然而，如参考图28所描述的，进行在步骤S42中的缺陷检测操作。而且，正常读取操作如参考图22所描述的。然而，如参考图28所描述的，进行在步骤62中的缺陷检测操作。

6.5根据第六实施例的效果

如在第六实施例中所描述的，将缺陷信息写入到虚拟基元晶体管DT，而非选择晶体管ST1和ST2。

即使在这种情况下，在正常读取期间，虚拟基元晶体管DT为时常关闭，允许了产生类似于上文描述的实施例的效果。

7.修改等

如上文所描述的，根据实施例的半导体存储器器件100包括：多个晶体管MT、DT、ST；多个NAND串18；位线BL；源线SL；以及多个串集合FNG。每个晶体管MT包括电荷积累层和控制栅极，并且被层叠在半导体衬底之上。每个NAND串18包括串联连接的多个晶体管MT。每个串集合FNG包括多个NAND串18。位线BL被电气连接到位于串联连接的一端侧上的第一晶体管ST1、DT0的一个端处。源线SL被电气连接到位于串联连接的另一端侧上的第二晶体管ST2、DT1的一端。在串集合FNG当中的一个中，在第一NAND串中的第一晶体管ST1、DT0具有第一阈值(“SG/AC”或“C2”)，并且在第二NAND串中的第一晶体管ST1、DT0具有低于第一阈值的第二阈值(“SG/EP”或“EP2”)(图5、图10以及图27)。

该配置允许对于每个NAND串18而管理缺陷。换言之，如果在任何指FNG中存在一个有缺陷的基元，仅将包括有缺陷的基元的NAND串专门处理为缺陷(被抑制使用)。因此，既不需要将整个指也不需要将整个块处理为缺陷，并且存储区域可以被更有效地使用。

实施例不限于上文描述的实施例，并且可对实施例做各种修改。

例如，将缺陷信息写入到源极侧晶体管ST2，而非漏极侧选择晶体管ST1，或到选择晶体管ST1和ST2。

而且，即使每个NAND串18可以被弥补，如果一个指包含大量的有缺陷的NAND串，整个指被处理为缺陷。例如，测试器预持有用于有缺陷的NAND串的数量的参考值(例如，在一个指FNG中的NAND串18的一半数量)，以便，当有缺陷的NAND串的数量大于参考值时，对应的指被登记为有缺陷的指。这也适用于控制器200。如果，在存储器系统1被运送之后，有缺陷的NAND串的数量增加并且超过特定的参考值，对应的指FNG被登记为有缺陷的指FNG。

附加地，只要有可能，在实施例中描述的流程图中的处理顺序可以被改变，并且只要有可能，任何处理可被省略。再者，用于执行每个处理的实体可在NAND闪存100与控制器200之间改变。例如，如果NAND闪存100可以顺序将步骤S10中所接收的地址持有在任何寄存器中，在图6和图12中的步骤S14可被省略。此外，在图6中的SGD写入命令的发出可跟随步骤S11。再者，如参考图12所描述的在步骤S21中的合并处理通过控制器200而执行。然后，通过控制器200将最终的合并结果传输到NAND闪存100，例如，在步骤S20之后。

再者，将实施例任选地结合在一起用于实施。例如，将第二实施例或第三实施例与第六实施例结合。

再者，已经描述第六实施例作为在漏极侧上和在源极侧上提供一个虚拟基元晶体管DT的情况的实例。然而，可在漏极侧上和源极侧上提供两个或更多的虚拟基元晶体管DT。在这种情况下，将缺陷信息写入到任何多个虚拟基元晶体管。也就是，缺陷信息没有必要被写入到邻近于选择晶体管ST1的虚拟基元晶体管DT0。施加类似的影响，不管缺陷信息被写入到哪个虚拟基元晶体管。备选地，将缺陷信息写入到多个虚拟基元晶体管DT，或者到虚拟基元晶体管DT和选择晶体管ST。

再者，不管是否提供虚拟基元晶体管DT，将缺陷信息写入到存储器基元晶体管MT中的一个。在这种情况下，将存储器基元晶体管MT的阈值设置到高于“C”等级的等级。即使在这种情况下，因为在正常读取期间，将缺陷信息写入到其中的存储器基元晶体管MT为时常关闭的，类似的效果被施加。

而且，在实施例中，每个存储器基元晶体管MT通过实例的方式持有2位数据。然而，可持有1位数据或3位或更多位数据。

再者，在实施例中，以三维层叠的NAND闪存作为实例，描述半导体存储器器件。三维层叠的NAND闪存100不限于在图3和图4中的配置。例如，半导体层26为U-形而非柱形状。而且，实施例不限于NAND闪存，而是适用于通常的配置，其中，存储器基元为三维层叠的并且每个具有选择栅极。

再者，实施例不限于存储器基元被三维层叠的配置。例如，将实施例适用于正常平面NAND闪存100，其中，存储器基元晶体管MT和选择晶体管ST被两维设置在半导体衬底上。即使在这种情况下，通过类似于存储器基元晶体管MT而配置选择晶体管ST，可以将缺陷信息写入到选择晶体管ST。

当已经描述特定实施例时，这些实施例仅通过实例的方式呈现，并且不旨在限制本发明的范围。实际上，在此描述的新颖实施例可以各种其它形式而实施；在没有脱离本发明的范围的情况下，可做出对在此描述的实施例的另外的各种省略、代替以及改变。所附权利要求和其等效旨在覆盖落在本发明的精神和范围之内的这样的形式或修改。

Claims

1.一种半导体存储器器件，包含：

多个NAND串，每个包括串联连接的多个所述晶体管；

多个串集合，每个包括多个所述NAND串，

其中，在所述串集合的一个中，在第一NAND串中的所述第一晶体管具有第一阈值，并且在第二NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。

2.根据权利要求1所述的器件，其中，串联连接的所述晶体管包括所述第一和所述第二晶体管以及在所述第一晶体管和所述第二晶体管之间串联连接的多个存储器基元晶体管，并且

所述第一和所述第二晶体管为选择晶体管，以选择在所述第一和所述第二晶体管之间的所述存储器基元晶体管。

3.根据权利要求1所述的器件，其中，每个所述NAND串包括第一选择晶体管和第二选择晶体管，所述第一选择晶体管被连接在所述位线与所述第一晶体管的所述一端之间，所述第二选择晶体管被连接在所述源线与所述第二晶体管的所述一端之间。

4.根据权利要求1所述的器件，进一步包含：

行译码器，所述行译码器在数据读取中将第一电压施加到所述第一和所述第二晶体管的栅极，

其中，当将所述第一电压施加到所述栅极时，具有所述第一阈值的所述第一晶体管被关闭，而具有所述第二阈值的所述第一晶体管被打开。

5.根据权利要求4所述的器件，进一步包含：

控制电路，所述控制电路响应于从外部接收的指令而对每个所述串集合进行测试操作；以及

感测放大器，所述感测放大器感测从所述晶体管读取的数据，

其中，在所述测试操作中，所述感测放大器感测由所述行译码器读取的数据，所述行译码器将所述第一电压施加到所述第一和第二晶体管的所述栅极，并且将第二电压施加到在所述第一晶体管之间的所述晶体管的栅极，所述第二电压不管持有的数据而打开无缺陷的晶体管。

6.根据权利要求5所述的器件，其中，在所述读取操作中，响应于从所述外部接收的所述第一指令，所述控制电路进行所述测试操作，并且将所述测试的结果输出到所述外部，以及

响应于从所述外部接收的第二指令，所述控制电路随后以页为单位从所述串集合中的一个读取数据。

7.根据权利要求5所述的器件，其中，在所述写入操作中，响应于从所述外部接收的所述第一指令，所述控制电路进行所述测试操作，并且将所述测试的结果输出到所述外部，以及

响应于从所述外部接收的第二指令，所述控制电路随后将数据以页为单位写入到所述串集合中的一个。

8.根据权利要求5所述的器件，其中，依据在所述测试操作中的所述测试的结果，所述控制电路对所述第一晶体管进行编程操作，以将所述阈值从所述第二阈值设置到所述第一阈值。

9.根据权利要求4所述的器件，其中，一旦从所述外部接收所述指令，通过发出指定要被测试的串集合的地址，所述控制电路顺序地测试多个所述串集合，而不需要来自所述外部的所述随后指令。

10.根据权利要求4所述的器件，其中，在所述读取操作中，所述行译码器将第三电压施加到在所述第一与第二晶体管之间没有被选择的所述晶体管，并且

所述第二电压低于所述第三电压。

11.根据权利要求4所述的器件，其中，所述感测放大器在所述读取操作中的第一时间处感测数据，并且

在所述测试操作期间的所述第一时间点之前的第二时间处感测数据。

12.一种存储器系统，包含：

能够持有数据的半导体存储器器件；以及

控制所述半导体存储器器件的控制器，

其中，所述半导体存储器器件包括：

多个晶体管，每个包括电荷积累层和控制栅极，并且被层叠在半导体衬底之上；

多个NAND串，每个包括串联连接的多个所述晶体管，

多个串集合，每个包括多个所述NAND串；

13.根据权利要求12所述的系统，其中，串联连接的所述晶体管包括所述第一和所述第二晶体管以及在所述第一晶体管与所述第二晶体管之间串联连接的多个存储器基元晶体管，并且

所述第一和所述第二晶体管为选择晶体管，以选择在所述第一晶体管和所述第二晶体管之间的所述存储器基元晶体管。

14.根据权利要求12所述的系统，其中，每个所述NAND串包括第一选择晶体管和第二选择晶体管，所述第一选择晶体管被连接在所述位线与所述第一晶体管的所述一端之间，所述第二选择晶体管被连接在所述源线与所述第二晶体管的所述一端之间。

15.根据权利要求12所述的系统，其中，在数据写入操作中，所述控制器将测试命令传输到所述半导体存储器器件，

响应于所述测试命令，所述半导体存储器器件对所述串集合中的一个进行测试操作，并且将所述测试的结果传输到所述控制器，

依据所述测试的所述结果，所述控制器更新写入数据，并且将所述更新的写入数据传输到所述半导体存储器器件，并且

所述半导体存储器器件将所述更新的写入数据写入到所述晶体管。

16.根据权利要求15所述的系统，其中，依据所述测试的所述结果，通过将第一值插入到所述写入数据的位中的一个，所述控制器更新所述写入数据。

17.根据权利要求16所述的系统，其中，在所述测试操作中，将第一电压施加到作为写入目标的所述串集合的一个中的全部字线，以从包括在所述写入目标串集合中的全部晶体管读取数据，

依据所述读取的结果，检测对应于任何位线的在NAND串中的缺陷的存在或消失，并且

所述控制器在对应于被测定为具有缺陷的NAND串的位中设置所述第一值。

18.根据权利要求15所述的系统，其中，在数据读取操作中，所述控制器将测试命令传输到所述半导体存储器器件，

所述控制器将读取命令传输到所述半导体存储器器件，

响应于所述读取命令，所述半导体存储器器件将所述读取数据从所述存储器基元晶体管传输到所述控制器，并且

依据所述测试的所述结果，所述控制器重建所述读取数据。

19.根据权利要求18所述的系统，其中，在所述测试操作中，将第一电压施加到作为读取目标的所述串集合中的一个的全部字线，以从包括在所述读取目标串集合中的全部晶体管读取数据，

依据所述读取的结果，检测在对应于任何位线的NAND串中的缺陷的存在或消失，并且

所述控制器删除对应于被测定为具有缺陷的NAND串的位。

20.根据权利要求12所述的系统，其中，所述控制器或测试器被配置为测试所述半导体存储器器件，

对所述半导体存储器器件中的所述串集合中的一个，进行多个测试操作，并且

依据所述多个测试操作的结果，将用于任何所述第一晶体管的阈值设置为所述第一阈值。