CN104934061A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种可提高动作速度的半导体存储装置。实施方式的半导体存储装置具备多个串单元、第1寄存器BS_REG、第2寄存器FS_REG、第3寄存器PS_REG、及控制电路14。串单元是积层多个存储存储单元而成且为NAND串的集合。第1寄存器BS_REG可保持表示串单元为不可使用串的信息。第2寄存器FS_REG可保持表示串单元验证失败的信息。第3寄存器PS_REG可保持表示串单元为通过验证的串的信息。控制电路基于第1至第3寄存器内的信息，而跳过对任一串单元的删除验证动作。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2014-52991号(申请日：2014年3月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

众所周知有存储单元三维地排列的NAND型闪速存储器。

发明内容

本发明提供一种可提高动作速度的半导体存储装置。

实施方式的半导体存储装置具备多个串单元、第1寄存器、第2寄存器、第3寄存器、控制电路。串单元是积层多个存储单元而成且为NAND串的集合。第1寄存器可保持表示串单元为不可使用串的信息。第2寄存器可保持表示串单元验证失败的信息。第3寄存器保持表示串单元为通过串的信息。控制电路基于第1至第3寄存器内的信息，而跳过对任一串单元的删除验证动作。

附图说明

图1是第1实施方式的半导体存储装置的方块图。

图2是第1实施方式的存储单元阵列的电路图。

图3是第1实施方式的存储单元阵列的剖面图。

图4是表示第1实施方式的存储单元的阈值分布的图表。

图5是第1实施方式的存储单元阵列的剖面图。

图6是第1实施方式的存储单元阵列的剖面图。

图7A是第1实施方式的删除动作的流程图。

图7B是继图7A之后的流程图。

图8A是第1实施方式的删除动作的时序图。

图8B是继图8A之后的流程图。

图9是表示第1实施方式的删除时的区块的示意图。

图10是表示第1实施方式的删除时的区块的示意图。

图11是表示第1实施方式的删除时的区块的示意图。

图12是表示第1实施方式的删除时的区块的示意图。

图13是表示第1实施方式的删除时的区块的示意图。

图14是表示第1实施方式的删除时的区块的示意图。

图15是表示第1实施方式的删除时的区块的示意图。

图16是表示第1实施方式的删除时的区块的示意图。

图17是表示第1实施方式的删除时的区块的示意图。

图18是表示第1实施方式的删除时的区块的示意图。

图19是表示第1实施方式的删除时的区块的示意图。

图20是表示第1实施方式的删除时的区块的示意图。

图21是表示第1实施方式的删除时的区块的示意图。

图22是表示第1实施方式的删除时的区块的示意图。

图23是表示第1实施方式的删除时的区块的示意图。

图24A是第1实施方式的删除动作的时序图。

图24B是继图24A之后的时序图。

图25是表示第1实施方式的删除时的区块的示意图。

图26是表示第1实施方式的删除时的区块的示意图。

图27是表示第1实施方式的删除时的区块的示意图。

图28是表示第1实施方式的删除时的区块的示意图。

图29是表示第1实施方式的删除时的区块的示意图。

图30是表示第1实施方式的删除时的区块的示意图。

图31是表示第1实施方式的删除时的区块的示意图。

图32是表示第1实施方式的删除时的区块的示意图。

图33是表示第1实施方式的删除时的区块的示意图。

图34是表示第1实施方式的删除时的区块的示意图。

图35是表示第1实施方式的删除时的区块的示意图。

图36是表示第1实施方式的删除时的区块的示意图。

图37是删除动作的概念图。

图38是第1实施方式的各种寄存器的概念图。

图39是第1实施方式的各种寄存器的概念图。

图40是第1实施方式的各种寄存器的概念图。

图41是第1实施方式的各种寄存器的概念图。

图42是第1实施方式的各种寄存器的概念图。

图43是第1实施方式的各种寄存器的概念图。

图44是第1实施方式的各种寄存器的概念图。

图45是第1实施方式的各种寄存器的概念图。

图46是第1实施方式的各种寄存器的概念图。

图47是第1实施方式的各种寄存器的概念图。

图48是第2实施方式的存储单元阵列的剖面图。

图49是第2实施方式的删除动作的时序图。

图50是第2实施方式的删除动作的时序图。

图51是第2实施方式的存储单元阵列的剖面图。

图52是第2实施方式的删除动作的时序图。

图53是第3实施方式的传感放大器的方块图。

图54是表示第3实施方式的传感放大器的动作的流程图。

图55是第3实施方式的锁存电路的方块图。

图56是第4实施方式的逻辑电路的方块图。

图57A是第4实施方式的删除动作的流程图。

图57B是继图57A之后的流程图。

图58A是第4实施方式的删除动作的时序图。

图58B是继图58A之后的流程图。

图58C是继图58B之后的流程图。

图59A是第4实施方式的删除动作的时序图。

图59B是继图59A之后的流程图。

图59C是继图59B之后的流程图。

图60是第5实施方式的存储器系统的方块图。

图61是第5实施方式的状态读出时的各种信号的时序图。

图62是表示第5实施方式的命令的内容的图。

图63是表示第5实施方式的命令的内容的图。

图64是表示第5实施方式的命令的内容的图。

图65是表示第5实施方式的命令的内容的图。

图66是表示第5实施方式的命令的内容的图。

图67是第5实施方式的状态读出时的各种信号的时序图。

图68是表示第5实施方式的命令的内容的图。

图69是表示第5实施方式的命令的内容的图。

图70是表示第5实施方式的命令的内容的图。

图71是表示第5实施方式的命令的内容的图。

图72第1至第5实施方式的变化例的存储单元阵列的剖面图。

具体实施方式

以下，参照图式对实施方式进行说明。在该说明时，遍及所有图对共用的部分标注共用的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元积层在半导体基板的上方的三维积层型NAND型闪速存储器为例而进行说明。

1.1关于构成

1.1.1关于半导体存储装置的整体构成

图1是本实施方式的半导体存储装置的方块图。如图示般，半导体存储装置1具备逻辑电路2、部分坏信息寄存器3、及多个平面PB(本例中例示2个平面PB0及PB1的情形)。

平面PB是具备存储数据的存储单元，并且进行向存储单元写入数据、及自存储单元读出数据的单元。平面PB0及PB1可相互独立地动作，此外也可同时动作。

平面PB的各者具备存储单元阵列10、列解码器11、及传感放大器12。

存储单元阵列10具备分别与字线及位线建立关联的多个非易失性存储单元的集合即多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK成为数据的删除单位，同一区块BLK内的数据被一次删除。区块BLK的各者具备存储单元串联连接而成的NAND串13的集合即多个串单元SU(SU0～SU3)。当然，区块BLK的数量或1个区块BLK内的串单元SU的数量为任意。

列解码器11对区块地址或页面地址进行解码，而选择所对应的区块的任一字线。而且，列解码器112对选择字线及非选择字线等施加适当的电压。

传感放大器12在数据的读出时，将自存储单元读出至位线的数据传感放大。此外，在数据的写入时，将写入数据传输至存储单元。向存储单元阵列10的数据的读出及写入是以多个存储单元单位而进行，该单位为页面。

自存储单元读出数据、及向存储单元写入数据是通过列解码器11及传感放大器12而进行。

其次，对逻辑电路2进行说明。逻辑电路2可与控制半导体存储装置1的存储控制器进行通信。而且，逻辑电路2根据来自存储控制器的命令，而控制半导体存储装置1整体的动作。

如图1所示，逻辑电路2具备定序器14、地址寄存器ADD_REG、不可使用串寄存器BS_REG、失败串寄存器FS_REG、及通过串寄存器PS_REG。

地址寄存器ADD_REG保持自存储控制器接收到的地址(区块地址及页面地址)。地址寄存器ADD_REG具备平面PB0用的寄存器ADD_REG_PB0及平面PB1用的寄存器ADD_REG_PB1。即，在存取在平面PB0时，将地址储存在寄存器ADD_REG_PB0，在存取在平面PB1时，将地址储存在寄存器ADD_REG_PB1。

不可使用串寄存器BS_REG保持各区块的坏串(bad string)信息。所谓坏串信息是指在各区块中，表示各串单元SU为可使用串、或为不可使用串的信息。图1的例中，各区块包含4个串单元SU。因此，对应于各区块的坏串信息例如为4位数据，各位例如自下位位依序表示串单元SU0～SU3是否为不可使用串。例如，如果不可使用串信息为“0010”，则表示串单元SU1为不可使用串。不可使用串寄存器BS_REG也此外具备平面PB0用的寄存器BS_REG_PB0及平面PB1用的寄存器BS_REG_PB1。即，寄存器BS_REG_PB0保持平面PB0的坏串信息，寄存器BS_REG_PB1保持平面PB1的坏串信息。

失败串寄存器FS_REG保持各区块的失败串(failed string)信息。所谓失败串信息是指在下述的删除动作中的删除验证或下述的虚拟编程验证中，表示各串单元通过还是失败的信息。换言之，是表示在删除动作的某些动作中失败的信息，且表示在串单元SU中的失败。图1的例中，与坏串信息相同，失败串信息也为4位数据，各位自下位依序相当于串单元SU0～SU3。而且，例如如果失败串信息为“0100”，则表示串单元SU2失败。失败串寄存器FS_REG此外也具备平面PB0用的寄存器FS_REG_PB0及平面PB1用的寄存器FS_REG_PB1。即，寄存器FS_REG_PB0保持平面PB0的失败串信息，寄存器FS_REG_PB1保持平面PB1的失败串信息。

通过串寄存器PS_REG保持各区块的通过串(passed string)信息。所谓通过串信息是指表示各串单元SU是否通过删除验证的信息。图1的例中，通过串信息也为4位数据，各位自下位依序相当于串单元SU0～SU3。而且，例如如果失败串信息为“1000”，则表示串单元SU3通过。保持串单元SU(通过串：passed string)的地址。通过串寄存器PS_REG也此外具备平面PB0用的寄存器PS_REG_PB0及平面PB1用的寄存器PS_REG_PB1。即，寄存器PS_REG_PB0保持平面PB0的通过串信息，寄存器PS_REG_PB1保持平面PB1的通过串信息。

保持在不可使用串寄存器BS_REG、失败串寄存器FS_REG、及通过串寄存器PS_REG中的信息也可自存储控制器参照。即，通过存储控制器发行命令，而可读出各寄存器BS_REG、FS_REG、及PS_REG内的数据。关于该存储控制器的动作的详细情况将在下述的第5实施方式中详细说明。

定序器14根据自存储控制器接收到的命令而控制平面PB0及PB1的动作。即，如果自存储控制器发送读出、写入、或删除命令，则该命令被储存在未图示的命令寄存器。此外，存取对象地址被储存在地址寄存器ADD_REG。根据该等信息，定序器14控制平面PB0及/或平面PB1的动作而执行数据的读出、写入、或删除。此外，定序器14也进行向不可使用串寄存器BS_REG、失败串寄存器FS_REG、及通过串寄存器PS_REG写入信息。

其次，对部分坏信息寄存器3进行说明。部分坏信息寄存器3保持已知的坏串信息。即，半导体存储装置1有虽在制造时间点未被分类为坏区块，但包含部分性不良的区块。部分坏信息寄存器3保持该等部分性不良的位置信息。

图1的例中，以分别设置平面PB0及PB1用的寄存器，且该寄存器保持坏串信息的情形为一例而表示。图1的4位数的不良信息自下位位依序表示SU0～SU3的状态，且“1”表示为不可使用串、“0”表示为可使用串。因此，图1的例中，在平面PB0中，区块BLK1的串单元SU0、BLK5的SU0及SU3、以及BLK11的SU3为不可使用串。另外，作为部分性不良的位置信息，既可如此般以串单元单位登录，也可以其他单位登录。

所述的部分性不良的位置信息在制造时易失性地存储在部分坏信息寄存器3，在制造时的测试步骤结束时，也可写入至例如存储单元阵列10的特定的区域(ROM(read onlymemory，只读存储器)熔断器区域)。该信息在向半导体存储装置1通电时，在不接收来自存储控制器的命令的情况下通过定序器14而被自发地自ROM熔断区域读出(通电读取)，并储存在部分坏信息寄存器3。如此，以下将使在出货前判明的不良位置信息存储在寄存器3等的功能称为第1登录功能。第1登录功能是可选项，也可为NAND型闪速存储器1不具有第1登录功能的情形。此外，第1登录功能可与如下述的第2登录功能般不使用寄存器以保持不良信息般的类型的功能共存。关于第2登录功能将在下述的1.1.3及1.1.4的项中详细说明。

另外，半导体存储装置1与存储控制器例如也可通过其等的组合而构成一个半导体装置，作为其例可列举如SD^TM卡般的存储卡或SSD(solid state drive，固态驱动器)等。

1.1.2关于存储单元阵列10的详细情况

其次，对所述存储单元阵列10的详细情况进行说明。图2是某区块BLK的电路图。其他区块BLK也具有相同的构成。如图示般，区块BLK例如包含4个串单元SU(SU0～SU3)。此外，各串单元SU包含多个(L个，L为大于等于2的自然数)NAND串13。

NAND串13的各者例如包含8个存储单元晶体管MT(MT0～MT7)、虚设晶体管DTD、DTS、及选择晶体管ST1、ST2。存储单元晶体管MT具备包含控制栅极及电荷储存层的积层栅极，且非易失地保持数据。另外，存储单元晶体管MT的个数并不限定于8个，也可为16个或32个、64个、128个等，其数量并不限定。虚设晶体管DTD、DTS也与存储单元晶体管MT相同地，具备包含控制栅极及电荷储存层的积层栅极。但是，虚设晶体管DTD及DTS并非是用以保持数据者，在数据的写入、读出、及删除时作为单纯的电流路径而发挥功能。存储单元晶体管MT及虚设晶体管DTD、DTS以其电流路径串联连接的方式配置在选择晶体管ST1、ST2之间。另外，虚设晶体管DTD设置在存储单元晶体管MT7与选择晶体管ST1之间，虚设晶体管DTS设置在存储单元晶体管MT0与选择晶体管ST2之间。

串单元SU0～SU3的各者的选择晶体管ST1的栅极分别共用连接于选择栅极线SGD0～SGD3，选择晶体管ST2的栅极分别共用连接于选择栅极线SGS0～SGS3。相对于此，处在同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共用连接于字线WL0～WL7，虚设晶体管DTD及DTS的控制栅极也共用连接于虚设字线DWLD及DWLS。

即，字线WL0～WL7、及虚设字线DWLD及DWLS在同一区块BLK内的多个串单元SU0～SU3之间共用连接，相对于此，选择栅极线SGD及SGS即便位于同一区块BLK内，也针对每个串单元SU0～SU3而独立。另外，关于选择栅极线SGS并非分别独立，也可与字线WL等同样地共用连接。

此外，在存储单元阵列10内矩阵状地配置的NAND串13中位于同一列的NAND串13的选择晶体管ST1的电流路径(漏极)共用连接于任一位线BL(BL0～BL(L-1))。即，位线BL在多个区块BLK间将NAND串13共用连接。此外，选择晶体管ST2的电流路径(源极)共用连接于源极线SL。源极线SL例如在多个区块间将NAND串13共用连接。

如上所述，位于同一区块BLK内的存储单元晶体管MT的数据是一次删除。相对于此，数据的读出及写入是在任一区块BLK的任一串单元SU中的共用连接于任一字线WL的多个存储单元晶体管MT而一次进行。将该单位称为“页面”。

关于存储单元阵列10的构成，例如记载在称为“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号。此外，记载在称为“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、称为“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、称为“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号。该等专利申请案的整体通过参照而引用在本案说明书中。

使用图3对存储单元阵列10的一构成例简单地进行说明。图3是NAND串13的剖面图。图3所示的构造是通过于记载图3的纸面的深度方向(D2)排列多个、且其等共有字线WL、虚设字线DWLD及DWLS、以及选择栅极线SGD及SGS而形成串单元SU。图3中，由于纸面的关系，仅图示有3个串单元SU。

在未图示的半导体基板上，形成例如传感放大器12或列解码器11等周边电路。而且，以被覆周边电路的方式形成层间绝缘膜，在层间绝缘膜上形成存储单元阵列10。即，如图3所示，在未图示的层间绝缘膜上形成例如p型半导体层20。半导体层20作为井区域而发挥功能。

在半导体层20上，依序积层有作为选择栅极线SGS而发挥功能的配线层21、作为虚设字线DWLS而发挥功能的配线层22、作为字线WL0～WL7而发挥功能的配线层23、作为虚设字线DWLD而发挥功能的配线层24、及作为选择栅极线SGD而发挥功能的配线层25。该等配线层21～25通过导电物形成。此外，在该等配线层之间形成有层间绝缘膜。

而且，形成有贯通所述半导体层21～25而到达配线层(p型井区域)20的圆筒形的孔(存储器孔)26。在该存储器孔26的周围，在与配线层21接触的区域形成有选择晶体管ST2的栅极绝缘膜27。此外，在与配线层22～24接触的区域，依序形成有虚设晶体管DTD、DTS及存储单元晶体管MT的区块层28、电荷储存层29、及栅极绝缘膜30。进而，在与配线层25接触的区域形成有选择晶体管ST1的栅极绝缘膜31。而且，在存储器孔26的内部依序埋入有半导体层32～34。

根据以上所述，在井区域20上依序形成有选择晶体管ST2、虚设晶体管DTS、存储单元晶体管MT0～MT7、虚设晶体管DTD、及选择晶体管ST1。

而且，在半导体层34上形成有沿着第1方向的金属配线层35。配线层35作为位线BL而发挥功能，且连接于多个存储器孔26内的半导体层34。

在井区域20的表面内形成有n⁺型杂质扩散层36。扩散层36通过接触插塞37而连接于金属配线层38。配线层38作为源极线SL而发挥功能。进而，在井区域20的表面内形成有p⁺型杂质扩散层39。扩散层39通过接触插塞40而连接于金属配线层41。配线层41作为井配线CPWELL而发挥功能。而且，配线层38及41形成在较选择栅极线SGD更靠上层且较配线层35更靠下层的层。

在所述构成中，配线层22～24在邻接的串单元SU间连接，配线层21及25在每个串单元SU分离。此外，邻接在接触插塞37的串单元SU中，栅极绝缘膜27及选择栅极线21设置至与扩散层36接近的区域为止。由此，形成在选择晶体管ST2的通道连接于扩散层36。由此，在数据的读出时，不仅在半导体层32而且也在井区域20的表面形成通道，通过该通道，NAND串经由扩散层36及接触插塞37而电性连接于源极线SL。

1.1.3关于晶体管的阈值分布

图4表示本实施方式的存储单元晶体管MT及选择晶体管ST1的所能获取的数据及阈值分布。

如图示般，各存储单元晶体管MT可根据其阈值而保持例如2位的数据。该2位数据自阈值较低者起依序为例如“11”、“01”、“00”、“10”。

保持“11”数据的存储单元的阈值为“Er”电平或“EP”电平。Er电平是电荷储存层内的电荷被抽出而数据被删除的状态下的阈值，不仅可获取正值而且也可获取负值。EP电平是对电荷储存层内注入有电荷的状态的阈值，且是Er电平或大于等于Er电平的电平，具有正值。

“01”、“00”、及“10”也是对电荷储存层内注入有电荷的状态的阈值。保持“01”数据的存储单元的阈值为“A”电平，较Er电平及EP电平更高。保持“00”数据的存储单元的阈值为“B”电平，较A电平更高。保持“10”数据的存储单元的阈值为“C”电平，较B电平更高。当然，2位数据与阈值的关系并不限定于该关系，例如也可为“11”数据对应于“C”电平的情形，关于两者的关系可适当选择。

虚设晶体管DTD及DTS保持“Er”电平或“EP”电平的阈值。

选择晶体管ST1的阈值通常设为“SG/EP”电平。该阈值在通常的读出及写入动作中，在选择选择栅极线SGD而施加电压VSG时，是选择串单元SU内的所有选择晶体管ST1接通的电平。该电压是例如EP电平至A电平的范围的值。选择晶体管ST2的阈值也是“SG/EP”电平。

另一方面，选择晶体管ST1的阈值有设为“SG/AC”电平的情形。该电平是“AG/AC”电平向高电压方向移位者，其阈值分布的一部分较VSG更高。因此，在将电压VSG施加至选择栅极线SGD时，在选择页面内，某固定数量的选择晶体管ST1成为接通状态。本实施方式中，在串单元SU为不良的情形时(不可使用串)，可将该旨意的信息写入至该串单元SU内的选择晶体管ST1。即，通过将选择晶体管ST1的阈值设定得较高，而进行表示该串单元SU为不可使用串的标记。进行标记的结果，该串单元SU的选择晶体管ST1的阈值设为“SG/AC”电平。

向选择晶体管ST1的标记是在NAND型闪速存储器1的例如出货前的测试时进行。该测试例如通过测试器而进行。测试器测试存储单元阵列10内的存储单元晶体管MT是否正常动作。而且，在任一串单元SU中发现写入不良页面的情形时，测试器对该串单元SU的所有选择晶体管ST1的电荷储存层注入电荷，使其阈值自“SG/EP”电平上升至“SG/AC”电平。

如上所述，将对选择晶体管ST1进行标记的情况在以下称为第2登录功能。而且，通过使用第2登录功能的判定读出，可判断各串单元SU是否为不可使用串。第2登录功能与第1登录功能同样地是可选项，也可为NAND型闪速存储器1不具有第2登录功能的情形。

如上所述，第2登录功能如第1登录功能般不具有专用的寄存器群，而是基于存储单元阵列内的标记信息的方法。而且，如果芯片筛选结束，则通过下述的判定读出而检测标记部位，将不良串单元信息预先写入至芯片内的ROM熔断或管理区块。

如果为第1登录功能，则与不良信息一同登录至芯片内的寄存器，故而即便在错误地存取的情形时也可容易地进行如停止单元阵列内的驱动般的控制。因此，包含选择栅极线间的短路的区块也不设为坏区块，而可作为不良串单元处理。另一方面，必须配置多个寄存器，故而产生相对于芯片面积的缺点。

相对于此，第2登录功能中，无须特别准备寄存器等，故而无相对于芯片面积的缺点。此外，也不需要如利用POR(power-on reset，通电重置)对寄存器设定信息的动作，故而也无须登录至ROM熔断器，且无登录数量的上限。即，虽然可登录至ROM熔断器的信息有限，但只要写入如利用第2登录功能的不良串单元的信息在出货时预先写入至任一区块BLK的任一页面般的信息即可。

如此，第1、第2登录功能具有优点与缺点，故而只要结合在半导体存储装置的要求而安装任一者或两者即可。

其次，以下对使用第2登录功能时的判定读出进行说明。

1.1.4关于判定读出的详细情况

其次，对所述判定读出的详细情况进行说明。判定读出是在对所选择的串单元中的选择栅极SGD施加电压VSG或较VSG更低的VSG′(参照图4)，对非选择的串单元中的选择栅极线SGD施加例如0V，对选择栅极线SGS施加电压VSG，及对所有字线WL(及虚设字线DWLD及DWLS)施加电压VREAD的状态下进行。电压VREAD是与保持数据无关而使存储单元晶体管MT为接通状态的电压。

<未标记的情形时>

首先，使用图5对所选择的串单元SU的选择晶体管ST1未被标记的情形时进行说明。图5是将沿着位线方向的区块BLK的局部区域简化的剖面图。省略虚设字线DWLD及DWLS的图示。在图中，标注在选择晶体管ST1及ST2的圆圈符号表示接通状态，叉叉符号表示断开状态。

如图示般，如果所选择的串单元SU为可使用串，则该串单元SU内的选择晶体管ST1的阈值为SG/EP电平。因此，选择晶体管ST1、ST2通过施加电压VSG或VSG′而成为接通状态。此外，通过施加电压VREAD，所有存储单元晶体管MT与保持数据无关而成为接通状态。

其结果，在该串单元SU内的所有NAND串13中，自位线BL向源极线SL流通单元电流I cell(将流通I cell时的位线BL的状态定义为“0”状态(BL为逻辑“L”电平))。

即，在对所有字线WL施加VREAD而读出数据时，如果所有位线BL或大于等于特定的数量的位线BL为“0”，则可判断所选择的串单元SU未被标记为不可使用串。

<标记的情形时>

其次，使用图6对所选择的串单元SU的选择晶体管ST1被标记的情形时进行说明。图6与图5相同是沿着位线方向的区块BLK的局部区域的剖面图。

如图示般，如果所选择的串单元被标记为不可使用串，则选择晶体管ST1的阈值为SG/AC电平。因此，大于等于固定数量的选择晶体管ST1即便被施加电压VSG或VSG′也维持断开状态。图6中表示断开状态的NAND串。

选择晶体管ST1维持断开状态的结果，在该串单元SU内的所有NAND串13中，不流通单元电流I cell(将此时的位线BL的状态定义为“1”状态(BL为逻辑“H”电平))。

即，在对所有字线WL施加VREAD而读出数据时，如果大于等于特定的数量的位线BL为“1”，则可判断所选择的串单元SU被标记为不可使用串。例如如果1页面为256位组，则如果大于等于100位为断开状态，则可判断被标记为不可使用串。

1.2关于删除动作

其次，对本实施方式的NAND型闪速存储器1的数据删除方法进行说明。

1.2.1删除动作的整体的流程

首先，使用图7A及图7B对删除动作的整体的流程进行说明。图7A及图7B是删除动作的流程图，图7B表示继图7A之后的处理，各步骤中的处理主由定序器14进行。

首先，逻辑电路2自存储控制器接收删除命令以及成为删除对象的平面及区块的地址(步骤S10)。所接收到的删除命令储存在未图示的命令寄存器。响应于该删除命令，定序器14将各寄存器初始化(步骤S11)。成为初始化对象的寄存器为图1所示的不可使用串寄存器BS_REG、失败串寄存器FS_REG、及通过串寄存器PS_REG等。

其次，定序器14在第1登录功能赋能的情形时(步骤S12，是)，判断自存储控制器接收到的区块地址是否登录至部分坏信息寄存器3，在登录的情形时将其坏串信息载入至不可使用串寄存器BS_REG(步骤S13)。在第1登录功能失能的情形时(步骤S12，否)，定序器14省略步骤S13的处理。

其次，定序器14确认信号PBx_ENABLE。本例中，x＝0或1，且是平面编号。而且，与在步骤S10中所接收到的平面地址对应的信号PBx_ENABLE被确证(本例中为“1”)。在选择多个平面时，多个信号PBx_ENABLE被确证，而成为多平面动作。定序器确认对应于PBx_ENABLE＝“1”的平面的通过串寄存器PS_REG_PBx及不可使用串寄存器BS_REG_PBx的状态是否全部确定。然后，在确定的情形时，将对应于该平面PBx的信号PBx_ENABLE设为“0”(步骤S14)。信号PBx_ENABLE例如是通过定序器14输出的信号，且是用以使平面PBx赋能或失能的信号。即，定序器14在使平面PB0赋能时设为PB0_ENABLE＝“1”，在使平面PB1赋能时设为PB1_ENABLE＝“1”。

继而，定序器14确认是否存在设为PBx_ENABLE＝“1”的平面PBx(步骤S15)。如果不存在(步骤S15，否)，则定序器14结束删除动作。

如果对于任一平面PBx而为PBx_ENABLE＝“1”，则定序器14对所对应的平面PBx执行删除动作(步骤S16)。即，定序器14控制列解码器11，自选择平面PBx的存储单元晶体管MT的电荷储存层将电荷抽出至半导体层33(步骤S16的详细情况将在第2实施方式中进行说明)。其结果，存储单元晶体管MT的阈值电压降低。

然后，定序器14递增计数表示删除重复指令次数的信号OEC(步骤S17)。数据的删除通过于步骤S16中自电荷储存层抽出电荷的动作与确认由此而存储单元晶体管MT的阈值是否变化为所期望的值的删除验证动作的组合而进行。而且，通过将该组合重复多次，而阈值逐渐接近在所期望的值。信号OEC是表示该重复次数的信号。步骤S17并不限定于递增计数例如也可为递减计数，信号OEC只要为表示删除次数的值则并不限定。

其次，定序器14在PBx_ENABLE＝“1”的平面中，确认是否存在(FS_REG_PBx[n]|PS_REG_PBx[n]|BS_REG_PBx[n])＝“0”的串单元SUn(n为0～3的任一者，表示串单元SU0～SU3的任一者)。“|”表示逻辑和(OR)运算。然后，如果存在，则定序器14选择该串单元SU，如果不存在，则定序器14将所对应的信号PBx_ENABLE设置为“0”(步骤S18)。

失败串寄存器FS_REG、通过串寄存器PS_REG、及不可使用串寄存器BS_REG例如与保持在图1的区块寄存器3的不良信息同样地，是具有至少串单元SU的数量的位数的数据。而且，各位表示所对应的串单元SU是否为不可使用串。例如，如果为图1的例，则1个区块BLK包含4个串单元SU，故而各寄存器FS_REG、PS_REG、及BS_REG分别保持至少4位的数据。而且，在本例的情形时，自4位的下位位依序表示串单元SU0～SU3的状态，在串单元SU失败的情形时、通过的情形时、及为不可使用串的情形时，将“1”设置在各寄存器。因此，在(FS_REG_PBx[n]|PS_REG_PBx[n]|BS_REG_PBx[n])＝“0”成立时，是串单元SUn并非为不可使用串且删除验证中既不失败也不通过的情形。

继而，定序器14确认是否存在PBx_ENABLE＝“1”的平面(步骤S19)。在不存在的情形时(步骤S19，否)，定序器14判断信号OEC是否达到最大重复次数(步骤S20)。如果达到(步骤S20，是)，则定序器14结束删除动作。另一方面，如果未达到(步骤S20，否)，则定序器14将失败串寄存器FS_REG_PBx重置(步骤S21)。即，定序器14将与保持在FS_REG_PBx的串单元SU相关的数据的所有位设为“0”。然后，返回至步骤S14的处理。

在步骤S19中存在PBx_ENABLE＝“1”的平面的情形时(步骤S19，是)，定序器14判断第2登录功能是否赋能，或存储器孔打开遮蔽功能是否赋能(步骤S22)。存储器孔打开遮蔽功能是NAND型闪速存储器1的例如可选项功能，其详细情况将在第3实施方式中进行说明。在至少任一功能赋能的情形时(步骤S22，是)，定序器14进行如图5及图6中所说明的判定读出(步骤S23)。然后，定序器14在第2登录功能赋能的情形时(步骤S24，是)，基于步骤S23中的判定读出的结果，计数判断出断开状态的位数(断开位数)(步骤S25)。

继而，定序器14判断满足“断开位数＞预先规定的规定值”的平面是否存在(步骤S26)。即，在2平面动作中，在平面PB0成为“断开位数＞规定值”的情形时，在平面PB1中信号STR_FIXED_PB0出现，仅对删除验证对象的串单元SU未确定的平面PB0自判定读出重新进行处理。即，如果不满足所述条件，则将关于该平面的不可使用串寄存器BS_REG_PBx的对应于该串单元SU的位设置为“1”(步骤S27)。然后，返回至步骤S18的处理。

如果满足步骤S24的条件，则定序器14继而判断存储器孔打开遮蔽功能是否赋能(步骤S28)。如果赋能(步骤S28，是)，则定序器14将步骤S23中的判定读出的结果储存在传感放大器12的锁存电路UDL(步骤S29)。如果为失能(步骤S28，否)，则省略步骤S29。

其次，定序器14执行删除验证(步骤S30)。在步骤S22中，在第2登录功能、存储器孔打开遮蔽功能均失能的情形时(步骤S22，否)，定序器14也进入至步骤S30的处理。即，定序器14确认所选择的任一串单元SU内的存储单元晶体管MT的阈值是否降低至所期望的电平。关于删除验证时的详细情况将在第2实施方式中进行说明。

继而，定序器14将删除验证的结果取入至内部(步骤S31)。然后，定序器14将对应于通过删除验证的平面的串单元SU的PS_REG_PBx的位设置为“1”。另一方面，将对应于失败的平面的串单元SU的FS_REG_PBx的位设置为“1”。

然后，定序器14判断在PBx_ENABLE＝“1”的所有平面中FS_REG的任一位是否为“1”(步骤S32)。在于任一平面中为FS_REG＝“1”的情形时，即，在PBx_ENABLE＝“1”的平面中存在持续通过的平面的情形时(步骤S32，否)，定序器14返回至步骤S18的处理。另一方面，在PBx_ENABLE＝“1”的所有平面中，FS_REG的任一位为“1”的情形时(步骤S32，是)，定序器14判断信号OEC是否达到最大重复次数(步骤S33)。如果达到(步骤S33，是)，则定序器14返回至步骤S18的处理。另一方面，如果未达到(步骤S33，否)，则进入至步骤S21的处理。

另外，步骤S18、S19、S22～S29的处理是对下述的信号STR_FIXED_PBx为“L”电平的平面进行。即，对未决定删除验证对象的平面进行。换言之，步骤S18、S19、S22～S27的处理是用以决定成为删除验证对象的串单元SU而进行，且重复至决定删除验证对象为止。在第1及第2登录功能的任一者均失能的情形时，将FS_REG、PS_REG、及BS_REG的任一者均为“0”的串单元SU中串地址最小者设为删除验证对象。在第1登录功能赋能的情形时，将FS_REG、PS_REG、及BS_REG的任一者均为“0”的串单元SU中、在判定读出中判断出未被标记且串地址最小者设为删除验证对象。

此外，步骤S16以后的处理仅对PBx_ENABLE＝“1”的平面执行。

1.2.2删除动作的具体例之一

关于所述删除动作的具体例，首先使用图8A及图8B以及图9至图23对单平面动作进行说明。图8A及图8B是依序表示删除动作时的各种信号的变化的时序图。此外，图9至图23是表示选择区块BLK的情况的示意图，对所选择的串单元SU标注斜线。以下，以将平面PB0的任一区块BLK设为删除对象、且第1登录功能及第2登录功能被赋能的情形为例进行说明。

NAND型闪速存储器1输出表示NAND型闪速存储器1为可自存储控制器接收命令的就绪状态、或为不接收命令的忙碌状态的就绪/忙碌信号RB。本例中，在就绪状态时RB＝“H”，在忙碌状态时RB＝“L”。

存储控制器在NAND型闪速存储器1为就绪状态时，发行删除命令。即，发行区块删除命令“60h”，继而发行指定成为删除对象的区块BLK的区块地址ADD1～ADD3，最后发行命令“D0h”。

定序器14接收该命令而开始删除动作，NAND型闪速存储器1成为忙碌状态。此外，定序器14将成为删除对象的平面PB0的信号PB0_ENABLE设为“H”电平，将非删除对象的平面PB1的信号PB1_ENABLE维持为“L”电平。

首先，定序器14将各寄存器重置(时刻t0～t1)。其结果，寄存器BS_REG_PB0、FS_REG_PB0、及PS_REG_PB0的数据分别成为“0000”。该4位数据自下位位依序表示串单元SU0～SU3的状态。将该情况示在图9。此外，定序器14将逻辑电路的串地址寄存器STR_ADD_PB0重置为“0000”。寄存器STR_ADD是针对每个平面而设置，4位数据在自下位位依序选择串单元SU0～SU3时设为“1”。进而，定序器14将信号STR_FIXED_PB0设为“L”电平。信号STR_FIXED也针对每个平面而准备，通过设为“H”电平，而确定删除验证的对象串，从而可执行删除验证。此外，定序器14将信号OEC设置为“0”。

其次，定序器14自部分坏信息寄存器3载入不良的位置信息(时刻t1～t2)。本例中，表示在部分坏信息寄存器3中保持有选择区块的所有串单元SU并非为不良的旨意的信息的情形。因此，寄存器BS_REG_PB0的数据维持在“0000”。

其次，定序器14删除选择区块BLK的数据(时刻t2～t3)。将该情况示在图10。定序器14将寄存器STR_ADD_PB0的数据设为“1111”。其结果，所有串单元SU0～SU3的数据被一次删除。而且，定序器14将信号OEC递增计数至“1”。

其次，定序器14为进行第2登录功能的判定读出而选择任一串单元SU(时刻t3～t4)。本例中，寄存器BS_REG、FS_REG、及PS_REG中的对应的位为“0”，且自串地址较小的串单元起依序选择。因此，定序器14选择串单元SU0，故而将寄存器STR_ADD_PB0设为“0001”。

然后，定序器14进行判定读出(时刻t4～t5)。将该情况示在图11。即，对串单元SU0进行判定读出。本例中，表示串单元SU0的选择晶体管ST1被标记的情形(对此种串单元SU标注“BSM”的记号)。因此，定序器14将寄存器BS_REG_PB0自“0000”更新为“0001”(时刻t5)。在该状态下，成为删除验证的对象的串单元SU尚未决定，故而信号STR_FIXED_PB0维持“L”电平。

定序器14为再次进行判定读出而将寄存器STR_ADD_PB0设为“0010”，选择串单元SU1(时刻t5～t6)。

然后，定序器14进行判定读出(时刻t6～t7)。将该情况示在图12。如图示般，本例中判断串单元SU1在判定读出中未被标记(对此种串单元SU标注“no(非)BSM”的记号)。

因此，定序器14将信号STR_FIXED_PB0设为“H”电平(时刻t7)。

通过将信号STR_FIXED_PB0设为“H”电平，而定序器14执行删除验证(时刻t7～t8)。将该情况示在图13。由于为寄存器STR_ADD_PB0＝“0010”，故而成为删除验证对象的串单元为SU1。如图13所示，串单元SU1是删除验证失败。在是，定序器14将寄存器FS_REG_PB0自“0000”更新为“0010”(时刻t8)。

由于在FS_REG的位中出现“1”(步骤S32，是)，故而定序器14将FS_REG重置为“0000”(步骤S21)，返回至步骤S14(BS_REG维持“0001”)。

然后，定序器14删除选择区块BLK的数据(时刻t9～t10)。将该情况示在图14。定序器14将寄存器STR_ADD_PB0的数据设为“1111”。其结果，所有串单元SU0～SU3的数据被一次删除。然后，定序器14将信号OEC递增计数至“2”。

其次，定序器14为进行判定读出而选择任一串单元SU(时刻t10～t11)。在该时间点，确定串单元SU为不可使用串，故而定序器14选择串单元SU1，故而将寄存器STR_ADD_PB0设为“0010”。

然后，定序器14进行判定读出(时刻t11～t12)。将该情况示在图15。如图示般，本例中判断出串单元SU1在判定读出中未被标记。

因此，定序器14将信号STR_FIXED_PB0设为“H”电平(时刻t12)，执行删除验证(时刻t12～t13)。将该情况示在图16。由于为寄存器STR_ADD_PB0＝“0010”，故而成为删除验证对象的串单元为SU1。如图16所示，串单元SU1通过删除验证。在是，定序器14将寄存器PS_REG_PB0自“0000”更新为“0010”(时刻t13)。

在该时间点，在FS_REG的位中未出现“1”(步骤S32，否)，故而定序器14继续进行判定读出。即，在该时间点决定串单元SU0及SU1的状态，故而定序器14将寄存器STR_ADD_PB0设为“0100”，选择串单元SU2(时刻t14)。

然后，定序器14进行判定读出(时刻t14～t15)。将该情况示在图17。如图示般，本例中判断出串单元SU1在判定读出中未被标记。

因此，定序器14将信号STR_FIXED_PB0设为“H”电平(时刻t15)，执行删除验证(时刻t15～t16)。将该情况示在图18。由于为寄存器STR_ADD_PB0＝“0100”，故而成为删除验证对象的串单元为SU2。如图18所示，串单元SU2通过删除验证。在是，定序器14将寄存器PS_REG_PB0自“0010”更新为“0110”(时刻t16)。

即便在该时间点，在FS_REG的位中也未出现“1”(步骤S32，否)，故而定序器14继续进行判定读出。即，定序器14将寄存器STR_ADD_PB0设为“1000”，选择串单元SU3(时刻t17)。

然后，定序器14进行判定读出(时刻t17～t18)。将该情况示在图19。如图示般，本例中，判断出串单元SU1在判定读出中未被标记。

因此，定序器14将信号STR_FIXED_PB0设为“H”电平(时刻t18)，执行删除验证(时刻t18～t19)。将该情况示在图20。由于为寄存器STR_ADD_PB0＝“1000”，故而成为删除验证对象的串单元为SU3。如图20所示，串单元SU3的删除验证失败。在是，定序器14将寄存器FS_REG_PB0自“0000”更新为“1000”(时刻t19)。

由于在FS_REG的位中出现“1”(步骤S32，是)，故而定序器14将FS_REG重置为“0000”(步骤S21)，返回至步骤S14(BS_REG维持为“0001”，PS_REG维持为“0110”)。

然后，定序器14删除选择区块BLK的数据(时刻t20～t21)。将该情况示在图21。定序器14将寄存器STR_ADD_PB0的数据设为“1111”。其结果，所有串单元SU0～SU3的数据被一次删除。而且，定序器14将信号OEC递增计数至“3”。

其次，定序器14为进行判定读出而选择任一串单元SU(时刻t21～t22)。在该时间点，串单元SU0～SU2的状态确定，故而定序器14选择串单元SU3，将寄存器STR_ADD_PB0设为“1000”。

然后，定序器14进行判定读出(时刻t22～t23)。将该情况示在图22。即，对串单元SU3进行判定读出。如图示般，本例中判断出串单元SU1在判定读出中未被标记。

因此，定序器14将信号STR_FIXED_PB0设为“H”电平(时刻t23)，执行删除验证(时刻t23～t24)。将该情况示在图23。由于为寄存器STR_ADD_PB0＝“1000”，故而成为删除验证对象的串单元为SU3。如图23所示，串单元SU1通过删除验证。在是，定序器14将寄存器PS_REG_PB0自“0110”更新为“1110”(时刻t24)。

在是，在该时间点，在平面PB0中PS_REG及BS_REG的状态全部确定。因此定序器14将PB0_ENABLE设为“0”而结束处理。

1.2.3删除动作的具体例的二

其次，作为删除动作的具体例，对多平面动作进行说明。以下，使用图24A及图24B以及图25至图36说明对2个平面PB0及PB1同时执行删除动作的情形。图24A及图24B是依序表示删除动作时的各种信号的变化的时序图。此外，图25至图36是表示2个平面PB0及PB1中的选择区块BLK的情况的示意图。以下，特别着眼在与单平面动作不同的方面进行说明。另外，对大于等于3个平面同时执行删除动作的情形也相同。

如图示般，首先，存储控制器发行区块删除命令“60h”。继而，存储控制器发行指定平面PB0的区块BLK的区块地址ADD1～ADD3，进而，发行指定平面PB1的区块BLK的区块地址ADD1～ADD3，最后发行命令“D0h”。

接收命令“D0h”，而定序器14将信号PB0_ENABLE及PB1_ENABLE设为“H”电平。

与单平面动作时相同，定序器14首先将各寄存器重置(时刻t0～t1)，其次，自部分坏信息寄存器3载入不良的位置信息(时刻t1～t2)。将该情况示在图25。本例中，在部分坏信息寄存器3保持有平面PB0的选择区块中的串单元SU1为不可使用串的旨意的信息(对此种串单元标注“BSC”的记号)。因此，定序器14将寄存器BS_REG_PB0设置为“0010”。

其次，定序器14将平面PB0及PB1的数据同时删除(时刻t2～t3)。将该情况示在图26。

其次，定序器14对平面PB0及PB1的串单元SU0进行判定读出(时刻t3～t5)。将该情况示在图27。如图示般，由于平面PB0的串单元SU0的选择晶体管ST1被标记，故而定序器14将BS_REG_PB0自“0010”更新为“0011”(时刻t5)。此外，信号STR_FIXED_PB0也维持“L”电平。另一方面，判断出平面PB1的串单元SU0在判定读出中未被标记。因此，定序器14将信号STR_FIXED_PB1设为“H”电平(时刻t5)。

在该时间点，在平面PB1中成为删除验证的对象的串单元虽已决定，但在平面PB0中尚未决定成为删除验证的对象的串单元。因此，其次，定序器14仅对平面PB0进行判定读出(时刻t5～t7)。将该情况示在图28。如图示般，判断出平面PB0的串单元SU0在判定读出中未被标记。由此，也将信号STR_FIXED_PB0设为“H”电平。

接收到信号STR_FIXED_PB0及STR_FIXED_PB1均成为“H”电平，而定序器14对平面PB0及PB1执行删除验证(时刻t7～t8)。将该情况示在图29。如图示般，在平面PB0中，串单元SU2的删除验证失败，在平面PB1中，串单元SU0通过。因此，定序器14将FS_REG_PB0更新为“0100”，将PS_REG_PB1更新为“0001”。

继而，定序器14进行判定读出(时刻t8～t10)。将该情况示在图30。如图示般，平面PB0中，判断出串单元SU3在判定读出中未被标记，在平面PB1中，判断出串单元SU1未被标记。由此，定序器14将信号STR_FIXED_PB0及STR_FIXED_PB1设为“H”电平(时刻t10)。

接收到信号STR_FIXED_PB0及STR_FIXED_PB1均成为“H”电平，而定序器14对平面PB0及PB1执行删除验证(时刻t10～t11)。将该情况示在图31。如图示般，平面PB0中，串单元SU3的删除验证失败，平面PB1中，串单元SU1通过。因此，定序器14将FS_REG_PB0自“0100”更新为“1100”，将PS_REG_PB1自“0001”更新为“0011”。

在该时间点，在平面PB0中，选择区块BLK中的所有串单元SU0～SU3的状态设置在寄存器BS_REG、FS_REG、及PS_REG的任一者。因此，定序器14将PB0_ENABLE设为“L”电平(时刻t11)。另一方面，在平面PB1中，PB1_ENABLE维持“H”电平，并且FS_REG_PB1的4位数据均为“0”(步骤S30，否)。因此，定序器14仅对平面PB1进行判定读出(时刻t11～t13)。即，时刻t11以后成为单平面动作。

将判定读出的情况示在图32。如图示般，判断出平面PB1的串单元SU2在判定读出中未被标记。由此，定序器14将信号STR_FIXED_PB1设为“H”电平(时刻t13)。

接收到信号STR_FIXED_PB1为“H”电平，而定序器14仅对平面PB1执行删除验证(时刻t13～t14)。将该情况示在图33。如图示般，平面PB1的串单元SU2的删除验证失败。因此，定序器14将FS_REG_PB1更新为“0100”(时刻t14)。

通过将“1”数据写入至FS_REG_PB1(步骤S30，是)，而定序器14将FS_REG_PB0及FS_REG_PB1重置(步骤S21，时刻t15)。

通过将FS_REG_PB0重置，而定序器14将PB0_ENABLE设为“H”电平。由此，再次开始多平面动作。

然后，定序器14将平面PB0及PB1的数据同时删除(时刻t15～t16)。将该情况示在图34。

其次，定序器14选择用以进行判定读出的串单元SU。此时，在平面PB0中，确定串单元SU0及SU1为不可使用串，在平面PB1中，确定串单元SU0及SU1为可使用串。因此，在平面PB0及PB1的两者中，选择串单元SU2。即，设为STR_ADD_PB0＝STR_ADD_PB1＝“0100”(时刻t17)。

然后，定序器14进行判定读出(时刻t17～t18)。将该情况示在图35。如图示般，判断出平面PB0及PB1均在判定读出中未被标记。因此，定序器14将信号STR_FIXED_PB0及STR_FIXED_PB1设为“H”电平(时刻t18)。

通过将信号STR_FIXED_PB0及STR_FIXED_PB1设为“H”电平，而定序器14对平面PB0及PB1执行删除验证(时刻t18～t19)。将该情况示在图36。如图36所示，平面PB0及PB1均是删除验证失败。因此，定序器14将FS_REG_PB0及FS_REG_PB1分别自“0000”更新为“0100”(时刻t19)。

在时刻t19将“1”数据设置在FS_REG(步骤S30，是)，故而定序器14将FS_REG_PB0及FS_REG_PB1重置为“0000”(步骤S21，图24的时刻t20)。

然后，如图24所示，进行删除动作及2次删除验证而结束删除动作。

1.3本实施方式的效果

如果为本实施方式的构成，则首先可使删除动作高速化。以下，对本效果进行详细说明。

图37是表示多平面动作的数据删除方法的一例(比较例)的示意图，表示1个平面包含12个串单元SU0～SU11的例。

如图示般，首先，平面PB0及PB1的数据被删除，进行第1次删除验证。删除验证是自串单元SU0起依序进行，在平面PB0中，串单元SU0～SU5通过，且SU6失败。另一方面，在平面PB1中，串单元SU0～SU7通过，且SU8失败。

如果在多平面动作中检测出失败串，则将该平面在该时间点判定为失败，其后设为非选择。即，图37的例中，在第1次删除验证中，关于串单元SU0～SU6为多平面动作，相对于此，平面PB1的串单元SU7及SU8的删除验证成为单平面动作。然后，如果在平面PB1中也检测出失败串，则删除验证结束，再次将平面PB0及PB1的数据删除。

第2次删除验证也与第1次相同，自串单元SU0起依序进行。第2次删除验证中，在平面PB0中，串单元SU0～SU5通过，且SU6失败。另一方面，在平面PB1中，串单元SU0～SU11通过。在该情形时，平面PB1的串单元SU7～SU11的删除验证也成为单平面动作。

由于平面PB1通过度删除验证，故而其次仅将平面PB0的数据删除。然后，在平面PB0中，自串单元SU0起依序进行删除验证。

如果为以上的方法，则删除动作花费时间。其是因为，在第2次以后的删除验证动作时，也对已通过验证的串单元SU再次执行验证。例如，如果为图37的例，则在执行第2次删除验证的时间点，在平面PB0中已知串单元SU0～SU5通过。因此，关于串单元SU0～SU5的删除验证是徒劳。关于平面PB1也相同。

就该方面而言，如果为本实施方式的构成，则NAND型闪速存储器1具备保持每个串单元的状态的寄存器PS_REG、FS_REG、及BS_REG。因此，可保持每个串单元的通过/失败信息而省去如图37的徒劳的动作，可使删除动作高速化。

更具体而言，选择寄存器PS_REG、FS_REG、及BS_REG的状态未确定的串单元SU而进行删除验证。此时，即便任一平面的删除验证失败，只要在其他平面中存在失败串，则在该时间点不将该平面设为非选择，而继续进行删除验证(如果为图37的例，则在第1次删除验证中，平面PB0的验证持续至串单元SU8为止)。而且，在于所有平面中检测出至少1个失败串的情形时，或对于所有串单元结束删除验证之前继续验证。

使用图38至图47对本实施方式的动作简单地进行说明。图38至图47是表示4个平面中所包含的串单元SU的状态的示意图。

如图38所示，在各平面PB0～PB3包含12个串单元SU0～SU11。首先，检查登录至部分坏信息寄存器3的不良的位置信息。本例中，如图39所示，假设将平面PB0的串单元SU0、SU2、SU5、SU10、及SU11作为不可使用串而登录至部分坏信息寄存器3。该信息登录至寄存器BS_REG_PB0(BS_REG_PB0＝“12b1100_0010_0101”)。然后，以如下方式执行删除动作。

首先，所有平面的数据被一次删除。

(1-1)其次，如图40所示，在各平面PB中，暂时选择BS_REG、PS_REG、及FS_REG均为“0”的串单元中地址较小的串单元(在图40中以“TmpSel”表示的串单元)。

(1-2)其次，如图41所示，进行判定读出，关于判定为不可使用串的串单元SU，将“1”设置在BS_REG。图41中，将“1”设置在BS_REG_PB0[1]与BS_REG_PB2[0]。

(1-3)判定读出的结果，将判定出并非为不可使用串的串单元正式选择为删除验证对象串(在图41中以“Sel”表示的串单元)。即，自“TempSel”向“Sel”移行，相当于对于该串单元SU而言信号STR_FIXED_PB成为“H”电平。

(1-4)不具有经正式选择的串单元的平面PB2中，基于所述(1-1)的规则而暂时选择任一串单元。

(1-5)在各平面中正式选择串单元确定之前，重复所述(1-1)～(1-4)。如果为图42的例，则在平面PB1及PB3中，正式选择最初选择的串单元，相对于此，在平面PB0中正式选择第5次选择的串单元SU7(第1次～第4次暂时选择的串单元均将不可使用串的旨意的信息写入至选择晶体管ST1)。该期间，具有正式选择串单元的平面成为非选择状态，不进行判定读出等。

(2-1)其次，对正式选择串单元进行删除验证。在该删除验证失败的情形时将“1”设置在FS_REG，在通过的情形时将“1”设置在PS_REG。图43的例中，将“1”设置在FS_REG_PB0[7]、FS_REG_PB1[0]、FS_REG_PB2[1]、及PS_REG_PB3[0]。

(2-2)在存在FS_REG[11：0]的任一者中均未设置“1”的平面的情形时，即在存在删除验证持续通过的平面的情形时，选择其他串单元继续进行删除验证。图43的例中，由于在平面PB3的FS_REG中未设置“1”，故而继续进行删除验证。

(2-3)在继续进行删除验证的情形时，即便关于将“1”设置在FS_REG的平面，在存在未进行删除验证的串单元的情形时，也利用所述(1-1)～(1-5)的方法而确定正式选择串。图44的例中，关于平面PB0，由于串单元SU8及SU9为不可使用串，故而平面PB0成为非选择。因此，成为平面PB1～PB3的3个平面动作。

(2-4)各平面中，在FS_REG的至少1位设置为“1”之前，继续进行删除验证。图44中，仅平面PB3未将“1”设置在FS_REG，在图45的阶段，在平面PB3的串单元SU3中出现FS_REG＝“1”。因此，执行第2次数据删除。

(3-1)第2次数据删除之后，对于所有平面PB0～PB3而言仅FS_REG被重置，重复所述(1-1)～(2-4)。图46表示仅FS_REG被重置的情况。

(4-1)然后，在所有串单元SU的状态确定为PS_REG或BS_REG之前，继续进行删除验证。图47表示对于所有串单元SU结束删除验证时的寄存器的状态。

如以上般，根据本实施方式，使串单元SU的状态保持在寄存器。而且，基于该信息而跳过不需要的删除验证。因此，可使删除动作高速化。

此外，根据本实施方式，可将寄存器PS_REG、FS_REG、及BS_REG所保持的信息输出至外部的存储控制器。由此，存储控制器可更详细地掌握NAND型闪速存储器1的状态。例如，存储控制器也可根据例如FS_REG的状态，而针对于出货后成为不可使用串的串单元将该旨意的信息写入至选择晶体管ST1。

如此，可显著提高利用存储控制器对NAND型闪速存储器1的控制的自由度。当然，也可根据需要而将各串单元的状态经由存储控制器而输出至主机机器。关于该方面，将在第5实施方式中进行详细说明。

2.第2实施方式

其次，对第2实施方式的半导体存储装置进行说明。本实施方式是与所述第1实施方式中的删除动作时的电压的详细情况相关者。以下，仅对与第1实施方式不同的方面进行说明。

2.1关于第1例

首先，对删除动作的第1例进行说明。图48是选择区块BLK的剖面图，图49是施加至各配线的电压的时序图。图48及图49均表示自电荷储存层抽出电荷，而使存储单元晶体管MT的阈值降低时的情况。

如图所示，对井配线CPWELL，通过例如井驱动器而施加删除电压VERA(例如20V)。因此，各NAND串中的柱33的电位也上升至大致VERA。此外，对字线WL，通过列解码器11而施加电压Ve(例如0～0.5V)。其结果，在各存储单元晶体管MT中，电荷储存层内的电荷被抽出至柱33而阈值降低。

此外，对选择栅极线SGD及虚设字线DWLD及DWLS，通过列解码器11而施加电压V1(例如10V)。由此，在选择晶体管ST1、以及虚设晶体管DTD及DTS中，栅极与柱33的电位差变小。因此，在该等晶体管中，电荷储存层内的电荷被抽出至柱33的情况得以抑制，大致维持以前的阈值。

此外，对选择栅极线SGS，通过列解码器11施加例如大于电压V1的电压V2(例如15V)。由此，柱33被井配线CPWELL的电压充满。

图50是表示数据删除时的各种配线的电压的时序图。图50中，表示平面PB0的串单元SU0通过第2登录功能而被标记(BSM)，串单元SU1通过第1登录功能而被登录为不良(BSC)的情形。而且，图50中表示如下情形，即施加1次删除脉冲，在平面PB0中在其后的删除验证中串单元SU2及SU3失败，且在平面PB1中串SU0及SU1通过，串单元SU2失败。

如图所示，对源极线SL(及井配线CPWELL)施加删除电压VERA(例如20V)，对字线WL施加电压Ve(例如0～0.5V)。由此，存储单元晶体管MT0～MT7的数据被删除，该等的阈值降低。此时，对选择栅极线SGD施加电压V1，对未图示的选择栅极线SGS及虚设字线DWL施加电压V2(＜V1)。由此，选择晶体管ST1、ST2及虚设晶体管DT的阈值降低得以抑制。

其次，进行判定读出。如图所示，在判定读出的期间对字线WL施加电压VREAD。平面PB0中，通过第2次判定读出而发现成为删除验证对象的串单元SU2，故而施加2次VREAD。另一方面，平面PB0中，通过第1次判定读出而发现成为删除验证对象的串单元SU0，故而VREAD的施加次数为1次。其后，在平面PB0及PB1中同时施加删除验证。即，对字线WL施加验证电压Vev。在判定读出的期间，选择栅极线SGS的电位变化与SGD相同。

其后，在于平面PB0及PB1的两者中失败串出现之前，或者在确定所有串单元SU的状态之前，重复判定读出与删除验证。另外，在判定读出及删除验证的期间，对源极线SL施加电压Vs1(＞0V)。

如以上般，在第2登录功能被赋能的情形时，即便为删除动作时，也存在对字线WL施加电压VREAD的期间。

2.2关于第2例

其次，对删除动作的第2例进行说明。图51是选择区块BLK的剖面图，图52是施加至各配线的电压的时序图。图51及图52均表示自电荷储存层抽出电荷而使存储单元晶体管MT的阈值降低时的情况。

本例中，将通过删除验证(PS_REG＝“1”)或者判断为不可使用串(BS_REG＝“1”)的串单元SU设为非删除对象。因此，如图52所示，同一串单元SU内的多个选择栅极线SGS可相互独立地被控制。即，串单元SU0～SU3的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3，且通过列解码器11而控制。

与第1例中所说明的图48及图49的情形不同的方面为对非选择串单元SU的选择栅极线SGS施加电压V3的方面。电压V3是较电压V2及V1高的电压。因此，如果对栅极施加电压V3，则选择晶体管ST2的柱32空乏化。因此，通过该空乏化的柱32，赋予至p型井区域20的电压VERA不会被传输至柱33。因此，柱33的电位上升得以抑制。其结果，可抑制对非选择串单元SU的存储单元晶体管MT、虚设晶体管DTD及DTS、以及选择晶体管ST1施加电压应力。

另外，图51及图52的例中，对非选择串单元的选择栅极线SGD赋予电压V4(V4＜V1)。该情况也有助在减轻对选择晶体管ST1的电压应力。如果虚设字线DWLD及DWLS也可独立地控制，则与选择栅极线SGD相同，也可对非选择串单元的虚设字线DWLD及DWLS施加较电压V1低的电压。

如以上般，通过减轻对非删除对象的串单元SU施加的电压应力，而防止存储单元晶体管MT及虚设晶体管DTD、及DTS被过度删除，此外，也可防止写入至选择晶体管ST1的坏串信息被破坏。

2.3本实施方式的效果

如以上般，删除动作时的各配线的电压可如本实施方式中所说明般设定。尤其，根据第2例，不对通过删除验证的串单元SU及已知为不可使用串的串单元SU进行删除。因此，可减轻施加至各晶体管的电压应力而提高动作可靠性。

3.第3实施方式

其次，对第3实施方式的半导体存储装置进行说明。本实施方式是与所述第1实施方式中所说明的存储器孔(MH)打开遮蔽功能相关者。所谓MH打开遮蔽功能是指用以防止将具有存储器孔的打开不良的NAND串视为通过删除验证而徒劳地重复进行数据删除的功能。以下，仅对与第1及第2实施方式不同的方面进行说明。

3.1关于传感放大器12的构成

首先，使用图53对传感放大器12的构成进行说明。图53是传感放大器12的方块图。

如图示般，传感放大器12具备针对每个位线BL而设置的多个传感放大器单元SAU。传感放大器单元SAU具备传感放大器部SA、运算部OP、以及锁存电路LDL、SDL、UDL、及XDL。

传感放大器部SA是在数据的读出时(也包含验证读出)，将读出至所对应的位线BL的数据传感放大。此外，在数据的写入时，对所对应的位线BL施加与写入数据对应的电压。

运算部OP根据保持在锁存电路LDL、SDL、UDL、及XDL的数据而执行各种逻辑运算。

锁存电路LDL、SDL、UDL、及XDL保持自存储控制器接收到的写入数据、已利用传感放大器部SA传感放大的读出数据、或运算部51中的运算结果。而且，传感放大器12与外部之间的数据的接收是经由锁存电路XDL而进行。

3.2关于传感放大器12的动作

其次，使用图54对MH打开遮蔽功能的传感放大器12的动作进行说明。图54是表示传感放大器12的动作的流程图，且相当于图7中所说明的步骤S27～S29的详细情况。

首先，传感放大器部SA进行判定读出，并将其结果储存在锁存电路UDL(步骤S40)。例如，在传感放大器部SA中，在判定读出中，对判断出未被遮蔽(无存储器孔打开不良)的位储存“0”，对判断出被遮蔽的位储存“1”。然后，将其结果传输至锁存电路UDL。

继而，传感放大器部SA进行删除验证，并将其结果储存在锁存电路LDL(步骤S41)。在该情形时，在传感放大器部SA，也与步骤S40相同，在通过删除验证的位储存“0”，且在失败的位储存“1”。然后，将其结果传输至锁存电路LDL。

其次，运算部OP进行锁存电路UDL内的数据与锁存电路LDL内的数据的逻辑运算(步骤S42)。本例中，运算部OP进行成为/(UDL&LDL)的运算。即，进行锁存电路UDL内的数据与锁存电路LDL内的数据的逻辑积运算，并将其反转。即，运算部OP进行并非MH打开的位且删除验证失败的位的XDL成为“0”的运算。在运算结果为“0”的情形时，表示并非MH打开且删除验证失败，在为“1”的情形时，成为MH打开或通过删除验证，其结果，判断该位通过。

然后，定序器14根据锁存电路XDL的结果而设置寄存器PS_REG、FS_REG、及BS_REG。

图55是所述动作的具体例，表示保持在锁存电路UDL、LDL、及XDL的数据。图55中，为了简化，假设位线根数为7条(BL0～BL6)，其中在对应于位线BL0及BL4的NAND串存在MH打开不良。

在是，步骤S40的结果，在锁存电路UDL储存“0010001”。即，7位数据自下位位依序表示位线BL0～BL6，自与判断出存在MH打开不良的位线BL0及BL4对应的下位起将第1位与第5位设置为“1”。

继而，步骤S41的结果，在锁存电路LDL储存“1011011”。即，位线BL1、BL3、及BL6的删除验证失败。当然，位线BL0及BL5也失败。

然后，步骤S42中，运算部OP将各位中的LDL与UDL的AND运算后的反转数据储存在XDL。其结果，在锁存电路XDL储存“1001010”。即，将与具有MH打开不良的位线BL0及BL5对应的位转换为“0”。由此，锁存电路XDL对定序器14伪装成位线BL0及BL5已通过判定读出及删除验证的两者。

然后，定序器14根据储存在锁存电路XDL的数据而设置寄存器PS_REG、FS_REG、及BS_REG。

3.3本实施方式的效果

所谓存储器孔的打开不良是指在某NAND串中，因存储器孔26产生堵塞、或者存储器孔26形成时的蚀刻不充分等理由，而存储器孔26未到达井区域20，位线BL与源极线SL非电性连接的不良情况。在产生此种不良的情形时，该NAND串即便重复删除多次也不会通过删除验证。

因此，根据本实施方式，将存在存储器孔的打开不良的NAND串视为通过传感放大器12的逻辑运算而通过删除验证者。即，在检测出存储器孔的打开不良的时间点，将该位自删除验证的对象排除。因此，可防止因存储器孔的打开不良而徒劳地重复删除，从而可防止存储单元晶体管MT被过度删除。

4.第4实施方式

其次，对第4实施方式的半导体存储装置进行说明。本实施方式是在所述第1至第3实施方式中在图7及图8中所说明的删除动作后，进行对虚设晶体管DTD及DTS的写入(将其称为虚拟编程)者。以下，仅对与第1至第3实施方式不同的方面进行说明。

4.1关于逻辑电路

首先，使用图56对本实施方式的逻辑电路2的构成进行说明。图56是逻辑电路2的方块图。

如图示般，本实施方式的逻辑电路2是在第1实施方式中所说明的图1中进而具有虚设寄存器DMY_REG者。虚设寄存器DMY_REG与BS_REG、FS_REG、及PS_REG相同地保持4位数据，各位自下位依序相当于串单元SU0～SU3。而且，各位保持所对应的串单元SU是否通过下述的编程前验证及虚拟编程验证的信息。虚设寄存器DMY_REG具备平面PB0用的寄存器DMY_REG_PB0与平面PB1用的寄存器DMY_REG_PB1。

4.2虚拟编程的整体的流程

其次，使用图57A及图57B对虚拟编程的整体的流程进行说明。图57A及图57B是虚拟编程动作的流程图，各步骤中的处理主要由定序器14进行。

虚拟编程是可对选择栅极线SGD型的虚设晶体管ST1与选择栅极线SGS侧的虚设晶体管ST2的一者或两者执行。定序器14在图7中所说明的流程图的“结束(END)”之后，判断是否进行虚拟编程，在进行的情形时开始图57所示的处理。

在进行对选择栅极线SGS侧的虚设晶体管DTS的虚拟编程的情形时(步骤S50，是)，或进行对选择栅极线SGD侧的虚设晶体管DTD的虚拟编程的情形时(步骤S51，是)，进入至步骤S52。在步骤S52中，定序器14对包含(PS_REG_PBx＝1&FS_REG_PBx＝0)为“1”的串单元SU的平面设定为PBx_ENABLE＝1，对并非如此的平面设定PBx_ENABLE＝0(步骤S52)。换言之，仅对通过删除验证的串单元进行虚拟编程，因此选择包含如此的串单元SU的平面。即，是指如果判断出选择区块的所有串单元SU为失败串或不可使用串，则即便进行虚拟编程动作，也不存在成为对象的串单元SU。

如果不存在PBx_ENABLE＝1的平面(步骤S53，否)，则处理结束。在存在的情形时(步骤S53，是)，进入至步骤S54的处理。在步骤S54中，定序器14在PBx_ENABLE＝1的平面中，在存在(PS_REG_PBx[n]&/FS_REG_PBx[n]&/DMY_REG_PBx[n])＝1的平面中，选择其串单元SU，且在不存在(PS_REG_PBx[n]&/FS_REG_PBx[n]&/DMY_REG_PBx[n])＝1的平面中设为PBx_ENABLE＝0。即，选择满足PS_REG＝1、FS_REG＝0、及DM_REG＝0的串单元SU。在存在多个满足所述条件的串单元SU的情形时，选择其中的串地址SU最小者。

然后，定序器14判定是否存在PBx_ENABLE＝1的平面(步骤S55)。如果不存在(步骤S55，否)，则判定是否进行SGD侧的虚拟编程(步骤S56)，在不进行的情形时结束处理，在进行的情形时重复与SGS侧的虚拟编程相同的处理。

在步骤S55中，如果存在PBx_ENABLE＝1的平面(步骤S55，是)，则定序器14进行编程前验证(步骤S57)。所谓编程前验证是指对虚设晶体管DT进行读出动作而确认虚设晶体管DT的阈值是否未过分降低的动作。因此，以下，将虚设晶体管DT的阈值高在特定值的情形定义为通过编程前验证，将小于等于特定值的情形(过度删除的情形)定义为编程前验证失败。

继而，定序器14取入编程前验证的结果，对通过的平面设置DMY_REG_PBx＝1(步骤S58)。然后，如果在PBx_ENABLE＝1的平面中不存在失败的平面，则定序器14返回至步骤S54而再次执行编程前验证。

在于任一平面中编程前验证失败的情形时(步骤S59，否)，进入至步骤S60的处理。即，定序器14将通过的平面的PBx_ENABLE设定为0，对PBx_ENABLE＝1的平面中的DMY_REG＝1的串单元SU进行编程(虚拟编程)，而执行编程验证(步骤S60)。

继而，定序器14取入步骤S60中的编程验证的结果，对通过的平面，设置DMY_REG_PBx[n]＝1(步骤S61)。另一方面，在于PBx_ENABLE＝1的平面中存在失败的平面的情形时(步骤S62，是)，重复步骤S60～S62(步骤S63)直至达到虚拟编程的最大重复次数为止。另一方面，如果不存在失败的平面，则返回至步骤S54的处理。

而且，在达到最大重复次数的情形时(步骤S63，是)，将失败的平面中的所对应的串单元的FS_REG_PBx设定为1(步骤S64)而返回至步骤S52。

如以上般，本例中，首先对邻接在源极侧的选择晶体管ST2的虚设晶体管DTS进行图58中所说明的处理。然后，对邻接在漏极侧的选择晶体管ST1的虚设晶体管DTD进行相同的处理。但在虚设晶体管DTS失败的串单元SU(换言之在寄存器FS_REG设置有“1”的串单元SU)中，不对虚设晶体管DTD执行虚拟编程。

4.3关于虚拟编程的具体例

其次，关于所述虚拟编程动作的具体例，列举多平面动作的情形为例进行说明。图58A至图58C是依序表示删除动作时的各种信号的变化的时序图，图59A至图59C是继图58C之后的虚拟编程动作时的时序图。

图58A至图58C是与第1实施方式中所说明的图24A及图24B大致相同。与图24A及图24B的情形不同者仅为如下方面：定序器14控制虚设寄存器DMY_REG_PB0[3：0]及DMY_REG_PB1[3：0]、以及信号OPC及OPC_MAX。在删除动作的期间，虚设寄存器DMY_REG_PB0及DMY_REG_PB1的数据均维持初始化为“0000”的状态。信号OPC是表示虚拟编程次数的信号，定序器14每次执行虚拟编程时递增计数信号OPC。因此，在删除动作的期间，信号OPC为“0”。此外，信号OPC_MAX是虚拟编程次数达到最大重复次数时设为“H”电平的信号。

在第1实施方式中所说明的删除动作之后，定序器14开始对虚设晶体管DTS的虚拟编程动作(时刻t30)。平面PB0中，BS_REG＝“0011”，FS_REG＝“0000”，及PS_REG＝“1100”，故而定序器14将STR_ADD设置为“0100”，选择串单元SU2。另一方面，平面PB1中，BS_REG＝“0000”，FS_REG＝“0000”，及PS_REG＝“1111”，故而定序器14将STR_ADD设置为“0001”，选择串单元SU0。然后，执行编程前验证(Dummy Pre Pvfy)(时刻t32～t33)。

编程前验证的结果，在平面PB0及PB1的两者中通过验证。在是，定序器14在寄存器DMY_REG中，将所对应的位设置为“1”。即，将寄存器DMY_REG_PB0设置为“0100”，将寄存器DMY_REG_PB1设置为“0001”(时刻t33)。

由于残留有满足图58的步骤S54的条件的串单元，故而定序器14继而将STR_ADD_PB0设置为“1000”而选择平面PB0的串单元SU3，将STR_ADD_PB1设置为“0010”而选择平面PB1的串单元SU1。然后，执行编程前验证(时刻t34～t35)。

编程前验证的结果，在平面PB0中通过验证，且在平面PB1中失败。在是，定序器14将DMY_REG_PB0自“0100”更新为“1100”，将DMY_REG_PB1维持为“0001”(时刻t35)。

在时刻t35，平面PB0中不存在满足图58的步骤S54的条件的串单元SU，故而定序器14将PB0_ENABLE设为“L”电平。因此，时刻t35以后成为单平面动作。

此外，由于在平面PB1中验证失败，故而对串单元SU1执行虚拟编程(Dummy Prog)(时刻t35～t36)。然后，定序器14将信号OPC自“0”递增计数至“1”。

然后，定序器14对串单元SU1执行虚拟编程验证(Dummy Pvfy)(时刻t36～t37)。其结果，验证失败，故而定序器14再次执行虚拟编程(时刻t37～t38)。在是，虚拟编程次数成为“2”而达到最大重复次数，故而定序器14将信号OPC_MAX设为“H”电平。

继而，定序器14对串单元SU1执行虚拟编程验证(时刻t38～t39)，但失败。在是，由于信号OPC_MAX为“H”电平，故而定序器14在FS_REG_PB1中，将所对应的位设为“1”。即，设为FS_REG_PB1＝“0010”(时刻t39)。

继而，定序器14进入至步骤S54的处理，选择平面PB1的串单元SU2(时刻t40)。串单元SU2在2次虚拟编程中通过虚拟编程验证。因此，定序器14在时刻t43中将DMY_REG_PB0自“0001”更新为“0101”。

进而，定序器14选择平面PB1的串单元SU3(时刻t44)。串单元SU3通过编程前验证。因此，定序器14在时刻t45将DMY_REG_PB0自“0101”更新为“1101”。

在该时间点，在平面PB0中也未残留满足步骤S54的条件的串单元，故而定序器14将PB1_ENABLE设为“L”电平。

根据以上所述，对源极侧的虚设晶体管DTS的虚拟编程结束。继而，定序器14开始对漏极侧的虚设晶体管DTD的虚拟编程(时刻t46)。

对虚设晶体管DTD的虚拟编程也与虚设晶体管DTS相同，故而省略其详细内容。但平面PB1的串单元SU2的虚设晶体管DTS的虚拟编程失败。因此，平面PB1中，不进行对相同的串单元SU2的虚设晶体管DTD的虚拟编程(参照时刻t54)。

4.4本实施方式的效果

NAND型闪速存储器中，有时在选择晶体管与存储单元晶体管之间设置虚设晶体管。虚设晶体管是不作为数据的存储元件发挥功能，而作为单纯的电流路径发挥功能者。为了使NAND串正常动作，较理想的是该虚设晶体管的阈值也设定在预先规定的特定范围内。

因此，在数据的删除时，也对虚设晶体管施加一定程度的电压应力，根据情形而可能存在阈值过度降低的情形。因此，本实施方式中，在删除后，对虚设晶体管执行编程，由此将过度删除状态的虚设晶体管的阈值设定为正常的值。因此，可提高NAND型闪速存储器1的动作可靠性。

进而此时，定序器14根据寄存器BS_REG、FS_REG、及PS_REG的状态，而决定成为虚拟编程对象的候补的串单元SU。即，将PS_REG＝“1”、FS_REG＝“0”、及BS_REG＝“0”的串单元SU设为虚拟编程对象的候补。

即，FS_REG＝“1”及/或BS_REG＝“1”的串单元是在进行虚拟编程之前的时间点已为不良串。因此，对该等串单元进行虚拟编程是徒劳。因此，本实施方式中，首先将该等串单元自虚拟编程的候补排除。由此，可使虚拟编程动作高速化。

进而，本实施方式中，在进行虚拟编程之前，对满足PS_REG＝“1”、FS_REG＝“0”、及BS_REG＝“0”的串单元进行验证。即，确认虚设晶体管是否被过度删除。而且，仅对被过度删除的虚设晶体管执行虚拟编程。因此，仅对真正需要虚拟编程的虚设晶体管进行编程即可，通过该情况也可使虚拟编程动作高速化。

进而，源极侧的虚设晶体管DTS失败的串单元SU中，漏极侧的虚设晶体管DTD的虚拟编程无条件地不进行。其是因为，在虚设晶体管DTS失败的时间点，判明该串单元为不良，无须对如此串单元SU的虚设晶体管DTD进行虚拟编程。该情况也有助在虚拟编程的高速化。

5.第5实施方式

其次，对第5实施方式的半导体存储装置进行说明。本实施方式是通过控制半导体存储装置的存储控制器，而读出所述第1至第4实施方式中所说明的半导体存储装置的状态者。以下，仅对与第1至第4实施方式不同的方面进行说明。

5.1关于存储控制器的构成

首先，使用图60对本实施方式的存储控制器进行说明。图60是本实施方式的存储器系统的方块图。

如图示般，存储器系统具备NAND型闪速存储器100及控制器200。控制器200与NAND型闪速存储器100例如也可通过其等的组合而构成一个半导体装置，作为其例可列举如SD^TM卡般的存储卡或SSD(solid state drive)等。

NAND型闪速存储器100是所述实施方式中所说明的半导体存储装置1。

控制器200响应于来自外部的主机机器的命令，而对NAND型闪速存储器100命令读出、写入、及删除等。此外，管理NAND型闪速存储器100中的存储器空间。

控制器200具备主机界面电路210、内置存储器(RAM(random access memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、NAND界面电路250、及ECC(Error Checking and Correcting，差错校验纠正)电路260。

主机界面电路210经由控制器总线而与主机机器连接，且掌管与主机机器的通信。而且，将自主机机器接收到的命令及数据分别传输至CPU230及缓冲存储器240。此外，响应于CPU230的命令，而将缓冲存储器240内的数据向主机机器传输。

NAND界面电路250经由NAND总线而与NAND型闪速存储器100连接，且掌管与NAND型闪速存储器100的通信。而且，将自CPU230接收到的命令传输至NAND型闪速存储器100，此外，在写入时将缓冲存储器240内的写入数据向NAND型闪速存储器100传输。进而，在读出时将自NAND型闪速存储器100读出的数据向缓冲存储器240传输。

CPU230对控制器200整体的动作进行控制。例如，CPU230在自主机机器接收到写入命令时，响应于此而发行基于NAND界面的写入命令。读出及删除时也相同。此外，CPU230执行耗损平均等用以管理NAND型闪速存储器100的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。此外，发行各种状态读取命令，读出NAND型闪速存储器100的状态。

ECC电路260执行数据的错误纠正(ECC：Error Checking and Correcting，错误检查和纠正)处理。即，ECC电路260在数据的写入时基于写入数据而产生奇偶校验位，在读出时根据奇偶校验位而产生并发位检测错误，并纠正该错误。另外，CPU230也可具有ECC电路260的功能。

内置存储器220例如是DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且用作CPU230的作业区域。而且，内置存储器220保持用以管理NAND型闪速存储器100的固件或各种管理表等。

5.2关于状态读取命令

其次，对存储控制器200发行的状态读取命令进行说明。图61是状态读取时的各种信号的时序图。

图中的芯片赋能信号/CE、地址锁存赋能信号ALE、命令锁存赋能信号CLE、写入赋能信号/WE、读取赋能信号/RE、及输入输出信号I/O是在控制器200与NAND型闪速存储器100之间发送接收的信号。

/CE是用以使NAND型闪速存储器100赋能的信号，且以低电平赋能与确证。ALE是将输入信号为地址信号的情况通知给NAND型闪速存储器的信号。CLE是将输入信号为命令的情况通知给NAND型闪速存储器的信号。/WE是用以将输入信号取入至NAND型闪速存储器100的信号。

如图示般，控制器200首先发行状态读取命令(图61中为“XXH”)“80H”，并且确证CLE(“H”电平)。确证/WE。由此，将状态读取命令储存在NAND型闪速存储器100的寄存器。

然后，如果控制器200确证/RE，则响应于此而NAND型闪速存储器100将所要求的状态信息输出。

图62及图63是表示作为一般的状态读取命令的CMD70及CMD71的内容的图，CMD71是在2个平面芯片中使用的状态读取命令。

本实施方式中，准备有用以将PS_REG、FS_REG、及BS_REG的信息读出的命令“XH”、“YH”、及“ZH”。将该等命令的内容显示在图64至图66。图64至图66表示通过命令“XH”、“YH”、及“ZH”而读出的输入输出信号(8位)的各位信息。本例中，表示平面数为2个、且1个区块中包含4个串单元的情形。如图示般，通过该等命令，可读出关于各平面的各串单元SU的保持在PS_REG、FS_REG、及BS_REG的信息。

图67表示平面为2个且1个区块中包含12个串单元SU的情形时的/CE、ALE、CLE、/WE、/RE、及I/O。本例中，在状态读取命令之后输入地址。而且，将本例的情形时的状态命令“XH”、“YH”、及“ZH”的内容示在图68至图70。如图示般，通过所输入的地址而可指定应读出的信息。

此外，在进行虚拟编程的情形时，也可读出虚设寄存器DMY_REG的信息。图71表示该命令“WH”，且表示2个平面中每1个区块包含4个串单元的情形。如图示般，通过8位的输入输出信号，可读出关于各平面的各串单元的虚设寄存器的信息。

5.3本实施方式的效果

根据本例，存储控制器可将NAND型闪速存储器的状态以串单元单位读出。由此，可更精密地控制NAND型闪速存储器。

例如，删除动作结束后，也可基于FS_REG的信息，而发行使失败的串单元的选择晶体管ST1的阈值上升的命令。由此，关于后发性的不良，也可对选择晶体管标记不可使用串的旨意。更具体而言，发行对FS_REG＝“1”的串单元的选择晶体管ST1的写入命令。

5.变化例等

如以上般，所述实施方式的NAND型闪速存储器1具备多个串单元、第1寄存器(BS_REG)、第2寄存器(FS_REG)、第3寄存器(PS_REG)、控制电路(定序器14)。串单元是积层有多个存储单元的NAND串的集合。第1寄存器(BS_REG)可保持表示串单元为不可使用串的信息。第2寄存器(FS_REG)可保持表示串单元验证失败的信息。第3寄存器(PS_REG)可保持表示串单元为通过验证的串的信息。控制电路基于第1至第3寄存器内的信息，而跳过对任一串单元的删除验证动作。

根据本构成，可省去徒劳的删除验证，从而可提高NAND型闪速存储器的动作速度。

但实施方式并非限定于所述所说明的形态，可进行各种变化。例如，所述实施方式中，以在漏极侧与源极侧各设置1个虚设晶体管DT的情形为例进行了说明，但也可设置多个。在该情形时，在于虚拟编程中任一个虚设晶体管DT失败的时间点，可中止对该串单元的虚拟编程。

此外，存储单元阵列的构成例如也可为如图72的构成。即，也可在源极线SL上形成柱32～34，且选择栅极线SGS针对每个串单元SU而独立。

进而，所述实施方式中所说明的流程图可在可能的范围调换处理的顺序。

进而，所述实施方式中，以具有三维积层型存储单元阵列的NAND型闪速存储器为例进行了说明，但也可为存储单元二维地排列的NAND型闪速存储器，且可应用在除NAND型闪速存储器以外的所有半导体存储装置。此外，各实施方式也可分别单独实施，也可将可组合的多个实施方式加以组合而实施。

对本发明的几个实施方式进行了说明，但该等实施方式是作为例而提示者，并不意图限定发明的范围。该等实施方式可以其他各种形态实施，且可在不脱离发明的主旨的范围内进行各种省略、置换、变更。该等实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围。

[符号说明]

1  NAND型闪速存储器

2  逻辑电路

3  部分坏信息寄存器

10 存储单元阵列

11 列解码器

12 传感放大器

13 NAND串

14 定序器

Claims (10)

1.一种半导体存储装置，其特征在于包括：

多个串单元，其等分别为积层多个存储单元而成且为NAND串的集合；

第1寄存器，其可保持表示所述串单元为不可使用串的信息；

第2寄存器，其可保持表示所述串单元验证失败的信息；

第3寄存器，其可保持表示所述串单元为通过验证的串的信息；以及

控制电路，其控制对所述存储单元的删除动作；并且

所述控制电路基于所述第1至第3寄存器内的信息而跳过对任一串单元的删除验证动作。

2.根据权利要求1所述的半导体存储装置，其特征在于：数据的删除是以作为多个所述串单元的集合的区块单位而进行；

所述半导体存储装置是平面，该平面是多个所述区块的集合，且该多个平面可相互独立地动作；

所述控制电路在对所述多个平面同时执行删除动作的情形时，在所述多个平面的各者中，对所述多个串单元依序执行所述删除验证动作；

在所述删除验证动作时，在第1平面的任一串单元失败的情形时，在该时间点停止第1平面中的删除验证动作，但于在第2平面中未检测出失败的串单元的情形时，继续进行该第2平面中的删除验证动作。

3.根据权利要求2所述的半导体存储装置，其特征在于：所述控制电路在所述串单元的所述删除验证动作失败时，更新所述第2寄存器，且在通过所述删除验证动作时，更新所述第3寄存器。

4.根据权利要求3所述的半导体存储装置，其特征在于：所述控制电路于在同时执行了删除动作的所有所述平面中检测出所述删除验证动作失败的串单元的时间点，再次对所述多个平面同时执行删除动作，并且

基于所述第3寄存器内的信息而不对已通过的串单元进行删除验证动作。

5.根据权利要求2至4中任一项所述的半导体存储装置，其特征在于：所述NAND串包括：第1选择晶体管；第2选择晶体管；及多个存储单元晶体管，其将电流路径串联连接于所述第1、第2选择晶体管之间；且

所述第1、第2选择晶体管的至少一者可标记所对应的串单元为不可使用串；

所述控制电路在所述数据删除之后，执行读出所述标记的信息的判定读出动作，并基于其结果而更新所述第1寄存器内的信息；并且

基于所述第1寄存器内的信息而不对不可使用串进行删除验证动作。

6.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：所述第1至第3寄存器的信息可通过控制所述半导体存储装置的存储控制器而读出。

7.根据权利要求6所述的半导体存储装置，其特征在于：所述NAND串包含用以选择该NAND串的选择晶体管；并且

所述存储控制器通过基于所述第2寄存器的信息使所述选择晶体管的阈值上升，而标记所对应的NAND串为不可使用串。

8.一种半导体存储装置，其特征在于包括：

存储单元阵列，其积层有多个存储单元；

传感放大器，其自所述存储单元阵列读出数据；以及

控制电路，其控制对所述存储单元阵列的删除动作；并且

所述存储单元阵列包含多个串单元，该串单元是多个NAND串的集合，该NAND串包含第1、第2选择晶体管、及串联连接于所述第1、第2选择晶体管之间的多个所述存储单元；

所述第1、第2选择晶体管的至少一者可保持表示是否为不可使用串的坏串信息；

在所述删除动作时，所述传感放大器进行根据所述控制电路的命令而读出所述坏串信息的判定读出动作、及删除验证动作，且进行所述判定读出动作的结果与所述删除验证动作的结果的逻辑运算，并基于所述逻辑运算的结果而对不可使用串跳过所述删除验证动作。

9.根据权利要求8所述的半导体存储装置，其特征在于：各所述串单元内的所述NAND串分别连接于所对应的位线；

所述传感放大器包含与各位线建立关联的多个传感放大器单元；

所述传感放大器单元具备第1至第3锁存电路及运算电路；

所述第1锁存电路保持所述判定读出动作的结果，所述第2锁存电路保持所述删除验证动作的结果，所述运算电路进行所述第1锁存电路内的数据与所述第2锁存电路内的数据的逻辑运算，并将运算结果储存在所述第3锁存电路。

10.根据权利要求9所述的半导体存储装置，其特征在于：在将表示所述判定读出动作失败的数据保持在所述第1锁存电路，且将表示所述删除验证动作失败的数据保持在所述第2锁存电路的情形时，所述运算电路进行所述逻辑运算，藉此将表示通过所述删除验证的数据储存在所述第3锁存电路。