CN110910934A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种可抑制电路面积及配线面积増加的半导体存储装置。实施方式的半导体存储装置具备：第1至第4平面，各自包含多个块；第1及第2信号线，分别与第1及第2平面连接；第1及第2总线，分别与第1及第3平面、及第2及第4平面共通连接；及控制电路，构成为使用第1及第2信号线，可相互独立地选择第1及第2平面，且接收到包含第1及第2地址的第1命令后，执行同步处理。控制电路在同步处理中，一边经由第1总线将第1地址传输到第1及第3平面，一边经由第2总线将第2地址传输到第2及第4平面，且一边使用第1信号线，选择第1平面内的基于传输的第1地址的第1块，一边使用第2信号线，选择第2平面内的基于第2地址的第2块。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-173374号(申请日：2018年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置的NAND型闪存已经众所周知。
发明内容
实施方式提供一种可抑制电路面积及配线面积増加的半导体存储装置。
实施方式的半导体存储装置具备：第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；第1信号线，与上述第1平面连接；第2信号线，与上述第2平面连接；第1地址总线，与上述第1平面及上述第3平面共通连接；第2地址总线，与上述第2平面及上述第4平面共通连接，且与上述第1地址总线不同；及控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，当接收到包含第1地址及第2地址的第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理。上述控制电路构成为在上述同步处理中，一边经由上述第1地址总线将上述第1地址传输到上述第1平面及上述第3平面，一边经由上述第2地址总线将上述第2地址传输到上述第2平面及上述第4平面，且一边使用上述第1信号线，选择上述第1平面内的基于上述传输的第1地址的上述多个块中的第1块，一边使用上述第2信号线，选择上述第2平面内的基于上述传输的第2地址的上述多个块中的第2块。
附图说明
图1是用以说明第1实施方式的存储系统的构成的框图。
图2是用以说明第1实施方式的半导体存储装置的构成的框图。
图3是用以说明第1实施方式的半导体存储装置的寄存器及定序器的构成的框图。
图4是用以说明第1实施方式的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图5是用以说明第1实施方式的半导体存储装置的平面构成的框图。
图6是用以说明第1实施方式的半导体存储装置的存储单元阵列构成的电路图。
图7是用以说明第1实施方式的半导体存储装置的行地址解码器构成的电路图。
图8是用以说明第1实施方式的半导体存储装置的块解码器构成的电路图。
图9是用以说明第1实施方式的半导体存储装置中的多个平面的同步运行的命令序列。
图10是用以说明第1实施方式的半导体存储装置中的多个平面的同步运行的时序图。
图11是用以说明第1实施方式的变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图12是用以说明第1实施方式的变化例的半导体存储装置中的多个平面的同步运行的命令序列。
图13是用以说明第1实施方式的变化例的半导体存储装置中的多个平面的同步运行的时序图。
图14是用以说明第2实施方式的半导体存储装置的寄存器及定序器的构成的示意图。
图15是用以说明第2实施方式的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
图16是用以说明第2实施方式的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图17是用以说明第2实施方式的半导体存储装置的块解码器构成的电路图。
图18是用以说明第2实施方式的半导体存储装置中的多个平面的同步运行的时序图。
图19是用以说明第2实施方式的第1变化例的半导体存储装置的寄存器及定序器的构成的示意图。
图20是用以说明第2实施方式的第1变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
图21是用以说明第2实施方式的第1变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图22是用以说明第2实施方式的第1变化例的半导体存储装置的块解码器构成的电路图。
图23是用以说明第2实施方式的第1变化例的半导体存储装置中的多个平面的同步运行的时序图。
图24是用以说明第2实施方式的第2变化例的半导体存储装置中的多个平面的同步运行的命令序列。
图25是用以说明第2实施方式的第3变化例的半导体存储装置的寄存器及定序器的构成的示意图。
图26是用以说明第2实施方式的第3变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
图27是用以说明第2实施方式的第3变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图28是用以说明第2实施方式的第3变化例的半导体存储装置的块解码器构成的电路图。
图29是用以说明第2实施方式的第3变化例的半导体存储装置中的多个平面的同步运行的时序图。
图30是用以说明第2实施方式的第4变化例的半导体存储装置的寄存器及定序器的构成的示意图。
图31是用以说明第2实施方式的第4变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图32是用以说明第2实施方式的第4变化例的半导体存储装置中的多个平面的同步运行的时序图。
图33是用以说明第2实施方式的第5变化例的半导体存储装置的寄存器及定序器的构成的示意图。
图34是用以说明第2实施方式的第5变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
图35是用以说明第2实施方式的第5变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
图36是用以说明第2实施方式的第5变化例的半导体存储装置的块解码器构成的电路图。
图37是用以说明第2实施方式的第5变化例的半导体存储装置中的多个平面的同步运行的时序图。
具体实施方式
以下，参照附图，对实施方式进行说明。另外，在以下的说明中，对于具有同一功能及构成的构成要素，标注共通的参照符号。而且，在区别具有共通的参照符号的多个构成要素的情形时，对该共通的参照符号标注下标进行区别。另外，对多个构成要素无需特别区别的情形时，该多个构成要素中，仅标注共通的参照符号，而不标注下标。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。
1.1关于构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1关于存储系统的整体构成
图1是表示包含第1实施方式的半导体存储装置的存储系统的构成一例的框图。存储系统1是例如与外部的未图示主机设备进行通信。存储系统1保持来自主机设备(未图示)的数据，而且，将数据读出到主机设备。
如图1所示，存储系统1具备存储控制器10及半导体存储装置(NAND闪存)20。存储控制器10从主机设备接收命令，基于接收到的命令控制半导体存储装置20。具体而言，存储控制器10将由主机设备指示写入的数据写入到半导体存储装置20，并将由主机设备指示读出的数据从半导体存储装置20读出，发送至主机设备。存储控制器10通过NAND总线而与半导体存储装置20连接。半导体存储装置20具备多个存储单元，非易失地存储数据。
NAND总线是对于遵循NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞各自经由个别的信号线进行收发。信号/CE是用以允许半导体存储装置20的信号。信号CLE是对半导体存储装置20通知在信号CLE为“H(High)”电平期间流入至半导体存储装置20的信号I/O＜7：0＞为命令。信号ALE是对半导体存储装置20通知在信号ALE为“H”电平期间流入至半导体存储装置20的信号I/O＜7：0＞为地址。信号/WE指示将在信号/WE为“L(Low)”电平期间流入至半导体存储装置20的信号I/O＜7：0＞撷取至半导体存储装置20。信号/RE指示将信号I/O＜7：0＞输出至半导体存储装置20。信号/WP对半导体存储装置20指示禁止数据写入及擦除。信号/RB表示半导体存储装置20是就绪状态(接收来自外部的命令的状态)还是忙碌状态(不接受来自外部的命令的状态)。信号I/O＜7：0＞是例如8位信号。信号I/O＜7：0＞是在半导体存储装置20与存储控制器10之间进行收发的数据的实体，包括命令CMD、地址ADD、及数据DAT。数据DAT包括写入数据及读出数据。
1.1.2关于控制器的构成
接着使用图1，对第1实施方式的存储系统的控制器进行说明。存储控制器10包含处理器(CPU：Central Processing Unit)11、内存储器(RAM：Random Access Memory)12、ECC(Error Check and Correction，检错和纠错)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。
处理器11控制存储控制器10整体运行。处理器11响应例如从主机设备接收的数据的读出命令，对半导体存储装置20发布基于NAND接口的读出命令。该运行对于写入及擦除也情况相同。而且，处理器11具有对于来自半导体存储装置20的读出数据执行各种运算的功能。
内存储器12是例如DRAM(Dynamic RAM)等半导体存储器，被用作处理器11的操作区域。内存储器12保持用以管理半导体存储装置20的固件、及各种管理表格等。
ECC电路13进行错误检测及错误校正处理。更具体而言，在数据写入时，基于从主机设备接收的数据，在每个某一数量的数据组中产生ECC码。而且，在数据读出时，基于ECC码将ECC解码，检测有无错误。而且，在检测到错误时，确定其位位置，将错误校正。
NAND接口电路14经由NAND总线而与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路14通过处理器11的指示，将命令CMD、地址ADD、及写入数据发送至半导体存储装置20。而且，NAND接口电路14从半导体存储装置20接收读出数据。
缓冲存储器15暂时地保持存储控制器10从半导体存储装置20及主机设备接收的数据等。缓冲存储器15例如被用作暂时地保持来自半导体存储装置20的读出数据、及对读出数据的运算结果等的存储区域。
主机接口电路16与主机设备，负责与主机设备的通信。主机接口电路16将例如从主机设备接收的命令及数据分别传输到处理器11及缓冲存储器15。
1.1.3关于半导体存储装置的构成
其次，对第1实施方式的半导体存储装置的构成例进行说明。
图2是表示第1实施方式的半导体存储装置的构成一例的框图。如图2所示，半导体存储装置20具有：内核部21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、及驱动装置27。
内核部21包含例如16个平面PB(PB0、PB1、...、PB15)。16个平面PB分别分类为4个群GRP。在图2的例中，例如平面PB0～PB3、平面PB4～PB7、平面PB8～PB11、及平面PB12～PB15分别分类为群GRP0～GRP3。可使同一群GRP内的多个平面PB可相互同步地运行，也可使各平面PB相互独立地运行。
各平面PB以包含多个存储单元晶体管(未图示)的块(未图示)为单位进行上述各种运行。具体而言，例如各平面PB对于某一块内的一部分存储单元晶体管进行数据的写入运行、及数据的读出运行，且对于某一块内的所有存储单元晶体管，进行被写入数据的擦除运行。另外，本实施方式中的平面PB0～PB15各自除非特别记载，均具有同等的构成。对于平面PB的构成的详情随后描述。
输入输出电路22是与存储控制器10收发信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞中的命令CMD及地址ADD传输到寄存器24。而且，输入输出电路22是与内核部21收发写入数据及读出数据(数据DAT)。
逻辑控制电路23从存储控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。而且，逻辑控制电路23将信号/RB传输到存储控制器10，对外部通知半导体存储装置20的状态。
寄存器24保持命令CMD及地址ADD。地址ADD包含可个别地识别平面PB的平面地址、及可个别地识别平面PB内的块的块地址。寄存器24将例如该地址ADD及命令CMD传输到定序器25。
定序器25接收包含命令CMD及地址ADD的命令集，按照基于已接收的命令集的序列，控制半导体存储装置20的整体。定序器25例如通过输出控制信号CNT，而同步地控制多个平面PB中分类到特定群GRP中的平面PB，执行数据的读出运行、写入运行、或擦除运行等。
电压产生电路26基于来自定序器25的指示，产生数据的写入运行、读出运行、及擦除运行等所需的电压。电压产生电路26将产生的电压供给至驱动装置27。
驱动装置27包含多个驱动器，且基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给至内核部21。
1.1.4关于寄存器及定序器的构成
接着，对第1实施方式的半导体存储装置的寄存器及定序器的构成进行说明。
图3是用以说明第1实施方式的半导体存储装置的寄存器及定序器的构成的框图。图3中，基于输入至寄存器24的命令集(命令CMD及地址ADD)，示意性表示从定序器25输出的控制信号CNT(信号PB＿CNT＜15：0＞及BLKADD＿BUS＜3：0＞)。
如图3所示，寄存器24包含命令寄存器241、平面地址寄存器242＜15：0＞、及块地址寄存器243＜3：0＞。定序器25包含平面控制信号产生电路251、及块地址信号产生电路252。
命令寄存器241具备从输入输出电路22接收到命令CMD后，暂时地保持该命令CMD的功能。
平面地址寄存器242＜15：0＞具有例如可保持16位的存储区域，各位对应于内核部21内的平面PB。即，平面地址寄存器242＜k＞(0≦k≦15)具备暂时地保持从输入输出电路22收到表示平面PBk的平面地址PBADD的内容的功能。
块地址寄存器243＜3：0＞具有例如可暂时地保持从输入输出电路22收到的块地址BLKADD中的4个块地址BLKADD的功能。
命令寄存器241、平面地址寄存器242＜15：0＞、及块地址寄存器243＜3：0＞根据定序器25的请求，将所保持的信息向定序器25送出。
平面控制信号产生电路251基于寄存器24中保持的信息，产生信号PB＿CNT＜15：0＞，并将该信号PB＿CNT＜15：0＞输出。信号PB＿CNT＜15：0＞是例如各自输出至与1个平面PB对应的16条信号线的信号，且包含指示将哪个平面PB激活(active)的信息。
块地址信号产生电路252基于寄存器24中保持的信息，产生信号BLKADD＿BUS＜3：0＞，并将该信号BLKADD＿BUS＜3：0＞输出。信号BLKADD＿BUS＜3：0＞是分别输出至4条地址总线的信号，信号BLKADD＿BUS＜3：0＞分别与例如不同于上述群GRP且包含多个平面PB的组PSET(未图示)对应。信号BLKADD＿BUS＜3：0＞包括激活的平面PB中与运行对象的块对应的块地址BLKADD。另外，输出信号BLKADD＿BUS＜3：0＞的4条地址总线各自包含多条信号线，且采取通过该多条信号线确定特定的块地址BLKADD的构成。
图4是用以说明第1实施方式的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。
如图4所示，信号PB＿CNT＜15：0＞分别被输入至对应的平面PB。在图4的例中，表示信号PB＿CNT＜k＞被输入至平面PBk的情形。而且，信号BLKADD＿BUS＜3：0＞各自输入至对应的组PSET(PSET0～PSET3)。更具体而言，例如，信号BLKADD＿BUS＜0＞共通地输入至包含平面PB0、PB4、PB8、及PB12的组PSET0，信号BLKADD＿BUS＜1＞共通地输入至包含平面PB1、PB5、PB9、及PB13的组PSET1。而且，信号BLKADD＿BUS＜2＞共通地输入至包含平面PB2、PB6、PB10、及PB14的组PSET2，信号BLKADD＿BUS＜3＞共通地输入至包含平面PB3、PB7、PB11、及PB15的组PSET3。
1.1.5关于平面的构成
接着，对第1实施方式的半导体存储装置的平面的构成进行说明。
图5係表示第1实施方式的半导体存储装置的平面的构成一例的框图。图5中，作为一例表示了平面PB0，但其他平面PB也具有同等的构成。
如图5所示，平面PB0包含存储单元阵列211、行地址解码器212、及感测放大器模块213。
存储单元阵列211具有多个块BLK(BLK0、BLK1、...)。另外，平面PB0以外的平面PB也与平面PB0相同包含与块地址BLKADD对应的块BLK。在不同的平面PB间被分配相同的块地址BLKADD的块BLK彼此通过确定平面地址PBADD而区别。块BLK包含与字线及位线建立关联的多个非易失性存储单元晶体管(未图示)。块BLK成为例如数据的擦除单位，同一块BLK内的数据被一次性擦除。各块BLK具备多个字符串单元SU(SU0、SU1、...)。各字符串单元SU具备多个NAND字符串NS。另外，存储单元阵列211内的块数、1个块BLK内的字符串单元数、1个字符串单元SU内的NAND字符串数设定为任意数。
行地址解码器212基于寄存器24中保持的地址ADD中的块地址BLKADD，选择块BLK等。接着，对被选择的块BLK，经由行地址解码器212传输来自驱动装置27的电压。
感测放大器模块213在数据读出时，通过感测存储单元晶体管的阈值电压而将数据读出，并传输至输入输出电路22。感测放大器模块213在数据写入时，经由位线将被写入的写入数据传输到存储单元晶体管。而且，感测放大器模块213从寄存器24收取地址ADD中的列地址，并将基于该列地址的列的数据输出。
1.1.6关于存储单元阵列的构成
接着，对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明。图6是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图的一例。图6中，表示存储单元阵列211中的1个块BLK的电路图。
如图6所示，各字符串单元SU包含NAND字符串NS的集合。NAND字符串NS各自具有例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、及选择晶体管ST2。另外，1个NAND字符串NS中所含的存储单元晶体管MT的个数不限于8个，也可以是16个、32个、64个、96个、128个等，此数字并无限定。存储单元晶体管MT具备包含控制栅极与电荷储存層的叠栅。各存储单元晶体管MT串列连接在选择晶体管ST1及ST2之间。另外，以下说明中所谓『连接』也包括夹层有别的可导电要素的情形。
在某一块BLK中，字符串单元SU0～SU3的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。而且，块BLK内的所有字符串单元SU的选择晶体管ST2的栅极与选择栅极线SGS共通连接。同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7连接。即，相同地址的字线WL与同一块BLK内的所有字符串单元SU共通连接，选择栅极线SGS与同一块BLK内的所有字符串单元SU共通连接。另一方面，选择栅极线SGD仅与同一块BLK内的1个字符串单元SU连接。
而且，存储单元阵列211内矩阵状配置的NAND字符串NS中处于同一行的NAND字符串NS的选择晶体管ST1的另一端与m条位线BL(BL0～BL(m－1)(m为自然数))的任一位线连接。而且，位线BL遍布多个块BLK，与同一列NAND字符串NS共通连接。
而且，选择晶体管ST2的另一端与源极线CELSRC连接。源极线CELSRC遍布多个块BLK，与多个NAND字符串NS共通连接。
如上所述，数据擦除是对例如位于同一块BLK内的存储单元晶体管MT一次性进行。与此相对，数据的读出运行及写入运行可对任一块BLK的任一字符串单元SU中与任一字线WL共通连接的多个存储单元晶体管MT的每一个存储单元晶体管MT一次性进行。如此地在1个字符串单元SU中共享字线WL的存储单元晶体管MT之组被称为例如单元单位CU。即，单元单位CU是可一次性执行写入运行、或读出运行的存储单元晶体管MT之组。
另外，1个存储单元晶体管MT可保持例如多位数据。而且，在同一单元单位CU中，将存储单元晶体管MT各自在同阶位中保持的1位集合称为「页面」。即，所谓「页面」也可定义为同一单元单位CU内的存储单元晶体管MT之组中形成的存储空间的一部分。
1.1.7关于行地址解码器的构成
接着，对第1实施方式的半导体存储装置的行地址解码器的构成进行说明。图7是用以说明第1实施方式的半导体存储装置的行地址解码器的构成的电路图。图7中，以一例表示与图5中所示的平面PB0对应的行地址解码器212的构成。
另外，在以下说明中，将成为写入运行、读出运行、及擦除运行等各种运行的运行对象的块BLK称为「选择块BLK」，将选择块BLK以外的块BLK称为「非选择块BLK」。同样地，在以下说明中，有时对于成为各种运行的运行对象的构成要素，在前置处标注「选择」字样，对于非运行对象的构成要素，在前置处标注「非选择」字样，分别加以区别。
如图7所示，行地址解码器212包含多个转换开关群51(51A、51B、...)、及多个块解码器52(52A、52B、...)。
1个转换开关群51及1个块解码器52被分配给例如1个块BLK。在图7的例中，转换开关群51A及块解码器52A被分配给块BLK0，转换开关群51B及块解码器52B被分配给块BLK1。
转换开关群51包含例如13个传输晶体管TTr(TTr0～TT12)。
传输晶体管TTr0～TTr7分别将从驱动装置27供给至布线CG(CG0～CG7)的电压传输到选择块BLK的字线WL0～WL7。传输晶体管TTr0～TTr7分别包含与对应的块BLK的字线WL0～WL7连接的第1端、与布线CG0～CG7连接的第2端、及与节点BLKSEL共通连接的栅极。
传输晶体管TTr8～TTr11分别将从驱动装置27供给至布线SGDL(SGDL0～SGDL3)的电压传输到选择块BLK的选择栅极线SGD0～SGD3。传输晶体管TTr8～TTr11分别包含与对应的块BLK的选择栅极线SGD0～SGD3连接的第1端、与布线SGDL0～SGDL3连接的第2端、及与节点BLKSEL共通连接的栅极。
传输晶体管TTr12将从驱动装置27供给至布线SGSL的电压传输到选择块BLK的选择栅极线SGS。传输晶体管TTr12包含与对应的块BLK的选择栅极线SGS连接的第1端、与布线SGSL连接的第2端、及与节点BLKSEL连接的栅极。
平面PB0内的块解码器52中，被共通地输入例如信号PB＿CNT＜0＞、及BLKADD＿BUS＜0＞。块解码器52在自身的平面PB为选择平面PB的情形时被激活，在自身的平面PB为非选择平面PB的情形时成为非激活。接着，选择平面PB的块解码器52在数据的写入运行、读出运行、及擦除运行等时，将从寄存器24接收的信号BLKADD＿BUS＜0＞解码。
块解码器52在解码的结果，判定与该块解码器52对应的块BLK为选择块BLK的情形时，将“H”电平的信号输出至节点BLKSEL。输出至节点BLKSEL的信号将传输晶体管TTr0～TTr12以“H”电平设为接通状态，以“L”电平设为断开状态。
因此，选择平面PB内的行地址解码器212中与选择块BLK对应的转换开关群51是传输晶体管TTr0～TTr12可成为接通状态。由此，在选择平面PB内的选择块BLK中，字线WL0～WL7分别与布线CG0～CG7连接，选择栅极线SGD0～SGD3分别与布线SGDL0～SGDL3连接，选择栅极线SGS与布线SGSL连接。
另一方面，选择平面PB的块解码器52在判定对应的块BLK不是选择块BLK的情形时，将“L”电平的信号输出至节点BLKSEL。
因此，选择平面PB内的行地址解码器212中与非选择块BLK对应的转换开关群51是传输晶体管TTr0～TTr12可成为断开状态。由此，在选择平面PB内的非选择块BLK中，字线WL与布线CG电性切断，选择栅极线SGD及SGS分别与布线SGDL及SGSL电性切断。
而且，非选择平面PB的块解码器52不取决于对应的块BLK是选择块BLK还是非选择块BLK成为非激活，将“L”电平的信号输出至节点BLKSEL。
因此，非选择平面PB内的行地址解码器212的转换开关群51是传输晶体管TTr0～TTr12可成为断开状态。由此，在非选择平面PB内的所有块BLK中，字线WL与布线CG电性切断，选择栅极线SGD及SGS分别与布线SGDL及SGSL电性切断。
驱动装置27按照从寄存器24接收的地址ADD，对布线CG、SGDL、及SGSL供给电压。布线CG、SGDL、及SGSL将从驱动装置27供给的各种电压对转换开关群51A、51B、...分别传输。即，从驱动装置27供给的电压经由与选择块BLK对应的转换开关群51内的传输晶体管TTr0～TTr12，传输到选择块BLK内的字线WL、选择栅极线SGD及SGS。
图8是用以说明第1实施方式的半导体存储装置的块解码器的构成的电路图。图8中，表示图7中所示的平面PB0内的块解码器52的构成的一例。
如图8所示，块解码器52包含逻辑电路LC1及AND1、以及电平位移器LS。
逻辑电路LC1包括通过多条信号线供给信号BLKADD＿BUS＜0＞的输入端、及与逻辑电路AND1的第1输入端连接的输出端。逻辑电路LC1具有相应于对应的块BLK而在每一块解码器52中不同的构成。
具体而言，例如，与块BLK0对应的块解码器52A内的逻辑电路LC1构成为当从信号BLKADD＿BUS＜0＞被供给块BLK0的块地址BLKADD之后，将“H”电平的信号输出至所有的输出端。而且，块解码器52A内的逻辑电路LC1构成为当从信号BLKADD＿BUS＜0＞被供给块BLK0以外的块地址BLKADD之后，将“L”电平的信号输出到至少1个输出端。
而且，例如与块BLK1对应的块解码器52B内的逻辑电路LC1构成为当从信号BLKADD＿BUS＜0＞被供给块BLK1的块地址BLKADD之后，将“H”电平的信号输出至所有输出端。而且，块解码器52B内的逻辑电路LC1构成为当从信号BLKADD＿BUS＜0＞被供给块BLK1以外的块地址BLKADD之后，将“L”电平的信号输出到至少1个输出端。
在以下的说明中，将逻辑电路LC1在所有的输出端中输出“H”电平信号也称为「块地址BLKAD D命中逻辑电路LC1(或块解码器52)」。
逻辑电路AND1是包含与逻辑电路LC1的输出端连接的第1输入端、被供给信号PB＿CNT＜0＞的第2输入端、及与电平位移器LS的输入端连接的输出端的逻辑与(AND)电路。逻辑电路AND1在第1输入端及第2输入端全部被输入“H”电平的情形时，输出“H”电平，在第1输入端及第2输入端中的至少1个中被输入“L”电平的情形时，输出“L”电平。信号PB＿CNT＜0＞例如在对应的平面PB0为选择平面PB的情形时成为“H”电平，在对应的平面PB0为非选择平面PB的情形时成为“L”电平。
电平位移器LS在输入端中被输入“H”电平信号之后，将该输入的信号放大，将所得的“H”电平信号输出至节点BLKSEL。而且，电平位移器LS构成为在输入端被输入如“L”电平信号后，将“L”电平信号输出至节点BLKSEL。
因以如上方式构成，与平面PB0的块BLK对应的块解码器52在选择平面PB0，且信号BLKADD＿BUS＜0＞命中的情形时，若未将“H”电平信号命中，则可将“L”电平信号分别输出至节点BLKSEL。而且，与平面PB0的块BLK对应的块解码器52在平面PB0为非选择或信号BLKADD＿BUS＜0＞未命中的情形时，可将“L”电平的信号输出至节点BLKSEL。
1.2关于多个平面的同步运行
接着，对第1实施方式的半导体存储装置中的多个平面的同步运行进行说明。
1.2.1关于命令序列
图9是用以说明第1实施方式的半导体存储装置中的多个平面的同步运行的命令序列。图9中，作为一例，表示了在同步地控制平面PB0～PB15中的群GRP0中所含的平面PB0～PB3的情形时的命令序列。
如图9所示，首先，存储控制器10发布对平面PB0的命令集，并发送至半导体存储装置20。
更具体而言，存储控制器10发布命令“XXh”，并发送至半导体存储装置20。命令“XXh”是例如指定成为来自半导体存储装置20的数据的读出运行、或对半导体存储装置20的数据的写入运行等各种运行的对象的地址ADD时发布的命令。
存储控制器10是遍及例如5个周期发布地址ADD，并发送至半导体存储装置20。该地址ADD包含平面PB0的平面地址PBADD、及平面PB0中选择的块BLK的块地址BLKADD(以下，也称为平面PB0用的块地址BLKADD)。另外，地址ADD不限于5个周期，也可通过任意周期数进行发布。
存储控制器10发布命令“YYh”，并发送至半导体存储装置20。通过命令“YYh”，定序器25将信号/RB设为“L”电平，将刚才接收的命令集储存到寄存器24。更具体而言，平面PB0被选择的内容的信息、及平面PB0用的块地址BLKADD分别被储存在平面地址寄存器242＜0＞及块地址寄存器243＜0＞。命令集的储存完成后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。另外，在上述命令序列指示的运行为写入运行的情形时，存储控制器10例如在命令“YYh”(或以后说明的命令“ZZh”)之前，将该写入运行时写入至半导体存储装置20的数据发送至半导体存储装置20。
接着，存储控制器10发布对平面PB1的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“YYh”)，并发送至半导体存储装置20。此处，该地址ADD包含平面PB1的平面地址PBADD、及平面PB1用的块地址BLKADD。定序器25将信号/RB设为“L”电平，平面PB1被选择的内容的信息、及平面PB1用的块地址BLKADD分别储存在平面地址寄存器242＜1＞及块地址寄存器243＜1＞。命令集的储存完成后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
接着，存储控制器10发布对平面PB2的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“YYh”)，并发送至半导体存储装置20。此处，该地址ADD包含平面PB2的平面地址PBADD、及平面PB2用的块地址BLKADD。定序器25将信号/RB设为“L”电平，将平面PB2被选择的内容的信息、及平面PB2用的块地址BLKADD分别储存在平面地址寄存器242＜2＞及块地址寄存器243＜2＞。命令集的储存完成后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
接着，存储控制器10发布对平面PB3的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“ZZh”)，并发送至半导体存储装置20。此处，该地址ADD包含平面PB3的平面地址PBADD、及平面PB3用的块地址BLKADD。定序器25将信号/RB设为“L”电平，将平面PB3被选择的内容的信息、及平面PB3用的块地址BLKADD分别储存在平面地址寄存器242＜3＞及块地址寄存器243＜3＞。而且，在接收到命令“ZZh”之后，定序器25基于命令集的储存完成后储存在寄存器24中的命令CMD及地址ADD的信息，使平面PB0～PB3的运行同步地执行。当该运行结束后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
以上，平面PB0～PB3的同步运行结束。
另外，在上述同步运行为写入运行的情形时，例如命令“80h”、“11h”、及“10h”分别可相当于命令“XXh”、“YYh”、及“ZZh”。而且，在上述同步运行为读出运行的情形时，例如命令“00h”、“32h”、及“30h”可相当于命令“XXh”、“YYh”、及“ZZh”。但是，该命令的具体例仅为例示，并不限于此。
另外，对平面PB0～PB3设定的块地址BLKADD可分别不同。即，平面PB0～PB3可相互同步地执行对相互不同的块BLK的运行。
1.2.2关于时序图
图10是用以说明第1实施方式的半导体存储装置中的多个平面的同步运行的时序图。图10中，表示根据图9中所示的命令序列在定序器25中产生的控制信号CNT的一例。
如图10所示，在时刻T1中，块地址信号产生电路252产生分别包含平面PB0用的块地址BLKADD～平面PB3用的块地址BLKADD的信号BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞。产生的信号BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞分别传输到各自包含4个平面PB的组PSET0～PSET3。
例如，平面PB0用的块地址BLKADD传输到组PSET0内的平面PB0、PB4、PB8、及PB12各自之中。此处，根据块地址BLKADD其本身，可确定各平面中的块，但无法判别哪一个平面设为对象。因此，平面PB0用的块地址BLKADD命中组PSET0内的平面PB0、PB4、PB8、及PB12各自中的对应的块解码器52。然而，在时刻T1中，因信号PB＿CNT＜15：0＞为“L”电平，故平面PB0用的块地址BLKADD所命中的任一个块解码器52也未将“H”电平信号输出至节点BLKSEL。上述运行对于其他组PSET1～PSET3也情况相同。
接着，在时刻T2中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“H”电平。信号PB＿CNT＜3：0＞中供给至组PSET0内的信号仅为与平面PB0连接的信号PB＿CNT＜0＞。由此，组PSET0内的平面PB0、PB4、PB8、及PB12中仅设在平面PB0内的块解码器52的逻辑电路AND1输出“H”电平。因此，平面PB0中的选择块BLK成为选择状态，执行特定的运行。同样地，仅通过剩余的信号PB＿CNT＜3：1＞分别设置在组PSET1内的平面PB1、组PSET2内的平面PB2、及组PSET3内的平面PB3内的块解码器52的逻辑电路AND1输出“H”电平。因此，平面PB1～PB3中的选择块BLK成为选择状态，与平面PB0同步地执行特定的运行。
接着，在时刻T3中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“L”电平。由此，平面PB0～PB3中的选择块BLK成为非选择状态，同步运行的执行期间结束。
接着，在时刻T4中，块地址信号产生电路252结束平面PB0～PB3用的块地址BLKADD的传输。以上，多个平面的同步运行结束。
1.3本实施方式的效果
根据第1实施方式，可抑制能够同步地运行多个平面PB的半导体存储装置的电路面积及布线面积增加。对于本效果，以下进行说明。
包含多个平面PB0～PB15的存储单元阵列211中，经由4条信号线被供给信号BLKADD＿BUS＜3：0＞。信号BLKADD＿BUS＜3：0＞分别被供给在平面PB之组PSET0～PSET3。而且，定序器25可使用信号PB＿CNT＜15：0＞，相互独立地选择平面PB0～PB15。定序器25在收到命令集(命令“XXh”、地址ADD、及命令“YYh”之组、及命令“XXh”、地址ADD、及命令“ZZh”之组)后，对特定的群GRP内的平面PB，执行同步运行。即，定序器25经由信号BLKADD＿BUS＜3：0＞，将平面PB0～PB3用的块地址BLKADD分别同时地传输到平面PB0～PB3，使用信号PB＿CNT＜3：0＞，同时地选择平面PB0～PB3。由此，可减少用以供给信号BLKADD＿BUS的信号线的条数、及块地址寄存器243的大小。
进行加以补充的话，根据抑制与存储单元晶体管MT连接的位线BL或字线WL等布线的容量的观点，将存储单元阵列211分割为多个平面PB。一般而言，该等多个平面PB设计为可使所有的平面PB同步地运行。然而，在伴随存储容量增加，平面PB数增加之后，用以将同步运行所需的控制信号CNT供给至各平面PB的信号线的条数增加，并且保持各平面PB用的块地址BLKADD的块地址寄存器243的数量也增加。
具体而言，在第1实施方式中，已对一边同时地传输多个平面PB用的块地址BLKADD，一边与该传输同时地执行同步运行的构成进行了说明。在如此构成的情形时，第1比较例中，可将信号BLKADD＿BUS对于16个平面PB，通过16条信号线个别地供给至各平面PB。而且，块地址寄存器243可构成为能够保持16个块地址BLKADD。因此，第1比较例中，存在定序器25及寄存器24的电路面积及布线面积臃肿化，对设计造成的负荷增大的可能性。
与此相对，在第1实施方式中，对于存储单元阵列211内的(例如16个)平面数，抑制了可同步运行的平面数(例如4个)。由此，可将供给信号BLKADD＿BUS的条数从16条减少到4条，并且将块地址寄存器243的个数从相当于16个块地址BLKADD减少到4个。因此，可抑制电路面积及布线面积增加。
1.4变化例
另外，在第1实施方式中，就对于相互同步地执行运行的多个平面PB，分别个别地分配应选择的块地址BLKADD的情形进行了说明，但不限于此。例如，也可将多个平面PB视为虚拟的1个虚拟平面，对该1个虚拟平面，共通地分配应选择的块地址BLKADD。接着，也可设定多个如此的虚拟平面，使该多个虚拟平面相互同步地执行运行。在以下说明中，对于与第1实施方式同等的构成及运行，为简单起见而省略说明，主要对与第1实施方式不同的构成及运行进行说明。
1.4.1关于寄存器及定序器的构成
图11是用以说明第1实施方式的变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图11对应于第1实施方式中说明的图4。
如图11所示，平面PB0～PB15分类为4个虚拟平面IPB(IPB0～IPB3)。即，虚拟平面IPB0包含平面PB0～PB3，虚拟平面IPB1包含平面PB4～PB7，虚拟平面IPB2包含平面PB8～PB11，虚拟平面IPB3包含平面PB12～PB15。虚拟平面IPB构成为通过将各种信号线如下所示地连接，而可虚拟地如1个平面PB般运行。
即，信号BLKADD＿BUS＜3：0＞分别输入至各自对应的虚拟平面IPB0～IPB3。更具体而言，例如信号BLKADD＿BUS＜0＞共通地输入至虚拟IPB0内的平面PB0～PB3，信号BLKADD＿BUS＜1＞共通地输入至虚拟IPB1内的平面PB4～PB7，信号BLKADD＿BUS＜2＞共通地输入至虚拟IPB2内的平面PB8～PB11，信号BLKADD＿BUS＜3＞共通地输入至虚拟IPB3内的平面PB12～PB15。
另外，与图4的情形同样地，信号PB＿CNT＜k＞被输入至平面PBk。
1.4.2关于多个平面的同步运行
接着，对第1实施方式的变化例的半导体存储装置中的多个平面的同步运行进行说明。图12是用以说明第1实施方式的变化例的半导体存储装置中的多个平面的同步运行的命令序列。图12对应于第1实施方式中的图9。
如图12所示，本变化例中的多个平面的同步运行的命令序列是从存储控制器10发布的地址ADD不同于图9的情形。
即，存储控制器10发布对虚拟平面IPB0的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“YYh”)，并发送至半导体存储装置20。此处，该地址ADD包含可共通地选择虚拟平面IPB0内的平面PB0～PB3的平面地址PBADD(以下，虚拟平面IPB0用的平面地址PBADD)、及虚拟平面IPB0内的平面PB0～PB3中共通地选择的块BLK的块地址BLKADD(以下，称为虚拟平面IPB0用的块地址BLKADD)。定序器25将信号/RB设为“L”电平，将虚拟平面IPB0被选择的内容的信息、及虚拟平面IPB0用的块地址BLKADD分别储存在平面地址寄存器242＜0＞及块地址寄存器243＜0＞。命令集的储存完成后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
以后同样地，存储控制器10在对虚拟平面IPB1～IPB3发布命令集时，分别发布包含虚拟平面IPB1～IPB3用的平面地址PBADD、及虚拟平面IPB1～IPB3用的块地址BLKADD的地址ADD。定序器25将信号/RB设为“L”电平，将虚拟平面IPB1～IPB3被选择的内容的信息、及虚拟平面IPB1～IPB3用的块地址BLKADD分别储存在平面地址寄存器242＜3：1＞及块地址寄存器243＜3：1＞。
定序器25接收到命令“ZZh”后，基于寄存器24中储存的命令CMD及地址ADD的信息，同步地执行虚拟平面IPB0～IPB3的运行。该运行结束后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
以上，虚拟平面IPB0～IPB3的同步运行结束。
图13是用以说明第1实施方式的变化例的半导体存储装置中的多个平面同步运行的时序图。图13对应于第1实施方式中的图10，且表示根据第1实施方式中的图9所示的命令序列在定序器25中产生的控制信号CNT的一例。
如图13所示，在时刻T1中，块地址信号产生电路252产生分别包含虚拟平面IPB0用的块地址BLKADD～虚拟平面IPB3用的块地址BLKADD的信号BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞。产生的信号BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞分别传输到各自包含4个平面PB的虚拟平面IPB0～IPB3。
例如，在虚拟平面IPB0内的平面PB0～PB3各自之中，虚拟平面IPB0用的块地址BLKADD命中特定的块解码器52。然而，在时刻T1中，因信号PB＿CNT＜15：0＞为“L”电平，故虚拟平面IPB0用的块地址BLKADD命中的任一个块解码器52均不将“H”电平的信号输出至节点BLKSEL。上述运行对于其他虚拟平面IPB1～IPB3也情况相同。
接着，在时刻T2中，平面控制信号产生电路251将信号PB＿CNT＜15：0＞设为“H”电平。由此，所有的平面PB0～PB15内设置的块解码器52的逻辑电路AND1输出“H”电平。因此，与虚拟平面IPB0～IPB3分别对应的选择块BLK成为选择状态，执行特定的同步运行。
接着，在时刻T3中，平面控制信号产生电路251将信号PB＿CNT＜15：0＞设为“L”电平。由此，与虚拟平面IPB0～IPB3分别对应的选择块BLK成为非选择状态，同步运行的执行期间结束。
接着，在时刻T4中，块地址信号产生电路252使虚拟平面IPB0～IPB3用的块地址BLKADD的传输结束。以上，多个虚拟平面IPB的同步运行结束。
1.4.3本变化例的效果
根据本变化例，使16个平面PB作为4个虚拟平面IPB同步运行。由此，在1个虚拟平面IPB中，可以选择与同一块地址BLKADD对应的块BLK为条件，通过4个块地址寄存器243及用于信号BLKADD＿BUS的4条信号线实现同步运行。因此，可抑制电路面积及布线面积增加。
另外，根据像本变化例的构成，例如可适用像以下那样的运行。即，在出现从存储控制器10向对于1个单元单位CU的多个页面(例如4页面)的写入命令的情形时，半导体存储装置20可对于虚拟平面IPB0内的4个平面PB0～PB3，分别写入1页份的数据。可通过以如上方式运行，使对1个存储单元晶体管MT的存取数分散，从而减少写入运行所需的时间。而且，存储控制器10即便在存储单元阵列211无法将2页面以上的数据保持在1个单元单位CU中的情形时，也可通过对虚拟平面IPB的写入指示，将多页份的数据分散地写入至多个平面PB中。
2.第2实施方式
在第1实施方式中，对传输到块解码器52中的块地址BLKADD立即输入至逻辑电路AND1(无需时钟输入等)的情形进行了说明，但不限于此。第2实施方式在块解码器52具备可暂时地储存被传输的块地址BLKADD的寄存器的方面，不同于第1实施方式。在以下说明中，对于与第1实施方式同等的构成及运行，为简单起见而省略说明，而主要对调用与第1实施方式不同的构成的运行进行说明。
2.1关于构成
首先，对第2实施方式的半导体存储装置的构成进行说明。
2.1.1关于寄存器及定序器的构成
图14是用以说明第2实施方式的半导体存储装置的寄存器及定序器的构成的框图。图14对应于第1实施方式中的图3，且示意性表示基于输入至寄存器24中的命令集(命令CMD及地址ADD)从定序器25输出的控制信号CNT(信号PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜3：0＞)。
如图14所示，定序器25包含块地址信号产生电路252a而取代块地址信号产生电路252。而且，定序器25更包含块地址设定信号产生电路253、及平面选择信号产生电路254。
寄存器24的构成因与图3的情形同等而省略说明。
块地址信号产生电路252a基于命令寄存器241、平面地址寄存器242＜15：0＞、及块地址寄存器243＜3：0＞中保持的信息，产生1个信号BLKADD＿BUS，并将其输出。信号BLKADD＿BUS是例如输出至与所有平面PB共通连接的1条地址总线的信号，且时序上连续地包含相互同步运行的多个平面PB各自每一个的选择块BLK的块地址BLKADD。另外，在以下说明中，输出信号BLKADD＿BUS的1条地址总线包含多条信号线，且采取通过该多条信号线确定特定的块地址BLKADD的构成。
块地址设定信号产生电路253基于命令寄存器241、平面地址寄存器242＜15：0＞、及块地址寄存器243＜3：0＞中保持的信息，产生1个信号BLKADD＿SET，并将其输出。信号BLKADD＿SET是例如共通地输入至所有平面PB的信号，且指定信号BLKADD＿BUS中所含的块地址BLKADD有效的期间。即，信号BLKADD＿SET具有指定以时序传输的多个块地址BLKADD各自有效的期间，且在该指定期间中允许块地址BLKADD对平面PB传输的功能。
平面选择信号产生电路254基于命令寄存器241、平面地址寄存器242＜15：0＞、及块地址寄存器243＜3：0＞中保持的信息，产生可个别地确定平面PB0～PB15的4位信号PB＿SEL＜3：0＞，并逐位地分开输出至4条信号线。信号PB＿SEL＜3：0＞是例如与信号BLKADD＿SET一同地共通输入至所有平面PB的信号，且具有识别可传输信号BLKADD＿SET指定的块地址BLKADD的期间对应于哪一个平面PB的功能。
图15是用以说明第2实施方式的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
如图15所示，信号PB＿SEL＜3：0＞将个别的数据分配至每一平面PB。具体而言，例如信号PB＿SEL＜3：0＞的数据为“0000”的情形对应于平面PB0，“0001”的情形对应于平面PB1、...、“1111”的情形对应于平面PB15。另外，图15中所示的对应关系仅为一例，若能够以4位信号识别平面PB0～PB15，则可适用任意的分配。
图16是用以说明第2实施方式的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图16对应于第1实施方式中说明的图4。
如图16所示，信号BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜3：0＞被共通地输入至所有的平面PB0～PB15。
另外，与图4的情形同样地，将信号PB＿CNT＜k＞输入至平面PBk。
2.1.2关于块解码器的构成
接着，对于第2实施方式的半导体存储装置的块解码器的构成，利用图17进行说明。图17对应于第1实施方式中的图8，且示出块解码器52a而取代图8中说明的块解码器52。
如图17所示，块解码器52a更包含逻辑电路LC2及AND2、以及寄存器FF，取代块解码器52的构成。
逻辑电路LC2包含通过4条信号线被供给信号PB＿SEL＜3：0＞的输入端、及与逻辑电路AND2的第1输入端连接的输出端。逻辑电路LC2根据对应的平面PB，具有不同的构成。
具体而言，例如与平面PB0对应的逻辑电路LC2构成为被供给具有与平面PB0对应的数据“0000”的信号PB＿SEL＜3：0＞后，对输出端输出“H”电平的信号。接着，与平面PB0对应的逻辑电路LC2构成为被供给具有与平面PB0以外的平面PB对应的数据的信号PB＿SEL＜3：0＞后，对输出端输出“L”电平的信号。
另外，与其他平面PB对应的逻辑电路LC2也情况相同。例如与平面PB1对应的逻辑电路LC2在信号PB＿SEL＜3：0＞具有与平面PB1对应的数据“0001”的情形时，对输出端输出“H”电平的信号，在此外的数据的情形时输出“L”电平的信号。
逻辑电路AND2包含被供给来自逻辑电路LC2的输出的第1输入端、被供给信号BLKADD＿SET的第2输入端、及与寄存器FF的时钟输入端连接的输出端。逻辑电路AND2是例如逻辑与运算器，且构成为在第1输入端及第2输入端均为“H”电平的情形时输出“H”电平，此外的情形时输出“L”电平。
寄存器FF包含通过多条信号线被供给信号BLKADD＿BUS的输入端、被供给逻辑电路AND2的输出信号的时钟输入端、及与逻辑电路LC1的输入端连接的输出端。寄存器FF是例如触发器电路，且构成为在时钟输入端中被输入“H”电平信号的情形时，将供给至输入端的信号一边暂时地保持，一边可从输出端输出。
通过以如上方式构成，寄存器FF在信号PB＿SEL＜3：0＞命中对应的平面PB，且信号BLKADD＿SET为“H”电平的情形时，可保持信号BLKADD＿BUS内的块地址BLKADD。
另外，在图17的例中，对于逻辑电路LC2及AND2、以及寄存器FF在各平面PB内的所有块解码器52a中各设置1组的情形进行了说明，但不限于此。即，逻辑电路LC2及AND2、以及寄存器FF在各平面PB中各设置1组即可，且来自寄存器FF的输出信号供给至同一平面PB内的所有的块解码器52a内的逻辑电路LC1即可。
2.2关于多个平面的同步运行
接着，对第2实施方式的半导体存储装置中的多个平面的同步运行进行说明。
图18是用以说明第2实施方式的半导体存储装置中的多个平面的同步运行的时序图。图18对应于第1实施方式中的图10。
如图18所示，信号BLKADD＿BUS在期间T10～T13、T13～T16、T16～T19、及T19～T22中以时序在分别包含平面PB0用的块地址BLKADD～平面PB3用的块地址BLKADD的状态下传输到所有的平面PB。
具体而言，在时刻T10中，块地址信号产生电路252a产生包含平面PB0用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254产生包含用以选择平面PB0的数据“0000”的信号PB＿SEL＜3：0＞，并将其传输到所有的平面PB。由此，平面PB0内的块解码器52a的逻辑电路LC2对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他平面PB1～PB15内的块解码器52a的逻辑电路LC2输出“L”电平。
在时刻T11中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对平面PB0内的块解码器52a的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在平面PB0内的块解码器52a的寄存器FF中保持平面PB0用的块地址BLKADD。
在时刻T12中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对平面PB0内的块解码器52a的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对平面PB0进行地址传输，平面PB0用的块地址BLKLADD命中平面PB0内的特定的块解码器52a。然而，在时刻T12中，因信号PB＿CNT＜0＞为“L”电平，故平面PB0用的块地址BLKADD命中的块解码器52a不将“H”电平信号输出至节点BLKSEL。
接着，在时刻T13中，块地址信号产生电路252a产生包含平面PB1用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254产生包含用以选择平面PB1的数据“0001”的信号PB＿SEL＜3：0＞，并将其传输到所有的平面PB。由此，平面PB1内的块解码器52a的逻辑电路LC2对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他平面PB0、及PB2～PB15内的块解码器52a的逻辑电路LC2输出“L”电平。
在时刻T14中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对平面PB1内的块解码器52a的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在平面PB1内的块解码器52a的寄存器FF中保持平面PB1用的块地址BLKADD。
在时刻T15中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对平面PB1内的块解码器52a的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对平面PB1进行地址传输，平面PB1用的块地址BLKLADD命中平面PB1内的特定的块解码器52a。然而，在时刻T15中，因信号PB＿CNT＜1＞为“L”电平，故平面PB1用的块地址BLKADD命中的块解码器52a不将“H”电平信号输出至节点BLKSEL。
接着，在时刻T16中，块地址信号产生电路252a产生包含平面PB2用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254产生包含用以选择平面PB2的数据“0010”的信号PB＿SEL＜3：0＞，并将其传输到所有的平面PB。由此，平面PB2内的块解码器52a的逻辑电路LC2对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他平面PB0、PB1、及PB3～PB15内的块解码器52a的逻辑电路LC2输出“L”电平。
在时刻T17中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对平面PB2内的块解码器52a的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在平面PB2内的块解码器52a的寄存器FF中保持平面PB2用的块地址BLKADD。
在时刻T18中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对平面PB2内的块解码器52a的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对平面PB2进行地址传输，平面PB2用的块地址BLKLADD命中平面PB2内的特定的块解码器52a。然而，在时刻T18中，因信号PB＿CNT＜2＞为“L”电平，故平面PB2用的块地址BLKADD命中的块解码器52a不将“H”电平的信号输出至节点BLKSEL。
在时刻T19中，块地址信号产生电路252a产生包含平面PB3用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254产生包含用以选择平面PB3的数据“0011”的信号PB＿SEL＜3：0＞，并将其传输到所有的平面PB。由此，平面PB3内的块解码器52a的逻辑电路LC2对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他平面PB0～PB2、及PB4～PB15内的块解码器52a的逻辑电路LC2输出“L”电平。
在时刻T20中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对平面PB3内的块解码器52a的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在平面PB3内的块解码器52a的寄存器FF中保持平面PB3用的块地址BLKADD。
在时刻T21中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对平面PB3内的块解码器52a的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对平面PB3进行地址传输，平面PB3用的块地址BLKLADD命中平面PB3内的特定的块解码器52a。然而，在时刻T21中，因信号PB＿CNT＜3＞为“L”电平，故平面PB3用的块地址BLKADD命中的块解码器52a不将“H”电平的信号输出至节点BLKSEL。
在时刻T22中，块地址信号产生电路252a使包含块地址BLKADD的信号BLKADD＿BUS的产生结束。由此，所有的块地址BLKADD的传输结束。
在时刻T23中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“H”电平。由此，将平面PB0～PB3内设置的块解码器52a的逻辑电路AND1驱动。因此，可将平面PB0～PB3中的选择块BLK设为选择状态。因此，在平面PB0～PB3中，对选择块BLK执行特定的同步运行。
在时刻T24中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“L”电平。由此，平面PB0～PB3中的选择块BLK成为非选择状态，从而同步运行的执行期间结束。以上，多个平面的同步运行结束。
2.3本实施方式的效果
定序器25接收到命令集(命令“XXh”、地址ADD、及命令“YYh”之组、以及命令“XXh”、地址ADD、及命令“ZZh”之组)后，对特定的群GRP内的平面PB，执行同步运行。即，定序器25以时序将包含特定的平面PB用的块地址BLKADD的信号BLKADD＿BUS传输到所有的平面PB0～PB15。定序器25使用信号BLKADD＿SET及BLKADD＿SEL＜3：0＞，在特定的期间内使特定的平面PB的寄存器FF保持信号BLKADD＿BUS。接着，定序器25在块地址BLKADD对同步地运行的所有平面PB的传输完成后，使用信号PB＿CNT＜3：0＞，同时选择平面PB0～PB3。由此，可降低用以供给信号BLKADD＿BUS的信号线的条数、及块地址寄存器243的大小。
加以补充的话，一般而言，半导体存储装置20设计为可使内核部21内的所有平面PB同步地运行。然而，若伴随存储容量增加，平面PB数增加，则用以将同步运行所需的控制信号CNT供给至各平面PB的信号线的条数增加，并且保持各平面PB用的块地址BLKADD的块地址寄存器243的个数增加。
具体而言，在第2实施方式中，对一边以时序传输多个平面PB用的块地址BLKADD，一边在该传输完成后执行同步运行的构成进行了说明。在如此构成的情形时，第2比较例中，信号BLKADD＿SEL可利用16条信号线个别地供给至16个平面PB。而且，块地址寄存器243可构成为能够保持16个块地址BLKADD。因此，比较例中，存在定序器25及寄存器24的电路面积及布线面积臃肿化，对设计造成的负荷增大的可能性。
与此相对，第1实施方式中，对于存储单元阵列211内的(例如16个)平面数，抑制了可同步运行的平面数(例如4个)。由此，可将供给信号BLKADD＿SEL的信号线的条数从16条减少到4条，并且将块地址寄存器243的个数从相当于16个块地址BLKADD减少到4个。因此，可抑制电路面积及布线面积增加。
2.4第1变化例
另外，第2实施方式是与第1实施方式的变化例同样地，可将多个平面PB视为虚拟的1个虚拟平面，并对该1个虚拟平面，共通地分配应选择的块地址BLKADD。接着，将如此的虚拟平面设定多个，使该多个虚拟平面相互同步地执行运行。在以下说明中，对于与第1实施方式的变化例及第2实施方式同等的构成及运行，为简单起见而省略说明，主要对与第1实施方式的变化例及第2实施方式不同的构成及运行进行说明。
2.4.1关于寄存器及定序器的构成
图19是用以说明第2实施方式的第1变化例的半导体存储装置的寄存器及定序器的构成的框图。图19对应于第2实施方式中的图14，且示意性表示基于输入至寄存器24中的命令集(命令CMD及地址ADD)从定序器25输出的控制信号CNT(信号PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如图19所示，定序器25包含平面选择信号产生电路254a而取代平面选择信号产生电路254。
寄存器24的构成因与图3的情形同等而省略说明。
平面选择信号产生电路254a产生可个别地确定虚拟平面IPB0～IPB3的2位信号PB＿SEL＜1：0＞，并将其逐位地分开输出至2条信号线。信号PB＿SEL＜1：0＞是例如与信号BLKADD＿SET一同地共通输入至所有的平面PB的信号，且具有识别可传输信号BLKADD＿SET指定的块地址BLKADD的期间对应于哪一个虚拟平面IPB的功能。
图20是用以说明第2实施方式的第1变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
如图20所示，信号PB＿SEL＜1：0＞将个别的数据分配至每一虚拟平面IPB。具体而言，例如信号PB＿SEL＜1：0＞的数据为“00”的情形对应于虚拟平面IPB0，“01”的情形对应于虚拟平面IPB1，“10”的情形对应于虚拟平面IPB2，“11”的情形对应于虚拟平面IPB3。另外，图20中所示的对应关系仅为一例，若可以2位信号识别虚拟平面IPB0～IPB3，则可适用任意的分配。
图21是用以说明第2实施方式的第1变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图21对应于第2实施方式中说明的图16。
如图21所示，信号BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞被共通地输入至所有的平面PB0～PB15。
另外，与图16的情形同样地，信号PB＿CNT＜k＞被输入至平面PBk。
2.4.2关于块解码器的构成
图22是用以说明第2实施方式的第1变化例的半导体存储装置的块解码器的构成的电路图。图22对应于第2实施方式中的图17，且以一例表示平面PB0内设置的块解码器52b。
如图22所示，块解码器52b包含逻辑电路LC3而取代块解码器52a中的逻辑电路LC2。
逻辑电路LC3包含通过2条信号线被供给信号PB＿SEL＜1：0＞的输入端、及与逻辑电路AND2的第1输入端连接的输出端。逻辑电路LC3根据对应的虚拟平面IPB，具有不同的构成。
具体而言，例如与虚拟平面IPB0对应的平面PB0～PB3内的逻辑电路LC3构成为被供给具有与虚拟平面IPB0对应的数据“00”的信号PB＿SEL＜1：0＞后，对输出端输出“H”电平信号。接着，与虚拟平面IPB0对应的逻辑电路LC3构成为被供给具有与虚拟平面IPB0以外的虚拟平面IPB对应的数据的信号PB＿SEL＜1：0＞后，对输出端输出“L”电平信号。
另外，与其他虚拟平面IPB对应的逻辑电路LC3也情况相同。例如与虚拟平面IPB1对应的平面PB4～PB7内的逻辑电路LC3在信号PB＿SEL＜1：0＞具有与虚拟平面IPB1对应的数据“01”的情形时，对输出端输出“H”电平信号，在除此以外的数据的情形时输出“L”电平信号。
通过以如上方式构成，寄存器FF在信号PB＿SEL＜1：0＞命中对应的虚拟平面IPB，且信号BLKADD＿SET为“H”电平的情形时，可保持信号BLKADD＿BUS内的块地址BLKADD。
另外，在图22的例中，对逻辑电路LC3及AND2、以及寄存器FF对于各平面PB内的所有的块解码器52b各设置1组的情形进行了说明，但不限于此。即，逻辑电路LC3及AND2、以及寄存器FF对于各虚拟平面IPB各设置1组即可，从寄存器FF的输出信号供给至同一虚拟平面IPB内的所有的块解码器52b内的逻辑电路LC1即可。
2.4.3关于多个平面的同步运行
接着，对第2实施方式的第1变化例的半导体存储装置中的多个平面的同步运行进行说明。图23是用以说明第2实施方式的第1变化例的半导体存储装置中的多个平面的同步运行的时序图。图23对应于第2实施方式中的图18。
如图23所示，信号BLKADD＿BUS在期间T10～T13、T13～T16、T16～T19、及T19～T22中以时序在分别包含虚拟平面IPB0用的块地址BLKADD～虚拟平面IPB3用的块地址BLKADD的状态下，传输到所有的平面PB。
具体而言，在时刻T10中，块地址信号产生电路252a产生包含虚拟平面IPB0用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择虚拟平面IPB0的数据“00”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，虚拟平面IPB0内的块解码器52b的逻辑电路LC3对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他虚拟平面IPB1～IPB3内的块解码器52b的逻辑电路LC3输出“L”电平。
在时刻T11中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对虚拟平面IPB0内的块解码器52b的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在虚拟平面IPB0内的块解码器52b的寄存器FF中保持虚拟平面IPB0用的块地址BLKADD。
在时刻T12中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对虚拟平面IPB0内的块解码器52b的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，如果对虚拟平面IPB0进行地址传输，虚拟平面IPB0用的块地址BLKLADD命中虚拟平面IPB0内的特定的块解码器52b。然而，在时刻T12中，因信号PB＿CNT＜3：0＞为“L”电平，故虚拟平面IPB0用的块地址BLKADD命中的块解码器52b不将“H”电平信号输出至节点BLKSEL。
接着，在时刻T13中，块地址信号产生电路252a产生包含虚拟平面IPB1用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择虚拟平面IPB1的数据“01”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，虚拟平面IPB1内的块解码器52b的逻辑电路LC3对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他虚拟平面IPB0、IPB2、及IPB3内的块解码器52b的逻辑电路LC3将“L”电平输出。
在时刻T14中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对虚拟平面IPB1内的块解码器52b的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在虚拟平面IPB1内的块解码器52b的寄存器FF中保持虚拟平面IPB1用的块地址BLKADD。
在时刻T15中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对虚拟平面IPB1内的块解码器52b的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对虚拟平面IPB1进行地址传输，虚拟平面IPB1用的块地址BLKLADD命中虚拟平面IPB1内的特定的块解码器52b。然而，在时刻T15中，因信号PB＿CNT＜7：4＞为“L”电平，故虚拟平面IPB1用的块地址BLKADD命中的块解码器52b不将“H”电平的信号输出至节点BLKSEL。
接着，在时刻T16中，块地址信号产生电路252a产生包含虚拟平面IPB2用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择虚拟平面IPB2的数据“10”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，虚拟平面IPB2内的块解码器52b的逻辑电路LC3对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他虚拟平面IPB0、IPB1、及IPB3内的块解码器52b的逻辑电路LC3将“L”电平输出。
在时刻T17中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对虚拟平面IPB2内的块解码器52b的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在虚拟平面IPB2内的块解码器52b的寄存器FF中保持虚拟平面IPB2用的块地址BLKADD。
在时刻T18中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对虚拟平面IPB2内的块解码器52b的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对虚拟平面IPB2进行地址传输，虚拟平面IPB2用的块地址BLKLADD命中虚拟平面IPB2内的特定的块解码器52b。然而，在时刻T18中，因信号PB＿CNT＜11：8＞为“L”电平，故虚拟平面IPB2用的块地址BLKADD命中的块解码器52b不将“H”电平的信号输出至节点BLKSEL。
在时刻T19中，块地址信号产生电路252a产生包含虚拟平面IPB3用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择虚拟平面IPB3的数据“11”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，虚拟平面IPB3内的块解码器52b的逻辑电路LC3对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他虚拟平面IPB0～IPB2内的块解码器52b的逻辑电路LC3输出“L”电平。
在时刻T20中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对虚拟平面IPB3内的块解码器52b的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在虚拟平面IPB3内的块解码器52b的寄存器FF中保持虚拟平面IPB3用的块地址BLKADD。
在时刻T21中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对虚拟平面IPB3内的块解码器52b的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对虚拟平面IPB3进行地址传输，虚拟平面IPB3用的块地址BLKLADD命中虚拟平面IPB3内的特定的块解码器52b。然而，在时刻T21中，因信号PB＿CNT＜15：12＞为“L”电平，故虚拟平面IPB3用的块地址BLKADD命中的块解码器52b不将“H”电平的信号输出至节点BLKSEL。
在时刻T22中，块地址信号产生电路252a使包含块地址BLKADD的信号BLKADD＿BUS的产生结束。由此，所有的块地址BLKADD的传输结束。
在时刻T23中，平面控制信号产生电路251将信号PB＿CNT＜15：0＞设为“H”电平。由此，将虚拟平面IPB0～IPB3(即，所有的平面PB)内设置的块解码器52b的逻辑电路AND1驱动。因此，可将虚拟平面IPB0～IPB3中的选择块BLK设为选择状态。因此，在虚拟平面IPB0～IPB3中，对选择块BLK，执行特定的运行。
在时刻T24中，平面控制信号产生电路251将信号PB＿CNT＜15：0＞设为“L”电平。由此，虚拟平面IPB0～IPB3中的选择块BLK成为非选择状态，从而运行的执行期间结束。以上，多个平面的同步运行结束。
2.4.4本变化例的效果
根据本变化例，即便像第2实施方式中所示那样一边以时序传输多个平面PB用的块地址BLKADD，一边在该传输完成后执行同步运行的构成中，仍可起到与第1实施方式的变化例同等的效果。
另外，在第2实施方式的第1变化例中，对通过从2条信号线供给的信号PB＿SEL＜1：0＞选择虚拟平面IPB0～IPB3中的1个的情形进行了说明，但不限于此。例如，信号PB＿SEL也可从能够独立地选择各虚拟平面IPB的4条信号线供给。通过如此地构成，不仅可对包含像第2实施方式的第1变化例那样的4个平面PB的虚拟平面IPB运行，而且可构成包含8个平面PB的虚拟平面、或包含所有的16个平面PB的虚拟平面。
2.5第2变化例
在第2实施方式中，对使16个平面PB中的4个平面PB同步地执行运行的情形进行了说明，但不限于此。例如，也可通过多次反复用以使4个平面PB同步执行的命令集，使16个平面PB全部同步地执行运行。在以下说明中，对于第2实施方式同样的构成及运行，为简单起见而省略说明，主要对与第2实施方式不同的构成及运行进行说明。
图24是用以说明第2实施方式的第2变化例的半导体存储装置中的多个平面的同步运行的命令序列。图24对应于第1实施方式及第2实施方式中共通使用的图9。
如图24所示，本变化例中的多个平面的同步运行的命令序列在发布包含定序器25中可保持的相当于1群GRP0(平面PB0～PB3)的块地址BLKADD的命令集后，暂时进行与之相应的地址传输。此后，发布包含相当于与群GRP0不同的群GRP1(平面PB4～PB7)的块地址BLKADD的命令集。
即，存储控制器10通过与图9同样的序列发布对平面PB0～PB2的命令集，并发送至半导体存储装置20。接着，存储控制器10发布对平面PB3的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“WWh”)，并发送至半导体存储装置20。此处，命令“WWh”将相当于1群GRP的命令集的发布结束、相当于该1群GRP的块地址BLKADD的传输指示、及该块地址BLKADD传输后进而存在相当于群GRP的命令集发布的内容通知半导体存储装置20。
具体而言，半导体存储装置20收到命令“WWh”后，将信号/RB设为“L”电平，将寄存器24内储存的块地址BLKADD传输到运行对象的平面PB0～PB3。传输结束后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。在该时点，不再需要寄存器24内保持的信息，从而可进而受理命令集。
接着，存储控制器10发布对各个平面PB4～PB6的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“YYh”)，并发送至半导体存储装置20。
接着，存储控制器10发布对平面PB7的命令集(即，命令“XXh”、遍及5个周期的地址ADD、及命令“ZZh”)，并发送至半导体存储装置20。若收到命令“ZZh”，则定序器25将信号/RB设为“L”电平，将命令集储存到寄存器24后，将寄存器24中储存的块地址BLKADD传输到运行对象的平面PB4～PB7。传输结束后，定序器25同步地执行平面PB0～PB7的运行。该运行结束后，定序器25将信号/RB设为“H”电平，将半导体存储装置20为就绪状态通知存储控制器10。
以上，平面PB0～PB7的同步运行结束。
通过以如上方式运行，即便将供给信号BLKADD＿SEL的信号线的条数减少到4条，将块地址寄存器243的个数减少到相当于4个块地址BLKADD，也可使16个平面PB同步地运行。
2.6第3变化例
第2实施方式中，对为了同时地选择16个中的4个平面PB，而使用4位信号PB＿SEL＜3：0＞的情形进行了说明，但不限于此。例如，也可为了同时地选择16个中的4个平面PB，而使用2位信号PB＿SEL＜1：0＞。在以下说明中，对于与第2实施方式同样的构成及运行，为简单起见而省略说明，主要对与第2实施方式不同的构成及运行进行说明。
2.6.1关于寄存器及定序器的构成
图25是用以说明第2实施方式的第3变化例的半导体存储装置的寄存器及定序器的构成的框图。图25对应于第2实施方式中的图14，且示意性表示基于输入至寄存器24的命令集(命令CMD及地址ADD)从定序器25输出的控制信号CNT(信号PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如图25所示，定序器25包含平面选择信号产生电路254b而取代平面选择信号产生电路254。
寄存器24的构成因与图14的情形同等而省略说明。
平面选择信号产生电路254b产生可个别地确定平面PB之组PSET0～PSET3的2位信号PB＿SEL＜1：0＞，并逐位地分开输出至2条信号线。信号PB＿SEL＜1：0＞是例如与信号BLKADD＿SET一同地共通输入至所有的平面PB的信号，且具有识别可传输信号BLKADD＿SET指定的块地址BLKADD的期间对应于哪一个平面PB的功能。
图26是用以说明第2实施方式的第3变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
如图26所示，信号PB＿SEL＜1：0＞将个别的数据分配到每一组PSET。具体而言，例如，信号PB＿SEL＜1：0＞的数据为“00”的情形对应于组PSET0，“01”的情形对应于组PSET1，“10”的情形对应于组PSET2，“11”的情形对应于组PSET3。另外，图26中所示的对应关系仅为一例，若可以2位信号识别组PSET0～PSET3，则可适用任意的分配。
图27是用以说明第2实施方式的第3变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图27对应于第2实施方式中说明的图16。
如图27所示，信号BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞被共通地输入至所有的平面PB0～PB15。
另外，与图16的情形同样地，信号PB＿CNT＜k＞被输入至平面PBk。
2.6.2关于块解码器的构成
图28是用以说明第2实施方式的第3变化例的半导体存储装置的块解码器构成的电路图。图28对应于第2实施方式中的图17，且以一例表示平面PB0内设置的块解码器52c。
如图28所示，块解码器52c包含逻辑电路LC4而取代块解码器52a中的逻辑电路LC2。
逻辑电路LC4包含通过2条信号线被供给信号PB＿SEL＜1：0＞的输入端、及与逻辑电路AND2的第1输入端连接的输出端。逻辑电路LC4根据对应之组PSET，具有不同的构成。
具体而言，例如与组PSET0对应的平面PB0、PB4、PB8、及PB12内的逻辑电路LC4构成为被供给具有与组PSET0对应的数据“00”的信号PB＿SEL＜1：0＞后，对输出端输出“H”电平信号。接着，与组PSET0对应的逻辑电路LC4构成为被供给具有与组PSET0以外之组PSET对应的数据的信号PB＿SEL＜1：0＞后，对输出端输出“L”电平信号。
另外，与其他组PSET对应的逻辑电路LC4也情况相同。例如与组PSET1对应的平面PB1、PB5、PB9、及PB13内的逻辑电路LC4在信号PB＿SEL＜1：0＞具有与组PSET1对应的数据“01”的情形时对输出端输出“H”电平信号，在除此以外的数据的情形时输出“L”电平的信号。
通过以如上方式构成，寄存器FF在信号PB＿SEL＜1：0＞命中对应之组PSET，且信号BLKADD＿SET为“H”电平的情形时，可保持信号BLKADD＿BUS内的块地址BLKADD。
另外，在图28的例中，对逻辑电路LC4及AND2、以及寄存器FF对于各平面PB内的所有块解码器52c各设置1组的情形进行了说明，但不限于此。即，逻辑电路LC4及AND2、以及寄存器FF对于各组PSET各设置1组即可，从寄存器FF的输出信号供给至同一组PSET内的所有的块解码器52c内的逻辑电路LC1即可。
2.6.3关于多个平面的同步运行
接着，对第2实施方式的第3变化例的半导体存储装置中的多个平面的同步运行进行说明。图29是用以说明第2实施方式的第3变化例的半导体存储装置中的多个平面的同步运行的时序图。图29对应于第2实施方式中的图18。
如图29所示，信号BLKADD＿BUS在期间T10～T13、T13～T16、T16～T19、及T19～T22中以时序在分别包含组PSET0用的块地址BLKADD～组PSET3用的块地址BLKADD的状态下，传输到所有的平面PB。
具体而言，在时刻T10中，块地址信号产生电路252a产生包含平面PB0用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254b产生包含用以选择组PSET0的数据“00”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，组PSET0内的块解码器52c的逻辑电路LC4对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他组PSET1～PSET3内的块解码器52c的逻辑电路LC4输出“L”电平。
在时刻T11中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对组PSET0内的块解码器52c的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在组PSET0内的块解码器52c的寄存器FF中保持平面PB0用的块地址BLKADD。
在时刻T12中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对组PSET0内的块解码器52c的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对组PSET0进行地址传输，平面PB0用的块地址BLKLADD命中组PSET0内的特定的块解码器52c。然而，在时刻T12中，因信号PB＿CNT＜0＞、PB＿CNT＜4＞、PB＿CNT＜8＞、及PB＿CNT＜12＞为“L”电平，故平面PB0用的块地址BLKADD命中的块解码器52c不将“H”电平信号输出至节点BLKSEL。
接着，在时刻T13中，块地址信号产生电路252a产生包含平面PB1用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254b产生包含用以选择组PSET1的数据“01”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，组PSET1内的块解码器52c的逻辑电路LC4对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他组PSET0、PSET2、及PSET3内的块解码器52c的逻辑电路LC4输出“L”电平。
在时刻T14中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对组PSET1内的块解码器52c的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在组PSET1内的块解码器52c的寄存器FF中保持平面PB1用的块地址BLKADD。
在时刻T15中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对组PSET1内的块解码器52c的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对组PSET1进行地址传输，平面PB1用的块地址BLKLADD命中组PSET1内的特定的块解码器52c。然而，在时刻T15中，因信号PB＿CNT＜1＞、PB＿CNT＜5＞、PB＿CNT＜9＞、及PB＿CNT＜13＞为“L”电平，故平面PB1用的块地址BLKADD命中的块解码器52c不将“H”电平的信号输出至节点BLKSEL。
接着，在时刻T16中，块地址信号产生电路252a产生包含平面PB2用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择组PSET2的数据“10”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，组PSET2内的块解码器52c的逻辑电路LC4对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他组PSET0、PSET1、及PSET3内的块解码器52c的逻辑电路LC4输出“L”电平。
在时刻T17中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对组PSET2内的块解码器52c的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在组PSET2内的块解码器52c的寄存器FF中保持平面PB2用的块地址BLKADD。
在时刻T18中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对组PSET2内的块解码器52c的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对组PSET2进行地址传输，平面PB2用的块地址BLKLADD命中组PSET2内的特定的块解码器52c。然而，在时刻T18中，因信号PB＿CNT＜2＞、PB＿CNT＜6＞、PB＿CNT＜10＞、及PB＿CNT＜14＞为“L”电平，故平面PB2用的块地址BLKADD命中的块解码器52c不将“H”电平的信号输出至节点BLKSEL。
在时刻T19中，块地址信号产生电路252a产生包含平面PB3用的块地址BLKADD的信号BLKADD＿BUS，并将其传输到所有的平面PB。而且，平面选择信号产生电路254a产生包含用以选择组PSET3的数据“11”的信号PB＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，组PSET3内的块解码器52c的逻辑电路LC4对逻辑电路AND2的第1输入端输出“H”电平。另一方面，其他组PSET0～PSET2内的块解码器52c的逻辑电路LC4输出“L”电平。
在时刻T20中，块地址设定信号产生电路253将信号BLKADD＿SET设为“H”电平。由此，对组PSET3内的块解码器52c的逻辑电路AND2的第2输入端输入“H”电平，对寄存器FF的时钟输入端输入“H”电平。随之，在组PSET3内的块解码器52c的寄存器FF中保持平面PB3用的块地址BLKADD。
在时刻T21中，块地址设定信号产生电路253将信号BLKADD＿SET设为“L”电平。由此，对组PSET3内的块解码器52c的寄存器FF的时钟输入端输入“L”电平，从而对寄存器FF的地址传输结束。
另外，通过对组PSET3进行地址传输，平面PB3用的块地址BLKLADD命中组PSET3内的特定的块解码器52c。然而，在时刻T21中，因信号PB＿CNT＜3＞、PB＿CNT＜7＞、PB＿CNT＜11＞、及PB＿CNT＜15＞为“L”电平，故平面PB3用的块地址BLKADD命中的块解码器52c不将“H”电平的信号输出至节点BLKSEL。
在时刻T22中，块地址信号产生电路252a使包含块地址BLKADD的信号BLKADD＿BUS的产生结束。由此，所有的块地址BLKADD的传输结束。
在时刻T23中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“H”电平。由此，将平面PB0～PB3内设置的块解码器52c的逻辑电路AND1驱动。因此，可将平面PB0～PB3中的选择块BLK设为选择状态。因此，在平面PB0～PB3中，对选择块BLK执行特定的运行。
在时刻T24中，平面控制信号产生电路251将信号PB＿CNT＜15：0＞设为“L”电平。由此，平面PB0～PB3中的选择块BLK成为非选择状态，从而运行的执行期间结束。以上，多个平面的同步运行结束。
2.6.4本变化例的效果
根据本变化例，可将供给信号BLKADD＿SEL的信号线的条数从4条进而减少到2条。由此，在平面PB0用的块地址BLKADD传输时，也在组PSET0内的其他平面PB4、PB8、及PB12内的寄存器FF中保持平面PB0用的块地址BLKADD。然而，定序器25可通过信号PB＿CNT＜15：0＞，个别地选择平面PB0～PB15。因此，定序器25通过将信号PB＿CNT＜0＞设为“H”电平，将信号PB＿CNT＜4＞、PB＿CNT＜8＞、及PB＿CNT＜12＞设为“L”电平，而避免选择平面PB4、PB8、及PB12内的块BLK。因此，可通过更少条数的信号线，达成与第2实施方式同等的效果。
2.7第4变化例
在第2实施方式的第3变化例中，对于为同时地选择16个中的4个平面PB，而对各平面PB使用个别的信号PB＿CNT＜15：0＞的情形进行了说明，但不限于此。例如，也可为了同时地选择16个中的4个平面PB，而减少供给信号PB＿CNT的信号线的条数。在以下说明中，对于与第2实施方式的第3变化例同样的构成及运行，为简单起见而省略说明，主要对与第2实施方式的第3变化例不同的构成及运行进行说明。
2.7.1关于寄存器及定序器的构成
图30是用以说明第2实施方式的第4变化例的半导体存储装置的寄存器及定序器的构成的框图。图30对应于第2实施方式的第3变化例中的图25，且示意性表示基于输入至寄存器24的命令集(命令CMD及地址ADD)从定序器25输出的控制信号CNT(信号PB＿CNT＜3：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如图30所示，定序器25包含平面控制信号产生电路251a而取代平面控制信号产生电路251。
寄存器24的构成因与图25的情形同等而省略说明。
平面控制信号产生电路251a产生信号PB＿CNT＜3：0＞，并将其输出。信号PB＿CNT＜3：0＞是例如对各自与1个群GRP对应的4条信号线输出的信号，且包含指示将哪一个群GRP激活的信息。
图31是用以说明第2实施方式的第4变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图31对应于第2实施方式的第3变化例中说明的图27。
如图31所示，信号PB＿CNT＜0＞～PB＿CNT＜3＞分别输入至群GRP0(平面PB0～PB3)～GRP3(PB12～PB15)。
另外，与图25的情形同样地，信号BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞共通地输入至所有的平面PB0～PB15。
2.7.2关于多个平面的同步运行
接着，对第2实施方式的第4变化例的半导体存储装置中的多个平面的同步运行进行说明。图32是用以说明第2实施方式的第4变化例的半导体存储装置中的多个平面的同步运行的时序图。图32对应于第2实施方式的第3变化例中的图29。
如图32所示，到时刻T10～T22为止的运行与图29相同，故省略其说明。
在时刻T23中，平面控制信号产生电路251a将信号PB＿CNT＜0＞设为“H”电平。由此，将群GRP0(平面PB0～PB3)内设置的块解码器52c的逻辑电路AND1驱动。因此，可将平面PB0～PB3中的选择块BLK设为选择状态。因此，在平面PB0～PB3中，对选择块BLK，执行特定的同步运行。
在时刻T24中，平面控制信号产生电路251a将信号PB＿CNT＜3：0＞设为“L”电平。由此，平面PB0～PB3中的选择块BLK成为非选择状态，从而同步运行的执行期间结束。以上，多个平面的同步运行结束。
2.7.4本变化例的效果
根据本变化例，将供给信号PB＿CNT的信号线的条数从16条进而减少到4条。由此，在选择同步运行的平面PB时，同时地使对于被传输“H”电平的4个平面PB0～PB3的信号PB＿CNT共通化。因此，定序器25可通过将对平面PB0～PB3共通地供给的信号PB＿CNT＜0＞设为“H”电平，选择平面PB0～PB3内的块BLK。而且，定序器25可通过将信号PB＿CNT＜3：1＞设为“L”电平，而避免选择平面PB4～PB15内的块BLK。因此，可通过更少条数的信号线，达成与第2实施方式同等的效果。
另外，在第2实施方式的第4变化例中，对一边通过信号PB＿SEL＜1：0＞选择组PSET，一边通过信号PB＿CNT＜3：0＞选择群GRP的情形进行了说明，但不限于此。例如也可使信号PB＿SEL＜1：0＞与信号PB＿CNT＜3：0＞选择的范围颠倒。即，也可一边通过信号PB＿SEL＜1：0＞选择群GRP，一边通过信号PB＿CNT＜3：0＞选择组PSET。
2.8第5变化例
在第2实施方式的第4变化例中，对通过减少供给信号PB＿CNT的信号线的条数，始终同时选择16个中的4个平面PB的情形进行了说明，但不限于此。例如，也可构成为能够一边减少供给信号PB＿CNT的信号线的条数，一边个别地选择16个中的任意平面PB。在以下说明中，对于与第2实施方式的第4变化例同样的构成及运行，为简单起见而省略说明，主要对与第2实施方式的第4变化例不同的构成及运行进行说明。
2.8.1关于寄存器及定序器的构成
图33是用以说明第2实施方式的第5变化例的半导体存储装置的寄存器及定序器的构成的框图。图33对应于第2实施方式的第4变化例中的图30，且示意性表示基于输入至寄存器24的命令集(命令CMD及地址ADD)从定序器25输出的控制信号CNT(信号PB＿CNT＜3：0＞、BLKADD＿BUS、BLKADD＿SET、PBSET＿SEL＜1：0＞、及PBGRP＿SEL＜1：0＞)。
如图33所示，定序器25包含平面控制信号产生电路251b而取代平面控制信号产生电路251a，且包含平面选择信号产生电路254c而取代平面选择信号产生电路254b。
寄存器24的构成因与图30的情形同等而省略说明。
平面控制信号产生电路251b产生信号PB＿CNT＜3：0＞，并将其输出。信号PB＿CNT＜3：0＞是例如输出至各自与1个组PSET对应的4条信号线的信号，且包含指示将哪个组PSET激活的信息。
平面选择信号产生电路254c产生可个别地确定平面PB之组PSET0～PSET3的2位信号PBSET＿SEL＜1：0＞，并逐位地分开输出至2条信号线。而且，平面选择信号产生电路254c产生可个别地确定平面PB的群GRP0～GRP3的2位信号PBGRP＿SEL＜1：0＞，并逐位地分开输出至2条信号线。信号PBSET＿SEL＜1：0＞及PBGRP＿SEL＜1：0＞是例如与信号BLKADD＿SET一同地共通输入至所有平面PB的信号，且具有识别可传输信号BLKADD＿SET指定的块地址BLKADD的期间对应于哪一个平面PB的功能。
图34是用以说明第2实施方式的第5变化例的半导体存储装置的平面选择信号产生电路中产生的信号与平面的对应关系的表格。
如图34所示，信号PBSET＿SEL＜1：0＞将个别的数据分配到每一组PSET。具体而言，例如，信号PBSET＿SEL＜1：0＞的数据为“00”的情形对应于组PSET0，“01”的情形对应于组PSET1，“10”的情形对应于组PSET2，“11”的情形对应于组PSET3。
而且，信号PBGRP＿SEL＜1：0＞将个别的数据分配到每一群GRP。具体而言，例如，信号PBGRP＿SEL＜1：0＞的数据为“00”的情形对应于群GRP0，“01”的情形对应于群GRP1，“10”的情形对应于群GRP2，“11”的情形对应于群GRP3。另外，图34中所示的对应关系仅为一例，若可一边以2位信号识别组PSET0～PSET3，一边以进而2位信号识别群GRP0～GRP3，则可适用任意的分配。
图35是用以说明第2实施方式的第5变化例的半导体存储装置中从定序器输出的控制信号与内核部的连接关系的示意图。图35对应于第2实施方式的第4变化例中说明的图31。
如图35所示，信号PB＿CNT＜0＞～PB＿CNT＜3＞分别被输入至组PSET0(平面PB0、PB4、PB8、及PB12)～PSET3(PB3、PB7、PB11、及PB15)。
而且，信号PBSET＿SEL＜1：0＞及PBGRP＜1：0＞与信号BLKADD＿BUS、及BLKADD＿SET同样地，共通地输入至所有的平面PB0～PB15。
2.8.2关于块解码器的构成
图36是用以说明第2实施方式的第5变化例的半导体存储装置的块解码器构成的电路图。图36对应于第2实施方式的第3变化例中的图28，且以一例表示平面PB0内设置的块解码器52d。
如图36所示，块解码器52d相对于块解码器52c，更包含逻辑电路LC5及AND3。
逻辑电路LC5包含通过2条信号线被供给信号PBGRP＿SEL＜1：0＞的输入端、及与逻辑电路AND3的第1输入端连接的输出端。逻辑电路LC5根据对应的群GRP，具有不同的构成。
具体而言，例如与群GRP0对应的平面PB0～PB3内的逻辑电路LC5构成为被供给具有与群GRP0对应的数据“00”的信号PBGRP＿SEL＜1：0＞后，对输出端输出“H”电平信号。接着，与群PGRP0对应的逻辑电路LC5构成为被供给具有与群GRP0以外的群GRP对应的数据的信号PBGRP＿SEL＜1：0＞后，对输出端输出“L”电平信号。
另外，与其他群GRP对应的逻辑电路LC5也情况相同。例如与群GRP1对应的平面PB4～PB7内的逻辑电路LC5在信号PB＿SEL＜1：0＞具有与群GRP1对应的数据“01”的情形时，对输出端输出“H”电平信号，在除此以外的数据的情形时输出“L”电平信号。
逻辑电路AND3包含被供给来自逻辑电路LC5的输出的第1输入端、被供给信号PB＿CNT＜3：0＞的任一个(图36的情形为信号PB＿CNT＜0＞)的第2输入端、及与逻辑电路AND1的第2输入端连接的输出端。逻辑电路AND3是例如逻辑与运算器，且构成为在第1输入端及第2输入端均为“H”电平的情形时输出“H”电平，在除此以外的情形时输出“L”电平。
通过以如上方式构成，逻辑电路AND1在信号PBGRP＿SEL＜1：0＞命中对应的群GRP，且输入至逻辑电路AND3的信号PB＿CNT＜3：0＞为“H”电平的情形时，对第1输入端输入“H”电平。
另外，在图36的例中，对逻辑电路LC5及AND3对于各平面PB内的所有的块解码器52d各设置1组的情形进行了说明，但不限于此。即，逻辑电路LC5及AND3对于各群GRP各设置1组即可，逻辑电路AND3的输出信号供给至同一群GRP内的所有块解码器52d内的逻辑电路AND1即可。
2.8.2关于多个平面的同步运行
接着，对第2实施方式的第5变化例的半导体存储装置中的多个平面的同步运行进行说明。图37是用以说明第2实施方式的第5变化例的半导体存储装置中的多个平面的同步运行的时序图。图37对应于第2实施方式的第4变化例中的图32。
如图37所示，时刻T10～T21为止的运行因与图32相同，故省略其说明。
在时刻T22中，平面选择信号254c产生包含用以选择群GRP0的数据“00”的信号PBGRP＿SEL＜1：0＞，并将其传输到所有的平面PB。由此，群GRP0内的块解码器52d的逻辑电路LC5对逻辑电路AND3的第1输入端输出“H”电平。另一方面，其他组GRP1～GRP3内的块解码器52d的逻辑电路LC5输出“L”电平。
在时刻T23中，平面控制信号产生电路251b将信号PB＿CNT＜3：0＞设为“H”电平。由此，平面PB0～PB3内设置的块解码器52d的逻辑电路AND3输出“H”电平，结果而言，逻辑电路AND1输出“H”电平。因此，可将平面PB0～PB3中的选择块BLK设为选择状态。因此，在平面PB0～PB3中，对选择块BLK执行特定的运行。
在时刻T24中，平面控制信号产生电路251将信号PB＿CNT＜3：0＞设为“L”电平。由此，平面PB0～PB3中的选择块BLK成为非选择状态，从而运行的执行期间结束。以上，多个平面的同步运行结束。
2.8.4本变化例的效果
根据本变化例，可将供给信号PB＿CNT的信号线的条数从16条进而减少到4条。由此，在选择同步运行的平面PB时，同时使分别对被传输“H”电平的4个组PSET0～PSET3的信号PB＿CNT共通化。而且，平面选择信号PBGRP＿SEL＜1：0＞构成为可独立地选择各群GRP。因此，定序器25可通过一边通过信号PBGRP＿SEL＜1：0＞选择群GRP0，一边将信号PB＿CNT＜3：0＞设为“H”电平，而选择平面PB0～PB3内的块BLK。因此，可执行多个平面的同步运行。
而且，例如也可通过将信号PB＿CNT＜3：0＞中的信号PB＿CNT＜0＞设为“H”电平，将信号PB＿CNT＜3：1＞设为“L”电平，而仅将平面PB0设为选择状态。由此，便可构筑多个平面PB的同步运行与单数平面PB的单独运行均可执行的构成。
3.其他
对本发明的若干实施方式进行了说明，但该等实施方式是作为示例而提示，并非意在限定发明范围。该等实施方式可利用其他各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。该等实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其均等的范围中。
[符号的说明]
1 存储系统
10 存储控制器
11 处理器
12 内存储器
13 ECC电路
14 NAND接口电路
15 缓冲存储器
16 主机接口电路
20 半导体存储装置
21 内核部
22 输入输出电路
23 逻辑控制电路
24 寄存器
25 定序器
26 电压产生电路
27 驱动装置
51 转换开关群
52、52a、52b、52c 块解码器
211 存储单元阵列
212 行地址解码器
213 感测放大器模块
241 命令寄存器
242 平面地址寄存器
243 块地址寄存器
251、251a 平面控制信号产生电路
252、252a 块地址信号产生电路
253 块地址设定信号产生电路
254、254a、254b 平面选择信号产生电路

Claims (11)

1.一种半导体存储装置，具备：
第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；
第1信号线，与上述第1平面连接；
第2信号线，与上述第2平面连接；
第1地址总线，与上述第1平面及上述第3平面共通连接；
第2地址总线，与上述第2平面及上述第4平面共通连接，且与上述第1地址总线不同；及
控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，且构成为当接收到包含第1地址及第2地址的第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理；
上述控制电路构成为在上述同步处理中，
一边经由上述第1地址总线将上述第1地址传输到上述第1平面及上述第3平面，一边经由上述第2地址总线将上述第2地址传输到上述第2平面及上述第4平面，且
一边使用上述第1信号线，选择上述第1平面内的基于上述传输的第1地址的上述多个块中的第1块，一边使用上述第2信号线，选择上述第2平面内的基于上述传输的第2地址的上述多个块中的第2块。
2.根据权利要求1所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，
且构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线，将上述第3平面设为非选择，一边使用上述第4信号线，将上述第4平面设为非选择。
3.根据权利要求1所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，
且构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线，选择上述第3平面内的上述第1块，一边使用上述第4信号线，选择上述第4平面内的上述第2块。
4.一种半导体存储装置，具备：
第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列及寄存器，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；
第1信号线，与上述第1平面连接；
第2信号线，与上述第2平面连接；
地址总线及第1选择信号线，各自与上述第1平面、上述第2平面、上述第3平面、及上述第4平面共通连接；及
控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，且使用上述第1选择信号线，可选择上述第1平面及上述第2平面的任一平面，在接收到包含第1地址及第2地址第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理；
上述控制电路构成为在上述同步处理中，
在第1期间内，经由上述地址总线将上述第1地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，并使使用上述第1选择信号线选择的上述第1平面内的上述寄存器保持上述第1地址，
在与上述第1期间不同的第2期间内，经由上述地址总线将上述第2地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，并使使用上述第1选择信号线选择的上述第2平面内的上述寄存器保持上述第2地址，且
一边使用上述第1信号线，选择上述第1平面内基于上述被保持的第1地址的上述多个块中的第1块，一边使用上述第2信号线，选择上述第2平面内基于上述被保持的上述第2地址的上述多个块中的第2块。
5.根据权利要求4所述的半导体存储装置，其中
上述控制电路构成为，
使用上述第1选择信号线，可选择上述第1平面及上述第3平面之组、及上述第2平面及上述第4平面之组的任一组，且
构成为在上述同步处理中，
在上述第1期间内，使使用上述第1选择信号线选择的上述第1平面内及上述第3平面内的各个上述寄存器保持上述第1地址，
在上述第2期间内，使使用上述第1选择信号线选择的上述第2平面内及上述第4平面内的各个上述寄存器保持上述第2地址。
6.根据权利要求5所述的半导体存储装置，其更具备
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，且
构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线将上述第3平面设为非选择，一边使用上述第4信号线将上述第4平面设为非选择。
7.根据权利要求4所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，且
构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线选择上述第3平面内的上述第1块，一边使用上述第4信号线选择上述第4平面内的上述第2块。
8.根据权利要求4所述的半导体存储装置，其中
上述第1信号线及上述第2信号线是同一信号线。
9.根据权利要求4所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、
与上述第4平面连接的第4信号线、及
各自与上述第1平面、上述第2平面、上述第3平面、及上述第4平面分别共通连接的第2选择信号线，
上述控制电路构成为
使用上述第3信号线及上述第4信号线，同步地选择上述第3平面及上述第4平面，且使用上述第1选择信号线及上述第2选择信号线，可选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面中的任一平面。
10.根据权利要求9所述的半导体存储装置，其中
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可同步地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，且构成为在上述第1命令集之前接收到包含第3地址及第4地址的第2命令集时，执行使上述第1平面、上述第2平面、上述第3平面、及上述第4平面同步的同步处理，且
构成为在上述同步处理中，
在接收到上述第1命令集之前的第3期间内，经由上述地址总线将上述第3地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，使使用上述第1选择信号线及上述第2选择信号线选择的上述第3平面内的上述寄存器保持上述第3地址，
在与接收到上述第1命令集之前的上述第3期间不同的第4期间内，经由上述地址总线将上述第4地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，使使用上述第1选择信号线及上述第2选择信号线选择的上述第4平面内的上述寄存器保持上述第4地址，
当选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线，进而选择上述第3平面内基于上述被保持的第3地址的上述多个块中的第3块，一边使用上述第4信号线，进而选择上述第4平面内基于上述被保持的上述第4地址的上述多个块中的第4块。
11.一种半导体存储装置，具备：
第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列及寄存器，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；及
控制电路，当在接收到包含第3地址及第4地址的第2命令集之后，接收到包含第1地址及第2地址的第1命令集时，执行使上述第1平面、上述第2平面、上述第3平面、及上述第4平面同步的同步处理；
上述控制电路构成为在上述同步处理中，
当在接收到上述第2命令集之后且接收到上述第1命令集之前，使上述第3平面内的上述寄存器保持上述第3地址，使上述第4平面内的上述寄存器保持上述第4地址，
在接收到上述第1命令集后，
使上述第1平面内的上述寄存器保持上述第1地址，使上述第2平面内的上述寄存器保持上述第2地址，且
基于上述被保持的上述第1地址、上述第2地址、上述第3地址、及上述第4地址，同步地选择上述第1平面内、上述第2平面内、上述第3平面内、及上述第4平面内的块。
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