KR20240069280A - 프로그램 동작을 수행하는 메모리 장치, 이의 동작 방법 및 이를 포함하는 스토리지 장치 - Google Patents

프로그램 동작을 수행하는 메모리 장치, 이의 동작 방법 및 이를 포함하는 스토리지 장치 Download PDF

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KR20240069280A
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Abstract

본 기술은 반도체 장치에 관한 것으로, 본 기술에 따른, 프로그램 동작의 소요 시간이 개선된 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 복수의 메모리 셀들 각각에 저장될 복수의 데이터 비트들 중 제1 데이터 비트를 수신하는 단계, 상기 제1 데이터 비트를 기초로 상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행하는 단계 및 상기 프로그램 전압 인가 동작을 수행하는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 제2 데이터 비트를 수신하는 단계를 포함한다.

Description

프로그램 동작을 수행하는 메모리 장치, 이의 동작 방법 및 이를 포함하는 스토리지 장치{MEMORY DEVICE FOR PERFORMING PROGRAM OPERATION, OPERATING METHOD OF THE SAME AND STORAGE DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 본 발명은 프로그램 동작을 수행하는 메모리 장치 및 이를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 반도체 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 비휘발성 메모리 장치(Non Volatile Memory)를 포함할 수 있다. 비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
한편, 메모리 장치는 프로그램 동작 시 메모리 컨트롤러로부터 복수의 데이터 비트들을 수신할 수 있다. 이때, 복수의 데이터 비트들은 순차적으로 수신되기 때문에, 프로그램 동작의 소요 시간은 복수의 데이터 비트들을 수신하는 시간을 포함할 수 있다.
본 발명의 실시 예는 복수의 데이터 비트들을 수신하는 시간이 개선된 메모리 장치, 이의 동작 방법 및 이를 포함하는 스토리지 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 복수의 메모리 셀들 각각에 저장될 복수의 데이터 비트들 중 제1 데이터 비트를 수신하는 단계, 상기 제1 데이터 비트를 기초로 상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행하는 단계 및 상기 프로그램 전압 인가 동작을 수행하는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 제2 데이터 비트를 수신하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 각각 복수의 데이터 비트들을 저장하는 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 대한 복수의 프로그램 루프들을 수행하는 주변 회로 및 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 적어도 하나 이상의 데이터 비트들을 수신하고, 상기 적어도 하나 이상의 데이터 비트들을 기초로 상기 복수의 프로그램 루프들 중 제1 프로그램 루프를 수행하고, 상기 제1 프로그램 루프가 수행되는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 상기 적어도 하나 이상의 데이터 비트들을 제외한 나머지 데이터 비트들을 수신하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 셀들을 포함하는 메모리 장치 및 상기 복수의 메모리 셀들에 대한 프로그램 커맨드, 어드레스 및 제1 데이터 비트를 상기 메모리 장치에 전송하고, 상기 프로그램 커맨드에 따라 상기 메모리 장치가 상기 복수의 메모리 셀들 중 상기 어드레스에 대응되는 메모리 셀들에 상기 제1 데이터 비트를 프로그램하는 동안에, 제2 데이터 비트를 상기 메모리 장치에 전송하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면, 프로그램 동작의 소요 시간이 개선된 메모리 장치, 이의 동작 방법 및 이를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 프로그램 동작의 일 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 복수의 데이터 비트들을 수신하는 일 예를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 프로그램 동작의 다른 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 복수의 데이터 비트들을 수신하는 다른 예를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 1의 방법은 데이터를 저장하는 메모리 장치(100)에 의해 수행될 수 있다. 메모리 장치(100)는 후술할 도 2를 참조하여 자세하게 설명하도록 한다.
도 1을 참조하면, S101에서, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제1 데이터 비트를 수신할 수 있다. 제1 데이터 비트는 복수의 메모리 셀들 각각에 저장될 복수의 데이터 비트들 중 어느 하나의 데이터 비트일 수 있다. 한편, 메모리 컨트롤러(200)는 후술할 도 7을 참조하여 자세하게 설명하도록 한다.
S103에서, 메모리 장치(100)는 제1 데이터 비트를 기초로 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행할 수 있다.
S105에서, 메모리 장치(100)는 프로그램 전압 인가 동작을 수행하는 동안에 메모리 컨트롤러(200)로부터 복수의 데이터 비트들 중 제2 데이터 비트를 수신할 수 있다.
일 실시 예에서, 메모리 장치(100)는 제2 데이터 비트를 수신한 뒤 제1 데이터 비트 및 제2 데이터 비트를 기초로 프로그램 전압 인가 동작을 수행할 수 있다.
한편, 도 1에서는 메모리 장치(100)가 2개의 데이터 비트들을 수신한 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(100)는 제1 데이터 비트를 기초로 프로그램 전압 인가 동작을 수행하는 동안에 2개 이상의 데이터 비트들을 수신할 수 있다. 다른 예로, 메모리 장치(100)는 2개 이상의 데이터 비트들을 수신하여 프로그램 전압 인가 동작을 수행하는 동안에 나머지 데이터 비트들을 수신할 수 있다. 이러한 실시 예들은 후술할 도 3 내지 6을 참조하여 자세하게 설명하도록 한다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다.
복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 여기서, 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BLs)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다.
일 실시 예에서, 복수의 메모리 셀들은 각각 복수의 데이터 비트들을 저장할 수 있다. 예를 들어, 복수의 메모리 셀들은 각각 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다. 본 명세서에서는 설명의 편의를 위해 복수의 메모리 셀들 각각이 트리플 레벨 셀인 것으로 가정한다. 다만, 본 발명의 범위가 이에 한정되는 것은 아니다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123) 및 입출력 회로(124)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다.
어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스를 수신할 수 있다. 어드레스 디코더(121)는 수신된 어드레스 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다.
예를 들어, 프로그램 전압 인가 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
실시 예에서, 어드레스 디코더(121)는 제어 로직(130)으로부터 수신된 어드레스 중 컬럼 어드레스를 디코딩할 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들을 생성할 수 있다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 복수의 페이지 버퍼들을 포함한다. 복수의 페이지 버퍼들은 비트 라인들(BLs)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱(sensing)할 수 있다. 복수의 페이지 버퍼들은 데이터 입출력 회로(124)와 데이터(DATA)를 통신할 수 있다.
구체적으로, 프로그램 동작 시, 복수의 페이지 버퍼들은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BLs)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 될 수 있다. 검증 동작 시 복수의 페이지 버퍼들은 선택된 메모리 셀들로부터 비트 라인들(BLs)을 통해 페이지 데이터를 읽을 수 있다.
입출력 회로(124)는 데이터 라인들(DL)을 통해 페이지 버퍼 그룹(123)과 연결될 수 있다. 입출력 회로(124)는 프로그램 동작 시 메모리 컨트롤러로부터 저장될 데이터(DATA)를 수신할 수 있다.
제어 로직(130)은 메모리 컨트롤러로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 주변 회로(120)를 제어하는 다양한 신호들을 생성할 수 있다.
일 실시 예에서, 제어 로직(130)은 프로그램 동작 제어부(131)를 포함할 수 있다.
프로그램 동작 제어부(131)는 메모리 장치(100)의 프로그램 동작을 제어할 수 있다. 프로그램 동작은 복수의 프로그램 루프들로 구성될 수 있다. 일 실시 예에서, 프로그램 동작 제어부(131)는 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 예를 들어, 프로그램 동작 제어부(131)는 알고리즘에 따라 동작하는 회로, 프로세서 또는 코드를 실행하는 프로세서일 수 있다.
일 실시 예에서, 프로그램 동작 제어부(131)는 메모리 컨트롤러로부터 복수의 데이터 비트들 중 적어도 하나 이상의 데이터 비트들을 수신하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(131)는 적어도 하나 이상의 데이터 비트들을 기초로 복수의 프로그램 루프들 중 제1 프로그램 루프를 수행하도록 주변 회로(120)를 제어할 수 있다.
일 실시 예에서, 프로그램 동작 제어부(131)는 제1 프로그램 루프가 수행되는 동안에 메모리 컨트롤러로부터 복수의 데이터 비트들 중 적어도 하나 이상의 데이터 비트들을 제외한 나머지 데이터 비트들을 수신하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(131)는 복수의 데이터 비트들을 기초로 복수의 프로그램 루프들 중 제1 프로그램 루프를 제외한 나머지 프로그램 루프들을 수행하도록 주변 회로(120)를 제어할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 프로그램 동작의 일 예를 설명하기 위한 도면이다.
도 3을 참조하면, 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 메모리 셀들에 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 동작을 포함할 수 있다. 각 프로그램 루프가 진행될 때마다 메모리 셀들에 인가되는 프로그램 전압은 단위 전압만큼 높아질 수 있다. 검증 동작에서 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 검증 전압들이 순차적으로 인가될 수 있다. 각 검증 전압들에 의해 검증 통과된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 다음 프로그램 루프에서 프로그램 금지될 것이다.
일 실시 예에서, 입출력 회로(124)는 복수의 프로그램 루프들(PL1~PLn)이 수행되기 전에 제1 데이터 비트를 수신할 수 있다.
제1 프로그램 루프(PL1)의 프로그램 전압 인가 동작에서, 어드레스 디코더(121)는 제1 데이터 비트를 기초로 소거 상태로 프로그램될 메모리 셀들에 프로그램 금지 전압(예를 들면, 전원 전압)을 인가할 수 있다. 프로그램 금지 전압이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 또한, 어드레스 디코더(121)는 제1 데이터 비트를 기초로 소거 상태로 프로그램될 메모리 셀들을 제외한 나머지 메모리 셀들에 프로그램 허용 전압(예를 들면, 접지 전압)을 인가할 수 있다. 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 이후, 어드레스 디코더(121)는 복수의 메모리 셀들에 프로그램 전압을 인가할 수 있다. 또한, 입출력 회로(124)는 제1 데이터 비트를 기초로 복수의 메모리 셀들에 검증 전압을 인가할 수 있다.
일 실시 예에서, 입출력 회로(124)는 제1 프로그램 루프(PL1)에서 복수의 메모리 셀들에 프로그램 전압을 인가하는 동안에 메모리 컨트롤러로부터 제2 데이터 비트 및 제3 데이터 비트를 수신할 수 있다. 제1 프로그램 루프(PL1)를 제외한 나머지 프로그램 루프들은 제1 데이터 비트 내지 제3 데이터 비트를 기초로 수행될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 복수의 데이터 비트들을 수신하는 일 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(100)가 도 3의 프로그램 동작에 따라 복수의 데이터 비트들을 수신하는 방법이 시간의 흐름에 따라 도시되어 있다. 메모리 장치(100)는 입출력 회로(124)의 입출력 단자(DQ<7:0>)를 통해 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 순차적으로 수신할 수 있다. 레디 비지 신호(R/B#)가 로우 레벨로 출력되면, 메모리 장치(100)가 비지 상태임을 나타낼 수 있다. 레디 비지 신호(R/B#)가 하이 레벨로 출력되면, 메모리 장치(100)가 레디 상태임을 나타낼 수 있다.
메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 LSB(least significant bit)를 수신할 수 있다. LSB는 도 3의 제1 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 LSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 LSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다.
이후, 메모리 장치(100)는 LSB를 기초로 프로그램 전압 인가 동작을 수행할 수 있다.
일 실시 예에서, 메모리 장치(100)는 LSB를 기초로 프로그램 동작을 수행하는 동안에 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 CSB(central significant bit)를 수신할 수 있다. CSB는 도 3의 제2 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 CSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 CSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다.
또한, 메모리 장치(100)는 LSB를 기초로 프로그램 동작을 수행하는 동안에 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 MSB(most significant bit)를 수신할 수 있다. MSB는 도 3의 제3 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 MSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 MSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 즉, 페이지 버퍼 그룹(123)은 제1 프로그램 루프를 수행하기 전에 LSB를 저장하고, 제1 프로그램 루프를 수행하는 동안에 CSB 및 MSB를 더 저장할 수 있다.
이후, 메모리 장치(100)는 프로그램 전압 인가 동작 이후에 LSB를 기초로 검증 동작을 수행할 수 있다.
이후, 메모리 장치(100)는 LSB, CSB 및 MSB를 기초로 프로그램 전압 인가 동작을 수행할 수 있다.
한편, 상술한 예에서는 각 데이터 비트를 수신할 때마다 프로그램 커맨드(PGM CMD) 및 어드레스(ADDR)를 함께 수신하는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(100)는 LSB를 수신하는 과정에서 프로그램 커맨드(PGM CMD) 및 어드레스(ADDR)를 수신하고, CSB 및 MSB를 수신하는 과정에서는 프로그램 커맨드(PGM CMD) 및 어드레스(ADDR)를 수신하지 않을 수 있다. 이는 후술할 도 6에서도 동일하게 적용될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 프로그램 동작의 다른 예를 설명하기 위한 도면이다.
도 5를 참조하면, 도 3의 프로그램 동작과 달리 복수의 프로그램 루프들(PL1~PLn)이 수행되기 전에 복수의 데이터 비트들을 수신하는 예가 도시되어 있다.
일 실시 예에서, 입출력 회로(124)는 복수의 프로그램 루프들(PL1~PLn)이 수행되기 전에 제1 데이터 비트 및 제2 데이터 비트를 수신할 수 있다.
제1 프로그램 루프(PL1)의 프로그램 전압 인가 동작에서, 어드레스 디코더(121)는 제1 데이터 비트 및 제2 데이터 비트를 기초로 소거 상태로 프로그램될 메모리 셀들에 프로그램 금지 전압을 인가할 수 있다. 또한, 어드레스 디코더(121)는 제1 데이터 비트 및 제2 데이터 비트를 기초로 소거 상태로 프로그램될 메모리 셀들을 제외한 나머지 메모리 셀들에 프로그램 허용 전압을 인가할 수 있다. 이후, 어드레스 디코더(121)는 복수의 메모리 셀들에 프로그램 전압을 인가할 수 있다. 또한, 입출력 회로(124)는 제1 데이터 비트 및 제2 데이터 비트를 기초로 복수의 메모리 셀들에 검증 전압을 인가할 수 있다.
일 실시 예에서, 입출력 회로(124)는 제1 프로그램 루프(PL1)에서 복수의 메모리 셀들에 프로그램 전압을 인가하는 동안에 메모리 컨트롤러로부터 제3 데이터 비트를 수신할 수 있다. 제1 프로그램 루프(PL1)를 제외한 나머지 프로그램 루프들은 제1 데이터 비트 내지 제3 데이터 비트를 기초로 수행될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 복수의 데이터 비트들을 수신하는 다른 예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)가 도 5의 프로그램 동작에 따라 복수의 데이터 비트들을 수신하는 방법이 시간의 흐름에 따라 도시되어 있다.
메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 LSB를 수신할 수 있다. LSB는 도 5의 제1 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 LSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 LSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다.
이후, 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 CSB를 수신할 수 있다. CSB는 도 5의 제2 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 CSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 CSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다.
이후, 메모리 장치(100)는 LSB 및 CSB를 기초로 프로그램 전압 인가 동작을 수행할 수 있다.
일 실시 예에서, 메모리 장치(100)는 LSB 및 CSB를 기초로 프로그램 동작을 수행하는 동안에 메모리 컨트롤러로부터 프로그램 커맨드(PGM CMD), 어드레스(ADDR) 및 복수의 데이터 비트들 중 MSB를 수신할 수 있다. MSB는 도 5의 제3 데이터 비트일 수 있다.
이후, 메모리 장치(100)는 MSB를 페이지 버퍼 그룹(123)에 전달하여 저장할 수 있다. 이때, 메모리 장치(100)는 메모리 컨트롤러로 로우 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 메모리 장치(100)는 MSB를 페이지 버퍼 그룹(123)에 저장한 뒤 메모리 컨트롤러로 하이 레벨의 레디 비지 신호(R/B#)를 출력할 수 있다. 즉, 페이지 버퍼 그룹(123)은 제1 프로그램 루프를 수행하기 전에 LSB 및 CSB를 저장하고, 제1 프로그램 루프를 수행하는 동안에 MSB를 더 저장할 수 있다.
이후, 메모리 장치(100)는 프로그램 전압 인가 동작 이후에 LSB 및 CSB를 기초로 검증 동작을 수행할 수 있다.
이후, 메모리 장치(100)는 LSB, CSB 및 MSB를 기초로 프로그램 전압 인가 동작을 수행할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 도 2의 메모리 장치(100)를 나타낼 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(미도시)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 또한, 스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치 제어부(210)를 포함할 수 있다. 일 실시 예에서, 메모리 장치 제어부(210)는 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 예를 들어, 메모리 장치 제어부(210)는 알고리즘에 따라 동작하는 회로, 프로세서 또는 코드를 실행하는 프로세서일 수 있다.
메모리 장치 제어부(210)는 호스트의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 장치 제어부(210)는 채널을 통해 메모리 장치와 통신할 수 있다.
일 실시 예에서, 메모리 장치 제어부(210)는 복수의 메모리 셀들에 대한 프로그램 커맨드, 어드레스 및 제1 데이터 비트를 메모리 장치(100)에 전송할 수 있다.
일 실시 예에서, 메모리 장치 제어부(210)는 프로그램 커맨드에 따라 메모리 장치(100)가 어드레스에 대응되는 메모리 셀들에 제1 데이터 비트를 프로그램하는 동안에, 제2 데이터 비트를 메모리 장치(100)에 전송할 수 있다. 예를 들어, 메모리 장치(100)는 제1 데이터 비트를 페이지 버퍼 그룹에 저장하고, 제1 데이터 비트를 기초로 프로그램 동작을 수행할 수 있다. 이때, 메모리 장치(100)는 제1 데이터 비트를 페이지 버퍼 그룹에 저장한 뒤 메모리 컨트롤러(200)로 레디 신호를 전송할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)로부터 레디 신호를 수신한 뒤, 메모리 장치(100)로 제2 데이터 비트를 전송할 수 있다. 이후, 메모리 장치(100)는 제2 데이터를 수신한 뒤 어드레스에 대응되는 메모리 셀들에 제1 데이터 비트 및 제2 데이터 비트를 프로그램할 수 있다.
한편, 상술한 예에서는 메모리 셀들에 제1 데이터 비트가 프로그램되는 동안에 제2 데이터 비트가 메모리 장치로 전송되는 예를 설명하였으나, 반드시 이에 한정되는 것은 아니다. 데이터 비트가 전송되는 개수는 메모리 셀의 종류에 따라 다양할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 데이터 비트가 프로그램되는 동안에 복수의 데이터 비트들을 메모리 장치(100)로 전송할 수 있다. 다른 예로, 메모리 컨트롤러(200)는 적어도 둘 이상의 데이터 비트들을 메모리 장치(100)로 전송한 뒤, 메모리 셀들에 적어도 둘 이상의 데이터 비트들이 프로그램되는 동안에 나머지 데이터 비트들을 메모리 장치(100)로 전송할 수 있다.
일 실시 예에서, 메모리 장치 제어부(210)는 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 장치 제어부(210)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
130: 제어 로직
131: 프로그램 동작 제어부

Claims (17)

  1. 메모리 컨트롤러로부터 복수의 메모리 셀들 각각에 저장될 복수의 데이터 비트들 중 제1 데이터 비트를 수신하는 단계;
    상기 제1 데이터 비트를 기초로 상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행하는 단계; 및
    상기 프로그램 전압 인가 동작을 수행하는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 제2 데이터 비트를 수신하는 단계;를 포함하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서, 상기 프로그램 전압 인가 동작을 수행하는 단계는,
    상기 복수의 메모리 셀들 중 소거 상태로 프로그램될 메모리 셀들에 프로그램 금지 전압을 인가하는 단계;를 포함하는, 메모리 장치의 동작 방법.
  3. 제2 항에 있어서, 상기 프로그램 전압 인가 동작을 수행하는 단계는,
    상기 프로그램 금지 전압을 인가하는 단계 이후에 상기 복수의 메모리 셀들에 프로그램 전압을 인가하는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 프로그램 전압 인가 동작을 수행하는 단계 이후에 상기 제1 데이터 비트를 기초로 상기 복수의 메모리 셀들에 검증 전압을 인가하는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  5. 제1 항에 있어서, 상기 제1 데이터 비트를 수신하는 단계 및 상기 제2 데이터 비트를 수신하는 단계 이전에 상기 메모리 컨트롤러로부터 프로그램 커맨드 및 어드레스를 수신하는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    상기 제2 데이터 비트를 수신하는 단계 이후에 상기 제1 데이터 비트 및 상기 제2 데이터 비트를 기초로 상기 프로그램 전압 인가 동작을 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  7. 제1 항에 있어서,
    상기 프로그램 전압 인가 동작을 수행하는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 제3 데이터 비트를 수신하는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  8. 제7 항에 있어서,
    상기 제3 데이터 비트를 수신하는 단계 이후에 상기 제1 데이터 비트, 상기 제2 데이터 비트 및 상기 제3 데이터 비트를 기초로 상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행하는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  9. 각각 복수의 데이터 비트들을 저장하는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 대한 복수의 프로그램 루프들을 수행하는 주변 회로; 및
    메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 적어도 하나 이상의 데이터 비트들을 수신하고, 상기 적어도 하나 이상의 데이터 비트들을 기초로 상기 복수의 프로그램 루프들 중 제1 프로그램 루프를 수행하고, 상기 제1 프로그램 루프가 수행되는 동안에 상기 메모리 컨트롤러로부터 상기 복수의 데이터 비트들 중 상기 적어도 하나 이상의 데이터 비트들을 제외한 나머지 데이터 비트들을 수신하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 주변 회로는,
    상기 제1 프로그램 루프에서, 상기 적어도 하나 이상의 데이터 비트들을 기초로 상기 복수의 메모리 셀들 중 소거 상태로 프로그램될 메모리 셀들에 프로그램 금지 전압을 인가한 뒤 상기 복수의 메모리 셀들에 프로그램 전압을 인가하는 어드레스 디코더;를 포함하는, 메모리 장치.
  11. 제 9항에 있어서, 상기 주변 회로는,
    상기 제1 프로그램 루프를 수행하기 전에 상기 적어도 하나 이상의 데이터 비트들을 저장하고, 상기 제1 프로그램 루프를 수행하는 동안에 나머지 데이터 비트들을 더 저장하는 페이지 버퍼 그룹;을 포함하는, 메모리 장치.
  12. 제 9항에 있어서, 상기 주변 회로는,
    상기 제1 프로그램 루프에서 상기 복수의 메모리 셀들에 프로그램 전압을 인가하는 동안에 상기 메모리 컨트롤러로부터 상기 나머지 데이터 비트들을 수신하는 입출력 회로;를 포함하는, 메모리 장치.
  13. 제 9항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 데이터 비트들을 기초로 상기 복수의 프로그램 루프들 중 상기 제1 프로그램 루프를 제외한 나머지 프로그램 루프들을 수행하도록 상기 주변 회로를 제어하는, 메모리 장치.
  14. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 복수의 메모리 셀들에 대한 프로그램 커맨드, 어드레스 및 제1 데이터 비트를 상기 메모리 장치에 전송하고, 상기 프로그램 커맨드에 따라 상기 메모리 장치가 상기 복수의 메모리 셀들 중 상기 어드레스에 대응되는 메모리 셀들에 상기 제1 데이터 비트를 프로그램하는 동안에, 제2 데이터 비트를 상기 메모리 장치에 전송하는 메모리 컨트롤러;를 포함하는, 스토리지 장치.
  15. 제 14항에 있어서, 상기 메모리 장치는,
    상기 제1 데이터 비트를 페이지 버퍼 그룹에 저장한 뒤 상기 메모리 컨트롤러로 레디 신호를 전송하는, 스토리지 장치.
  16. 제 15항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치로부터 상기 레디 신호를 수신한 뒤, 상기 메모리 장치로 상기 제2 데이터 비트를 전송하는, 스토리지 장치.
  17. 제 14항에 있어서, 상기 메모리 장치는,
    상기 제2 데이터를 수신한 뒤 상기 어드레스에 대응되는 메모리 셀들에 상기 제1 데이터 비트 및 상기 제2 데이터 비트를 프로그램하는, 스토리지 장치.
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