CN118038944A - 存储器装置、其操作方法和包括其的存储装置 - Google Patents

存储器装置、其操作方法和包括其的存储装置 Download PDF

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CN118038944A CN202310494048.1A CN202310494048A CN118038944A CN 118038944 A CN118038944 A CN 118038944A CN 202310494048 A CN202310494048 A CN 202310494048A CN 118038944 A CN118038944 A CN 118038944A
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Abstract

本申请涉及存储器装置、其操作方法和包括其的存储装置。本文提供了一种用于执行编程操作的存储器装置、操作该存储器装置的方法和具有该存储器装置的存储装置。操作存储器装置的该方法包括以下步骤：从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第一数据比特；基于第一数据比特对多个存储器单元执行编程电压施加操作；以及在执行编程电压施加操作时，从存储控制器接收多个数据比特当中的第二数据比特。

Description

存储器装置、其操作方法和包括其的存储装置
技术领域
本公开的各种实施方式总体上涉及半导体装置，更具体地，涉及一种与编程操作有关的存储器装置和包括该存储器装置的存储装置。
背景技术
存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的半导体装置。存储装置可包括存储数据的存储器装置和控制存储器装置的存储控制器。
存储器装置可包括非易失性存储器装置。非易失性存储器装置可以是即使当供电中断时也保留所存储的数据的存储器装置。非易失性存储器装置的示例可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。
此外，存储器装置可在编程操作期间从存储控制器接收多个数据比特。这里，由于依次接收多个数据比特，所以编程操作所需的时间可包括接收多个数据比特所需的时间。
发明内容
本公开的实施方式可提供一种操作存储器装置的方法。该方法可包括以下步骤：从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第一数据比特；基于第一数据比特对多个存储器单元执行编程电压施加操作；以及在执行编程电压施加操作时从存储控制器接收多个数据比特当中的第二数据比特。
本公开的实施方式可提供一种操作存储器装置的方法。该方法可包括以下步骤：从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第一数据比特；在接收到第一数据比特之后，从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第二数据比特；基于第一数据比特和第二数据比特对多个存储器单元执行编程电压施加操作；以及在执行编程电压施加操作时从存储控制器接收多个数据比特当中的第三数据比特。
本公开的实施方式可提供一种存储器装置。该存储器装置可包括：多个存储器单元，各个存储器单元被配置为存储多个数据比特；外围电路，其被配置为对多个存储器单元执行多个编程循环；以及编程操作控制器，其被配置为控制外围电路从存储控制器接收多个数据比特当中的一个或更多个数据比特，基于一个或更多个数据比特执行多个编程循环当中的第一编程循环，并且在执行第一编程循环时，从存储控制器接收多个数据比特当中的所述一个或更多个数据比特以外的剩余数据比特。
本公开的实施方式可提供一种存储装置。该存储装置可包括：存储器装置，其包括多个存储器单元；以及存储控制器，其被配置为向存储器装置发送用于多个存储器单元的编程命令、地址和第一数据比特，并且在存储器装置响应于编程命令将第一数据比特编程到多个存储器单元当中的与所述地址对应的存储器单元时向存储器装置发送第二数据比特。
附图说明
图1是示出根据本公开的实施方式的存储器装置的操作方法的流程图。
图2是示出根据本公开的实施方式的存储器装置的图。
图3是示出根据本公开的实施方式的编程操作的示例的图。
图4是示出根据本公开的实施方式的接收多个数据比特的示例的图。
图5是示出根据本公开的实施方式的编程操作的示例的图。
图6是示出根据本公开的实施方式的接收多个数据比特的示例的图。
图7是示出根据本公开的实施方式的存储装置的图。
具体实施方式
本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述作为示例被提供以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。
本公开的各种实施方式涉及一种改进了接收多个数据比特所需的时间的存储器装置、操作该存储器装置的方法以及具有该存储器装置的存储装置。
图1是示出根据本公开的实施方式的存储器装置的操作方法的流程图。图1的方法可由存储数据的存储器装置100执行。存储器装置100将稍后参照以下的图2描述。
参照图1，在步骤S101，存储器装置100可从存储控制器200接收第一数据比特。第一数据比特可以是要存储在多个存储器单元中的每一个中的多个数据比特中的任一个。此外，存储控制器200将稍后参照以下的图7描述。
在步骤S103，存储器装置100可基于第一数据比特对多个存储器单元执行编程电压施加操作。
在步骤S105，存储器装置100可在执行编程电压施加操作时从存储控制器200接收多个数据比特当中的第二数据比特。
在实施方式中，存储器装置100可在接收第二数据比特之后基于第一数据比特和第二数据比特来执行编程电压施加操作。
此外，尽管在图1中，存储器装置100被描述为接收两个数据比特，但本公开不限于此。在示例中，存储器装置100可在基于第一数据比特执行编程电压施加操作时接收两个或更多个数据比特。在示例中，存储器装置100可接收两个或更多个数据比特，并且可在基于这两个或更多个比特执行编程电压施加操作时接收剩余数据比特。这些实施方式将稍后参照以下的图3至图6描述。
图2是示出根据本公开的实施方式的存储器装置的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储块BLK1至BLKz。
多个存储块BLK1至BLKz可通过行线RL联接到地址解码器121。这里，行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。存储块BLK1至BLKz中的每一个可通过位线BL联接到页缓冲器组123。
存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。联接到同一字线的存储器单元可被定义为一个页。
在实施方式中，多个存储器单元中的每一个可存储多个数据比特。另选地，多个存储器单元中的每一个可被实现为存储两比特数据的多级单元(MLC)、存储三比特数据的三级单元(TLC)或者存储四比特数据的四级单元(QLC)。在本说明书中，为了描述方便，假设多个存储器单元中的每一个是三级单元。然而，本公开的范围不限于此。
外围电路120可在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。
外围电路120可包括地址解码器121、电压发生器122、页缓冲器组123和输入/输出电路124。
地址解码器121通过行线RL联接到存储器单元阵列110。
地址解码器121可从控制逻辑130接收地址ADDR。地址解码器121可对所接收的地址当中的行地址进行解码。地址解码器121可根据解码的地址来选择存储块BLK1至BLKz中的至少一个。
例如，在编程电压施加操作期间，地址解码器121可将编程电压施加到所选字线并且将电平低于编程电压的电平的编程通过电压施加到未选字线。在验证操作期间，地址解码器121可将验证电压施加到所选字线并且将高于验证电压的验证通过电压施加到未选字线。
在实施方式中，地址解码器121可对从控制逻辑130接收的地址ADDR当中的列地址进行解码。解码的列地址可被传送至页缓冲器组123。
电压发生器122可使用提供给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可生成用于编程操作、读操作和擦除操作的各种操作电压。所生成的电压可通过地址解码器121供应给存储器单元阵列110。
页缓冲器组123可包括多个页缓冲器。在读操作或验证操作期间，多个页缓冲器可存储通过位线BL接收的数据，或者可感测位线BL的电压或电流。多个页缓冲器可向/从输入/输出电路124发送/接收数据DATA。
例如，在编程操作期间，当编程电压被施加到所选字线时，多个页缓冲器可通过位线BL将通过输入/输出电路124接收的数据DATA传送至所选存储器单元。可基于所接收的数据DATA对所选页中的存储器单元进行编程。在验证操作期间，多个页缓冲器可通过位线BL从所选存储器单元读取页数据。
输入/输出电路124可通过数据线DL联接到页缓冲器组123。输入/输出电路124可在编程操作期间从存储控制器接收要存储的数据DATA。
控制逻辑130可响应于从存储控制器接收的命令CMD和地址ADDR而生成用于控制外围电路120的各种信号。
在实施方式中，控制逻辑130可包括编程操作控制器131。
编程操作控制器131可控制存储器装置100的编程操作。编程操作可包括多个编程循环。在实施方式中，编程操作控制器131可使用硬件、软件或者硬件和软件的组合来实现。例如，编程操作控制器131可以是用于执行基于算法操作的电路、处理器或代码的处理器。
在实施方式中，编程操作控制器131可控制外围电路120从存储控制器接收多个数据比特中的一个或更多个。编程操作控制器131可控制外围电路120基于一个或更多个数据比特执行多个编程循环当中的第一编程循环。
在实施方式中，在执行第一编程循环时，编程操作控制器131可控制外围电路120从存储控制器接收多个数据比特当中的所述一个或更多个以外的剩余数据比特。编程操作控制器131可控制外围电路120基于多个数据比特执行多个编程循环当中的第一编程循环以外的剩余编程循环。
图3是示出根据本公开的实施方式的编程操作的示例的图。
参照图3，编程操作可包括多个编程循环PL1至PLn。存储器装置100可通过执行多个编程循环PL1至PLn来对所选存储器单元进行编程，以使得各个所选存储器单元具有与多个编程状态中的任一个对应的阈值电压。
多个编程循环PL1至PLn中的每一个可包括将编程电压施加到存储器单元的编程电压施加操作以及通过施加验证电压来验证存储器单元是否已被编程的验证操作。每当执行各个编程循环时，施加到存储器单元的编程电压可增加单位电压。为了在验证操作期间验证多个存储器单元的编程状态，可依次施加验证电压。已通过使用各个验证电压的验证的存储器单元可被确定为具有目标编程状态，然后在下一编程循环中可被编程禁止。
在实施方式中，在执行多个编程循环PL1至PLn之前，输入/输出电路124可接收第一数据比特。
在第一编程循环PL1的编程电压施加操作期间，地址解码器121可基于第一数据比特将编程禁止电压(例如，电源电压)施加到要编程为擦除状态的存储器单元。可维持联接到被施加有编程禁止电压的位线的存储器单元的阈值电压。此外，地址解码器121可基于第一数据比特将编程使能电压(例如，接地电压)施加到要编程为擦除状态的存储器单元以外的剩余存储器单元。联接到被施加有编程使能电压的位线的存储器单元可具有增加的阈值电压。此后，地址解码器121可将编程电压施加到多个存储器单元。此外，输入/输出电路124可基于第一数据比特将验证电压施加到多个存储器单元。
在实施方式中，在第一编程循环PL1中将编程电压施加到多个存储器单元时，输入/输出电路124可从存储控制器接收第二数据比特和第三数据比特。第一编程循环PL1以外的剩余编程循环可基于第一至第三数据比特来执行。
图4是示出根据本公开的实施方式的接收多个数据比特的示例的图。
参照图4，随时间示出存储器装置100基于图3的编程操作接收多个数据比特的方法。存储器装置100可通过输入/输出电路124的输入/输出端子DQ<7:0>从存储控制器依次接收命令、地址和数据。读/繁忙信号R/B#以低电平输出的情况可指示存储器装置100处于繁忙状态。读/繁忙信号R/B#以高电平输出的情况可指示存储器装置100处于就绪状态。
存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的最低有效比特(LSB)。LSB可以是图3的第一数据比特。
此后，存储器装置100可将LSB传送至页缓冲器组123并将LSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将LSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。
此后，存储器装置100可基于LSB执行编程电压施加操作。
在实施方式中，在基于LSB执行编程操作时，存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的中央有效比特(CSB)。CSB可以是图3的第二数据比特。
此后，存储器装置100可将CSB传送至页缓冲器组123并将CSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将CSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。
此外，在基于LSB执行编程操作时，存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的最高有效比特(MSB)。MSB可以是图3的第三数据比特。
此后，存储器装置100可将MSB传送至页缓冲器组123并且将MSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将MSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。即，页缓冲器组123可在执行第一编程循环之前存储LSB，并且可在执行第一编程循环时进一步存储CSB和MSB。
此后，存储器装置100可在编程电压施加操作之后基于LSB执行验证操作。
此后，存储器装置100可基于LSB、CSB和MSB执行编程电压施加操作。
此外，在上述示例中，尽管描述了每当接收各个数据比特时一起接收编程命令PGMCMD和地址ADDR的情况，但本公开不限于此。例如，存储器装置100可在接收LSB的过程中接收编程命令PGM CMD和地址ADDR，并且在接收CSB和MSB的过程中可能不接收编程命令PGMCMD和地址ADDR。这可同样应用于将稍后描述的图6。
图5是示出根据本公开的实施方式的编程操作的示例的图。
参照图5，除了图3的编程操作之外，示出在执行多个编程循环PL1至PLn之前接收多个数据比特的示例。
在实施方式中，在执行多个编程循环PL1至PLn之前，输入/输出电路124可接收第一数据比特和第二数据比特。
在第一编程循环PL1的编程电压施加操作中，地址解码器121可基于第一数据比特和第二数据比特将编程禁止电压施加到要编程为擦除状态的存储器单元。另外，地址解码器121可基于第一数据比特和第二数据比特将编程使能电压施加到要编程为擦除状态的存储器单元以外的剩余存储器单元。此后，地址解码器121可将编程电压施加到多个存储器单元。此外，输入/输出电路124可基于第一数据比特和第二数据比特将验证电压施加到多个存储器单元。
在实施方式中，在第一编程循环PL1中将编程电压施加到多个存储器单元时，输入/输出电路124可从存储控制器接收第三数据比特。第一编程循环PL1以外的剩余编程循环可基于第一至第三数据比特来执行。
图6是示出根据本公开的实施方式的接收多个数据比特的示例的图。
参照图6，随时间示出存储器装置100基于图5的编程操作接收多个数据比特的方法。
存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的LSB。LSB可以是图5的第一数据比特。
此后，存储器装置100可将LSB传送至页缓冲器组123并且将LSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将LSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。
随后，存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的CSB。CSB可以是图5的第二数据比特。
此后，存储器装置100可将CSB传送至页缓冲器组123并且将CSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将CSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。
此后，存储器装置100可基于LSB和CSB执行编程电压施加操作。
在实施方式中，在基于LSB和CSB执行编程操作时，存储器装置100可从存储控制器接收编程命令PGM CMD、地址ADDR和多个数据比特中的MSB。MSB可以是图5的第三数据比特。
此后，存储器装置100可将MSB传送至页缓冲器组123并且将MSB存储在其中。这里，存储器装置100可向存储控制器输出低电平的就绪/繁忙信号R/B#。在将MSB存储在页缓冲器组123中之后，存储器装置100可向存储控制器输出高电平的就绪/繁忙信号R/B#。即，页缓冲器组123可在执行第一编程循环之前存储LSB和CSB，并且可在执行第一编程循环时进一步存储MSB。
此后，存储器装置100可在编程电压施加操作之后基于LSB和CSB执行验证操作。
此后，存储器装置100可基于LSB、CSB和MSB执行编程电压施加操作。
图7是示出根据本公开的实施方式的存储装置的图。
参照图7，存储装置50可包括存储器装置100和控制存储器装置100的操作的存储控制器200。存储器装置100可以是图2的存储器装置100。
存储装置50可以是在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统的主机(未示出)的控制下存储数据的装置。
根据作为与主机通信的方案的主机接口，存储装置50可被制造为各种类型的存储装置中的任一种。另外，存储装置50可按各种类型的封装形式中的任一种来制造。
存储控制器200可控制存储装置50的总体操作。
当电力施加到存储装置50时，存储控制器200可运行固件(FW)。当存储器装置100是闪存装置时，固件(FW)可包括控制与主机的通信的主机接口层(HIL)、控制主机和存储器装置100之间的通信的闪存转换层(FTL)以及控制与存储器装置100的通信的闪存接口层(FIL)。在实施方式中，存储控制器200可使用硬件、软件或者硬件和软件的组合来实现。例如，存储控制器200可以是用于执行基于算法操作的电路、处理器或代码的处理器。
在实施方式中，存储控制器200可从主机接收数据和逻辑块地址(LBA)，并且可将逻辑块地址(LBA)转换为指示包括在存储器装置100中并且要存储数据的存储器单元的地址的物理块地址(PBA)。在本说明书中，术语“逻辑块地址(LBA)”和“逻辑地址”可具有相同的含义并且可彼此互换使用。在本说明书中，术语“物理块地址(PBA)”和“物理地址”可具有相同的含义并且可彼此互换使用。
在实施方式中，存储控制器200可包括存储器装置控制器210。在实施方式中，存储器装置控制器210可使用硬件、软件或者硬件和软件的组合来实现。例如，存储器装置控制器210可以是用于执行基于算法操作的电路、处理器或代码的处理器。
存储器装置控制器210可控制存储器装置100，以使得响应于从主机接收的请求而执行编程操作、读操作或擦除操作。例如，存储器装置控制器210可通过通道与存储器装置通信。
在实施方式中，存储器装置控制器210可向存储器装置100发送用于多个存储器单元的编程命令、地址和第一数据比特。
在实施方式中，在存储器装置100响应于编程命令将第一数据比特编程到与地址对应的存储器单元时，存储器装置控制器210可向存储器装置100发送第二数据比特。例如，存储器装置100可将第一数据比特存储在页缓冲器组中，并且可基于第一数据比特执行编程操作。这里，存储器装置100可将第一数据比特存储在页缓冲器组中，此后向存储控制器200发送就绪信号。在从存储器装置100接收到就绪信号之后，存储控制器200可向存储器装置100发送第二数据比特。然后，在接收到第二数据比特之后，存储器装置100可将第一数据比特和第二数据比特编程到与地址对应的存储器单元。
此外，在上述示例中，尽管描述了在第一数据比特被编程到存储器单元时向存储器装置发送第二数据比特的实施方式，但本公开不限于此。要发送的数据比特的数量可根据存储器单元的类型而变化。例如，在第一数据比特被编程时，存储控制器200可向存储器装置100发送多个数据比特。在示例中，存储控制器200可向存储器装置100发送两个或更多个数据比特，此后在这两个或更多个数据比特被编程到存储器单元时向存储器装置100发送剩余数据比特。
在实施方式中，存储器装置控制器210可控制两个或更多个存储器装置100。在这种情况下，存储器装置控制器210可根据交织方案来控制存储器装置100以改进操作性能。交织方案可以是控制存储器装置100以使得至少两个存储器装置100的操作彼此交叠的方案。
根据本公开的各种实施方式，提供了改进了编程操作所需的时间的存储器装置、操作该存储器装置的方法和具有该存储器装置的存储装置。
相关申请的交叉引用
本申请要求2022年11月11日提交于韩国知识产权局的韩国专利申请号10-2022-0150647的优先权，其完整公开通过引用并入本文。

Claims (18)

1.一种操作存储器装置的方法，该方法包括以下步骤：
从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第一数据比特；
基于所述第一数据比特对所述多个存储器单元执行编程电压施加操作；以及
在执行所述编程电压施加操作时，从所述存储控制器接收所述多个数据比特当中的第二数据比特。
2.根据权利要求1所述的方法，其中，执行所述编程电压施加操作的步骤包括以下步骤：
将编程禁止电压施加到所述多个存储器单元当中的要编程为擦除状态的存储器单元。
3.根据权利要求2所述的方法，其中，执行所述编程电压施加操作的步骤还包括以下步骤：
在施加所述编程禁止电压之后，将编程电压施加到所述多个存储器单元。
4.根据权利要求1所述的方法，该方法还包括以下步骤：
在执行所述编程电压施加操作之后，基于所述第一数据比特将验证电压施加到所述多个存储器单元。
5.根据权利要求1所述的方法，该方法还包括以下步骤：
在接收所述第一数据比特和接收所述第二数据比特之前，从所述存储控制器接收编程命令和地址。
6.根据权利要求1所述的方法，该方法还包括以下步骤：
在基于所述第一数据比特执行所述编程电压施加操作之后，执行另一编程电压施加操作，所述另一编程电压施加操作是基于所述第一数据比特和所述第二数据比特来执行的。
7.根据权利要求1所述的方法，该方法还包括以下步骤：
在执行所述编程电压施加操作时，在从所述存储控制器接收所述第二数据比特之后，接收所述多个数据比特当中的第三数据比特。
8.根据权利要求7所述的方法，该方法还包括以下步骤：
在基于所述第一数据比特对所述多个存储器单元执行所述编程电压施加操作之后，基于所述第一数据比特、所述第二数据比特和所述第三数据比特对所述多个存储器单元执行另一编程电压施加操作。
9.一种操作存储器装置的方法，该方法包括以下步骤：
从存储控制器接收要存储在多个存储器单元中的每一个中的多个数据比特当中的第一数据比特；
在接收所述第一数据比特之后，从所述存储控制器接收要存储在所述多个存储器单元中的每一个中的多个数据比特当中的第二数据比特；
基于所述第一数据比特和所述第二数据比特对所述多个存储器单元执行编程电压施加操作；以及
在执行所述编程电压施加操作时，从所述存储控制器接收所述多个数据比特当中的第三数据比特。
10.一种存储器装置，该存储器装置包括：
多个存储器单元，各个存储器单元存储多个数据比特；
外围电路，该外围电路对所述多个存储器单元执行多个编程循环；以及
编程操作控制器，该编程操作控制器控制所述外围电路从存储控制器接收所述多个数据比特当中的一个或更多个数据比特，基于所述一个或更多个数据比特执行所述多个编程循环当中的第一编程循环，并且在执行所述第一编程循环时从所述存储控制器接收所述多个数据比特当中的所述一个或更多个数据比特以外的剩余数据比特。
11.根据权利要求10所述的存储器装置，其中，所述外围电路包括：
地址解码器，在所述第一编程循环中，该地址解码器基于所述一个或更多个数据比特将编程禁止电压施加到所述多个存储器单元当中的要编程为擦除状态的存储器单元，此后将编程电压施加到所述多个存储器单元。
12.根据权利要求10所述的存储器装置，其中，所述外围电路包括：
页缓冲器组，该页缓冲器组在执行所述第一编程循环之前存储所述一个或更多个数据比特，并且在执行所述第一编程循环时进一步存储所述剩余数据比特。
13.根据权利要求10所述的存储器装置，其中，所述外围电路包括：
输入/输出电路，该输入/输出电路在所述第一编程循环中在将编程电压施加到所述多个存储器单元时从所述存储控制器接收所述剩余数据比特。
14.根据权利要求10所述的存储器装置，其中，所述编程操作控制器控制所述外围电路基于所述多个数据比特执行所述多个编程循环当中的所述第一编程循环以外的剩余编程循环。
15.一种存储装置，该存储装置包括：
存储器装置，该存储器装置包括多个存储器单元；以及
存储控制器，该存储控制器向所述存储器装置发送用于所述多个存储器单元的编程命令、地址和第一数据比特，并且在所述存储器装置响应于所述编程命令而将所述第一数据比特编程到所述多个存储器单元当中的与所述地址对应的存储器单元时向所述存储器装置发送第二数据比特。
16.根据权利要求15所述的存储装置，其中，所述存储器装置将所述第一数据比特存储到页缓冲器组，并且此后向所述存储控制器发送就绪信号。
17.根据权利要求16所述的存储装置，其中，所述存储控制器从所述存储器装置接收所述就绪信号，并且此后向所述存储器装置发送所述第二数据比特。
18.根据权利要求15所述的存储装置，其中，所述存储器装置接收所述第二数据比特，并且此后将所述第一数据比特和所述第二数据比特编程到与所述地址对应的存储器单元。
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