CN109872744A - 一种方便测试的单元存储器 - Google Patents
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Abstract
本发明提供了一种方便测试的单元存储器，包括：一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；设置封装内的互联网络，提供多个导电路径，包括CMEM与逻辑芯片之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径。本发明解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。
Description
技术领域
本发明涉及存储器技术领域，特别是一种方便测试的单元存储器。
背景技术
DRAM技术已经有多年的历史，随着时间变化，基础工艺基本保持不变，例如快速页面模式(FPM)、扩展数据输出(EDO)、同步DRAM(SDRAM)、双数据速率1-4(DDR1、DDR2、DDR3、DDR4)等。
图1中显示了DRAM的基本架构，对外部提供的行地址进行解码并导致激活字线WL，例如连接到8192个单个存储单元的门，并开始传感过程，用于放大存储在传感放大器SA中的8192个单个存储单元的弱信号。在行地址之后，列地址将通过相同的外部地址线被按顺序提供。所述列地址通过列地址解码器提供，所述列地址解码器为字线WL的子集，例如8192个所选位的子集。在示例中，1：128解码选择8192个感测位中的64个，以转发给次级传感放大器。在当今最先进的DRAM技术通常执行所谓的预取，即内部访问的数据比转发到外部引脚的数据多。在显示的示例中，64位由定序器预取并顺序转发到外部I/O驱动器。
图2、3中显示了一个典型的DRAM架构实现的例子。为了实现最低功耗和最低成本，这种DRAM通常以低成本且执行缓慢的CMOS或类似技术来实现。实际存储单元被细分为若干，例如4个单独的存储器块。DRAM通过一个用于外部连接的焊盘行来访问。在大多数标准设计中，如图2所示，实现了中心垫排，但也可能位于芯片周边，用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于存储器阵列的外部。但是由于在同一芯片上影响诸如速度和功耗之类的性能参数，所以该信号处理电路必须在相同CMOS技术中实现。
DRAM的开发和测试是非常复杂以及昂贵的，因为需要昂贵的掩模成本、设计成本、测试开发成本以及低成品率，而且还需要晶片厂的产量学习，项目成本通常在千万美元以上。因此，DRAM芯片通常仅用于高容量标准的JEDEC应用，往往由于相关的高开发成本，通常在经济性上并不可行。
发明内容
本发明的目的是提供一种方便测试的单元存储器，旨在解决现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。
为达到上述技术目的，本发明提供了一种方便测试的单元存储器，所述单元存储器包括：
一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；
次级感测放大器SSA，所述次级感测放大器SSA连接于逻辑芯片；
设置封装内的互联网络，提供多个导电路径，包括CMEM与逻辑芯片之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低信号或有源高信号。
优选地，所述次级感测放大器SSA通过缓冲器或驱动器直接连接到逻辑芯片，无需数据排序，n个SSA连接到逻辑芯片的n个接收器，其中，n为任意正整数。
优选地，所述次级感测放大器SSA由定序器电路连接到逻辑芯片，n个SSA连接到逻辑芯片的y个接收器，其中n和y为任意正整数，且n不等于y。
优选地，所述n为16,32,64,128,256,512,1024,2048或4096中的任意一个；或者n是上述任何数字加z，用于添加冗余信息，z是1到10之间的任意正整数；或者n＝a*y，a为2,4,8,16,32,64中的任意一个。
优选地，所述单元存储器CMEM没有DLL电路，或者DLL电路在CMEM中实现，但在测试或正常设备功能操作期间未激活
优选地，所述逻辑芯片通过互联网络和/或缓冲器/驱动器电路将单元存储器CMEM的全部或部分DQ和/或DQS信号直接连接到设备的外部I/O，以通过其直接读/写外部测试系统；
和/或通过互联网络和/或缓冲器/驱动器电路将CMEM地址线的全部或部分直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供地址；
和/或通过互联网络和/或缓冲器/驱动器电路将全部或部分CMEM地址线直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供命令信号，所述命令信号可以是RAS和/或CAS，和/或CS，和/或CLK。
优选地，所述逻辑芯片包含定序器电路，和从CMEM的DQ和/或DQS信号到定序器输出的n行互联网络，以及来自设备I/O的x线互联网络，将设备外部DQ和/或DQS信号连接到定序器电路的输入电路，且x和n是整数，x>n。
优选地，所述逻辑芯片包含定序器电路，和从CMEM地址信号到定序器电路输出的n行互联网络，以及从设备I/O连接设备外部地址信号到定序器电路输入的x线互联网络，x和n是整数，x>n。
优选地，所述逻辑芯片包含定序器电路，和从CMEM命令信号到定序器电路输出的n行互联网络，所述命令信号为RAS和/或CAS，和/或CS，和/或CLK，x和n是整数，x>n。
优选地，所述互联网络，将来自设备I/O的n条DQ数据线连接到逻辑芯片；逻辑芯片内的缓冲器/驱动器和互联网络，将n个DQ数据线传送至逻辑芯片输出端的y条DQ数据线，n个DQ线中的部分被其他电路复制或修改；将来自逻辑芯片的y条DQ数据线连接到CMEM的y条DQ数据输入线的互联网络，n和y是整数，且y>n。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
与现有技术相比，本发明提出了一种单元存储器，将逻辑芯片以及一个或多个存储器芯片进行组合封装，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。通过在次级感测放大器SSA和其他电路后移除非必要电路来简化存储器芯片CMEM，并提出了CMEM的几个有效的关键测试特征，仅需核心测试，即可完成测试过程，且以较低的成本来完成CMEM测试，解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。
附图说明
图1为本发明实施例中所提供的一种DRAM基本框架示意图；
图2为本发明实施例中所提供的一种DRAM架构实现示意图；
图3为本发明实施例中所提供的一种存储芯片与逻辑芯片分离的封装示意图；
图4为本发明实施例中所提供的一种CMEM简化结构框架示意图；
图5为本发明实施例中所提供的一种倍频实现原理示意图；
图6为本发明实施例中所提供的一种数据和地址复制原理示意图。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种方便测试的单元存储器进行详细说明。
如图4所示，本发明实施例公开了一种方便测试的单元存储器，所述单元存储器包括：
一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；
设置封装内的互联网络，提供多个导电路径，包括CMEM之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低电平或有源高电平。
在本发明实施例中，将逻辑芯片与一个或多个存储器阵列芯片组合在一个组件包中。通过在次级感测放大器SSA和其他电路之后移除非必要电路，例如I/O定序器来简化CMEM，简化后的CMEM结构如图4所示，提供行和列地址，并且数据直接从次级感测放大器SSA输出，本原理可应用于CMEM的其他部件的实现，包括SSA和I/O驱动器之间的DLL电路或定序器以减少传输线。
在本发明实施例中，提出了CMEM的几个有效的关键测试特征。在晶圆测试中，测试频率约为100MHz，测试目的是将晶圆位图反馈给晶圆代工厂以进行技术产量学习，此外冗余存储器单元由熔丝激活以修复故障单元，最后，标记出无法修复的故障，以便其不会安装到最终产品测试中的包装中。在组装后，DRAM电路再次进行多次测试，特别是在200-500MHz的高度并行核心测试和1GHz或更高的低并行最终测试中，这些测试通常在多个温度下进行，例如高温98℃，低温-5℃，核心测试的目的是在高度测试系统上测试各种条件下的所有存储器单元。为了实现高并行性，只需支持特殊测试模式即可减少I/O数量。在最终测试中，所有I/O将以全速运行连接，以主要检查速度和逻辑性能。
但是上述测试成本昂贵，并且延迟了生产周期时间，对于与逻辑芯片相关的CMEM，通过改进，在本发明实施例中仅需核心测试。
在本发明实施例中，将采用第一种技术实现的逻辑芯片与一个或多个采用第二种技术实现的存储器阵列芯片进行组合封装，设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。所述存储器阵列芯片至少一个为单元存储器CMEM。设置在封装内的互联网络，提供多个导电路径，用于电连接单元存储器CMEM与逻辑芯片之间的DQ和/或DQS信号、单元存储器CMEM和逻辑芯片之间的地址信号Ax以及命令信号RAS和CAS信号，上述信号可以是差分或单端、有源低信号或有源高信号。
次级感测放大器SSA通过缓冲器或驱动器直接连接到逻辑芯片，而无需数据排序，即n个SSA连接到逻辑芯片的n个接收器，其中，n为任意正整数。
在另一种发明实施例中，次级感测放大器SSA由定序器电路连接到逻辑芯片，即n个SSA连接到逻辑芯片的y个接收器，其中n和y为任意正整数，且n不等于y。n为16,32,64,128,256,512,1024,2048或4096中的任意一个；或者n是上述任何数字加z，用于添加冗余信息，z是1到10之间的任意正整数；或者n＝a*y，a为2,4,8,16,32,64中的任意一个。
所述单元存储器CMEM没有DLL(延迟锁定环)电路，或者DLL电路在CMEM中实现，但在测试或正常设备功能操作期间未激活，即在测试或正常设备操作期间禁用DLL。
如图5所示，所述逻辑芯片具有如下功能：
通过互联网络和/或缓冲器/驱动器电路将单元存储器CMEM的全部或部分DQ和/或DQS信号直接连接到设备的外部I/O，以通过其直接读/写外部测试系统；
和/或通过互联网络和/或缓冲器/驱动器电路将CMEM地址线的全部或部分直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供地址；
和/或通过互联网络和/或缓冲器/驱动器电路将全部或部分CMEM地址线直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供命令信号，所述命令信号可以是RAS和/或CAS，和/或CS，和/或CLK。
如图6所示，所述逻辑芯片包含定序器电路，和从CMEM的DQ和/或DQS信号到定序器输出的n行互联网络，以及来自设备I/O的x线互联网络，将设备外部DQ和/或DQS信号连接到定序器电路的输入电路。
x和n是整数，x>n。
优选地，x是n的2倍；
优选地，x是n的3倍；
优选地，x是n的4倍。
在另一发明实施例中，所述逻辑芯片包含定序器电路，和从CMEM地址信号到定序器电路输出的n行互联网络，以及从设备I/O连接设备外部地址信号到定序器电路输入的x线互联网络。
x和n是整数，x>n。
优选地，x是n的2倍；
优选地，x是n的3倍；
优选地，x是n的4倍。
在另一发明实施例中，所述逻辑芯片包含定序器电路，和从CMEM命令信号到定序器电路输出的n行互联网络，所述命令信号为RAS和/或CAS，和/或CS，和/或CLK。
x和n是整数，x>n。
优选地，x是n的2倍；
优选地，x是n的3倍；
优选地，x是n的4倍。
所述互联网络，将来自设备I/O的n条DQ数据线连接到逻辑芯片，用于测试或者其他目的；逻辑芯片内的缓冲器/驱动器和互联网络，将n个DQ数据线传送至逻辑芯片输出端的y条DQ数据线，n个DQ线中的部分被其他电路复制或修改，例如逆变器；将来自逻辑芯片的y条DQ数据线连接到CMEM的y条DQ数据输入线的互联网络，n和y是整数，且y>n。
优选地，y是n的2倍；
优选地，y是n的4倍；
优选地，y是n的8倍；
优选地，y是n的16倍；
优选地，y是n的32倍；
优选地，y是n的64倍。
在另一发明实施例中，互联网络将来自设备I/O的n条DQ数据线连接到逻辑芯片，用于测试或者其他目的，这些n条DQ数据线形成一个字数据；逻辑芯片中的缓冲器/驱动器和互联网络，以在逻辑芯片内复制这样的字数据y次；定序器通过串行多路复用器实现，该多路复用器顺序的将y个字数据传送至逻辑芯片的n个DQ输出数据线；将来自逻辑芯片的n条DQ数据线连接到CMEM的n条DQ数据输入线的互联网络，n和y是整数。
逻辑芯片上的逻辑电路，可以在复制字数据y次期间修改字数据，复制后的y个字数据中的至少一个包含至少一个被反转的比特，相比于其他y-1个字数据。
优选地，y是n的2倍；
优选地，y是n的4倍；
优选地，y是n的8倍；
优选地，y是n的16倍；
优选地，y是n的32倍；
优选地，y是n的64倍。
在另一发明实施例中，互联网络将来自设备I/O的n条地址线连接到逻辑芯片，用于测试或者其他目的；将来自逻辑芯片的y条地址线连接到CMEM的地址数据输入线的互联网络，y条地址线是CMEM的行和/或列地址；n和y是正整数，其中n<＝y；逻辑芯片上的逻辑电路，在将其传送到y个输出地址线之一之前，修改n个地址线的至少一个数据。
在另一发明实施例中，互联网络将来自设备I/O的n条地址线连接到逻辑芯片，用于测试或者其他目的；将来自逻辑芯片的y条地址线连接到CMEM的地址数据输入线的互联网络，y条地址线是CMEM的行和/或列地址；n和y是正整数，其中n<＝y；逻辑芯片上的逻辑电路提供y条地址线的一条或多条，而无需外部测试系统地址信号的任何输入。
所述外部测试系统提供频率为A的外部n条地址线，y条输出地址线具有频率B，B>A。
优选地，B是A的2倍；
优选地，B是A的3倍；
优选地，B是A的4倍；
优选地，B是A的8倍；
优选地，B是A的16倍。
本发明实施例通过将逻辑芯片以及一个或多个存储器芯片进行组合封装，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。通过在次级感测放大器SSA和其他电路后移除非必要电路来简化存储器芯片CMEM，并提出了CMEM的几个有效的关键测试特征，仅需核心测试，即可完成测试过程，且以较低的成本来完成CMEM测试，解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种方便测试的单元存储器，其特征在于，所述单元存储器包括：
一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；
次级感测放大器SSA，所述次级感测放大器SSA连接于逻辑芯片；
设置封装内的互联网络，提供多个导电路径，包括CMEM与逻辑芯片之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低信号或有源高信号。
2.根据权利要求1所述的一种方便测试的单元存储器，其特征在于，所述单元存储器还包括所述次级感测放大器SSA通过缓冲器或驱动器直接连接到逻辑芯片，无需数据排序，n个SSA连接到逻辑芯片的n个接收器，其中，n为任意正整数。
3.根据权利要求1所述的一种方便测试的单元存储器，其特征在于，所述次级感测放大器SSA由定序器电路连接到逻辑芯片，n个SSA连接到逻辑芯片的y个接收器，其中n和y为任意正整数，且n不等于y。
4.根据权利要求3所述的一种方便测试的单元存储器，其特征在于，所述n为16,32,64,128,256,512,1024,2048或4096中的任意一个；或者n是上述任何数字加z，用于添加冗余信息，z是1到10之间的任意正整数；或者n＝a*y，a为2,4,8,16,32,64中的任意一个。
5.根据权利要求1-3任意一项所述的一种方便测试的单元存储器，其特征在于，所述单元存储器CMEM没有DLL电路，或者DLL电路在CMEM中实现，但在测试或正常设备功能操作期间未激活。
6.根据权利要求1-4任意一项所述的一种方便测试的单元存储器，其特征在于，所述逻辑芯片通过互联网络和/或缓冲器/驱动器电路将单元存储器CMEM的全部或部分DQ和/或DQS信号直接连接到设备的外部I/O，以通过其直接读/写外部测试系统；
和/或通过互联网络和/或缓冲器/驱动器电路将CMEM地址线的全部或部分直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供地址；
和/或通过互联网络和/或缓冲器/驱动器电路将全部或部分CMEM地址线直接连接到设备的外部输入互联端子，以通过外部测试系统直接提供命令信号，所述命令信号可以是RAS和/或CAS，和/或CS，和/或CLK。
7.根据权利要求5所述的一种方便测试的单元存储器，其特征在于，所述逻辑芯片包含定序器电路，和从CMEM的DQ和/或DQS信号到定序器输出的n行互联网络，以及来自设备I/O的x线互联网络，将设备外部DQ和/或DQS信号连接到定序器电路的输入电路，且x和n是整数，x>n。
8.根据权利要求5所述的一种方便测试的单元存储器，其特征在于，所述逻辑芯片包含定序器电路，和从CMEM地址信号到定序器电路输出的n行互联网络，以及从设备I/O连接设备外部地址信号到定序器电路输入的x线互联网络，x和n是整数，x>n。
9.根据权利要求5所述的一种方便测试的单元存储器，其特征在于，所述逻辑芯片包含定序器电路，和从CMEM命令信号到定序器电路输出的n行互联网络，所述命令信号为RAS和/或CAS，和/或CS，和/或CLK，x和n是整数，x>n。
10.根据权利要求5所述的一种方便测试的单元存储器，其特征在于，所述互联网络，将来自设备I/O的n条DQ数据线连接到逻辑芯片；逻辑芯片内的缓冲器/驱动器和互联网络，将n个DQ数据线传送至逻辑芯片输出端的y条DQ数据线，n个DQ线中的部分被其他电路复制或修改；将来自逻辑芯片的y条DQ数据线连接到CMEM的y条DQ数据输入线的互联网络，n和y是整数，且y>n。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1620696A (zh) * | 2001-12-26 | 2005-05-25 | 微米技术有限公司 | 多模式同步存储器及其操作和测试方法 |
| CN101548337A (zh) * | 2005-03-18 | 2009-09-30 | 恩纳柏斯技术公司 | 内部生成用于集成电路装置中进行测试的模式 |
| CN102792382A (zh) * | 2010-03-09 | 2012-11-21 | 美光科技公司 | 存储器装置中的感测操作 |
| CN108962301A (zh) * | 2018-05-24 | 2018-12-07 | 济南德欧雅安全技术有限公司 | 一种存储装置 |
| CN110910934A (zh) * | 2018-09-18 | 2020-03-24 | 东芝存储器株式会社 | 半导体存储装置 |
-
2019
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1620696A (zh) * | 2001-12-26 | 2005-05-25 | 微米技术有限公司 | 多模式同步存储器及其操作和测试方法 |
| CN101548337A (zh) * | 2005-03-18 | 2009-09-30 | 恩纳柏斯技术公司 | 内部生成用于集成电路装置中进行测试的模式 |
| CN102792382A (zh) * | 2010-03-09 | 2012-11-21 | 美光科技公司 | 存储器装置中的感测操作 |
| CN108962301A (zh) * | 2018-05-24 | 2018-12-07 | 济南德欧雅安全技术有限公司 | 一种存储装置 |
| CN110910934A (zh) * | 2018-09-18 | 2020-03-24 | 东芝存储器株式会社 | 半导体存储装置 |
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