CN110021309A - Nand型rom - Google Patents

Abstract

本发明公开了一种NAND型ROM，列结构包括多个NAND型存储单元串联结构和位线；各存储单元串联结构连接在对应的位线和源线之间；行结构中各存储单元串联结构形成对应存储单元串联结构行；源线组成动态分裂式源极偏压结构，具体为：存储单元串联结构行中任意相邻两个存储单元串联结构所连接的源线不同；同一列中不同存储单元串联结构所连接的源线不同；在读取过程中的偏压设置为：所读取的存储单元对应的源线接低电平，同一行中和所读取的存储单元相邻的存储单元串联结构对应的源线接高电平，同一列结构中和所读取的存储单元相邻的存储单元串联结构对应的源线接高电平。本发明能消除位线漏电、位线电容分享和位线串扰导致的读取电压下降。

Description

NAND型ROM

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种与非(NAND)型只读存储器(ROM)。

背景技术

如图1A所示，是现有NAND型ROM的阵列结构101图，图1B是图1A中的存储单元串联结构图，现有NAND型ROM包括由多个存储单元102行列排列形成的阵列结构101，所述阵列结构101的列结构104包括：

多个NAND型的存储单元串联(string)结构103和一根位线。图1A中，位线用BL表示，不同列的位线加了列数表示，如BL[0]，BL[1]，BL[2]，BL[3]，BL[4]，BL[5]所示。

如图1B所示，各所述存储单元串联结构103由一个选择管106和多个存储单元102串联而成。

各所述存储单元串联结构103的顶部节点连接到所述位线，如图1B中的BL[0]。

各所述存储单元串联结构103的底部节点连接到接地的源线。

所述阵列结构101的行结构包括：

各所述列结构104在相同行位置处对应的各所述存储单元串联结构103形成一行存储单元串联结构行105。

通常，所述ROM为掩模型ROM。所述存储单元102存储的信息在生产过程中写入。

所述掩模型ROM中的所述存储单元102通常为MOS晶体管如NMOS管。

所述存储单元102存储的信息为“0”时，所述存储单元102的MOS晶体管的源区和漏区通过金属线连接。图1B中虚线框102b对应的所述存储单元102存储的信息为“0”。

所述存储单元102存储的信息为“1”时，所述存储单元102的MOS晶体管的源区和漏区不存在金属线连接结构。图1B中虚线框102a对应的所述存储单元102存储的信息为“1”。

通常，同一行的所述存储单元串联结构行105的各所述存储单元串联结构103的所串联的存储单元102的数量相同。

同一行的所述存储单元串联结构行105中的各所述存储单元串联结构103的所述选择管106的栅极都连接到同一行选择线。选择线用SG表示，图1A中在SG后面还加了对应的行即所述存储单元串联结构行105对应的行，如SG[0]和SG[1]。

在同一行的所述存储单元串联结构行105中的各所述存储单元串联结构103对应的存储单元102排列成行，同一行的各所述存储单元102的栅极都连接到同一行字线。字线用WL表示，图1A中在WL后面还加了字线对应的行即各所述存储单元102对应的行，如WL[0]直至WL[15]和WL16]直至WL[2n-2]和WL[31]；图1B中则显示了一行所述存储单元串联结构行105中对应的16行字线，即分别WL[0]，WL[1]直至WL[15]。

同一所述列结构104的各所述存储单元串联结构103中所串联的存储单元102的数量相同，也即所述存储阵列中所有的各所述存储单元串联结构103中所串联的存储单元102的数量相同。

各所述存储单元串联结构103中所串联的存储单元102的数量可以根据实际需要进行设置，例如：各所述存储单元串联结构103中所串联的存储单元102的数量为4、8、16和32中的一个。

同一所述列结构104所包括的所述存储单元102的数量为512或512的倍数。

同一所述列结构104所包括的所述存储单元串联结构103的数量为同一所述列结构104所包括的所述存储单元102的数量除以所述存储单元串联结构103中所串联的存储单元102的数量。例如，对于同一所述列结构104所包括的所述存储单元102的数量为512的结构：当各所述存储单元串联结构103中所串联的存储单元102的数量为4时，同一所述列结构104所包括的所述存储单元串联结构103的数量为128；当各所述存储单元串联结构103中所串联的存储单元102的数量为8时，同一所述列结构104所包括的所述存储单元串联结构103的数量为64；当各所述存储单元串联结构103中所串联的存储单元102的数量为16时，同一所述列结构104所包括的所述存储单元串联结构103的数量为32；当各所述存储单元串联结构103中所串联的存储单元102的数量为32时，同一所述列结构104所包括的所述存储单元串联结构103的数量为16。

在对一个所述存储单元102进行读取的过程中，所读取的所述存储单元102对应的所述存储单元串联结构103的所述选择管106导通，所读取的所述存储单元102之外各所述存储单元串联结构103的所述选择管106截止。

和所读取的所述存储单元102位于同一行上的各所述存储单元102的栅极接低电平；和所读取的所述存储单元102不同行的各所述存储单元102的栅极接高电平。

图1A中还显示了寄生电容，如位线之间的耦合电容C_BB，位线和源线之间的寄生电容C_BS。

图1A所示的现有NAND型ROM同时具有如下三个缺陷，分别为：

会产生位线漏电导致的位线电压降低现象，这会降低读取工艺窗口。

位线和所连接的存储单元串联结构的连接节点之间会形成电荷共享并导致的位线电压下降。

相邻位线之间会产生串扰(cross-talk)并导致的位线电压降低。

下面分别对上面三个缺陷的机理进行详细说明：

如图2A所示，是现有NAND型ROM位线漏电导致位线电压降低的原理图；图2A中，假设对虚线框103a对应的所述存储单元串联结构中的存储单元102c进行读取，在电路的右侧显示了各行信号线所加信号的状态，例如：所述存储单元串联结构103a对应的所述存储单元串联结构行105被选中即对应的所述选择线被选择，采用selected string表示；所述储存单元102c被选择即对应的字线被选中，采用selected cell表示；其它各行信号线为未选择状态，如：未选择的所述储存单元102对应的所述字线采用unselected cell表示，未选中的所述存储单元串联结构行105对应的所述选择线采用unselected string表示。可以看出，在进行所述存储单元102c的读取时，位线BL[0]会通过虚线框103b对应的所述存储单元串联结构漏电，漏电路径(Leakage Path)如图2A中的箭头虚线201所示，箭头虚线201旁还用Leakage Path表示。随着工作电压即电源电压的降低，由位线漏电导致的位线读取电压下降非常厉害，特别是在FF工艺角以及高温如125℃条件下位线漏电导致的位线读取电压非常严重。

如图2B所示，是现有NAND型ROM的位线电荷分享导致位线电压降低的原理图，图2B中以对的虚线框103c对应的所述存储单元串联结构中的所述存储单元102进行读取为例进行说明，可以看出，所述存储单元串联结构103c中的各所述存储单元102的漏极和低之间都具有寄生电容C_CS，在读取过程中，位线BL[0]对应的电容C_BS所存储的电荷会被分享到电容C_CS中，从而会使得位线BL[0]电压的下降。这种电荷分享所造成的位线读取电压具有如下特征：

首先，电荷分享所造成的位线读取电压下降大小和编码(code)相关。

其次、当位线的负载电容即电容CBS较大时，电荷分享所导致的位线读取电压的下降的越小。

再次、电荷分享所造成的位线读取电压下降的大小还和所读取的存储单元102的位置相关。

如图2C所示，是现有NAND型ROM的位线串扰导致位线电压降低的原理图，，图2C中以对的虚线框1031对应的所述存储单元串联结构中的所述存储单元1021进行读取为例进行说明，同一所述存储单元串联结构行105中且位于所述存储单元串联结构1031两侧的所述存储单元串联结构分别单独用标记1030和1032表示，可以看出，存储单元1021所存储的信息为“1”，存储单元1020和1022所存储的信息为“0”；在读取存储单元1021时，虽然对应的字线WL[31]为低电平，但是存储的信息为“0”的存储单元1020和1022依然会导通，这使得所述存储单元串联结构1030和1032都导通，并从而使得位线BL[0]会通过所述存储单元串联结构1030接地以及位线BL[2]会通过所述存储单元串联结构1032接地。低电位的位线BL[0]和位线BL[2]会对位线BL[1]产生串扰并从而使位线BL[1]的电压降低，具体请参考图2D所示，图2D是图2C中国对应的信号曲线，可以看出，在对所述存储单元1021的读取过程中，SG[1]对应的选择线的会切换到高电平，字线WL[31]会切换到低电平，位线BL[0]和位线BL[2]的电位会降低，位线BL[1]的电位会在串扰作用下而降低；位线BL[1]对应的虚线表示没有受到串扰时对应的电位，实线表示受到串扰时对应的电位，V_drop表示位线BL[1]的电位下降值。

发明内容

本发明所要解决的技术问题是提供一种NAND型ROM，能消除读取过程中位线电压的下降，有利于低电压操作。

为解决上述技术问题，本发明提供的NAND型ROM包括由多个存储单元行列排列形成的阵列结构，所述阵列结构的列结构包括：

多个NAND型的存储单元串联结构和一根位线。

各所述存储单元串联结构由一个选择管和多个存储单元串联而成。

各所述存储单元串联结构的顶部节点连接到所述位线。

各所述存储单元串联结构的底部节点连接到对应的源线。

所述阵列结构的行结构包括：

各所述列结构在相同行位置处对应的各所述存储单元串联结构形成一行存储单元串联结构行。

所述阵列结构的所述源线组成动态分裂式源极偏压结构(Dynamic Split SourceLine，DSSL)，所述动态分裂式源极偏压结构为：

同一所述存储单元串联结构行中任意相邻两个所述存储单元串联结构的底部节点所连接的所述源线不同。

同一列中不同所述存储单元串联结构行对应的所述存储单元串联结构的底部节点所连接的所述源线不同。

所述动态分裂式源极偏压结构在读取过程中的偏压设置为：

在对一个所述存储单元串联结构中的存储单元进行读取的过程中，所读取的存储单元对应的所述位线接高电平，和所读取的存储单元的相邻的所述列结构的所述位线接高电平，所读取的存储单元对应的所述存储单元串联结构所连接的所述源线接低电平，同一所述存储单元串联结构行中和所读取的存储单元相邻的所述存储单元串联结构所连接的所述源线接高电平，同一所述列结构中和所读取的存储单元相邻的所述存储单元串联结构所连接的所述源线接高电平。

进一步的改进是，所述ROM为掩模型ROM。

进一步的改进是，所述掩模型ROM中，所述存储单元为MOS晶体管。

所述存储单元存储的信息为“0”时，所述存储单元的MOS晶体管的源区和漏区通过金属线连接。

所述存储单元存储的信息为“1”时，所述存储单元的MOS晶体管的源区和漏区不存在金属线连接结构。

进一步的改进是，所述存储单元存储的信息在生产过程中写入。

进一步的改进是，同一行的所述存储单元串联结构行的各所述存储单元串联结构的所串联的存储单元的数量相同。

进一步的改进是，同一行的所述存储单元串联结构行中的各所述存储单元串联结构的所述选择管的栅极都连接到同一行选择线。

进一步的改进是，在同一行的所述存储单元串联结构行中的各所述存储单元串联结构对应的存储单元排列成行，同一行的各所述存储单元的栅极都连接到同一行字线。

进一步的改进是，同一所述存储单元串联结构行中包括两根所述源线，分别为第一行源线和第二行源线，偶数列对应各所述存储单元串联结构的底部节点都连接到所述第一行源线，奇数列对应各所述存储单元串联结构的底部节点都连接到所述第二行源线。

进一步的改进是，同一所述列结构的各所述存储单元串联结构中所串联的存储单元的数量相同。

进一步的改进是，各所述存储单元串联结构中所串联的存储单元的数量包括4或4的倍数。

进一步的改进是，各所述存储单元串联结构中所串联的存储单元的数量包括4,8,16,32。

进一步的改进是，同一所述列结构所包括的所述存储单元的数量为512或512的倍数。

进一步的改进是，同一所述列结构所包括的所述存储单元串联结构的数量为同一所述列结构所包括的所述存储单元的数量除以所述存储单元串联结构中所串联的存储单元的数量。

进一步的改进是，所述存储单元对应的所述MOS晶体管为NMOS管，所述选择管为NMOS管。

进一步的改进是，在对一个所述存储单元进行读取的过程中，所读取的所述存储单元对应的所述存储单元串联结构的所述选择管导通，所读取的所述存储单元之外各所述存储单元串联结构的所述选择管截止。

和所读取的所述存储单元位于同一行上的各所述存储单元的栅极接低电平；和所读取的所述存储单元不同行的各所述存储单元的栅极接高电平。

本发明通过将阵列结构的源线组成动态分裂式源极偏压结构，能消除位线漏电导致的位线电压降低从而能提高读取工艺窗口，还能同时消除位线和所连接的存储单元串联结构的连接节点之间的电荷共享所导致的位线电压下降以及能同时消除相邻位线的串扰所导致的位线电压降低，所以，本发明能消除读取过程中位线电压的下降，有利于低电压操作。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A是现有NAND型ROM的阵列结构图；

图1B是图1A中的存储单元串联结构图；

图2A是现有NAND型ROM的位线漏电导致位线电压降低的原理图；

图2B是现有NAND型ROM的位线电荷分享导致位线电压降低的原理图；

图2C是现有NAND型ROM的位线串扰导致位线电压降低的原理图；

图2D是图2C对应的信号曲线；

图3A是本发明实施例NAND型ROM的阵列结构图；

图3B是图3A中的存储单元串联结构图；

图4A是本发明实施例NAND型ROM消除位线漏电导致位线电压降低的原理图；

图4B是本发明实施例NAND型ROM消除位线电荷分享导致位线电压降低的原理图；

图4C是本发明实施例NAND型ROM消除位线串扰导致位线电压降低的原理图。

具体实施方式

如图3A所示，是本发明实施例NAND型ROM的阵列结构1图，图3B是图3A中的存储单元串联结构图，本发明实施例NAND型ROM包括由多个存储单元2行列排列形成的阵列结构1，所述阵列结构1的列结构4包括：

多个NAND型的存储单元串联结构3和一根位线。图3A中，位线用BL表示，不同列的位线加了列数表示，如BL[0]，BL[1]，BL[2]，BL[3]，BL[4]，BL[5]所示。

如图3B所示，各所述存储单元串联结构3由一个选择管6和多个存储单元2串联而成。

各所述存储单元串联结构3的顶部节点连接到所述位线，如图3B中的BL[0]。

各所述存储单元串联结构3的底部节点连接到对应的源线，如图3B中的SL。

所述阵列结构1的行结构包括：

各所述列结构4在相同行位置处对应的各所述存储单元串联结构3形成一行存储单元串联结构行5。

所述阵列结构1的所述源线组成动态分裂式源极偏压结构，所述动态分裂式源极偏压结构为：

同一所述存储单元串联结构行5中任意相邻两个所述存储单元串联结构3的底部节点所连接的所述源线不同。

同一列中不同所述存储单元串联结构行5对应的所述存储单元串联结构3的底部节点所连接的所述源线不同。

所述动态分裂式源极偏压结构在读取过程中的偏压设置为：

在对一个所述存储单元串联结构3中的存储单元2进行读取的过程中，所读取的存储单元2对应的所述位线接高电平，和所读取的存储单元2的相邻的所述列结构4的所述位线接高电平，所读取的存储单元2对应的所述存储单元串联结构3所连接的所述源线接低电平，同一所述存储单元串联结构行5中和所读取的存储单元2相邻的所述存储单元串联结构3所连接的所述源线接高电平，同一所述列结构4中和所读取的存储单元2相邻的所述存储单元串联结构3所连接的所述源线接高电平。通常，低电平为地，高电平为电源电压。

本发明实施例中，所述ROM为掩模型ROM。所述存储单元2存储的信息在生产过程中写入。

所述掩模型ROM中，所述存储单元2为MOS晶体管。较佳为，所述存储单元2对应的所述MOS晶体管为NMOS管，所述选择管6为NMOS管。

所述存储单元2存储的信息为“0”时，所述存储单元2的MOS晶体管的源区和漏区通过金属线连接。图3B中虚线框2b对应的所述存储单元2存储的信息为“0”。

所述存储单元2存储的信息为“1”时，所述存储单元2的MOS晶体管的源区和漏区不存在金属线连接结构。图3B中虚线框2a对应的所述存储单元2存储的信息为“1”。

同一行的所述存储单元串联结构行5的各所述存储单元串联结构3的所串联的存储单元2的数量相同。

同一行的所述存储单元串联结构行5中的各所述存储单元串联结构3的所述选择管6的栅极都连接到同一行选择线。选择线用SG表示，图3A中在SG后面还加了对应的行即所述存储单元串联结构行5对应的行，如SG[0]和SG[1]。

在同一行的所述存储单元串联结构行5中的各所述存储单元串联结构3对应的存储单元2排列成行，同一行的各所述存储单元2的栅极都连接到同一行字线。字线用WL表示，图3A中在WL后面还加了字线对应的行即各所述存储单元2对应的行，如WL[0]，WL[1]直至WL[n-2]和WL[n-1]以及WL[n]，WL[n+1]直至WL[2n-2]和WL[2n-1]；图3B中则显示了一行所述存储单元串联结构行5中对应的16行字线，即分别WL[0]，WL[1]直至WL[15]。

同一所述存储单元串联结构行5中包括两根所述源线，分别为第一行源线和第二行源线，偶数列对应各所述存储单元串联结构3的底部节点都连接到所述第一行源线，奇数列对应各所述存储单元串联结构3的底部节点都连接到所述第二行源线。图3A中第一行源线采用SLEVEN表示，并且在SLEVEN后面增加了所述存储单元串联结构行5对应的行数，如SLEVEN[0]和SLEVEN[1]；第二行源线采用SLODD表示，并且在SLODD后面增加了所述存储单元串联结构行5对应的行数，如SLODD[0]和SLODD[1]。

同一所述列结构4的各所述存储单元串联结构3中所串联的存储单元2的数量相同，也即所述存储阵列中所有的各所述存储单元串联结构3中所串联的存储单元2的数量相同。

各所述存储单元串联结构3中所串联的存储单元2的数量如图3A中的n所示，n可以根据实际需要进行设置，例如：各所述存储单元串联结构3中所串联的存储单元2的数量包括4或4的倍数，如：4,8,16,32。

同一所述列结构4所包括的所述存储单元2的数量为512或512的倍数。

同一所述列结构4所包括的所述存储单元串联结构3的数量为同一所述列结构4所包括的所述存储单元2的数量除以所述存储单元串联结构3中所串联的存储单元2的数量。例如，对于同一所述列结构4所包括的所述存储单元2的数量为512的结构：当各所述存储单元串联结构3中所串联的存储单元2的数量为4时，同一所述列结构4所包括的所述存储单元串联结构3的数量为128；当各所述存储单元串联结构3中所串联的存储单元2的数量为8时，同一所述列结构4所包括的所述存储单元串联结构3的数量为64；当各所述存储单元串联结构3中所串联的存储单元2的数量为16时，同一所述列结构4所包括的所述存储单元串联结构3的数量为32；当各所述存储单元串联结构3中所串联的存储单元2的数量为32时，同一所述列结构4所包括的所述存储单元串联结构3的数量为16。

在对一个所述存储单元2进行读取的过程中，所读取的所述存储单元2对应的所述存储单元串联结构3的所述选择管6导通，所读取的所述存储单元2之外各所述存储单元串联结构3的所述选择管6截止。

和所读取的所述存储单元2位于同一行上的各所述存储单元2的栅极接低电平；和所读取的所述存储单元2不同行的各所述存储单元2的栅极接高电平。

如图4A所示，是本发明实施例NAND型ROM消除位线漏电导致位线电压降低的原理图；图4A中，假设对虚线框3a对应的所述存储单元串联结构中的存储单元2c进行读取，在电路的右侧显示了各行信号线所加信号的曲线和状态，例如：所述存储单元串联结构3a对应的所述存储单元串联结构行5中的所述选择线被选择，采用selected SG表示，对应的曲线为高电平时表示选中；所述储存单元2c对应的字线被选中，采用selected WL表示，对应的曲线为低电平时表示选中；所述存储单元串联结构3a对应的源线被选择，采用selected SL表示，对应的曲线为低电平表示选中。其它各行信号线为：未选择的所述选择线采用unselected SG表示，对应的曲线为低电平；未选择的所述字线采用unselected WL表示，对应的曲线为高电平；未选择的源线采用unselected SL表示，对应的曲线为高电平。

图4A中，虚线框3b对应的所述存储单元串联结构和虚线框3a对应的所述存储单元串联结构属于同一所述列结构4并连接到相同的位线即BL[1]对应的位线。所述存储单元串联结构3b所连接的源线单独用SLa表示，可以看出源线SLa连接高电平，这样能够保证所述存储单元串联结构3b的底部节点即源线SLa的电压大于等于顶部节点即位线BL[1]的电压，所以使得位线BL[1]无法通过所述存储单元串联结构3b漏电，也即图4A中标记301对应的漏电路径被消除。所以，本发明实施例NAND型ROM能消除位线漏电导致位线电压降。

如图4B所示，是本发明实施例NAND型ROM消除位线电荷分享导致位线电压降低的原理图，图4B中同样以对的所述存储单元串联结构3a中的所述存储单元2c进行读取为例进行说明，在电路图右侧的信号曲线中可以看出，虚线框401对应于读取阶段，虚线框402对应于读取之前的阶段，可以看出，在虚线框402中，selected SL为高电平，这个高电平能实现对所述存储单元串联结构3a中各内部节点对应的电容进行预充电，如标记302所对应的充电路径所示；这样当进入到虚线框401对应的读取过程时，由于所述存储单元串联结构3a中各内部节点对应的电容已经进行了预充电，所以不会对位线BL[1]的电容的电荷进行分享，从而也就不会降低位线BL[1]的电源，从而消除位线电荷分享导致位线电压下降。

如图4C所示，是本发明实施例NAND型ROM消除位线串扰导致位线电压降低的原理图，，图4C中同样以对的所述存储单元串联结构3a中的所述存储单元2c进行读取为例进行说明，同一所述存储单元串联结构行5中且位于所述存储单元串联结构3a两侧的所述存储单元串联结构分别单独用标记3c和3d表示，所述存储单元串联结构3c和3d的底部节点连接的源线单独用标记SLb标出，可以看出，源线SLb为unselected SL，在读取过程中，源线SLb一直保持为高电平，这样，即使所述存储单元2c同一行的两侧的所述存储单元2d和2e都编程为“0”时所述存储单元串联结构3c和3d会导通，位线BL[0]的电压不会通过源线SLb下降以及位线BL[2]的电压不会通过源线SLb，即位线BL[0]和BL[2]都会保持为高电平，从而使得位线BL[0]和BL[2]不会对位线BL[1]产生串扰而使位线BL[1]的电位降低，所以本发明实施例能消除位线串扰导致位线电压降低。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种NAND型ROM，其特征在于：ROM包括由多个存储单元行列排列形成的阵列结构，所述阵列结构的列结构包括：

多个NAND型的存储单元串联结构和一根位线；

各所述存储单元串联结构由一个选择管和多个存储单元串联而成；

各所述存储单元串联结构的顶部节点连接到所述位线；

各所述存储单元串联结构的底部节点连接到对应的源线；

所述阵列结构的行结构包括：

各所述列结构在相同行位置处对应的各所述存储单元串联结构形成一行存储单元串联结构行；

所述阵列结构的所述源线组成动态分裂式源极偏压结构，所述动态分裂式源极偏压结构为：

同一所述存储单元串联结构行中任意相邻两个所述存储单元串联结构的底部节点所连接的所述源线不同；

同一列中不同所述存储单元串联结构行对应的所述存储单元串联结构的底部节点所连接的所述源线不同；

所述动态分裂式源极偏压结构在读取过程中的偏压设置为：

在对一个所述存储单元串联结构中的存储单元进行读取的过程中，所读取的存储单元对应的所述位线接高电平，和所读取的存储单元的相邻的所述列结构的所述位线接高电平，所读取的存储单元对应的所述存储单元串联结构所连接的所述源线接低电平，同一所述存储单元串联结构行中和所读取的存储单元相邻的所述存储单元串联结构所连接的所述源线接高电平，同一所述列结构中和所读取的存储单元相邻的所述存储单元串联结构所连接的所述源线接高电平。

2.如权利要求1所述的NAND型ROM，其特征在于：所述ROM为掩模型ROM。

3.如权利要求2所述的NAND型ROM，其特征在于：所述掩模型ROM中，所述存储单元为MOS晶体管；

所述存储单元存储的信息为“0”时，所述存储单元的MOS晶体管的源区和漏区通过金属线连接；

所述存储单元存储的信息为“1”时，所述存储单元的MOS晶体管的源区和漏区不存在金属线连接结构。

4.如权利要求3所述的NAND型ROM，其特征在于：所述存储单元存储的信息在生产过程中写入。

5.如权利要求2所述的NAND型ROM，其特征在于：同一行的所述存储单元串联结构行的各所述存储单元串联结构的所串联的存储单元的数量相同。

6.如权利要求5所述的NAND型ROM，其特征在于：同一行的所述存储单元串联结构行中的各所述存储单元串联结构的所述选择管的栅极都连接到同一行选择线。

7.如权利要求5所述的NAND型ROM，其特征在于：在同一行的所述存储单元串联结构行中的各所述存储单元串联结构对应的存储单元排列成行，同一行的各所述存储单元的栅极都连接到同一行字线。

8.如权利要求5所述的NAND型ROM，其特征在于：同一所述存储单元串联结构行中包括两根所述源线，分别为第一行源线和第二行源线，偶数列对应各所述存储单元串联结构的底部节点都连接到所述第一行源线，奇数列对应各所述存储单元串联结构的底部节点都连接到所述第二行源线。

9.如权利要求5所述的NAND型ROM，其特征在于：同一所述列结构的各所述存储单元串联结构中所串联的存储单元的数量相同。

10.如权利要求9所述的NAND型ROM，其特征在于：各所述存储单元串联结构中所串联的存储单元的数量包括4或4的倍数。

11.如权利要求10所述的NAND型ROM，其特征在于：各所述存储单元串联结构中所串联的存储单元的数量包括4,8,16,32。

12.如权利要求10所述的NAND型ROM，其特征在于：同一所述列结构所包括的所述存储单元的数量为512或512的倍数。

13.如权利要求12所述的NAND型ROM，其特征在于：同一所述列结构所包括的所述存储单元串联结构的数量为同一所述列结构所包括的所述存储单元的数量除以所述存储单元串联结构中所串联的存储单元的数量。

14.如权利要求3所述的NAND型ROM，其特征在于：所述存储单元对应的所述MOS晶体管为NMOS管，所述选择管为NMOS管。

15.如权利要求14所述的NAND型ROM，其特征在于：在对一个所述存储单元进行读取的过程中，所读取的所述存储单元对应的所述存储单元串联结构的所述选择管导通，所读取的所述存储单元之外各所述存储单元串联结构的所述选择管截止；

和所读取的所述存储单元位于同一行上的各所述存储单元的栅极接低电平；和所读取的所述存储单元不同行的各所述存储单元的栅极接高电平。