CN107430891A - 用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备 - Google Patents

用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备 Download PDF

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Abstract

本发明公开了用于抑制对耦接至未被选择的位线的存储器单元的编程同时对耦接至闪存存储器阵列中的所选择的位线的存储器单元进行编程的各种实施方案。还公开了用于在耦接至闪存存储器阵列中的所选择的位线的存储器单元的编程期间补偿泄漏电流的各种实施方案。

Description

用于抑制对闪存存储器系统中的未被选择的位线进行编程的 方法和设备
相关专利申请
本专利申请要求于2015年3月31日提交的标题为“METHOD AND APPARATUS FORINHIBITING THE PROGRAMMING OF UNSELECTED BITLINES IN A FLASH MEMORY SYSTEM（用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备）”的美国临时申请No. 62/141,082的权益，该美国临时申请以引用方式并入本文。
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅非易失性闪存存储器单元是熟知的。示例性非易失性分裂栅存储器单元被示于图33中。该存储器单元包括第一导电类型（诸如P型）的半导体衬底10。该衬底具有在其上形成第二导电类型（诸如N型）的第一区域17（也被称为源极线SL）的表面。也为N型的第二区域18（也被称为漏极线）被形成在衬底的表面上。第一区域和第二区域之间为沟道区域22。位线BL 20被连接至第二区域18。字线WL 26被定位在沟道区域22的第一部分上方并与其绝缘。字线26几乎不与或完全不与第二区域18重叠。浮栅FG 12位于沟道区域22的另一部分上方。浮栅12与该另一部分绝缘并与字线26相邻。浮栅12还与第一区域17相邻。浮栅12可与第一区域17重叠，以提供该区域到浮栅12的耦接。耦合栅CG 14（也被称为控制栅）位于浮栅12上方并与其绝缘。擦除栅EG 16位于第一区域17上方并与浮栅12和耦合栅14相邻，并且与该浮栅和该耦合栅绝缘。浮栅12的顶部拐角可指向T形擦除栅16的内侧拐角，以提高擦除效率。擦除栅16也与第一区域17绝缘。单元在USP 7,868,375中进行更为具体的描述，该专利的公开内容全文以引用方式并入本文。
非易失性存储器单元的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim)对单元进行擦除，方法是在擦除栅16上施加高电压，其中其他端子等于零伏。电子从浮栅12隧穿到擦除栅16中，使得浮栅12带正电，从而在读取条件下接通单元。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元进行编程，方法是在耦合栅14上施加高电压，在源极线17上施加高电压，在擦除栅16上施加中电压，以及在位线20上施加编程电流。流过字线26与浮栅12之间的间隙的电子的一部分获得足够的能量以注入到浮栅12中，从而使得浮栅12带负电，从而在读取条件下关断该单元。所得的单元编程状态被称为‘0’状态。
图33的存储器单元的一组示例性操作参数被示于图34中。
图33的存储器单元的另一组示例性操作参数被示于图35中。
图33的存储器单元的另一组示例性操作参数被示于图36中。
包括图33所示类型的存储器单元的闪存存储器系统的示例性布局被示于图37中。
在现有技术系统中，通常成对地形成共享某些部件的存储器单元。例如，美国专利6,747,310公开了此类存储器单元，该存储器单元具有在其间限定沟道区域的源极区域和漏极区域；位于沟道区域的一部分上方的选择栅；位于沟道区域的另一部分上方的浮栅；以及位于源极区域上方的擦除栅。共享共同源极区域和共同擦除栅存储器单元成对地形成，其中每个存储器单元在衬底中具有其自身的在源极区域和漏极区域之间延伸的沟道区域（即，对于每对存储器单元存在两个单独的沟道区域）。以给定列连接用于存储器单元的全部控制栅的线垂直地延伸。对于连接擦除栅和选择栅的线以及源极线同样如此。连接用于存储器单元的每行的漏极区域的位线水平地延伸。
图1示出了第一种此类存储器单元设计（1号单元），其中每个存储器单元包括被设置在衬底10上方并且与其绝缘的浮栅12 (FG)；被设置在浮栅12上方并且与其绝缘的控制栅14 (CG)；被设置成与浮栅12和控制栅14相邻并与其绝缘并且被设置在衬底10上方并与该其绝缘的擦除栅16 (EG)，其中擦除栅以T形而形成，使得控制栅CG的顶部拐角面对T形擦除栅的内侧拐角以提高擦除效率；以及衬底中的与浮栅12相邻的漏极区域18 (DR)（其中位线触点20 (BL)连接到漏极扩散区域18 (DR)）。存储器单元被形成作为用于共享公共擦除栅16的存储器单元对（A在左侧，并且B在右侧）。该单元设计与上述’310专利中的设计不同，不同之处至少在于其缺少擦除栅EG下方的源极区域，缺少选择栅（也被称为字线），并且缺少每个存储器单元的沟道区域。相反，单个连续的沟道区域22在两个存储器单元下方延伸（即，从一个存储器单元的漏极区域18延伸到另一个存储器单元的漏极区域18）。为了读取或编程一个存储器单元，另一个存储器单元的控制栅14被升高到足够的电压，以经由耦接至其间的浮栅12的电压来接通下方的沟道区域部分（例如，为了读取或编程单元A，FGB上的电压经由来自CGB的电压耦合而升高，以接通FGB下方的沟道区域部分）。
图2示出了第二种此类存储器单元设计（2号单元），其与1号单元相同，不同之处在于没有与漏极区域18 (DR)电接触的位线触点20，而是存在将存储器单元行中的所有擦除栅16 (EG)连接在一起的擦除栅线24 (EGL)。
图3示出了第三种此类存储器单元设计（3号单元），其中每个存储器单元包括被设置在衬底上方并且与其绝缘的浮栅12 (FG)，以及被设置在浮栅12上方并且与其绝缘的控制栅14 (CG)。浮栅12和控制栅14的一侧为字线（选择）栅26 (WL)，并且浮栅12和控制栅14的另一侧为擦除栅16 (EG)。漏极区域18 (DR)被设置在位于擦除栅16 (EG)下方的衬底10中。存储器单元被形成作为用于共享公共字线栅26的存储器单元对，并且其中单个连续沟道区域22在两个存储器单元下方延伸（即，从一个存储器单元的漏极区域18延伸到另一个存储器单元18的漏极区域18）。与1号单元和2号单元一样，为了读取或编程一个存储器单元，另一个存储器单元的控制栅14被升高到足够的电压，以经由耦接至其间的浮栅12的电压来接通下方的沟道区域部分。
由于1号单元、2号单元和3号单元中的部件紧密接近，一个缺点是经常发生编程错误。例如，当将编程电流施加到第一位线以对耦接至该第一位线的所选择的存储器单元进行编程时，附接到第二位线的单元可能也被无意地编程。需要的是用于抑制附接到所有位线（除了附接到所选择的单元的位线）的单元的编程的机构。
发明内容
上述问题和需求通过用于抑制对附接到未被选择的位线的单元的编程的各种电路实施方案来解决。通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为第一存储器单元设计（1号单元）的侧横截面视图。
图2为第二存储器单元设计（2号单元）的侧横截面视图。
图3为第三存储器单元设计（3号单元）的侧横截面视图。
图4为适用于2号单元的第一存储器单元阵列架构（1号架构）的示意图。
图5为1号架构的存储器单元阵列布局的平面图。
图6为1号架构的第一另选存储器单元阵列布局的平面图。
图7为1号架构的第二另选存储器单元阵列布局的平面图。
图8和图9为1号架构的操作电压的表格。
图10为适用于1号单元和2号单元的第二存储器单元阵列架构（2号架构）的示意图。
图11为2号架构的存储器单元阵列布局的平面图。
图12和图13为2号架构的操作电压的表格。
图14为适用于1号单元和2号单元的第三存储器单元阵列架构（3号架构）的示意图。
图15为3号架构的存储器单元阵列布局的平面图。
图16为3号架构的第一另选存储器单元阵列布局的平面图。
图17和图18为3号架构的操作电压的表格。
图19为适用于1号单元和2号单元的第四存储器单元阵列架构（4号架构）的示意图。
图20为4号架构的存储器单元阵列布局的平面图。
图21和图22为4号架构的操作电压的表格。
图23为适用于1号单元的第五存储器单元阵列架构（5号架构）的示意图。
图24为5号架构的存储器单元阵列布局的平面图。
图25为5号架构的第一另选存储器单元阵列布局的平面图。
图26和图27为5号架构的操作电压的表格。
图28为适用于3号单元的第六存储器单元阵列架构（6号架构）的示意图。
图29为6号架构的存储器单元阵列布局的平面图。
图30和图31为6号架构的操作电压的表格。
图32为所有架构的存储器单元装置的部件的平面图。
图33示出了现有技术分裂栅闪存存储器单元。
图34示出了图33的存储器单元的示例性现有技术操作参数。
图35示出了图33的存储器单元的示例性现有技术操作参数。
图36示出了图33的存储器单元的示例性现有技术操作参数。
图37示出了包括图33所示类型的存储器单元的闪存存储器装置的示例性现有技术布局。
图38示出了编程抑制电路的第一实施方案。
图39示出基于被编程到所选择的单元中的值的泄漏电流的曲线图。
图40示出了用于补偿在所选择的单元的编程期间发生的泄漏电流的方法。
图41示出了编程电路的实施方案。
图42示出了编程电路的另一个实施方案。
图43示出了编程抑制电路的第二实施方案。
图44示出了编程抑制电路的第三实施方案。
图45示出了编程抑制电路的第四实施方案。
图46示出了编程抑制电路的第五实施方案。
具体实施方式
首先描述用于存储器单元布局的改进的架构。
1号架构
图4示出了第一架构（1号），并且图5示出了适用于2号单元的对应的存储器单元阵列布局。该存储器单元对以及在其中形成存储器单元对的有源区域36水平延伸，并且在水平延伸的隔离区域34（例如，被形成在衬底中的STI绝缘材料）之间交错。位线BL0, BL1等为在衬底10中沿存储器单元的列延伸的导电扩散线（即，对于每列，漏极区域18和沿列方向在其间延伸的扩散形成导电位线，该导电位线将漏极区域的列彼此电连接）。擦除栅线EG0, EG1等优选地为导电多晶硅24的条带，该条带各自形成用于存储器单元的行的擦除栅16 (EG)的并且各自被捆绑到（即，重复地连接到）在多晶硅条带上方（在水平方向上）延伸的金属线28。控制栅线CG0, CG1等优选地为导电多晶硅的条带，该条带各自形成用于该列存储器单元的控制栅14 (CG)并且各自可被捆绑到在多晶硅条带上方（在垂直方向上）延伸的金属线（即，每个控制栅线可以是控制栅14、和连接它们的多晶硅、和/或被捆绑到控制栅多晶硅的金属线）。
在该实施方案中，存储器单元对被配置成阵列，使得对于每对存储器单元，沟道区域在相同方向上（水平于图5中的右侧）从第一漏极区域DRA延伸到第二漏极区域DRB。另外，在每个有源区域中，存储器单元对被配置成端到端，使得一个存储器单元对的第一区域与相邻存储器单元对的第二区域在相同有源区域中连续地形成（电连接），并且一个存储器单元对的第二区域与另一个相邻存储器单元对的第一区域在相同有源区域中连续地形成（电连接）。
图6示出了适用于1号单元和2号单元的第一架构（1号）的第一替代布局。该布局与图5中相同，不同之处在于擦除栅16 (EG)被形成作为单独的多晶硅块，并通过垂直触点30而被连接到金属带线28（在水平方向上延伸）。另外，在垂直方向上延伸的金属位线32经由每个存储器单元的触点20而被连接到漏极扩散。
图7示出了适用于1号单元和2号单元的第一架构（1号）的第二替代布局。该布局与图6相同，不同之处在于擦除栅块16从有源区域36延伸到STI隔离区域34中，并且金属EG线28以及其与擦除栅块16的触点30被设置在隔离区域34中（这更好地保护位于擦除栅16下方的氧化物）。
图8包括用于编程和读取1号架构的所选择的存储器单元（在这种情况下为存储器单元M0，其对应于EG0、BL0和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图中所指示的擦除电压（所选择的EG线上的VEGE）将擦除包含所选择的存储器单元M0的一对行中的所有存储器单元。图9包括操作电压的第二表格，其与图8相同，不同之处在于其使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的存储器单元对的所选择的BL、EG和CG线（被连接到所选择的存储器单元对内的所选择的存储器单元的BL、EG和CG）在所选择的读取偏置电压下被偏置，所选择的存储器对的其他CG线（连接到所选择的存储器单元对的未选择存储器单元的其他CG）在通过读取偏置电压下被偏置，而其他未选择的CG线在0伏下被偏置，并且其他BL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择的BL、EG和CG在所选择的编程偏置电压下被偏置，所选择的存储器单元对的其他BL在编程电流下被偏置，所选择的存储器单元对的其他CG线在通过编程偏置电压下被偏置，并且邻接所选择的存储器单元对的下一个相邻存储器单元对的相邻CG线在抑制编程偏置下被偏置，并且其他未选择CG线在0伏下被偏置。
2号架构
图10示出了第二架构（2号），并且图11示出适用于1号单元和2号单元的对应的布局。在该配置中，存储器单元对相对于1号架构正交取向（即，利用2号架构，共享公共擦除栅16(EG)的每对存储器单元在垂直方向上延伸，如有源区域36和隔离区域34一样，这意味着共享擦除栅的该对存储器单元中的一个存储器单元在列中位于另一个存储器单元上方）。这还意味着控制栅线14（CG0、CG1等）水平延伸而不是垂直延伸。位线32 (BL)保持大致垂直地（沿列的长度）延伸。然而，由于需要对于每个存储器单元对独立地（即，以不同的电压）操作两个漏极区域18，因此纯粹的垂直位线32 (BL)与虚拟接地存储器单元配置不兼容。因此，位线32（BL0、BL1、BL2等）（即，导电线，诸如通过触点20而被连接到单独漏极区域的金属）处于之字形配置中，其中它们以交替的方式连接到存储器单元的两个相邻列。具体地，对于共享公共擦除栅16的任何给定的存储器单元对，两个不同的位线32分别连接到两个漏极区域18。如图10和图11所示，每个位线32连接到存储器单元对中的一个存储器单元的漏极18，然后在不同的列中横向移动到另一个漏极区域18上方并且连接到该另一个漏极区域，并且然后对于下一对存储器单元反转，并且以此类推。因此，每对存储器单元（共享公共擦除栅16）的两个漏极区域18连接到两个不同的位线32。优选地，每行存储器单元的擦除栅16为被捆绑到水平金属线28的连续多晶硅条带。类似地，每行存储器单元的控制栅14为连续的水平多晶硅，其也可被捆绑到水平金属线。
在该实施方案中，存储器单元对被配置成阵列，使得对于每对存储器单元，沟道区域在相同方向上（在图11中垂直向下）从第一漏极区域DRA延伸到第二漏极区域DRB。另外，在每个有源区域中，存储器单元对被配置成端到端，使得一个存储器单元对的第一区域与相邻存储器单元对的第二区域在相同的有源区域中连续地形成（电连接），并且一个存储器单元对的第二区域与另一个相邻存储器单元对的第一区域在相同的有源区域中连续地形成（电连接）。
图12包括用于编程和读取2号架构的所选择的存储器单元（在这种情况下为存储器单元M2，其对应于EG0、BL1和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图所指示的擦除电压（所选择EG线上的VEGE）将擦除包含所选择的存储器单元M2的一对行中的所有存储器单元。图13包括操作电压的第二表格，其与图12相同，不同之处在于使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择读取偏置电压下被偏置，所选择的存储器单元对的其他CG在通过读取偏置电压下被偏置，而其他未选择CG在0伏下被偏置，并且其他BL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择编程偏置电压下被偏置，所选择的存储器单元对的其他BL线在编程电流下被偏置，而共享所选择BL和CG线的未选择存储器单元对的其他相邻BL线在抑制电压VBLINH下被偏置，并且其他未选择BL线在抑制电压VBLINH（或者浮动或0伏）下被偏置，而所选择的存储器单元对的其他CG线在通过编程偏置电压下被偏置，并且其他未选择CG在0伏下被偏置。
3号架构
图14示出了第三架构（3号），并且图15示出适用于1号单元和2号单元的对应的布局。该配置类似于第二架构2号的配置，但是位线32 (BL)以对角线配置（相对于有源区域的方向）而不是之字形配置被布置，使得每个连续的漏极连接位于相邻的列中。具体地，每个位线32(BL)在一个列中连接到一个漏极区域18 (DR)，并且然后在下一个列中连接到下一个漏极区域18 (DR)，并且以此类推。例如，位线BL3在第3列中连接到存储器对0的左侧漏极，并且然后在第2列中连接到存储器对0的右侧漏极，并且然后在第1列中连接到存储器对1的左侧漏极，并且以此类推。因此，每对存储器单元（共享公共擦除栅16）的两个漏极区域18连接到两个不同的位线32。优选地，擦除栅16为被捆绑到水平金属线28的连续多晶硅条带。类似地，控制栅为存储器单元的每行的连续水平多晶硅，并且可被捆绑到水平金属线。
下图16示出3号架构的另选布局。该布局与图16中的布局相同，不同之处在于代替具有线性倾斜的位线32 (BL)，它们具有位于触点上方（沿列方向延伸）的垂直部分32v，以及倾斜部分32s（相对于列方向以非零角度延伸），从而与下一个相邻列连接。
图17包括用于编程和读取3号架构的所选择的存储器单元（在这种情况下为存储器单元M2，其对应于EG0、BL1和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图所指示的擦除电压（所选择EG线上的VEGE）将擦除包含所选择的存储器单元M2的一对行中的所有存储器单元。图18包括操作电压的第二表格，其与图17相同，不同之处在于使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择读取偏置电压下被偏置，所选择的存储器单元对的其他CG线在通过读取偏置电压下被偏置，其他未选择CG在0伏下被偏置，并且其他BL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择编程偏置电压下被偏置，所选择的存储器单元对的其他BL线在编程电流下被偏置，共享所选择BL和CG线的未选择存储器单元对的其他相邻BL线在抑制电压VBLINH下被偏置，其他未选择BL在抑制电压VBLINH（或者浮动或0伏）下被偏置，所选择的存储器单元对的其他CG在通过编程偏置电压下被偏置，并且其他未选择CG在0伏下被偏置。
4号架构
图19示出第四架构（4号），并且图20示出适用于1号单元和2号单元的对应的布局。该配置类似于第二架构2号和第三架构3号的配置，但是代替以之字形、线性对角线或具有倾斜段的垂直方式布置的位线32 (BL)（以避免共享公共擦除栅的每对存储器单元的两个漏极区域连接到相同的位线），对于每列存储器单元存在两个垂直位线32a和32b，其中从位线32a和32b向下到漏极区域18的触点20交错。具体地，对于第3列，第一位线32a (BL3_A)经由触点20而被连接到每个存储器对的仅右侧漏极18，并且第二位线32b (BL3_B)经由触点20而被连接到每个存储器对的仅左侧漏极18。漏极区域20在水平方向上足够宽，使得两个位线32a和32b在每个漏极区域18上方垂直地穿过。因此，每对存储器单元（共享公共擦除栅16）的两个漏极区域18连接到两个不同的位线32a/32b。
图21包括用于编程和读取4号架构的所选择的存储器单元（在这种情况下为存储器单元M0，其对应于EG0、BL0_A和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图中所指示的擦除电压（所选择EG线上的VEGE）将擦除包含所选择的存储器单元M0的一对行中的所有存储器单元。图22包括操作电压的第二表格，其与图21相同，不同之处在于使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的单元对的所选择BL、EG和CG线在所选择读取偏置电压下被偏置，所选择的存储器单元对的其他CG线在通过读取偏置电压下被偏置，其他未选择CG线在0伏下被偏置，并且其他BL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择编程偏置电压下被偏置，所选择的存储器单元对的其他BL线在编程电流下被偏置，其他未选择BL在抑制电压VBLINH下被偏置，所选择的存储器单元对的其他CG在通过编程偏置电压下被偏置，并且其他未选择CG在0伏下被偏置。
5号架构
图23示出了第五架构（5号），并且图24-图25示出适用于1号单元的对应的布局。在该配置中，代替以之字形、线性对角线或具有倾斜段的垂直方式布置的位线32 (BL)，或每列存储器单元的多个位线（以避免共享公共擦除栅的每对存储器单元的两个漏极区域连接到相同位线），对于每列存储器单元存在单个垂直位线32，其中每个位线32仅连接到列中的每隔一个漏极区域18。例如，对于第1行、第4-5行、第8-9行，并且以此类推，位线BL0连接到漏极18（考虑到在相邻存储器单元对之间共享漏极区域18）。对于第2-3行、第6-7行、第10-11行，并且以此类推，位线BL1连接到漏极18。具有与位线32的接触的任何漏极18也在相邻列中的一个列中电连接到漏极18。这些电连接也是交替的。例如，在第1行中，对于第1-2列、第3-4列、第5-6列，并且以此类推，漏极18连接在一起。在第2-3行中，对于第0-1列、第2-3列、第4-5列，并且以此类推，漏极18连接在一起。该连接可以是延伸穿过隔离区域的扩散连接，如图24所示。替代地，金属连接器38可进行电连接，如图25所示。因此，每对存储器单元（共享公共擦除栅16）的两个漏极区域18连接到两个的不同位线32。
图26包括用于编程和读取5号架构的所选择的存储器单元（在这种情况下为存储器单元M2，其对应于EG0、BL2和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图中所指示的擦除电压（所选择EG线上的VEGE）将擦除包含所选择的存储器单元M2的一对行中的所有存储器单元。图27包括操作电压的第二表格，其与图26相同，不同之处在于使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的单元对的所选择BL、EG和CG线在所选择读取偏置电压下被偏置，所选择的存储器单元对的其他CG线在通过读取偏置电压下被偏置，其他未选择CG线在0伏下被偏置，并且其他BL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择BL、EG和CG线在所选择编程偏置电压下被偏置，所选择的存储器单元对的其他BL线在编程电流下被偏置，其他未选择BL在抑制电压VBLINH（或者浮动或0伏）下被偏置，所选择的存储器单元对的其他CG在通过编程偏置电压下被偏置，并且其他未选择CG在0伏下被偏置。
6号架构
图28示出第六架构（6号），并且图29示出适用于3号单元的对应的布局。在该配置中，被形成在有源区域36中的存储器单元对垂直地延伸。多晶硅字线26 (WL)和控制栅多晶硅线14 (CG)水平地延伸。擦除栅16 (EG)对被形成作为在两个相邻有源区域36之间跨过隔离区域34而水平延伸的多晶硅线（即，在同一行但是不同列的EG栅16对由单条多晶硅形成）。EG触点30将每个EG多晶硅连接到金属EG线28，该金属EG线在所有EG多晶硅上方延伸并且在同一行中连接到所有EG多晶硅。与先前的架构一样，对于每列存储器单元存在单个垂直位线32，其中每个位线32通过触点20而仅被连接到列中的每隔一个漏极区域18。类似地，在延伸穿过隔离区域34的相邻列的交替的漏极区域18之间存在扩散连接18a。与每个扩散连接接触的漏极18连同连接到其上的金属桥42被形成在隔离区域34中，该金属桥向下延伸到控制栅线中的一个控制栅线上方，其中形成有连接到该对列的金属位线32的位线触点20a。每个金属位线32在其连接的两列存储器单元之间在隔离区域34上方垂直地延伸。因此，每对存储器单元（共享公共擦除栅）的两个漏极区域18连接到两个不同的位线32。
图30包括用于编程和读取6号架构的所选择的存储器单元（在这种情况下为存储器单元M2，其对应于EG0、BL2、WL0和CG0_A）的操作电压（包括实际电压的非限制性示例）的表格。在该图中所指示的擦除电压（所选择EG线上的VEGE）将擦除包含所选择的存储器单元M2的一对行中的所有存储器单元。图31包括操作电压的第二表格，其与图30相同，不同之处在于使用较低的擦除电压VEGE，并且在擦除期间将负电压VCGE施加到控制栅。在读取操作中，所选择的单元对的所选择BL、WL、EG和CG线在所选择读取偏置电压下被偏置，所选择的存储器单元对的其他CG线在通过读取偏置电压下被偏置，其他未选择CG线在0伏下被偏置，其他BL线在0伏下被偏置，并且其他未选择WL线在0伏下被偏置。在编程操作中，所选择的存储器单元对的所选择BL、WL、EG和CG线在所选择编程偏置电压下被偏置，所选择的存储器单元对的其他BL线在编程电流下被偏置，其他未选择BL在抑制电压VBLINH（或者浮动或0伏）下被偏置，所选择的存储器单元对的其他CG在通过编程偏置电压下被偏置，其他未选择CG在抑制电压（VCGINH）或0伏下被偏置，并且其他未选择WL线在0伏下被偏置。
根据上述六个所述架构中的任一个架构的存储器装置50的部件被示于图32中。存储器装置50包括根据上述实施方案中任一项所述的被形成在单个芯片上的非易失性存储器单元的两个单独阵列52和54。与非易失性存储器单元的阵列52和54相邻的是用于解码地址并且在针对所选择的存储器单元的读取、编程和擦除操作期间将各种电压供应至上述线的地址解码器56, 58和60。充电泵62在操作期间供应电压。感测放大器64用于在读取操作期间读取存储器单元沟道电流，以确定所选择的存储器单元的状态。控制电路66被配置为在读取、编程和擦除操作期间控制存储器装置50的部件，以在上述各种线上提供各种电压和电流。
图38示出了在所选择的单元的编程期间抑制对未被选择的位线的编程的第一实施方案。电路3800包括用于在编程操作期间通过施加电流抑制(INHIBIT)来上拉未被选择的位线的多个电流源3802，这抑制了对耦接至这些位线的单元的编程。每个位线耦接至电流源3802中的一个电流源。电流源3802还耦接至所选择的位线。这降低了位于包含旨在被编程的所选择的存储器单元的列上的编程单元所需的编程电流。电流源3804在编程期间将编程偏置电流IPROG施加到所选择的单元。用于编程所选择的存储器单元的实际编程电流为IDP - cal = IPROG -抑制+ ILEAK（其中IDP为经校准编程电流，并且ILEAK为泄漏电流）。
图39包含示出编程操作期间的所选择的位线中的泄漏电流ILEAK的示例性数据的曲线图。该泄漏电流根据被编程到耦接至该位线的存储器单元中的数据而变化。例如，在耦接至位线的存储器单元全部利用“0”进行编程情况（被示为阵列=‘00’，也被称为ILEAK0）下，泄漏电流比在耦接至位线的存储器单元全部利用“1”进行编程的情况（被示为阵列=‘FF’，也被称为ILEAK1）下显著更小。在存储器单元利用“0”和“1”两者进行编程的情况下，泄漏电流介于两个泄漏值ILEAK0和ILEAK1之间。ILEAK1与ILEAK0之间的差值如最左边的数据集中所示的。
图40示出了用于补偿在编程期间出现的泄漏电流ILEAK的方法4000。方法4000认识到泄漏电流可随时间而变化，这取决于正在编程的数据。首先，采样和保持电路对位线泄漏电流进行采样和保持（步骤4002）。第二，通过从位线减去等于位线泄漏电流的电流来补偿位线泄漏（步骤4004）。第三，将编程电流IPROG提供至位线（步骤4006）。第四，对所选择的单元进行编程（步骤4008）。
图41示出了用于供应电流IPROG以对所选择的单元进行编程的精密电源4100。精密电源4100可用于实现图40的方法。闭合开关4102 (S1)以对所选择的位线泄漏ILEAK进行采样，泄漏信息以装置4104 (M2)的栅极上的偏置电压的形式而被存储，其在此处被建模为被存储在电容器4106上的电荷。在另一个实施方案中，不存在电容器4106。在这种情况下，装置4104 (M2)的栅极电容用于保持采样偏置电压。在对泄漏进行采样之后，打开开关4102(S1)。现在，晶体管4104 (M2)将由晶体管4104 (M2)的栅极上的存储泄漏电压控制的电流注入到位线中。有效的是，晶体管4104 (M2)控制从所选择的位线减去位线泄漏。晶体管4108 (M3)和4110 (M4)向所选择的位线提供电流IPROG，以对所选择的存储器单元进行编程。
图42示出了用于供应电流IPROG以对所选择的单元进行编程的另一个精密电源4102。精密电源4102可用于实现图40的方法。晶体管4202 (M1)用于从虚拟位线采样位线泄漏ILEAK。在晶体管4202 (M1)和4204 (M2)以电流镜配置被耦接时，晶体管4204 (M2)用于从所选择的位线中减去相同的位线泄漏。晶体管4206 (M3)和4208 (M4)向所选择的位线供应电流IPROG，以对所选择的存储器单元进行编程。
图43示出了在所选择的单元的编程期间抑制对未被选择的位线的编程的第二实施方案。电路4300包括用于在编程操作期间将抑制偏置源（其可以是电流或电压）耦接至未被选择的位线的多路复用器（位线抑制解码器）4302，这抑制对耦接至这些位线的单元的编程。在该实施方案中，多路复用器4302包括耦接至每个位线的PMOS晶体管（诸如示例性PMOS晶体管4304）。PMOS晶体管可被分组在一起，其中每个组以分层解码方式被连接到另一个PMOS晶体管（诸如示例性PMOS晶体管4306），以简化对位线的选择和不选择。单独的位线读取解码器（未示出）用于从位线感测存储器单元。
图44示出了在所选择的单元的编程期间抑制对未被选择的位线的编程的第三实施方案。电路4400包括多路复用器（组合抑制和读取位线解码器）4402，其将每个位线耦接至作为解码器电路（诸如示例性解码器电路4404）的一部分的位线抑制解码器PMOS电路（诸如示例性PMOS电路4406），以用于在编程操作期间将抑制偏置源（其可以是电流或电压）耦接至未被选择的位线，这抑制对耦接至这些位线的单元的编程。每个位线还耦接至作为在读取操作期间使用的解码器电路的一部分的位线读取解码器CMOS电路（诸如示例性CMOS电路4408）。
图45示出在所选择的单元的编程期间抑对制未被选择的位线的编程的第四实施方案。电路4500包括多路复用器（组合抑制和读取位线解码器）4502，其将每个位线耦接至作为解码器电路（诸如示例性解码器电路4504）的一部分的位线抑制解码器PMOS电路（诸如示例性PMOS电路4506），以用于在编程操作期间将抑制偏置源（其可以是电流或电压）耦接至未被选择的位线，这抑制对耦接至这些位线的单元的编程。每个位线还耦接至作为在读取操作期间使用的解码器电路的一部分的位线读取解码器NMOS电路（诸如示例性NMOS电路4508）。
图46示出在所选择的单元的编程期间抑制对未被选择的位线的编程的第五电路实施方案。电路4600包括多路复用器（组合抑制和读取NMOS位线解码器）4602，其将每个位线耦接至作为解码器电路（诸如示例性解码器电路4604）的一部分的NMOS电路（诸如具有抑制和读取取消选择两种功能的示例性NMOS电路4606），以用于在编程操作期间将抑制偏置源（其可以是电流或电压）耦接至未被选择的位线，这抑制对耦接至这些位线的单元的编程。NMOS电路4605还用于进行读取，以将未被选择的位线取消选择为低电平，诸如接地电平。每个位线还耦接至作为在读取操作期间使用的解码器电路的一部分的NMOS电路（诸如示例性NMOS电路4508）。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书而显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序来执行，而是需要以允许本发明的存储器单元阵列的适当形成的任意顺序来执行。最后，单个材料层可被形成作为多个这种或类似的材料层，并且反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”（在其间没有设置中间材料、元件、或空间）和“间接在…上”（在其间设置有中间材料、元件、或空间）。类似地，术语“相邻”包括“直接相邻”（在其间没有设置中间材料、元件、或空间）和“间接相邻”（在其间设置有中间材料、元件、或空间），“被安装到”包括“被直接安装到”（在其间没有设置中间材料、元件、或空间）和“被间接安装到”（在其间设置有中间材料、元件、或空间），并且“被电连接到”包括“被直接电连接到”（在其间没有将元件电连接在一起的中间材料或元件）和“被间接电连接到”（在其间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间存在一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (55)

1.一种闪存存储器装置，包括：
被组织成行和列的闪存存储器单元阵列，闪存存储器单元的每列耦接至位线；
编程电路，所述编程电路耦接至所述阵列以向所选择的位线施加编程电流；和
编程抑制电路，所述编程抑制电路耦接至所述阵列以向未被选择的位线施加抑制偏置源；
其中在编程操作期间，耦接至所选择的位线的所选择的单元被编程，但耦接至所述未被选择的位线的所有单元不被编程。
2.根据权利要求1所述的闪存存储器装置，其中所述抑制偏置源为电流源。
3.根据权利要求1所述的闪存存储器装置，其中所述抑制偏置源为电压源。
4.根据权利要求1所述的闪存存储器装置，其中每个存储器单元为源极侧注入闪存存储器单元。
5.根据权利要求1所述的闪存存储器装置，其中每个存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
6.根据权利要求1所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享擦除栅。
7.根据权利要求1所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享字线。
8.根据权利要求1所述的闪存存储器装置，其中所述编程抑制电路包括：
耦接至每个位线以施加抑制电流的PMOS晶体管。
9. 根据权利要求1所述的闪存存储器装置，其中所述编程抑制电路包括：
第一组PMOS晶体管，其中每个位线耦接至所述第一组PMOS晶体管中的PMOS晶体管以接收抑制偏置源；和
第二组PMOS晶体管，其中所述第二组PMOS晶体管中的每个PMOS晶体管耦接至所述第一组PMOS晶体管中的多个PMOS晶体管以提供所述抑制偏置源。
10. 根据权利要求1所述的闪存存储器装置，其中所述编程抑制电路包括：
PMOS晶体管，所述PMOS晶体管耦接至每个位线以施加抑制偏置源；和
CMOS晶体管，所述CMOS晶体管耦接至每个位线以在位线为所选择的位线时执行读取操作。
11. 根据权利要求1所述的闪存存储器装置，其中所述编程抑制电路包括：
PMOS晶体管，所述PMOS晶体管耦接至每个位线以施加抑制偏置源；和
NMOS晶体管，所述NMOS晶体管耦接至每个位线以在位线为所选择的位线时执行读取操作。
12. 根据权利要求1所述的闪存存储器装置，其中所述编程抑制电路包括：
PMOS晶体管，所述PMOS晶体管耦接至每个位线以施加抑制偏置源；和
NMOS晶体管，所述NMOS晶体管耦接至每个位线以在位线为所选择的位线时执行读取操作。
13.一种闪存存储器装置，包括：：
被组织成行和列的闪存存储器单元阵列，闪存存储器单元的每列耦接至位线；
编程电路，所述编程电路耦接至所述阵列以向所选择的位线施加编程电流，所述编程电路包括电流镜，所述电流镜包括第一晶体管和第二晶体管，所述第一晶体管耦接至编程电流源，并且所述第二晶体管耦接至所选择的位线；和
编程抑制电路，所述编程抑制电路耦接至所述阵列以向未被选择的位线施加抑制偏置源；
其中在编程操作期间，耦接至所选择的位线的所选择的单元被编程，但耦接至所述未被选择的位线的所有单元不被编程。
14.根据权利要求13所述的闪存存储器装置，其中所述抑制偏置源为电流源。
15.根据权利要求13所述的闪存存储器装置，其中所述抑制偏置源为电压源。
16.根据权利要求13所述的闪存存储器装置，其中每个存储器单元为源极侧注入闪存存储器单元。
17.根据权利要求13所述的闪存存储器装置，其中每个存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
18.根据权利要求13所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享擦除栅。
19.根据权利要求1所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享字线。
20.一种闪存存储器装置，包括：
被组织成行和列的闪存存储器单元阵列，闪存存储器单元的每列耦接至位线；
编程电路，所述编程电路耦接至所述阵列以向所选择的位线施加编程电流，所述编程电路包括：
电流镜，所述电流镜包括第一晶体管和第二晶体管，所述第一晶体管耦接至编程电流源，并且所述第二晶体管耦接至所选择的位线；和
电路，所述电路用于对泄漏电流进行采样并且将所述泄漏电流注入到所选择的位线中；和
编程抑制电路，所述编程抑制电路耦接至所述阵列以向未被选择的位线施加抑制偏置源；
其中在编程操作期间，耦接至所选择的位线的所选择的单元被编程，但耦接至所述未被选择的位线的所有单元不被编程。
21.根据权利要求20所述的闪存存储器装置，其中所述抑制偏置源为电流源。
22.根据权利要求20所述的闪存存储器装置，其中所述抑制偏置源为电压源。
23.根据权利要求20所述的闪存存储器装置，其中每个存储器单元为源极侧注入闪存存储器单元。
24.根据权利要求20所述的闪存存储器装置，其中每个存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
25.根据权利要求20所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享擦除栅。
26.根据权利要求20所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享字线。
27. 根据权利要求20所述的闪存存储器装置，其中用于对泄漏电流进行采样的所述电路包括：
PMOS晶体管，所述PMOS晶体管包括第一端子、第二端子和栅极；和
开关，所述开关选择性地耦接在所述PMOS晶体管的所述第一端子和所述栅极之间。
28.根据权利要求27所述的闪存存储器装置，其中所述抑制偏置源为电流源。
29.根据权利要求27所述的闪存存储器装置，其中所述抑制偏置源为电压源。
30.根据权利要求27所述的闪存存储器装置，其中每个存储器单元为源极侧注入闪存存储器单元。
31.根据权利要求27所述的闪存存储器装置，其中每个存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
32.根据权利要求27所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享擦除栅。
33.根据权利要求27所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享字线。
34.根据权利要求20所述的闪存存储器装置，其中用于对泄漏电流进行采样的所述电路包括：
电流镜，所述电流镜包括第三晶体管和第四晶体管，所述第三晶体管耦接至虚拟位线以对泄漏电流进行采样，并且所述第二晶体管耦接至所选择的位线。
35.根据权利要求34所述的闪存存储器装置，其中所述抑制偏置源为电流源。
36.根据权利要求34所述的闪存存储器装置，其中所述抑制偏置源为电压源。
37.根据权利要求34所述的闪存存储器装置，其中每个存储器单元为源极侧注入闪存存储器单元。
38.根据权利要求34所述的闪存存储器装置，其中每个存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
39.根据权利要求34所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享擦除栅。
40.根据权利要求24所述的闪存存储器装置，其中所述存储器单元被成对地布置，其中两个浮栅共享字线。
41.一种用于在耦接至所选择的位线的闪存存储器单元的编程操作期间补偿泄漏电流的方法，包括：
使用采样和保持电路来对所选择的位线上的泄漏电流进行采样；
从所选择的位线减去等于所述泄漏电流的电流；以及
向所选择的位线提供编程电流，以对耦接至所选择的位线的闪存存储器单元进行编程。
42.根据权利要求41所述的闪存存储器方法，其中所述存储器单元为源极侧注入闪存存储器单元。
43.根据权利要求41所述的闪存存储器方法，其中所述存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
44.根据权利要求41所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享擦除栅。
45.根据权利要求41所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享字线。
46.一种用于在耦接至所选择的位线的闪存存储器单元的编程操作期间补偿泄漏电流的方法，包括：
使用采样和保持电路来对虚拟位线上的泄漏电流进行采样；
从所选择的位线减去等于所述泄漏电流的电流；以及
向所选择的位线提供编程电流以对耦接至所选择的位线的闪存存储器单元进行编程。
47.根据权利要求46所述的闪存存储器方法，其中所述存储器单元为源极侧注入闪存存储器单元。
48.根据权利要求46所述的闪存存储器方法，其中所述存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
49.根据权利要求46所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享擦除栅。
50.根据权利要求46所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享字线。
51.一种用于耦接至所选择的位线的闪存存储器单元的编程操作的方法，包括：
向所选择的位线提供编程电流以对耦接至所选择的位线的闪存存储器单元进行编程，其中所述编程电流包括：
被提供至所选择的位线的另一编程电流，和
所选择的位线上的泄漏电流。
52.根据权利要求51所述的闪存存储器方法，其中所述存储器单元为源极侧注入闪存存储器单元。
53.根据权利要求51所述的闪存存储器方法，其中所述存储器单元为具有尖端擦除的源极侧注入闪存存储器单元。
54.根据权利要求51所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享擦除栅。
55.根据权利要求51所述的闪存存储器方法，其中所述存储器单元为一对存储器单元的一部分，其中两个浮栅共享字线。
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