CN101651143A - 电性隔离的栅极二极管非挥发存储器 - Google Patents

电性隔离的栅极二极管非挥发存储器 Download PDF

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Abstract

一种栅极二极管非挥发存储单元，其具有一电荷储存结构，包含一二极管结构及一额外的栅极终端。相邻的栅极二极管非挥发存储单元之间具有电性隔离。实施例包含个别存储单元、该种存储单元的阵列、操作该存储单元或该存储单元阵列的方法、以及其制造方法。

Description

电性隔离的栅极二极管非挥发存储器
技术领域
本发明是关于电性可程序与可擦除的非挥发存储器(EEPROM)，更进一步而言，是关于电荷储存存储器的一偏压调整，其可以高敏感度地读取存储单元的电荷储存结构中的内容。
背景技术
俗称EEPROM、闪存等电荷储存结构的电性可程序可擦除非挥发存储技术已广为使用。EEPROM与闪存中采用一定数量的存储单元结构。随着集成电路尺寸日渐缩小，使用电荷捕捉介电层为基础的存储单元结构就变得日益重要，因其具有可微缩以及制作简易等优势。业界已采用多种电荷捕捉介电层的存储单元结构，诸如PHINES、NROM、SONOS等。这些存储单元结构利用氮化硅等电荷捕捉介电层来捕捉电荷以储存资料。若是电荷捕捉层捕捉到净负电荷，存储单元的临界电压即会增加。从电荷捕捉层中移除负电荷或者增加正电荷，均可以降低存储单元的临界电压。
已知存储单元结构是利用晶体管结构，其具有源极、漏极、与栅极。然而，普通晶体管结构具有源极与漏极扩散区域，其是利用自动对准栅极的侧向分离。此一侧向分离的结构，即是无法进一步降低非挥发存储器尺寸的原因之一。
因此，非挥发存储单元必须研发新技术，以进一步降低尺寸，并且具有更高的资料读取敏感度。
发明内容
本发明揭露一种栅极二极管非挥发存储元件、一栅极二极管非挥发存储元件的阵列、操作一栅极二极管非挥发存储元件和阵列的方法以及制造一栅极二极管非挥发存储元件和阵列的方法。
此栅极二极管非挥发存储元件具有一电荷储存结构、介电结构及一二极管结构。一电荷储存结构的范例包含浮动栅极材料、电荷捕捉材料以及纳米晶体材料。根据此电荷储存结构的电荷储存机制，此电荷储存结构的电荷储存状态可以储存一个或多个位。
此介电结构至少部分位于该电荷储存结构与二极管结构之间，且至少部分位于该电荷储存结构与一栅极电压源，例如是一字符线之间。此二极管结构具有由一接合所分隔的一第一节点及一第二节点。此二极管接合的范例有同质接合、异质接合及一梯度异质接合。具有第一节点及第二节点的二极管结构范例包含一pn二极管和一萧基特二极管(Schottky diode)。此二极管是单晶、多晶及非晶至少一种。
该接合由该电荷储存结构及该一个或多个储存介电结构所覆盖。该二极管结构具有一截面，在其中该第二节点具有相对部分其藉由储存在一个或多个隔离电荷储存结构内的电荷而与相邻资料储存元件的二极管结构电性隔离。该一个或多个隔离电荷储存结构位于该二极管结构的该第二节点与该相邻资料储存元件之间。在某些实施例中，由与第二节点且实体连接相邻资料储存元件的二极管结构的相同的材料构成而不需要交错的沟道，例如氧化硅沟道。
虽然此存储器的二极管结构与相邻资料储存元件的二极管结构电性隔离，此二极管结构的该第二节点或许可以实体地连接相邻元件的二极管结构的第二节点。如此情况下，相同的位线会结合流经此二极管结构原本应电性隔离而分开的电流。
此电性隔离是由储存此隔离电荷储存结构中自栅极端或是基板端注入的电荷所导致。范例的注入机制为隧穿如傅勒-诺丁汉隧穿(FowlerNordheim tunneling)，及例如自基板注入的热载子隧穿。举例而言，电荷自与实体地连接相邻元件的二极管结构的第二节点材料处注入。
在某些实施例中，此极度简化的工艺具有一优点。由在同一工艺步骤中形成此存储器元件的电荷储存结构及此隔离电荷储存结构，可以形成一共同的电荷储存结构。类似地，由在同一工艺步骤中形成此存储器元件的电荷储存结构及此隔离电荷储存结构两者的介电结构，可以形成一共同的介电结构。最后，由形成覆盖此存储器元件及此隔离电荷储存结构两者的栅极电压源，可以形成一共同的栅极电压源。如此简化的工艺是依赖电性隔离相邻存储元件之间而不是由氧化物实体地隔离。
额外的控制电路施加一偏压调整以决定该电荷储存结构的一电荷储存状态，以及量测在反向偏压时流经该二极管结构的读取电流以决定该电荷储存结构的该电荷储存状态。此读取电流包含一能带间读取电流成分。
此由控制电路所施加的偏压调整导至此栅极二极管非挥发存储元件的多重电压差距，例如在栅极电压源(通常是一字符线)与此二极管结构第二节点之间的一电压差，以及在此二极管结构第一节点与第二节点之间的另一电压差。这些偏压调整产生的电压差可以导致足够的能带间隧穿电流以量测读取电流来决定该电荷储存结构的该电荷储存状态。在此同时，这些电压差并不会改变该电荷储存结构的该电荷储存状态。在一实施例中，在栅极与第二节点之间的电压差至少大约10V，而第一节点与第二节点之间的电压差至少大约2V。
除了此读取栅极二极管非挥发存储元件的内容的偏压调整之外，其它的偏压调整也可以被施加以改变此栅极二极管非挥发存储元件的内容。举例而言，其它的偏压调整以由增加电荷储存结构中的一净正电荷或是增加电荷储存结构中的一净负电荷来调整该电荷储存结构的该电荷储存状态。增加电荷储存结构中的一净正电荷的范例电荷移动机制为能带间热载子隧穿(band-to-band hot hole tunneling)及傅勒-诺丁汉隧穿。电荷可以在电荷储存结构与二极管结构间移动，或是在电荷储存结构与栅极间移动，或是两者皆有。
增加电荷储存结构中的一净负电荷的范例电荷移动机制为能带间热载子隧穿及傅勒-诺丁汉隧穿。电荷可以在电荷储存结构与二极管结构间移动，或是在电荷储存结构与栅极电压源间移动，或是两者皆有。
一栅极二极管非挥发存储元件集成电路的实施例包含一栅极二极管非挥发存储元件阵列。在某些实施例中，为了增加储存密度，多个阵列是垂直地安排于彼此上方。依照所使用的寻址机制，此栅极电压源(通常是一字符线)、二极管结构的第一节点和二极管结构的第二节点在不同的垂直放置的阵列之间是互连的，或是在不同的垂直放置的阵列之间是隔离的。通常而言，较大程度的互连可以简化寻址和工艺，但是会因为额外电路的充放电而消耗较多的功率。
在一互连机制中，不同阵列的字符线是互连的，但是不同阵列的第一节点和第二节点之间是互相隔离的。在另一的互连机制中，不同阵列的字符线是互相隔离的，但是不同阵列的第一节点和第二节点之间是互连的。又在另一的互连机制中，不同阵列的字符线、以及不同阵列的第一节点和第二节点之间皆是互相隔离的。
在某些实施例中，栅极二极管非挥发存储单元阵列包含二极管行、栅极列、及非挥发储存结构。每一二极管行包含一第一节点行和一第二节点行，其间由一接合所分隔。第二节点行的相反端是电性隔离。此栅极列在交会处是在二极管行之上。这相交会处是非挥发储存结构的所在。通常，这些非挥发储存结构是此非挥发储存结构行的一部分。
每一非挥发储存结构具有一电荷储存结构以及一个或多个储存介电结构。该一个或多个隔离电荷储存结构至少在交会处部份位于该电荷储存结构与特定二极管行之间、至少在交会处部份位于该电荷储存结构与特定栅极列之间、及至少在交会处部份邻近特定二极管行的第一节点行和第二节点行。
虽然第二节点行与相反端的第二节点行电性隔离，此第二节点行或许可以连接相邻的二极管行。举例而言，超越电性隔离处的第二节点行的较低部分或许可以经由相邻二极管行的第二节点行而与相邻的二极管行连接。如此情况下，相同的位线会结合流经此二极管结构原本应电性隔离而分开的电流。在其它的实施例中，此第二节点行是连接到一条并没有与相邻二极管行的第二节点行连接的位线。如此情况下，此第二节点行并不具有一超越隔离介电层的较低部分与相邻的二极管行连接。
在某些实施例中，基板区域是半导体基板中的一阱区。在其它的实施例中，基板区域就是半导体基板。
在某些实施例中，非挥发存储单元具有一浮动栅极设计或是纳米晶体设计。在其它的实施例中，非挥发存储单元具有一电荷捕捉材料设计。
其它的实施例包含由此处所揭露的工艺所制造的产品。
附图说明
凡是本发明的特征及优点等将可通过下列说明附图、实施方式及权利要求范围获得充分了解，其中：
图1是简化的栅极二极管非挥发存储单元示意图。
图2A、图2B、图2C为简化的栅极二极管非挥发存储单元示意图，显示利用不同材料所制作的多种电荷储存结构。
图3A、3B图、3C图、3D图是简化的栅极二极管非挥发存储单元示意图，显示二极管结构的多种实施例，例如pn二极管与萧特基二极管。
图4A与图4B是简化的栅极二极管非挥发存储单元示意图，显示具有同质接合的pn二极管。
图5是简化的栅极二极管非挥发存储单元示意图，显示具有异质接合的pn二极管。
图6A与图6B是简化的栅极二极管非挥发存储单元示意图，显示进行电子隧穿注入的情形。
图7A与图7B是简化的栅极二极管非挥发存储单元示意图，显示单元中进行能带间热电子注入的情形。
图8A与图8B是简化的栅极二极管非挥发存储单元示意图，显示单元中进行空穴隧穿注入的情形。
图9A与图9B是简化的栅极二极管非挥发存储单元示意图，显示单元中进行能带间热空穴注入的情形。
图10A与图10B是简化的栅极二极管非挥发存储单元示意图，显示单元中进行能带间感测的情形，其中具有不同数量的净正电荷或净负电荷，可特性化电荷储存结构。
图11A与图11B是简化的栅极二极管非挥发存储单元示意图，显示单元中进行能带间感测的情形，其中具有不同数量的净正电荷或净负电荷，其可特性化电荷储存结构，但其二极管节点的安排不同于图10A与图10B。
图12A与图12B分别显示具有内连接第二节点以及不具有内连接第二节点的相邻栅极二极管非挥发存储单元简化示意图。
图13A与图13B显示具有内连接第二节点纵行的栅极二极管非挥发存储单元阵列，进行能带间感测的简化示意图。
图14A与图14B为不具有内连接第二节点纵行的栅极二极管非挥发存储单元阵列，进行能带间感测的简化示意图。
图15A与图15B为具有内连接第二节点纵行的栅极二极管非挥发存储单元阵列，进行能带间感测的简化示意图，其中二极管结构的掺杂安排是异于图13A、图13B、图14A、与图14B。
图16A与图16B显示不具有内连接第二节点纵行的栅极二极管非挥发存储单元阵列，进行能带间感测的简化示意图，其中二极管结构的掺杂安排是异于图13A、图13B、图14A、与图14B。
图17A与图17B为不具有内连接第二节点的相邻栅极二极管非挥发存储单元，在特定单元(selected cell)上进行电子隧穿注入的简化示意图。
图18A与图18B为不具有内连接第二节点的相邻栅极二极管非挥发存储单元，在特定单元上进行能带间热空穴注入的简化示意图。
图19A、图19B、图19C为栅极二极管非挥发存储单元阵列的剖面图，其中不同阵列之间，字符线、第一节点纵行、与第二节点纵行具有不同的内连接。
图20是具有栅极二极管非挥发存储单元阵列与控制电路的集成电路简化示意图。
图21A-21H显示栅极二极管非挥发存储阵列的一种制作流程图范例。
图22显示没有交错的隔离氧化层的相邻栅极二极管非挥发存储单元的简化示意图，且在相邻栅极二极管非挥发存储单元之间会有漏电流。
图23A显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自栅极端的电子隧穿注入，以电性隔离相邻的栅极二极管非挥发存储单元。
图23B显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自二极管端的电子隧穿注入，以电性隔离相邻的栅极二极管非挥发存储单元。
图23C显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自二极管端的热电子注入，以电性隔离相邻的栅极二极管非挥发存储单元。
图24A显示具有交错的电荷储存结构以电性隔离相邻栅极二极管非挥发存储单元的简化示意图。
图24B显示具有交错的隔离电荷储存结构以电性隔离相邻栅极二极管非挥发存储单元的简化示意图，此交错的隔离电荷储存结构以及与资料储存相关的电荷储存结构辈分被特别标示出来。
图25A为一栅极电压与电流关系图，其显示在经由电子隧穿注入的电性隔离相邻栅极二极管非挥发存储单元操作之后的电性隔离有效程度。
图25B为一栅极电压与电流关系图，其显示在经由电子隧穿注入的电性隔离相邻栅极二极管非挥发存储单元操作之前与之后，相邻栅极二极管非挥发存储单元的资料储存表现。
图26A为一栅极电压与电流关系图，其显示在经由基板热电子注入的电性隔离相邻栅极二极管非挥发存储单元操作之后的电性隔离有效程度。
图26B为一栅极电压与电流关系图，其显示在经由基板热电子注入的电性隔离相邻栅极二极管非挥发存储单元操作之前与之后，相邻栅极二极管非挥发存储单元的资料储存表现。
具体实施方式
图1至图19的栅极二极管非挥发存储单元可以利用图20至图25所描述具有电性隔离结构来取代。亦即，在图20至图25所描述的实施例中，图1至图19所示位于邻近存储装置之间的隔离氧化物可以被隔离电荷储存结构所取代。
图1为栅极二极管非挥发存储单元的简化示意图，节点102与104由接合分隔形成二极管。电荷储存结构与介电结构的组合106实质围绕第一二极管节点102。电荷储存结构与介电结构组合106亦部分连接至第二二极管节点104。在此剖面图中，第二二极管节点104两边的介电层110，将第二二极管节点104与邻近装置隔绝，例如其它栅极二极管非挥发存储单元。
图2A、图2B、图2C均为栅极二极管非挥发存储单元的简化示意图，其显示采用不同材料的电荷储存结构。图2A中，电荷捕捉材料结构202区域性储存电荷，其是将正电荷储存于二极管接合的电荷捕捉材料附近。氧化结构是位于电荷捕捉材料结构202与栅极结构之间，同时位于电荷捕捉材料结构202与二极管结构之间。电荷捕捉材料结构202与栅极结构之间的介电材料代表材质包括二氧化硅与氮氧化硅，其厚度约为5-10纳米，或可采用其它类似高介电常数材料，例如Al2O3。电荷捕捉材料结构202与二极管结构间介电材料的代表物质包括二氧化硅与氮氧化硅，其厚度约为2-10纳米，亦可采用其它类似高介电常数材料。
电荷储存结构的代表物质，包含氮化硅，其厚度约为3-9纳米，亦可采用其它类似高介电常数材料，包含Al2O3、HfO2等金属氧化物。
某些实施例中，栅极包含一种材料，其功率函数大于N型硅的内部功率函数，或大于4.1eV，较佳实施例中大于4.25eV，或包含大于5eV的例子。代表性的栅极材料包含p型多晶硅、TiN、Pt、以及其它高功率函数的金属与材料。其它具有相对高功率函数的材料亦可作为本技术的实施例，包括但不限于Ru、Ir、Ni、与Co等金属，亦包括但不限于Ru-Ti、Ni-Ti、金属氮化物、RuO2、与金属氧化物等材料。相较于典型n型多晶硅栅极，高功率函数的栅极材料可对电子隧穿产生更高的注入能障。具有二氧化硅顶部介电层的n型多晶硅栅极，其注入能障约为3.15eV。因此，本发明的实施例所采用的栅极与顶部介电材料，其注入能障均高于3.15eV，较佳实施例高于3.4eV，更佳的实施例中高于4eV。具有二氧化硅顶部介电层的p型多晶硅栅极，其注入能障约为4.25eV，同时，相对于具有二氧化硅顶部介电层的n型多晶硅栅极，其可将会聚单元(Converged cell)的临界电压下降约2V。
图2B显示类似图2A的栅极二极管非挥发存储单元，但具有浮动栅极204，其通常由多晶硅制成。图2C显示类似图2A的栅极二极管非挥发存储单元，但具有纳米粒子电荷储存结构206。
各电荷储存结构均可储存一个或多个位，举例而言，若各电荷储存结构均储存二位，则会在栅极二极管非挥发存储单元中形成四个不连续的电荷储存状态。
在某些实施例中，程序化是指在电荷捕捉结构中制造更多净正电荷，例如可由电荷储存结构中移除电子或者增加空穴；另一方面，擦除则代表在电荷捕捉结构中制造更多净负电荷，例如由电荷储存结构中增加电子或者移除空穴。然而，在某些实施例中，程序化是指增加电荷储存结构中的净负电荷，而擦除则代表在电荷储存结构中增加净正电荷。此一步骤可以采用多种电荷移动机制，例如价带间隧穿，包括热载子注入、电场引致隧穿、以及由基材直接隧穿。
图3A、图3B、图3C与图3D为栅极二极管非挥发存储单元的简化示意图，其显示二极管结构的多种实施例，例如pn二极管与萧特基二极管。在图3A与图3B中，二极管结构为pn二极管。图3A中，实质上由电荷储存结构与介电结构的组合包围的第一节点302是掺杂为n型，第二节点304则掺杂为p型。图3B中的栅极二极管非挥发存储单元是与图3A中的节点材料交换，例如实质上由电荷储存结构与介电结构的组合包围的第一节点312是掺杂为p型，第二节点314则掺杂为n型。图3C、与图3D中，二极管结构为萧特基二极管。图3C中，实质上由电荷储存结构与介电结构的组合包围的第一节点322是为金属材料，而第二节点324是为半导体材料。而图3D的栅极二极管非挥发存储单元是将图3C中的节点材料互换，因此实质上由电荷储存结构与介电结构的组合包围的第一节点332是为半导体材料，而第二节点334则为金属材料。
图4A、图4B为栅极二极管非挥发存储单元的简化示意图，其为pn二极管具有同质接合的实施例。图4A中，二极管结构的第一节点402与第二节点404的材料均为硅。图4B中，二极管结构的第一节点412与第二节点414的材料均为锗。由于相较于硅而言，锗的能带较小，相较于图4A而言，图4B的栅极二极管非挥发存储单元可产生较大的能带间电流。无论在同质接合二极管结构中采用何种材料，二极管结构均可为单晶或多晶。多晶设计可形成较高的存储单元密度，因其可在垂直方向之上沉积多层存储单元。
图5显示栅极二极管非挥发存储单元的简化示意图，其中显示具有异质接合的pn二极管实施例。实质上由电荷储存结构与介电结构的组合包围的第一节点502是以锗做为材料，而第二节点504的材料为硅。第一节点502与第二节点504是以阶级化的转换层接合506连结。
图6A与图6B为栅极二极管非挥发存储单元进行电子隧穿注入的简化示意图。图6A中，电子隧穿注入机制是将电子自偏压-10V的由栅极结构608移动至电荷储存结构606。第一二极管节点602是施以10V偏压或者浮动，第二二极管节点604是施以10V偏压。图6B中，电子隧穿注入机制是将电子由偏压-10V或浮动的第一二极管节点602移动至电荷储存结构606。栅极结构608是施以10V偏压，第二二极管节点604是施以-10V偏压。
图7A与图7B为栅极二极管非挥发存储单元进行能带间热电子注入的示意图。图7A中，能带间热电子注入将电子由二极管结构移至电荷储存结构606。n型第一二极管节点602的偏压为0V，栅极结构608的偏压为10V，电子空穴对造成的空穴流入-5V偏压的p+型第二节点604。图7B中，能带间热电子注入将电子由二极管结构移至电荷储存结构606。n型第二二极管节点604的偏压为0V，栅极结构608的偏压为10V，电子空穴对造成的空穴流入-5V偏压的p+型第一节点602。
图8A与图8B为栅极二极管非挥发存储单元进行空穴隧穿注入的简化示意图。图8A中，空穴隧穿注入机制将空穴由偏压为10V的栅极结构608移动至电荷储存结构606中。第一二极管节点602的偏压为-10V或浮动，第二二极管节点604的偏压为-10V。图8B中，空穴隧穿注入机制将空穴由偏压为-10V或浮动的第一二极管节点602移动至电荷储存结构606。栅极结构608的偏压为-10V，第二二极管节点604的偏压为10V。
图9A与图9B为栅极二极管非挥发存储单元进行能带间热空穴注入的示意图。图9A中，能带间热空穴注入将空穴由二极管结构移至电荷储存结构606。p型第一二极管节点602的偏压为0V，栅极结构608的偏压为-10V，所产生的电子空穴中的电子流入5V偏压的N+型第二节点604。图9B中，能带间热空穴注入将空穴由二极管结构移至电荷储存结构606。p型第二二极管节点604的偏压为0V，栅极结构608的偏压为-10V，所产生的电子空穴中的电子流入5V偏压的n+型第一节点602。
流经二极管结构的能带间电流，可利用垂直电场与侧向电场结合，极为精准地决定电荷储存结构中电荷储存状态的改变。较大的垂直与侧向电场，可引发较强的价带间电流。偏压调整施加于多个终端之上，由此可使能带弯曲，使其足以引发二极管结构中足够的能带间电流，但同时可以保持二极管节点之间够低的电位差，以防止产生程序化或擦除的动作。
依据本发明多种实施例的偏压调整，二极管结构是受到反向偏压。此外，栅极结构所加的电压，使能带产生变化，足以在二极管结构中造成能带间隧穿效应。二极管结构中的一节点具有高掺杂浓度，其可在空间电荷区域造成高电荷密度，且利用电压改变时造成的短小空间电荷区域，造成能带剧烈改变。价电带中的电子，由二极管结构接合的一面隧穿越过禁止带，进入另一面的传导带，同时顺着位能垒向下飘移深入N型二极管结构点中。同样地，空穴由n型二极管结构节点远离，向上飘移至位能垒，移向p型二极管结构节点。
栅极结构的电压，利用位于二极管结构与电荷储存结构之间的介电结构，控制二极管结构部分的电压。当栅极结构的负电压提高时，此一介电结构造成的二极管结构部分负电压亦同时提高，引起二极管结构中更剧烈的能带弯曲。能带间电流增加，至少造成(1)变化能带一侧上的被占有的电子能阶，与另一侧未被占有的电子能阶，二者间重叠增加；以及(2)被占有的电子能阶与未被占有的电子能阶间的能障宽度减低。(见Sze，Physics ofSemiconductor Devices，1981)
储存于电荷储存结构上的净负电荷或者净正电荷，更会影响能带弯曲的程度。依据高斯定理，在二极管结构的栅极结构上施加负电压时，二极管结构在接近电荷储存结构的部分受到较强电场，因该部分具有相对较多的净负电荷。同样地，在二极管结构的栅极结构上施加正电压时，二极管结构在接近电荷储存结构的部分受到较强电场，因该部分具有相对较高的净正电荷。
读取、程序化、与擦除的不同偏压调整，显示一种细致的平衡。读取时，二极管结构终端间的电位差，不应造成大量的电荷载子穿过介电层，到达电荷储存结构，并因此影响电荷储存状态。另一方面，就程序化与擦除而言，二极管结构终端间的电位差，必须足以引起一定数量的电荷载子穿越介电层，并由能带间热载子注入影响电荷储存状态。
图10A与图10B为栅极二级体非挥发存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，以进行能带间感应的简化示意图。图10A与图10B中，能带间感应机制在二极管结构中建立电子空穴对。由此而生的电子，流入以2V的偏压N+型第一二极管节点602，而空穴则流入以0V的偏压p型第二二极管节点604。栅极结构608的偏压为-10V。在图10A中，电荷储存结构606利用n+型第一二极管节点602与p型第二二极管节点604之间的二极管接合，储存相对较多的净负电荷。在图10B中，电荷储存结构606利用n+型第一二极管节点602与p型第二二极管节点604之间的二极管接合，储存相对较多的净正电荷。相较于图10B，图10A的二极管结构具有较大的能带弯曲，同时流入图10A的能带间感应电流亦较高。
图11A与图11B为栅极二级体非挥发存储单元，利用不同数量的净正电荷与净负电荷特性化电荷储存结构，以进行能带间感应的简化示意图，但与图10A及图10B具有不同的二极管节点安排。尤其，二极管结构具有p+型第一节点602，是由电荷储存结构与介电结构的组合所实质包围，而第二节点604则为n型。能带间感应机制在二极管结构中建立电子空穴对。由此而生的空穴，流入以-2V的偏压p+型第一二极管节点602，而电子则流入以0V的偏压n型第二二极管节点604。栅极结构608的偏压为10V。在图11A中，电荷储存结构606利用p+型第一二极管节点602与n型第二二极管节点604之间的二极管接合，储存相对较多的净负电荷。在图11B中，电荷储存结构606利用p+型第一二极管节点602与n型第二二极管节点604之间的二极管接合，储存相对较多的净正电荷。相较于图11A，图11B的二极管结构具有较大的能带弯曲，同时流入图11B的能带间感应电流亦较高。
在其它实施例中，二极管结构的第二节点掺杂浓度较高，而实质上由电荷储存与介电结构的组合所包围的第一节点掺杂浓度较低。
图12A与图12B为相邻栅极二极管非挥发存储单元的简化示意图，分别显示有内连接第二节点以及无内连接第二节点的二种情况。图12A中，相邻栅极二极管非挥发存储单元，个别具有第二节点1204与1205。相邻栅极二极管非挥发存储单元的第二节点1204与1205，均延伸穿越氧化层，该氧化层分隔两个第二节点1204与1205的上方部分；同时，两节点均连接至共同节点结构1214。此共同节点结构对此二相邻栅极二极管非挥发存储单元而言，其作用即如共同位线。图12B中，第二节点1204与1205均未延伸穿越分隔二个节点的氧化层。第二节点1204与1205即视为分别的位线，而两个节点非属同一位线。
图13A与图13B是为栅极二极管非挥发存储单元阵列的简化示意图，其具有内连接第二节点纵行，以进行能带间感测。二极管结构的第一节点纵行，实质上是由电荷储存结构与介电结构所包围，其为n型，而二极管结构的第二节点纵行为p型。二极管结构的相邻第二节点纵行，延伸穿越分隔不同第二节点纵行上方部分的氧化物，同时连接至一共同位线结构。图13A中，二极管结构的第一节点纵行是以位线标志DL1至DL6代表，第二节点纵行则由位线标志CL代表，字符线则以字符线标志WL1至WL6代表。图13B中，是对二极管纵行与字符线施加电压。第一节点纵行DL3的偏压为2V，其余第一节点纵行的偏压则为0V。第二节点纵行的偏压为0V。字符线WL5的偏压为-10V，其余字符线的偏压则为0V。能带间感测，即由此在字符线WL5与第一节点纵行DL3交会处的栅极二极管存储单元上进行。由量测穿越第一节点纵行DL3或第二节点纵行CL的电流，即可知悉此栅极二极管存储单元的电荷储存结构的电荷储存状态。
图14A与图14B为栅极二极管非挥发存储单元阵列进行能带间感测的简化示意图，其中第二节点纵行不具有内连结。不同于图13A与图13B所示的第二节点纵行共同内连接位线结构，图14A与图14B二极管结构的相邻第二节点纵行是视为个别的位线。图14A中，二极管结构的第二节点纵行具有位线标志CL1至CL6。图14B中，是对第二节点二极管纵行与字符线施加电压。第一节点纵行DL3的偏压为2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字符线WL5的偏压为-10V，其余字符线的偏压为0V。能带间感测即可在栅极二极管存储单元中字符线WL5与第一节点纵行DL3/第二节点纵行CL3的交会处进行。由量测流经第一节点纵行DL3或第二节点纵行CL3的电流，即可知悉栅极二极管存储单元中，电荷储存结构的电荷储存状态。
图15A与图15B为栅极二极管非挥发存储单元阵列进行能带间感测的简化示意图，其中第二节点纵行具有内连结，其中二极管结构的掺杂安排是相异于图13A、图13B、图14A与图14B。图15A与图15B中，二极管结构的第一节点纵行，实质上是由电荷储存结构与介电结构所包围，其为p型，而二极管结构的第二节点纵行为n型。类似于图13A与图13B，二极管结构的相邻第二节点纵行，延伸穿越分隔不同第二节点纵行上方部分的氧化物，同时连接至一共同位线结构。图15A中，二极管结构的第一节点纵行具有位线标志DL1至DL6，第二节点纵行具有位线标志CL。图15B中，是对二极管纵行与字符线施加电压。第一节点纵行DL3的偏压为-2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字符线WL5的偏压为10V，其余字符线的偏压为0V。能带间感测即可在栅极二极管存储单元中字符线WL5与第一节点纵行DL3的交会处进行。由量测流经第一节点纵行DL3或第二节点纵行CL的电流，即可知悉此栅极二极管存储单元中，电荷储存结构的电荷储存状态。
图16A与图16B为没有共同节点纵行的栅极二极管非挥发存储单元阵列进行能带间感测的简化示意图，其中二极管结构的掺杂安排是类似于图15A与图15B。并不像图15A与图15B中具有共同节点纵行的第二节点纵行，图16A与图16B二极管结构的相邻第二节点纵行是视为个别的位线。图16A中，二极管结构的第二节点纵行具有位线标志CL1至CL6。第16B图中，是对第二节二极管纵行与字符线施加电压。第一节点纵行DL3的偏压为-2V，其余第一节点纵行则为0V。第二节点纵行的偏压为0V。字符线WL5的偏压为10V，其余字符线的偏压为0V。能带间感测即可在栅极二极管存储单元中字符线WL5与第一节点纵行DL3/第二节点纵行CL3的交会处进行。由量测流经第一节点纵行DL3或第二节点纵行CL3的电流，即可知悉此栅极二极管存储单元中，电荷储存结构的电荷储存状态。
图17A与图17B为相邻栅极二极管非挥发存储单元，其第二节点并未连接在一起，进行如同图6A电子隧穿注入的简化示意图，但仅于特定单元上进行。图17A中，电子隧穿注入机制，将电子由利用-10V偏压的栅极结构608移动至电荷储存结构606与607中。第一二极管节点602与603具有偏压10V或者为浮动，第二二极管节点604与605具有偏压10V。图17B中，第一二极管节点602具有偏压10V或者为浮动，但第一二极管节点603则具有偏压-10V。电子隧穿注入机制选择性地，将电子由以-10V的偏压的栅极结构608移动至电荷储存结构606中，但不会移动至电荷储存结构607中。在其它实施例中，电子隧穿注入机制如图6B所示，将电子由第一二极管节点移动至电荷储存结构中，但仅发生于特定单元上。其它实施例中，空穴隧穿注入机制如图8A所示，将空穴由栅极结构移动至电荷储存结构中，但仅发生于特定单元上。其它实施例中，空穴隧穿注入机制如图8B所示，将空穴由第一二极管节点移动至电荷储存结构中，但仅发生于特定单元之上。
图18A与图18B为不具内连接第二节点的相邻栅极二极管非挥发存储单元，其中特定单元上发生如图9B所示的能带间热空穴注入的简化示意图，但仅于特定单元上进行。图18A中，能带间热空穴注入机制将空穴由二极管结构移动至电荷储存结构606的中。P型第二二极管节点604与605的偏压为0V，栅极结构608的偏压为-10V，而电子空穴对所产生的电子，流入由5V偏压的n+型第一节点602与603。图18B中，第一节点602的偏压为5V，但第一节点603的偏压为0V。能带间热空穴注入机制选择性地将空穴由二极管结构移动至电荷储存结构606，但不会将之移动到电荷储存结构607。在其它实施例中，能带间热空穴注入机制在特定单元上，选择性地将空穴由具有p型第一二极管节点与n+型第二二极管节点的二极管结构，移动至如图9A所示的电荷储存结构中，但仅发生于特定单元之上。在其它实施例中，能带间热空穴注入机制在特定单元上，选择性地将电子由具有p+型第一二极管节点与n型第二二极管节点的二极管结构，移动至如图7B所示的电荷储存结构中，但仅发生于特定单元之上。在其它实施例中，能带间热电子注入机制在特定单元上，选择性地将电子由具有n型第一二极管节点p+型第二二极管节点的二极管结构，移动至如图7A所示的电荷储存结构中，但仅发生于特定单元之上。
图19A、图19B、与图19C为栅极二极管非挥发存储单元多重阵列的分解示意图，其中不同阵列之间，具有不同的字符线、第一节点纵行、与第二节点纵行的内连接安排方式。各个阵列之间垂直排列，即如图16A与图16B所示的。虽然利用绝缘氧化物1904而垂直分隔的多个阵列，皆是属于相同的集成电路的一部份，但仍以分解方式显示多个阵列，显示上述阵列中的所有字符线与位线标志。
图19A中，相异阵列1900与1902具有内连接。阵列1900的字符线与阵列1902的字符线均以WL1至WL6标记。然而，相异阵列的第一节点纵行与第二节点纵行是个别独立。阵列1900的第一节点纵行是标记为DL1至DL6，阵列1902的第一节点纵行是标记为DL7至DL12。阵列1900的第二节点纵行是标记为CL1至CL6，阵列1902的第二节点纵行是标记为CL7至CL12。
图19B中，相异阵列1910与1912是个别独立。阵列1910的字符线标记为WL1至WL6，阵列1912的字符线标记为WL7至WL12。然而，相异阵列1910与1912的第一节点纵行与第二节点纵行具有内连接。阵列1910与阵列1912的第一纵行均标记为DL1至DL6，而其第二纵行均标记为CL1至CL6。
图19C中，相异阵列1920与1922的字符线，与其第一节点纵行及第二节点纵行均各自独立。阵列1920的字符线标记为WL1至WL6，阵列1922的字符线标记为WL7至WL12。阵列1920的第一节点纵行标记为DL1至DL6，阵列1922的第一节点纵行标记为DL7至DL12。阵列1920的第二节点纵行标记为CL1至CL6，阵列1922的第二节点纵行标记为CL7至CL12。
在其它实施例中，多个阵列的第二节点纵行具有内连接，由此多个阵列中的特定阵列可具有共同位线结构，以供阵列的第二节点纵行所用，或供所有阵列之用。在其它实施例中，第一节点纵行为n型，而第二节点纵行为p型。
图20显示集成电路的简化示意图，其中具有栅极二极管非挥发存储单元与控制电路的阵列。集成电路2050，包含在半导体基材上，利用栅极二极管非挥发存储单元完成的存储阵列2000。栅极二极管存储单元阵列2000可能为个别单元(individual cell)、内连接阵列、或内连接的多个阵列。列译码器2001与多个字符线2002，沿着存储阵列2000中的横列耦合。行译码器2003与多个位线2004，沿着存储阵列2000中的纵列耦合。地址是由总线2005提供给行译码器2003与列译码器2001。方块2006中的感测放大器与资料输入结构经由数据总线2007与行译码器2003耦合。资料由集成电路2050上的输入/输出端口提供给资料输入线2011，或者由集成电路2050其它内部/外部的资料源，输入至方块2006中的资料输入结构。资料由方块2006中的感测放大器，经由资料输出线2015，提供至集成电路2050，或提供至集成电路2050内部/外部的其它资料终端。偏压调整状态机构2009控制偏压调整供应电压2008的运作，例如擦除验证电压与程序化验证电压，以及利用诸如能带间电流，安排程序化、擦除、与读取存储单元。
图21A到图21H显示栅极二极管非挥发存储单元多个阵列的制作流程示意图。图21A显示硅基材2102之上具有氧化物层2104，以及氧化物层2104之上的p型多晶硅层2112。图21B中，形成牺牲氧化层2116与氮化物2118。然后进行浅沟道隔离，以形成多个p型多晶硅结构2113。在图21C中，将牺牲氧化层2116与氮化物2118除去。此多个p型多晶硅结构2113在进行离子布值，形成栅极二极管非挥发存储单元的p型第二节点2114与n+型第一节点2121。在图21D中，形成电荷储存结构与介电结构的组合2123与栅极多晶硅2132，以完成栅极二极管非挥发存储单元的第一阵列。图21E中，形成另一层氧化物2104与另一层p型多晶硅2112。图21F至图21H中，实际上乃是重复图21B到图21D的步骤，以形成另一个栅极二极管非挥发阵列，使其垂直置放于先前的第一阵列之上。
图22显示没有交错的隔离氧化层的相邻栅极二极管非挥发存储单元的简化示意图，且在相邻栅极二极管非挥发存储单元之间会有漏电流。此相邻栅极二极管非挥发存储单元共享一共同栅极2208。左方的栅极二极管非挥发存储单元还包含电荷储存结构2201A，其具有伴随的储存介电结构，以及一二极管结构其具有一第一节点2202A与一第二节点2204A。右方的栅极二极管非挥发存储单元还包含电荷储存结构2201B，其具有伴随的储存介电结构，以及一二极管结构其具有一第一节点2202B与一第二节点2204B。因为没有交错的隔离氧化层在相邻的栅极二极管非挥发存储单元之间，所以在相邻栅极二极管非挥发存储单元之间会有显著的漏电流2220存在。此外，每一栅极二极管非挥发存储单元的二极管结构会有一个小的开启电压。
图23A显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自栅极端的电子隧穿注入，以电性隔离相邻的栅极二极管非挥发存储单元。栅极2208偏压为-20V，每一栅极二极管非挥发存储单元的二极管结构的第一节点2206A、2206B是接地或是浮动，而每一栅极二极管非挥发存储单元的二极管结构的共同第二节点2204A、2204B则是接地。
图23B显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自二极管端的电子隧穿注入，以电性隔离相邻的栅极二极管非挥发存储单元。栅极2208偏压为20V，每一栅极二极管非挥发存储单元的二极管结构的第一节点2206A、2206B是接地，而每一栅极二极管非挥发存储单元的二极管结构的第二节点2204A、2204B则也是接地。
图23C显示相邻栅极二极管非挥发存储单元的简化操作示意图，经由自二极管端的热电子注入，以电性隔离相邻的栅极二极管非挥发存储单元。栅极2208偏压为10V，每一栅极二极管非挥发存储单元的二极管结构的n型第一节点2206A、2206B是4V，而每一栅极二极管非挥发存储单元的二极管结构的p型第二节点2204A、2204B则是接地。更深的n型阱区或基板2340则是-2V。
图24A显示具有交错的电荷储存结构以电性隔离相邻栅极二极管非挥发存储单元的简化示意图。虽然在相邻栅极二极管非挥发存储单元之间没有交错隔离氧化层的存在，在相邻栅极二极管非挥发存储单元之间仍有电性隔离而可以除去其间的显著漏电流2422。此外，每一栅极二极管非挥发存储单元的二极管结构会有一个大的开启电压。
图24B显示具有交错的隔离电荷储存结构以电性隔离相邻栅极二极管非挥发存储单元的简化示意图，此交错的隔离电荷储存结构以及与资料储存相关的电荷储存结构辈分被特别标示出来。左方的栅极二极管非挥发存储单元还包含电荷储存结构，特别是2452A和2454A，其储存栅极二极管非挥发存储单元的资料于左侧。因为电荷储存结构2452A和2454A储存空穴，所以此栅极二极管非挥发存储单元的左侧是位于一程序化状态。右方的栅极二极管非挥发存储单元亦包含电荷储存结构，特别是2452B和2454B，其储存栅极二极管非挥发存储单元的资料于右侧。因为电荷储存结构2452B和2454B储存电子，所以此栅极二极管非挥发存储单元的右侧是位于一擦除状态。此隔离电荷储存结构2460中所储存的电子可以将栅极二极管非挥发存储单元的左右两侧电性隔离。
图25A为一栅极电压与电流关系图，其显示在经由电子隧穿注入的电性隔离相邻栅极二极管非挥发存储单元操作之后的电性隔离有效程度。纵轴上的ID(A)代表相邻元件之间的开启电流。轨迹2502代表相邻栅极二极管非挥发存储单元的初始临界电压Vt量测结果。经由傅勒-诺丁汉电子隧穿注入于此隔离电荷储存结构的电性隔离操作之后，轨迹2504显示临界电压Vt增加4V左右，即代表了电性隔离。经过一循环的程序化及擦除操作之后，轨迹2506亦显示临界电压Vt增加4V左右，也代表了电性隔离。轨迹2504和2506几乎是完全一致的。此量测条件为Vd＝1V、Vg＝0～8V、Vb＝Vs＝0V。此+FN注入条件为Vg＝20V、Vd＝Vb＝Vs＝0V、2ms。此能带间程序化条件为Vg＝-11V、Vd＝4V、Vb＝Vs＝0V、200μs。在一范例中，Vd和Vs分别对应图23A中相同掺杂电荷型态的栅极二极管第一节点2206A和2206B；Vb则对应图23A中相反掺杂电荷型态的共同第二节点2204A和2204B；而Vg则对应图23A中的栅极2208。
图25B为一栅极电压与电流关系图，其显示在经由电子隧穿注入的电性隔离相邻栅极二极管非挥发存储单元操作之前与之后，相邻栅极二极管非挥发存储单元的资料储存表现。轨迹2508代表初始Vbtb量测结果，其绘示电性隔离相邻栅极二极管非挥发存储单元操作之前的栅极电压与能带间电流的关系。在经由傅勒-诺丁汉电子隧穿注入于此隔离电荷储存结构的电性隔离操作之前，即进行程序化操作，其结果显示于轨迹2510。又在经由傅勒-诺丁汉电子隧穿注入于此隔离电荷储存结构的电性隔离操作之前，即进行程序化和擦除操作循环，其结果显示于轨迹2511。在经由傅勒-诺丁汉电子隧穿注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化操作，其结果显示于轨迹2512。又在经由傅勒-诺丁汉电子隧穿注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化和擦除操作循环，其结果显示于轨迹2513。此量测条件为Vd＝1V、Vg＝0～-10V、Vb＝Vs＝0V。此能带间程序化条件为Vd＝4V、Vg＝-11V、Vb＝Vs＝0V、200μs。此+FN擦除条件为Vg＝18V、Vd＝Vb＝Vs＝0V、2ms。在一范例中，Vd和Vs分别对应图23A中相同掺杂电荷型态的栅极二极管第一节点2206A和2206B；Vb则对应图23A中相反掺杂电荷型态的共同第二节点2204A和2204B；而Vg则对应图23A中的栅极2208。由此显示，于电性隔离操作之后，程序化和擦除操作可以使相邻栅极二极管非挥发存储单元在较佳的电性隔离情况下进行。
图26A为一栅极电压与电流关系图，其显示在经由基板热电子注入的电性隔离相邻栅极二极管非挥发存储单元操作之后的电性隔离有效程度。纵轴上的ID(A)代表相邻元件之间的开启电流。轨迹2602代表相邻栅极二极管非挥发存储单元的初始临界电压Vt量测结果。经由第一次基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，轨迹2604显示临界电压Vt增加2V左右，即代表了改善的电性隔离。经过第一次的程序化及擦除操作循环之后，轨迹2606亦显示临界电压Vt增加2V左右，代表了电性隔离操作并没有改变临界电压。轨迹2604和2606几乎是完全一致的。在经由第二次基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，轨迹2608显示临界电压Vt又增加了2V左右，代表了进一步改善的电性隔离。经过第二次的程序化及擦除操作循环之后，轨迹2610亦显示临界电压Vt又增加了2V左右，代表了电性隔离操作并没有改变临界电压。轨迹2608和2610几乎是完全一致的。此量测条件为Vd＝1V、Vg＝0～8V、Vb＝Vs＝0V。此基板热电子注入条件为Vg＝12V、Vd＝Vs＝4V、Vb＝0V、VDNW＝-2V、2ms。在一范例中，Vd和Vs分别对应图23A中相同掺杂电荷型态的栅极二极管第一节点2206A和2206B；Vb则对应图23A中相反掺杂电荷型态的共同第二节点2204A和2204B；VDNW则对应图23C中的底部基板2340；而Vg则对应图23A中的栅极2208。
图26B为一栅极电压与电流关系图，其显示在经由基板热电子注入的电性隔离相邻栅极二极管非挥发存储单元操作之前与之后，相邻栅极二极管非挥发存储单元的资料储存表现。轨迹2612代表初始相邻栅极二极管非挥发存储单元操作之前的栅极电压与能带间电流的关系量测结果。在经由基板热电子注入于此隔离电荷储存结构的电性隔离操作之前，即进行程序化操作，其结果显示于轨迹2614。又在经由基板热电子注入于此隔离电荷储存结构的电性隔离操作之前，即进行程序化和擦除操作循环，其结果显示于轨迹2615。在经由基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化操作，其结果显示于轨迹2616。又在经由基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化和擦除操作循环，其结果显示于轨迹2617。在经由第二次基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化操作，其结果显示于轨迹2618。又在经由第二次基板热电子注入于此隔离电荷储存结构的电性隔离操作之后，再进行程序化和擦除操作循环，其结果显示于轨迹2619。因为在每一次电性隔离操作之前和之后，程序化状态及擦除状态是类似的，此电性隔离操作并不会干扰正常的程序化及擦除操作。此量测条件为Vd＝1V、Vg＝0～-10V、Vb＝Vs＝0V。此基板热电子注入条件为Vg＝12V、Vd＝Vs＝4V、Vb＝0V、VDNW＝-2V、2ms。此能带间程序化条件为Vd＝5V、Vg＝-11V、Vb＝Vs＝0V、200μs。此+FN擦除条件为Vg＝15V、Vd＝Vb＝Vs＝0V、2ms。在一范例中，Vd和Vs分别对应图23A中相同掺杂电荷型态的栅极二极管第一节点2206A和2206B；Vb则对应图23A中相反掺杂电荷型态的共同第二节点2204A和2204B；而Vg则对应图23A中的栅极2208。
整体而言，图25A、图25B、图26A和图26B显示，无论此电性隔离机制是经由傅勒-诺丁汉电子隧穿注入此隔离电荷储存结构或是基板热电子注入此隔离电荷储存结构，均可根据临界电压Vt的改变达成电性隔离，而且根据程序化及擦除状态的能带间电流量测知悉操作行为并未改变。所增加的临界电压Vt是对应于由图22所示减少的击穿电流。
在其它的实施例中，储存于此隔离电荷储存结构中的电荷包括空穴，以电性隔离相邻存储装置的空穴电流。
本发明的较佳实施例与范例详细揭露如上，惟应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技术的人而言，自可轻易依据权利要求范围对相关技术进行修改与组合。

Claims (20)

1、一种存储元件集成电路，包含：
一电荷储存结构；
一个或多个储存介电结构，其至少部分位于该电荷储存结构与一二极管结构之间，且至少部分位于该电荷储存结构与一栅极电压源之间；
该二极管结构中具有一第一节点与一第二节点，其是由一接合所分隔，该接合由该电荷储存结构及该一个或多个储存介电结构所覆盖，该二极管结构具有一截面，在其中该第二节点具有相对部分其由储存在一个或多个隔离电荷储存结构内的电荷而与相邻资料储存元件的二极管结构电性隔离，该一个或多个隔离电荷储存结构位于该二极管结构的该第二节点与该相邻资料储存元件之间。
2、如权利要求1所述的存储元件集成电路，其中该二极管结构的该第二节点包含一第一材料，且该二极管结构具有该截面，在其中该第二节点具有相对部分其实体地由该第一材料与该相邻资料储存元件的二极管结构连接而不需要交错的沟道。
3、如权利要求1所述的存储元件集成电路，其中该二极管结构的该第二节点包含一第一材料，且该二极管结构具有该截面，在其中该第二节点具有相对部分其实体地由该第一材料与该相邻资料储存元件的二极管结构连接而不需要交错的沟道，且该一个或多个隔离电荷储存结构中所储存的该电荷是自将该第二节点与该相邻资料储存元件的二极管结构实体连接的该第一材料注入。
4、如权利要求1所述的存储元件集成电路，其中该二极管结构的该第二节点包含一第一材料，且该二极管结构具有该截面，在其中该第二节点具有相对部分其实体地由该第一材料与该相邻资料储存元件的二极管结构连接而不需要交错的沟道，且该一个或多个隔离电荷储存结构中所储存的该电荷是自该第二节点与该相邻资料储存元件的二极管结构实体连接的该第一材料隧穿而注入。
5、如权利要求1所述的存储元件集成电路，其中该二极管结构的该第二节点包含一第一材料，且该二极管结构具有该截面，在其中该第二节点具有相对部分其实体地由该第一材料与该相邻资料储存元件的二极管结构连接而不需要交错的沟道，且该一个或多个隔离电荷储存结构中所储存的该电荷是为热电荷而自将该第二节点与该相邻资料储存元件的二极管结构实体连接的该第一材料注入。
6、如权利要求1所述的存储元件集成电路，其中该电荷储存结构与该隔离电荷储存结构是一共同电荷储存结构的一部分。
7、如权利要求1所述的存储元件集成电路，其中该电荷储存结构与该隔离电荷储存结构是一共同电荷储存结构的一部分，且该隔离电荷储存结构被隔离介电结构围绕，该隔离介电结构与该储存介电结构是一共同介电结构的一部分。
8、如权利要求1所述的存储元件集成电路，其中该栅极电压源覆盖该隔离电荷储存结构。
9、如权利要求1所述的存储元件集成电路，其中该栅极电压源覆盖该隔离电荷储存结构，且储存于该一个或多个隔离电荷储存结构内的该电荷是自该栅极电压源注入。
10、如权利要求1所述的存储元件集成电路，其中该电荷储存结构具有一电荷储存状态，其是由量测在反向偏压时流经该第一节点与该第二节点之间的电流所决定。
11、如权利要求1所述的存储元件集成电路，还包含：
控制电路，与该电荷储存结构和该二极管结构耦接，以进行以下操作：
施加一第一偏压调整以决定该电荷储存结构的一电荷储存状态；以及
量测在反向偏压时流经该二极管结构的电流以决定该电荷储存结构的该电荷储存状态。
12、如权利要求1所述的存储元件集成电路，还包含：
控制电路，与该电荷储存结构和该二极管结构耦接，以进行以下操作：
施加一第一偏压调整以决定该电荷储存结构的一电荷储存状态；以及
量测至少包含在反向偏压时流经该二极管结构的一能带间电流成分以决定该电荷储存结构的该电荷储存状态。
13、如权利要求1所述的存储元件集成电路，其中该第一节点是为存取该元件的一位线的一部分。
14、如权利要求1所述的存储元件集成电路，其中该二极管结构为一萧特基二极管。
15、如权利要求1所述的存储元件集成电路，其中该二极管结构为一pn二极管。
16、如权利要求1所述的存储元件集成电路，其中该电荷储存结构包含一电荷捕捉材料。
17、如权利要求1所述的存储元件集成电路，其中该电荷储存结构包含一浮动栅极材料。
18、如权利要求1所述的存储元件集成电路，还包含：
控制电路，与该电荷储存结构和该二极管结构耦接，以进行以下操作：
施加一第一偏压调整以决定该电荷储存结构的一电荷储存状态；
量测在反向偏压时流经该二极管结构的电流以决定该电荷储存结构的该电荷储存状态；
施加一第二偏压调整以藉由增加电荷储存结构中的一净正电荷来调整该电荷储存结构的该电荷储存状态；以及
施加一第三偏压调整以藉由增加电荷储存结构中的一净负电荷来调整该电荷储存结构的该电荷储存状态。
19、一种制造一存储元件集成电路的方法，包含：
提供一电荷储存结构；
提供一个或多个储存介电结构，其至少部分位于该电荷储存结构与一二极管结构之间，且至少部分位于该电荷储存结构与一栅极电压源之间；以及
提供该二极管结构具有一第一节点与一第二节点，其是由一接合所分隔，该接合由该电荷储存结构及该一个或多个储存介电结构所覆盖，该二极管结构具有一截面，在其中该第二节点具有相对部分其由储存在一个或多个隔离电荷储存结构内的电荷而与相邻资料储存元件的二极管结构电性隔离，该一个或多个隔离电荷储存结构位于该二极管结构的该第二节点与该相邻资料储存元件之间。
20、一种存储元件集成电路，包含：
一电荷储存结构；
一个或多个储存介电结构，其至少部分位于该电荷储存结构与一二极管结构之间，且至少部分位于该电荷储存结构与一栅极电压源之间；以及
该二极管结构具有一第一节点与一第二节点，其是由一接合所分隔，该接合由该电荷储存结构及该一个或多个储存介电结构所覆盖，该二极管结构具有一截面，在其中该第二节点具有相对部分其由储存在一个或多个隔离功能手段内的电荷而与相邻资料储存元件的二极管结构电性隔离，该一个或多个隔离功能手段位于该二极管结构的该第二节点与该相邻资料储存元件之间。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024367B2 (en) * 2012-02-24 2015-05-05 The Regents Of The University Of California Field-effect P-N junction
TWI709227B (zh) * 2017-04-10 2020-11-01 聯華電子股份有限公司 非揮發式記憶體裝置與其操作方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2325194A1 (fr) 1975-09-16 1977-04-15 Ibm Dispositif de pompage de charge pour semi-conducteur et son procede de fabrication
US4364072A (en) 1978-03-17 1982-12-14 Zaidan Hojin Handotai Kenkyu Shinkokai Static induction type semiconductor device with multiple doped layers for potential modification
US4617652A (en) 1979-01-24 1986-10-14 Xicor, Inc. Integrated high voltage distribution and control systems
US4393481A (en) 1979-08-31 1983-07-12 Xicor, Inc. Nonvolatile static random access memory system
US4369072A (en) 1981-01-22 1983-01-18 International Business Machines Corp. Method for forming IGFET devices having improved drain voltage characteristics
US4569120A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing ion implantation
US5257095A (en) 1985-12-04 1993-10-26 Advanced Micro Devices, Inc. Common geometry high voltage tolerant long channel and high speed short channel field effect transistors
US4752699A (en) 1986-12-19 1988-06-21 International Business Machines Corp. On chip multiple voltage generation using a charge pump and plural feedback sense circuits
US4949140A (en) 1987-02-02 1990-08-14 Intel Corporation EEPROM cell with integral select transistor
US4905065A (en) 1987-05-12 1990-02-27 Advanced Micro Devices, Inc. High density dram trench capacitor isolation employing double epitaxial layers
US4939690A (en) 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
US4999812A (en) 1988-11-23 1991-03-12 National Semiconductor Corp. Architecture for a flash erase EEPROM memory
IT1235693B (it) 1989-05-02 1992-09-21 Sgs Thomson Microelectronics Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi.
US5287536A (en) 1990-04-23 1994-02-15 Texas Instruments Incorporated Nonvolatile memory array wordline driver circuit with voltage translator circuit
US5523249A (en) 1990-08-01 1996-06-04 Texas Instruments Incorporated Method of making an EEPROM cell with separate erasing and programming regions
JP3004043B2 (ja) 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
EP0488677A3 (en) 1990-11-29 1992-08-26 Kawasaki Steel Corporation Semiconductor device of band-to-band tunneling type
US5784327A (en) 1991-06-12 1998-07-21 Hazani; Emanuel Memory cell array selection circuits
US5250829A (en) 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5293328A (en) 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
US5434498A (en) 1992-12-14 1995-07-18 United Memories, Inc. Fuse programmable voltage converter with a secondary tuning path
US5532618A (en) 1992-11-30 1996-07-02 United Memories, Inc. Stress mode circuit for an integrated circuit with on-chip voltage down converter
US5311480A (en) 1992-12-16 1994-05-10 Texas Instruments Incorporated Method and apparatus for EEPROM negative voltage wordline decoding
US5422294A (en) 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
WO1996021251A1 (en) 1995-01-06 1996-07-11 President And Fellows Of Harvard College Minority carrier device
US5491657A (en) 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
US5617357A (en) 1995-04-07 1997-04-01 Advanced Micro Devices, Inc. Flash EEPROM memory with improved discharge speed using substrate bias and method therefor
JP2937805B2 (ja) 1995-05-19 1999-08-23 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法
US5814853A (en) 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6417550B1 (en) 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
US5808506A (en) 1996-10-01 1998-09-15 Information Storage Devices, Inc. MOS charge pump generation and regulation method and apparatus
US5831901A (en) 1996-11-08 1998-11-03 Advanced Micro Devices, Inc. Method of programming a memory cell to contain multiple values
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5912840A (en) 1997-08-21 1999-06-15 Micron Technology Memory cell architecture utilizing a transistor having a dual access gate
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6243299B1 (en) 1998-02-27 2001-06-05 Micron Technology, Inc. Flash memory system having fast erase operation
JP3241330B2 (ja) * 1998-10-08 2001-12-25 日本電気株式会社 フラッシュメモリおよびその製造方法
US6072720A (en) 1998-12-04 2000-06-06 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried bitline
JP3829161B2 (ja) * 1999-10-14 2006-10-04 スパンション インク 多ビット情報を記録する不揮発性メモリ回路
US6160286A (en) 1999-10-20 2000-12-12 Worldwide Semiconductor Manufacturing Corporation Method for operation of a flash memory using n+/p-well diode
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6731544B2 (en) * 2001-05-14 2004-05-04 Nexflash Technologies, Inc. Method and apparatus for multiple byte or page mode programming of a flash memory array
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US6510082B1 (en) * 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6873004B1 (en) * 2002-02-04 2005-03-29 Nexflash Technologies, Inc. Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US6646914B1 (en) * 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
US6657894B2 (en) * 2002-03-29 2003-12-02 Macronix International Co., Ltd, Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US6690601B2 (en) * 2002-03-29 2004-02-10 Macronix International Co., Ltd. Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same
US6826080B2 (en) * 2002-05-24 2004-11-30 Nexflash Technologies, Inc. Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor
US6795348B2 (en) 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
US6771543B2 (en) * 2002-08-22 2004-08-03 Advanced Micro Devices, Inc. Precharging scheme for reading a memory cell
US6808986B2 (en) * 2002-08-30 2004-10-26 Freescale Semiconductor, Inc. Method of forming nanocrystals in a memory device
US6639836B1 (en) * 2002-10-31 2003-10-28 Powerchip Semiconductor Corp. Method for reading flash memory with silicon-oxide/nitride/oxide-silicon (SONOS) structure
US6996011B2 (en) * 2004-05-26 2006-02-07 Macronix International Co., Ltd. NAND-type non-volatile memory cell and method for operating same
US6862216B1 (en) 2004-06-29 2005-03-01 National Semiconductor Corporation Non-volatile memory cell with gated diode and MOS transistor and method for using such cell
US7042763B1 (en) 2004-07-08 2006-05-09 National Semiconductor Corporation Programming method for nonvolatile memory cell
US6992927B1 (en) 2004-07-08 2006-01-31 National Semiconductor Corporation Nonvolatile memory cell
US7072219B1 (en) * 2004-12-28 2006-07-04 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory array
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7272038B2 (en) 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7768825B2 (en) * 2006-11-20 2010-08-03 Macronix International Co., Ltd. Gated diode nonvolatile memory structure with diffusion barrier structure
US7492638B2 (en) * 2006-11-20 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory operation

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