CN110191295A - 运用经划分位线的cmos图像传感器箝位方法 - Google Patents

Abstract

本申请案涉及一种运用经划分位线的CMOS图像传感器箝位方法。图像传感器包含包括多个像素的像素阵列。位线耦合到所述像素阵列的像素列。所述位线分离成耦合到所述像素列的多个部分。所述位线的所述部分彼此电隔离。读出电路耦合到所述位线的耦合到来自所述像素列的像素行的第一部分的第一部分，以从来自所述像素列的像素行的所述第一部分读取图像数据。所述读出电路进一步耦合到所述位线的耦合到来自所述像素列的像素行的第二部分的第二部分，以从来自所述像素列的像素行的所述第二部分读取图像数据。

Description

运用经划分位线的CMOS图像传感器箝位方法

相关申请的交叉引用

本申请要求2018年2月23日提交的第62/634,754号美国临时申请的权益，所述美国临时申请的内容以引用的方式并入本文中。

技术领域

本公开大体上涉及位线，且更特定地但非穷尽性地，涉及用于与图像传感器一起使用的位线。

背景技术

图像传感器已变得随处可见。它们广泛用于数字静态照相机、蜂窝电话、安全性相机，以及医学、汽车和其它应用。用以制造图像传感器且具体地说用以制造互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)图像传感器(CMOS imagesensor，CIS)的技术已继续快速地进步。举例来说，对较高分辨率和较低功耗的需求已促进了这些图像传感器的进一步小型化和集成。

包含于图像传感器中的像素包含响应于入射于图像传感器上的光而产生图像电荷的光电二极管。图像电荷通过传送晶体管从光电二极管传送到浮动扩散以便撷取图像数据。浮动扩散中的图像数据经放大且经由位线读出以便从图像传感器读出图像数据。用于从图像传感器中读出图像的帧率受到位线稳定时间限制。

发明内容

根据本发明的实施例，一种图像传感器包括：像素阵列，所述像素阵列包含多个像素，其中每一像素经耦合以响应于入射光而生成图像数据；位线，其耦合到所述像素阵列的像素列，其中，所述位线分离成耦合到所述像素列的多个部分，其中，所述位线的所述部分彼此电隔离；以及读出电路，其耦合到与来自所述像素列的像素行的第一部分耦合的所述位线的第一部分以从来自所述像素列的像素行的所述第一部分读取图像数据，其中，所述读出电路进一步耦合到与来自所述像素列的像素行的第二部分耦合的所述位线的第二部分以从来自所述像素列的像素行的所述第二部分读取图像数据。

根据本发明的另一实施例，一种成像系统包括：像素阵列，其包含多个像素以响应于入射光生成图像数据且经组织成多个行和多个列；控制电路，其耦合到所述像素阵列以控件所述像素阵列的操作；多个位线，其耦合到所述像素阵列，其中，每一位线耦合到所述像素阵列的对应像素列，其中，每一位线分离成多个部分，其中，每一位线的所述部分彼此电隔离，其中，所述多个位线包含耦合到所述像素阵列的第一像素列的第一位线；以及耦合到所述第一位线的第一部分的第一读出电路，其中，所述第一位线的所述第一部分耦合到来自所述第一像素列的像素行的第一部分，其中，所述第一读出电路进一步耦合到所述第一位线的第二部分，其中，所述第一位线的所述第二部分耦合到来自所述第一像素列的像素行的第二部分。

附图说明

参见以下图式描述本发明的非限制性和非穷尽性的实施例，其中除非另外规定，否则贯穿各视图中相同的参考标号指代相同的部分。

图1说明根据本公开的实施例的成像系统的一个实例。

图2A和2B是根据本公开的实施例的像素的实例示意图。

图3展示根据本公开的实施例的运用像素晶片和ASIC晶片实施的堆叠式传感器的实例。

图4展示根据本公开的实施例的像素、位线、混合接合件(hybrid bonds)与读出电路之间的连接的实例。

图5展示根据本公开的实施例的耦合到已启用位线和/或选定像素的浮动扩散的已停用位线的实例。

图6是根据本公开的实施例的包含于成像系统中的读出电路的实例的图式。

图7是说明根据本公开的实施例的像素和读出电路的实例波形的时序图。

图8是说明根据本公开的实施例的像素和读出电路的实例波形的另一时序图。

图9是说明根据本公开的实施例的像素和读出电路的实例波形的又一时序图。

图10A展示根据本公开的实施例的在需要中间电压以供应Vbias的情况下使用源极跟随器缓冲器的偏置发生器的驱动器电路的实例。

图10B展示根据本公开的实施例的在需要中间电压以供应Vbias的情况下使用由运算放大器驱动的电压跟随器的偏置发生器的驱动器电路的实例。

对应参考标号在图式的若干视图中始终指示对应组件。熟练的技术人员应了解，图中的元件仅为简单和清晰起见而进行说明，但不一定按比例绘制。举例来说，图中的一些元件的尺寸可能相对于其它元件夸示以有助于改进对本发明的各种实施例的理解。而且，通常未描绘在商业可行的实施例中有用或必需的常见但众所周知的元件，以便促进本发明的这些各种实施例的遮挡较少的视图。

具体实施方式

公开了用于在成像电路中划分位线的方法和设备。在以下描述中，阐述了许多特定细节以提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，可在没有所述具体细节中的一或多个的情况下和使用其它方法、组件、材料等实践本文所述的技术。在其它情况下，未图示或详细描述众所周知的结构、材料或操作以免使某些方面混淆。

在本说明书通篇中参考“一个实例”或“一个实施例”指的是结合实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，贯穿本说明书在不同位置中出现短语“在一个实例中”或“在一个实施例中”未必都是指同一个实例。此外，在一或多个实例中，特定特征、结构或特性可以任何合适方式组合。

在整个本说明书中，使用若干技术术语。这些术语将采用其在它们所出现的领域中的普通含义，除非本文明确定义，或其使用情境将明显另外表明。应注意，元件名称与符号在本文中可互换使用(例如，Si对硅)；然而，两者具有相同含义。

图像传感器的帧率受到位线稳定时间限制。可通过减小位线电容来缩短位线稳定时间。如将论述，在各种实例中，在根据本公开的教示的实例中，位线划分成彼此电隔离的单独部分。通过将位线划分成单独部分，每个经划分位线上的电容得到减小。如将展示，在一个实例中，将列位线划分或分段成接近中间的单独部分以形成每一列的“顶部”位线部分和“底部”位线部分，所述位线部分通过晶片之间的混合接合件耦合到单个读出电路。以此方式，单独位线片段的长度较短，且可因此减小每个单独位线部分上的电容以使得可减少位线稳定时间。因此，根据本发明的教示而提高CMOS图像传感器(CIS)的帧率。

为了说明，图1展示根据本公开的实施例的成像系统的一个实例。如所展示，成像系统包含像素阵列、控制电路、读出电路和功能逻辑。在一个实例中，像素阵列是光电二极管的二维(two-dimensional，2D)阵列，或图像传感器像素(例如，像素P1、P2……、Pn)。如所说明，图像传感器像素配置成行(例如，行Row 0到Row M-1)和列(例如，列Col 0到Col N-1)，以获取人、地点、物件等等的图像数据，所述图像数据可接着用以显现人、地点、物件等等的2D图像。然而，像素不必布置成行和列并可采取其它配置。

在一个实例中，在每个图像传感器光电二极管/像素阵列中的像素已通过图像电荷的光产生获取其图像电荷之后，对应图像数据由读出电路读出并接着被传送到功能逻辑。读出电路可耦合以从像素阵列中的多个光电二极管读出图像数据。在各种实例中，读出电路可包含放大电路、模/数(analog-to-digital，ADC)转换电路等等。在一个实例中，读出电路可沿着读出列位线一次读出一行图像数据，如图1中所说明。功能逻辑可存储图像数据，或甚至通过施加后期图像效果(例如修剪、旋转、移除红眼、调整亮度、调整对比度等等)来操纵图像数据。

图2A和2B是根据本公开的实施例的像素的实例示意图。图2A和2B中所说明的像素可以是形成图1中的像素阵列的像素的实例。像素的所说明实施例可包括光电二极管(photodiode，PD)、浮动扩散(floating diffusion，FD)、复位晶体管(RST_Tr)、转移晶体管(TX_Tr)、源极跟随器晶体管(SF_Tr)和行选择晶体管(RS_Tr)。

复位晶体管RST_Tr可受被提供给RST_Tr的栅极电极的RST控制信号控制可类似地将例如RS和TX等其它控制信号分别提供给RS_Tr和TX_Tr的栅极电极。控制电路可提供各种控制信号，以控制任何像素的操作以便使像素复位并读出信号电压，例如图像数据。在一些实施例中，可通过接通TX晶体管来将PD的图像电荷光生转移到FD，这会在FD上引发信号电压。可通过位线读出FD上的电压。SF晶体管SF_Tr和行选择晶体管RS_Tr串联连接于电力线VDD与位线之间。SF_Tr或RS_Tr可连接到VDD和位线，VDD和位线替代性地展示于图2A和图2B中。

根据本发明的教示的像素配置不限于图2A和2B中展示的实例像素。举例来说，应了解，根据本发明的教示的实例还可适用于3T像素配置，所述像素配置可不包含RS_Tr。另外，应进一步了解，在其它实例中，多个光电二极管PD可共享同一FD、RST_Tr、SF_Tr和RS_Tr。

图3展示根据本公开的实施例的运用像素晶片和专用集成电路(applicationspecific integrated circuit，ASIC)晶片实施的堆叠式传感器的实例。在所描绘实例中，像素晶片包含像素阵列(未展示)且ASIC晶片包含读出电路。像素晶片还包含位线以从像素晶片中的像素阵列向ASIC晶片读出信号。在一个实例中，每一列的位线接近中间划分或分段以形成顶部位线部分和底部位线部分。顶部位线部分与底部位线部分通过像素晶片与ASIC晶片之间的混合接合件连接到同一单个读出电路。所分离位线部分的长度彼此电隔离，并因此相比于像素阵列的列的整个位线而缩短。因此，可减小每个位线部分上的电容以使得位线稳定时间可减少，这使得能够根据本发明的教示而提高CMOS图像传感器(CIS)的帧率。

在一些情形中，应注意，混合接合件的间距可大于位线的间距。如果状况如此，那么位线可在不同地点处切割或分段。图3中展示的实例说明混合接合件的间距大于位线的间距的实例。如所描绘实例中所展示，第一读出电路1耦合到与位线耦合的混合接合件，所述位线在像素阵列的第一位置处(例如，像素阵列的行m+2与m+3之间)划分，而第二读出电路2耦合到与位线耦合的混合接合件，所述位线在像素阵列的第二位置处(例如，像素阵列的行m+4与m+5之间)划分(也见图4)。其结果是，可取决于位线与混合接合件之间的间距比而优化像素阵列的待划分位线的不同位置的数目。举例来说，如果混合接合件的间距大于混合接合件的间距的两倍但等于或小于位线的间距的三倍，那么根据本发明的教示，每个位线可在三个或更多个地点处切割。

在图3的实例中，读出电路的间距也大于位线的间距。同样，可取决于位线的间距与读出电路的间距之间的关系而调整读出电路的布局和/或分配。举例来说，如果根据本发明的教示，读出电路的间距等于或小于位线的间距，那么读出电路可放置于定位于ASIC晶片的顶部或底部侧上的单个行中。

图4展示根据本公开的实施例的像素、位线、混合接合件与读出电路之间的连接的一个实例。如所描绘实例中所展示，每个读出列存在两个位线片段，且每个位线在像素阵列中的不同位置处分离。举例来说，如图4中所说明的实例中所展示，顶部位线blt<n>与底部位线blb<n>在像素阵列的行m+2与m+3之间经划分，且经耦合以通过混合接合件通过第一读出电路1<n>读出，而顶部位线blt<n+1>与blb<n+1>在像素阵列的行m+4与m+5之间的不同位置处划分，且经耦合以通过混合接合件通过第二读出电路2<n>读出。如所描绘实例中所展示，像素和位线安置于像素晶片中，而读出电路在堆叠芯片方案中通过混合接合件安置于耦合到像素晶片的单独ASIC晶片中。

在所描绘实例中，顶部位线blt<n>耦合到像素阵列的小于或等于行m+2的行的顶部分，且底部位线blb<n>耦合到像素阵列的大于或等于行m+3的行的底部分。如所展示，第一读出电路1<n>经耦合以通过混合接合件从顶部位线blt<n>和底部位线blb<n>读出信号。类似地，顶部位线blt<n+1>耦合到像素阵列的小于或等于行m+4的行的顶部分，且底部位线blb<n+1>耦合到像素阵列的大于或等于行m+5的行的底部分。如所展示，第二读出电路1<n+1>经耦合以通过混合接合件从顶部位线blt<n+1>和底部位线blb<n+1>读出信号。应注意，在此配置中，已停用(或未选定)位线片段可通过电容来电容耦合到已启用(或选定)位线和/或选定像素的浮动扩散。

图5展示已停用位线电容耦合到已启用位线和/或选定像素的浮动扩散的方式的实例。如图5中所展示，当选择Row m和Row m+1时，选择位线blt<n>和blt<n+1>。在此情况下，通过位线blt<n+1>读出Row m中的像素的信号，且通过位线blt<n>读出Row m+1中的像素的信号。位线blb<n>和blb<n+1>被停用或不用以从任何像素读出信号。在此实例中，已启用位线与已停用位线之间的电容耦合是小的且因此是可忽略的。

但是，当选择Row m+2和Row m+3时，选择位线blt<n+1>和blb<n>。在此情况下，通过位线blt<n+1>读出Row m+2中的像素的信号，通过blb<n>读出Row m+3中的像素的信号，且停用位线blt<n>和blb<n+1>。在此实例中，已启用位线与已停用位线之间的电容耦合可以是大的，这是因为blt<n>与blt<n+1>以长的长度并联地紧密路由并与位线blb<n>和blb<n+1>相同。

除了位线到位线耦合电容以外，已停用位线还可具有到像素的选用于读取的浮动扩散的耦合电容。举例来说，在图5中，当选择Row m+2和Row m+3时，位线blt<n>接近到Rowm+2中的像素的耦合而路由。如果已停用位线blt<n>不稳定，那么位线blt<n>与Row m+2中的像素的浮动扩散之间的电容耦合可能会影响信号读出。因此，已停用位线需要足够稳定以不影响任何信号读出。

图6是根据本公开的实施例的包含于成像系统中的读出电路的实例的图式。在所描绘实例中，像素包含于像素晶片中且读出电路包含于ASIC晶片中。在一个实例中，每个读出电路可包含用以向每个位线供应恒定电流的位线电流源、用以将位线信号转换成数字代码的模/数转换器(ADC)、和包含以下各项的开关电路系统：用以通过开关SWA_T将顶部位线连接到ADC输入并通过SWA_B将底部位线连接到ADC输入的第一组开关、用以通过SWB_T将顶部位线连接到位线电流源并通过SWB_B将底部位线连接到位线电流源的第二组开关、用以通过SWC_T向顶部位线供应偏置电压并通过SWC_B向底部位线供应偏置电压的第三组开关

根据本公开的实施例的CMOS图像传感器(CIS)可包含任选偏置发生器以产生位线偏置电压Vbias。在一个实例中，偏置电压Vbias可以是VDD与GND之间的任何中间电压。在另一实例中，应了解，VDD还可直接用作偏置电压，而不需要或不存在任选偏置发生器。图10A和10B展示用于任选偏置发生器的驱动电路的一些实例，在所述驱动电路中例如需要中间电压以供应偏置电压Vbias。如所说明，图10A中所描绘的偏置发生器实例使用耦合到VDD电压轨以供应偏置电压Vbias的源极随耦器缓冲器。在另一实例中，图10B中所描绘的偏置发生器使用由运算放大器驱动以供应偏置电压Vbias的电压跟随器。应了解，根据本公开的各种实施例，偏置发生器中的驱动器电路上的可驱动性的要求并非严格的。举例来说，如果负载电容是8nF，那么驱动器电路的电流消耗可以是约数十到数百微安。

在一个实例中，应注意，已停用位线不应在操作期间偏置到GND，这是因为会跨越RS和/或SF装置出现大Vds电压，如可例如在图6中观察到。在大多数状况下，SF装置和RS装置在VDD与位线之间串联连接。如果位线偏置到接地，那么跨越SF和RS装置的电压差可与VDD一样大。其结果是，跨越RS和/或SF装置的Vds电压将也是大的。跨越RS和/或SF装置的大Vds电压会产生热载波和发光，其可在光电二极管中累积并可产生不需要的白色像素或增加不需要的暗信号。

当通过顶部位线读出信号时，如针对图6中的实例所说明，接通开关SWA_T和SWB_T以将顶部位线耦合到ADC和位线电流源，而关断开关SWC_T、SWA_B和SWB_B以从ADC和位线电流源解耦底部位线。接通SWC_B以将底部位线耦合到偏置电压，以使已停用底部位线稳定。另一方面，当通过底部位线读出信号时，接通开关SWA_B和SWB_B，且关断开关SWC_B、SWA_T和SWB_T。另外，接通SWC_T以将顶部位线耦合到偏置电压，以使已停用顶部位线稳定。

为了说明，图7是说明根据本公开的实施例的像素和读出电路的实例波形的时序图。图7展示如何在通过顶部位线读出信号时控制开关SWC_B。在ADC电路将顶部位线上的信号转换成其数字代码的ADC周期期间，关断SWC_B以使底部位线浮动。因此，底部位线的电压可以是稳定的，这是因为底部位线上的大多数耦合电容位于底部位线与电力线(理想上到接地)之间或底部位线与已启用位线之间。这意味着已启用顶部位线与已停用底部位线之间的电容耦合相当于已启用顶部位线与电力线(例如，接地)之间或已启用顶部位线和其它已启用位线之间的电容耦合。已启用顶部位线与其它已启用位线之间的电容耦合小于已启用顶部位线与接地之间的电容耦合，从而引起位线由接地防护的条件，且因此根据本公开的实施例，已启用顶部位线是稳定的。

如图7中所展示，已启用顶部位线的电压与两个大凸块或脉冲响应(在时间T1到T2和T6到T7)，通过像素的复位操作(例如，在时间T1到T2，RST＝高)在时间T1产生所述凸块或脉冲中的一个，且从光电二极管PD到像素的浮动扩散FD(也见图6)通过图像电荷的传送操作(例如，在时间T6到T7，TX＝高)期间在时间T6产生所述凸块或脉冲中的另一个。在那两个周期(时间T1到T2和T6到T7)期间，通过在时间T0到T3和T5到T8(也见图6)向已停用底部位线供应偏置电压Vbias。在某一时间后已启用顶部位线的电压变化在时间T3和T8变得稳定(即，值足够小)之后，在时间T3和T8关断开关SWC_B以使已停用位线浮动。此过程使得已停用底部位线的偏置电压不太可能在像素经历复位(在时间T1到T2)或读出信号(在时间T6到T7)时对已启用顶部位线或邻近位线产生任何显著电压影响或变化。

偏置电压发生器的要求可松弛一位元，这是因为当SWC_B开关关断时，相对小量的误差在已启用位线、已停用位线和Vbias上是可容许的。因而，VDD可直接用作偏置电压Vbias，这是因为Vbias在模/数转换(ADC)周期(时间T4到T5和T9到T10)期间从已停用位线断开。已停用位线与已启用位线之间的电容耦合不再引起电源纹波抑制比(power supplyrejection ratio，PSRR)的退化，这是因为已停用位线浮动且来自VDD的噪声不会传播到已停用位线。

应了解，相比于简单地将所有已停用位线偏置到某一电压，如图7的实例中所说明的已停用位线的时间受控浮动是好得多的解决方案。如果已停用位线未浮动，那么其阻抗将必须是小的以避免会在ADC周期期间影响信号的读取的大变化。这将意味着偏置振荡器(见例如图6)将必须具有强驱动能力，这又会需要大的电源供应器。这是因为偏置电压Vbias将被供应到整个像素阵列的所有已停用位线。实际上，偏置振荡器将驱动的负载电容将是大的。举例来说，如果位线的数目是8000且每个位线具有2pF的电容，那么驱动的负载将是8nF(即，2pF×8000/2，假设位线的一半已停用)。如果Vbias的目标频带设定成5MHz，那么偏置振荡器的功耗可在几十毫安(mA)下运行，这对于常常用于移动装置等等中的小型CMOS图像传感器(CIS)将不会是可接受的。偏置已停用位线的另一方式可以是通过将其向上直接拉动到VDD，但传感器的PSRR将归因于VDD电压轨上的噪声而降级，噪声会传播到已停用位线。虽然RS和/或SF装置的Vds可以是小的，但是PSRR会变得更差，这是因为已启用位线与已停用位线之间的电容耦合相当于已启用位线与VDD之间的电容耦合。

图8是说明根据本公开的实施例的像素和读出电路的实例波形的另一时序图。具体来说，类似于图7中所描绘的实例，图8展示用于在通过顶部位线读出信号时控制开关SWC_B的方法的另一实例。在图8中所描绘的实例中，在时间T0到T3接通SWC_B，这仅约在像素复位操作(例如，在时间T1到T2，RST＝高)时，且SWC_B在其余时间关断，包含在传送操作(例如，在时间T6到T7，TX＝高)期间。底部上的已停用位线在像素复位之后偏置到Vbias。底部位线上的总电荷在第一与第二ADC周期之间保持不变，这是因为底部位线在像素复位之后保持浮动。如果已停用位线仅耦合到一个已启用位线，那么此方法是好方法，这是因为在此状况下，不会因为使已停用位线浮动而增加已启用位线之间的串扰，且已启用位线上的总等效电容在位线电压改变时在在时间T7到T8变得更小。

图9是说明根据本公开的实施例的像素和读出电路的实例波形的又一时序图。具体来说，图9展示偏置序列的另一实例。在所描绘实例中，仅在读出序列开始时(即，仅在之前像素复位操作(例如，在时间T1到T2，RST＝高))接通SWC_B，使得底部位线在读出序列开始时仅偏置到Vbias。在此之后，底部位线在整个读出周期期间保持浮动。应了解，由图9中所描绘的序列提供的益处几乎与图8中展示的一个序列的益处相同。

对本发明的所说明实例的以上描述(包含摘要中所描述的内容)并不意图是穷尽性的或将本发明限制于所公开精确形式。虽然本文中出于说明性目的描述了本发明的具体实例，但是在本发明的范围内各种修改是可能的，如相关领域的技术人员将认识到。

可鉴于以上详细描述对本发明作出这些修改。所附权利要求书中使用的术语不应解释为将本发明限于本说明书中所公开的具体实例。事实上，本发明的范围应完全由所附权利要求书确定，应根据权利要求解释的已确立的原则来解释所附权利要求书。

Claims (25)

1.一种图像传感器，其包括：

包含多个像素的像素阵列，其中每个像素经耦合以响应于入射光而产生图像数据；

耦合到所述像素阵列的像素列的位线，其中所述位线分离成耦合到所述像素列的多个部分，其中所述位线的所述部分彼此电隔离；以及

读出电路，其耦合到所述位线的耦合到来自所述像素列的像素行的第一部分的第一部分，以从来自所述像素列的像素行的所述第一部分读取图像数据，其中所述读出电路进一步耦合到所述位线的耦合到来自所述像素列的像素行的第二部分的第二部分，以从来自所述像素列的像素行的所述第二部分读取图像数据。

2.根据权利要求1所述的图像传感器，其中所述像素阵列和所述位线安置于第一晶片中且其中所述读出电路安置于第二晶片中。

3.根据权利要求1所述的图像传感器，其中所述位线是多个位线中的第一位线，其中所述像素列是所述像素阵列的多个列中的第一像素列，且其中所述读出电路是多个读出电路中的第一读出电路，其中所述图像传感器进一步包括：

所述多个位线中的第二位线，其中所述第二位线耦合到所述像素阵列的所述多个列中的第二像素列，其中所述第二位线分离成耦合到所述第二像素列的多个部分，其中所述第二位线的所述部分彼此电隔离；以及

所述多个读出电路中的第二读出电路，其中所述第二读出电路耦合到所述第二位线的耦合到来自所述第二像素列的像素行的第一部分的第一部分，以从来自所述第二列的像素行的所述第一部分读取图像数据，其中所述第二读出电路进一步耦合到所述第二位线的耦合到来自所述第二像素列的像素行的第二部分的第二部分，以从来自所述第二像素列的像素行的所述第二部分读取图像数据。

4.根据权利要求3所述的图像传感器，其中来自所述第一像素列的像素行的所述第一部分不同于来自所述第二像素列的像素行的所述第一部分，且其中来自所述第一像素列的像素行的所述第二部分不同于来自所述第二像素列的像素行的所述第二部分。

5.根据权利要求1所述的图像传感器，其中所述第一读出电路包括：

模/数转换器ADC，其经耦合以将从所述位线接收到的模拟图像数据转换成数字图像数据；以及

耦合于所述位线与所述ADC之间的开关电路系统，

其中在从耦合到所述位线的所述第一部分的像素的读出操作期间，所述开关电路系统经配置以在将从所述位线的所述第一部分接收到的所述模拟图像数据转换成所述数字图像数据的ADC周期期间将所述ADC耦合到所述位线的所述第一部分，

其中所述开关电路系统经配置以在从耦合到所述位线的所述第一部分的所述像素的所述读出操作期间将所述ADC从所述位线的所述第二部分解耦，且

其中所述开关电路系统经配置以在将从所述位线的所述第一部分接收到的所述模拟图像数据转换成所述数字图像数据的所述ADC周期期间浮动所述位线的所述第二部分。

6.根据权利要求5所述的图像传感器，

其中所述开关电路系统经配置以在从耦合到所述位线的所述第一部分的所述像素的所述读出操作期间将位线电流源耦合到所述位线的所述第一部分，且

其中所述开关电路系统经配置以在从耦合到所述位线的所述第一部分的所述像素的所述读出操作期间将所述位线电流源从所述位线的所述第二部分解耦。

7.根据权利要求5所述的图像传感器，其中所述开关电路系统经配置以在耦合到所述位线的所述第一部分的所述像素的复位操作期间将所述位线的所述第二部分耦合到偏置电压。

8.根据权利要求7所述的图像传感器，其中所述开关电路系统经进一步配置以在耦合到所述位线的所述第一部分的所述像素的传送操作期间将所述位线的所述第二部分耦合到所述偏置电压。

9.根据权利要求5所述的图像传感器，其中所述开关电路系统经配置以在耦合到所述位线的所述第一部分的所述像素的复位操作之前在从耦合到所述位线的所述第一部分的所述像素的所述读出操作开始时将所述位线的所述第二部分耦合到偏置电压。

10.根据权利要求5所述的图像传感器，其中所述第一读出电路进一步包括经耦合以供应经耦合以由所述开关电路系统接收的偏置电压的偏置发生器。

11.根据权利要求10所述的图像传感器，其中所述偏置发生器包括耦合到电压轨以供应所述偏置电压的源极跟随器缓冲器。

12.根据权利要求10所述的图像传感器，其中所述偏置发生器包括由运算放大器驱动以供应所述偏置电压的电压跟随器。

13.一种成像系统，其包括：

像素阵列，其包含多个像素以响应于入射光而产生图像数据，且组织成多个行和多个列；

控制电路系统，其耦合到所述像素阵列以控制所述像素阵列的操作；

多个位线，其耦合到所述像素阵列，其中每个位线耦合到所述像素阵列的对应像素列，其中每个位线分离成多个部分，其中每个位线的所述部分彼此电隔离，其中所述多个位线包含耦合到所述像素阵列的第一像素列的第一位线；以及

耦合到所述第一位线的第一部分的第一读出电路，其中所述第一位线的所述第一部分耦合到来自所述第一像素列的像素行的第一部分，其中所述第一读出电路进一步耦合到所述第一位线的第二部分，其中所述第一位线的所述第二部分耦合到来自所述第一像素列的像素行的第二部分。

14.根据权利要求13所述的成像系统，其进一步包括耦合到所述第一读出电路以存储从所述像素阵列读出的图像数据的功能逻辑。

15.根据权利要求13所述的成像系统，其中所述像素阵列和所述位线安置于第一晶片中且其中所述读出电路安置于第二晶片中。

16.根据权利要求13所述的成像系统，其中所述多个位线进一步包含耦合到所述像素阵列的第二像素列的第二位线，其中所述成像系统进一步包括：

耦合到所述第二位线的第一部分的第二读出电路，其中所述第二位线的所述第一部分耦合到来自所述第二像素列的像素行的第一部分，其中所述第二读出电路进一步耦合到所述第二位线的第二部分，其中所述第二位线的所述第二部分耦合到来自所述第二像素列的像素行的第二部分。

17.根据权利要求16所述的成像系统，其中来自所述第一像素列的像素行的所述第一部分不同于来自所述第二像素列的像素行的所述第一部分，且其中来自所述第一像素列的像素行的所述第二部分不同于来自所述第二像素列的像素行的所述第二部分。

18.根据权利要求13所述的成像系统，其中所述第一读出电路包括：

模/数转换器ADC，其经耦合以将从所述第一位线接收到的模拟图像数据转换成数字图像数据；以及

耦合于所述第一位线与所述ADC之间的开关电路系统，

其中在从耦合到所述第一位线的所述第一部分的像素的读出操作期间，所述开关电路系统经配置以在将从所述第一位线的所述第一部分接收到的所述模拟图像数据转换成所述数字图像数据的ADC周期期间将所述ADC耦合到所述第一位线的所述第一部分，

其中所述开关电路系统经配置以在从耦合到所述位线的所述第一部分的所述像素的所述读出操作期间将所述ADC从所述第一位线的所述第二部分解耦，且其中所述开关电路系统经配置以在将从所述第一位线的所述第一部分接收到的所述模拟图像数据转换成所述数字图像数据的所述ADC周期期间浮动所述第一位线的所述第二部分。

19.根据权利要求18所述的成像系统，

其中所述开关电路系统经配置以在从耦合到所述第一位线的所述第一部分的所述像素的所述读出操作期间将位线电流源耦合到所述第一位线的所述第一部分，且其中所述开关电路系统经配置以在从耦合到所述第一位线的所述第一部分的所述像素的所述读出操作期间将所述位线电流源从所述第一位线的所述第二部分解耦。

20.根据权利要求18所述的成像系统，其中所述开关电路系统经配置以在耦合到所述第一位线的所述第一部分的所述像素的复位操作期间将所述第一位线的所述第二部分耦合到偏置电压。

21.根据权利要求20所述的成像系统，其中所述开关电路系统经进一步配置以在耦合到所述位线的所述第一部分的所述像素的传送操作期间将所述第一位线的所述第二部分耦合到所述偏置电压。

22.根据权利要求18所述的成像系统，其中所述开关电路系统经配置以在耦合到所述第一位线的所述第一部分的所述像素的复位操作之前在从耦合到所述第一位线的所述第一部分的所述像素的所述读出操作开始时将所述位线的所述第二部分耦合到偏置电压。

23.根据权利要求18所述的成像系统，其中所述第一读出电路进一步包括经耦合以供应经耦合以由所述开关电路系统接收的偏置电压的偏置发生器。

24.根据权利要求23所述的成像系统，其中所述偏置发生器包括耦合到电压轨以供应所述偏置电压的源极跟随器缓冲器。

25.根据权利要求23所述的成像系统，其中所述偏置发生器包括由运算放大器驱动以供应所述偏置电压的电压跟随器。