TWI711170B - 具有分開位元線之互補金氧半導體影像感測器夾持方法 - Google Patents

具有分開位元線之互補金氧半導體影像感測器夾持方法 Download PDF

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Abstract

一種影像感測器包括一像素陣列，該像素陣列包括複數個像素。一位元線耦接至該像素陣列之一像素行。該位元線分離成耦接至該像素行之複數個部分。該位元線之該等部分彼此電隔離。一讀出電路耦接至該位元線的耦接至來自該像素行之像素列之一第一部分的一第一部分，以自來自該像素行之像素列的該第一部分讀取影像資料。該讀出電路進一步耦接至該位元線的耦接至來自該像素行之像素列之一第二部分的一第二部分，以自來自該像素行之像素列的該第二部分讀取影像資料。

Description

具有分開位元線之互補金氧半導體影像感測器夾持方法
本發明大體上係關於位元線，且更特定地但非窮盡性地，係關於用於與影像感測器一起使用之位元線。
影像感測器已變得隨處可見。其廣泛用於數位靜態攝影機、蜂巢電話、安全性攝影機，以及醫學、汽車及其他應用。用以製造影像感測器且具體而言用以製造互補型金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)的技術已繼續快速地進步。舉例而言，對較高解析度及較低功耗之需求已促進了此些影像感測器的進一步小型化及整合。
包括於影像感測器中之像素包括回應於入射於影像感測器上的光而產生影像電荷的光電二極體。影像電荷藉由傳送電晶體自光電二極體傳送至浮動擴散以便擷取影像資料。浮動擴散中之影像資料經放大且經由位元線讀出以便自影像感測器讀出影像資料。用於自影像感測器中讀出影像的圖框率受至位元線穩定時間限制。
相關申請案之交叉引用
本申請案要求2018年2月23日提交之美國臨時申請案第62/634,754號的權益，該美國臨時申請案之內容以引用的方式併入本文中。
揭示了用於在成像電路中劃分位元線的方法及設備。在以下描述中，闡述了許多特定細節以提供對實施例之透徹理解。然而，熟習此項技術者將認識到，可在無具體細節中之一或多個的情況下及使用其他方法、組件、材料等實踐本文所述的技術。在其他情況下，未圖示或詳細描述眾所周知之結構、材料或操作以免使某些態樣混淆。
在本說明書通篇中參考「一個實例」或「一個實施例」指的是結合實例描述之特定特徵、結構或特性包括於本發明的至少一個實例中。因此，貫穿本說明書在不同位置中出現短語「在一個實例中」或「在一個實施例中」未必皆係指同一個實例。此外，在一或多個實例中，特定特徵、結構或特性可以任何合適方式組合。
在整個本說明書中，使用若干技術術語。此些術語將採用其在其所出現之領域中的普通含義，除非本文明判定義，或其使用情境將明顯另外表明。應注意，元件名稱與符號在本文中可互換使用(例如，Si對矽)；然而，兩者具有相同含義。
影像感測器的圖框率受到位元線穩定時間限制。可藉由減小位元線電容來縮短位元線穩定時間。如將論述，在各種實例中，在根據本發明之教示的實例中，位元線劃分成彼此電隔離之單獨部分。藉由將位元線劃分成單獨部分，每個分開位元線上的電容得到減小。如將展示，在一個實例中，將行位元線劃分或分段成接近中間的單獨部分以形成每一行之「頂部」位元線部分及「底部」位元線部分，該位元線部分藉由晶圓之間的混合接合件耦接至單個讀出電路。以此方式，單獨位元線片段之長度較短，且可因此減小每個單獨位元線部分上之電容以使得可減少位元線穩定時間。因此，根據本發明之教示而提高CMOS影像感測器(CIS)的圖框率。
為了說明，圖 1 展示根據本發明之實施例之成像系統的一個實例。如所展示，成像系統包括像素陣列、控制電路、讀出電路及功能邏輯。在一個實例中，像素陣列是光電二極體的二維(two-dimensional，2D)陣列，或影像感測器像素(例如，像素P1、P2……、Pn)。如所說明，影像感測器像素組態成列(例如，列Row0至RowM-1)及行(例如，行Col 0至Col N-1)，以獲取人、地點、物件等等之影像資料，該影像資料可接著用以顯現人、地點、物件等等之2D影像。然而，像素不必配置成列及行並可採取其他組態。
在一個實例中，在每個影像感測器光電二極體/像素陣列中之像素已藉由影像電荷之光產生獲取其影像電荷之後，對應影像資料由讀出電路讀出並接著被傳送至功能邏輯。讀出電路可耦接以自像素陣列中之複數個光電二極體讀出影像資料。在各種實例中，讀出電路可包括放大電路、類比至數位(analog-to-digital，ADC)轉換電路等等。在一個實例中，讀出電路可沿著讀出行位元線一次讀出一列影像資料，如圖 1 中所說明。功能邏輯可儲存影像資料，或甚至藉由施加後期影像效果(例如修剪、旋轉、移除紅眼、調整亮度、調整對比度等等)來操縱影像資料。
圖 2A 及圖 2B 是根據本發明之實施例的像素之實例示意圖。圖 2A 及圖 2B 中所說明之像素可以是形成圖 1 中之像素陣列之像素的實例。像素之所說明實施例可包含光電二極體(photodiode，PD)、浮動擴散(floating diffusion，FD)、重設電晶體(RST_Tr)、轉移電晶體(TX_Tr)、源極跟隨器電晶體(SF_Tr)及列選擇電晶體(RS_Tr)。
重設電晶體RST_Tr可受被提供給RST_Tr之閘極電極之RST控制信號控制可類似地將例如RS及TX等其他控制信號分別提供給RS_Tr及TX_Tr的閘極電極。控制電路可提供各種控制信號，以控制任何像素的操作以便使像素重設並讀出信號電壓，例如影像資料。在一些實施例中，可藉由接通TX電晶體來將PD之影像電荷光生轉移至FD，此會在FD上引發信號電壓。可藉由位元線讀出FD上之電壓。SF電晶體SF_Tr及列選擇電晶體RS_Tr串聯連接於電力線VDD與位元線之間。SF_Tr或RS_Tr可連接至VDD及位元線，VDD及位元線替代性地展示於圖 2A 及圖 2B 中。
根據本發明之教示的像素組態不限於圖 2A 及圖 2B 中展示之實例像素。舉例而言，應瞭解，根據本發明之教示的實例亦可適用於3T像素組態，該像素組態可不包括RS_Tr。另外，應進一步瞭解，在其他實例中，複數個光電二極體PD可共用同一FD、RST_Tr、SF_Tr及RS_Tr。
圖 3 展示根據本發明之實施例的具有像素晶圓及特殊應用積體電路(application specific integrated circuit，ASIC)晶圓實施之堆疊式感測器的實例。在所描繪實例中，像素晶圓包括像素陣列(未展示)且ASIC晶圓包括讀出電路。像素晶圓亦包括位元線以自像素晶圓中之像素陣列向ASIC晶圓讀出信號。在一個實例中，每一行之位元線接近中間劃分或分段以形成頂部位元線部分及底部位元線部分。頂部位元線部分與底部位元線部分藉由像素晶圓與ASIC晶圓之間的混合接合件連接至同一單個讀出電路。所分離位元線部分之長度彼此電隔離，並因此相比於像素陣列之行的整個位元線而縮短。因此，可減小每個位元線部分上之電容以使得位元線穩定時間可減少，此使得能夠根據本發明之教示而提高CMOS影像感測器(CIS)的圖框率。
在一些情形中，應注意，混合接合件之間距可大於位元線之間距。若狀況如此，則位元線可在不同地點處切割或分段。圖 3 中展示之實例說明混合接合件之間距大於位元線之間距的實例。如所描繪實例中所展示，第一讀出電路1耦接至與位元線耦接之混合接合件，該位元線在像素陣列之第一位置處(例如，像素陣列之列m+2與m+3之間)劃分，而第二讀出電路2耦接至與位元線耦接的混合接合件，該位元線在像素陣列之第二位置處(例如，像素陣列之列m+4與m+5之間)劃分(亦見圖 4 )。其結果是，可取決於位元線與混合接合件之間的間距比而最佳化像素陣列之待劃分位元線之不同位置的數目。舉例而言，若混合接合件之間距大於混合接合件之間距的兩倍但等於或小於位元線之間距的三倍，則根據本發明之教示，每個位元線可在三個或更多個地點處切割。
在圖 3 之實例中，讀出電路之間距亦大於位元線之間距。同樣，可取決於位元線之間距與讀出電路之間距之間的關係而調整讀出電路之佈局及/或分配。舉例而言，若根據本發明之教示，讀出電路之間距等於或小於位元線之間距，則讀出電路可置放於定位於ASIC晶圓之頂部或底部側上的單個列中。
圖 4 展示根據本發明之實施例之像素、位元線、混合接合件與讀出電路之間的連接之一個實例。如所描繪實例中所展示，每個讀出行存在兩個位元線片段，且每個位元線在像素陣列中之不同位置處分離。舉例而言，如圖 4 中所說明之實例中所展示，頂部位元線blt＜n＞與底部位元線blb＜n＞在像素陣列之列m+2與m+3之間經劃分，且經耦接以藉由混合接合件藉由第一讀出電路1＜n＞讀出，而頂部位元線blt＜n+1＞與blb＜n+1＞在像素陣列之列m+4與m+5之間的不同位置處劃分，且經耦接以藉由混合接合件藉由不同的第二讀出電路2＜n＞讀出。如所描繪實例中所展示，像素及位元線安置於像素晶圓中，而讀出電路在堆疊晶片方案中藉由混合接合件安置於耦接至像素晶圓之單獨ASIC晶圓中。
在所描繪實例中，頂部位元線blt＜n＞耦接至像素陣列之小於或等於列m+2之列的頂部分，且底部位元線blb＜n＞耦接至像素陣列之大於或等於列m+3之列的底部分。如所展示，第一讀出電路1＜n＞經耦接以藉由混合接合件自頂部位元線blt＜n＞及底部位元線blb＜n＞讀出信號。類似地，頂部位元線blt＜n+1＞耦接至像素陣列之小於或等於列m+4之列的頂部分，且底部位元線blb＜n+1＞耦接至像素陣列之大於或等於列m+5之列的底部分。如所展示，第二讀出電路1＜n+1＞經耦接以藉由混合接合件自頂部位元線blt＜n+1＞及底部位元線blb＜n+1＞讀出信號。應注意，在此組態中，已停用(或未選定)位元線片段可藉由電容來電容耦接至已啟用(或選定)位元線及/或選定像素之浮動擴散。
圖 5 展示已停用位元線電容耦接至已啟用位元線及/或選定像素之浮動擴散之方式的實例。如圖 5 中所展示，當選擇Row m及Row m+1時，選擇位元線blt＜n＞及blt＜n+1＞。在此情況下，藉由位元線blt＜n+1＞讀出Row m中之像素的信號，且藉由位元線blt＜n＞讀出Row m+1中之像素的信號。位元線blb＜n＞及blb＜n+1＞被停用或不用以自任何像素讀出信號。在此實例中，已啟用位元線與已停用位元線之間的電容耦接是小的且因此是可忽略的。
但是，當選擇Row m+2及Row m+3時，選擇位元線blt＜n+1＞及blb＜n＞。在此情況下，藉由位元線blt＜n+1＞讀出Row m+2中之像素的信號，藉由blb＜n＞讀出Row m+3中之像素的信號，且停用位元線blt＜n＞及blb＜n+1＞。在此實例中，已啟用位元線與已停用位元線之間的電容耦接可以是大的，此係因為blt＜n＞與blt＜n+1＞以長的長度並聯地緊密路由並與位元線blb＜n＞及blb＜n+1＞相同。
除了位元線至位元線耦接電容以外，已停用位元線亦可具有至像素之選用於讀取之浮動擴散的耦接電容。舉例而言，在圖 5 中，當選擇Row m+2及Row m+3時，位元線blt＜n＞接近至Row m+2中之像素的耦接而路由。若已停用位元線blt＜n＞不穩定，則位元線blt＜n＞與Row m+2中之像素的浮動擴散之間的電容耦接可能會影響信號讀出。因此，已停用位元線需要足夠穩定以不影響任何信號讀出。
圖 6 是根據本發明之實施例的包括於成像系統中之讀出電路之實例的圖式。在所描繪實例中，像素包括於像素晶圓中且讀出電路包括於ASIC晶圓中。在一個實例中，每個讀出電路可包括用以向每個位元線供應恆定電流的位元線電流源、用以將位元線信號轉換成數位碼之類比至數位轉換器(ADC)、及包括以下各項之開關電路系統：用以藉由開關SWA_T將頂部位元線連接至ADC輸入並藉由SWA_B將底部位元線連接至ADC輸入的第一組開關、用以藉由SWB_T將頂部位元線連接至位元線電流源並藉由SWB_B將底部位元線連接至位元線電流源的第二組開關、用以藉由SWC_T向頂部位元線供應偏壓電壓並藉由SWC_B向底部位元線供應偏壓電壓的第三組開關。
根據本發明之實施例的CMOS影像感測器(CIS)可包括可選偏壓產生器以產生位元線偏壓電壓Vbias。在一個實例中，偏壓電壓Vbias可以是VDD與GND之間的任何中間電壓。在另一實例中，應瞭解，VDD亦可直接用作偏壓電壓，而不需要或不存在可選偏壓產生器。圖 10A 及圖 10B 展示用於可選偏壓產生器之驅動電路的一些實例，在該驅動電路中例如需要中間電壓以供應偏壓電壓Vbias。如所說明，圖 10A 中所描繪之偏壓產生器實例使用耦接至VDD電壓軌以供應偏壓電壓Vbias的源極隨耦器緩衝器。在另一實例中，圖 10B 中所描繪之偏壓產生器使用由運算放大器驅動以供應偏壓電壓Vbias的電壓跟隨器。應瞭解，根據本發明之各種實施例，偏壓產生器中之驅動器電路上的可驅動性之要求並非嚴格的。舉例而言，若負載電容是8 nF，則驅動器電路之電流消耗可以是約數十至數百微安。
在一個實例中，應注意，已停用位元線不應在操作期間偏壓至GND，此係因為會跨越RS及/或SF裝置出現大Vds電壓，如可例如在圖 6 中觀察到。在大多數狀況下，SF裝置及RS裝置在VDD與位元線之間串聯連接。若位元線偏壓至接地，則跨越SF及RS裝置之電壓差可與VDD一樣大。其結果是，跨越RS及/或SF裝置之Vds電壓將亦是大的。跨越RS及/或SF裝置之大Vds電壓會產生熱載波及發光，其可在光電二極體中累積並可產生不需要的白色像素或增加不需要之暗信號。
當藉由頂部位元線讀出信號時，如針對圖 6 中之實例所說明，接通開關SWA_T及SWB_T以將頂部位元線耦接至ADC及位元線電流源，而關斷開關SWC_T、SWA_B及SWB_B以自ADC及位元線電流源解耦底部位元線。接通SWC_B以將底部位元線耦接至偏壓電壓，以使已停用底部位元線穩定。另一方面，當藉由底部位元線讀出信號時，接通開關SWA_B及SWB_B，且關斷開關SWC_B、SWA_T及SWB_T。另外，接通SWC_T以將頂部位元線耦接至偏壓電壓，以使已停用頂部位元線穩定。
為了說明，圖 7 是說明根據本發明之實施例的像素及讀出電路之實例波形的時序圖。圖 7 展示如何在藉由頂部位元線讀出信號時控制開關SWC_B。在ADC電路將頂部位元線上之信號轉換成其數位碼之ADC時段期間，關斷SWC_B以使底部位元線浮動。因此，底部位元線之電壓可以是穩定的，此係因為底部位元線上之大多數耦接電容位於底部位元線與電力線(理想上至接地)之間或底部位元線與已啟用位元線之間。此意謂著已啟用頂部位元線與已停用底部位元線之間的電容耦接相當於已啟用頂部位元線與電力線(例如，接地)之間或已啟用頂部位元線及其他已啟用位元線之間的電容耦接。已啟用頂部位元線與其他已啟用位元線之間的電容耦接小於已啟用頂部位元線與接地之間的電容耦接，從而引起位元線由接地防護之條件，且因此根據本發明之實施例，已啟用頂部位元線是穩定的。
如圖 7 中所展示，已啟用頂部位元線之電壓與兩個大凸塊或脈衝回應(在時間T1至T2及T6至T7)，藉由像素之重設操作(例如，在時間T1至T2，RST =高)在時間T1產生該凸塊或脈衝中的一個，且自光電二極體PD至像素之浮動擴散FD (亦見圖 6 )藉由影像電荷之傳送操作(例如，在時間T6至T7，TX =高)期間在時間T6產生該凸塊或脈衝中的另一個。在該兩個時段(時間T1至T2及T6至T7)期間，藉由在時間T0至T3及T5至T8開啟開關SWC_B向已停用底部位元線供應偏壓電壓Vbias (亦見圖 6 )。在某一時間後已啟用頂部位元線之電壓變化在時間T3及T8變得穩定(亦即，值足夠小)之後，在時間T3及T8關斷開關SWC_B以使已停用位元線浮動。此過程使得已停用底部位元線之偏壓電壓不太可能在像素經歷重設(在時間T1至T2)或讀出信號(在時間T6至T7)時對已啟用頂部位元線或鄰近位元線產生任何顯著電壓影響或變化。
偏壓電壓產生器之要求可鬆弛一位元，此係因為當SWC_B開關關斷時，相對小量之誤差在已啟用位元線、已停用位元線及Vbias上是可容許的。因而，VDD可直接用作偏壓電壓Vbias，此係因為Vbias在類比至數位轉換(ADC)時段(時間T4至T5及T9至T10)期間自已停用位元線斷開。已停用位元線與已啟用位元線之間的電容耦接不再引起電源紋波抑制比(power supply rejection ratio，PSRR)的退化，此係因為已停用位元線浮動且來自VDD之雜訊不會傳播至已停用位元線。
應瞭解，相比於簡單地將所有已停用位元線偏壓至某一電壓，如圖 7 之實例中所說明的已停用位元線之時間受控浮動是好得多的解決方案。若已停用位元線未浮動，則其阻抗將必須是小的以避免會在ADC時段期間影響信號之讀取的大變化。此將意謂著偏壓振盪器(見例如圖 6 )將必須具有強驅動能力，此又會需要大的電源供應器。此係因為偏壓電壓Vbias將被供應至整個像素陣列之所有已停用位元線。實際上，偏壓振盪器將驅動之負載電容將是大的。舉例而言，若位元線之數目是8000且每個位元線具有2 pF之電容，則驅動之負載將是8 nF (亦即，2 pF×8000/2，假設位元線之一半已停用)。若Vbias之目標頻帶設定成5 MHz，則偏壓振盪器之功耗可在幾十毫安(mA)下運行，此對於常常用於行動裝置等等中之小型CMOS影像感測器(CIS)將不會是可接受的。偏壓已停用位元線之另一方式可以是藉由將其向上直接拉動至VDD，但感測器之PSRR將歸因於VDD電壓軌上之雜訊而降級，雜訊會傳播至已停用位元線。雖然RS及/或SF裝置之Vds可以是小的，但是PSRR會變得更差，此係因為已啟用位元線與已停用位元線之間的電容耦接相當於已啟用位元線與VDD之間的電容耦接。
圖 8 是說明根據本發明之實施例的像素及讀出電路之實例波形的另一時序圖。具體而言，類似於圖 7 中所描繪之實例，圖 8 展示用於在藉由頂部位元線讀出信號時控制開關SWC_B之方法的另一實例。在圖 8 中所描繪之實例中，在時間T0至T3接通SWC_B，此僅約在像素重設操作(例如，在時間T1至T2，RST =高)時，且SWC_B在其餘時間關斷，包括在傳送操作(例如，在時間T6至T7，TX =高)期間。底部上之已停用位元線在像素重設之後偏壓至Vbias。底部位元線上之總電荷在第一ADC時段與第二ADC時段之間保持不變，此係因為底部位元線在像素重設之後保持浮動。若已停用位元線僅耦接至一個已啟用位元線，則此方法是好方法，此係因為在此狀況下，不會因為使已停用位元線浮動而增加已啟用位元線之間的串擾，且已啟用位元線上之總等效電容在位元線電壓改變時在在時間T7至T8變得更小。
圖 9 是說明根據本發明之實施例的像素及讀出電路之實例波形之又一時序圖。具體而言，圖 9 展示偏壓序列之另一實例。在所描繪實例中，僅在讀出序列開始時(亦即，僅在之前像素重設操作(例如，在時間T1至T2，RST =高))接通SWC_B，使得底部位元線在讀出序列開始時僅偏壓至Vbias。在此之後，底部位元線在整個讀出時段期間保持浮動。應瞭解，由圖 9 中所描繪之序列提供之益處幾乎與圖 8 中展示之一個序列的益處相同。
對本發明之所說明實例之以上描述(包括摘要中所描述之內容)並不意圖是窮盡性的或將本發明限制於所揭示精確形式。雖然本文中出於說明性目的描述了本發明之具體實例，但是在本發明之範圍內各種修改是可能的，如熟習此項技術者將認識到。
可鑒於以上詳細描述對本發明作出此些修改。所附申請專利範圍中使用之術語不應解釋為將本發明限於本說明書中所揭示的具體實例。事實上，本發明之範圍應完全由所附申請專利範圍判定，應如請求項解釋之已確立的原則來解釋所附申請專利範圍。
1‧‧‧第一讀出電路 1＜n＞‧‧‧讀出電路 2‧‧‧第二讀出電路 2＜n+1＞‧‧‧讀出電路 ADC‧‧‧類比至數位轉換器 blt＜0＞‧‧‧頂部位元線 blt＜1＞‧‧‧頂部位元線 blt＜2＞‧‧‧頂部位元線 blt＜3＞‧‧‧頂部位元線 blt＜N-1＞‧‧‧頂部位元線 blt＜n＞‧‧‧頂部位元線 blt＜n+1＞‧‧‧頂部位元線 blb＜0＞‧‧‧底部位元線 blb＜1＞‧‧‧底部位元線 blb＜2＞‧‧‧底部位元線 blb＜3＞‧‧‧底部位元線 blb＜N-1＞‧‧‧底部位元線 blb＜n＞‧‧‧底部位元線 blb＜n+1＞‧‧‧底部位元線 Col 0‧‧‧行 Col 1‧‧‧行 Col 2‧‧‧行 Col n‧‧‧行 Col n+1‧‧‧行 Col N-1‧‧‧行 FD‧‧‧浮動擴散 PD‧‧‧光電二極體 P1‧‧‧像素 P2‧‧‧像素 Pn‧‧‧像素 Row 0‧‧‧列 Row 1‧‧‧列 Row 2‧‧‧列 Row m‧‧‧列 Row m+1‧‧‧列 Row m+2‧‧‧列 Row m+3‧‧‧列 Row m+4‧‧‧列 Row m+5‧‧‧列 Row m+6‧‧‧列 Row M-1‧‧‧列 RST_Tr‧‧‧重設電晶體 RS_Tr‧‧‧列選擇電晶體 RST‧‧‧控制信號 RS‧‧‧控制信號 SF_Tr‧‧‧源極跟隨器電晶體 SWA_T‧‧‧開關 SWA_B‧‧‧開關 SWB_T‧‧‧開關 SWB_B‧‧‧開關 SWC_T‧‧‧開關 SWC_B‧‧‧開關 T0‧‧‧時間 T1‧‧‧時間 T2‧‧‧時間 T3‧‧‧時間 T4‧‧‧時間 T5‧‧‧時間 T6‧‧‧時間 T7‧‧‧時間 T8‧‧‧時間 T9‧‧‧時間 T10‧‧‧時間 TX_Tr‧‧‧轉移電晶體 TX‧‧‧控制信號 VDD‧‧‧電力線 Vias‧‧‧偏壓電壓
參見以下圖式描述本發明之非限制性及非窮盡性的實施例，其中除非另外規定，否則貫穿各視圖中相同之參考標號指代相同的部分。
圖 1 說明根據本發明之實施例之成像系統的一個實例。
圖 2A 及圖 2B 是根據本發明之實施例的像素之實例示意圖。
圖 3 展示根據本發明之實施例的運用像素晶圓及ASIC晶圓實施之堆疊式感測器的實例。
圖 4 展示根據本發明之實施例的像素、位元線、混合接合件(hybrid bond)與讀出電路之間的連接之實例。
圖 5 展示根據本發明之實施例的耦接至已啟用位元線及/或選定像素之浮動擴散之已停用位元線的實例。
圖 6 是根據本發明之實施例的包括於成像系統中之讀出電路的實例之圖式。
圖 7 是說明根據本發明之實施例的像素及讀出電路之實例波形的時序圖。
圖 8 是說明根據本發明之實施例的像素及讀出電路之實例波形的另一時序圖。
圖 9 是說明根據本發明之實施例的像素及讀出電路之實例波形的又一時序圖。
圖 10A 展示根據本發明之實施例的在需要中間電壓以供應Vbias之情況下使用源極跟隨器緩衝器的偏壓產生器之驅動器電路的實例。
圖 10B 展示根據本發明之實施例的在需要中間電壓以供應Vbias之情況下使用由運算放大器驅動之電壓跟隨器之偏壓產生器的驅動器電路之實例。
對應參考標號在圖式之若干視圖中始終指示對應組件。熟習此項技術者應瞭解，圖中之元件僅為簡單及清晰起見而進行說明，但不一定按比例繪製。舉例而言，圖中之一些元件之尺寸可能相對於其他元件誇示以有助於改良對本發明之各種實施例的理解。而且，通常未描繪在商業可行之實施例中有用或必需之常見但眾所周知的元件，以便促進本發明之此些各種實施例之遮擋較少的視圖。
1<n>‧‧‧讀出電路
2<n+1>‧‧‧讀出電路
blt<n>‧‧‧頂部位元線
blt<n+1>‧‧‧頂部位元線
blb<n>‧‧‧底部位元線
blb<n+1>‧‧‧底部位元線
Row m‧‧‧列
Row m+1‧‧‧列
Row m+2‧‧‧列
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Row m+4‧‧‧列
Row m+5‧‧‧列
Row m+6‧‧‧列

Claims (23)

  1. 一種影像感測器，其包含：一像素陣列，其包括複數個像素，其中每個像素經耦接以回應於入射光而產生影像資料；一位元線，其耦接至該像素陣列之一像素行，其中該位元線分離(separated)成耦接至該像素行之複數個部分，其中該位元線之該等部分彼此電隔離(electrically isolated)；以及一讀出電路，其耦接至該位元線的一第一部分，該第一部分耦接至來自該像素行之像素列之一第一部分，以自來自該像素行之像素列的該第一部分讀取影像資料，其中該讀出電路進一步耦接至該位元線的一第二部分，該第二部分耦接至來自該像素行之像素列之一第二部分，以自來自該像素行之像素列的該第二部分讀取影像資料，其中該讀出電路包含：一類比至數位轉換器(ADC)，其經耦接以將自該位元線所接收之類比影像資料轉換成數位影像資料；以及開關電路系統(switching circuitry)，其耦接於該位元線與該ADC之間，其中，在從耦接至該位元線之該第一部分的一像素之一讀出操作期間，該開關電路系統經組態以，在將自該位元線之該第一部分所接收之該類比影像資料轉換成該數位影像資料之一ADC時段(period)期間，將該ADC耦接至該位元線之該第一部分，其中該開關電路系統經組態以，在自耦接至該位元線之該第一部分的該像素之該讀出操作期間，將該ADC自該位元線之該第二部分解耦(decouple)，且 其中該開關電路系統經組態以，在將自該位元線之該第一部分所接收的該類比影像資料轉換成該數位影像資料的該ADC時段期間，浮動(float)該位元線之該第二部分。
  2. 如請求項1之影像感測器，其中該像素陣列及該位元線安置於一第一晶圓中且其中該讀出電路安置於一第二晶圓中。
  3. 如請求項1之影像感測器，其中該位元線是複數個位元線中之一第一位元線，其中該像素行是該像素陣列之複數個行中的一第一像素行，且其中該讀出電路是複數個讀出電路中之第一讀出電路，其中該影像感測器進一步包含：該複數個位元線中之一第二位元線，其中該第二位元線耦接至該像素陣列之該複數個行中的一第二像素行，其中該第二位元線分離成耦接至該第二像素行之複數個部分，其中該第二位元線之該等部分彼此電隔離；以及該複數個讀出電路中之一第二讀出電路，其中該第二讀出電路耦接至該第二位元線的一第一部分，該第一部分耦接至來自該第二像素行之像素列之一第一部分，以自來自該第二行之像素列之該第一部分讀取影像資料，其中該第二讀出電路進一步耦接至該第二位元線的一第二部分，該第二部分耦接至來自該第二像素行之像素列之一第二部分，以自來自該第二像素行之像素列的該第二部分讀取影像資料。
  4. 如請求項3之影像感測器，其中來自該第一像素行之像素列的該第一 部分不同於來自該第二像素行之像素列的該第一部分，且其中來自該第一像素行的像素列之該第二部分不同於來自該第二像素行之像素列的該第二部分。
  5. 如請求項1之影像感測器，其中該開關電路系統經組態以在自耦接至該位元線之該第一部分之該像素的該讀出操作期間將一位元線電流源耦接至該位元線之該第一部分，且其中該開關電路系統經組態以在自耦接至該位元線之該第一部分的該像素之該讀出操作期間將該位元線電流源自該位元線之該第二部分解耦。
  6. 如請求項1之影像感測器，其中該開關電路系統經組態以在耦接至該位元線之該第一部分的該像素之一重設操作期間將該位元線之該第二部分耦接至一偏壓電壓。
  7. 如請求項6之影像感測器，其中該開關電路系統經進一步組態以在耦接至該位元線之該第一部分之該像素的一傳送操作期間將該位元線之該第二部分耦接至該偏壓電壓。
  8. 如請求項1之影像感測器，其中該開關電路系統經組態以在耦接至該位元線之該第一部分的該像素之一重設操作之前在自耦接至該位元線之該第一部分的該像素之該讀出操作開始時將該位元線之該第二部分耦接至一 偏壓電壓。
  9. 如請求項1之影像感測器，其中該第一讀出電路進一步包含一偏壓產生器，其經耦接以供應經耦接以由該開關電路系統接收之一偏壓電壓。
  10. 如請求項9之影像感測器，其中該偏壓產生器包含一源極跟隨器緩衝器，其耦接至一電壓軌以供應該偏壓電壓。
  11. 如請求項9之影像感測器，其中該偏壓產生器包含一電壓跟隨器，其由一運算放大器驅動以供應該偏壓電壓。
  12. 一種成像系統，其包含：一像素陣列，其包括複數個像素以回應於入射光而產生影像資料，且組織成複數個列及複數個行；控制電路系統(control circuitry)，其耦接至該像素陣列以控制該像素陣列之操作；複數個位元線，其耦接至該像素陣列，其中每個位元線耦接至該像素陣列之一對應像素行，其中每個位元線分離成複數個部分，其中每個位元線之該等部分彼此電隔離，其中該複數個位元線包括一第一位元線，其耦接至該像素陣列之一第一像素行；以及一第一讀出電路，其耦接至該第一位元線之一第一部分，其中該第一位元線之該第一部分耦接至來自該第一像素行的像素列之一第一部分，其中該第一讀出電路進一步耦接至該第一位元線之一第二部分，其中該第 一位元線之該第二部分耦接至來自該第一像素行的像素列之一第二部分，其中該讀出電路包含：一類比至數位轉換器(ADC)，其經耦接以將自該第一位元線所接收之類比影像資料轉換成數位影像資料；以及開關電路系統，其耦接於該第一位元線與該ADC之間，其中，在自耦接至該第一位元線之該第一部分的一像素之一讀出操作期間，該開關電路系統經組態以在將自該第一位元線之該第一部分所接收的該類比影像資料轉換成該數位影像資料之一ADC時段期間將該ADC耦接至該第一位元線之該第一部分，其中該開關電路系統經組態以在自耦接至該第一位元線之該第一部分的該像素之該讀出操作期間將該ADC自該第一位元線之該第二部分解耦，且其中該開關電路系統經組態以在將自該第一位元線之該第一部分所接收之該類比影像資料轉換成該數位影像資料之該ADC時段期間浮動該第一位元線的該第二部分。
  13. 如請求項12之成像系統，其進一步包含功能邏輯，其耦接至該第一讀出電路以儲存自該像素陣列讀出之影像資料。
  14. 如請求項12之成像系統，其中該像素陣列及該複數個位元線安置於一第一晶圓中且其中該第一讀出電路安置於一第二晶圓中。
  15. 如請求項12之成像系統，其中該複數個位元線進一步包括一第二位 元線，其耦接至該像素陣列之一第二像素行，其中該成像系統進一步包含：一第二讀出電路，其耦接至該第二位元線之一第一部分，其中該第二位元線之該第一部分耦接至來自該第二像素行之像素列的一第一部分，其中該第二讀出電路進一步耦接至該第二位元線之一第二部分，其中該第二位元線之該第二部分耦接至來自該第二像素行的像素列之一第二部分。
  16. 如請求項15之成像系統，其中來自該第一像素行的像素列之該第一部分不同於來自該第二像素行的像素列之該第一部分，且其中來自該第一像素行的像素列之該第二部分不同於來自該第二像素行的像素列之該第二部分。
  17. 如請求項12之成像系統，其中該開關電路系統經組態以在自耦接至該第一位元線之該第一部分的該像素之該讀出操作期間將一位元線電流源耦接至該第一位元線的該第一部分，且其中該開關電路系統經組態以在自耦接至該第一位元線之該第一部分的該像素之該讀出操作期間將該位元線電流源自該第一位元線的該第二部分解耦。
  18. 如請求項12之成像系統，其中該開關電路系統經組態以在耦接至該第一位元線之該第一部分的該像素之一重設操作期間將該第一位元線之該第二部分耦接至一偏壓電壓。
  19. 如請求項18之成像系統，其中該開關電路系統經進一步組態以在耦接至該第一位元線之該第一部分的該像素之一傳送操作期間將該第一位元線之該第二部分耦接至該偏壓電壓。
  20. 如請求項12之成像系統，其中該開關電路系統經組態以在耦接至該第一位元線之該第一部分的該像素之一重設操作之前在自耦接至該第一位元線之該第一部分的該像素之該讀出操作開始時將該第一位元線之該第二部分耦接至一偏壓電壓。
  21. 如請求項12之成像系統，其中該第一讀出電路進一步包含一偏壓產生器，其經耦接以供應經耦接以由該開關電路系統接收之一偏壓電壓。
  22. 如請求項21之成像系統，其中該偏壓產生器包含一源極跟隨器緩衝器，其耦接至一電壓軌以供應該偏壓電壓。
  23. 如請求項21之成像系統，其中該偏壓產生器包含一電壓跟隨器，其由一運算放大器驅動以供應該偏壓電壓。
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