KR20220146899A - 동작 모드에 따라 바이어스 전압을 분리 인가하는 아날로그 디지털 컨버터, 및 이를 포함하는 이미지 센서 - Google Patents

동작 모드에 따라 바이어스 전압을 분리 인가하는 아날로그 디지털 컨버터, 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

전해상도 모드 및 크롭 모드를 지원하고, 동작 모드에 따라 바이어스 전압을 분리 인가하는 는 이미지 센서가 개시된다. 본 개시의 예시적 실시예에 따른 이미지 센서는 객체를 센싱함으로써 픽셀 신호를 생성하도록 구성된 복수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀 신호를 디지털 신호로 변환하도록 구성되고, 복수의 메탈 라인들을 포함하는 아날로그 디지털 컨버터, 상기 복수의 메탈 라인에 바이어스 전압을 인가하도록 구성된 바이어스 생성기, 및 상기 메탈 라인에 상기 바이어스 전압이 인가되는 경로를 결정하도록 구성된 바이어스 제어기를 포함하고, 상기 바이어스 제어기는, 제1 제어 신호에 기초하여 상기 복수의 메탈 라인들 전체의 활성화를 결정하는 제1 트랜지스터 및 제2 제어 신호에 기초하여 상기 복수의 메탈 라인들 중 상기 크롭 모드를 위한 제1 메탈 라인의 활성화를 결정하는 제2 트랜지스터를 포함할 수 있다.

Description

동작 모드에 따라 바이어스 전압을 분리 인가하는 아날로그 디지털 컨버터, 및 이를 포함하는 이미지 센서{ANALOG DIGITAL CONVERTER SEPARATELY APPLYING BIAS VOLTAGE ACCORDING TO OPERATION MODE, AND IMAGE SENSOR INCLUDING THEREOF}
본 개시의 기술적 사상은 CMOS(complementary metal-oxide semiconductor) 이미지 센서에 관한 것으로서, 상세하게는 동작 모드에 따라 바이어스 전압을 분리 인가하는 아날로그 디지털 컨버터, 및 이를 포함하는 이미지 센서에 관한 것이다.
대상물의 2차원적 또는 3차원적 이미지을 촬상하기 위한 장치로서 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. CMOS 이미지 센서에서는 픽셀의 리셋 잡음을 제거하기 위하여, 상관 이중 샘플링(CDS: Correlated Double Sampling) 기술이 이용된다. 이미지 센서의 성능 향상을 위하여, CDS 기술을 이용하는 아날로그 디지털 컨버터(Analog-Digital Converter; ADC)의 효율화는 중요한 주제이다.
아날로그 디지털 컨버터에는 센싱에 이용되지 않을 때 전력 공급을 최소화할 수 있도록 파워 다운 스위치가 포함됨으로써 소비 전력 효율화를 도모할 수 있다. 그러나, 물리적 스위치의 증가는 자체 온-저항을 유발하고, 증폭기의 입력 범위를 변동시키는 문제가 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 동작 모드에 따라 바이어스 전압을 분리 인가함으로써 별도의 파워 다운 스위치를 포함하지 않는 이미지 센서를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적 실시예에 따르면, 전해상도 모드 및 크롭 모드를 지원하는 이미지 센서는 객체를 센싱함으로써 픽셀 신호를 생성하도록 구성된 복수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀 신호를 디지털 신호로 변환하도록 구성되고, 복수의 메탈 라인들을 포함하는 아날로그 디지털 컨버터, 상기 복수의 메탈 라인에 바이어스 전압을 인가하도록 구성된 바이어스 생성기, 및 상기 메탈 라인에 상기 바이어스 전압이 인가되는 경로를 결정하도록 구성된 바이어스 제어기를 포함하고, 상기 바이어스 제어기는, 제1 제어 신호에 기초하여 상기 복수의 메탈 라인들 전체의 활성화를 결정하는 제1 트랜지스터 및 제2 제어 신호에 기초하여 상기 복수의 메탈 라인들 중 상기 크롭 모드를 위한 제1 메탈 라인의 활성화를 결정하는 제2 트랜지스터를 포함할 수 있다.
본 개시의 예시적 실시예에 따르면, 픽셀에서 센싱된 픽셀 신호를 디지털 신호로 변환하도록 구성된 아날로그 디지털 컨버터는, 외부에서 제공된 바이어스 전압에 따라 활성화되는 제1 메탈 라인 및 제2 메탈 라인을 포함하고, 상기 바이어스 전압에 기초하여 외부에서 제공된 램프 신호를 상기 픽셀 신호를 비교함으로써 비교 신호를 생성하도록 구성된 비교기, 외부에서 제공된 클럭 신호에 기초하여 상기 비교 신호를 카운트함으로써 디지털 신호를 생성하도록 구성된 계수기 및 상기 제1 메탈 라인 및 상기 제2 메탈 라인으로 인가되는 상기 바이어스 전압의 경로를 결정하도록 구성된 제1 트랜지스터 및 제2 트랜지스터를 포함하는 복수의 트랜지스터들을 포함할 수 있다.
본 개시의 예시적 실시예에 따르면, 전해상도 모드 및 크롭 모드를 지원하는 이미지 센서는, 객체를 센싱함으로써 픽셀 신호를 생성하도록 구성된 복수의 픽셀들을 포함하는 픽셀 어레이, 각각이 상기 픽셀 신호를 디지털 신호로 변환하도록 구성된 복수의 아날로그 디지털 컨버터를 포함하고, 상기 복수의 아날로그 디지털 컨버터와 공통적으로 연결된 복수의 메탈 라인들을 포함하는 아날로그 디지털 컨버팅 어레이, 상기 복수의 메탈 라인에 바이어스 전압을 인가하도록 구성된 바이어스 생성기, 및 상기 메탈 라인에 상기 바이어스 전압이 인가되는 경로를 결정하도록 구성된 바이어스 제어기를 포함하고, 상기 바이어스 제어기는, 제1 제어 신호에 기초하여 상기 복수의 메탈 라인들 전체의 활성화를 결정하는 제1 트랜지스터, 제2 제어 신호에 기초하여 상기 복수의 메탈 라인들 중 상기 크롭 모드를 위한 제1 메탈 라인의 활성화를 결정하는 제2 트랜지스터, 및 상기 디지털 신호를 외부로 출력하도록 구성된 출력 버퍼를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 아날로그 디지털 컨버터 및 이미지 센서는 동작 모드에 따라 바이어스 전압을 분리 인가함으로써 물리적 스위치를 감축할 수 있다. 이로써, 아날로그 디지털 컨버터 및 이미지 센서는 물리적 스위치로 인해 유발되는 노이즈를 감축하고, 저항 증가를 최소화할 수 있으며, 증폭기의 입력 범위를 안정화할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 아날로그 디지털 컨버터 및 이미지 센서는 물리적 스위치를 감축함으로써 입력 전압의 감소에 강건할 수 있고, 저-전력 회로 설계를 용이하게 달성할 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2은 본 개시의 예시적인 실시예에 따른 픽셀을 나타내는 회로도이다.
도 3은 본 개시의 예시적인 실시예에 따른 아날로그 디지털 컨버팅 어레이를 도식화한 도면이다.
도 4a은 비교예로서 예시적인 실시예에 따른 증폭기의 회로도이고, 도 4b는 본 개시의 예시적인 실시예에 따른 증폭기를 나타내는 회로도이다.
도 5a 내지 도 5c는 본 개시의 예시적인 실시예에 따른 복수의 메탈 라인들, 바이어스 생성기, 및 복수의 트랜지스터들을 도식화한 도면이다.
도 6a 내지 도 6c는 본 개시의 예시적인 실시예에 따른 복수의 메탈 라인들, 바이어스 생성기, 및 복수의 트랜지스터들을 도식화한 도면이고, 도 6d는 본 개시의 예시적인 실시예에 따른 아날로그 디지털 컨버터의 동작 모드에 따른 신호의 레벨을 나타내는 표이다.
도 7a는 본 개시의 예시적인 실시예에 따른 크롭 모드에 따른 픽셀 어레이를 나타내는 도면이고, 도 7b는 본 개시의 예시적인 실시예에 따른 이미지의 처리를 설명하는 도면이다.
도 8은 예시적인 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다.
도 9는 예시적인 실시예에 따른 도 8의 카메라 모듈의 상세 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서(100)를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)), 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation) 장치 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
이미지 센서(100)는 광학 렌즈를 통하여 입사된 객체(object)의 광학적 신호를 전기적 신호로 변환하고, 변환된 전기적 신호를 이미지 데이터(IDTA)로 변환할 수 있다. 이미지 센서(100)는 예를 들어, 2차원적으로 배열된 복수의 픽셀들을 포함하는 픽셀 어레이(110) 및 센싱을 위한 다양한 전기적 회로를 포함할 수 있으며, 이미지 센서(100)는 픽셀 어레이 및 센싱 회로를 포함하는 반도체 칩으로서 구현될 수 있다.
이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(Row Driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 131)를 포함하는 아날로그 디지털 컨버팅 어레이(ADC array, 130), 바이어스 생성기(Bias Generator, 140), 바이어스 제어기(Bias Controller)(150), 램프 생성기(Ramp Generator, 160), 클럭 생성기(Clock Generator, 170), 컬럼 디코더(Column Decoder, 180), 출력 버퍼(Output Buffer, 190) 및 제어 로직(Control Logic, 195)을 포함할 수 있다.
픽셀 어레이(110)는 수신되는 광 신호들을 전기적 신호들로 변환할 수 있다. 픽셀 어레이(110)는 각각이 복수의 행(row) 라인들 및 복수의 컬럼(column) 라인(COL)들과 접속되며 매트릭스 형태로 배치된 복수의 픽셀(111)들을 포함할 수 있다. 복수의 픽셀(111)들 각각은 광전 변환 소자를 포함할 수 있다. 예를 들어, 픽셀(111)은 CCD(Charge Coupled Devices) 또는 CMOS(Complementary Metal Oxide Semiconductor) 등의 광전 변환 소자로 구현될 수 있으며 이외에도 다양한 종류의 광전 변환 소자로 구현될 수 있다. 예를 들어, 광전 변환 소자는 포토(photo) 다이오드, 포토 트랜지스터, 포트 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 복수의 픽셀(111)들 각각은 적어도 하나의 광전 변환 소자를 포함할 수 있으며, 복수의 광전 변환 소자는 서로 적층될 수 있다.
복수의 픽셀(111)들은 광전 변환 소자를 이용하여 빛을 감지하고, 이를 전기적 신호인 픽셀 신호(PS)로 변환할 수 있다. 픽셀 신호(PS)는 복수의 픽셀(111)들 각각의 리셋 동작에 따라 생성된 리셋 신호를 포함할 수 있고, 복수의 픽셀(111)들 각각의 광 감지 동작에 따른 이미지 신호를 포함할 수 있다.
복수의 픽셀(111)들 각각은 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예를 들어, 복수의 픽셀(111)들은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 복수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터가 배치될 수 있다. 다른 예로서, 복수의 픽셀(111)은 시안(cyan) 픽셀, 옐로우(yellow) 픽셀, 마젠타(magenta) 픽셀, 또는 화이트 픽셀을 포함할 수도 있다.
복수의 픽셀(111) 각각의 상부에는 마이크로 렌즈 및 컬러 필터가 적층될 수있으며, 복수의 픽셀(111)의 복수의 컬러 필터가 컬러 필터 어레이를 구성할 수 있다. 컬러 필터는 마이크로 렌즈를 통해 입사되는 빛 중 특정 색상의 빛, 다시 말해서 특정 색상 영역의 파장을 투과시킬 수 있다. 픽셀(111)에 구비되는 컬러 필터에 따라 픽셀(111)이 감지할 수 있는 색상이 결정될 수 있다. 그러나, 이에 제한되는 것은 아니며, 실시예에 있어서, 픽셀(111)에 구비되는 광전 변환 소자는 인가되는 전기 신호의 레벨, 예컨대 전압 레벨에 따라서, 색상 영역의 파장에 해당하는 빛을 전기적 신호로 변환할 수 있으며, 이에 따라서, 광전 변환 소자에 인가되는 전기 신호의 레벨에 따라서 픽셀(111)이 감지할 수 있는 색상이 결정될 수도 있다.
예시적인 실시예에서, 복수의 픽셀(111) 각각은 적어도 두 개의 광전 변환 소자를 이용하여 객체를 센싱할 수 있다. 예를 들어, 복수의 픽셀(111) 각각은 마이크로 렌즈의 광축을 중심으로 왼쪽 방향(또는 위쪽 방향)에 배치된 적어도 하나의 제1 광전 변환 소자 및 렌즈의 광축을 중심으로 오른쪽 방향(또는 아래쪽 방향)에 배치된 적어도 하나의 제2 광전 변환 소자를 포함할 수 있다. 복수의 픽셀(111) 각각은 제1 광전 변환 소자로부터 생성되는 제1 이미지 신호 또는 제2 광전 변환 소자로부터 생성되는 제2 이미지 신호를 출력할 수 있다. 인접한 서로 다른 로우 및 동일한 칼럼에 배치되는 두 픽셀(111) 중 하나의 픽셀(111)이 제1 광전 변환 소자로부터 생성되는 제1 이미지 신호를 출력하고, 다른 하나의 픽셀(111)이 제2 광전 변환 소자로부터 생성되는 제2 이미지 신호를 출력할 수 있다. 이때, 상기 두 픽셀(111)은 동일한 색상을 감지할 수 있다. 두 픽셀(111)로부터 출력되는 제1 이미지 신호 및 제2 이미지 신호에 기초하여 AF 기능을 위한 위상차 연산에 이용되는 오토 포커싱 데이터, 예컨대 위상 검출 신호 쌍이 생성될 수 있다. 또한, 픽셀(111)은 적어도 하나의 제1 광전 변환 소자 및 적어도 하나의 제2 광전 변환 소자로부터 생성되는 합산 이미지 신호를 픽셀 신호(PS)로서 출력할 수 있다. 합산 이미지 신호는 프레임 단위의 이미지 생성에 이용될 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동할 수 있다. 로우 드라이버(120)는 제어 로직(195)에서 생성된 행 제어 신호(CTR_R) 를 디코딩하고, 디코딩된 행 제어 신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예를 들어, 행 제어 신호(CTR_R)는 어드레스 신호, 또는 어드레스 정보를 나타내는 명령을 포함할 수 있다. 예시적인 실시예에서, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호(PS)를 컬럼 라인(COL)을 통해 출력할 수 있다. 다시 말해서, 픽셀 어레이(110)의 복수의 픽셀(111)이 로우 단위로 차례로 픽셀 신호들을 출력할 수 있다.
아날로그 디지털 컨버팅 어레이(130)는 픽셀 어레이(110)로부터 입력되는 아날로그 신호인 픽셀 신호(PS)를 디지털 값으로 변환할 수 있다. 아날로그 디지털 컨버팅 어레이(130)는 컬럼 라인(COL)을 통해 제공되는 픽셀 신호(PS)를 처리하기 위해 열 방향으로 배치된 복수의 ADC(131)를 포함할 수 있다.
예시적인 실시예에서, 아날로그 디지털 컨버팅 어레이(130)는 상관 이중 샘플링(Correlated Double Sampling) 회로로 지칭될 수 있다. 복수의 픽셀(111)들로부터 출력되는 픽셀 신호(PS)들은 각 픽셀마다 가지는 픽셀 고유의 특성(예를 들어, CFPN(Column Fixed Pattern Noise) 등)에 의한 편차 및/또는 픽셀(111)로부터 픽셀 신호를 출력하기 위한 로직의 특성 차이에 기인한 편차를 가질 수 있다. 이러한 픽셀 신호들간의 편차를 보상하기 위하여, 픽셀 신호(PS)들 각각에 대하여 리셋 성분(또는 리셋 신호) 및 이미지 성분(또는 이미지 신호)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링이라고 한다.
아날로그 디지털 컨버팅 어레이(130)는 바이어스 제어기 (150)에서 생성된 바이어스 제어 신호(BCS), 램프 생성기(160)에서 생성된 램프 신호(RS), 및 클럭 생성기(170)에서 생성된 카운터 클럭 신호(CLK)를 제공받을 수 있다. ADC(131)는 바이어스 제어 신호(BCS), 램프 신호(RS), 및 카운터 클럭 신호(CLK)에 기초하여 아날로그 신호인 픽셀 신호(PS)를 디지털 값으로 변환할 수 있다.
예시적인 실시예에 따르면, ADC(131)는 바이어스 제어 신호(BCS)에 기초하여 컬럼 라인(COL)들 중 적어도 일부를 활성화할 수 있고, 활성화된 컬럼 라인(COL)에 접속된 픽셀로부터 출력되는 픽셀 신호(PS)를 램프 신호(RS)와 비교하며 비 교 결과를 증폭함으로써 비교 신호를 생성할 수 있다. 예시적인 실시예에 따르면, ADC(131)는 카운터 클럭 신호(CLK)에 기초하여 비교 신호를 디지털 신호로 변환할 수 있다. ADC(131)는 도 3에서 보다 상세히 설명될 것이다.
바이어스 생성기(140)는 제어 로직(195)으로부터 제공되는 바이어스 제어 신호(CTR_B)에 기초하여 동작할 수 있다. 바이어스 생성기(140)는 픽셀 신호(PS)를 증폭하기 위해 요구되는 바이어스 전압을 생성하고, 아날로그 디지털 컨버팅 어레이(130)에 제공할 수 있다. 바이어스 제어기(150)는 아날로그 디지털 컨버팅 어레이(130)에 제공되는 바이어스 전압의 경로를 결정할 수 있다. 바이어스 전압은 동작 모드에 따라 복수의 ADC(131)에 공통적으로 요구될 수 있고, 바이어스 제어기(150)는 병렬적으로 배치된 복수의 ADC(131)에 공통적으로 바이어스 전압이 제공되도록 경로를 결정함으로써 복수의 컬럼 라인(COL)들 중 적어도 일부를 활성화할 수 있다.
램프 생성기(160)는 제어 로직(195)으로부터 제공되는 램프 제어 신호(CTR_RP)에 기초해 동작할 수 있다. 램프 제어 신호(CTR_RP)는 램프 인에이블 신호를 포함할 수 있다. 램프 생성기(160)는 램프 인에이블 신호가 활성화되면, 기울기를 가지는 램프 신호(RS)를 생성할 수 있다. 램프 신호(RS)는 일정한 크기로 점진적으로 상승하거나 하강하는 신호이다. 램프 신호(RS)는 리셋을 위한 리셋 램핑 구간, 및 신호를 센싱하기 위한 신호 램핑 구간을 포함할 수 있다. 예를 들어, 램프 신호(RS)가 상관 이중 샘플링(CDS)에 이용되는 경우, 램프 신호(RS)는 리셋 램핑 구간, 및 신호 램핑 구간을 순차적으로 가질 수 있다.
예시적인 실시예에 따르면, 램프 생성기(160)는 램프 제어 신호(CTR_RP)에 응답하여 특정한 기울기, 램핑 시간, 램핑 개시 전압 레벨, 및/또는 램핑 종료 전압 레벨 등을 가지는 램프 신호(RS)를 생성할 수 있다. 예를 들어, 램프 생성기(160)는 일정한 기울기를 갖고 감소하는 램프 신호(RAMP)를 생성할 수 있고, 또는, 일정한 기울기를 갖고 증가하는 반전(reverse) 램프 신호(RAMP)를 생성할 수도 있다.
클럭 생성기(170)는 제어 로직(195)으로부터 제공되는 클럭 제어 신호(CTR_CK)에 기초하여 동작할 수 있다. 클럭 생성기(170)는 아날로그 디지털 컨버팅 어레이(130)로 제공될 카운팅 클럭 신호(CLK)를 생성할 수 있다. 카운팅 클럭 신호(CLK)의 생성 타이밍과 주파수는 제어 로직(195)에 의해 제어될 수 있다. 도면에 도시되지는 않았으나, 클럭 생성기(170)는 그레이 코드 생성기로 구현될 수 있다. 클럭 생성기(170)는 설정된 비트 수에 따른 해상도를 가지는 복수의 코드 값들을 카운팅 클럭 신호(CLK)로서 생성할 수 있다. 예컨대, 10비트 코드가 설정된 경우, 클럭 생성기(170)는 1024개의 코드 값을 포함하는 카운팅 클럭 신호(CLK)를 생성하고, 11비트 코드가 설정된 경우, 클럭 생성기(170)는 2048개의 코드 값을 포함하는 카운팅 클럭 신호(CLK)를 생성할 수 있다.
출력 버퍼(190)는 아날로그 디지털 컨버팅 어레이(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력할 수 있다. 출력 버퍼(190)는 컬럼 메모리(미도시) 및 센스 앰프(미도시)를 더 포함할 수 있다. 컬럼 메모리는 복수의 ADC(131)들 각각으로부터 출력되는 디지털 신호를 임시 저장한 후 센스 앰프로 출력할 수 있으며, 센스 앰프는 컬럼 메모리들로부터 출력되는 디지털 신호들을 센싱하고 증폭할 수 있다. 센스 앰프는 증폭된 디지털 신호들을 이미지 데이터(IDTA)로서 출력할 수 있다.
도 1에서는 설명의 편의를 위해 컬럼 메모리가 출력 버퍼(190)에 포함된 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예를 들어, 컬럼 메모리는 래치의 형태로 아날로그 디지털 컨버팅 어레이(130)에 포함된 것으로 이해될 수도 있으며, 이는 선택의 문제이다. 또한, 컬럼 메모리는 SRAM (static random access memory), 래치(latch), 플립-플롭(flipflop), 또는 이들의 결합으로 구현될 수 있으나 이에 한정되는 것은 아니다.
컬럼 디코더(180)는 제어 로직(195)으로부터 제공되는 컬럼 제어 신호(CTR_C)에 기초하여 동작할 수 있다. 컬럼 디코더(180)는 컬럼 제어 신호(CTR_C)에 따라, 출력 버퍼(190) 저장된 픽셀 값의 출력 타이밍을 제어할 수 있다. 컬럼 디코더(180)는 컬럼 제어 신호(CTR_C)를 디코딩함으로써 복수의 컬럼 라인(COL) 중 특정 컬럼 라인을 선택할 수 있다. 컬럼 디코더(180)는 선택된 컬럼 라인(COL)에 상응하고 출력 버퍼(190)의 메모리에 임시적으로 저장된 이미지 데이터(IDTA)를 외부에 제공될 수 있다.
제어 로직(195)은 다양한 제어 신호를 생성함으로써 이미지 센서(100)를 전반적으로 제어할 수 있다. 예시적인 실시예에 따르면, 제어 로직(195)은 로우 드라이버(120)를 제어하는 행 제어 신호(CTR_R), 바이어스 생성기(140)를 제어하는 바이어스 제어 신호(CTR_B), 램프 생성기(160)를 제어하는 램프 제어 신호(CTR_RP), 클럭 생성기(170)를 제어하는 클럭 생성 신호(CLK_CK), 컬럼 디코더(180)를 제어하는 컬럼 제어 신호(CTR_C)를 생성할 수 있다. 예를 들어, 제어 로직(195)은 행 제어 신호(CTR_R), 바이어스 제어 신호(CTR_B), 램프 제어 신호(CTR_RP), 클럭 생성 신호(CLK_CK), 및/또는 컬럼 제어 신호(CTR_C)의 타이밍, 레벨, 진폭, 듀티 비(Duty Ratio), 인가 시간을 결정함으로써 바이어스 신호(BS), 램프 신호(RS), 카운터 클럭 신호(CLK)의 인가 시간, 인가 속도, 기울기, 개시 전압 레벨, 및/또는 종료 전압 레벨 등을 조정할 수 있다.
제어 로직(195)은 외부에서 제공된 명령을 해독하고, 명령에 상응하도록 다양한 제어 신호(예를 들어, 행 제어 신호(CTR_R), 바이어스 제어 신호(CTR_B), 램프 제어 신호(CTR_RP), 클럭 생성 신호(CLK_CK), 및/또는 컬럼 제어 신호(CTR_C))를 조정할 수 있다. 예시적인 실시예에 따르면, 이미지 센서(100)를 포함하는 전자 장치의 중앙 처리 장치(예를 들어, 애플리케이션 프로세서)가 이미지 센서(100)의 동작 모드를 결정한 경우, 제어 로직(195)은 해당 동작 모드에 상응하도록 이미지 센서(100)의 기능부들을 제어할 수 있다. 예를 들어, 이미지 센서(100)는 전해상도(Full Resolution) 모드, 및 크롭(Crop) 모드를 지원할 수 있고, 애플리케이션 프로세서가 크롭 모드로의 동작 모드 변경을 명령한 경우 제어 로직(195)은 크롭 모드에 상응하도록 행 제어 신호(CTR_R), 바이어스 제어 신호(CTR_B), 램프 제어 신호(CTR_RP), 클럭 생성 신호(CLK_CK), 및/또는 컬럼 제어 신호(CTR_C)를 조정할 수 있다.
제어 로직(195)은 중앙 처리 장치(Central Procesing Unit; CPU), 산술 및 논리 연산, 비트 쉬프트 등을 수행하는 ALU(Arithmetic Logic Unit), DSP(Digital Signal Processor), 마이크로프로세서(microprocessor), ASIC(Application Specific Integrated Circuit), 제어 로직(control logic) 등으로 구현될 수 있으나, 이에 제한되지 않음은 이해될 것이다. 일부 실시예들에서, 제어 로직(195)은 복수의 논리 게이트들로 구성된 스테이트 머신을 포함할 수도 있고, 프로세서 및 프로세서에 의해서 실행되는 명령어들(instructions)을 저장하는 메모리를 포함할 수도 있다.
도 2는 본 개시의 예시적인 실시예에 따른 픽셀(111)을 나타내는 회로도이다. 도 1이 함께 참조된다.
도 2를 참조하면, 픽셀(111)은 포토 다이오드(PD), 전송 트랜지스터(TX), 플로팅 디퓨젼 노드(FD), 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 그러나, 본 개시는 이에 제한되지 않으며, 포토 다이오드(PD)는 다른 광전 변환 소자로 대체될 수 있다.
리셋 트랜지스터(RX)의 게이트 전극에 제공되는 리셋 제어 신호(RS), 전송 트랜지스터(TX)의 게이트 전극에 제공되는 전송 제어 신호(TS), 선택 트랜지스터(SX)의 게이트 전극 에 제공되는 선택 제어 신호(SEL) 각각은 제어 로직(도 1, 190)에서 생성된 행 제어 신호(CTR_R)에 따라, 로우 드라이버(120)가 제공할 수 있다.
포토 다이오드(PD)는 입사되는 광의 세기에 따라 가변되는 광전하를 생성할 수 있다. 예를 들어, 포토 다이오드(PD)는 P-N 접합 다이오드로서, 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 포토 다이오드(PD)는 광전 변환 소자의 예로서, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.
플로팅 디퓨전 노드(FD)(플로팅 디퓨전 영역이라고 지칭될 수 있음)은 전송 트랜지스터(TX), 리셋 트랜지스터(RX) 및 구동 트랜지스터(DX) 사이에 형성될 수 있다. 전송 트랜지스터(TX)는 로우 드라이버(도 1, 120)로부터 출력되는 전송 제어 신호(TS)에 따라 광전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다. 예시적인 실시예에 따르면, 플로팅 디퓨전 노드(FD)는 커패시터로 동작할 수 있다. 전송 트랜지스터(TX)가 전송 트랜지스터(TX)의 게이트 단자에 인가되는 전송 제어 신호(TS)에 응답하여 턴-온(turn-on)되면, 포토 다이오드(PD)에서 생성된 전하(예컨대 광 전하)가 플로팅 디퓨젼 노드(FD)에 전송될 수 있고, 플로팅 디퓨젼 노드(FD)에 저장될 수 있다.
구동 트랜지스터(DX)는 플로팅 디퓨젼 노드(FD)에 축적된 광전하 양에 상응하는 전위에 따라 광전하를 증폭하여 선택 트랜지스터(SX)로 전송할 수 있다. 선택 트랜지스터(SX)의 드레인 전극이 상기 구동 트랜지스터(DX)의 소스에 연결되고, 로우 드라이버(120)로부터 출력되는 선택 신호(SEL)에 따라 픽셀(111)에 연결된 컬럼 라인(COL)으로 픽셀 신호(PS)를 출력할 수 있다. 리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 제공되는 리셋 제어 신호(RS)에 따라 플로팅 디퓨젼 노드(FD)를 전원 전압(VDD) 레벨로 리셋할 수 있다.
리셋 트랜지스터(RX)는 플로팅 디퓨젼 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 소스 전극은 플로팅 디퓨젼 노드(FD)와 연결되며 드레인 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 게이트 전극에 인가되는 리셋 제어 신호(RS)에 응답하여 턴-온되면, 리셋 트랜지스터(RX)의 드레인 전극과 연결된 전원 전압(VDD)이 플로팅 디퓨전 노드(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 디퓨전 노드(FD)에 축적된 전하들이 배출되어 플로팅 디퓨전 노드(FD)가 리셋될 수 있다.
구동 트랜지스터(DX)는 소스 팔로워로서 동작할 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전하량, 다시 말해서, 플로팅 디퓨전 노드(FD)의 전위에 따른 신호를 게이트 전극으로 수신하고, 수신된 신호를 버퍼링하여 출력할 수 있다. 선택 트랜지스터(SX)는 게이트 전극에 인가되는 선택 신호(SEL)에 응답하여 턴-온 될수 있고, 선택 트랜지스터(SX)가 턴-온 되면, 구동 트랜지스터(DX)로부터 출력된 버퍼링된 신호가 컬럼 라인(COL)을 통해 픽셀 신호(PS)로서 출력될 수 있다.
도 2에서는 픽셀(111)이 하나의 포토 다이오드(PD), 및 4개의 트랜지스터들(TX, RX, DX, SX)을 포함하는 4T(4-transistor) 구조로 도시하였으나, 본 개시에 따른 이미지 센서에 포함되는 복수의 픽셀(111)들 각각은 도 2의 구조에 한정되지는 않는다. 픽셀(111)은 3-트랜지스터(3T) 구조의 픽셀일 수 있고, 포토다이오드(PD)를 포함할 수 있으며, 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 및 선택 트랜지스터(SX) 중 선택된 3개의 트랜지스터들을 포함할 수도 있다.
도 3은 본 개시의 예시적인 실시예에 따른 아날로그 디지털 컨버팅 어레이(130)를 도식화한 도면이다. 도 1이 함께 참조된다.
도 3을 참조하면, 아날로그 디지털 컨버팅 어레이(130)는 복수의 ADC(131)를 포함할 수 있으며, 바이어스 신호(도 1, BS)에 포함된 바이어스 전압(VBIAS), 램프 신호(도 1, RS)에 포함된 램프 전압(VRAMP), 및 카운터 클럭 신호(CLK)는 복수의 ADC(131) 각각에 공통적으로 제공될 수 있다.
예시적인 실시예에 따르면, ADC(131)는 비교기(210), 및 카운터(230)를 포함할 수 있다. 비교기(210)는 바이어스 생성기(140) 및 바이어스 제어기(150)와 전기적으로 연결될 수 있다.
본 개시에서는 설명의 편의를 위해 비교기(210)가 픽셀 신호(PS)를 램프 신호(도 1, RS)와 비교하고, 비교한 결과를 증폭함으로써 비교 신호(COMP)를 생성하는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예를 들어, 본 개시에 따른 ADC(131)는 비교기(210)가 픽셀 신호(PS)를 수신한 결과로서 비교 신호를 생성하는 비교기, 비교 신호를 증폭하는 증폭기를 각각 별도로 포함할 수 있음이 이해될 것이다.
예시적인 실시예에 따르면, 비교기(210)는 복수의 메탈 라인들을 포함할 수 있다. 복수의 메탈 라인들은 이미지 센서(도1, 100)가 지원하는 다양한 동작 모드를 위해 별도로 마련될 수 있다. 예를 들어, 비교기(210)는 전해상도(Full Resolution) 모드로 객체를 촬상하기 위한 제1 메탈 라인을 포함할 수 있고, 크롭(Crop) 모드로 객체를 촬상하기 위한 제2 메탈 라인을 포함할 수 있다. 본 개시에서, 크롭 모드는 촬상할 수 있는 객체의 전체가 아닌, 촬상 가능 영역의 일부만을 촬상하기 위한 동작 모드이다. 메탈 라인들 중 적어도 어느 하나의 활성화(즉, 바이어스 전압(VBIAS)의 인가)에 따라 이미지 센서(100)의 동작 모드에 따른 비교기(210)의 동작이 결정될 수 있다.
예시적인 실시예에서, 복수의 메탈 라인들은 아날로그 디지털 컨버팅 어레이(130)의 하부, 또는 상부에 배치될 수 있다. 예시적인 실시예에서, 복수의 메탈 라인들은 비교기(210)의 하부에 배치될 수 있으며, 복수의 메탈 라인들을 통해, 아날로그 디지털 컨버팅 어레이(130)에 포함된 복수의 비교기(210)에 공통적으로 바이어스 전압(VBIAS)이 제공될 수 있다. 본 개시에서, 바이어스 전압(VBIAS)이 인가된 메탈 라인에 연결된 비교기(210)는 활성화되었다고 이해될 수 있다. 예시적인 실시예에 따르면, 복수의 메탈 라인들 중 적어도 하나에 바이어스 전압(VBIAS)이 인가될 수 있고, 전압이 인가된 메탈 라인에 연결된비교기(210)가 활성화됨으로써 픽셀 신호(PS)를 비교하거나, 증폭하거나 인버팅할 수 있다. 바이어스 제어기(150)는 바이어스 전압(VBIAS)의 경로를 결정함으로써, 비교기(210)의 활성화 여부를 제어할 수 있다. 비교기(210)의 활성화에 관하여는 도 5a 내지 도 5c, 도 6a 내지 도 6c를 참조하여 설명될 것이다.
비교기(210)는 픽셀 신호(PS)를 램프 전압(VRAMP)과 비교하고, 비교 결과를 증폭하거나 또는 인버팅할 수 있다. 비교기(210)는 바이어스 전압(VBIAS)에 기초하여 컬럼 라인(도 1, COL)들 중에서 어느 하나의 컬럼 라인에 접속된 픽셀(도 1, 111)로부터 출력되는 픽셀 신호(PS)를 아날로그 디지털 컨버팅하기에 적절한 전압 레벨로 증폭시킬 수 있다. 비교기(210)는 램프 전압(VRAMP)의 레벨과 증폭 신호(VPIX)의 레벨이 동일할 때, 제1 로직 레벨(예컨대 로직 하이)에서 제2 로직 레벨(예컨대 로직 로우)로 천이하는 비교 신호(COMP)를 출력할 수 있다. 비교 신호(COMP)의 레벨이 천이되는 시점은 픽셀 신호(PS)의 레벨에 따라 결정될 수 있다.
비교기(210)는 차동 증폭기를 포함할 수 있으며, 차동 증폭기로서, OTA(Operational Transconductance Amplifier), 연산 증폭기 등으로 구현될 수 있다. 비교기(210)의 입력단에는 입력 신호(INP)로서 램프 전압(VRAMP) 및 픽셀 신호(PS)가 수신될 수 있다. 예를 들어, 비교기(210)의 음의 입력단에는 픽셀 신호(PS) 가, 비교기(210)의 양의 입력단에는 램프 전압(VRAMP)이 각각 입력될 수 있다. 비교기(210)는 픽셀 신호(PS) 및 램프 전압(VRAMP)을 비교하고, 비교 연산 결과를 출력 단을 통해 비교 신호(COMP)로서 출력할 수 있다.
도면에 도시되지는 않았으나, ADC(131)는 제한 회로(미도시)를 포함할 수도 있다. 제한 회로는 비교기(210)의 출력단에 연결될 수 있고, 출력단의 전압, 즉, 비교 신호(COMP)의 레벨을 제한할 수 있다. 제한 회로는 출력단으로 전류를 제공함으로써, 비교 신호(COMP)의 레벨이 특정 레벨 이하로 감소되지 않도록 제한할 수 있다. 따라서, 비교기(210)에서 픽셀 신호(PS)가 입력되는 트랜지스터의 드레인/소스 전압이 일정 레벨 이하로 감소되는 것을 방지할 수 있고, 트랩 전하로 인해 발생하는 컬럼 픽스드 패턴 노이즈(Column Fixed Pattern Noise, CFPN)를 방지할 수 있다.
복수의 카운터(230)들 각각은 비교기(210)들의 출력 단에 연결되어 각 비교 신호(COMP)의 생성이 종료된 후 카운트할 수 있다. 예를 들어, 제어 로직(도 1, 190)은 카운터 클럭 신호, 복수의 카운터(230)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호, 및 복수의 카운터(230)들 각각의 내부 비트를 반전시키는 반전 신호 등을 포함하는 카운터 제어 신호를 생성할 수 있다.
복수의 카운터(230) 각각은 카운팅 클럭 신호(CLK)를 기초로 동일한 컬럼에 대응하는 비교기(210)로부터 출력되는 비교 신호의 레벨 천이 시점을 카운트하고, 카운트 값을 디지털 신호(DS)로 출력할 수 있다. 카운터(230)는 디지털 신호(DS)를 출력 버퍼(도 1의 180)로 전송할 수 있다(TO 180).
예시적 실시예에 있어서, 카운터(230)는 래치 회로 및 연산 회로를 포함할 수 있다. 래치 회로는 비교기(210)로부터 수신되는 비교 신호의 레벨이 천이되는 시점에 카운팅 클럭 신호(CLK)로서 수신되는 코드 값을 래치할 수 있다. 래치 회로는 리셋 신호에 대응하는 코드 값, 예컨대 리셋 값 및 이미지 신호에 대응하는 코드 값, 예컨대 이미지 신호 값 각각을 래치할 수 있다. 연산 회로는 리셋 값과 이미지 신호 값을 연산하여, 픽셀(111)의 리셋 레벨이 제거된 이미지 신호 값을 생성할 수 있다. 카운터(230)는 리셋 레벨이 제거된 이미지 신호 값을 픽셀 값으로서 출력할 수 있다. 그러나, 이에 제한되는 것은 아니며, 카운터(230)는, 카운팅 클럭 신호(CLK)를 기초로 카운트 값이 순차적으로 증가하는 업-카운터와 연산 회로, 또는 업/다운 카운터, 또는 비트-와이즈 인버젼 카운터(bit-wise inversion counter)로 구현될 수도 있다. 이때, 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예를 들어, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
다만, 본 개시에 따른 이미지 센서(100)는 이에 한정되지 않는다. 이미지 센서(100)는 제어 로직(195)의 제어에 따라 카운팅 코드하는 카운팅 코드 생성기를 더 포함할 수도 있다. 카운팅 코드 생성기는 그레이 코드 생성기로 구현될 수 있고, 설정된 비트 수에 따른 해상도를 가지는 복수의 코드 값들을 카운팅 코드로서 생성할 수 있다. 예를 들어, 복수의 카운터(230)들은 래치 회로 및 연산 회로를 포함할 수 있고, 래치 회로는 카운팅 코드 생성기로부터의 카운팅 코드 및 비교 기로부터의 출력 신호를 수신하고, 비교 신호의 레벨이 천이되는 시점에 카운팅 코드의 코드 값을 래치할 수 있다. 연산 회로는 리셋 값과 이미지 신호 값을 연산하여, 픽셀(111)의 리셋 레벨이 제거된 이미지 신호 값을 생성할 수 있다.
도 4a는 비교예로서 예시적인 실시예에 따른 비교기(210a)의 회로도이고, 도 4b는 본 개시의 예시적인 실시예에 따른 비교기(210b)를 나타내는 회로도이다.
도 4a을 참조하면, 비교기(210a)는 복수의 트랜지스터들(MP11, MP12, MN11, MN12, MN21a, MN22a, MN23a)을 포함할 수 있고, 복수의 트랜지스터들 중 일부(MN21a, MN22a, MN23a)는 전류원(CSa)으로 등가적으로 표현될 수 있다.
예시적인 실시예에서, 비교기(210a)는 제1 P형 트랜지스터(MP11), 제2 P형 트랜지스터(MP12), 제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)를 포함할 수 있다. 또한, 비교기(210a)는 제1 노드(NN) 및 접지 전압 사이에 제3 N형 트랜지스터(MN21a), 제4 N형 트랜지스터(MN22a), 및 제5 N형 트랜지스터(MN23a)를 포함할 수 있다. 예를 들어, 제3 N형 트랜지스터(MN21a), 제4 N형 트랜지스터(MN22a), 및 제5 N형 트랜지스터(MN23a)는 전류원(CSa)으로 구현될 수 있다. 전류원(CSa)은 NMOS 트랜지스터, 즉 N형 MOSFET(Metal Oxide Semiconductor Field Effect transistor)로 구현될 수 있고, 일 단이 접지 전압에, 다른 일단은 제1 노드(NN)에 연결될 수 있으며, 바이어스 전류를 생성할 수 있다.
제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)는 차동 입력, 예를 들어, 제1 입력 신호(INP) 및 제2 입력 신호(INN)를 각각 수신할 수 있고, 제1 입력 신호(INP) 및 제2 입력 신호(INN)의 레벨 차이에 따른 차동 전류를 생성할 수 있다. 예를 들어, 제1 입력 신호(INP)로서 램프 전압(VRAMP)이 수신될 수 있고, 제2 입력 신호(INN)로서 픽셀 신호(PS)가 수신될 수 있다.
제1 입력 신호(INP) 및 제2 입력 신호(INN)가 동일하면, 제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)에 동일한 전류가 흐를 수 있고, 제1 입력 신호(INP) 및 제2 입력 신호(INN)가 상이하면, 제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)에 서로 상이한 전류가 흐를 수 있다. 제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)에 흐르는 전류량의 합은 바이어스 전류와 같을 수 있다.
제1 P형 트랜지스터(MP11)의 일 단은 전원 전압(VDD)이 인가되고, 다른 일 단은 제2 출력 신호(OUTN)를 출력하는 제2 출력 단에 연결될 수 있다. 제2 P형 트랜지스터(MP12)의 일 단에는 전원 전압(VDD)이 인가되고, 다른 일 단에는 제1 출력 신호(OUTP)를 출력하는 제1 출력 단이 형성될 수 있다. 제1 P형 트랜지스터(MP11) 및 제2 P형 트랜지스터(MP12)의 전류 미러링에 따라 제1 출력 신호(OUTP) 및 제2 출력 신호(OUTN)가 결정될 수 있다. 제1 N형 트랜지스터(MN11) 및 제2 N형 트랜지스터(MN12)에 흐르는 전류량에 기초하여 제1 출력 신호(OUTP) 및 제2 출력 신호(OUTN)가 결정될 수 있다. 제1 입력 신호(INP)의 레벨이 제2 입력 신호(INN)의 레벨보다 높으면, 제2 N형 트랜지스터(MN12)보다 제1 N형 트랜지스터(MN11)에 상대적으로 많은 양의 전류가 흐르고, 이에 따라 제1 출력 신호(OUTP)의 레벨이 높아지고 제2 출력 신호의 레벨이 낮아질 수 있다.
제3 N형 트랜지스터(MN21a)의 게이트 전극에는 바이어스 신호(도1, BS)로서 제1 바이어스 전압(VBIAS1)이 인가될 수 있고, 제4 N형 트랜지스터(MN22a)의 게이트 전극에는 바이어스 신호(BS)로서 제2 바이어스 전압(VBIAS2)이 인가될 수 있으며, 제5 N형 트랜지스터(MN23a)의 게이트 전극에는 파워 다운 신호(PDB)가 인가될 수 있다. 제1 바이어스 전압(VBIAS1) 및/또는 제2 바이어스 전압(VBIAS2)이 인가됨으로써, 비교기(210a)는 픽셀 신호(PS)를 증폭시킬 수 있다. 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)은 하나의 비교기(210a)에만 공급되는 것이 아닌, 아날로그 디지털 컨버팅 어레이(도 1, 130)에 포함된 복수의 비교기들에 동시에 공급될 수 있다.파워 다운 신호(PDB)는 아날로그 디지털 컨버팅 어레이(도 1, 130) 중 일부가 센싱에 이용되지 않을 때 전력 공급을 최소화할 수 있도록 전력 공급을 차단하기 위한 신호이다. 이 경우, 파워 다운 신호(PDB)가 제공되는 제5 N형 트랜지스터(MN23a)는 물리적인 파워 다운 스위치로서 기능하게 된다.
아날로그 디지털 컨버팅 어레이(130)에 물리적인 스위치가 추가될수록, 자체 온-저항이 유발되고, 증폭기의 입력 범위 및 바이어스 전류가 변동될 수 있다. 예를 들어, 도 4a에 따른 비교기(210a)는 3개의 직렬 연결된 트랜지스터 구조를 채택하였는데, 그 결과 최소 동작 전압의 입력 범위의 제한, 파워 다운 스위치로 인해 유발되는 온-저항 산포의 열화 등의 문제가 유발된다.
도 4b를 참조하면, 본 개시의 예시적 실시예에 따른 비교기(210b)는 바이어스 전압을 수신하는 스위치로 기능하는 제3 N 형 트랜지스터(MN21b), 제4 N형 트랜지스터(MN22b)를 포함하되, 물리적인 파워 다운 스위치로 기능하는 제5 N형 트랜지스터(도 4a, MN23a)를 포함하지 않을 수 있다. 제3 N 형 트랜지스터(MN21b) 및 제4 N형 트랜지스터(MN22b)는 전류원(CSb)으로 등가적으로 표현될 수 있다.
본 개시의 예시적 실시예에 따른 비교기(210b)는 동작 모드에 따라 바이어스 전압을 분리해 인가함으로써, 물리적인 파워 다운 스위치(즉, 제5 N형 트랜지스터(MN23a)) 없이도 아날로그 디지털 컨버팅 어레이(130) 중 일부가 센싱에 이용되지 않을 때 전력 공급을 차단할 수 있다. 동작 모드에 따라 바이어스 전압을 분리해 인가하는 방법에 관하여는 도 5a 이하에서 보다 상세히 설명될 것이다.
도 5a 내지 도 5c는 본 개시의 예시적인 실시예에 따른 복수의 메탈 라인들(211, 212, 213), 바이어스 생성기(140), 바이어스 제어기(151, 152, 1523) 및 복수의 트랜지스터(TR1, TR2, TR3)들을 도식화한 도면이다.
도 5a을 도 1 및 도 3과 함께 참조하면, ADC(131)에 포함된 제1 메탈 라인(ML1) 및 제2 메탈 라인(ML2)은 복수의 메탈 라인들(211)로 정의될 수 있다. 예시적인 실시예에 따르면, 복수의 메탈 라인들(211)은 증폭기(도 3, 210)의 하부 또는 상부에 배치될 수 있고, 바이어스 전압(VBIAS)을 제공받을 수 있다. 예를 들어, 바이어스 전압(VBIAS)은 레벨이 서로 상이한 제1 바이어스 전압(VBIAS1), 및 제2 바이어스 전압(VBIAS2)을 포함할 수 있다.
예시적인 실시예에 따르면, 복수의 메탈 라인들(211)은 이미지 센서(도 1, 100)이 지원하는 동작 모드를 위해 마련될 수 있다. 이미지 센서(100)의 동작 모드는 전해상도 모드, 크롭 모드, 비닝 모드, 절전 모드(파워 다운) 등을 포함할 수 있으며, 촬상 시나리오에 따라 다양할 수 있다. 예를 들어, 크롭(Crop) 모드를 위해, 제1 메탈 라인(ML1)은 아날로그 디지털 컨버팅 어레이(130)에 포함된 복수의 비교기(210)들 일부에 바이어스 전압(VBIAS)을 제공할 수 있다. 또한, 제2 메탈 라인(ML2)은 아날로그 디지털 컨버팅 어레이(130)에 포함된 복수의 비교기(210)들 중 나머지 일부에 바이어스 전압(VBIAS)을 제공하지 않을 수 있다. 바이어스 전압(VBIAS)이 제공되지 않은 복수의 비교기(210)들 중 나머지 일부는, 크롭 모드에서 센싱되지 않는 픽셀 어레이(도 1, 110)의 컬럼 라인(도 1, COL)에 상응하는 ADC(131)에 포함될 수 있다. 센싱되지 않는 영역에 상응하는 비교기(210)에는 바이어스 전압(VBIAS)이 인가되지 않음으로서, 이미지 센서(100)의 전력 소모를 최소화될 수 있다.
본 개시의 예시적인 실시예에 따르면, 바이어스 제어기(151)는 제1 트랜지스터(TR1a), 제2 트랜지스터(TR2a) 및 제1 스위치(SW1a)를 더 포함할 수 있다. 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR2a)는 복수의 메탈 라인들(211)에 제공되는 바이어스 전압(VBIAS)의 경로를 결정할 수 있다. 예시적인 실시예에 따르면, 제1 트랜지스터(TR1a) 및/또는 제2 트랜지스터(TR2a)의 온-오프에 따라, 제1 메탈 라인(ML1) 및/또는 제2 메탈 라인(ML2)의 활성화 여부가 결정될 수 있다. 예를 들어 제1 트랜지스터(TR1a)가 온 되는 경우, 접지 전압이 제1 메탈 라인(ML1)으로 제공될 수 있고, 제1 메탈 라인(ML1)에는 전압이 제공되지 않아 제1 메탈 라인(ML1)은 비활성화될 수 있다. 예를 들어 제2 트랜지스터(TR2a)가 온 되는 경우, 접지 전압이 제2 메탈 라인(ML2)으로 제공될 수 있고, 제2 메탈 라인(ML2)에는 전압이 제공되지 않아 제2 메탈 라인(ML2)은 비활성화될 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 트랜지스터(TR1)의 게이트 전극에는 제1 제어 신호(CS1)가 제공될 수 있고, 제2 트랜지스터(TR2)의 게이트 전극에는 제2 제어 신호(CS2)가 제공될 수 있다. 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)의 로직 레벨(로직 하이, 또는 로직 로우)에 따라, 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR2a)의 활성화 여부가 결정될 수 있다. 제1 및 제2 트랜지스터(TR1a, TR2a)의 활성화는 제1 및 제2 트랜지스터(TR1a, TR2a)의 온-오프를 의미할 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 트랜지스터(TR1a)는 복수의 메탈 라인들(211) 전체로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다. 제2 트랜지스터(TR2a)는 복수의 메탈 라인들(211) 중 제2 메탈 라인(ML2)으로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR2a) 사이에, 제1 스위치(SW1a)가 포함될 수 있다. 제1 스위치(SW1a)는 제1 스위치 신호(SS1a)에 의해 제어될 수 있다. 제1 스위치(SW1a)는 제1 트랜지스터(TR1a)의 온에 따른 접지 전원이 제2 메탈 라인(ML2)으로 인가되는 것을 차단하거나, 제2 트랜지스터(TR2a)의 온에 따른 접지 전원이 제1 메탈 라인(ML1)으로 인가되는 것을 차단할 수 있다.
본 개시에서는 이미지 센서(도 1, 100)의 다양한 동작을 위해, 바이어스 신호(도 1, BS)로서 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2) 두 개가 비교기(210a)에 인가되는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 비교기(210a)는 하나의 트랜지스터(예를 들어, 제3 N형 트랜지스터(MN21a))를 통해 하나의 바이어스 전압(VBIAS1)을 인가받거나, 3개 이상의 트랜지스터를 통해 3개 이상의 바이어스 전압을 인가받을 수도 있다.
본 개시의 예시적 실시예에 따른 아날로그 디지털 컨버팅 어레이(130) 및/또는 아날로그 디지털 컨버팅 어레이(130)를 포함하는 이미지 센서(100)는 동작 모드에 따라 바이어스 전압을 분리 인가함으로써 물리적 스위치를 감축할 수 있다. 이로써, 아날로그 디지털 컨버터 및 이미지 센서는 물리적 스위치로 인해 유발되는 노이즈(CFPN, 또는 열적 노이즈(Thermal Noise)를 감축할 수 있고, 저항 증가를 최소화할 수 있으며, 비교기(210)의 입력 범위를 안정화할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 아날로그 디지털 컨버팅 어레이(130) 및/또는 아날로그 디지털 컨버팅 어레이(130)를 포함하는 이미지 센서(100)는 물리적 스위치를 감축함으로써 노이즈를 절감시킬 수 있기 ‹š문에 저 전력을 구현하기 위해 입력 전압이 점차로 감소됨에도 불구하고 저-전력 회로 설계를 용이하게 달성할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 아날로그 디지털 컨버팅 어레이(130) 및/또는 아날로그 디지털 컨버팅 어레이(130)를 포함하는 이미지 센서(100)는 물리적 스위치를 감축함으로써 회로의 배치 설계적 측면에서 공간 효율성을 증대시킬 수 있다.
도 5b를 도 1 및 도 3과 함께 참조하면, 바이어스 제어기(152)는 제1 트랜지스터(TR1b), 제2 트랜지스터(TR2b) 및 제2 스위치(SW2b), 및 제3 스위치(SW3b)를 더 포함할 수 있다. 또한, 이미지 센서(100)가 비닝 모드 등 다양한 모드를 지원함에 따라, 복수의 메탈 라인들(212)은 제1 메탈 라인(ML1), 제2 메탈 라인(ML2) 외에도 제3 메탈 라인(ML3)을 더 포함할 수 있다. 도 5a 및 도 5b에서는 설명의 간략화를 위해 복수의 메탈 라인들(211, 212)이 2개 또는 3개의 메탈 라인들(ML1, ML2, ML3)을 포함한 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않으며, 다양한 개수의 메탈 라인들을 조합 활용함으로써 다양한 동작 모드마다, 센싱되거나 처리되지 않는 메탈 라인들을 비활성화시킬 수 있다.
도 5b에서 복수의 메탈 라인들(212)이 3개의 메탈 라인(ML1~ML3)을 포함함에 따라, 트랜지스터는 도 5a에 비해 하나 더 추가될 수 있다. 예시적인 실시예에 따르면, 제1 트랜지스터(TR1b)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드에 연결될 수 있으며, 제1 제어 신호(CS1)에 의해 제어될 수 있다. 제2 트랜지스터(TR2b)는 제2 메탈 라인(ML2)에 연결될 수 있고 제2 제어 신호(CS2)에 의해 제어될 수 있다. 제3 트랜지스터(TR3b)는 제3 메탈 라인(ML3)에 연결될 수 있으며, 제3 제어 신호(CS3)에 의해 제어될 수 있다.
제2 스위치(SW2b)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드와, 제2 트랜지스터(TR2b) 및 제2 메탈 라인(ML2)의 공통 노드 사이에 연결될 수 있으며, 제2 스위치 신호(SS2b)에 의해 제어될 수 있다. 제3 스위치(SW3b)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드와, 제3 트랜지스터(TR3b) 및 제3 메탈 라인(ML3)의 공통 노드 사이에 연결될 수 있으며, 제3 스위치 신호(SS3b)에 의해 제어될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 트랜지스터(TR1b)는 복수의 메탈 라인들(212) 전체로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다. 제2 트랜지스터(TR2b)는 복수의 메탈 라인들(212) 중 제2 메탈 라인(ML2)으로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다. 제3 트랜지스터(TR3b)는 복수의 메탈 라인들(212) 중 제2 메탈 라인(ML3)으로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다.
제2 스위치(SW2b)는 제1 트랜지스터(TR1b)의 온에 따라 접지 전원이 제2 메탈 라인(ML2)으로 인가되는 것을 차단하거나, 제2 트랜지스터(TR2b)의 온에 따라 접지 전원이 제1 메탈 라인(ML1), 또는 제3 메탈 라인(ML3)으로 인가되는 것을 차단할 수 있다. 제3 스위치(SW3b)는 제1 트랜지스터(TR1b)의 온에 따른 접지 전원이 제3 메탈 라인(ML3)으로 인가되는 것을 차단하거나, 제3 트랜지스터(TR3b)의 온에 따른 접지 전원이 제1 메탈 라인(ML1), 또는 제2 메탈 라인(ML2)으로 인가되는 것을 차단할 수 있다.
도 5c를 도 1 및 도 3과 함께 참조하면, 바이어스 제어기(153)는 제1 트랜지스터(TR1c), 제2 트랜지스터(TR2c), 제3 트랜지스터(TR3c) 및 제4 스위치(SW1c), 및 제5 스위치(SW3c)를 더 포함할 수 있다. 복수의 메탈 라인들(213)은 제1 메탈 라인(ML1), 및 제2 메탈 라인(ML2)을 포함할 수 있다.
예시적인 실시예에 따르면, 제1 트랜지스터(TR1c)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드에 연결될 수 있으며, 제1 제어 신호(CS1)에 의해 제어될 수 있다. 제2 트랜지스터(TR2c)는 제2 메탈 라인(ML2)에 연결될 수 있고 제2 제어 신호(CS2)에 의해 제어될 수 있다. 제3 트랜지스터(TR3c)는 제1 메탈 라인(ML1)에 연결될 수 있으며, 제3 제어 신호(CS3)에 의해 제어될 수 있다.
제4 스위치(SW1c)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드와, 제2 트랜지스터(TR2c) 및 제2 메탈 라인(ML2)의 공통 노드 사이에 연결될 수 있으며, 제4 스위치 신호(SS1c)에 의해 제어될 수 있다. 제5 스위치(SW3c)는 제1 메탈 라인(ML1) 및 바이어스 생성기(140)의 공통 노드와, 제3 트랜지스터(TR3c) 및 제1 메탈 라인(ML1)의 공통 노드 사이에 연결될 수 있으며, 제5 스위치 신호(SS3c)에 의해 제어될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 트랜지스터(TR1c)는 복수의 메탈 라인들(212) 전체로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다. 제2 트랜지스터(TR2c)는 복수의 메탈 라인들(212) 중 제2 메탈 라인(ML2)으로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다. 제3 트랜지스터(TR3c)는 복수의 메탈 라인들(212) 중 제2 메탈 라인(ML3)으로의 바이어스 전압(VBIAS) 인가 여부를 결정할 수 있다.
제4 스위치(SW1c)는 제1 트랜지스터(TR1c)의 온에 따라 접지 전원이 제2 메탈 라인(ML2)으로 인가되는 것을 차단하거나, 제2 트랜지스터(TR2c)의 온에 따라 접지 전원이 제1 메탈 라인(ML1)으로 인가되는 것을 차단할 수 있다. 제5 스위치(SW3c)는 제1 트랜지스터(TR1c)의 온에 따른 접지 전원이 제1 메탈 라인(ML1)으로 인가되는 것을 차단하거나, 제3 트랜지스터(TR3c)의 온에 따른 접지 전원이 제2 메탈 라인(ML2)으로 인가되는 것을 차단할 수 있다.
본 개시의 예시적인 실시예에 따르면, 복수의 메탈 라인들(213)에 포함된 적어도 두개의 메탈 라인들(예를 들어, 제1 메탈 라인(ML1), 및 제2 메탈 라인(ML2))은 각각 트랜지스터(예를 들어, 제2 트랜지스터(TR2c), 제3 트랜지스터(TR3c)와 스위치(제4 스위치(SW1c), 제5 스위치(SW3c)를 구비할 수 있다. 따라서, 크롭 모드로 동작하는 이미지 센서(도 1, 100)는 크롭에 필요한 비교기(도 3, 210)를 선택적으로 활성화시킬 수 있다.
도 6a 내지 도 6c는 본 개시의 예시적인 실시예에 따른 복수의 메탈 라인들(211), 바이어스 생성기(140), 및 복수의 트랜지스터들(TRR1, TR2)을 도식화한 도면이다. 도 1 및 도 5a가 함께 참조된다.
본 개시에서는 설명의 편의를 위해 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)가 모두 N-type MOSFET인 것으로 가정되고, 이에 따른 트랜지스터들의 제어 신호(CS1, CS2)도 N-type MOSFET에 기초해 설명된다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않으며, 본 개시의 기술적 사상은 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)가 P-type MOSFET 인 경우도 배제하지 않는다. 이 경우, 트랜지스터들의 제어 신호(CS1, CS2)의 로직 레벨은 위상이 반대일 수 있다.
도 6a을 참조하면, 제1 제어 신호(CS1)는 로직 로우(L)로 인가될 수 있다. 이 때, 제1 트랜지스터(TR1)의 채널은 형성되지 않으며, 제1 트랜지스터(TR1)는 비활성화된다고 이해될 수 있다. 그 결과로서, 제1 트랜지스터(TR1)의 일 단에 연결된 접지 전압은 다른 일 단으로 제공되지 않는다.
제2 제어 신호(CS2)는 로직 로우(L)로 인가될 수 있다. 이 때, 제1 트랜지스터(TR1)의 채널은 형성되지 않으며, 제2 트랜지스터(TR2)는 비활성화된다. 따라서, 제2 트랜지스터(TR2)의 일 단에 연결된 접지 전압은 다른 일 단으로 제공되지 않는다.
제1 스위치 신호(SS1)는 로직 하이(H)로 인가될 수 있고, 이 제1 스위치(SW1)는 단락될 수 있다.
결과로서, 바이어스 생성기(140)에서 생성된 바이어스 전압(VBIAS)은 제1 메탈 라인(ML1) 및 제2 메탈 라인(ML2) 모두에 제공될 수 있다. 제1 메탈 라인(ML1)은 복수의 비교기(210)들 중 일부에 바이어스 전압(VBIAS)을 제공할 수 있고, 제2 메탈 라인(ML2)은 복수의 비교기(210)들 중 나머지 일부에 바이어스 전압(VBIAS)을 제공할 수 있으므로, 결과적으로 모든 비교기(210)에 바이어스 전압이 제공될 수 있다(활성화). 바이어스 전압(VBIAS)이 모든 비교기(210)에 인가되는 경우는 전해상도 모드에 해당할 수 있다.
도 6b를 참조하면, 제1 제어 신호(CS1)는 로직 로우(L)로 인가될 수 있다. 이 때, 제1 트랜지스터(TR1)의 채널은 형성되지 않으며, 제1 트랜지스터(TR1)는 비활성화된다고 이해될 수 있고, 제1 트랜지스터(TR1)의 일 단에 연결된 접지 전압은 다른 일 단으로 제공되지 않는다.
제2 제어 신호(CS2)는 로직 하이(H)로 인가될 수 있다. 이 때, 제1 트랜지스터(TR1)의 채널은 형성될 수 있고, 제2 트랜지스터(TR2)는 턴-온되었다고 이해될 수 있다. 따라서, 제2 트랜지스터(TR2)의 일 단에 연결된 접지 전압은 다른 일 단으로 제공된다. 이 경우, 접지 전압은 제2 메탈 라인(ML2)에 제공됨으로써 제2 메탈 라인(ML2)을 비활성화할 수 있다.
제1 스위치 신호(SS1)는 로직 로우(L)로 인가될 수 있고, 제1 스위치(SW1)는 개방됨으로써 접지 전압이 제1 메탈 라인(ML1)으로 제공되는 것을 차단할 수 있다.
결과로서, 바이어스 생성기(140)에서 생성된 바이어스 전압(VBIAS)은 제1 메탈 라인(ML1)에 제공될 수 있다. 제1 메탈 라인(ML1)은 복수의 비교기(210)들 중 일부에 바이어스 전압(VBIAS)을 제공할 수 있고, 제2 메탈 라인(ML2)은 복수의 비교기(210)들 중 나머지 일부에 바이어스 전압(VBIAS)을 제공할 수 없으므로, 복수의 비교기(210)들 중 일부만 아날로그 디지털 컨버팅 동작을 수행할 수 있다. 바이어스 전압(VBIAS)이 복수의 비교기(210)들 중 일부에만 인가되는 경우는 크롭 모드에 해당할 수 있다.
도 6c를 참조하면, 제1 제어 신호(CS1)는 로직 하이(H)로 인가될 수 있고, 제1 트랜지스터(TR1)의 채널은 형성되고 제1 트랜지스터(TR1)는 활성화된다. 따라서, 제1 트랜지스터(TR1)의 일 단에 연결된 접지 전압이 다른 일 단에 제공된다.
제2 제어 신호(CS2)는 로직 하이(H)로 인가될 수 있다. 이 때, 제1 트랜지스터(TR1)의 채널은 형성되고, 제2 트랜지스터(TR2)는 활성화된다. 따라서, 제2 트랜지스터(TR2)의 일 단에 연결된 접지 전압은 다른 일 단으로 제공된다. 따라서, 접지 전압은 제2 메탈 라인(ML2)에 제공됨으로써 제2 메탈 라인(ML2)을 비활성화할 수 있다.
이 경우, 제1 스위치 신호(SS1)는 로직 하이(H)로 인가되거나, 로직 로우(L)로 인가될 수 있다(D: Don't care). 왜냐하면, 제1 스위치(SW1)가 개방된다면 제1 트랜지스터(TR1)를 통해 접지 전압이 제1 메탈 라인(ML1)으로 제공될 수 있고, 제2 트랜지스터(TR2)를 통해 접지 전압이 제2 메탈 라인(ML2)으로 제공될 수 있고, 반대로 제1 스위치(SW1)가 단락된다면 제1 트랜지스터(TR1)를 통해 접지 전압이 제1 메탈 라인(ML1) 및 제2 메탈 라인(ML2) 모두에 제공될 수 있기 때문이다. 결과적으로, 제2 제어 신호(CS2)가 로직 로우(L)인 경우, 제1 스위치 신호(SS1)의 로직 레벨은 무관하다(D).
유사한 논리로서, 제1 제어 신호(CS1)가 로직 하이(H)로 인가될 때, 제1 스위치 신호(SS1)가 로직 하이(H)로 인가된다면, 제2 제어 신호(CS2)의 로직 레벨은 무관하다(D). 예를 들어, 제2 제어 신호(CS2)가 로직 로우(L)라면 제1 트랜지스터(TR1)의 비활성화에 따른 접지 전압이 단락된 제1 스위치(SW1)를 통해 제2 메탈 라인(ML2)로 제공될 수 있다. 예를 들어, 제2 제어 신호(CS2)가 로직 하이(H)라면, 제1 트랜지스터(TR1)의 비활성화에 따른 접지 전압이 단락된 제1 스위치(SW1)를 통해 제2 메탈 라인(ML2)로 제공되거나, 제2 트랜지스터(TR2)의 비활성화에 따른 접지 전압이 직접 제2 메탈 라인(ML2)로 제공될 수 있다.
복수의 메탈 라인들(211)에 바이어스 전압(VBIAS)이 인가되지 않고 모두 접지 전압이 인가됨으로써 복수의 비교기(210)들이 모두 비활성화되는 경우는 절전 모드에 해당할 수 있다.
도 6d는 본 개시의 예시적인 실시예에 따른 ADC(131)의 동작 모드에 따른 신호의 레벨을 나타내는 표이다.
도 6d을 도 6a 내지 도 6c와 함께 참조하면, ADC(131)의 전해상도 모드(FULL)를 지원하기 위해, 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 제1 스위치 신호(SS1)는 모두 로직 로우(L)로 인가되고, 제1 스위치 신호(SS1)는 로직 하이(H)로 인가될 필요가 있다. 결과로서, 제1 메탈 라인(ML1) 및 제2 메탈 라인(ML2)에는 바이어스 전압(VBIAS)이 인가될 수 있다.
ADC(131)의 크롭 모드(CROP)를 지원하기 위해, 제1 제어 신호(CS1), 및 제1 스위치 신호(SS1)는 모두 로직 로우(L)로 인가되고, 제2 제어 신호(CS2)는 로직 하이(H)로 인가될 필요가 있다. 결과로서, 제1 메탈 라인(ML1) 에는 바이어스 전압(VBIAS)이 인가되고, 제2 메탈 라인(ML2)에는 접지 전압(VSS)이 인가될 수 있다.
ADC(131)의 절전 모드(POWEROFF)를 지원하기 위해, 제1 제어 신호(CS1), 제2 제어 신호(CS2), 및 제1 스위치 신호(SS1) 중 적어도 두개가 로직 하이(H)일 것이 요구된다. 예를 들어, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)가 로직 하이로 인가되는 경우, 제1 스위치 신호(SS1)는 인가되는 전압의 로직 레벨에 무관하다(D). 예를 들어, 제1 제어 신호(CS1) 및 제1 스위치 신호(SS1)가 로직 하이로 인가되는 경우, 제2 제어 신호(CS2)는 인가되는 전압의 로직 레벨에 무관하다(D). 예를 들어, 제2 제어 신호(CS2) 및 제1 스위치 신호(SS1)가 로직 하이로 인가되는 경우, 제1 제어 신호(CS1) 는 인가되는 전압의 로직 레벨에 무관하다(D). 결과로서, 제1 메탈 라인(ML1) 및 제2 메탈 라인(ML2) 모두에는 접지 전압(VSS)이 인가될 수 있다. 전술된 바와 같이, 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)가 P-type MOSFET 인 경우, 트랜지스터들(TR1, TR2)의 제어 신호(CS1, CS2)의 로직 레벨은 위상이 반대일 수 있다.
도 7a는 본 개시의 예시적인 실시예에 따른 크롭 모드에 따른 픽셀 어레이를 나타내는 도면이다.
도 7a를 참조하면, 픽셀 어레이(110)는 복수의 행들(ROW1~ROW(N+1)) 중 크롭 영역(CROP AREA)에 대응하는 복수의 로우들을 순차적으로 독출할 수 있다.
본 개시의 일 실시예에 따른 이미지 센서(도 1, 100)의 동작 모드는 외부의 제어기(예를 들어, 애플리케이션 프로세서)에 의해 결정될 수 있다. 예를 들어, 크롭 영역(CROP AREA)은 외부의 애플리케이션 프로세서에 의해 대상 영역으로 설정될 수 있다.
크롭 영역(CROP AREA)은 제M 로우 내지 제N 로우를 포함할 수 있다(크롭 행 영역). 예시적인 실시예에서, 픽셀 어레이(110)는 크롭 영역(CROP AREA)을 제외한 나머지 행들을 스킵하고, 제M 행(ROW(M)) 내지 제N 행(ROW(N))을 행을 따라 순차적으로 독출할 수 있다. 행마다 독출된 픽셀 신호(도 1, PS)는 픽셀 어레이(110)의 열(컬럼) 방향으로 출력될 수 있다.
크롭 영역(CROP AREA)에 대한 애플리케이션 프로세서의 제어에 따라, 크롭 영역(CROP AREA)에 대한 픽셀(111)의 위치 정보, 즉 컬럼 라인(COL)의 위치 정보도 제공될 수 있다. 예를 들어, 애플리케이션 프로세서의 제어에 따라, 컬럼 디코더(도 1, 170)는 크롭 영역(CROP AREA)에 상응하는 컬럼만을 선택할 수 있으며(크롭 열 영역), 크롭 영역(CROP AREA)에 상응하는 컬럼에 대해서만 아날로그 디지털 컨버팅 동작이 수행될 수 있다. 이 경우, 증폭기(도 3, 210)에 포함된 메탈 라인들 중 크롭 영역(CROP AREA)에 상응하는 메탈 라인들만 활성화될 수 있고, 크롭 영역(CROP AREA)에 포함되지 않는 메탈 라인들은 비활성화될 수 있다.
도 7b는 본 개시의 예시적인 실시예에 따른 이미지의 처리를 설명하는 도면이다.
독출되는 픽셀은 빨강(Red), 초록(Green) 및 파랑(Blue)이 좌상단부터 시계방향으로 R-G-B-G의 순서로 배열된 4개의 서브 픽셀(Sub-pixel)로 도시되어 있다. 이하에서의 모든 도면에서, 좌상단부터 시계방향으로 R-G-B-G로 배열된 4개의 서브픽셀은 디스플레이부에 출력될 때 R-G-B 빛의 조합으로 색상을 표현함을 나타내는 것이고, 이미지 센서(100)의 픽셀 어레이(110)의 실제적인 구현이 4개의 서브 픽셀로 된 것을 의미하지 않는다.
제1 이미지(IMG1)는 이미지 센서(100)가 객체를 전해상도 모드로 촬상된 결과에 상응하고, 제2 이미지(IMG2)는 이미지 센서(100)가 객체를 크롭 모드로 촬상된 결과에 상응한다. 본 개시의 예시적 실시예에 따라, 아날로그 디지털 컨버팅 어레이(130)에 포함된 복수의 비교기(210)들 중, 크롭 영역에 포함되지 않는 비교기(210)에는 바이어스 전압이 제공되지 않을 수 있고, 이로써 아날로그 디지털 컨버팅 동작이 수행되지 않는 비교기(210)에 소비되는 전력은 감축될 수 있다.
도 8은 예시적인 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이고, 도 9는 예시적인 실시예에 따른 도 8의 카메라 모듈의 상세 블록도이다.
도 8을 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 9를 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.
도 9를 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree) 이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z, 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)를 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.
도 8과 도 9를 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액추에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액추에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 8을 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.
이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 전해상도 모드 및 크롭 모드를 지원하는 이미지 센서에 있어서,
    객체를 센싱함으로써 픽셀 신호를 생성하도록 구성된 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 신호를 디지털 신호로 변환하도록 구성되고, 복수의 메탈 라인들을 포함하는 아날로그 디지털 컨버터;
    상기 복수의 메탈 라인에 바이어스 전압을 인가하도록 구성된 바이어스 생성기; 및
    상기 메탈 라인에 상기 바이어스 전압이 인가되는 경로를 결정하도록 구성된 바이어스 제어기를 포함하고,
    상기 바이어스 제어기는,
    제1 제어 신호에 기초하여 상기 복수의 메탈 라인들 전체의 활성화를 결정하는 제1 트랜지스터; 및
    제2 제어 신호에 기초하여 상기 복수의 메탈 라인들 중 상기 크롭 모드를 위한 제1 메탈 라인의 활성화를 결정하는 제2 트랜지스터를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 제1 스위치를 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서,
    상기 전해상도 모드는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 비활성화 상태, 및 상기 제1 스위치의 단락 상태에 상응하는 것을 특징으로 하는 이미지 센서.
  4. 제2항에 있어서,
    상기 크롭 모드는,
    상기 제1 트랜지스터의 비활성화 상태, 상기 제2 트랜지스터의 활성화 상태, 및 상기 제1 스위치의 개방 상태에 상응하는 것을 특징으로 하는 이미지 센서.
  5. 제2항에 있어서,
    상기 이미지 센서는 절전 모드를 더 포함하고,
    상기 절전 모드는,
    상기 제1 트랜지스터의 활성화 상태이고, 및 상기 제2 트랜지스터의 활성화 상태 또는 제1 스위치의 단락 상태 중 어느 하나에 상응하는 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 크롭 모드에서,
    상기 제1 제어 신호는 제1 로직 레벨이고, 상기 제2 제어 신호는 상기 제1 로직 레벨과 위상 반대인 제2 로직 레벨인 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 크롭 모드에서,
    상기 바이어스 전압은 상기 제1 메탈 라인에 제공되고,
    접지 전압은 상기 복수의 메탈 라인들 중 상기 제1 메탈 라인을 생략한 나머지 메탈 라인에 제공되는 것을 특징으로 하는 이미지 센서.
  8. 픽셀에서 센싱된 픽셀 신호를 디지털 신호로 변환하도록 구성된 아날로그-디지털 컨버터에 있어서,
    외부에서 제공된 바이어스 전압에 따라 활성화되는 제1 메탈 라인 및 제2 메탈 라인을 포함하고, 상기 바이어스 전압에 기초하여 외부에서 제공된 램프 신호를 상기 픽셀 신호를 비교함으로써 비교 신호를 생성하도록 구성된 비교기;
    외부에서 제공된 클럭 신호에 기초하여 상기 비교 신호를 카운트함으로써 디지털 신호를 생성하도록 구성된 계수기; 및
    상기 제1 메탈 라인 및 상기 제2 메탈 라인으로 인가되는 상기 바이어스 전압의 경로를 결정하도록 구성된 제1 트랜지스터 및 제2 트랜지스터를 포함하는 복수의 트랜지스터들을 포함하는 아날로그 디지털 컨버터.
  9. 제8항에 있어서,
    상기 제1 트랜지스터는 상기 제1 메탈 라인 및 상기 제2 메탈 라인으로 상기 바이어스 전압이 인가되는지 여부를 결정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  10. 제8항에 있어서,
    상기 아날로그 디지털 컨버터는 상기 제1 메탈 라인 및 상기 제2 메탈 라인 중 적어도 하나를 활성화하는 크롭 모드를 지원하고,
    상기 제1 트랜지스터는 상기 크롭 모드를 위해 상기 제1 메탈 라인으로 상기 바이어스 전압이 인가되는지 여부를 결정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
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