CN101640067A - 用于减少穿通泄漏的存储器单元与阵列操作方法 - Google Patents

用于减少穿通泄漏的存储器单元与阵列操作方法 Download PDF

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CN101640067A CN200810170461A CN200810170461A CN101640067A CN 101640067 A CN101640067 A CN 101640067A CN 200810170461 A CN200810170461 A CN 200810170461A CN 200810170461 A CN200810170461 A CN 200810170461A CN 101640067 A CN101640067 A CN 101640067A
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Abstract

本发明揭露一种用于写入存储器阵列中的第一存储器单元的方法。在特定实施例中，每一存储器单元具有漏极、源极、通道、以及上覆于电荷储存材料及通道的控制栅极。第一存储器单元的源极耦接至第二存储器单元的漏极。将一电压施加于第一存储器单元的漏极，且将第二存储器单元的源极接地。此方法包含浮动第二存储器单元的漏极及第一存储器单元的源极，并接通第一及第二存储器单元的通道，从而有效形成一扩展通道区域。将热载流子注入至第一单元的电荷储存材料以写入第一存储器单元。扩展通道降低电场并减少未选定存储器单元中的穿通泄漏。

Description

用于减少穿通泄漏的存储器单元与阵列操作方法
技术领域
本发明是关于非挥发性存储器单元阵列(non-volatile memory cellarrays)以及其操作方法。更特定而言，本发明提供用于写入(programming)非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏(punch through leakage)。仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极(floating gate)以及氮化物电荷储存材料(nitride charge storage)。但将认识到，本发明具有更为宽广的应用范围。
背景技术
非挥发性存储器(non-volatile memory，NVM)大体而言指即使在自含有NVM单元的装置移除电力供应时亦能够连续储存信息的半导体存储器。已知NVM包含屏蔽只读存储器(Mask Read-Only Memory，Mask ROM)、可写入只读存储器(Programmable Read-Only Memory，PROM)、可擦除可写入只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可写入只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM)以及闪存(Flash Memory)。非挥发性存储器广泛用于半导体工业中，且为经开发以长期储存经写入资料的一类存储器。通常，可基于装置的最终使用需要而写入、读取及/或擦除非挥发性存储器，且经写入资料可储存较长时期。
图1为已知非挥发性存储器单元结构的横截面图。如图所示，存储器单元100具有形成于衬底101内的源极102以漏极103。控制栅极105上覆于电荷储存材料107。电荷储存材料107藉由介电质108与衬底分离。电荷储存材料107藉由介电质106与控制栅极105分离。介电质108常为隧穿氧化物，且介电质106常为复合氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层。
电荷储存层107可包含不同材料以组合物。在一实例中，电荷储存材料107为浮动栅极。在另一实例中，存储器单元具有所谓的硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构。氮化物层用作电荷储存层107。
可使用通道热电子写入方法来写入非挥发性存储器单元100。在一实例中，源极102接地。漏极103耦接至4-5V电压。将8-10V的栅极电压施加于控制栅极105。热电子产生于通道区域中且注入至电荷储存材料107内。此等电子使存储器单元100经写入为高临限电压状态。
如上文论述，在单元写入期间将特定高电压施加于存储器单元。在包含以列以行配置的存储器单元的存储器阵列中，多个存储器单元的漏极端子通常连接至一位线，且多个存储器单元的控制栅极常连接至一字线。在写入操作期间，亦将一既定用于选定单元的高电压施加于连接至所述位线的若干未选定单元。此高电压出现于未选定存储器单元的漏极端子上，且可引起未选定存储器单元中的高电场以及穿通泄漏。泄漏电流可导致存储器芯片的高功率消耗。泄漏电流亦可导致存储器单元的长期可靠性问题。伴随半导体装置的持续缩小，穿通泄漏的问题变得日益严重。
因此，需要可减少穿通泄漏电流的操作非挥发性存储器单元的改良方法。亦需要可使用所述改良操作方法的改良非挥发性存储器阵列结构。
发明内容
本发明是关于非挥发性存储器单元阵列以及其操作方法。更特定而言，本发明提供用于写入非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏。仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极以及氮化物电荷储存材料。但将认识到，本发明具有更为宽广的应用范围。
根据一特定实施例，本发明提供用于写入非挥发性存储器阵列中的第一存储器单元的方法。在一特定实施例中，每一存储器单元具有漏极、源极、通道以及上覆于一电荷储存材料以及所述通道的控制栅极。第一存储器单元的源极耦接至第二存储器单元的漏极。将电压施加于第一存储器单元的漏极，且将第二存储器单元的源极接地。所述方法包含浮动第二存储器单元的漏极以及第一存储器单元的源极，并接通第一以及第二存储器单元的通道，从而有效形成一扩展通道区域(extended channel region)。将热载流子(hot carries)注入至第一单元的电荷储存材料以写入第一存储器单元。扩展通道降低电场并减少未选定存储器单元中的穿通泄漏。
上文论述的存储器单元操作方法可应用于根据本发明实施例的下文呈现的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，由在接收所施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。
下文论述各种存储器阵列架构以及操作。应注意在随后实例中，存储器单元可在电荷储存部件中包含浮动栅极或氮化物(nitride)。使用位线以及字线以不同阵列结构连接存储器单元。另外，经由选择线控制的开关装置将各种电压源耦接至位线及/或字线。如下文所示，在操作期间，将不同电压施加于位线以及字线，使得可将存储器单元的端子设定于不同操作所需的电位。在一些条件下，升高或降低选择线的电位以接通(turn on)或断开(turn off)开关装置，以允许将适当电压施加于存储器单元端子。
根据本发明的实施例，每一存储器单元可为多位准存储器单元。换言之，每一存储器单元能够保持多个信息位。对于多位准操作，存储器单元包含多个临限电压目标。写入方法包含写入存储器单元，直至存储器单元的临限电压在预定临限电压目标的预定范围内。
应了解，在下文论述的操作方法中，存储器单元类似于NMOS晶体管而操作，即，具有n型源极/漏极以及p井(p-well)。在替代实施例中，亦可使用类似于PMOS晶体管而组态的存储器单元，且将相应调整偏电压(the biased voltages)。
在本发明的实施例中，存储器单元结构以及与其相关联的方法可包含于各种集成电路中。在本发明的一实施例中，集成电路包括位于衬底上的多个存储器单元以及经组态以执行各种步骤的电路单位，所述步骤包含：
1.选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、第一掺杂区域与第二掺杂区域之间的第一通道、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极；
2.选择第三掺杂区域，第三掺杂区域藉由至少一第二通道区域、上覆于第二通道区域的第二控制栅极而与第二掺杂区域分离；以及
3.施加一偏压配置以写入第一存储器单元，
在一特定实施例中，所述偏压配置包含：
1.向衬底施加一衬底电压；
2.向第一掺杂区域施加第一电压；
3.向第三掺杂区域施加第二电压；
4.向第一控制栅极以及第二控制栅极施加第三电压；以及
5.浮动第二掺杂区域。
随后描述内容中详细说明额外操作方法。
根据本发明的替代实施例，可使用存储器单元结构以及与其相关联的操作方法来形成各种存储器阵列。下文实例中说明例示性存储器阵列以及操作方法。
由本发明达成优于已知技术的许多益处。举例而言，本发明技术提供使用依赖于已知技术的过程的容易性。在一些实施例中，本发明提供减少存储器阵列中的穿通泄漏电流的操作虚拟接地非挥发性存储器阵列的方法。在一些实施例中，本发明提供包含各种组态的全域位线(global bitlines)、局部位线(local bit lines)、全域源极线(global source lines)以及局部源极线(local source lines)的非挥发性存储器阵列。在一些实施例中，开关装置将电压源耦接至各种位线以及源极线。亦提供每一阵列结构的操作方法以减少穿通泄漏电流。另外，可在未对已知装备以及过程进行实质修改的情况下使用已知过程技术制作存储器单元以及阵列结构。将在本说明书中更详细描述且在下文更特定描述此等以及其它益处。
附图说明
参看随后的实施方式以及附图可更充分了解本发明的各种额外目的、特征以及优点，其中：
图1为说明用于写入非挥发性存储器单元的已知方法的简化图。
图2A为说明根据本发明实施例的用于写入非挥发性存储器单元的方法的简化图。
图2B为说明根据本发明另一实施例的用于写入非挥发性存储器单元的方法的简化图。
图2C为说明根据本发明又一实施例的用于写入非挥发性存储器单元的方法的简化图。
图3为说明根据本发明实施例的阵列中两个未选定非挥发性存储器单元的例示性偏压的简化图。
图3A为说明根据本发明实施例的用于抑制阵列中未选定非挥发性存储器单元中的写入干扰的例示性方法的简化图。
图4为说明根据本发明实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。
图4A为说明根据本发明另一实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。
图5为说明根据本发明实施例的用于读取浮动栅极非挥发性存储器单元的方法的简化图。
图6为说明根据本发明实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。
图6A为说明根据本发明另一实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。
图7为说明根据本发明实施例的阵列中两个未选定含氮化物非挥发性存储器单元的例示性偏压的简化图。
图7A为说明根据本发明实施例的用于抑制阵列中未选定含氮化物非挥发性存储器单元中的写入干扰的例示性方法的简化图。
图8为说明根据本发明实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。
图8A为说明根据本发明另一实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。
图9为说明根据本发明实施例的用于读取含氮化物非挥发性存储器单元的方法的简化图。
图10为说明根据本发明实施例的包含隔离结构的非挥发性存储器阵列的简化图。
图11为说明根据本发明另一实施例的包含隔离结构的另一非挥发性存储器阵列的简化图。
图12为说明根据本发明实施例的虚拟接地非挥发性存储器阵列的简化图。
图13为说明根据本发明替代实施例的另一虚拟接地非挥发性存储器阵列的简化图。
图14为说明根据本发明实施例的用于图13虚拟接地非挥发性存储器阵列的写入方法的简化图。
图15为说明根据本发明替代实施例的用于图13虚拟接地非挥发性存储器阵列的另一写入方法的简化图。
图16为说明根据本发明又一实施例的包含隔离结构的非挥发性存储器阵列的简化图。
图17以17A为说明根据本发明实施例的图16的非挥发性存储器阵列的一部分的简化图。
具体实施方式
本发明是关于非挥发性存储器单元阵列以及其操作方法。更特定而言，本发明提供用于写入非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏。仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极以及氮化物电荷储存材料。但将认识到，本发明具有更为宽广的应用范围。
现将在一或多个随后实施例中论述各种操作方法以及阵列结构。此等实施例中的各种特征仅为实例，其不应过度限制本文中权利要求的范围。熟习此项技术者将认识到许多变化、修改以及替代方案。
图2A为说明根据本发明实施例的用于写入非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器阵列装置200可为一存储器阵列的部分，其具有第一导电类型的半导体衬底，例如硅衬底中的P型井区域201。第二导电类型的多个间隔掺杂区域安置于衬底中。举例而言，n+掺杂区域211、212以及213位于衬底中。取决于实施例，此等掺杂区域可用作存储器单元中的漏极或源极区域。通道区域214位于掺杂区域211与212之间，且通道区域215位于掺杂区域212与213之间。每一存储器单元具有上覆于每一通道区域的电荷储存部件。举例而言，电荷储存部件(charge storage member)216上覆于第一存储器单元中的通道区域214，且电荷储存部件217上覆于第二存储器单元中的通道区域215。每一存储器单元亦具有上覆于各自电荷储存部件的控制栅极。在装置200中，控制栅极218上覆于第一存储器单元中的电荷储存部件216，且控制栅极219上覆于电荷储存部件217。在特定实例中，控制栅极218以及219由存储器阵列的字线206连接。
在特定实例中，电荷储存部件216以及217可为由例如多晶硅制成的浮动栅极。在另一实例中，电荷储存部件216以及217可包含含氮化物材料，例如在SONOS存储器单元中。当然，亦可使用其它电荷储存材料。另外，即使图2A绘示p型井以及n+掺杂区域，但应了解亦可使用其它替代方案。举例而言，亦可使用n型井中的p+掺杂区域。当然，可存在其它变化、修改以及替代方案。
根据一特定实施例，本发明提供用于操作非挥发性存储器阵列装置中的存储器单元的方法。现参看图2A论述写入存储器单元的方法。首先，选择一存储器单元进行写入。在此实例中，装置200右侧上的存储器单元包含第一掺杂区域211、第二掺杂区域212、位于其间的第一通道区域214。第一电荷储存部件216上覆于第一通道区域214。第一控制栅极218上覆于第一电荷储存部件216。所述方法包含选择第三掺杂区域213，其藉由至少一第二通道区域215与第二掺杂区域212分离。如图所示，第二控制栅极219上覆于第二通道区域215。为了进行写入，将接地电位施加于衬底(p#)201，将第一电压(例如，0V)施加于第三掺杂区域213，将第二电压(例如，10V)施加于字线206，字线206连接至第一控制栅极218与第二控制栅极219以接通第一通道区域214以及第二通道区域215。另外，将第二掺杂区域212维持于浮动电位。将第三电压(例如，5V)施加于第一掺杂区域211。在此特定实例中，装置200类似于具有扩展通道区域的非挥发性存储器装置而操作。特定而言，掺杂区域213为接地源极区域。通道区域214与215以及浮动掺杂区域212类似于扩展通道而起作用。由控制栅极以及作为漏极操作的掺杂区域211上的适当电压，将通道热电子(channel hot electrons，CHE)注入至装置200右侧上第一存储器单元的电荷储存部件216。
作为另一实例，图2B为说明根据本发明另一实施例的用于写入非挥发性存储器单元的方法的简化图。如存储器装置230中所示，第三掺杂区域由两个或两个以上通道区域(例如215以及224)与第二掺杂区域212分离。控制栅极219以及225上覆于所述两个或两个以上通道区域215以及224中的每一种上。对于存储器装置230，写入方法与上文结合图2A描述的方法类似的处在于提供扩展通道，其中适当偏压施加于额外装置组件。特定而言，亦将第二电压(例如，10V)施加于例如225的额外控制栅极以接通每一通道区域。将例如222的额外掺杂区域维持于电浮动电位。在此实例中，控制栅极218、219以及225连接至存储器阵列的字线226。
图2C为说明根据本发明又一实施例的用于写入非挥发性存储器单元的方法的简化图。在此实例中，经擦除单元填充有电子且具有高Vt。所述单元藉由能带对能带热电洞隧穿而写入，以减少电子并达成低Vt。偏电压展示于图2C中。在此实施例中，施加于第一以及第二控制栅极的栅极电压(例如，-5V)将不接通第一存储器单元。
尽管上文已使用用于装置200的选定组件群而展示，但可存在许多替代方案、修改以及变化。举例而言，某些组件可扩展及/或组合。其它组件可插入上述组件中。取决于实施例，组件的配置可与其它替代的组件互换。在本说明书中可找到且在下文更特定描述此等组件的进一步细节。
根据本发明的实施例，藉由上文结合图2A至图2C描述的写入方法提供许多益处。作为实例，图3为说明根据本发明实施例的两个未选定非挥发性存储器单元的例示性偏压的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置300类似于图2A中的存储器装置200。由于存储器装置300在写入期间未选定，因此将0V的偏电压或负栅极电压-Vg施加于连接至控制栅极318以及319的字线306。在一存储器阵列中，掺杂区域311自位线接收例如5V的电压，且掺杂区域313自另一位线接收例如0V的电压。因为掺杂区域312浮动，所以在掺杂区域311与313之间提供扩展通道。由此，通道区域中电场减小，且穿透条件减小。
图3A为说明根据本发明实施例的用于抑制阵列中未选定非挥发性存储器单元中的写入干扰的例示性方法的简化图。此处，经擦除单元填充有电子且具有高Vt。位B由能带对能带热电洞隧穿而写入，同时在位A处禁止写入。偏压条件展示于图3A中，其中BL3＝3V，其减小单元A中的横向电场。
图4为说明根据本发明实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置400类似于存储器装置200，但电荷储存部件包含浮动栅极。在擦除期间，将例如-20V的负电压经由字线406施加于控制栅极418以及419，将衬底(p#)401维持于0V，且例如411、412以及413的掺杂区域浮动。在此等偏压条件下，由福勒-诺德哈姆(Fowler-Nordham)隧穿自浮动栅极移除电子。用于擦除存储器装置的方法亦可由将负栅极电压施加于额外控制栅极并浮动额外掺杂区域而扩展至例如230的装置。
图4A为说明根据本发明另一实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。如图所示，由将电子FN隧穿进入电荷储存材料(在此情况下为浮动栅极)来完成单元擦除。由此，经擦除单元具有高Vt。
图5为说明根据本发明实施例的用于读取浮动栅极非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置500类似于存储器装置400，但电荷储存部件中具有浮动栅极。用于读取的方法包含将接地电位维持于衬底(p#)501，将接地电位维持于第二掺杂区域512，经由字线506将例如5V的栅极电压施加于第一控制栅极518，以及将例如0.6V的读取漏极电压施加于第一掺杂区域511。在此偏压条件下，由源极512、漏极511以与门极518形成晶体管。漏极511处提供的电流与电荷储存部件中储存的电荷有关。在一实施例中，针对预定参考电流感测电流可提供存储器单元的状态。
图6为说明根据本发明实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置600类似于图2A中的存储器装置200。电荷储存部件包含含氮化物材料，例如在SONOS存储器单元中。在特定实例中，电荷储存部件616包含氧化物641、氮化物643以及氧化物645的ONO层。注入的电荷趋于截留于电荷储存部件的漏极侧附近。用于写入的方法实质上与上文结合存储器装置200论述的方法相同。
图6A为说明根据本发明另一实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。在此实例中，经擦除单元填充有电子且具有高Vt。所述单元由能带对能带热电洞隧穿(band-to-band hot hole tunneling)而写入，以减少电子并达成低Vt。偏电压展示于图6A中。
图7为说明根据本发明实施例的两个未选定含氮化物非挥发性存储器单元的例示性偏压的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，图7实质上类似于图3，其说明未选定单元中的减少的穿通条件。请注意，将含氮化物储存部件标记为O-N-O。
图7A为说明根据本发明实施例的用于抑制阵列中未选定含氮化物非挥发性存储器单元中的写入干扰的例示性方法的简化图。此处，经擦除单元填充有电子且具有高Vt。位B由能带对能带热电洞隧穿而写入，同时在位A处禁止写入。偏压条件展示于图7A，其中BL3＝3V，其减小单元A中的横向电场。
图8为说明根据本发明实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，为擦除截留于含氮化物电荷储存部件816中掺杂区域811附近的电子，提供能带对能带隧穿(band-to-band tunneling，BTBT)条件以将热电洞(hotholes，HH)注入至电荷储存部件。偏压条件包含将接地电位维持于衬底(p#)801，将浮动电位维持于第二掺杂区域812，经由字线806将例如-10V的栅极电压施加于第一控制栅极818；以及将例如5V的漏极电压施加于第一掺杂区域811。图8中，将栅极电压-10V施加于字线806。
图8A为说明根据本发明另一实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。如图所示，由将电子FN隧穿进入电荷储存材料(在此情况下为氮化物电荷截留材料)来完成单元擦除。由此，经擦除单元具有高Vt。
图9为说明根据本发明实施例的用于读取含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，为读取掺杂区域911附近的含氮化物电荷储存部件916，偏压条件包含将接地电位维持于衬底(p#)901，将接地电位维持于第一掺杂区域911，经由字线906将例如5V的栅极电压施加于第一控制栅极918，以及将例如1.6V的读取漏极电压施加于第二掺杂区域912。在第二掺杂区域912处提供的电流与储存部件916的靠近第一掺杂区域911的一区域中的注入电子有关。
即使在具有n型源极以及漏极区域的n型存储器单元的上下文中做出以上论述，但本发明提供的方法亦可用于p型装置。在热电子用于n型存储器单元的一些写入方法中，热电洞将用于p型存储器单元。因此，术语“热载流子(hot carrier)”将理解为包含热电子以及热电洞。亦应注意，在上文论述的方法中，常将接地电位施加于衬底。然而应了解，取决于实施例，可施加另一电压。举例而言，正或负电压可帮助载流子注入或隧穿。另外，上文论述的存储器单元操作方法可应用于根据本发明实施例的下文呈现的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，由在接收施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。
在本发明的实施例中，存储器单元结构以及与其相关联的方法可包含于各种集成电路中。在本发明的一实施例中，集成电路包括位于衬底上的多个存储器单元以及经组态以执行各种步骤的电路单位，所述步骤包含：
1.选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、第一掺杂区域与第二掺杂区域之间的第一通道、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极；
2.选择第三掺杂区域，第三掺杂区域由至少一第二通道区域、上覆于第二通道区域的第二控制栅极而与第二掺杂区域分离；以及
3.施加一偏压配置以写入第一存储器单元，
在一特定实施例中，所述偏压配置包含：
1.向衬底施加一衬底电压；
2.向第一掺杂区域施加第一电压；
3.向第三掺杂区域施加第二电压；
4.向第一控制栅极以及第二控制栅极施加第三电压；以及
5.浮动第二掺杂区域。
在集成电路的实施例中，偏压配置接通第一通道区域以及第二通道区域，且将第一类型电荷注入至第一存储器单元的第一电荷储存部件。此操作的具体实例为通道热电子写入。在另一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；
2.向第一控制栅极施加第五电压；以及
3.向第一掺杂区域施加第六电压；
由此将第二类型电荷注入至第一电荷储存部件以擦除第一存储器单元。此操作的具体实例为上文描述的热电洞擦除的能带对能带隧穿。在另一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；以及
2.向第一控制栅极施加第五电压；
3.由此自第一电荷储存部件移除第一类型电荷。
此操作的一具体实例为NMOS单元的福勒-诺德哈姆擦除。在又一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；以及
2.向第一控制栅极施加第五电压；
由此将第二类型电荷自衬底注入至第一电荷储存部件。此操作的一具体实例为PMOS单元的福勒-诺德哈姆擦除。
在集成电路的另一实施例中，偏压配置将第一类型电荷注入至第一存储器单元的第一电荷储存部件，且其不足以接通第一通道区域。此操作的具体实例为热电洞写入的能带对能带隧穿。在又一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；以及
2.向第一控制栅极施加第五电压；
由此将第二类型电荷自第一栅极注入至第一存储器的第一电荷储存部件。在另一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；以及
2.向第一控制栅极施加第五电压，以及
3.向第一掺杂区域以及第二掺杂区域中的一种施加第六电压，
由此将第二类型电荷自衬底注入至第一存储器的第一电荷储存部件。
在另一实施例中，步骤还包括擦除选定存储器单元，其包含：
1.向衬底施加第四电压；以及
2.向第一控制栅极施加第五电压；以及
3.向第一掺杂区域以及第二掺杂区域中的一种施加第六电压，
由此自第一存储器单元的第一电荷储存部件移除第一类型电荷。
在集成电路的另一实施例中，步骤还包括：
1.选择邻近于第一存储器单元的第二存储器单元，所述第二存储器单元包括第一掺杂区域、第四掺杂区域、位于其间的第三通道区域、上覆于第三通道区域的第二电荷储存部件、上覆于第三通道区域的第三控制栅极；以及
2.向第四掺杂区域施加第四电压，使得第二电荷储存部件免于写入，其中第四电压不大于第一电压。
此操作的实例为上述写入抑制操作(inhibit operation)。
在集成电路的另一实施例中，第三掺杂区域藉由两个或两个以上通道区域而与第二掺杂区域分离，偏压配置还包括：
1.向上覆于所述两个或两个以上通道区域中每一种的控制栅极施加第三电压，以接通所述两个或两个以上通道区域中的每一种；以及
2.浮动所述两个或两个以上通道区域的每一相邻对之间的掺杂区域。
在集成电路的另一实施例中，所述多个存储器单元的每一种能够保持多个信息位，偏压配置还包括写入存储器单元，直至存储器单元的临限电压在临限电压目标的预定范围内。
在集成电路的另一实施例中，步骤还包括读取选定存储器单元，其包含：
1.向第一掺杂区域施加第四电压；
2.向第二掺杂区域施加第五电压，第五电压小于第四电压；以及
3.向第一控制栅极施加第六电压；
由此在第一掺杂区域提供用作对第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。此操作的实例为上述的正向读取(forwardread)。
在集成电路的另一实施例中，步骤还包括读取选定存储器单元，其包含：
1.向第一掺杂区域施加第四电压；
2.向第二掺杂区域施加第五电压，第四电压小于第五电压；以及
3.向第一控制栅极施加第六电压；
由此在第二掺杂区域提供用作对第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。此操作的实例为上述的反向读取(reverseread)。
根据本发明的一些实施例，可使用存储器单元结构以及与其相关联的操作方法来形成各种存储器阵列。下文实例中说明例示性存储器阵列以及操作方法。
图10为说明根据本发明实施例的包含隔离结构的非挥发性存储器阵列的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，非挥发性存储器阵列1000包含多个隔离区域，例如1001以及1002。第一多个非挥发性存储器单元对1010位于第一隔离区域1001与第二隔离区域1002之间。每一存储器单元对包含共同一共同掺杂区域的两个相邻单元。举例而言，在阵列1000中，第一存储器单元A与第二存储器元B共享共同掺杂区域1023。图10中，存储器单元对A与B包含第一掺杂区域1021、第二掺杂区域1022以及共同掺杂区域1023。
取决于实施例，每一存储器单元可为上文结合图2A、图2B以及图3至图9论述的存储器单元之一。每一非挥发性存储器单元可具有浮动栅极储存部件或含氮化物储存部件。为简化附图，存储器单元的细节未绘示于图10中。举例而言，存储器单元A包含位于第一掺杂区域1021与共同掺杂区域1023之间的第一通道区域、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极。存储器元BB包含位于共同掺杂区域1023与第二掺杂区域1022之间的第二通道区域、上覆于第二通道区域的第二电荷储存部件，以及上覆于第二电荷储存部件的第二控制栅极。如图所示，存储器单元A与B由共同掺杂区域1023耦接。
在存储器单元阵列1000中，第一位线1031耦接至第一多个存储器单元对中每一种的第一掺杂区域，例如单元A的源极/漏极区域1021。第二位线1032耦接至第一多个存储器单元对中每一种的第二掺杂区域，例如单元B的源极/漏极1022。所述掺杂区域称为源极/漏极区域，因为取决于实施例，此等区域可作为由存储器单元形成的MOS晶体管的源极端子或漏极端子而操作。第一共同位线1033耦接至第一多个存储器单元对中每一种的共同掺杂区域，例如由单元A与单元B共享的1023。在下文论述中，共同掺杂区域亦称为存储器单元对中的第三掺杂区域。阵列装置1000亦具有多个字线。每一字线耦接至第一多个存储器单元对中每一种的第一栅极以及第二栅极。举例而言，字线WL耦接至单元A的栅极以及单元B的栅极。非挥发性存储器阵列1000亦具有耦接至第一开关1035的第一选择线BLT1，第一开关1035连接至第一位线1031。BLT1亦耦接至第二开关1036，第二开关1036耦接至第二位线1032。
如图10所示，非挥发性存储器阵列1000亦包含位于第三隔离区域1003与第二隔离区域1002之间的第二多个非挥发性存储器单元对1040。第二多个存储器单元对1040中每一种包含共享一共同掺杂区域的第一存储器单元以及第二存储器单元，类似于上述1010。第三位线1041耦接至第二多个存储器单元对1040中每一种的第一掺杂区域。第四位线1042耦接至第二多个存储器单元对1040中每一种的第二掺杂区域。第二共同位线1043耦接至第二多个存储器单元对1040中每一种的共同掺杂区域。第二选择线BLT2耦接至连接至第三位线1041的第三开关1045以及连接至第四位线1042的第四开关1046。
在一具体实施例中，非挥发性存储器阵列1000亦包含一共同(第三)选择线BLB，其耦接至连接至第一共同位线1033的第五开关1037且耦接至连接至第二共同位线1043的第六开关1047。图10中，非挥发性存储器阵列1000亦包含经由第一开关1035耦接至第一位线1031的第一全域位线BL1。第二全域位线BL2经由第二开关1036耦接至第二位线1032。
图11为说明根据本发明另一实施例的包含隔离结构的另一非挥发性存储器阵列1100的简化图。存储器阵列1100类似于存储器阵列1000，但具有共同位线以及共同选择线的不同配置。如图所示，共同选择线BLB耦接至开关1057。开关1057连接至多个共同位线，例如共同位线1033以及共同位线1043。
上文结合图2A、图2B以及图3至图9论述的存储器单元操作方法可应用于根据本发明实施例的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，藉由在接收所施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。
现将在下文论述各种存储器阵列架构以及操作。应注意在随后实例中，存储器单元可在电荷储存部件中包含浮动栅极或氮化物。使用位线以及字线以不同阵列连接存储器单元。另外，经由选择线控制的开关装置将各种电压源耦接至位线及/或字线。如下文所示，在操作期间，将不同电压施加于位线以及字线，使得可将存储器单元的端子设定于不同操作所需的电位。在一些条件下，升高或降低选择线的电位以接通或断开开关装置，以允许将适当电压施加于存储器单元端子。
根据本发明的实施例，每一存储器单元可为多位准存储器单元。换言之，每一存储器单元能够保持多个信息位。对于多位准操作，存储器单元包含多个临限电压目标。写入方法包含写入存储器单元，直至存储器单元的临限电压在预定临限电压目标的预定范围内。
应了解，在下文论述的操作方法中，存储器单元类似于NMOS晶体管而操作，即，具有n型源极/漏极以及p#。在替代实施例中，亦可使用类似于PMOS晶体管而组态的存储器单元，且将相应调整偏电压。
应注意，在下文论述的实例中，开关装置为NMOS晶体管。因此，将耦接至NMOS的相应选择线上的电位升高以接通开关。相反，降低选择线上的电位以断开NMOS开关。应了解，亦可使用其它开关装置，且相应调整选择线电位。举例而言，PMOS晶体管可用作开关。在此情况下，降低选择线的电位以接通PMOS开关，且升高所述电位以断开PMOS开关。
因此，在下文论述中，“接通”选择线应理解为意指将适当电压施加于选择线以接通连接至选择线的开关装置。类似地，“断开”选择线应理解为意指将适当电压施加于选择线以断开连接至选择线的开关装置。
取决于实施例，存储器单元可为基于浮动栅极的非挥发性单元或基于氮化物的非挥发性单元。对于基于浮动栅极的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图3至图5描述的方法。对于基于氮化物的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图6至图9描述的方法。在存储器阵列1000中，由将适当电压施加于字线、全域位线以及选择线来设定此等单元偏压条件。一具体实例列于表1中，且在下文进一步详细论述。
表1
  BL1   BL2   WL   BLT2   BLT1 BLB   P#   未选定的WL
 写入A单元(CHE)   5V   0V   10V   0V   10V  0V   0V   0V或-Vg
 写入B单元(CHE)   0V   5V   10V   0V   10V  0V   0V   0V或-Vg
 擦除A以及B(用于氮化物单元的BTBT HH)   5V   5V   -10V   0V   10V  0V   0V
 擦除(用于FG单元的-FN)   F   F   -20V   0V   0V  0V   0V
 读取A单元   0.6V   F   5V   0V   10V  10V   0V   0V或-Vg
 读取B单元   F   0.6V   5V   0V   10V  10V   0V   0V或-Vg
根据一具体实施例，下文参看图10可简要概述用于写入阵列1000中的单元(例如，单元A)的方法。
1.向第一全域位线BL1施加第一电压(例如，5V)；
2.向第二全域位线BL2施加第二电压(例如，0V)；
3.接通第一选择线(例如，向BLT1施加10V)以将第一全域位线BL1耦接至第一存储器单元(A)的第一掺杂区域1021，且将第二全域位线BL2耦接至第二掺杂区域1022；
4.断开第二选择线(例如，向BLT2施加0V)以将第一全域位线BL1与第二全域位线BL2自第二多个存储器单元1040去耦(to decouple)；
5.断开第三选择线(例如，向BLB施加0V)以电浮动耦接至第三(共同)掺杂区域的共同位线1033；以及
6.将第三电压(例如，10V)施加于耦接至第一存储器单元A以及第二存储器单元B的控制栅极的字线WL，其接通1021与1023之间的通道以及1023与1022之间的通道。
在上文论述的方法中，存储器单元阵列的衬底连接至接地电位。单元A以及单元B中的偏压条件包含在漏极1021处的5V、经由字线WL在其栅极的10V、在源极1022处的0V，其中掺杂区域1023浮动。此等偏压条件引起将通道热电子(CHE)注入至存储器单元A的电荷储存层中。在一实施例中，将未选定字线偏压于0V或负栅极电压，以减小未选定存储器单元的穿通泄漏。
在一具体实施例中，为减少未选定单元中的干扰条件，写入方法亦包含向未耦接至第一存储器单元的字线施加接地电位或负电位。在另一实施例中，存储器单元能够保持多个信息位，且用于多位准操作的写入方法包含写入存储器单元，直至存储器单元的临限电压在预定临限电压目标的预定范围内。
在一实施例中，阵列1000中的第一存储器单元具有介电电荷截留材料，例如基于氮化物的电荷储存材料。下文可简要概述用于擦除第一存储器单元A而非存储器单元B的方法。
1.向第一全域位线BL1施加第四电压(例如，5V)；
2.向第二全域位线BL2施加第五电压(例如，0V)；
3.接通第一选择线(例如，向BLT1施加10V)以将第一全域位线BL1耦接至第一存储器单元(A)的第一掺杂区域1021，且将第二全域位线BL2耦接至第二掺杂区域1022；
4.断开第三选择线(例如，向BLB施加0V)以电浮动耦接至第三(共同)掺杂区域的共同位线1033；以及
5.向耦接至第一存储器单元的控制栅极的字线WL施加第六电压(例如，-10V)。
在上文论述的方法中，存储器单元阵列的衬底连接至接地电位。单元A以及单元B中的偏压条件包含在漏极1021处的5V、经由字线WL在其栅极的-10V、在源极1022处的0V，其中掺杂区域1023浮动。此类偏压条件引起将能带对能带隧穿引起的热电洞(band-to-band tunneling inducedhot hole，BTBT HH)注入至存储器单元A的电荷储存层，而非注入至存储器单元B的电荷储存层。原始存在于氮化物电荷储存材料中的电子现可经中和，且单元A经擦除。
在阵列1000中的第一以及第二存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料的实施例中，下文可简要概述用于擦除第一存储器单元A以及第二存储器单元B的方法。
1.向第一全域位线BL1施加第四电压(例如，5V)；
2.向第二全域位线BL2施加第五电压(例如，5V)；
3.接通第一选择线(例如，向BLT1施加10V)以将第一全域位线BL1耦接至第一存储器单元(A)的第一掺杂区域1021，且将第二全域位线BL2耦接至第二掺杂区域1022
4.断开第三选择线(例如，向BLB施加0V)以电浮动耦接至第三(共同)掺杂区域的共同位线1033；以及
5.向耦接至第一存储器单元A以及第二存储器单元B的控制栅极的字线WL施加第六电压(例如，-10V)。
在上文论述的方法中，单元A以及单元B中的偏压条件包含在漏极1021处的5V、经由字线WL在其栅极的-10V、在源极1022处的5V，其中掺杂区域1023浮动。此类偏压条件引起将能带对能带隧穿引起的热电洞注入至存储器单元A以及单元B的电荷储存层中。原始存在于氮化物电荷储存材料中的电子现可经中和，且单元A以及单元B经擦除。
在另一实施例中，其中存储器阵列1000的第一存储器单元包含基于浮动栅极的电荷储存层。下文可简要概述用于擦除第一存储器单元的方法。
1.浮动第一全域位线BL1；
2.浮动第二全域位线BL2；
3.断开第一选择线BLT1以将第一全域位线去耦以电浮动第一存储器单元的第一掺杂区域1021，且将第二全域位线去耦以电浮动第二掺杂区域1022；
4.断开第三选择线BLB以电浮动耦接至第三掺杂区域1023的共同位线；
5.向耦接至第一存储器单元的控制栅极的字线WL施加第七电压；以及
6.向衬底施加第八电压(0V)。
在上文论述的方法中，存储器单元阵列的衬底连接至接地电位。单元A经由字线WL在其栅极处偏压于-20V，且衬底处于0V。此类偏压条件引起藉由福勒-诺德哈姆(FN)隧穿而自第一存储器单元的浮动栅极电荷储存层移除电子。随后单元A可经擦除。
在又一实施例中，下文可简要概述读取阵列1000中第一存储器单元A的方法。
1.向第一全域位线施加第九电压(例如，0.6V)；
2.浮动第二全域位线；
3.断开第二选择线BLT2以将第一全域位线以及第二全域位线自第二多个存储器单元去耦；
4.接通第一选择线BLT1以将第一全域位线耦接至第一存储器单元的第一掺杂区域，且将第二全域位线耦接至第二掺杂区域；
5.接通第三选择线BLB以将耦接至第三掺杂区域的共同位线电接地(例如，向其施加0V)；以及
6.向耦接至第一存储器单元A的控制栅极的字线施加第十电压(例如，5V)。
存储器单元阵列的衬底连接至接地电位。在此等偏压条件下，在第一全域位线处提供的电流与第一存储器单元的临限电压相关联。
在上文论述的方法中，单元A经由字线WL在其栅极处偏压于5V，在其漏极1021处为0.6V，且在其源极1023为0V。在此类偏压条件下，在第一位线处提供的电流与单元A的临限电压相关联。藉由量测位线1031中存在的电流，可读取单元A。
应注意，上文已详细论述用于写入以及读取阵列1000中单元A的方法。由反转BL1以及BL2上的偏电压(如上文表1所示)类似方法可用于写入或读取阵列1000中的单元B。
在本发明的替代实施例中，可使用藉由能带对能带热电洞写入至低Vt并FN隧穿擦除至高Vt而操作的存储器单元来实施阵列1000以及1100。下文表1A概述各种偏压条件。详细操作类似于上文结合表1的论述。
表1A
  BL1   BL2   WL   BLT2   BLT1  BLB   P#   未选定的WL
 写入A单元   5V   0V   -5V   0V   10V  0V   0V   0V或-Vg
 写入B单元   0V   5V   -5V   0V   10V  0V   0V   0V或-Vg
 针对SiN的擦除(全部-FN)   F   F   -20V   0V   0V  0V   0V   -20V
 针对FG的擦除(全部+FN)   0V   0V   20V   10V   10V  10V   0V   20V
 读取A单元   0.6V   F   5V   0V   10V  10V   0V   0V或-Vg
 读取B单元   F   0.6V   5V   0V   10V  10V   0V   0V或-Vg
图12为说明根据本发明实施例的虚拟接地非挥发性存储器阵列1200的简化图。如图所示，存储器阵列1200包含以列以及行配置的多个非挥发性存储器单元。多个字线中的每一种耦接至一列中的存储器单元。第一字线WL耦接至八个存储器单元，每一存储器单元指定为第N存储器单元，其中N＝1至8。每一存储器单元具有两个掺杂区域以及其间的通道区域，且每一对相邻存储器单元由一共同掺杂区域耦接。举例而言，单元2具有掺杂区域1202以及1203，且单元3具有掺杂区域1203以及1204。单元2以及单元3由共同掺杂区域1203耦接。取决于实施例，每一掺杂区域可在单元操作期间充当漏极区域或源极区域。此外，每一存储器单元具有电荷储存材料(未绘示)，其可为上文结合图3-5论述的基于浮动栅极的电荷储存材料、例如上文结合图6至图9论述的基于氮化物的电荷储存材料的介电电荷截留材料，或其它类型的电荷储存材料。
存储器阵列1200亦包含多个位线1211～1218，每一位线指定为第N位线，其中N＝1至8。第N位耦接至由第NN存储器单元与一相邻存储器单元共享的掺杂区域。举例而言，位线1212为第二位线，其耦接至在单元1与单元2之间共享的掺杂区域1202。
存储器阵列1200亦包含四个全域位线，其经由选择线控制的开关耦接至八个位线。如图所示，第一全域位线BL1耦接至第一位线1211以及第五位线1215。第二全域位线BL2耦接至第三位线1213以及第七位线1217。第三全域位线S1耦接至第二位线1212以及第六位线1216。第四全域位线S2耦接至第四位线1214以及第八位线1218。
在存储器阵列1200中，提供六个选择线以及八个开关以用于耦接全域位线与局部位线1211～1218。第一选择线BLT1将第一全域位线BL1经由第一开关1221耦接至第一位线1211。类似地，第二选择线BLT2将第二全域位线BL2经由第二开关1222耦接至第三位线1213。第三选择线BLT3将第一全域位线BL1经由第三开关1223耦接至第五位线1215。第四选择线BLT4将第二全域位线BL2经由第四开关1224耦接至第七位线1217。第五选择线BLB1将第三全域位线S1经由第五开关1225耦接至第二位线1212。第五选择线BLB1亦将第三全域位线S1经由第六开关1226耦接至第六位线1216。另外，第六选择线BLB2将第四全域位线S2经由第七开关1227耦接至第四位线1214。第六选择线BLB2亦将第四全域位线S2经由第八开关1228耦接至第八位线1218。
取决于实施例，存储器单元可为基于浮动栅极的非挥发性单元或基于氮化物的非挥发性单元。对于基于浮动栅极的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图3至图5描述的方法。对于基于氮化物的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图6至图9描述的方法。
在存储器阵列1200中，藉由向字线、全域位线以及选择线施加适当电压来设定此等单元偏压条件。一具体实例列于表2中，且在下文进一步详细论述。
表2
 BL1   BL2   S1   S2   WL   BLT1   BLT2   BLT3   BLT4   BLB1   BLB2   P#   未选定的WL
 写入单元A(CHE)   0V   5V   0V   0V   10V   10V   10V   0V   0V   0V   0V   0V   0V或-Vg
 擦除(针对氮化物单元BTBT HH)   0V   5V   0V   0V   -10V   10V   10V   0V   0V   0V   0V   0V
 擦除(用于FG单元的-FN)   -20V   0V   0V   0V   0V   0V   0V   0V
 读取单元A   F   0.6V   0V   0V   5V   0V   10V   0V   0V   10V   0V   0V   0V  或-Vg
根据本发明的实施例，针对存储器阵列1200提供各种操作方法。下文可简要概述写入存储器单元的方法。
1.自阵列1200中多个非挥发性存储器单元中选择第一非挥发性存储器单元(例如，单元2，标记为单元A)以及第二存储器单元(例如，单元1)。第一存储器单元(单元2)包含第一掺杂区域1203、第二掺杂区域1202以及位于其间的通道区域。第二存储器单元(单元1)包含第二掺杂区域1202以及第三掺杂区域1201。
2.向第一全域位线BL1施加第一电压(例如，0V)；
3.向第二全域位线BL2施加第二电压(例如，5V)；
4.向第三全域位线以及第四全域位线施加接地电压(例如，0V)；
5.接通耦接至第一位线开关1221的第一选择线BLT1，以将第一全域位线BL1耦接至第三掺杂区域1201；
6.接通耦接至第二位线开关1222的第二选择线BLT2，以将第二全域位线BL2耦接至第一掺杂区域1203；
7.断开耦接至第三位线开关1223的第三选择线BLT3，以将第一全域位线BL1自第五位线去耦；
8.断开耦接至第四位线开关1224的第四选择线BLT4，以将第二全域位线BL2自第七位线去耦；
9.断开耦接至第五位线开关1225的第五选择线BLB1，以将第三全域位线S1自第一存储器单元的第二掺杂区域1202电去耦且电浮动第二掺杂区域，第三全域位线亦自第六位线去耦；
10.断开第六选择线BLB2以将第四全域位线自第四位线以及第八位线去耦；以及
11.向耦接至存储器单元2以及存储器单元1的控制栅极的字线WL施加第三电压(例如，10V)。
在上文论述的方法中，存储器单元阵列的衬底连接至接地电位。将10V施加于单元2以及单元1的栅极，5V施加于单元2的漏极1203，掺杂区域1022浮动，单元2以及单元1的通道接通，且单元1的源极1201处于0V。在此类偏压条件下，将通道热电子(CHE)注入至存储器单元2的电荷储存层以写入单元2。
在阵列1200中的第一存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料的实施例中，下文可简要概述用于擦除第一存储器单元的方法。
1.自多个非挥发性存储器单元1200中选择第一非挥发性存储器单元(例如，单元2)以及第二存储器单元(例如，单元1)。存储器单元2包含第一掺杂区域1203、第二掺杂区域1202以及位于其间的通道区域。第二存储器单元(单元1)包含第二掺杂区域1202以及第三掺杂区域1201；
2.向第一全域位线BL1施加第一电压(例如，0V)；
3.向第二全域位线BL2施加第二电压(例如，5V)；
4.向第三全域位线以及第四全域位线施加接地电压(例如，0V)；
5.接通耦接至第一位线开关1221的第一选择线BLT1，以将第一全域位线BL1耦接至第三掺杂区域1201；
6.接通耦接至第二位线开关1222的第二选择线BLT2，以将第二全域位线BL2耦接至第一掺杂区域1203；
7.断开耦接至第三位线开关1223的第三选择线BLT3，以将第一全域位线BL1自第五位线去耦；
8.断开耦接至第四位线开关1224的第四选择线BLT4，以将第二全域位线BL2自第七位线去耦；
9.断开耦接至第五位线开关1225的第五选择线BLB1，以将第三全域位线S1自第一存储器单元的第二掺杂区域电去耦且电浮动第二掺杂区域，第三全域位线亦自第六位线去耦；
10.断开第六选择线BLB2以将第四全域位线S2自第四位线以及第八位线去耦；以及
11.向耦接至存储器单元2的控制栅极的字线WL施加第三电压(例如，-10V)。
存储器单元阵列的衬底连接至接地电位。在此等偏压条件下，藉由能带对能带隧穿引起的热电洞注入(BTBT HH)将带电载流子注入至第一存储器单元的电荷储存层。第一存储器单元(单元2)经擦除。
在阵列1200中的第一存储器单元包含浮动栅极电荷储存材料的实施例中，下文可简要概述用于擦除第一存储器单元的方法。
1.自多个非挥发性存储器单元1200中选择第一非挥发性存储器单元(例如，单元2)以及第二存储器单元(例如，单元2)。存储器单元2包含第一掺杂区域1203、第二掺杂区域1202以及位于其间的通道区域。第二存储器单元(单元2)包含第二掺杂区域1202以及第三掺杂区域1201；
2.浮动第一全域位线BL1；
3.浮动第二全域位线BL2；
4.浮动第三全域位线以及第四全域位线；
5.断开耦接至第一位线开关1221的第一选择线BLT1，以将第一全域位线BL1自第三掺杂区域1201去耦；
6.断开耦接至第二位线开关1222的第二选择线BLT2，以将第二全域位线BL2自第一掺杂区域1203去耦；
7.断开耦接至第三位线开关1223的第三选择线BLT3，以将第一全域位线BL1自第五位线去耦；
8.断开耦接至第四位线开关1224的第四选择线BLT4，以将第二全域位线BL2自第七位线去耦；
9.断开耦接至第五位线开关1225的第五选择线BLB1，以将第三全域位线S1自第一存储器单元的第二掺杂区域电去耦且电浮动第二掺杂区域，第三全域位线亦自第六位线去耦；
10.断开第六选择线BLB2以将第四全域位线自第四位线以及第八位线去耦；
11.向耦接至存储器单元2的控制栅极的字线WL施加电压(例如，-20V)；以及
12.向衬底施加电压(例如0V)；
在此等偏压条件下，由福勒-诺德哈姆(FN)隧穿而自浮动栅极移除带电载流子，因此擦除第一存储器单元。
在阵列1200中的第一存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料的实施例中，下文可简要概述用于读取第一存储器单元的方法。
1.选择第一非挥发性存储器单元(例如，单元2)。存储器单元2包含第一掺杂区域1203、第二掺杂区域1202以及位于其间的通道区域；
2.浮动第一全域位线BL1；
3.向第二全域位线BL2施加第一电压(例如，0.6V)；
4.向第三全域位线以及第四全域位线施加接地电压(例如，0V)；
5.断开耦接至第一位线开关1221的第一选择线BLT1，以将第一全域位线BL1自第三掺杂区域1201去耦；
6.接通耦接至第二位线开关1222的第二选择线BLT2，以将第二全域位线BL2耦接至第一掺杂区域1203；
7.断开耦接至第三位线开关1223的第三选择线BLT3，以将第一全域位线BL1自第五位线去耦；
8.断开耦接至第四位线开关1224的第四选择线BLT4，以将第二全域位线BL2自第七位线去耦；
9.接通耦接至第五位线开关1225的第五选择线BLB1，以将第三全域位线S1耦接至第一存储器单元的第二掺杂区域，第五全域位线亦耦接至第六位线；
10.断开第六选择线BLB2以将第四全域位线自第四位线以及第八位线去耦；以及
11.向耦接至存储器单元2的控制栅极的字线WL施加第二电压(例如，5V)。
存储器单元阵列的衬底连接至接地电位。在此等偏压条件下，在第二全域位线处提供的电流与第一存储器单元2的临限电压相关联。
在本发明的替代实施例中，可使用藉由能带对能带热电洞写入至低Vt并FN隧穿擦除至高Vt而操作的存储器单元来实施阵列1200。下文表2A概述各种偏压条件。详细操作类似于上文结合表2的论述。
表2A
 BL1   BL2   S1   S2   WL   BLT1   BLT2   BLT3   BLT4   BLB1   BLB2   P#   未选定的WL
  写入单元A/抑制单元B   0V   5V   0V   3V   -5V   10V   10V   0V   0V   0V   10V   0V   0V或-Vg
  针对SiN的擦除(全部-FN)   F   F   F   F   -20V   0V   0V   0V   0V   0V   0V   0V   -20V
  针对FG的擦除(全部+FN)   0V   0V   0V   0V   20V   10V   10V   10V   10V   10V   10V   0V   +20V
  读取单元A   F   0.6V   0V   0V   5V   0V   10V   0V   0V   10V   0V   0V   0V或-Vg
图13为说明根据本发明替代实施例的另一虚拟接地非挥发性存储器阵列1300的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器阵列1300包含以列以及行配置的多个非挥发性存储器单元。多个字线中的每一种耦接至一列中的存储器单元。第一字线WL耦接至八个存储器单元，每一存储器单元指定为第N存储器单元，其中N＝1至8。每一存储器单元具有两个掺杂区域以及其间的一通道区域，且每一对相邻存储器单元共享一共同掺杂区域。举例而言，单元3具有掺杂区域1303以及1304，且单元3以及单元4共享共同掺杂区域1304。取决于实施例，每一掺杂区域可在单元操作期间充当漏极区域或源极区域。此外，每一存储器单元具有电荷储存材料(未绘示)，其可为上文结合图3-5论述的基于浮动栅极的电荷储存材料、例如上文结合图6至9论述的基于氮化物的电荷储存材料的介电电荷截留材料，或其它类型的电荷储存材料。
存储器阵列1300亦包含多个位线1311～1318，每一位线指定为第N位线，其中N＝1至8。第N位线耦接至由第N存储器单元与一相邻存储器单元共享的掺杂区域。举例而言，位线1312为第二位线，其耦接至在单元1与单元2之间共享的掺杂区域1302。
存储器阵列1300亦包含四个全域位线，其经由选择线控制的开关耦接至八个位线。第一全域位线BL1耦接至第一位线1311以及第五位线1315。第三全域位线BL3耦接至第三位线1313以及第七位线1317。第二全域位线BL2耦接至第二位线1312以及第六位线1316。第四全域位线BL4耦接至第四位线1314以及第八位线1318。
在存储器阵列1300中，提供八个选择线以及八个选择开关以用于耦接全域位线与局部位线1311～1318。第一选择线BLT1将第一全域位线BL1经由第一开关1321耦接至第一位线1311。类似地，第二选择线BLT2将第三全域位线BL3经由第二开关1322耦接至第三位线1313。第三选择线BLT3将第一全域位线BL1经由第三开关1323耦接至第五位线1315。第四选择线BLT4将第三全域位线BL3经由第四开关1324耦接至第七位线1317。第五选择线BLB1将第二全域位线BL2经由第五开关1325耦接至第二位线1312。第六选择线BLB2将第四全域位线BL4经由第六开关1326耦接至第四位线1314。第七选择线BLB3将第二全域位线BL2经由第七开关1327耦接至第六位线1316。另外，第八选择线BLB4将第四全域位线BL4经由第八开关1328耦接至第八位线1318。
取决于实施例，存储器单元可为基于浮动栅极的非挥发性单元或基于氮化物的非挥发性单元。对于基于浮动栅极的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图3至图5描述的方法。对于基于氮化物的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图6至图9描述的方法。在存储器阵列1300中，藉由将适当电压施加于字线、全域位线以及选择线来设定此等单元偏压条件。一具体实例列于表3中，且在下文进一步详细论述。
表3A
 BL1  BL2   BL3   BL4   WL   P#   未选定的WL
 写入位A(CHE)   0V   F   5V   F   10V   0V   0V或-Vg
 写入位B(CHE)   F   0V   F   5V   10V   0V   0V或-Vg
 擦除(用于氮化物单元的BTBT HH)   5V   5V   5V   5V   -10V   0V
 擦除(用于FG单元的-FN)   F   F   F   F   -20V   0V
 读取位A(反向读取)   F   F   0V   1.6V   5V   0V   0V或-Vg
 读取位B(反向读取)   F   F   1.6V   0V   5V   0V   0V或-Vg
  BLT1   BLT2   BLT3   BLT4   BLB1   BLB2   BLB3   BLB4
 写入位A   0V   10V   10V   0V   0V   0V   0V   0V
 写入位B   0V   0V   0V   0V   10V   10V   0V   0V
 擦除(用于氮化物单元的BTBT HH)   10V   10V   10V   10V   10V   10V   10V   10V
 擦除(用于FG单元的-FN)   0V   0V   0V   0V   0V   0V   0V   0V
 读取位A(反向读取)   0V   10V   0V   0V   0V   10V   0V   0V
 读取位B(反向读取)   0V   10V   0V   0V   0V   10V   0V   0V
在一实施例中，阵列1300中的每一存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料，且可将两信息位写入至存储器单元内。此在图13中指示为单元3中的A以及B。使用单元3的位A作为实例，下文可简要概述写入存储器单元的方法。
1.选择第二存储器单元(单元4)，第二存储器单元包含第二掺杂区域1304以及第三掺杂区域1305。单元4包含位于第二掺杂区域与第三掺杂区域之间的第二通道区域。
2.向第一全域位线BL1施加第一电压(例如，0V)；
3.浮动第二全域位线BL2；
4.向第三全域位线BL3施加第二电压(例如，5V)；
5.浮动第四全域位线BL4；
6.向耦接至第一存储器单元(单元3)以及第二存储器单元(单元4)的控制栅极的字线WL施加第三电压，其接通第一单元(单元3)以及第二单元(单元4)；
7.断开第一选择线BLT1以将第一全域位线BL1自第一位线1311去耦；
8.接通第二选择线BLT2以将第三全域位线耦接至第一掺杂区域1303；
9.接通第三选择线BLT3以将第一全域位线BL1耦接至第三掺杂区域1305；
10.断开第四选择线BLT4以将第三全域位线自第七位线去耦；
11.断开第五选择线BLB1以将第二全域位线BL2自第二位线去耦；
12.断开第六选择线BLB2以将第四全域位线BL4自第四位线1314去耦；
13.断开第七选择线BLB3以将第二全域位线BL2自第六位线1316去耦；以及
14.断开第八选择线BLB4以将第四全域位线BL4自第八位线1318去耦。
在上文论述的方法中，单元3接收与上文结合图6论述的写入方法中所述类似的偏电压，且偏压未选定存储器单元以减少穿透电流，类似于图7所述。在此特定实例中，第一掺杂区域1303耦接至5V，第二掺杂区域1304浮动，第三掺杂区域1305耦接至0V，单元3以及单元4的控制栅极耦接至10V。在此等偏压条件下，将通道热电子(CHE)注入至存储器单元3的第一电荷储存区域A中。
在另一实例中，可使用类似方法写入单元3的位B。如表3所示。为写入单元3的位B，BL1以及BL3浮动，将0V施加于BL2，将5V施加于BL4，且将10V施加于WL。另外，选择线BLB1以及BLB2接通，且其它选择线断开。
在阵列1300中的每一存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料的实施例中，下文可简要概述用于擦除选定字线上每一存储器单元的方法。
1.向耦接至字线上每一存储器单元的控制栅极的选定字线施加第四电压；
2.向衬底施加第五电压；
3.向第一、第二、第三以及第四全域位线施加第六电压；以及
4.接通第一至第八选择线以将第六电压耦接至每一存储器单元的掺杂区域。
在此等偏压条件下，由能带对能带隧穿引起的热电洞(BTBT HH)注入将带电载流子注入至每一存储器单元的电荷储存层以擦除每一存储器单元。
在阵列1300中的第一存储器单元包含浮动栅极电荷储存材料的实施例中，下文可简要概述用于擦除第一存储器单元的方法。
1.向耦接至第一存储器单元的控制栅极的字线施加第七电压；
2.向衬底施加第八电压；
3.浮动第一、第二、第三以及第四全域位线；以及
4.断开第一至第八选择线以将第一至第四全域位线分别自第一至第八位线去耦，且浮动每一存储器单元中的掺杂区域。
在此等偏压条件下，由福勒-诺德哈姆(FN)隧穿而自浮动栅极移除带电载流子，以擦除第一存储器单元。
在阵列1200中的第一存储器单元包含例如基于氮化物的电荷储存材料的介电电荷截留材料的实施例中，下文可简要概述用于读取第一存储器单元的方法。
1.向第三全域位线施加第九电压；
2.向第四全域位线施加第十电压；
3.浮动第一以及第二全域位线；
4.接通第二选择线以将第三全域位线耦接至第三位线，且将第九电压耦接至第一掺杂区域；
5.接通第六选择线以将第四全域位线耦接至第四位线，且将第十电压耦接至第二掺杂区域；
6.向耦接至第一存储器单元的控制栅极的字线施加第十一电压；
7.断开第一、第三、第四、第五、第七以及第八选择线。
在上文以及表3所述的偏压条件下，存储器单元3在其漏极1304处接收1.6V，在其栅极处接收5V，且在其源极1303处接收接地电位。在此等偏压条件下，在位线1314处提供的电流为位A的临限电压的指示。应注意，可依据类似方法读取位B，其中BL3上为1.6V且BL4上为0V。
在本发明的替代实施例中，可使用藉由能带对能带热电洞写入至低Vt并FN隧穿擦除至高Vt而操作的存储器单元来实施阵列1300。下文表3A概述各种偏压条件。详细操作类似于上文结合表3的论述。
表3
 BL1  BL2   BL3   BL4   WL  P井   未选定的WL
  写入位A/抑制C   0V   3V   5V   F   -5V   0V   0V或-Vg
  写入位B/抑制D   3V   0V   F   5V   -5V   0V   0V或-Vg
  针对SiN单元的擦除(-FN)   F   F   F   F   -20V   0V   -20V
  针对FG的擦除(+FN)   0V   0V   0V   0V   +20V   0V   20V
  读取位A   F   F   0V   1.6V   5V   0V   0V或-Vg
  读取位B   F   F   1.6V   0V   5V   0V   0V或-Vg
  BLT1   BLT2   BLT3   BLT4   BLB1   BLB2   BLB3   BLB4
  写入位A   0V   10V   10V   0V   10V   0V   0V   0V
  写入位B   0V   0V   10V   0V   10V   10V   0V   0V
  针对SiN单元的擦除(-FN)   0V   0V   0V   0V   0V   0V   0V   0V
  针对FG单元的擦除(+FN)   10V   10V   10V   10V   10V   10V   10V   10V
  读取位A(反向读取)   0V   10V   0V   0V   0V   10V   0V   0V
  读取位B(反向读取)   0V   10V   0V   0V   0V   10V   0V   0V
图14为说明根据本发明另一实施例的用于写入图13的虚拟接地非挥发性存储器阵列1300的写入方法的简化图。如图所示，存储器阵列1400类似于存储器阵列1300。四个存储器单元分别标记为A、B、C、D。在上述写入方法中，形成扩展通道区域以减少穿通电流。举例而言，当写入单元A时，将漏极电压施加于单元A的掺杂区域1401，将源极电压施加于单元B的掺杂区域1403，且单元A与单元B之间的掺杂区域1402保持浮动。另外，施加字线电压以接通单元A以及单元B。取决于单元B是否经写入或擦除，单元B可具有高或低临限电压。因此，单元B的条件可引起写入单元A的变化。类似地，当写入单元B时，使用单元B与单元C的组合。由此，单元C的条件可影响单元B的写入。
为减少存储器单元中资料型样引起的变化，在本发明的一实施例中提供写入序列。首先，在写入的前擦除存储器单元。随后，以一序列写入一系列存储器单元，使得擦除提供扩展通道的相邻单元。图14中，写入的较佳序列为A、B、C且随后为D。
在一个实例中，存储器单元具有例如基于氮化物的电荷储存材料的介电电荷截留材料，其中每一单元可将电荷保持在其电荷储存材料的两部分中的一种中。图14中，为写入每一存储器单元的左手侧部分，可使用上文论述的写入序列。在另一实例中，可能需要写入每一存储器单元的右手侧，如图15所示。在此实例中，首先写入单元D，其中漏极电压在掺杂区域1501上，源极电压在掺杂区域1503上，且掺杂区域1502浮动等。较佳写入序列为D、C、B且随后为A。应注意，对于具有浮动栅极电荷储存材料的存储器单元阵列，可使用任一序列，只要提供扩展通道的相邻单元经擦除。
参看图14以及图15中描绘的写入序列，本发明提供用于写入存储器阵列中标号为1至N的多个存储器单元的方法，其中N为整数。所述多个存储器单元包含：
标号为1至N的多个栅极区域，每一栅极区域包含一电荷储存材料；
标号为1至N+1的多个掺杂区域，每一掺杂区域安置于两个相邻栅极区域之间，第k掺杂区域经组态为用于第k存储器单元的漏极，第k+1掺杂区域经组态为用于第k存储器单元的源极以及用于第k+1存储器单元的漏极；以及
字线，其耦接至所述多个存储器单元中每一种的控制栅极。
写入多个存储器单元的方法包含首先擦除所述多个存储器单元中的每一种。随后，以自单元1至单元N的次序写入所述多个存储器单元中的每一种。下文可简要概述写入第k存储器单元(k＝1至N)的过程。
1.向字线施加第一电压以接通第k单元以及第k+1存储器单元，第k以及第k+1存储器单元为经擦除的存储器单元；
2.向第k掺杂区域施加第二电压；
3.浮动第k+1掺杂区域；以及
4.向第k+2掺杂区域施加第三电压，
在此等偏压条件下，将通道热载流子注入至第k存储器单元中的电荷储存材料中以写入第k存储器单元。
图16为说明根据本发明又一实施例的包含隔离结构的非挥发性存储器阵列的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器单元阵列1600包含多个非挥发性存储器单元串1601、1602、…、1608。每一存储器单元串经指定为第M存储器单元串，其中M＝1至8。举例而言，串1601为第一串，串1602为第二串等。相邻存储器单元串藉由隔离区域而彼此分离。举例而言，存储器单元串1601以及1602由隔离区域1692而分离。每一存储器单元串包含串联耦接的多个非挥发性存储器单元。举例而言，存储器单元串1601包含存储器单元1611、1612、…、1618等。
在阵列1600，每一存储器单元可为如图2A、图2B或图3至图9中所述的非挥发性存储器单元，或其它非挥发性存储器单元。每一存储器单元包含两个掺杂区域，其充当源极区域或漏极区域。每一存储器单元亦包含通道区域、通道区域上方的电荷储存区域以与门极。每一相邻存储器单元对共享一掺杂区域，即，所述存储器单元对藉由掺杂区域而耦接在一起。举例而言，单元1611以及单元1612共享掺杂区域1619。
存储器阵列1600亦包含多个字线WL1、WL2、…、WL8。每一字线实质上垂直于所述多个非挥发性存储器单元串。如图所示，每一字线耦接至来自所述多个非挥发性存储器单元串的每一种的一存储器单元。另外，存储器单元阵列1600亦包含多个位线1621、1622、…、1628。此等位线实质上平行于所述多个存储器单元串。每一位线指定为第N位线，其中N＝1至8。举例而言，位线1621指定为位线1，位线1622指定为位线2等。每一位线耦接至相应存储器单元串中的每隔一掺杂区域。全域源极线耦接至所述多个存储器串中每一种中的未耦接至任一位线的每隔一掺杂区域。举例而言，在存储器单元阵列1600右手侧的存储器单元串1608中，位线1628耦接至掺杂区域1631、1633、1635、1637以及1639，而全域源极线1641耦接至掺杂区域1632、1634、1636以及1638等。
存储器阵列1600亦包含四个全域位线。第一全域位线BL1耦接至第一位线1621以及第三位线1623。第二全域位线BL2耦接至第二位线1622以及第四位11624。第三全域位线BL3耦接至第五位线1625以及第七位线1627。第四全域位线BL4耦接至第六位线1626以及第八位线1628。
存储器阵列1600亦具有多个选择线，其控制将全域位线连接至局部位线的开关装置。图16中未绘示选择线，但绘示为位于每一开关装置的栅极处的控制信号。如图所示，第一选择线BLB1耦接至将第一全域位线BL1连接至第一位线1621的第一开关1651。第一选择线BLB1亦耦接至将第三全域位线BL3连接至第五位线1625的第五开关1655。第二选择线BLT1耦接至将第二全域位线BL2连接至第二位线1622的第二开关1652。第二选择线BLT1亦耦接至将第四全域位线BL4连接至第六位线1626的第六开关1656。第三选择线BLB2耦接至将第一全域位线BL1连接至第三位线1623的第三开关1653。第三选择线BLB2亦耦接至将第三全域位线BL3连接至第七位线1627的第七开关1657。第四选择线BLT2耦接至将第二全域位线BL2连接至第四位线1624的第四开关1654。第四选择线BLT2亦耦接至将第四全域位线BL4连接至第八位线1628的第八开关1658。第五选择线BLS耦接至将全域源极线1641连接至接地的第九开关1659。
图17为说明图16的非挥发性存储器阵列1600的一部分的简化图。图17用于说明根据本发明实施例提供的各种操作方法。图17中保留图16的一些参考标号。如图17所示，第一存储器单元A以及第二存储器单元B藉由隔离区域1697而分离。单元A为存储器单元串1606的部分，且单元B为存储器单元串1607的部分。单元A包含第一掺杂区域1701、第二掺杂区域1702以及第一控制栅极1711。单元B包含第三掺杂区域1703、第四掺杂区域1704以及第二控制栅极1712。
取决于实施例，存储器单元可为基于浮动栅极的非挥发性单元或基于氮化物的非挥发性单元。对于基于浮动栅极的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图3至图5描述的方法。对于基于氮化物的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图6至图9描述的方法。在存储器阵列1600以及1700中，藉由将适当电压施加于字线、全域位线以及选择线来设定此等单元偏压条件。一具体实例列于表4中，且在下文进一步详细论述。
表4
 BL1  BL2   BL3   BL4   WL3   BLT1   BLT2   BLB1   BLB2  BLS   P#   未选定的WL
  写入位A(CHE)   F   F   0V   5V   10V   10V   0V   0V   10V   0V   0V   0V或-Vg
  写入位B(CHE)   F   F   5V   0V   10V   10V   0V   0V   10V   0V   0V   0V或-Vg
  擦除(针对氮化物单元BTBT HH)   5V   5V   5V   5V   -10V   10V   10V   10V   10V   0V   0V
  擦除(用于FG单元的-FN)   F   F   F   F   -20V   0V   0V   0V   0V   0V   0V
  读取位A(正向读取)   F   F   F   0.6V   5V   10V   0V   0V   0V   5V   0V   0V或-Vg
  读取位B(正向读取)   F   F   0.6V   F   5V   0V   0V   0V   10V   5V   0V   0V或-Vg
根据一具体实施例，下文可简要概述写入单元A的方法。
1.向第一全域位线BL3施加第一电压(例如，0V)；
2.向第二全域位线BL4施加第二电压(例如，5V)；
3.向耦接至第一单元的第一控制栅极1711以及第二单元的第二控制栅极1712的字线WL3施加第三电压(例如，10V)；
4.接通选择线BLB2以将全域位线BL3耦接至位线1627，且将第一电压耦接至第三掺杂区域；
5.接通选择线BLT1以将全域位线BL4耦接至位线1626，且将第二电压耦接至第一掺杂区域；以及
6.断开选择线BLS以将全域源极线1641自接地电位去耦，且浮动耦接至全域源极线的第二掺杂区域1702以及第四掺杂区域1704。
参看存储器阵列1600，写入方法亦包含浮动全域位线BL1以及BL2并断开选择线BLT2以及BLB1。存储器单元阵列的衬底连接至接地电位。在上述偏压条件下，将通道热电子(CHE)注入至单元A中的电荷储存材料。应注意，可根据类似方法写入单元B，其中5V在BL3上且0V在BL4上。
根据本发明的另一实施例，存储器单元具有例如基于氮化物的电荷储存材料的介电电荷截留材料。下文可简要概述用于擦除的方法。
1.向全域位线BL3以及第二全域位线BL4施加第四电压(例如，5V)；
2.向耦接至第一单元的第一控制栅极1711以及第二单元的第二控制栅极1712的字线WL3施加第五电压(例如，-10V)；
3.向衬底施加接地电压(例如0V)；
4.接通选择线BLT1、BLT2、BLB1以及BLB2以将全域位线耦接至局部位线，且将第四电压耦接至连接至所述位线的掺杂区域；以及
5.断开选择线BLS以将源极线1641自接地电位去耦且浮动耦接至全域源极线的掺杂区域。
在上述偏压条件下，将单元A的控制栅极偏压于-10V，且掺杂区域1701偏压于5V，且衬底处于0V。此等偏压条件可引起将能带对能带隧穿引起的热电洞(BTBT HH)注入至电荷储存材料中以擦除单元A。相同偏压条件亦存在于单元B中。因此，单元B亦经擦除。
根据本发明另一实施例，存储器单元具有基于浮动栅极的电荷储存材料。下文可简要概述用于擦除的方法。
1.向耦接至第一单元的第一控制栅极1711以及第二单元的第二控制栅极1712的字线WL3施加第六电压(例如，-20V)；
2.向衬底施加接地电压(例如0V)；
3.浮动全域位线；以及
4.断开选择线以将局部位线以及全域源极线去耦，且浮动掺杂区域。
在上述偏压条件下，将单元A的控制栅极偏压于-20V，且掺杂区域1701浮动，且衬底处于0V。此等偏压条件可引起藉由福勒-诺德哈姆(FN)隧穿而自浮动栅极移除电子以擦除单元A。相同偏压条件亦存在于单元B中。因此，单元B亦经擦除。
根据本发明另一实施例，下文可简要概述用于读取存储器单元(例如，图17的单元A)的方法。
1.浮动第一全域位线BL3；
2.向第二全域位线BL4施加第七电压(例如，0.6V)；
3.向耦接至第一单元的第一控制栅极1711的字线WL3施加第八电压(例如，5V)；
4.断开选择线BLB2以浮动位线1627且浮动第三掺杂区域1703；
5.接通选择线BLT1以将全域位BBL4耦接至位线1626，且将第七电压耦接至第一掺杂区域1701；以及
6.接通选择线BLS以将全域源极线1641耦接至接地电位，且将第二掺杂区域1702耦接至接地电位。
参看图17，读取方法亦包含浮动全域位线BL1以及BL2并断开选择线BLT2以及BLB1。在上述偏压条件下，存储器单元A在其漏极处接收0.6V，在其栅极处接收5V，且在其源极处接收接地电位。在此等偏压条件下，在位线1626处提供的电流为单元A的临限电压的指示。应注意，可根据类似方法读取单元B，但0.6V在BL3上，浮动BL4，断开选择线BLT1且接通选择线BLB2。图17A类似于图17，但包含关于相邻于单元A以及B的邻近单元的更多细节。
在本发明的替代实施例中，可使用藉由能带对能带热电洞写入至低Vt并FN隧穿擦除至高Vt而操作的存储器单元来实施阵列1600。下文表4A概述各种偏压条件。详细操作类似于上文结合表4的论述。
表4A
 BL1  BL2   BL3   BL4   WL3   BLT1   BLT2   BLB1   BLB2  BLS   P#   未选定的WL
  写入位A(BTBT HH)   F   F   0V   5V   -10V   10V   0V   0V   10V   0V   0V   0V或-Vg
  写入位B(BTBT HH)   F   F   5V   0V   -10V   10V   0V   0V   10V   0V   0V   0V或-Vg
  擦除(针对FG单元的+FN)   0V   0V   0V   0V   +20V   10V   10V   10V   10V   0V   0V
  擦除(针对SiN单元的-FN)   F   F   F   F   -20V   0V   0V   0V   0V   0V   0V
  读取位A(正向读取)   F   F   F   0.6V   5V   10V   0V   0V   0V   5V   0V   0V或-Vg
  读取位B(正向读取)   F   F   0.6V   F   5V   0V   0V   0V   10V   5V   0V   0V或-Vg
上述步骤序列提供写入、读取以及擦除多种存储器阵列中的存储器单元的方法。如所示，所述方法使用包含向字线、全域位线以及选择线施加偏电压的方式的步骤组合。亦可提供其它替代方案，其中在不背离本文权利要求的范围的情况下添加步骤或移除一或多个步骤或以不同序列提供一或多个步骤。另外，尽管上文已在特定电压方面描述，但取决于实施例可使用其它电压。在本说明书中可找到使用本发明方法的此等其它装置的进一步细节。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (97)

1.一种集成电路，其包括：
位于衬底上的多个存储器单元；以及
电路单位，其执行包括以下的步骤：
选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、所述第一掺杂区域与所述第二掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件，以及上覆于所述第一电荷储存部件的第一控制栅极；
选择第三掺杂区域，所述第三掺杂区域由至少一第二通道区域、上覆于所述第二通道区域的第二控制栅极而与所述第二掺杂区域分离；
施加偏压配置以写入所述第一存储器单元，包含：
向所述衬底施加衬底电压；
向所述第一掺杂区域施加第一电压；
向所述第三掺杂区域施加第二电压；
向所述第一控制栅极以及所述第二控制栅极施加第三电压；以及
浮动所述第二掺杂区域。
2.如权利要求1所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的所述第一电荷储存部件。
3.如权利要求1所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的所述第一电荷储存部件，且其不足以接通所述第一通道区域。
4.如权利要求3所述的集成电路，其中所述步骤还包括：
选择相邻于所述第一存储器单元的第二存储器单元，所述第二存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第二电荷储存部件、上覆于所述第三通道区域的第三控制栅极；以及向所述第四掺杂区域施加第四电压，使得所述第二电荷储存部件免于写入，其中所述第四电压不大于所述第一电压。
5.如权利要求1所述的集成电路，其中所述第三掺杂区域由两个或两个以上通道区域而与所述第二掺杂区域分离，所述偏压配置还包括：
向上覆于所述两个或两个以上通道区域中每一种的所述控制栅极施加所述第三电压，以接通所述两个或两个以上通道区域中的每一种；以及
浮动所述两个或两个以上通道区域的每一相邻对之间的所述掺杂区域。
6.如权利要求1所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述偏压配置还包括写入所述存储器单元，直至所述存储器单元的临限电压在临限电压目标的预定范围内。
7.如权利要求1所述的集成电路，其中所述步骤还包括读取所述选定存储器单元，包含：
向所述第一掺杂区域施加第四电压；
向所述第二掺杂区域施加第五电压，所述第五电压小于所述第四电压；以及
向所述第一控制栅极施加第六电压；
由此在所述第一掺杂区域提供用作对所述第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。
8.如权利要求1所述的集成电路，其中所述步骤还包括读取所述选定存储器单元，包含：
向所述第一掺杂区域施加第四电压；
向所述第二掺杂区域施加第五电压，其中所述第四电压小于所述第五电压；以及
向所述第一控制栅极施加第六电压；
由此在所述第二掺杂区域提供用作对所述第一电荷储存部件的至少一部分中的所述注入电荷量的指示的电流。
9.如权利要求2所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；
向所述第一控制栅极施加第五电压；以及
向所述第一掺杂区域施加第六电压，
由此将第二类型电荷注入至所述第一电荷储存部件以擦除所述第一存储器单元。
10.如权利要求2所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此自所述第一电荷储存部件移除所述第一类型电荷。
11.如权利要求2所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此将第二类型电荷自所述衬底注入至所述第一电荷储存部件。
12.如权利要求3所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此将第二类型电荷自所述第一栅极注入至所述第一存储器的所述第一电荷储存部件。
13.如权利要求3所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，以及
向所述第一掺杂区域以及所述第二掺杂区域中的一种施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器的所述第一电荷储存部件。
14.如权利要求3所述的集成电路，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，以及
向所述第一掺杂区域以及所述第二掺杂区域中的一种施加第六电压，由此自所述第一存储器单元的所述第一电荷储存部件移除所述第一类型电荷。
15.一种操作位于具有多个存储器单元的衬底上的存储器阵列的方法，所述方法包括：
提供电路，其执行包括以下的步骤：
选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、所述第一掺杂区域与所述第二掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件，以及上覆于所述第一电荷储存部件的第一控制栅极；
选择第三掺杂区域，所述第三掺杂区域由至少一第二通道区域、上覆于所述第二通道区域的第二电荷储存部件以及上覆于所述第二通道区域的第二控制栅极而与所述第二掺杂区域分离；以及
施加偏压配置以写入所述第一存储器单元，包含：
向所述衬底施加衬底电压；
向所述第一掺杂区域施加第一电压；
向所述第三掺杂区域施加第二电压；
向所述第一控制栅极以及所述第二控制栅极施加第三电压；以及
浮动所述第二掺杂区域。
16.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的所述第一电荷储存部件。
17.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的所述第一电荷储存部件，且其不足以接通所述第一通道区域。
18.如权利要求17所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括：
选择相邻于所述第一存储器单元的第二存储器单元，所述第二存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第三电荷储存部件、上覆于所述第三通道区域的第三控制栅极，其中所述第三控制栅极耦接所述第二控制栅极与所述第一控制栅极；以及向所述第四掺杂区域施加第四电压，使得所述第三电荷储存部件免于写入，其中所述第四电压不大于所述第一电压。
19.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述第三掺杂区域藉由两个或两个以上通道区域而与所述第二掺杂区域分离，且其中所述偏压配置还包括：
向上覆于所述两个或两个以上通道区域中每一种的所述控制栅极施加所述第三电压，以接通所述两个或两个以上通道区域中的每一种；以及
浮动所述两个或两个以上通道区域的每一相邻对之间的所述掺杂区域。
20.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述多个存储器单元中的每一种能够保持多个信息位，所述偏压配置还包括写入所述存储器单元，直至所述存储器单元的临限电压在临限电压目标的预定范围内。
21.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括读取所述选定存储器单元，包含：
向所述第一掺杂区域施加第四电压；
向所述第二掺杂区域施加第五电压，所述第五电压小于所述第四电压；以及
向所述第一控制栅极施加第六电压；
由此在所述第一掺杂区域提供用作对所述第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。
22.如权利要求15所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括读取所述选定存储器单元，包含：
向所述第一掺杂区域施加第四电压；
向所述第二掺杂区域施加第五电压，其中所述第四电压小于所述第五电压；以及
向所述第一控制栅极施加第六电压；
由此在所述第二掺杂区域提供用作对所述第一电荷储存部件的至少一部分中的所述注入电荷量的指示的电流。
23.如权利要求16所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；
向所述第一控制栅极施加第五电压；以及
向所述第一掺杂区域施加第六电压，
由此将第二类型电荷注入至所述第一电荷储存部件以擦除所述第一存储器单元。
24.如权利要求16所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此自所述第一电荷储存部件移除所述第一类型电荷。
25.如权利要求16所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此将第二类型电荷自所述衬底注入至所述第一电荷储存部件。
26.如权利要求17所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，
由此将第二类型电荷自所述第一栅极注入至所述第一存储器的所述第一电荷储存部件。
27.如权利要求17所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，以及
向所述第一掺杂区域以及所述第二掺杂区域中的一种施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器的所述第一电荷储存部件。
28.如权利要求17所述的操作位于具有多个存储器单元的衬底上的存储器阵列的方法，其中所述步骤还包括擦除所述选定存储器单元，包含：
向所述衬底施加第四电压；以及
向所述第一控制栅极施加第五电压，以及
向所述第一掺杂区域以及所述第二掺杂区域中的一种施加第六电压，由此自所述第一存储器单元的所述第一电荷储存部件移除所述第一类型电荷。
29.一种集成电路，其包括：
位于衬底上的存储器阵列，其包含：
多个隔离区域；
第一多个存储器单元对，其位于第一隔离区域与第二隔离区域之间，每一存储器单元对包含第一存储器单元以及第二存储器单元，每一存储器单元对具有第一掺杂区域、第二掺杂区域以及共同掺杂区域，所述第一存储器单元包含位于所述第一掺杂区域与所述共同掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件以及上覆于所述第一电荷储存部件的第一控制栅极，所述第二存储器单元包含位于所述共同掺杂区域与所述第二掺杂区域之间的第二通道区域、上覆于所述第二通道区域的第二电荷储存部件以及上覆于所述第二电荷储存部件的第二控制栅极；
第一位线，其耦接至所述第一多个存储器单元对中每一种的所述第一掺杂区域；
第二位线，其耦接至所述第一多个存储器单元对中每一种的所述第二掺杂区域；
第一共同位线，其耦接至所述第一多个存储器单元对中每一种的所述共同掺杂区域；
多个字线，其中每一字线耦接至所述第一多个存储器单元对中每一种的所述第一控制栅极以及所述第二控制栅极；以及
第一选择线，其耦接至电连接至所述第一位线的第一开关以及耦接至电连接至所述第二位线的第二开关。
30.如权利要求29所述的集成电路，其中所述存储器阵列还包括：
第二多个存储器单元对，其位于第三隔离区域与所述第二隔离区域之间，所述第二多个存储器单元对中每一种包含共享一共同掺杂区域的第一存储器单元以及第二存储器单元；
第三位线，其耦接至所述第二多个存储器单元对中每一种的所述第一掺杂区域；
第四位线，其耦接至所述第二多个存储器单元对中每一种的所述第二掺杂区域；
第二共同位线，其耦接至所述第二多个存储器单元对中每一种的所述共同掺杂区域；以及
第二选择线，其耦接至电连接至所述第三位线的第三开关以及耦接至电连接至所述第四位线的第四开关。
31.如权利要求30所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至电连接至所述第二共同位线的第六开关，其中所述第五开关将所述第一共同位线选择性电连接至预定电位。
32.如权利要求30所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至所述第二共同位线，其中所述第五开关将所述第一共同位线以及所述第二共同位线选择性电连接至预定电位。
33.如权利要求30所述的集成电路，其中所述存储器阵列还包括经由所述第一开关耦接至所述第一位线的第一全域位线。
34.如权利要求30所述的集成电路，其中所述存储器阵列还包括第二全域位线，所述第二全域位线经由所述第二开关耦接至所述第二位且经由所述第三开关耦接至所述第三位线。
35.如权利要求29所述的集成电路，其中所述存储器单元中的每一种包括浮动栅极电荷储存部件。
36.如权利要求29所述的集成电路，其中所述存储器单元中的每一种包括介电电荷储存部件。
37.如权利要求29所述的集成电路，其还包括：
电路单位，其施加偏压配置以写入所述第一存储器，其中所述偏压配置包含：
向所述衬底施加衬底电压；
向第一全域位线施加第一电压；
向第二全域位线施加第二电压；
接通第一选择线以将所述第一全域位线耦接至所述第一存储器单元的所述第一掺杂区域，且将所述第二全域位线耦接至所述第二存储器单元的所述第二掺杂区域；
断开共同选择线以浮动耦接至所述共同掺杂区域的共同位线；以及
向耦接至所述第一存储器单元的所述第一控制栅极以及所述第二存储器单元的所述第二控制栅极的字线施加第三电压。
38.如权利要求37所述的集成电路，其中所述写入偏压配置还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
39.如权利要求37所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
40.如权利要求37所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
41.如权利要求40所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；
向所述第一全域位线施加第五电压；
接通所述第一选择线以将所述第一全域位线耦接至所述第一存储器单元的所述第一掺杂区域；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
42.如权利要求40所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向所述衬底施加第五电压；
由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
43.如权利要求40所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
44.如权利要求37所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
45.如权利要求44所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
46.如权利要求44项所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
接通所述第一选择线以将所述第一全域位线耦接至所述第一掺杂区域，且将所述第二全域位线耦接至所述第二掺杂区域；
向所述第一全域位线以及所述第二全域位线中的一种施加第四电压；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
47.如权利要求44所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
接通所述第一选择线以将所述第一全域位线耦接至所述第一掺杂区域，且将所述第二全域位线耦接至所述第二掺杂区域；
向所述第一全域位线以及所述第二全域位线中的一种施加第四电压；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
48.如权利要求37所述的集成电路，其中所述电路单位还包括读取偏压配置，包含：
向所述第一全域位线施加第四电压；
接通所述第一选择线以将所述第一全域位耦接至所述第一存储器单元的所述第一掺杂区域；
接通所述共同选择线以将所述共同位线电连接至所述共同掺杂区域，由此将第五电压施加于所述共同掺杂区域；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此在所述第一全域位线处提供与所述第一存储器单元的临限电压相关联的电流。
49.一种集成电路，其包括：
位于衬底上的存储器阵列，其包含：
多个存储器单元，其以列以及行配置，每一存储器单元具有两个掺杂区域以及位于其间的一通道区域，每一对相邻存储器单元由共同掺杂区域耦接，每一存储器单元具有位于所述通道区域上的电荷储存部件以及位于所述电荷储存部件上的控制栅极；
第一字线，其耦接至同一列中的所述存储器单元，所述存储器单元中的每一种经指定为第N存储器单元；
多个位线，每一位线经指定为第N位线，所述第N位线耦接至由所述第N存储器单元与第N-1存储器单元共享的掺杂区域；
第一全域位线，其耦接至所述第一位线以及所述第五位线；
第二全域位线，其耦接至所述第三位线以及所述第七位线；
第三全域位线，其耦接至所述第二位线以及所述第六位线；
第四全域位线，其耦接至所述第四位线以及所述第八位线；
第一选择线，其将所述第一全域位线经由第一开关耦接至所述第一位线；
第二选择线，其将所述第二全域位线经由第二开关耦接至所述第三位线；
第三选择线，其将所述第一全域位线经由第三开关耦接至所述第五位线；
第四选择线，其将所述第二全域位线经由第四开关耦接至所述第七位线；
第五选择线，其将所述第三全域位线经由第五开关耦接至所述第二位线，所述第五选择线将所述第三全域位线经由第六开关耦接至所述第六位线；以及
第六选择线，其将所述第四全域位线经由第七开关耦接至所述第四位线，所述第六选择线将所述第四全域位线经由第八开关耦接至所述第八位线。
50.如权利要求49所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存部件。
51.如权利要求49所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
52.如权利要求49所述的集成电路，其还包括：
电路单位，其执行包括以下的步骤：
自所述多个存储器单元选择第一存储器单元以及第二存储器单元，所述第一存储器单元包含第一掺杂区域、第二掺杂区域以及位于其间的第一通道区域，所述第二存储器单元包含所述第二掺杂区域、所述第三掺杂区域以及位于其间的第二通道区域；
施加偏压配置以写入所述第一存储器，其中所述偏压配置包含：
向所述衬底施加衬底电压；
向所述第一全域位线施加第一电压；
向所述第二全域位线施加第二电压；
接通所述第一开关以将所述第一全域位线耦接至电连接至所述第三掺杂区域的所述第一位线；
接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；
断开所述第五开关以将所述第三全域位线自连接至所述第一存储器单元的所述第二掺杂区域的所述第二位线去耦；
向耦接至所述第一存储器单元的所述第一控制栅极以及所述第二存储器单元的所述第二控制栅极的字线施加第三电压。
53.如权利要求52所述的集成电路，其中所述偏压配置还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
54.如权利要求52所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
55.如权利要求52所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
56.如权利要求55所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；
向所述第二全域位线施加第五电压；
接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
57.如权利要求55所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向所述衬底施加第五电压；
由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
58.如权利要求55所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
59.如权利要求52所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
60.如权利要求59所述的集成电路，其中所述步骤还包括：
选择相邻于所述第一存储器单元的第三存储器单元，所述第三存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第三电荷储存部件、上覆于所述第三通道区域的第三控制栅极；
向所述第四全域位线施加第四电压；
接通所述第七开关以将所述第四全域位线耦接至电连接至所述第四掺杂区域的所述第四位线，使得所述第三电荷储存部件免于写入；其中所述第四电压不大于所述第二电压。
61.如权利要求59所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向所述衬底施加第四电压；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
62.如权利要求59所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向所述第二全域位线施加第四电压；
接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
63.如权利要求59所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向所述第二全域位线施加第四电压；
接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
64.如权利要求52所述的集成电路，其中所述电路还包括读取偏压配置，包含：
向所述第二全域位线施加第四电压；
向所述第三全域位线施加第五电压；
接通所述第二选择线以将所述第二全域位线耦接至电连接至所述第一存储器单元的所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述控制栅极的所述字线施加第六电压；
接通所述第五选择线以将所述第三全域位线电耦接至电连接至所述第一存储器单元的所述第二掺杂区域的所述第二位线，
由此在所述第二全域线与所述第三全域位线中的一种处提供与所述第一存储器单元的临限电压相关联的电流。
65.一种集成电路，其包括：
位于衬底上的存储器阵列，其包含：
多个存储器单元，其以列以及行配置，每一存储器单元具有两个掺杂区域以及位于其间的一通道区域，每一对相邻存储器单元共享一共同掺杂区域，每一存储器单元具有位于所述通道区域上的电荷储存部件以及位于所述电荷储存部件上的控制栅极；
第一字线，其耦接至同一列中的所述存储器单元，所述存储器单元中的每一种经指定为第N存储器单元；
多个位线，每一位线经指定为第N位线，所述第N位线耦接至由所述第N存储器单元与第N-1存储器单元共享的掺杂区域；
第一全域位线，其分别经由第一开关以及第二开关而耦接至所述第一位线以及所述第五位线；
第二全域位线，其分别经由第三开关以及第四开关而耦接至所述第二位线以及所述第六位线；
第三全域位线，其分别经由第五开关以及第六开关而耦接至所述第三位线以及所述第七位线；
第四全域位线，其分别经由第七开关以及第八开关而耦接至所述第四位线以及所述第八位线。
66.如权利要求65所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存材料。
67.如权利要求65所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
68.如权利要求65所述的集成电路，其还包括：
电路单位，其执行包括以下的步骤：
自多个单元选择第一存储器单元以及第二存储器单元，其中所述第一存储器单元包含第一掺杂区域、第二掺杂区域、位于所述第一掺杂区域与所述第二掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件以及上覆于所述第一电荷储存部件的第一控制栅极，所述第二存储器单元包含第二掺杂区域以及第三掺杂区域、位于所述第二掺杂区域与所述第三掺杂区域之间的第二通道区域以及上覆于所述第二通道区域的第二控制栅极；
施加偏压配置以写入所述第一存储器，其中所述偏压配置包含：
向所述衬底施加衬底电压；
向所述第一全域位线施加第一电压；
向所述第三全域位线施加第二电压；
向耦接至所述第一控制栅极以及所述第二控制栅极的所述字线施加第三电压；
接通所述第一开关以将所述第一全域位线耦接至连接至所述第三掺杂区域的所述第一位线；
接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；以及
断开所述第三开关以将所述第二全域位线自电连接至所述第二掺杂区域的所述第二位线去耦。
69.如权利要求68所述的集成电路，其还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
70.如权利要求68所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
71.如权利要求68所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
72.如权利要求71所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；
向所述第三全域位线施加第五电压；
接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
73.如权利要求71所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向衬底施加第五电压；
由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
74.如权利要求71所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；
向所述衬底施加第五电压；
由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
75.如权利要求68所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
76.如权利要求75所述的集成电路，其中所述步骤还包括：
选择相邻于所述第一存储器单元的第三存储器单元，所述第三存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第三电荷储存部件、上覆于所述第三通道区域的第三控制栅极；
向所述第四全域位线施加第四电压；
接通所述第七开关以将所述第四全域位线耦接至连接至所述第四掺杂区域的所述第四位线，使得所述第三电荷储存部件免于写入，其中所述第四电压不大于所述第二电压。
77.如权利要求75所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
78.如权利要求75所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述第三全域位线施加第四电压；
接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
79.如权利要求75所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述第三全域位线施加第四电压；
接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
80.如权利要求68所述的集成电路，其中所述电路单位还包括读取偏压配置，包含：
向所述第三全域位线施加第四电压；
向所述第二全域位线施加第五电压；
接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；
接通所述第三开关以将所述第二全域位线耦接至连接至所述第二掺杂区域的所述第二位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此在所述第三全域位线与所述第二全域线中的一种处提供与所述第一存储器单元的临限电压相关联的电流。
81.一种用于写入衬底上的存储器阵列中标号为1至N的多个存储器单元的方法，其中N为整数，所述多个存储器单元包含：标号为1至N的多个栅极区域，每一栅极区域包含电荷储存材料；标号为1至N+1的多个掺杂区域，所述掺杂区域中的每一种安置于两个相邻栅极区域之间，第k掺杂区域经组态为第k存储器单元的漏极，第k+1掺杂区域经组态为第k存储器单元的源极且经组态为第k+1存储器单元的漏极；以及字线，其耦接至所述多个存储器单元中每一种的控制栅极，所述用于写入所述多个存储器单元的方法包括：
擦除所述多个存储器单元中的每一种；以及
以自单元1至单元N的次序写入所述多个存储器单元中的每一种，其中写入第k存储器单元，k＝1至N，包含：
向所述衬底施加衬底电压；
向所述字线施加第一电压以接通第k单元以及第k+1存储器单元，所述第k存储器单元以及所述第k+1存储器单元为经擦除存储器单元；
向第k掺杂区域施加第二电压；
浮动第k+1掺杂区域；以及
向第k+2掺杂区域施加第三电压，
由此将热载流子注入至所述第k存储器单元中的电荷储存材料中，以写入所述第k存储器单元。
82.如权利要求81所述的写入方法，其中每一栅极区域包含基于介电质的电荷储存材料，其中写入所述第k存储器单元引起将热载流子注入至所述第k存储器单元的所述电荷储存材料的相邻于所述第k掺杂区域的一部分。
83.一种集成电路，其包括：
位于衬底上的存储器阵列，其包含：
多个存储器单元串，相邻存储器单元串藉由隔离区域而彼此分离，每一存储器单元串包含串联耦接的多个存储器单元，每一相邻存储器单元对由掺杂区域耦接；
多个字线，所述字线中的每一种耦接至来自所述多个存储器单元串中的每一种的存储器单元；
多个位线，每一位线耦接至相应存储器单元串中的每隔一掺杂区域；
共同源极线，其耦接至所述多个存储器串中每一种中的未耦接至任一所述位线的每隔一掺杂区域；
第一全域位线，其耦接至第一位线以及第三位线；
第二全域位线，其耦接至第二位线以及第四位线；
第三全域位线，其耦接至第五位线以及第七位线；
第四全域位线，其耦接至第六位线以及第八位线；
第一选择线，其耦接至将所述第一全域位线电连接至所述第一位线的第一开关，所述第一选择线耦接至将所述第三全域位线电连接至所述第五位线的第五开关；
第二选择线，其耦接至将所述第二全域位线电连接至所述第二位线的第二开关，所述第二选择线耦接至将所述第四全域位线电连接至所述第六位线的第六开关；
第三选择线，其耦接至将所述第一全域位线电连接至所述第三位线的第三开关，所述第三选择线耦接至将所述第三全域位线电连接至所述第七位线的第七开关；
第四选择线，其耦接至将所述第二全域位线电连接至所述第四位线的第四开关，所述第四选择线耦接至将所述第四全域位线电连接至所述第八位线的第八开关；以及
第五选择线，其耦接至将全域源极线电连接至所述共同源极线的第九开关。
84.如权利要求83所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存部件。
85.如权利要求83所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
86.如权利要求83所述的集成电路，其中所述存储器单元阵列包含第一存储器单元以及第二存储器单元，所述第一存储器单元以及所述第二存储器单元由隔离区域而分离，所述第一存储器单元包含第一掺杂区域、第二掺杂区域以及第一控制栅极，所述第二存储器单元包含第三掺杂区域、第四掺杂区域以及第二控制栅极，所述第一以及所述第二控制栅极耦接至字线，所述第一掺杂区域耦接至所述第一位线，所述第三掺杂区域耦接至所述第二位线，所述第二掺杂区域以及所述第四掺杂区域耦接至共同源极线，所述集成电路还包括：
电路单位，其施加偏压配置以写入所述第一存储器，其中所述偏压配置包含：
向所述衬底施加衬底电压；
向所述第一全域位线施加第一电压；
向所述第二全域位线施加第二电压；
向耦接至所述第一单元的所述第一控制栅极以及所述第二单元的所述第二控制栅极的所述字线施加第三电压；
接通所述第一开关以将所述第一全域位线耦接至所述第一位线；
接通所述第二开关以将所述第二全域位线耦接至所述第二位线；以及
断开所述第九开关以将所述全域源极线自所述共同源极线去耦。
87.如权利要求86所述的集成电路，其中所述偏压配置还包含向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
88.如权利要求86所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
89.如权利要求86所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
90.如权利要求89所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；
向所述第一全域位线施加第五电压；
接通所述第一开关以将所述第一全域位线耦接至所述第一位线；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
91.如权利要求89所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向衬底施加第五电压；
由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
92.如权利要求89所述的集成电路，其中所述电路还包括擦除偏压配置，包含：
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及
向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
93.如权利要求86所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
94.如权利要求93所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述衬底施加第四电压；以及
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
95.如权利要求93所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述第一全域位线施加第四电压；
接通所述第一开关以将所述第一全域位线耦接至所述第一位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
96.如权利要求93所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含：
向所述第一全域位线施加第四电压；
接通所述第一开关以将所述第一全域位线耦接至所述第一位线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及
向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
97.如权利要求86所述的集成电路，其中所述电路单位还包括读取偏压配置，包含：
向所述第一全域位线施加第四电压；
向所述全域源极线施加第五电压；
接通所述第一开关以将所述第一全域位线耦接至连接至所述第一掺杂区域的所述第一位线；
接通所述第九开关以将所述全域源极线耦接至连接至所述第二掺杂区域的所述共同源极线；
向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压，
由此在所述第一全域线处提供与所述第一存储器单元的临限电压相关联的电流。
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