JP4679770B2 - 浮遊ゲート型不揮発性半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は,データ書込み回路を改良した浮遊ゲート型不揮発性半導体メモリに関するものである。
【0002】
【従来の技術】
浮遊ゲート型不揮発性半導体メモリは,制御ゲート電極と絶縁膜中に埋め込まれた浮遊ゲート電極を積層した構造を有するメモリセルを二次元アレイ化したもので,書き換え可能な各種リードオンリーメモリ(ROM;Read-Only Memory)として用いられている。
【0003】
従来の浮遊ゲート型不揮発性半導体メモリの構成は,以下のようになっている。マトリックス状に並ぶ複数のメモリセル(MC0,MC1,・・・)と,各メモリセルに接続される複数のワード線(WL0,WL1,・・・)及び複数のビット線(BL0,BL1,・・・)とによってメモリセルアレイが構成され,複数のワード線は各メモリセルのゲート電極に行毎に接続される。
【0004】
セルドレイン電圧源は,各メモリセル(MC0,MC1,・・・)のドレイン電極に印加する電圧を供給する。セルドレイン電圧源には,後述する「PGMYB」信号と「RST」信号が入力される。本明細書及び図面においては,特に断りの無い限り,セルドレイン電圧源の電圧供給端子及び,その供給する電圧を「CDV」という。
【0005】
セルドレイン電圧源から供給されるCDVの一方は,複数のセレクト線(SL0,SL1,・・・)により各メモリセル(MC0,MC1,・・・)のドレイン電極に,偶数(EVEN),奇数(ODD)別に列毎に排他的に接続され,セルドレイン電圧源から供給されるCDVの他方は,データ書込み回路及びマルチプレクサ回路を順に経て複数のビット線(BL0,BL1,・・・)に接続され,各ビット線(BL0,BL1,・・・)は各メモリセル(MC0,MC1,・・・)のソース電極に列毎に接続される。
【0006】
データ書込み回路は,各メモリセルに,“0”データ,もしくは,“1”データを書込むための回路で,CDVの他,後述する「PGMYB」,「RST」信号,及び,“0”データまたは“1”データが入力される。
【0007】
マルチプレクサ回路は,セルドレイン電圧源からの電圧を供給する任意のビット線を選択し,接続する回路である。
【0008】
以下,本明細書及び図面では,特に断りの無い限り,“L”は「接地レベル」を示し,“H”は「電源電圧レベル」を示す。
【0009】
セルドレイン電圧源やデータ書込み回路に入力される「PGMYB」は,書込み動作時に“L”になる信号である。また,セルドレイン電圧源やデータ書込み回路に入力される「RST」は,「PGMYB」が“L”から“H”に変化するとき一定期間“H”になる信号である。「RST」が“H”になる期間は,書込み動作により充電されるビット線の電圧が接地レベルまで引き下がるのに十分な時間に設定される。「BLPZA」は,データ書込み回路とマルチプレクサ回路とを接続するノードである。
【0010】
書込み動作時のセルドレイン電圧源は,「PGMYB」で制御される「PGMYB」に“L”が入力される場合は書込み用の電圧,例えば4.5Vを供給する。一方,「PGMYB」に“H”が入力される場合は読み出し用の電圧,例えば1.0Vを供給する。また,セルドレイン電圧源は,「RST」が“H”の期間は電圧供給を停止し,CDVは接地レベルになる。書込み用の電圧(CDV)は,書込み誤りを防止するため,スルーレートを遅く設定される。
【0011】
“0”データ書込みの場合,メモリセルのドレイン−ソース電極間に4.5Vの電圧を印加して浮遊ゲートに電子を注入する。逆に,メモリセルのドレイン−ソース電極間に印加する電圧が1.5V以下であれば,浮遊ゲートに電子は注入せず,“1”データ書込みとなる。以下,電子を注入した場合の状態を“0”と設定しているが,もちろん,“0”と“1”を逆に設定してもかまわない。
【0012】
ここで,MC0へのデータ書込み動作を説明する。書込み動作では「PGMYB」に“L”を入力して,MC0のドレイン電極に,4.5Vの電圧を印加する。マルチプレクサ回路は,BL0を「BLPZA」に接続する。
【0013】
“1”データ書込みでは,データ書込み回路は,CDVに追随して「BLPZA」の電圧を上昇させ,最終的に3Vにバイアスされ,従って,MC0のドレイン−ソース電極間には1.5Vが印加され,浮遊ゲートヘの電子の注入は起こらない。
【0014】
一方,“0”データ書込みでは,データ書込み回路は「BLPZA」を接地レベル“L”にする。従って,MC0のドレイン−ソース電極間に4.5Vの電圧が印加され,MC0の浮遊ゲートヘの電子の注入が起こる。
【0015】
書込み動作では,「データ書込みサイクル」と,書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時,「PGMYB」は“L”から“H”に変化し,それに伴い「RST」が一定期間“H”になる。「RST」が“H”になると,データ書込み回路は,「BLPZA」をCDVに接続するため,CDVが接地レベル“L”に移行するのに追随して「BLPZA」も接地レベル“L”に移行する。以上のようにして,データ書込みが行われる。
【0016】
【発明が解決すべき課題】
しかし,近年,半導体プロセスの微細化に伴い,ビット線の単位長抵抗が大きくなってきており,特に大容量のメモリにおいてはそれが顕著である。データ書込み動作では,書込みに伴うビット線電流が大きいため,ビット線による電圧降下も一段と大きくなる。このため,BLPZAを接地しても,BLPZAから遠い側のビット線端では,接地レベルからビット線抵抗分だけ電圧が浮いてしまう。すると,メモリセルのドレイン−ソース間に必要な電圧が印加されず,また,ゲート−ソース電極間の電位差も小さくなるため,書込みが不十分になり,書込み誤りが発生するという問題があった。
【0017】
そこで本発明は,ビット線の設定を改良し,半導体プロセスの微細化された大容量のメモリであってもデータ書込みを確実に行い,書込み誤りを低減した浮遊ゲート型不揮発性半導体メモリを提供することを目的とする。
【0018】
【課題を解決するための手段】
上記目的を達成するための本発明の浮遊ゲート型不揮発性半導体メモリは,マトリックス状に並ぶ複数のメモリセルと,各メモリセルに接続される複数のワード線及び複数のビット線とによってメモリセルアレイが構成され,複数のワード線は各メモリセルのゲート電極に行毎に接続され,セルドレイン電圧源から供給される電圧の一方は,複数のセレクト線により各メモリセルのドレイン電極に,偶数,奇数別に列毎に排他的に接続され,セルドレイン電圧源から供給される電圧の他方は,データ書込み回路及びマルチプレクサ回路を順に経て複数のビット線に接続され,各ビット線は各メモリセルのソース電極に列毎に接続され,データ書込み回路及びマルチプレクサ回路は少なくとも2組あって,複数のビット線の両端に少なくとも1組ずつ接続されることを特徴とする。
【0019】
少なくとも2組あるデータ書込み回路及びマルチプレクサ回路に対して,セルドレイン電圧源から供給される電圧の他方は,1組のデータ書込み回路及びマルチプレクサ回路のみを順に経て前記複数のビット線に接続され,残りの組のデータ書込み回路及びマルチプレクサ回路には接続されないようにして構成してもよい。
【0020】
セルドレイン電圧源から電圧が供給されない残りの組のデータ書込み回路は,複数のビット線の電圧からデータ値を判別して,各ビット線を接地もしくは非接地するように構成してもよい。
【0021】
また,データ書込み開始時に,各ビット線をプリチャージするように構成してもよく,2値化された信号のうち高電位の信号,例えば“1”データ書込みのビット線をプリチャージするように構成してもよい。
【0022】
ビット線のプリチャージには,読み出し用セルドレイン電圧源の電圧を用いることができる。
【0023】
【発明の実施の形態】
以下に,本発明のいくつかの実施の形態を,図面を用いて説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
【0024】
(第1の実施の形態)
図1は,本発明の第1の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図1において,WL0はワード線であり,WL0の1列のみを記載して残りは省略している。また,BL0,BL1,BL2はビット線であり,3本のみを記載し,残りは省略している。また,MC0,MC1,MC2,・・・,MC5はメモリセルであり,6個のみを記載し,残りは省略している。図1のMC0,MC2,MC4では,上がゲート電極,左がドレイン電極,右がソース電極であり,MC1,MC3,MC5はこの左右が逆になっている。また,SL0,SL1,SL2,SL3はセレクト線であり,4本のみを記載し,残りは省略している。
【0025】
図1に示すように,マトリックス状に並ぶ複数のメモリセル(MC0,MC1,・・・)と,各メモリセル(MC0,MC1,・・・)に接続される複数のワード線(WL0,WL1,・・・)及び複数のビット線(BL0,BL1,・・・)とによってメモリセルアレイが構成され,複数のワード線(WL0,WL1,・・・)は各メモリセルのゲート電極に行毎に接続される。
【0026】
セルドレイン電圧源12は,各メモリセル(MC0,MC1,・・・)のドレイン電極に印加する電圧を供給する。セルドレイン電圧源12から供給される電圧は,複数のセレクト線(SL0,SL1,・・・)により各メモリセル(MC0,MC1,・・・)のドレイン電極に,偶数(EVEN),奇数(ODD)別に列毎に排他的に接続される。また,セルドレイン電圧源12には,「PGMYB」信号と「RST」信号が入力される。
【0027】
データ書込み回路及びマルチプレクサ回路は,データ書込み回路13及びマルチプレクサ回路15と,データ書込み回路14及びマルチプレクサ回路16の少なくとも2組で構成される。図1では2組の例を示している。
【0028】
データ書込み回路13とデータ書込み回路14は同じ機能を有しており,各メモリセルに“0”データ,もしくは,“1”データを書込むための回路で,CDVの他,「PGMYB」信号,「RST」信号,及び“0”データまたは“1”データが入力される。
【0029】
マルチプレクサ回路15とマルチプレクサ回路16は同じ機能を有しており,セルドレイン電圧源12からの電圧を供給する任意のビット線を選択し,接続する回路である。
【0030】
セルドレイン電圧源12から供給される電圧はまた,データ書込み回路13及びマルチプレクサ回路15を順に経て複数のビット線(BL0,BL1,・・・)の一端に接続され,データ書込み回路14及びマルチプレクサ回路16を順に経て複数のビット線(BL0,BL1,・・・)の他端にも接続され,各ビット線(BL0,BL1,・・・)は各メモリセル(MC0,MC1,・・・)のソース電極に列毎に接続される。
【0031】
セルドレイン電圧源12やデータ書込み回路13,14に入力される「PGMYB」は,書込み動作時に“L”になる信号である。セルドレイン電圧源12やデータ書込み回路13,14に入力される「RST」は,「PGMYB」が“L”から“H”に変化するとき一定期間“H”になる信号である。「RST」が“H”になる期間は,書込み動作により充電されるビット線の電圧を接地レベルまで引き下げるのに十分な時間に設定される。「BLPZA」,「BLPU」は,それぞれデータ書込み回路13,14とマルチプレクサ回路15,16とを接続するノードである。
【0032】
書込み動作時のセルドレイン電圧源12は,「PGMYB」で制御される「PGMYB」に“L”が入力される場合は書込み用の電圧,例えば4.5Vを供給する。一方,「PGMYB」に“H”が入力される場合は読み出し用の電圧,例えば1.0Vを供給する。また,セルドレイン電圧源12は,「RST」が“H”の期間は電圧供給を停止し,CDVは接地レベルになる。書込み用の電圧(CDV)は,書込み誤りを防止するため,スルーレートを遅く設定される。
【0033】
“0”データ書込みの場合,メモリセルのドレイン−ソース電極間に4.5Vの電圧を印加して浮遊ゲートに電子を注入する。逆に,メモリセルのドレイン−ソース電極間に印加する電圧が1.5V以下であれば,浮遊ゲートに電子は注入せず,“1”データ書込みとなる。
【0034】
図2(a)は,図1の第1の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートである。また,図2(b)は,上記タイミングチャートに対応する電位の変化を表し,上から,CDV(V)即ち,ドレイン電極電位(V)(実線),“1”データ書込みにおけるソース電極電位(V)(点線),“0”データ書込みにおけるソース電極電位(V)(波線)である。図2(b)より,ドレイン−ソース電極間の電圧の変化がわかる。
【0035】
図2により,図1におけるMC0へのデータ書込み動作を説明する。
【0036】
書込み動作では,「PGMYB」に“L”を入力して,MC0のドレイン電極に4.5Vの電圧を印加する。マルチプレクサ回路15,16は,それぞれBL0を「BLPZA」,「BLPU」に接続する。
【0037】
“1”データ書込みでは,データ書込み回路13,14は,CDVに追随して「BLPZA」,「BLPU」の電圧を上昇させ,最終的に3Vにバイアスする。従って,MC0のドレイン−ソース電極間には1.5Vが印加され,浮遊ゲートヘの電子の注入は起こらない。
【0038】
一方,“0”データ書込みでは,データ書込み回路13,14は,「BLPZA」,「BLPU」を接地レベル“L”にする。従って,ビット線の両端が接地され,MC0のドレイン−ソース電極間に4.5Vの電圧が印加され,MC0の浮遊ゲートヘの電子の注入が起こる。
【0039】
書込み動作では,「データ書込みサイクル」と書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時,「PGMYB」は“L”から“H”に変化し,それに伴い「RST」が一定期間“H”になる。「RST」が“H”になると,データ書込み回路13,14は,それぞれ「BLPZA」,「BLPU」をCDVに接続するため,CDVが接地レベル“L”に移行するのに追随して「BLPZA」,「BLPU」も接地レベル“L”に移行する。以上のようにして,データ書込みが行われる。
【0040】
以上示したように,第1の実施の形態によれば,ビット線の両端にデータ書込み回路とマルチプレクサ回路を設置したので,従来の構成に比べて“0”データ書込みにおけるビット線の接地能力が向上し,ビット線の抵抗によるゲート−ソース間電位差が低下せず,より確実な“0”データ書込みが行われる。
【0041】
(第2の実施の形態)
図3は,本発明の第2の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図3において,WL0,BL0,BL1,BL2,MC0,MC1,MC2,・・・,MC5,SL0,SL1,SL2,SL3は,第1の実施の形態(図1)と同様であり,説明を省略する。
【0042】
図3に示すように,複数のワード線(WL0,WL1,・・・)と,複数のビット線(BL0,BL1,・・・)と,マトリックス状に並ぶ複数のメモリセル(MC0,MC1,・・・)によって仮想接地型メモリセルアレイ21が構成され,複数のワード線(WL0,WL1,・・・)は,各メモリセル(MC0,MC1,・・・)のゲート電極に行毎に接続される。
【0043】
セルドレイン電圧源22は,各メモリセル(MC0,MC1,・・・)のドレイン電極に印加する電圧を供給する。セルドレイン電圧源22から供給される電圧は,複数のセレクト線(SL0,SL1,・・・)により各メモリセル(MC0,MC1,・・・)のドレイン電極に,偶数(EVEN),奇数(ODD)別に列毎に排他的に接続される。また,セルドレイン電圧源22には,「PGMYB」信号と「RST」信号が入力される。
【0044】
データ書込み回路23と,データ書込み回路24は,各メモリセルに,“0”データ,もしくは,“1”データを書込むための回路である。データ書込み回路23にはCDVの他,「PGMYB」,「RST」信号,及び“0”データまたは“1”データが入力され,データ書込み回路24にはCDVは入力されず,「PGMYB」信号と,後述する「PGML」信号が入力される。
【0045】
第1のマルチプレクサ回路25と第2のマルチプレクサ回路26は同じ機能を有しており,セルドレイン電圧源22からの電圧を供給する任意のビット線を選択し,接続する回路である。
【0046】
セルドレイン電圧源22から供給される電圧はまた,データ書込み回路23及びマルチプレクサ回路25を順に経て複数のビット線(BL0,BL1,・・・)の一端に接続される。
【0047】
セルドレイン電圧源22から電圧が供給されないデータ書込み回路24は,マルチプレクサ回路26を経て複数のビット線(BL0,BL1,・・・)の他端に接続される。各ビット線(BL0,BL1,・・・)は,各メモリセル(MC0,MC1,・・・)のソース電極に列毎に接続される。
【0048】
セルドレイン電圧源22やデータ書込み回路23,24に入力される「PGMYB」は,書込み動作時に“L”になる信号である。また,データ書込み回路24に入力される「PGML」信号は,「PGMYB」に“L”を入力してから一定期間の後,“L”アクティブのワンショットパルスを出力する信号である。また,セルドレイン電圧源22やデータ書込み回路23に入力される「RST」は,「PGMYB」が“L”から“H”に変化するとき一定期間“H”になる信号である。「RST」が“H”になる期間は,書込み動作により充電されるビット線の電圧が接地レベルまで引き上がるのに十分な時間に設定される。「BLPZA」,「BLPU」は,それぞれデータ書込み回路23,24とマルチプレクサ回路25,26とを接続するノードである。
【0049】
書込み動作時のセルドレイン電圧源22は,「PGMYB」で制御される「PGMYB」に“L”が入力される場合は書込み用の電圧,例えば4.5Vを供給する。一方,「PGMYB」に“H”が入力される場合は読み出し用の電圧,例えば1.0Vを供給する。また,セルドレイン電圧源22は,「RST」が“H”の期間は電圧供給を停止し,CDVは接地レベルになる。書込み用の電圧(CDV)は,書込み誤りを防止するため,スルーレートを遅く設定される。
【0050】
“0”データ書込みの場合,メモリセルのドレイン−ソース電極間に4.5Vの電圧を印加して浮遊ゲートに電子を注入する。逆に,メモリセルのドレイン−ソース電極間に印加する電圧が1.5V以下であれば,浮遊ゲートに電子は注入せず,“1”データ書込みとなる。
【0051】
図4(a)は,図3の第2の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートである。また,図4(b)は,上記タイミングチャートに対応する電位の変化を表し,上から,CDV(V)即ち,ドレイン電極電位(V)(実線),“1”データ書込みにおけるソース電極電位(V)(点線),“0”データ書込みにおけるソース電極電位(V)(波線)である。
【0052】
図4により,図3におけるMC0へのデータ書込み動作を説明する。
【0053】
書込み動作では,「PGMYB」に“L”を入力して,MC0のドレイン電極に4.5Vの電圧を印加する。マルチプレクサ回路25,26は,それぞれBL0を「BLPZA」,「BLPU」に接続する。
【0054】
“1”データ書込みでは,データ書込み回路23はCDVに追随して「BLPZA」の電圧を上昇させ,最終的に3Vにバイアスする。また,データ書込み回路23は,「PGML」がワンショットパルス出力した時点でBLPUの電圧から“0”データ書込みか,または,“1”データ書込みかを判別する。判別の結果,“1”データ書込みの場合はBLPUを開放(非接地)する。従って,MC0のドレイン−ソース電極間には1.5Vが印加され,浮遊ゲートヘの電子の注入は起こらない。
【0055】
一方,“0”データ書込みでは,データ書込み回路23は,「BLPZA」を接地レベル“L”にする。また,データ書込み回路23は,「PGML」がワンショットパルス出力した時点でBLPUの電圧から,“0”データ書込みか,または,“1”データ書込みかを判別する。判別の結果,“0”データ書込みの場合はBLPUを接地する。従って,ビット線の両端が接地され,MC0のドレイン−ソース電極間に4.5Vの電圧が印加され,MC0の浮遊ゲートヘの電子の注入が起こる。
【0056】
書込み動作では,「データ書込みサイクル」と,書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時,「PGMYB」は“L”から“H”に変化し,それに伴い「RST」が一定期間“H”になる。「RST」が“H”になると,データ書込み回路23,24は,それぞれ「BLPZA」,「BLPU」をCDVに接続するため,CDVが接地レベル“L”に移行するのに追随して,「BLPZA」,「BLPU」も接地レベル“L”に移行する。以上のようにして,データ書込みが行われる。
【0057】
以上示したように,第2の実施の形態によれば,第1の実施の形態と同様,ビット線の両端にデータ書込み回路とマルチプレクサ回路を設置したので,従来の構成に比べて“0”データ書込みにおけるビット線の接地能力が向上し,ビット線の抵抗によるゲート−ソース電極間電位も低下せず,より確実な“0”データ書込みが行われる。
【0058】
また,第1の実施の形態では,メモリセルに書込む“0”もしくは“1”の入力データを,ビット線の両端にあるデータ書込み回路に伝達する必要があるが,第2の実施の形態の第2のデータ書込み回路24はそれを必要としない。従って信号線の引き回しが少なくなり,その分,よりコンパクトかつ柔軟なレイアウト設計が可能になる。
【0059】
(第2の実施の形態におけるデータ書込み回路の一例)
図5は,第2の実施の形態におけるデータ書込み回路24の一例である。第5図における,「BLPU」,「PGMYB」,及び,「PGML」は前述と同様であるので説明を省略する。
【0060】
図5において,INV00,INV01,・・・,INV04はインバータで,N00,N01,N02はNチャネルMOSトランジスタ(以下,「NMOS」という)で,P00,P01,P02はPチャネルMOSトランジスタ(以下,「PMOS」という)である。
【0061】
BLPUは,N00のゲート電極に入力され,N00のソース電極は接地し,ドレイン電極はP00のドレイン電極と接続される。P00のソース電極は,電源電圧(以下,「VDD」という。図示せず。)に接続し,ゲート電極は接地される。上記接続により,N00とP00とでBLPUのインバータが形成され,その出力(N00及びP00のドレイン電極)は,INV02の入力端子に接続される。
【0062】
一方,INV02の出力端子は,N02及びP02のソース電極に接続される。INV03の入力端子にはPGMLが入力し,出力端子はN02のゲート電極に接続される。P02のゲート電極にはPGMLが入力し,N02とP02とでトランスファゲートが形成される。このトランスファゲートの出力(N02及びP02のドレイン電極)は,INV01の入力端子に接続される。
【0063】
INV00とINV01は,互いの入力端子が互いの出力端子に接続されており,INV00とINV01とでラッチ回路が形成される。INV01の出力端子は,N01のゲート電極に接続される。
【0064】
N01のドレイン電極はBLPUに接続し,ソース電極は接地される。INV04の入力端子にはPGMYBが入力し,出力端子はP01のゲート電極に接続される。P01のソース電極はVDDに接続し,ドレイン電極はINV01の入力端子に接続される。
【0065】
PGMYBに“H”が入力される間はP01が導通しており,INV01は“L”を出力し,N01のゲート電極には“L”が入力される。従ってN01は非導通であるから,N01のドレイン電極に接続するBLPU端は,開放(非接地)とみなせる。
【0066】
図4に示すように,PGMYBに“L”が入力されて書込み動作が始まるとP01は非導通になるが,ラッチ回路によりINV01は引き続き“L”を出力する。また,前述したように,BLPUは“0”データ書込みの場合は接地し,“1”データ書込みの場合は3Vまでバイアスされる。従って,N00のゲート電極には,接地,もしくは,バイアスされた電圧が入力される。
【0067】
接地された“0”データ書込みと,バイアスされた“1”データ書込みとが判別できるように,ある適当な電圧の入力で出力が反転するようにN00及びP00を調節し,適当な時期にPGMLにワンショットパルスを入力すれば,“0”データ書込み,もしくは,“1”データ書込みを判別してラッチできる。
【0068】
“0”データ書込みの場合,ラッチ回路は“H”をラッチするから,N01は導通する。“1”データ書込みの場合,ラッチ回路は“L”をラッチするから,N01は非導通を維持する。従って,“0”データ書込みではN01が導通して,ドレイン電極に接続するBLPUは接地する。一方,“1”データ書込みではN01が非導通のため,データ書込み回路C側のBLPU端は開放(非接地)される。
【0069】
以上に示したデータ書込み回路の一例により,第2の実施の形態が実現される。但しこれは好適な一例であって,これに限定されるものではない。
【0070】
(第3の実施の形態)
図6は,本発明の第3の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図6において,WL0,BL0,BL1,BL2,MC0,MC1,MC2,・・・,MC5,SL0,SL1,SL2,SL3は,第1の実施の形態(図1)と同様であり,説明を省略する。
【0071】
データ書込み回路33にはCDV,「PGMYB」信号,「RST」信号,“0”データまたは“1”データの他,プリチャージ信号「PCHARG」が入力され,セルドレイン電圧源32には,「PGMYB」信号と「RST」信号の他に,プリチャージ信号「PCHARG」が入力される。
【0072】
「PCHRG」信号は,「PGMYB」が“H”から“L”に変化して書込み動作が始まると,一定期間“H”になる信号である。「PCHRG」信号は,ビット線をプリチャージする期間を設定する。即ち,「PCHRG」が“H”の期間はビット線をプリチャージする。
【0073】
その他の構成は,第2の実施の形態と同様であるので説明を省略する。
【0074】
図7(a)は,図6の第3の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートである。また,図7(b)は,上記タイミングチャートに対応する電位の変化を表し,上から,CDV(V)即ち,ドレイン電極電位(V)(実線),“1”データ書込みにおけるソース電極電位(V)(点線),“0”データ書込みにおけるソース電極電位(V)(波線)である。
【0075】
図7により,図6におけるMC0へのデータ書込み動作を説明する。ここでは,データ書込み回路34に,一例として,第2の実施の形態で説明したのと同様の回路例を用いている。
【0076】
書込み動作では,「PGMYB」に“L”を入力して書込み動作が開始すると,「PCHRG」が“H”となる。CDVは,「PCHRG」が“H”の期間,ビット線をプリチャージするための電圧(以下,「プリチャージ電圧」という)を出力する。プリチャージ電圧は適当な大きさでよいが,例えば,データ読み出し用のCDVが流用できる。読み出し用のCDVは,スルーレートが比較的早く,また1.0V程度の電圧出力なので,ビット線抵抗も小さいからである。
【0077】
データ書込み回路33は,「PCHRG」が“H”の期間,BLPZAをCDVに接続する。従って,「PCHRG」が“H”の期間,データ書込み回路33は,書込みデータの値にかかわらずビット線をプリチャージ電圧にバイアスする。
【0078】
「PCHRG」が“L”になると,データ書込み回路33は,“0”データ書込みの場合はBLPZAを接地し,“1”データ書込みの場合は3Vにバイアスする。その後,“0”データ書込みのビット線の電圧が十分引き下がった段階で,「PGML」がデータ書込み回路34にワンショットパルスを出力する。
【0079】
従って,第2の実施の形態と同様,“0”データ書込みではデータ書込み回路34のN01が導通して,ドレイン電極に接続するBLPUが接地される。一方,“1”データ書込みではデータ書込み回路34のN01が非導通のため,データ書込み回路34側のBLPU端は開放(非接地)される。
【0080】
以上示したように,第3の実施の形態によれば,第2の実施の形態と同様の効果が得られる。
【0081】
第2の本実施の形態の回路構成では,書込み用の電圧(CDV)は書込み誤りを防止するためにスルーレートを遅く設定されることや,CDVが4.5Vに近づくとビット線電流が大きくなってBLPUが接地レベルから浮いてしまうことなどから,PGMLをアサートしてラッチするタイミングを図りづらい。しかし,第3の実施の形態によれば,書込み用の電圧(CDV)ではない電圧源,例えば読み出し用のCDVを用いてビット線をプリチャージすることで,制御信号や素子数が増えるものの,第2の実施の形態に比較して制御性が向上される。
【0082】
(第4の実施の形態)
図8は,本発明の第4の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図8において,WL0,BL0,BL1,BL2,MC0,MC1,MC2,・・・,MC5,SL0,SL1,SL2,SL3は,第1の実施の形態(図1)と同様であり,説明を省略する。
【0083】
図8に示すように,第4の実施の形態では第3の実施形態と同様にセルドレイン電圧源42に「PCHRG」を入力するが,データ書込み回路43には「PCHRG」を入力しない。「PCHRG」信号は,第3の実施の形態と同様である。その他の構成は,第2の実施の形態と同様であるので説明を省略する。
【0084】
図9(a)は,図8の第4の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートである。また,図9(b)は,上記タイミングチャートに対応する電位の変化を表し,上から,CDV(V)即ち,ドレイン電極電位(V)(実線),“1”データ書込みにおけるソース電極電位(V)(点線),“0”データ書込みにおけるソース電極電位(V)(波線)である。
【0085】
図9により,図8におけるMC0へのデータ書込み動作を説明する。ここでは,データ書込み回路44に,一例として,第2の実施の形態で説明したのと同様の回路例を用いている。
【0086】
書込み動作では,「PGMYB」に“L”を入力して書込み動作が開始すると,「PCHRG」が“H”となる。CDVは,「PCHRG」が“H”の期間,プリチャージ電圧を出力する。プリチャージ電圧は適当な大きさでよいが,前述の理由により,例えば,データ読み出し用のCDVが流用できる。
【0087】
データ書込み回路43は,「PGMYB」が“L”となって書込み動作が開始されると,“1”データ書込みではBLPZAに3Vを出力し,“0”データ書込みではBLPZAを接地レベルにする。「PCHRG」が“L”になると,「PGML」がデータ書込み回路44にワンショットパルスを出力する。
【0088】
従って,第3の実施の形態と同様に,“0”データ書込みではデータ書込み回路44のN01が導通して,ドレイン電極に接続するBLPUが接地される。一方,“1”データ書込みではデータ書込み回路44のN01が非導通のため,データ書込み回路44側のBLPU端は開放(非接地)される。
【0089】
以上示したように,第4の実施の形態によれば,第2,第3の実施の形態と同様の効果が得られる。また,2値化された信号のうち高電位の信号,例えば“1”データ書込みのビット線のみをプリチャージすることで,第3の実施の形態に比べて,データ書込み回路43へのプリチャージ信号の入力が不要となる。従って信号線の引き回しが少なくなり,その分,よりコンパクトかつ柔軟なレイアウト設計が可能になる。
【0090】
第1〜第4の実施の形態はいずれも,浮遊ゲート型不揮発性半導体メモリであればどのようなデバイスにも用いることができることはいうまでもない。
【0091】
以上,添付図面を参照しながら本発明の浮遊ゲート型不揮発性半導体メモリの好適な実施形態について説明したが,本発明はこれらの例に限定されない。いわゆる当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0092】
【発明の効果】
本発明により,半導体プロセスの微細化された大容量のメモリであってもデータ書込みを確実に行い,書込み誤りを低減した浮遊ゲート型不揮発性半導体メモリが提供できる。
【図面の簡単な説明】
【図1】第1の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図2】(a)第1の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートと,
(b)これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図3】第2の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図4】(a)第2の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートと,
(b)これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図5】第2の実施の形態におけるデータ書込み回路の一例である。
【図6】第3の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図7】(a)第3の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートと,
(b)これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図8】第4の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図9】(a)第4の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける,データ書込み動作のタイミングチャートと,
(b)これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【符号の説明】
WL0 ワード線
SL0〜SL3 セレクト線
BL0〜BL2 ビット線
MC0〜MC5 メモリセル
CDV セルドレイン電圧
INV00〜INV04 インバータ
N00〜N02 NチャネルMOSトランジスタ
P00〜P02 PチャネルMOSトランジスタ
11,21,31,41 メモリアレイ
12,22,32,42 セルドレイン電圧源
13,14,23,24,33,34,43,44 データ書込み回路
15,16,25,26,35,36,45,46 マルチプレクサ回路
Claims (6)
- マトリックス状に並ぶ複数のメモリセルと,前記各メモリセルに接続される複数のワード線及び複数のビット線とによってメモリセルアレイが構成され,前記複数のワード線は前記各メモリセルのゲート電極に行毎に接続され,セルドレイン電圧源から供給される電圧の一方は,複数のセレクト線により各メモリセルのドレイン電極に,偶数の列及び奇数の列にそれぞれ排他的に接続され,前記セルドレイン電圧源から供給される電圧の他方は,データ書込み回路及びマルチプレクサ回路を順に経て前記複数のビット線に接続され,前記各ビット線は前記各メモリセルのソース電極に列毎に接続され,前記データ書込み回路及び前記マルチプレクサ回路は少なくとも2組あって,前記複数のビット線の両端に少なくとも1組ずつ接続され、
浮遊ゲート型の前記メモリセルのセレクト線に印加したセルドレイン電圧源から供給される電圧と,前記ビット線の両端に接続された前記データ書き込み回路及び前記マルチプレクサ回路から供給される電圧との電位差により,書き込み又は書き込み阻止を行う
ことを特徴とする浮遊ゲート型不揮発性半導体メモリ。 - 前記セルドレイン電圧源から供給される電圧の他方は,1組のデータ書込み回路及びマルチプレクサ回路を順に経て前記複数のビット線に接続され,残りの組のデータ書込み回路及びマルチプレクサ回路には接続されない
ことを特徴とする請求項1に記載の浮遊ゲート型不揮発性半導体メモリ。 - 前記セルドレイン電圧源から電圧が供給されない残りの組のデータ書込み回路は,前記複数のビット線の電圧からデータ値を判別して,各ビット線を接地もしくは非接地する
ことを特徴とする請求項2に記載の浮遊ゲート型不揮発性半導体メモリ。 - データ書込み開始時に各ビット線をプリチャージするように構成した
ことを特徴とする請求項3に記載の浮遊ゲート型不揮発性半導体メモリ。 - データ書込み開始時に,2値化された信号のうち高電位の信号のビット線をプリチャージするように構成した
ことを特徴とする請求項3に記載の浮遊ゲート型不揮発性半導体メモリ。 - 前記ビット線のプリチャージに読み出し用セルドレイン電圧源の電圧を用いるように構成した
ことを特徴とする請求項4または請求項5のいずれか1項に記載の浮遊ゲート型不揮発性半導体メモリ。
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