WO2018151085A1

WO2018151085A1 - アクティブマトリクス基板および液晶表示装置

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Publication number: WO2018151085A1
Application number: PCT/JP2018/004860
Authority: WO
Inventors: 吉田　昌弘
Original assignee: シャープ株式会社
Priority date: 2017-02-20
Filing date: 2018-02-13
Publication date: 2018-08-23
Also published as: CN110312962A; US20200050069A1; US10928694B2

Abstract

アクティブマトリクス基板（１００Ａ）は、複数の画素を有し、第１方向に延びる複数のゲートバスライン（Ｇ）と、第１方向と異なる第２方向に延びる複数のソースバスライン（Ｓ）とを有し、複数の画素は、複数のカラー表示画素を構成しており、複数のカラー表示画素のそれぞれは、第２方向に沿って隣接する少なくとも３つの画素を含む。複数の画素のそれぞれは、層間絶縁層（１９）に形成された穴（１９ｈ１）を含む少なくとも１つの凹部（ＲＰａ）と、少なくとも１つの凹部内に形成された第１透明電極（２０ａ）と、第１ドレイン電極（１８ｄ）と電気的に接続された第２透明電極（２２ａ）とを有する。第２透明電極は、少なくとも１つの凹部の側面および底面に沿って、無機絶縁層（２１）を介して第１透明電極と対向するように形成されている。

Description

アクティブマトリクス基板および液晶表示装置

　本発明は、アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置に関する。

　アクティブマトリクス基板を備えた液晶表示装置は、現在種々の用途に用いられている。近年、アクティブマトリクス型の液晶表示装置の高精細化が進んでいる。また、狭額縁化や製造コストの削減の要請も強まっている。

　アクティブマトリクス基板を備えた液晶表示装置は、複数の行および複数の列を有するマトリクス状に配列された複数の画素を有し、アクティブマトリクス基板には、画素ごとにスイッチング素子（例えば薄膜トランジスタ（ＴＦＴ））が設けられている。典型的には、アクティブマトリクス型の液晶表示装置は、各画素行に対して１つのゲートバスライン（走査線）が設けられ、各画素列に対して１つのソースバスライン（信号線）が設けられているという構成を有する。各ゲートバスラインにはゲート用駆動回路（以下、「ゲートドライバ」という。）から走査信号電圧（ゲート信号電圧ということもある。）が供給され、各ソースバスラインにはソース用駆動回路（以下、「ソースドライバ」という。）から表示信号電圧（ソース信号電圧または階調電圧ということもある。）が供給される。

　ソースドライバは一般にゲートドライバに比べて高価なので、ソースドライバの数を減らすことで液晶表示装置の製造コストを低減することができる。従来の典型的な液晶表示装置では、光の三原色である赤（Ｒ）、緑（Ｇ）および青（Ｂ）を表示する３個の画素によって１つのカラー表示画素が構成されており、１つのカラー表示画素は行方向に配列されたＲ画素、Ｇ画素およびＢ画素によって構成されている。すなわち、Ｒ画素列、Ｇ画素列およびＢ画素列がストライプ状に配列され、画素列ごとに異なる色を表示する。この場合、液晶表示装置が有するカラー表示画素の数がｘ行×ｙ列であるとすると、画素数はｘ行×（３×ｙ）列である。なお、ここでいうカラー表示画素は、ピクセルまたはドットと呼ばれることもある。

　これに対して、特許文献１は、列方向に配列されたＲ画素、Ｇ画素およびＢ画素によって１つのカラー表示画素が構成されている液晶表示装置を開示している。このような構成を、本願明細書において「トリプルゲート構造」と呼ぶことにする。トリプルゲート構造を有する液晶表示装置においては、カラー表示画素の数がｘ行×ｙ列であるとすると、画素数は（３×ｘ）行×ｙ列である。上記の従来の液晶表示装置に比べて画素行数が３倍に増え、画素列数が３分の１に減る。各画素行に対して１つのゲートバスラインが設けられており、各画素列に対して１つのソースバスラインが設けられているとすると、上記の従来の液晶表示装置に比べてゲートバスラインの数が３倍に増える代わりに、ソースバスラインの数を３分の１に減らすことができる。従って、ソースドライバの数を減らすことができる。ソースドライバの数を減らすことによって、液晶表示装置の製造コストの低減に加えて、液晶表示装置の狭額縁化および小型化も実現することができる。

　なお、本願明細書において、「トリプルゲート構造」は、液晶表示装置が備えるアクティブマトリクス基板の構成を指して用いることもある。

特開２００８－３３３２４号公報

　高精細な液晶表示装置にトリプルゲート構造を適用すると、十分な表示位品位が得られないことがある。

　液晶表示装置の高精細化が進むにつれて、各画素への充電時間が短くなる。また、各画素が小さくなるにつれて、画素容量の容量値に対する寄生容量の容量値が相対的に大きくなる。これは、例えば充電時間の短さを補うためにスイッチング素子を大きくすると、スイッチング素子を構成する電極が大きくなるので、寄生容量が大きくなるためである。トリプルゲート構造を適用すると、ゲートバスラインの数が多くなるので、各画素への充電時間がさらに短くなる（例えばおよそ３分の１になる）とともに、画素容量の容量値に対する寄生容量の容量値がさらに大きくなる。以上のことから、トリプルゲート駆動構造を有する高精細な液晶表示装置においては、フリッカやシャドーイングが発生しやすい。詳細については、後述する。

　なお、フリッカやシャドーイングが発生しやすいという問題が生じるのは、トリプルゲート構造を有する液晶表示装置に限られない。列方向に配列された４つ以上の画素によって１つのカラー表示画素が構成されている液晶表示装置においても、同様の問題が生じ得る。

　本発明は、上記問題に鑑みてなされたものであり、その目的は、カラー表示画素が列方向に配列された複数の画素を有する液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができるアクティブマトリクス基板を提供することにある。

　本発明の実施形態によるアクティブマトリクス基板は、複数の行および複数の列を有するマトリクス状に配列された複数の画素を有するアクティブマトリクス基板であって、それぞれが、前記複数の画素のいずれか１つに関連付けられた複数の第１ＴＦＴと、第１方向に延びる複数のゲートバスラインと、前記第１方向と異なる第２方向に延びる複数のソースバスラインとを有し、前記複数の画素は、複数のカラー表示画素を構成しており、前記複数のカラー表示画素のそれぞれは、前記第２方向に沿って隣接する少なくとも３つの画素を含み、基板と、前記基板に支持され、前記複数の第１ＴＦＴが有する第１ゲート電極、第１ソース電極および第１ドレイン電極のうちの第１ゲート電極と、前記複数のゲートバスラインとを含むゲートメタル層と、前記ゲートメタル層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、前記第１ソース電極、前記第１ドレイン電極および前記複数のソースバスラインを含むソースメタル層と、前記ソースメタル層上に形成された層間絶縁層と、前記層間絶縁層上に形成された第１透明導電層と、前記第１透明導電層上に形成された無機絶縁層と、前記無機絶縁層上に形成された第２透明導電層とを有し、前記複数の画素のそれぞれは、前記層間絶縁層に形成された穴を含む少なくとも１つの凹部と、前記第１透明導電層に含まれ、前記層間絶縁層上および前記少なくとも１つの凹部内に形成された第１透明電極と、前記第２透明導電層に含まれ、前記第１ドレイン電極と電気的に接続された第２透明電極とを有し、前記第２透明電極は、前記少なくとも１つの凹部の側面および底面に沿って、前記無機絶縁層を介して前記第１透明電極と対向するように形成されている。

　ある実施形態において、前記複数の画素のそれぞれは、前記層間絶縁層および前記無機絶縁層に形成され、前記第１ドレイン電極から延設されたドレイン延設部に達するコンタクトホールをさらに有する。

　ある実施形態において、前記コンタクトホールの側面の前記基板に平行な面に対する角度は、前記少なくとも１つの凹部の側面の前記基板に平行な面に対する角度よりも小さい。

　ある実施形態において、前記第１透明導電層または前記第２透明導電層と直接接し、金属を含む上側メタル層をさらに有し、前記上側メタル層は、前記基板の法線方向から見たとき、前記少なくとも１つの凹部を覆う第１部分を含む。

　ある実施形態において、前記上側メタル層は、前記基板の法線方向から見たとき、前記第１ＴＦＴの半導体層のチャネル領域を覆う第２部分をさらに含む。

　ある実施形態において、前記上側メタル層は、前記第１透明導電層と直接接し、前記基板の法線方向から見たとき前記コンタクトホールと重ならない。

　ある実施形態において、前記ゲートメタル層の下に形成された下側メタル層と、前記ゲートメタル層と前記下側メタル層との間に形成された下側絶縁層とをさらに有し、前記複数の画素のそれぞれは、前記下側メタル層を含む補助容量電極であって、前記第１透明電極と電気的に接続され、前記基板の法線方向から見たとき前記ドレイン延設部と重なる補助容量電極をさらに有する。

　ある実施形態において、前記複数の画素のそれぞれは、前記下側メタル層に含まれる第３部分であって、前記補助容量電極と電気的に接続されている第３部分をさらに有し、前記少なくとも１つの凹部は、前記ゲート絶縁層に形成された穴および前記下側絶縁層に形成された穴をさらに含み、かつ、前記第３部分に達する。

　ある実施形態において、前記複数の第１ＴＦＴは、前記ゲート絶縁層上に形成された第１半導体層を有し、前記第１半導体層は酸化物半導体を含み、前記第２半導体層は結晶質シリコンを含む。

　ある実施形態において、前記複数の画素以外の領域に配置された第２ＴＦＴをさらに有し、前記第２ＴＦＴは、前記基板上に形成された第２半導体層と、前記第２半導体層上に形成された前記下側絶縁層と、前記ゲートメタル層に含まれ、前記下側絶縁層を介して前記第２半導体層に重なるように形成された第２ゲート電極と、前記第２ゲート電極を覆う前記ゲート絶縁層と、前記ソースメタル層に含まれ、前記第２半導体層に接続された第２ソース電極および第２ドレイン電極とを有する。

　ある実施形態において、前記下側メタル層は、前記基板の法線方向から見たとき、少なくとも前記第２半導体層のチャネル領域を覆うように形成されている下側遮光部をさらに含む。

　ある実施形態において、前記複数の画素のそれぞれにおいて、前記少なくとも１つの凹部は前記第１ＴＦＴに隣接して形成されている。

　ある実施形態において、前記層間絶縁層は、１μｍ以上４μｍ以下の厚さを有する有機絶縁層を含む。

　ある実施形態において、前記少なくとも１つの凹部の側面の前記基板に平行な面に対する角度は７０°以上である。

　ある実施形態において、前記少なくとも１つの凹部は、前記ゲート絶縁層に形成された穴をさらに含む。

　ある実施形態において、前記複数の画素のうち、前記第２方向に隣接する２つの画素は、互いに異なる前記ソースバスラインに関連付けられている。

　本発明の実施形態による液晶表示装置は、上記のいずれかのアクティブマトリクス基板と、前記アクティブマトリクス基板に対向するように配置された対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層とを備える。

　ある実施形態において、前記第２透明電極は画素電極として機能し、前記対向基板は前記第２透明電極と対向する対向電極を有する。

　ある実施形態において、前記第２透明電極は少なくとも１つのスリットを有し、前記第２透明電極は画素電極として機能し、前記第１透明電極は共通電極として機能する。

　本発明の実施形態によると、カラー表示画素が列方向に配列された複数の画素を有する液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができるアクティブマトリクス基板が提供される。

本発明の実施形態１によるアクティブマトリクス基板１００Ａを模式的に示す平面図である。アクティブマトリクス基板１００Ａを模式的に示す断面図であり、図１中のＡ－Ａ’線に沿った断面構造を示している。アクティブマトリクス基板１００Ａを模式的に示す断面図であり、図１中のＢ－Ｂ’線に沿った断面構造を示している。（ａ）～（ｄ）は、アクティブマトリクス基板１００Ａを模式的に示す平面図であり、（ａ）はソースメタル層１８にハッチングを付した図であり、（ｂ）はゲートメタル層１４にハッチングを付した図であり、（ｃ）は第２透明導電層２２にハッチングを付した図であり、（ｄ）は第１透明導電層２０にハッチングを付した図である。アクティブマトリクス基板１００Ａの各画素ＰのＴＦＴ１０と、ゲートバスラインＧと、ソースバスラインＳとの電気的な接続関係を説明するための図である。（ａ）および（ｂ）は、凹部ＲＰａを基板１１の法線方向から見たときの模式的な平面図である。（ａ）および（ｂ）は、アクティブマトリクス基板１００Ａを備える液晶表示装置１０００Ａを模式的に示す図である。液晶表示装置１０００Ａを模式的に示す平面図である。液晶表示装置１０００Ａが有する対向基板１１０を模式的に示す平面図である。アクティブマトリクス基板１００Ａを備える液晶表示装置の駆動において用いられる走査信号電圧Ｖｇおよび表示信号電圧Ｖｓの波形の一例を表す図である。（ａ）および（ｂ）は、ノーマリブラックモードにおけるシャドーイングを説明するための図である。参考例のアクティブマトリクス基板５００を備える液晶表示装置１５００を模式的に示す平面図である。アクティブマトリクス基板５００を模式的に示す断面図であり、図１１中のＣ－Ｃ’線に沿ったアクティブマトリクス基板５００の断面構造を示している。実施形態１の変形例１のアクティブマトリクス基板１００Ａ１を模式的に示す断面図である。実施形態１の変形例２のアクティブマトリクス基板１００Ａ２を模式的に示す断面図である。実施形態１の変形例３のアクティブマトリクス基板１００Ａ３を模式的に示す断面図である。実施形態１の変形例４のアクティブマトリクス基板１００Ａ４を模式的に示す平面図である。本発明の実施形態２によるアクティブマトリクス基板１００Ｂを模式的に示す平面図であり、上側メタル層２４にハッチングを付した図である。アクティブマトリクス基板１００Ｂを模式的に示す断面図であり、図１７中のＤ－Ｄ’線に沿った断面構造を示している。実施形態２の変形例１のアクティブマトリクス基板１００Ｂ１を模式的に示す断面図である。実施形態２の変形例２のアクティブマトリクス基板１００Ｂ２を模式的に示す断面図である。本発明の実施形態３によるアクティブマトリクス基板１００Ｃを模式的に示す平面図であり、下側メタル層１２にハッチングを付した図である。アクティブマトリクス基板１００Ｃを模式的に示す断面図であり、図２１中のＥ－Ｅ’線に沿った断面構造を示している。アクティブマトリクス基板１００Ｃを模式的に示す断面図であり、図２１中のＦ－Ｆ’線に沿った断面構造を示している。アクティブマトリクス基板１００Ｃを備える液晶表示装置１０００Ｃを模式的に示す平面図である。本発明の実施形態４によるアクティブマトリクス基板１００Ｄの非表示領域Ｒ２の模式的な平面図である。アクティブマトリクス基板１００Ｄの非表示領域Ｒ２の模式的な断面図であり、図２５中のＧ－Ｇ’線に沿った断面構造を示している。本発明の実施形態４の変形例１によるアクティブマトリクス基板１００Ｄ１の非表示領域Ｒ２の模式的な平面図である。アクティブマトリクス基板１００Ｄ１の非表示領域Ｒ２の模式的な断面図であり、図２７中のＨ－Ｈ’線に沿った断面構造を示している。アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１の模式的な断面図である。アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１の模式的な断面図である。

　以下で、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下で例示する実施形態に限られない。以下では、本発明の実施形態によるアクティブマトリクス基板として、液晶表示装置に用いられるアクティブマトリクス基板を例示する。以下の図面において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、その説明を省略することがある。

　（実施形態１）
　図１、図２、図３、図４および図５Ａに本実施形態のアクティブマトリクス基板１００Ａを示す。図１は、アクティブマトリクス基板１００Ａを模式的に示す平面図である。図２および図３は、アクティブマトリクス基板１００Ａを模式的に示す断面図である。図２は、図１中のＡ－Ａ’線に沿った断面構造を示しており、図３は、図１中のＢ－Ｂ’線に沿った断面構造を示している。図４（ａ）～（ｄ）は、アクティブマトリクス基板１００Ａを模式的に示す平面図であり、図４（ａ）はソースメタル層１８にハッチングを付した図であり、図４（ｂ）はゲートメタル層１４にハッチングを付した図であり、図４（ｃ）は第２透明導電層２２にハッチングを付した図であり、図４（ｄ）は第１透明導電層２０にハッチングを付した図である。図５Ａは、アクティブマトリクス基板１００Ａの各画素ＰのＴＦＴ１０と、ゲートバスラインＧと、ソースバスラインＳとの電気的な接続関係を説明するための図である。図５Ａには、ある垂直走査期間において各画素に印加される表示信号電圧の極性をあわせて示している。

　アクティブマトリクス基板１００Ａは、例えばＴＮ（Twisted Nematic）モードまたはＶＡ（Vertical Alignment）モードの液晶表示装置に好適に用いられる。例えば図６（ａ）を参照して後述するように、本実施形態の液晶表示装置は、アクティブマトリクス基板１００Ａと、対向基板と、アクティブマトリクス基板１００Ａと対向基板との間に設けられた液晶層とを有し、対向基板は、画素電極２２ａに対向する対向電極を有する。

　図１に示すように、アクティブマトリクス基板１００Ａは、複数の行および複数の列を有するマトリクス状に配列された複数の領域Ｐと、複数のＴＦＴ１０（「画素用ＴＦＴ１０」ということがある。）と、各領域Ｐに設けられた画素電極２２ａと、第１方向に延びる複数のゲートバスラインＧと、第１方向と異なる第２方向に延びる複数のソースバスラインＳとを有する。複数の領域Ｐのそれぞれは、アクティブマトリクス基板１００Ａを備える液晶表示装置の各画素に対応している。本願明細書では、液晶表示装置の各画素に対応する、アクティブマトリクス基板１００Ａの領域Ｐも「画素」と称する。

　例示するアクティブマトリクス基板においては、第１方向が水平方向であり、第２方向が垂直方向であって、第１方向に沿って配列された複数の画素を画素行ということがあり、第２方向に沿って配列された複数の画素を画素列ということがある。第１方向を行方向ということがあり、第２方向を列方向ということがある。なお、第１方向および第２方向は、この例に限定されない。

　複数のＴＦＴ１０のそれぞれは、複数の画素Ｐのいずれか１つに関連付けられている。すなわち、各画素Ｐに対応してＴＦＴ１０が設けられている。ＴＦＴ１０は、ゲート電極１４ｇ、ソース電極１８ｓおよびドレイン電極１８ｄを有する。各ＴＦＴ１０のゲート電極１４ｇは、複数のゲートバスラインＧのいずれか１つに電気的に接続され、各ＴＦＴ１０のソース電極１８ｓは、複数のソースバスラインＳのいずれか１つに電気的に接続されている。各ゲートバスラインＧにはゲートドライバ（不図示）から走査信号電圧が供給され、各ソースバスラインＳにはソースドライバ（不図示）から表示信号電圧が供給される。各ＴＦＴ１０のドレイン電極１８ｄは、各画素Ｐに設けられた画素電極２２ａに電気的に接続されている。

　なお、画素Ｐは、実際に表示に寄与する画素開口部を含み、画素Ｐの配列ピッチ（行方向のピッチはＰｘ、列方向のピッチはＰｙ）で決まる大きさ（Ｐｘ×Ｐｙ）を有する。画素Ｐは例えば図１中の一点鎖線で囲まれた領域と考えることができる。画素Ｐを駆動するためのＴＦＴ１０やゲートバスラインＧおよびソースバスラインＳは画素Ｐの構成要素ではないが、画素Ｐを駆動するためのＴＦＴ１０、ゲートバスラインＧおよびソースバスラインＳを「当該画素Ｐに関連付けられている」と表現して、画素Ｐとの関係を表現することにする。例えば、「あるＴＦＴ１０がある画素Ｐに関連付けられている」とは、「該あるＴＦＴ１０のドレイン電極１８ｄが該ある画素Ｐに含まれる画素電極２２ａに電気的に接続されている」ことをいう。「あるゲートバスラインＧがある画素Ｐに関連付けられている」とは、該あるゲートバスラインＧが該ある画素Ｐに関連付けられているＴＦＴ１０のゲート電極１６ｇに接続されていることをいう。「あるソースバスラインＳがある画素Ｐに関連付けられている」とは、該あるソースバスラインＳが該ある画素Ｐに関連付けられているＴＦＴ１０のソース電極１８ｓに接続されていることをいう。

　ゲートバスラインＧおよびソースバスラインＳは、それぞれ、画素行および画素列との関係で表現されることもある。「あるゲートバスラインＧがある画素行に関連付けられている」とは、該あるゲートバスラインＧが該ある画素行に含まれる画素Ｐのうちの少なくとも１つの画素Ｐに関連付けられているＴＦＴ１０のゲート電極１６ｇに接続されていることをいう。「あるソースバスラインＳがある画素列に関連付けられている」とは、該あるソースバスラインＳが該ある画素列に含まれる画素Ｐのうちの少なくとも１つの画素Ｐに関連付けられているＴＦＴ１０のソース電極１８ｓに接続されていることをいう。

　図５Ａに示すように、アクティブマトリクス基板１００Ａの複数の画素Ｐは、複数のカラー表示画素Ｐ_ＣＤを構成しており、複数のカラー表示画素Ｐ_ＣＤのそれぞれは、第２方向に沿って隣接する少なくとも３つの画素を含む。図示する例では、複数のカラー表示画素Ｐ_ＣＤのそれぞれは、第２方向に沿って隣接する３つの画素を含む。すなわち、図示するアクティブマトリクス基板はトリプルゲート構造を有する。例えば、列方向に配列された赤（Ｒ）画素、緑（Ｇ）画素および青（Ｂ）画素によって１つのカラー表示画素Ｐ_ＣＤが構成されており、Ｒ画素行、Ｇ画素行、Ｂ画素行がストライプ状に配列されている（すなわち、画素行ごとに異なる色を表示する）。トリプルゲート構造を有するアクティブマトリクス基板１００Ａにおいて、典型的には、行方向の画素ピッチＰｘは、列方向の画素ピッチＰｙよりも大きい。例えば、行方向の画素ピッチＰｘは、列方向の画素ピッチＰｙのおよそ３倍である。

　本実施形態はこの例に限られず、１つのカラー表示画素は、列方向に配列された４個以上の画素によって構成されていてもよい。カラー表示画素は、赤（Ｒ）画素、緑（Ｇ）画素および青（Ｂ）画素に加えて、少なくとも他の１色の画素（黄（Ｙ）画素、シアン（Ｃ）画素、マゼンタ（Ｍ）画素または白（Ｗ）画素）によって構成されていてもよい。

　複数の画素Ｐは、ｒｐ行およびｃｑ列を有するマトリクス状（ｒｐ×ｃｑ）に配列されている。第ｐ行、第ｑ列（ただし、１≦ｐ≦ｒｐ、１≦ｑ≦ｃｑ）の画素を画素Ｐ（ｐ、ｑ）と表すことがある。

　複数のゲートバスラインＧのそれぞれは、複数の画素行のいずれか１つに関連付けられている。第ｐ行の画素行に関連付けられたゲートバスラインＧを、ゲートバスラインＧ（ｐ）と表すことがある。

　複数のソースバスラインＳは、１画素列ごとに設けられている。図中において、第ｑ列の画素列の左側に設けられたソースバスラインをソースバスラインＳ（ｑ）と表すことにする。図示する例では、第２方向に隣接する２つの画素は、互いに異なるソースバスラインＳに関連付けられている。また、互いに隣接するソースバスラインＳから供給される表示信号電圧の極性は、各垂直走査期間において互いに逆である。このような構成を有することにより、各ソースバスラインＳに供給される表示信号電圧の極性を各垂直走査期間において反転させることなく、各垂直走査期間において、互いに隣接する画素に供給される表示信号電圧の極性が互いに逆である状態を呈することができる。言い換えると、ソースライン反転駆動によって、ドット反転駆動における画素の配列を擬似的に実現することができる。また、特に小型で高精細の液晶表示装置においては、第２方向に隣接する２つの画素が互いに異なるソースバスラインＳに関連付けられている構成を採用することにより、画素開口部以外の領域を有効に用いることができる。なお、本実施形態は図示する例に限られず、ＴＦＴ１０と、ゲートバスラインＧと、ソースバスラインＳとの電気的な接続関係は適宜変形され得る。例えば、複数のソースバスラインＳのそれぞれは、複数の画素列のいずれか１つに関連付けられていてもよい。

　アクティブマトリクス基板１００Ａの構造をより具体的に説明する。

　アクティブマトリクス基板１００Ａは、図２および図３に示すように、ゲートメタル層１４、ゲート絶縁層１５、半導体層１６、ソースメタル層１８、層間絶縁層１９、第１透明導電層２０、無機絶縁層２１および第２透明導電層２２を有する。

　ゲートメタル層１４は、基板１１上に形成されている。ゲートメタル層１４は、複数のＴＦＴ１０のゲート電極１４ｇと、複数のゲートバスラインＧとを含む。ゲートメタル層１４は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。ゲートメタル層１４は、少なくとも金属材料から形成された層を含む。ゲートメタル層１４が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ゲートメタル層１４は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、これらを含む合金、およびこれらの窒化物のいずれかで形成される。

　ゲート絶縁層１５は、ゲートメタル層１４上に形成されている。つまり、ゲート絶縁層１５は、ゲート電極１４ｇおよびゲートバスラインＧを覆うように形成されている。ゲート絶縁層１５は、無機絶縁材料から形成される。ゲート絶縁層１５は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜、またはこれらの積層膜である。

　半導体層１６は、ゲート絶縁層１５上に形成されており、ＴＦＴ１０の活性層を含む。

　半導体層１６は、例えばアモルファスシリコン層であってもよいし、結晶質シリコン層、または酸化物半導体層であってもよい。結晶質シリコン層は、例えばポリシリコン層であり得る。

　半導体層１６は、チャネル領域（「活性領域」ということもある。）１６ｃ、ソース領域（「ソースコンタクト領域」ということもある。）１６ｓおよびドレイン領域（「ドレインコンタクト領域」ということもある。）１６ｄを含む。ソース領域１６ｓは、半導体層１６の内、ソース電極１８ｓと接する部分をいい、ドレイン領域１６ｄは、半導体層１６の内、ドレイン電極１８ｄと接する部分をいう。チャネル領域１６ｃは、ソース領域１６ｓとドレイン領域１６ｄとの間に位置する領域をいう。チャネル領域１６ｃは、例えば、半導体層１６のうち、ゲート絶縁層１５を介してゲート電極１４ｇと重なる部分である。

　ソースメタル層１８は、ゲート絶縁層１５上に形成されている。ソースメタル層１８は、ＴＦＴ１０のソース電極１８ｓおよびドレイン電極１８ｄと、複数のソースバスラインＳとを含む。ソースメタル層１８は、ドレイン電極１８ｄから延設されたドレイン延設部１８ａをさらに含む。各画素Ｐは、ＴＦＴ１０およびドレイン延設部１８ａを有する（つまりＴＦＴ１０およびドレイン延設部１８ａは各画素Ｐに設けられている）。ソースメタル層１８は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。ソースメタル層１８は、少なくとも金属材料から形成された層を含む。ソースメタル層１８が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ソースメタル層１８は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、これらを含む合金、およびこれらの窒化物のいずれかで形成される。

　層間絶縁層１９は、ソースメタル層１８上に形成されている。層間絶縁層１９は、ＴＦＴ１０を覆うように形成されている。層間絶縁層１９は、各画素Ｐにおいて、ドレイン延設部１８ａに達する開口部１９ｈ２を有する。層間絶縁層１９は、例えば、無機絶縁材料から形成され、ＴＦＴ１０を覆うように形成された無機絶縁層と、無機絶縁層上に形成され、有機絶縁材料から形成された有機絶縁層（平坦化層）とを含む。なお、層間絶縁層１９は、上記の構成に限られないが、有機絶縁層を含むことが好ましい。有機絶縁層は、例えば１μｍ以上４μｍ以下の厚さを有することが好ましい。

　第１透明導電層２０は、層間絶縁層１９上に形成されている。第１透明導電層２０は、透明導電材料から形成される。第１透明導電層２０は、第１透明電極２０ａを含む。第１透明電極２０ａは、基板１１の法線方向から見たとき、層間絶縁層１９の開口部１９ｈ２の全てには重ならないように形成されている。なお、図１においては、第１透明電極２０ａの図示を省略している。図４（ｄ）に示すように、第１透明導電層２０は、基板１１の全面に形成されており、各画素Ｐにおいて、第１透明導電層２０は、基板１１の法線方向から見たとき、層間絶縁層１９の開口部１９ｈ２と重なる開口部２０ｈを有する。すなわち、第１透明電極２０ａは、開口部２０ｈ以外の領域に形成されている。

　無機絶縁層２１は、第１透明導電層２０上に形成されている。無機絶縁層２１は、無機絶縁材料から形成される。無機絶縁層２１は、基板１１の法線方向から見たとき、層間絶縁層１９に形成された開口部１９ｈ２と重なる開口部２１ｈ２を有する。層間絶縁層１９に形成された開口部１９ｈ２および無機絶縁層２１に形成された開口部２１ｈ２は、コンタクトホールＣＨを構成する。言い換えると、層間絶縁層１９および無機絶縁層２１には、ドレイン延設部１８ａに達するコンタクトホールＣＨが形成されている。

　第２透明導電層２２は、無機絶縁層２１上に形成されている。第２透明導電層２２は、透明導電材料から形成される。第２透明導電層２２は、第２透明電極２２ａを含む。第２透明電極２２ａは、画素Ｐごとに設けられており（つまり各画素Ｐは第２透明電極２２ａを含んでおり）、ドレイン延設部１８ａと電気的に接続されている。第２透明電極２２ａは、画素電極として機能する。図示する例では、画素電極２２ａは、無機絶縁層２１上およびコンタクトホールＣＨ内に形成されており、コンタクトホールＣＨ内でドレイン延設部１８ａに接触している。

　画素電極２２ａは、無機絶縁層２１を介して第１透明電極２０ａに対向しており、画素電極２２ａおよび第１透明電極２０ａと、これらの間に位置する無機絶縁層２１とが補助容量ＣＳ１を構成している。なお、補助容量ＣＳ１は、基板１１の法線方向から見たとき画素電極２２ａと第１透明電極２０ａとが重なっていなくても形成され得る。

　複数の画素Ｐのそれぞれは、層間絶縁層１９に形成された穴１９ｈ１を含む凹部ＲＰａを有する。本願明細書において、絶縁層に形成された「穴」は、その絶縁層を貫通するように形成された貫通孔と、その絶縁層の表面に形成された窪み（凹み）との両方を含むものとする。「穴」が貫通孔である場合にはその参照符号の末尾に（ｔ）を付すことがあり、「穴」が窪みである場合にはその参照符号の末尾に（ｈ）を付すことがある。また、貫通孔である「穴」を「開口部」ということもある。図示する例では、凹部ＲＰａは、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）とによって構成されている。第２透明電極（画素電極）２２ａは、凹部ＲＰａの側面および底面に沿って、無機絶縁層２１を介して第１透明電極２０ａと対向するように形成されている。各画素Ｐが凹部ＲＰａを有することによって、無機絶縁層２１を介して対向する第１透明電極２０ａおよび第２透明電極（画素電極）２２ａの面積が増大するので、補助容量ＣＳ１の容量値が大きくなる。

　アクティブマトリクス基板１００Ａにおいて、各画素Ｐは凹部ＲＰａを有し、各画素Ｐには液晶容量に電気的に接続（例えば並列接続）された補助容量ＣＳ１が形成されている。補助容量ＣＳ１の容量値を十分に確保することができるので、アクティブマトリクス基板１００Ａは液晶表示装置の表示品位を向上させることができる。

　凹部ＲＰａの周辺では液晶分子の配向が乱れ得るので、凹部ＲＰａの周辺を遮光層（ブラックマトリクス）で覆うことによって、液晶表示装置の表示品位の低下を抑制することができる。複数の画素Ｐのそれぞれにおいて、凹部ＲＰａはＴＦＴ１０に隣接して形成されている。ＴＦＴ１０の周辺の領域は、遮光層（ブラックマトリクス）で覆われることが多いので、凹部ＲＰａを設けることによる開口率の低下が抑制される。アクティブマトリクス基板１００Ａは、液晶表示装置の開口率の低下を抑制しつつ、液晶表示装置の表示品位を向上させることができる。

　また、上述したように、補助容量ＣＳ１を構成する第１透明電極２０ａおよび第２透明電極２２ａはそれぞれ透明導電材料から形成されているので、アクティブマトリクス基板１００Ａは、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。

　アクティブマトリクス基板１００Ａが有する構造を「２層電極構造」ということがある。２層電極構造とは、ＴＦＴを覆う層間絶縁層上に、下層透明電極と、下層透明電極を覆う誘電体層と、誘電体層を介して下層透明電極に重なる上層透明電極とが設けられている構造をいう。アクティブマトリクス基板１００Ａは２層電極構造を有し、これにより補助容量ＣＳ１を有する。

　アクティブマトリクス基板１００Ａは、２層電極構造を有することによって、以下の利点も得られる。第１透明電極２０ａにより、画素電極２２ａを、ゲートバスラインＧおよびソースバスラインＳから電気的に遮蔽することができるので、画素電極２２ａと、ゲートバスラインＧやソースバスラインＳとの間に静電容量（寄生容量）が形成されるのを抑制することができる。そのため、フリッカやシャドーイングを抑制できる。特に、層間絶縁層１９が、１μｍ～４μｍ程度の厚さを有し、かつ、比誘電率の低い（例えば２～４程度）有機絶縁層を含む場合は、ゲートバスラインＧやソースバスラインＳの負荷を低減させることができ、消費電力の低減も可能となる。

　補助容量ＣＳ１の容量値を大きくする観点からは、凹部ＲＰａの側面の、基板１１に平行な面（「基板面」ということがある。）に対する角度θ_Ｒが大きいことが好ましい。ある厚さの絶縁層に、ある面積の領域内で凹部を形成する場合、凹部の側面および底面の面積の和が最も大きくなるのは、凹部の側面の基板面に対する角度が９０°の場合である。凹部ＲＰａの側面の基板面に対する角度θ_Ｒはおよそ７０°以上であることが好ましい。

　なお、ここでは、凹部の側面の基板面に対する角度は９０°以下とする。凹部の側面の基板面に対する角度が９０°超であると、凹部の側面および底面の面積の和をより大きくすることができる場合があるが、後述するように凹部内に第１透明導電層２０、無機絶縁層２１および第２透明導電層２２を形成する際に不連続な部分が生じ易くなるという懸念が生じるため好ましくない。

　図５Ｂ（ａ）および（ｂ）は、凹部ＲＰａを基板１１の法線方向から見たときの模式的な平面図である。図５Ｂ（ａ）は、４．２５μｍ×３．０μｍの矩形状の領域に形成されている凹部ＲＰａを示している（図中のＬａ＝４．２５μｍ、Ｌｂ＝３．０μｍ）。図５Ｂ（ｂ）は、図５Ｂ（ａ）に示す領域から４つのコーナ部を切り欠いた領域に形成されている凹部ＲＰａを示している（図中のＬｘ＝１．０μｍ）。図５Ｂ（ｂ）に示す凹部ＲＰａは、図５Ｂ（ａ）に示す凹部ＲＰａを製造する工程におけるコーナ部の丸まりを考慮したものである。なお、コーナ部の丸まりの程度は、凹部の製造方法（例えば製造工程や製造機械）に依存する。コーナ部の丸まりを考慮して、予めフォトマスクを補正しておくこともできる。

　本発明者は、以下の条件で試算を行った。図５Ｂ（ｂ）に示す領域に凹部ＲＰａが形成され、層間絶縁層１９が厚さ３３０ｎｍの無機絶縁層（窒化珪素）と厚さ３μｍの有機絶縁層（感光性アクリル樹脂）とから構成され、角度θ_Ｒが６７°である場合、凹部ＲＰａの側面Ｓｌおよび底面Ｓｂの面積の和は、凹部ＲＰａを形成しない場合のその領域の面積に対しておよそ２倍になり、補助容量ＣＳ１の容量値は、凹部ＲＰａを形成しない場合に比べておよそ１１ポイント増加する。

　一方で、凹部の側面の基板面に対する角度が大きくなると、凹部内に第１透明導電層２０、無機絶縁層２１および第２透明導電層２２を形成する際に不連続な部分が生じ易くなるという懸念が生じる。従って、凹部ＲＰａの側面の基板面に対する角度θ_Ｒはおよそ８５°未満であることが好ましい。また、コンタクトホールＣＨの側面の基板面に対する角度θ_Ｃは、凹部ＲＰａの側面の基板面に対する角度θ_Ｒよりも小さいことが好ましい。コンタクトホールＣＨ内には第１透明導電層２０が形成されていない箇所があるので、コンタクトホールＣＨの側面および底面の面積の和を大きくしても補助容量ＣＳ１の容量値にあまり貢献しないためである。コンタクトホールＣＨの側面の基板面に対する角度θ_Ｃを小さくすることで、コンタクトホールＣＨ内で第２透明導電層２２に断線が生じるのを防ぐことができる。

　凹部ＲＰａの側面の基板面に対する角度は、例えば、層間絶縁層１９に形成された穴１９ｈ１の側面の基板面に対する角度である。凹部ＲＰａの側面において、層間絶縁層１９の側面およびゲート絶縁層１５の側面が整合していてもよい。この場合、層間絶縁層１９に形成された穴１９ｈ１の側面の基板面に対する角度およびゲート絶縁層１５に形成された穴１５ｈ１の側面の基板面に対する角度は、互いに等しくなる。なお、本明細書において、凹部（またはコンタクトホール）の側面において、異なる２以上の層の「側面が整合する」とは、これらの層の凹部（またはコンタクトホール）内に露出した側面が面一であり、連続して凹部（またはコンタクトホール）の側面を形成していることをいう。凹部（またはコンタクトホール）の側面は、テーパー形状等の傾斜面であってもよいし、基板面に対して垂直な面であってもよい。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。

　層間絶縁層１９が、無機絶縁層と、無機絶縁層上に形成された有機絶縁層とを有する場合、ゲート絶縁層１５を形成するためのゲート絶縁膜と、層間絶縁層１９の形成するための無機絶縁膜とを一括してエッチングして凹部ＲＰａを形成してもよい。このとき、コンタクトホールＣＨ形成領域においては、ドレイン延設部１８ａがエッチストップとして機能するのでゲート絶縁膜はエッチングされない。

　凹部ＲＰａの側面の基板面に対する角度θ_Ｒと、コンタクトホールＣＨの側面の基板面に対する角度θ_Ｃとを異ならせる場合、多階調マスクを用いて露光工程を行うことにより、製造工程およびフォトマスク数を増やすことなく、共通の誘電体膜に、基板面に対する角度が互いに異なる側面を有する穴１９ｈ１および開口部１９ｈ２を形成することができる。多階調マスクとしては、グレートーンマスクまたはハーフトーンマスクを用いることができる。グレートーンマスクには、露光機の解像度以下のスリットが形成されており、このスリットによって光の一部を遮ることによって中間露光が実現される。一方、ハーフトーンマスクでは、半透過膜を用いることによって中間露光が実現される。

　ある面積の領域内で凹部を形成する場合、凹部の側面の基板面に対する角度を固定すると、凹部の側面および底面との面積の和は、凹部を形成する絶縁層の厚さが大きい方が大きい。従って、補助容量ＣＳ１の容量値を大きくする観点からは、凹部を形成する絶縁層の厚さが大きい方が好ましい。例えば図示するように、凹部ＲＰａは、層間絶縁層１９に形成された穴（貫通孔）１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴（貫通孔）１５ｈ１（ｔ）とによって構成されていることが好ましい。

　図６、図７および図８を参照して、アクティブマトリクス基板１００Ａを備える液晶表示装置を説明する。本実施形態の液晶表示装置１０００Ａは、例えばＴＮモードまたはＶＡモードの液晶表示装置である。図６（ａ）および（ｂ）は、液晶表示装置１０００Ａを模式的に示す図であり、図７は、液晶表示装置１０００Ａを模式的に示す平面図であり、図８は、液晶表示装置１０００Ａが有する対向基板１１０を模式的に示す平面図である。

　図６（ａ）に示すように、液晶表示装置１０００Ａは、アクティブマトリクス基板１００Ａと、アクティブマトリクス基板１００Ａに対向するように配置された対向基板１１０と、アクティブマトリクス基板１００Ａと対向基板１１０との間に設けられた液晶層１２０とを有する。

　液晶層１２０に対して縦電界が印加される表示モード（ＴＮモードまたはＶＡモード）では、対向基板１１０には、画素電極２２ａに対向する対向電極（不図示）が設けられている。液晶表示装置１０００Ａの各画素Ｐの液晶容量は、画素電極２２ａと、対向基板１１０に形成された対向電極と、液晶層１２０とによって構成される。対向電極は、透明導電材料（例えばＩＴＯ）から形成されている。

　対向基板１１０は、典型的には、カラーフィルタ（不図示）およびブラックマトリクス（遮光層）１１２を有する。ブラックマトリクス１１２は、第１方向に延びる複数の第１遮光部１１２ａと、第２方向に延びる複数の第２遮光部１１２ｂと、複数の開口部１１２ｏとを含む。また、対向基板１１０は、アクティブマトリクス基板１００Ａと対向基板１１０とのギャップを保持するための複数の柱状スペーサ１１４を有する。複数の柱状スペーサ１１４は、例えば、アクティブマトリクス基板１００Ａと対向基板１１０との間の距離を規定する第１スペーサ（「メインスペーサ」と呼ばれることもある。）と、第１スペーサよりも低い第２スペーサ（「サブスペーサ」と呼ばれることもある。）とを含んでもよい。第２スペーサは、例えば第１スペーサよりもおよそ０．３μｍ低い。なお、複数の柱状スペーサ１１４は、アクティブマトリクス基板１００Ａに設けられていてもよい。

　なお、本発明の実施形態によるアクティブマトリクス基板は、ＴＮモードまたはＶＡモードの液晶表示装置に限られず、例えばＦＦＳ（Fringe Field Switching）モードの液晶表示装置にも好適に用いられる。液晶層１２０に対して横電界が印加される表示モード（例えばＦＦＳモード）では、第１透明電極２０ａが共通電極（「対向電極」ともいう。）として機能し、画素電極２２ａおよび共通電極２０ａが、液晶層に横電界を発生させる電極対を構成している。液晶容量は、画素電極２２ａと、共通電極２０ａと、液晶層１２０とによって構成される。画素電極２２ａは、少なくとも１つのスリット（１つのスリットまたは互いに平行に延びる複数のスリット）を有する。一般的に、横電界モードの液晶表示装置においては、対向基板には対向電極は設けられない。ただし、対向基板側の外部からの電界によって液晶の配向乱れが生じることを防止するためのシールド電極として機能させるために、画素電極と対向する電極を対向基板に設ける場合もある。

　横電界モードの液晶表示装置においては、画素電極から出て液晶層を通り、さらに画素電極のスリットを通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がる成分が小さいため、縦方向電界方式よりも広視野角を実現できるという利点がある。

液晶層１２０は、アクティブマトリクス基板１００Ａおよび対向基板１１０の間に設けられている。液晶層１２０としては、一般的には、ＴＮモードでは誘電率異方性が正の液晶が用いられ、ＶＡモードでは誘電率異方性が負の液晶が用いられる。ＦＦＳモードでは誘電率異方性が正の液晶が用いられることもあるし、誘電率異方性が負の液晶が用いられることもある。

アクティブマトリクス基板１００Ａおよび対向基板１１０のそれぞれの液晶層１２０側の表面には、配向膜１３０ａおよび１３０ｂが設けられている。例えば、アクティブマトリクス基板１００Ａにおいては、第２透明導電層２２上に配向膜１３０ａが設けられている。配向膜１３０ａおよび１３０ｂとしては、ＴＮモードやＦＦＳモードでは、水平配向膜が用いられ、ＶＡモードでは、垂直配向膜を用いられるのが一般的である。配向膜としては、例えば有機配向膜または無機配向膜を用いることができる。有機配向膜は、ポリイミドなどの有機材料から形成され、ラビング処理等により液晶分子の配向方向を制御する。無機配向膜は、酸化珪素の柱状構造物を所定の密度で多数形成することで液晶分子の配向方向を制御する。

　典型的には、液晶層１２０を介して互いに対向する一対の偏光板が設けられている。さらに、必要に応じて、液晶層１２０の背面側および／または観察者側に、位相差板が設けられている。

　図６（ｂ）に示すように、アクティブマトリクス基板１００Ａを備える液晶表示装置１０００Ａは、複数の画素によって画定される表示領域と、表示領域の周辺の非表示領域（「額縁領域」ということもある。）とを有する。アクティブマトリクス基板１００Ａの、液晶表示装置１０００Ａの表示領域に対応する領域Ｒ１も「表示領域」といい、アクティブマトリクス基板１００Ａの、表示領域Ｒ１以外の領域Ｒ２を「非表示領域」という。

　アクティブマトリクス基板１００Ａは、ゲートドライバ回路（「ゲートドライバ」ということもある。）１４０およびソースドライバ回路（「ソースドライバ」ということもある。）１５０を非表示領域Ｒ２に有する。例えば、図６（ｂ）に示すように、ゲートドライバ回路１４０は、基板１１上に形成され、ソースドライバ回路１５０は、例えばＣＯＧ（チップオングラス）を用いてアクティブマトリクス基板１００Ａに実装されている。複数のゲートバスラインＧのそれぞれは、ゲートドライバ回路１４０の各端子に接続されている。複数のソースバスラインＳのそれぞれは、ソースドライバ回路１５０の各端子に接続されている。これに限られず、ゲートドライバ回路１４０は、ＣＯＧ（チップオングラス）を用いてアクティブマトリクス基板１００Ａに実装されていてもよい。ゲートドライバ１４０回路および／またはソースドライバ回路１５０は、ＣＯＦ（チップオンフィルム）を用いてアクティブマトリクス基板１００Ａに実装されていてもよい。

　図６（ｂ）に示すように、ゲートドライバ回路１４０は、行方向を左右方向とすると、表示領域Ｒ１の左側に配置された第１ゲートドライバ１４０Ａと、表示領域Ｒ１の右側に配置された第２ゲートドライバ１４０Ｂとを含んでもよい。それぞれのゲートバスラインＧには、第１ゲートドライバ１４０Ａまたは第２ゲートドライバ１４０Ｂのいずれかから走査信号電圧が供給されてもよい。ただし、ゲートドライバ回路１４０およびソースドライバ回路１５０の配置は、図示する例に限られない。

　ここで、フリッカやシャドーイングが生じるメカニズムについて説明する。そして、アクティブマトリクス基板１００Ａは、十分な補助容量値を確保することによってフリッカやシャドーイングの発生を防ぐことができることを説明する。

　図９を参照して、アクティブマトリクス基板１００Ａを備える液晶表示装置の駆動方法を説明する。図９は、アクティブマトリクス基板１００Ａを備える液晶表示装置の駆動において用いられる走査信号電圧Ｖｇおよび表示信号電圧Ｖｓの波形の一例を表す図である。

　第ｐ行の画素行に注目する。第ｐ行の画素行には、ゲートバスラインＧ（ｐ）が関連付けられている。第ｐ行の画素行に含まれる画素ＰのＴＦＴ１０には、ゲートバスラインＧ（ｐ）から走査信号電圧Ｖｇ（ｐ）が供給される。

　時刻ｔ１において、走査信号電圧Ｖｇ（ｐ）がＶｇＬ（ロー）からＶｇＨ（ハイ）に変化することにより、第ｐ行の画素行に含まれる画素ＰのＴＦＴ１０が導通状態（オン状態）となり、画素電極２２ａにソースバスラインＳから表示信号電圧が供給され、画素容量が充電される。画素容量は、液晶容量および補助容量ＣＳ１を含む。画素容量の静電容量値Ｃ－Ｃｐｉｘは、以下のように表される。
　Ｃ－Ｃｐｉｘ＝Ｃ－Ｃｌｃ（Ｖ）＋Ｃ－Ｃｃｓ
ここで、Ｃ－Ｃｌｃ（Ｖ）は液晶容量の静電容量値を示し、それぞれの画素の液晶層に印加される実効電圧（Ｖ）に依存する。Ｃ－Ｃｃｓは補助容量の静電容量値を示す。

　時刻ｔ２において、走査信号電圧Ｖｇ（ｐ）がＶｇＨ（ハイ）からＶｇＬ（ロー）に変化することにより、第ｐ行の画素行に含まれる画素ＰのＴＦＴ１０が非導通状態（オフ状態）となり、画素容量は、ソースバスラインＳから電気的に絶縁される。

　時刻ｔ２の直後、ゲート－ドレイン間の寄生容量の影響による引き込み現象によって、画素電極２２ａの電圧は、引き込み電圧（フィールドスルー電圧と呼ばれることもある。）の分だけ減少する。ゲート－ドレイン間容量の影響による引き込み電圧ΔＶｄは、下記の式のようになる。
ΔＶｄ＝Ｃ－Ｃｇｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）×（ＶｇＨ－ＶｇＬ）
ここで、Ｃ－Ｃｇｄはゲート－ドレイン間の寄生容量の静電容量値を示し、Ｃ－Ｃｓｄはソース－ドレイン間の寄生容量の静電容量値を示す。なお、「ゲート－ドレイン間の寄生容量」は、ゲート電極と、ドレイン電極に電気的に接続された画素電極との間に形成された寄生容量も含み、「ソース－ドレイン間の寄生容量」は、ソース電極と、ドレイン電極に電気的に接続された画素電極との間に形成された寄生容量も含む。ＶｇＨおよびＶｇＬはそれぞれＴＦＴのゲートオン時およびゲートオフ時の走査信号電圧の値を示す。なお、本明細書で「×」は乗算を表す。

　ドレイン電位Ｖｄはさらに、ソース－ドレイン間の寄生容量の影響を受けて、ΔＶｓｄだけ変化する。ΔＶｓｄは表示信号電圧の変化量ΔＶｓを用いて次の式で表される。
　ΔＶｓｄ＝Ｃ－Ｃｓｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）×ΔＶｓ

　従って、ゲートバスラインＧ（ｐ）およびソースバスラインＳ（ｑ）に接続された画素Ｐの画素電極２２ａの電圧Ｖｌ（ｐ、ｑ）は、ソースバスラインＳから供給される表示信号電圧をＶｓとすると、
　　　Ｖｌ（ｐ、ｑ）＝Ｖｓ－ΔＶｄ－ΔＶｓｄ
となる。

　ここでは、各ソースバスラインから供給される表示信号電圧の極性は、各垂直走査期間において一定である。また、互いに隣接するソースバスラインから供給される表示信号電圧の極性は、各垂直走査期間において互いに逆である。すなわち、ソースバスラインＳ（ｑ）に隣接するソースバスラインＳ（ｑ＋１）に供給される表示信号電圧の極性は、各垂直走査期間において、ソースバスラインＳ（ｑ）に供給される表示信号電圧の極性と逆である。なお、ソースバスラインＳ（ｑ）およびソースバスラインＳ（ｑ＋１）に供給される表示信号電圧の変化の方向（すなわち表示信号電圧の変化量ΔＶｓの正負）は、必ずしも同じであるとは限らない。また、ある画素Ｐの画素電極２２ａは、該ある画素Ｐに関連付けられているソースバスラインＳだけでなく、該ある画素Ｐに関連付けられているソースバスラインＳと画素電極２２ａを挟んで隣接するソースバスラインＳとも寄生容量を形成する。ある画素電極２２ａと寄生容量を形成するソースバスラインＳ（ｑ）およびソースバスラインＳ（ｑ＋１）には、互いに逆極性を有する表示信号電圧が供給されるため、寄生容量は互いにキャンセルする傾向にあるが、画素電極２２ａとソースバスラインＳとの距離、画素電極２２ａとソースバスラインＳとが近接している部分の長さ、シールド電極層の有無、表示信号電圧の大きさ、表示信号電圧の変化量ΔＶｓなどによって、寄生容量の大きさが変わり、その大きさに応じて、ΔＶｓｄの正負も変わる。

　ゲートバスラインＧ（ｐ）およびソースバスラインＳ（ｑ＋１）に接続された画素Ｐの画素電極２２ａの電圧Ｖｌ（ｐ、ｑ＋１）は、
　　　Ｖｌ（ｐ、ｑ＋１）＝Ｖｓ－ΔＶｄ＋ΔＶｓｄ
となる。ただし、上述した理由から、ΔＶｓｄは必ずしも正ではない。

　その後、時刻ｔ３において、走査信号電圧Ｖｇ（ｐ＋１）がＶｇＬ（ロー）からＶｇＨ（ハイ）に変化することにより、第（ｐ＋１）行の画素行に含まれる画素ＰのＴＦＴ１０が導通状態（オン状態）となり、画素電極２２ａにソースバスラインＳから表示信号電圧が供給され、画素容量が充電される。以下同様に、各垂直走査期間（フレーム期間と呼ばれることもある。）において全てのゲートバスラインＧが順次選択される。

　ここでは、各ソースバスラインＳに供給される表示信号電圧の極性は、１垂直走査期間ごとに反転している。図５Ａに、図９に示す各種信号電圧を用いてアクティブマトリクス基板１００Ａを備える液晶表示装置を駆動した場合の、ある垂直走査期間において各画素に印加される表示信号電圧の極性を示している。図５Ａに示すように、各垂直走査期間において、互いに隣接する画素に供給される表示信号電圧の極性は互いに逆である。

　なお、「垂直走査期間（フレーム期間）」とは、あるゲートバスラインが選択され、次にそのゲートバスラインが選択されるまでの期間を意味する。各垂直走査期間（フレーム期間）内において、あるゲートバスラインを選択する時刻と、その次のゲートバスラインを選択する時刻との差（期間）を「１水平走査期間（１Ｈ）」という。

　寄生容量の影響を受けて発生するΔＶｄは、以下に説明するように、フリッカの原因になり得る。また、表示させるパターンによっては、以下に説明するように、ΔＶｓｄに起因してシャドーイングと呼ばれる現象が発生することがある。ΔＶｄまたはＣ－Ｃｇｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）が小さければ、（ΔＶｄはＣ－Ｃｇｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）に比例するので、）フリッカへの影響は小さい。また、ΔＶｓｄまたはＣ－Ｃｓｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）が小さければ、（ΔＶｓｄはＣ－Ｃｓｄ／（Ｃ－Ｃｐｉｘ＋Ｃ－Ｃｇｄ＋Ｃ－Ｃｓｄ）に比例するので、）シャドーイングが発生しても表示品位への影響は小さい。しかしながら、補助容量の静電容量値Ｃ－Ｃｃｓが寄生容量の静電容量値Ｃ－Ｃｓｄ、Ｃ－Ｃｇｄに対して小さいと、ΔＶｄおよびΔＶｓｄが大きくなり、表示品位への影響が大きくなる。

　本実施形態のアクティブマトリクス基板１００Ａは、各画素Ｐは凹部ＲＰａを有し、各画素Ｐには補助容量ＣＳ１が形成されているので、液晶表示装置の開口率の低下を抑制しつつ、十分な補助容量値を確保することができる。これにより、フリッカおよびシャドーイングによる表示品位の低下を抑制することができる。

　ここで、フリッカが発生するメカニズムについて説明する。

　上述したように、画素電極の電圧（グランドレベルに対する画素電極の電位）は、表示信号電圧の極性に関わらず、ΔＶｄによって特定方向（本実施例の場合は負側）に変化する。このとき、対向電極の電圧（電位）がグランドレベルである場合は、液晶層に印加される電圧（画素電極の電位と対向電極の電位との差）は、表示信号電圧の極性によって異なることになる。具体的には、表示信号電圧の極性が正の場合の液晶層に印加される電圧は、表示信号電圧の極性が負の場合よりも小さくなる。さらに、液晶は誘電率異方性を有するために、表示（液晶分子の配向状態）に依存して、液晶容量Ｃ－Ｃｌｃ（Ｖ）が変動する。そのため、表示信号電圧に応じてΔＶｄの大きさも変動する。

　以上のことに起因して、表示がちらつくというフリッカが生じ得るが、これに対しては、例えば、対向電極の電圧（電位）を補正したり、表示信号電圧を予め補正しておくことによって、フリッカの発生を抑制できる。

　しかし、上記のような補正を行ってもなおフリッカが生じることがある。これは、例えば、走査信号電圧の鈍りや、液晶層の厚さ（セル厚）のばらつき等に起因してΔＶｄが変動し、ΔＶｄにばらつきが生じ得るためである。

　次に、シャドーイングが発生するメカニズムについて説明する。

　図１０（ａ）および（ｂ）は、ノーマリブラックモード（例えばＶＡモード）におけるシャドーイングを説明するための図である。図１０（ａ）は、図１０（ｂ）に示すパターンをノーマリブラックモードの液晶表示装置に表示させたときの表示画面を示している。図１０（ｂ）に示すパターンは、中心部分に輝度の高い領域Ａを有し、領域Ａの周囲（領域ＢおよびＣ）に輝度の低い領域を有する表示パターン（ウィンドウパターンと呼ばれることもある。）であり、例えば、領域Ａには白を表示させ、領域Ｂおよび領域Ｃには領域Ａよりも輝度の低いグレー（中間調）を表示させるパターンである。領域Ｂは領域Ａの上下（列方向に平行な方向を上下方向とする。）の表示領域であり、領域Ｃは領域Ａの左右（行方向に平行な方向を左右方向とする。）の表示領域である。領域Ｂは、本来、領域Ｃと同様の表示がなされるべき領域である。しかし、上述したように、領域Ａを表示する期間の表示信号電圧に基づく、ソース－ドレイン間の寄生容量の影響を受けて、領域Ｂにおける画素のドレイン電位Ｖｄの実効値が大きくなり、結果として、領域Ｂの階調が上がり（領域Ｃよりも輝度の高いグレーになり）、図１０（ａ）に示すように、領域Ｂにあたかも領域Ａに表示されている白の四角形の影を映したかのような画像が現われてしまう。

図１０はノーマリブラックモードの液晶表示装置を例に説明したが、ノーマリホワイトモード（電圧無印加時に白表示；例えばＴＮモード）を採用した場合にも同様にシャドーイングが発生する。例えば、黒表示部分の上下部分の階調が下がる（輝度の低いグレーになる）ことにより、シャドーイングが発生する。

　なお、領域Ｂの輝度について、必ずしも上記の説明があてはまるとは限られず、画素の構成によっては、輝度が高くなる場合もあれば、低くなる場合もあり得る。

　本実施形態のアクティブマトリクス基板１００Ａの効果を、特許文献１のアクティブマトリクス基板と比較して説明する。

　特許文献１の液晶表示装置が有するアクティブマトリクス基板は、本実施形態のアクティブマトリクス基板と同様にトリプルゲート構造を有するが、補助容量の構成において本実施形態のアクティブマトリクス基板と異なる。

　特許文献１のアクティブマトリクス基板は、２層電極構造を有しない。特許文献１のアクティブマトリクス基板の各画素が有する補助容量は、ゲートメタル層で形成された補助容量電極と、画素電極と、これらの間に位置する絶縁層とによって構成されている。特許文献１のアクティブマトリクス基板においては、補助容量電極は画素電極と重なるように形成されているので、補助容量電極を大きく形成することによって液晶表示装置の開口率が低下し得る。また、特許文献１のアクティブマトリクス基板は、２層電極構造を有しないので、フリッカやシャドーイングの発生を抑制する観点から補助容量値が十分でないことがある。

　本実施形態のアクティブマトリクス基板１００Ａの効果を、参考例のアクティブマトリクス基板と比較して説明する。

　図１１は、参考例のアクティブマトリクス基板５００を備える液晶表示装置１５００を模式的に示す平面図であり、図１２は、アクティブマトリクス基板５００を模式的に示す断面図である。図１２は、図１１中のＣ－Ｃ’線に沿ったアクティブマトリクス基板５００の断面構造を示している。液晶表示装置１５００は、アクティブマトリクス基板５００と、対向基板５１０と、液晶層（不図示）とを有する。

　図１１および図１２に示すように、参考例のアクティブマトリクス基板５００は、凹部ＲＰａを有しない点において、本実施形態のアクティブマトリクス基板１００Ａと異なる。参考例のアクティブマトリクス基板５００は、本実施形態のアクティブマトリクス基板１００Ａに比べて、補助容量ＣＳ１を構成する第１透明電極２０ａおよび画素電極２２ａの面積が小さい。従って、参考例のアクティブマトリクス基板５００は、本実施形態のアクティブマトリクス基板１００Ａに比べて、補助容量ＣＳ１の容量値が小さい。

　参考例１のアクティブマトリクス基板５００は、２層電極構造によって形成された補助容量ＣＳ１を有する。従って、参考例のアクティブマトリクス基板５００は、特許文献１のアクティブマトリクス基板に比べて、開口率の低下を抑制しつつ、補助容量値を確保することができるという利点を有する。

　ただし、参考例のアクティブマトリクス基板５００においては、各画素の補助容量値が十分でないことがある。例えば、アクティブマトリクス基板の画素ピッチが小さくなると、画素Ｐの面積に対する第１透明導電層２０の開口部２０ｈの面積の割合が大きくなり、補助容量ＣＳ１の容量値が画素容量の容量値に対して小さくなる。この場合、十分な補助容量値を確保できないことがある。このような問題は、特に、高精細の液晶表示装置に用いられるアクティブマトリクス基板において生じる傾向がある。例えば、本実施形態のアクティブマトリクス基板を有する液晶表示装置を２．６型（２．６インチ）のＦＨＤ（Full High Definition）パネルとすると、画素数は（１０８０×３）行×１９２０列であり、行方向の画素ピッチ（図１のＰｘ）は３０μｍ、列方向の画素ピッチ（図１のＰｙ）は１０μｍである（８４７ｐｐｉ程度）。このような小型で高精細の液晶表示装置は、例えばヘッドマウントディスプレイに好適に用いられている。

　本実施形態のアクティブマトリクス基板１００Ａは、参考例のアクティブマトリクス基板に比べて効果的に、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。本実施形態のアクティブマトリクス基板１００Ａは２層電極構造を有し、各画素に凹部ＲＰａが設けられている。さらに、各画素において、凹部ＲＰａはＴＦＴ１０に隣接して形成されている。ＴＦＴ１０の周辺の領域は、遮光層（ブラックマトリクス）で覆われることが多いので、凹部ＲＰａを設けることによる開口率の低下が抑制される。アクティブマトリクス基板１００Ａは、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。従って、アクティブマトリクス基板１００Ａは、液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができる。

　アクティブマトリクス基板１００Ａが有する半導体層１６は、酸化物半導体層であってもよい。酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。

　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。

　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ_２Ｏ_３－ＳｎＯ_２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。

　・変形例１
　図１３を参照しながら、本実施形態の変形例１のアクティブマトリクス基板を説明する。図１３は、本実施形態の変形例１のアクティブマトリクス基板１００Ａ１を模式的に示す断面図である。

　アクティブマトリクス基板１００Ａの各画素Ｐが有する凹部ＲＰａは、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）とによって構成されている。これに対して、図１３に示すように、アクティブマトリクス基板１００Ａ１の各画素が有する凹部ＲＰａ１は、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｈ）とによって構成されている。すなわち、ゲート絶縁層１５に形成された穴１５ｈ１は貫通していない窪みである。

　このような構造を有するアクティブマトリクス基板１００Ａ１においても、アクティブマトリクス基板１００Ａと同様の効果を得ることができる。

　アクティブマトリクス基板１００Ａ１の製造工程においては、例えば、ゲート絶縁層１５を形成するためのゲート絶縁膜のエッチング時間を、アクティブマトリクス基板１００Ａの製造工程よりも短くすればよい。

　・変形例２
　図１４を参照しながら、本実施形態の変形例２のアクティブマトリクス基板を説明する。図１４は、本実施形態の変形例２のアクティブマトリクス基板１００Ａ２を模式的に示す断面図である。

　アクティブマトリクス基板１００Ａの各画素Ｐが有する凹部ＲＰａは、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）とによって構成されている。これに対して、図１４に示すように、アクティブマトリクス基板１００Ａ２の各画素が有する凹部ＲＰａ２は、層間絶縁層１９に形成された穴１９ｈ１（ｔ）のみによって構成されている。すなわち、ゲート絶縁層１５には、凹部ＲＰａ２を構成する穴は形成されていない。

　このような構造を有するアクティブマトリクス基板１００Ａ２においても、アクティブマトリクス基板１００Ａと同様の効果を得ることができる。

　・変形例３
　図１５を参照しながら、本実施形態の変形例３のアクティブマトリクス基板を説明する。図１５は、本実施形態の変形例３のアクティブマトリクス基板１００Ａ３を模式的に示す断面図である。

　アクティブマトリクス基板１００Ａの各画素Ｐが有する凹部ＲＰａは、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）とによって構成されている。これに対して、図１５に示すように、アクティブマトリクス基板１００Ａ３の各画素が有する凹部ＲＰａ３は、層間絶縁層１９に形成された穴１９ｈ１（ｈ）のみによって構成されている。すなわち、ゲート絶縁層１５には、凹部ＲＰａ３を構成する穴は形成されておらず、また、層間絶縁層１９に形成された穴１９ｈ１は貫通していない窪みである。

　このような構造を有するアクティブマトリクス基板１００Ａ３においても、アクティブマトリクス基板１００Ａと同様の効果を得ることができる。

　層間絶縁層１９が、無機絶縁層と、無機絶縁層上に形成された有機絶縁層とを有する場合、有機絶縁層にのみ穴１９ｈ１を形成してもよい。

　・変形例４
　図１６を参照しながら、本実施形態の変形例４のアクティブマトリクス基板を説明する。図１６は、本実施形態の変形例４のアクティブマトリクス基板１００Ａ４を模式的に示す平面図である。

　アクティブマトリクス基板１００Ａ４は、各画素Ｐに２つの凹部ＲＰａ４ＡおよびＲＰａ４Ｂを有する点において、アクティブマトリクス基板１００Ａと異なる。

　このような構造を有するアクティブマトリクス基板１００Ａ４においても、アクティブマトリクス基板１００Ａと同様の効果を得ることができる。

　各画素Ｐが複数の凹部を有することによって、凹部の側面および底面の面積の総和を大きくすることができる。従って、アクティブマトリクス基板１００Ａ４は、２つの凹部ＲＰａ４ＡおよびＲＰａ４Ｂを有することによって、大きい容量値を有する補助容量ＣＳ１を得られる。

　図示する例では、凹部ＲＰａ４Ａは、層間絶縁層１９に形成された穴１９ｈ１Ａと、ゲート絶縁層１５に形成された穴１５ｈ１Ａとを有し、凹部ＲＰａ４Ｂは、層間絶縁層１９に形成された穴１９ｈ１Ｂと、ゲート絶縁層１５に形成された穴１５ｈ１Ｂとを有する。凹部ＲＰａ４ＡおよびＲＰａ４Ｂは、図示する例に限られず、それぞれ独立に、本実施形態のアクティブマトリクス基板１００Ａが有する凹部ＲＰａと同じ構造を有していてもよいし、本実施形態の変形例１～３のアクティブマトリクス基板１００Ａ１、１００Ａ２および１００Ａ３が有する凹部ＲＰａ１、ＲＰａ２およびＲＰａ３のいずれかと同じ構造を有していてもよい。ただし、凹部ＲＰａ４ＡおよびＲＰａ４Ｂは、同じ構造を有することが製造コストの観点から好ましい。

　各画素Ｐが有する凹部の形状および数は、図示するものに限られず、複数の画素のそれぞれは少なくとも１つの凹部を有すればよい。

　（実施形態２）
　本実施形態のアクティブマトリクス基板は、第１透明導電層２０または第２透明導電層２２と直接接し、金属を含む上側メタル層２４をさらに有する。

　図１７および図１８に本実施形態におけるアクティブマトリクス基板１００Ｂを示す。図１７は、アクティブマトリクス基板１００Ｂを模式的に示す平面図であり、図１８は、アクティブマトリクス基板１００Ｂを模式的に示す断面図である。図１８は、図１７中のＤ－Ｄ’線に沿った断面構造を示している。図１７は、上側メタル層２４にハッチングを付した図である。以下では、アクティブマトリクス基板１００Ｂが、実施形態１におけるアクティブマトリクス基板１００Ａと異なる点を中心に説明を行う。

　アクティブマトリクス基板１００Ｂは、第１透明導電層２０または第２透明導電層２２と直接接し、金属を含む上側メタル層２４をさらに有する点において、アクティブマトリクス基板１００Ａと異なる。

　アクティブマトリクス基板１００Ｂは、２層電極構造を有し、各画素に凹部ＲＰａが設けられている。さらに、各画素において、凹部ＲＰａはＴＦＴ１０に隣接して形成されている。ＴＦＴ１０の周辺の領域は、遮光層（ブラックマトリクス）で覆われることが多いので、凹部ＲＰａを設けることによる開口率の低下が抑制される。アクティブマトリクス基板１００Ｂは、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。従って、アクティブマトリクス基板１００Ｂは、液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができる。

　上側メタル層２４は、ソースメタル層１８の上に形成されている。ここでは、上側メタル層２４は、第１透明導電層２０と無機絶縁層２１との間に形成されている。

　上側メタル層２４は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。上側メタル層２４は、少なくとも金属材料から形成された層を含む。上側メタル層２４が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。上側メタル層２４は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、これらを含む合金、およびこれらの窒化物のいずれかで形成される。

　上側メタル層２４は、基板１１の法線方向から見たとき、凹部ＲＰａを覆う部分２４ａを含む。部分２４ａは、凹部ＲＰａ内に形成された第１透明電極２０ａと直接接しているので、第１透明電極２０ａは冗長性を有する。第１透明電極２０ａに凹部ＲＰａ内で断線（不連続な部分）が生じても、アクティブマトリクス基板１００Ｂの動作に支障がないので、製造歩留りを向上させることができる。

　また、上側メタル層２４は、第１透明導電層２０と直接接しているので、第１透明導電層２０の抵抗や抵抗分布を低減することができる。これにより、シャドーイング等が生じることを抑制することができるので、液晶表示装置の表示品位を向上させることができる。

　上側メタル層２４の部分２４ａは、凹部ＲＰａを覆うように形成されているので、部分２４ａを設けることによる開口率の低下が抑制される。

　上側メタル層２４は、基板１１の法線方向から見たとき、ＴＦＴ１０の半導体層１６のチャネル領域１６ｃを覆う部分２４ｂをさらに含むことが好ましい。部分２４ｂは、チャネル領域１６ｃに対する遮光膜として機能するので、アクティブマトリクス基板１００Ｂと、対向基板（ブラックマトリクス）との間のアライメントずれとして許容される量が大きくなる。従って、アクティブマトリクス基板１００Ｂは、製造歩留りを向上させることができる。

　第１透明導電層２０と直接接している上側メタル層２４は、基板１１の法線方向から見たとき、層間絶縁層１９の開口部１９ｈ２の全てには重ならないように形成されている。第１透明導電層２０と直接接している上側メタル層２４は、基板１１の法線方向から見たとき、コンタクトホールＣＨと重ならないように形成されていることが好ましい。

　・変形例１
　図１９を参照しながら、本実施形態の変形例１のアクティブマトリクス基板を説明する。図１９は、本実施形態の変形例１のアクティブマトリクス基板１００Ｂ１を模式的に示す断面図である。

　アクティブマトリクス基板１００Ｂにおいて、上側メタル層２４は、第１透明導電層２０と無機絶縁層２１との間に形成されている。これに対して、アクティブマトリクス基板１００Ｂ１においては、図１９に示すように、上側メタル層２４は、第１透明導電層２０と層間絶縁層１９との間に形成されている。

　このような構造を有するアクティブマトリクス基板１００Ｂ１においても、アクティブマトリクス基板１００Ｂと同様の効果を得ることができる。

　・変形例２
　図２０を参照しながら、本実施形態の変形例２のアクティブマトリクス基板を説明する。図２０は、本実施形態の変形例１のアクティブマトリクス基板１００Ｂ２を模式的に示す断面図である。

　アクティブマトリクス基板１００Ｂにおいて、上側メタル層２４は、第１透明導電層２０と無機絶縁層２１との間に形成されている。これに対して、アクティブマトリクス基板１００Ｂ２においては、図２０に示すように、上側メタル層２４は、第２透明導電層２２の上に、第２透明導電層２２と直接接して形成されている。

　このような構造を有するアクティブマトリクス基板１００Ｂ２においても、アクティブマトリクス基板１００Ｂと同様の効果を得ることができる。

　第２透明導電層２２と直接接している上側メタル層２４は、基板１１の法線方向から見たとき、コンタクトホールＣＨを覆うように形成されていてもよい。

　・変形例３
　本実施形態の変形例３のアクティブマトリクス基板は、上側メタル層２４が第２透明導電層２２と無機絶縁層２１との間に形成されている点において、本実施形態の変形例２のアクティブマトリクス基板１００Ｂ２と異なる。

　このような構造を有するアクティブマトリクス基板においても、アクティブマトリクス基板１００Ｂと同様の効果を得ることができる。

　（実施形態３）
　本実施形態のアクティブマトリクス基板は、ゲートメタル層１４の下に形成された下側メタル層１２と、ゲートメタル層１４と下側メタル層１２との間に形成された下側絶縁層１３とをさらに有する。

　図２１、図２２、図２３および図２４に本実施形態におけるアクティブマトリクス基板１００Ｃおよびアクティブマトリクス基板１００Ｃを備える液晶表示装置１０００Ｃを示す。図２１は、アクティブマトリクス基板１００Ｃを模式的に示す平面図であり、図２２および図２３は、アクティブマトリクス基板１００Ｃを模式的に示す断面図であり、図２４は、液晶表示装置１０００Ｃを模式的に示す平面図である。液晶表示装置１０００Ｃは、アクティブマトリクス基板１００Ｃと、対向基板１１０と、液晶層（不図示）とを備える。図２１は、下側メタル層１２にハッチングを付した図である。図２２は、図２１中のＥ－Ｅ’線に沿った断面構造を示しており、図２３は、図２１中のＦ－Ｆ’線に沿った断面構造を示している。以下では、アクティブマトリクス基板１００Ｃが、実施形態１におけるアクティブマトリクス基板１００Ａと異なる点を中心に説明を行う。

　アクティブマトリクス基板１００Ｃは、ゲートメタル層１４の下に形成された下側メタル層１２と、ゲートメタル層１４と下側メタル層１２との間に形成された下側絶縁層１３とをさらに有する。

　複数の画素のそれぞれは、補助容量電極１２ａをさらに有する。補助容量電極１２ａは、下側メタル層１２を含み、第１透明電極２０ａと電気的に接続され、基板１１の法線方向から見たときドレイン延設部１８ａと重なる。ここでは、補助容量電極１２ａは、下側メタル層１２に含まれている。補助容量電極１２ａは、下側絶縁層１３およびゲート絶縁層１５を介してドレイン延設部１８ａに対向し、補助容量電極１２ａおよびドレイン延設部１８ａと、これらの間に位置する下側絶縁層１３およびゲート絶縁層１５とが補助容量ＣＳ２を構成している。なお、補助容量ＣＳ２は、基板１１の法線方向から見たとき補助容量電極１２ａとドレイン延設部１８ａとが重なっていなくても形成され得る。

　アクティブマトリクス基板１００Ｃは、各画素Ｐの液晶容量に電気的に接続されるように形成された補助容量として、補助容量ＣＳ１に加えて補助容量ＣＳ２を有するので、アクティブマトリクス基板１００Ａに比べて確保できる補助容量値が大きい。従って、アクティブマトリクス基板１００Ｃを備える液晶表示装置の表示品位をより効果的に向上させることができる。

　本発明者の試算によると、ゲート絶縁層１５（窒化珪素）の厚さが４１０ｎｍであり、下側絶縁層１３（窒化珪素）の厚さが４１０ｎｍである場合、アクティブマトリクス基板１００Ｃの補助容量ＣＳ１および補助容量ＣＳ２の容量値の和は、アクティブマトリクス基板１００Ａの補助容量ＣＳ１の容量値に比べておよそ２６ポイント増加し、凹部ＲＰｃを形成しない場合と比べて３７ポイント増加する。ここでは、凹部ＲＰｃの側面の、基板に平行な面に対する角度はおよそ７６．５°として試算を行った。

　補助容量電極１２ａは、ドレイン延設部１８ａと重なるように形成されている。補助容量電極１２ａは、表示に寄与しない領域（ここでは、ドレイン延設部１８ａに重なる領域）に主に設けられているので、補助容量電極１２ａを設けたことによる開口率の低下は抑制される。アクティブマトリクス基板１００Ｃは、液晶表示装置の開口率の低下を抑制しつつ、液晶表示装置の表示品位を向上させることができる。

　補助容量電極１２ａは、例えば以下の方法で第１透明電極２０ａと電気的に接続されている。下側メタル層１２は、補助容量電極１２ａと電気的に接続されている部分１２ｂをさらに有する。ここでは、部分１２ｂは、補助容量電極１２ａからソースバスラインＳをまたいで延設されている。複数の画素のそれぞれは、凹部ＲＰｃを有する。凹部ＲＰｃは、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）と、下側絶縁層１３に形成された穴１３ｈ１（ｔ）とによって構成されており、かつ、部分１２ｂに達する。第１透明電極２０ａは、凹部ＲＰｃ内で部分１２ｂと接触する。部分１２ｂは、基板１１の法線方向から見たとき、下側絶縁層１３に形成された穴１３ｈ１（ｔ）と重なる。

　アクティブマトリクス基板１００Ｃは、２層電極構造を有し、各画素に凹部ＲＰｃが設けられている。さらに、各画素において、凹部ＲＰｃはＴＦＴ１０に隣接して形成されている。ＴＦＴ１０の周辺の領域は、遮光層（ブラックマトリクス）で覆われることが多いので、凹部ＲＰｃを設けることによる開口率の低下が抑制される。アクティブマトリクス基板１００Ｃは、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。従って、アクティブマトリクス基板１００Ｃは、液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができる。

　下側メタル層１２は、ゲートメタル層１４の下に形成されている。下側メタル層１２は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。下側メタル層１２は、少なくとも金属材料から形成された層を含む。下側メタル層１２が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。下側メタル層１２は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、これらを含む合金、およびこれらの窒化物のいずれかで形成される。

　下側絶縁層１３は、下側メタル層１２とゲートメタル層１４との間に形成されている。下側絶縁層１３は、無機絶縁材料から形成される。下側絶縁層１３は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜、またはこれらの積層膜である。

　図示する例では補助容量電極１２ａは下側メタル層１２に含まれるが、補助容量電極は下側メタル層１２およびゲートメタル層１４を含んでいてもよい。特に、補助容量ＣＳ２に代えて、補助容量電極のゲートメタル層１４と、ドレイン延設部１８ａと、これらの間に位置するゲート絶縁層１５とによって補助容量を構成すると、補助容量を構成する誘電体層の厚さを小さくできるので、補助容量値を大きくすることができる。補助容量値を大きくする観点からは、補助容量電極の内、基板１１の法線方向から見たときドレイン延設部１８ａと重なる部分は、ゲートメタル層１４を含むことが好ましい。この場合、補助容量を構成する誘電体層の厚さを少なくとも部分的に小さくすることができるので、補助容量値を大きくすることができる。さらに、図示する例では、補助容量電極１２ａと、補助容量電極１２ａと接続されている部分１２ｂとは下側メタル層１２に含まれるが、これらをゲートメタル層１４で形成することによって、下側メタル層１２および下側絶縁層１３を省略することもできる。

　ただし、補助容量電極がゲートメタル層１４を含む場合は、以下の問題が生じることがある。ゲートメタル層１４で形成された補助容量電極と、ゲートバスラインＧとの間隙が小さいと、製造歩留りが低下することがある。本実施形態のアクティブマトリクス基板を有する液晶表示装置を２．６型（２．６インチ）のＦＨＤ（Full High Definition）パネルとすると、行方向の画素ピッチ（図１のＰｘ）は３０μｍ、列方向の画素ピッチ（図１のＰｙ）は１０μｍである。このとき、ゲートメタル層１４で形成された補助容量電極と、ゲートバスラインＧとの距離は、最も小さい箇所で例えばおよそ０．５μｍである。フォトリソグラフィプロセスにおいて一般的に用いられる条件や装置での分解能（形成できるパターンの最小寸法）を考慮すると、このような場合は製造歩留りが低下し得る。

　（実施形態４）
　本実施形態のアクティブマトリクス基板は、同一基板上に形成された酸化物半導体ＴＦＴ（酸化物半導体層を活性層として用いるＴＦＴ）と結晶質シリコンＴＦＴ（結晶質シリコン層を活性層として用いるＴＦＴ）とを備える。

　本実施形態のアクティブマトリクス基板は、各画素が有するＴＦＴ（「画素用ＴＦＴ」ということがある。）として、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴを有する。画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体が一体的に形成されている。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（「回路用ＴＦＴ」ということがある。）として、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。

　図２５および図２６に本実施形態のアクティブマトリクス基板１００Ｄを示す。図２５および図２６は、アクティブマトリクス基板１００Ｄの非表示領域Ｒ２の模式的な平面図および断面図である。図２６は、図２５中のＧ－Ｇ’線に沿った断面構造を示している。

　アクティブマトリクス基板１００Ｄの表示領域Ｒ１は、図２１、図２２および図２３を参照して説明した実施形態３のアクティブマトリクス基板１００Ｃの表示領域Ｒ１と基本的に同じ構造を有する。ただし、各画素Ｐが有するＴＦＴ１０（画素用ＴＦＴ１０）は、酸化物半導体ＴＦＴである。アクティブマトリクス基板１００Ｄの表示領域の説明において、図２１、図２２および図２３を参照することがある。

　図２５および図２６に示すように、アクティブマトリクス基板１００Ｄの非表示領域Ｒ２は、駆動回路が設けられる駆動回路形成領域Ｒｄを含む。駆動回路形成領域Ｒｄには、例えばゲートドライバ回路、検査回路などが設けられている。

　図２５および図２６に示すように、アクティブマトリクス基板１００Ｄにおいて、駆動回路形成領域Ｒｄには回路用ＴＦＴ１０Ｂとして結晶質シリコンＴＦＴ１０Ｂ（以下、「第２薄膜トランジスタ１０Ｂ」と称することがある。）が形成されている。アクティブマトリクス基板１００Ｄの表示領域Ｒ１の各画素には画素用ＴＦＴ１０として酸化物半導体ＴＦＴ１０（以下、「第１薄膜トランジスタ１０」と称することがある。）が形成されている。

　アクティブマトリクス基板１００Ｄは、基板１１と、基板１１上に形成された第１薄膜トランジスタ１０と、基板１１上に形成された第２薄膜トランジスタ１０Ｂとを備えている。第２薄膜トランジスタ１０Ｂは、結晶質シリコンを主として含む活性領域を有している。第１薄膜トランジスタ１０は、酸化物半導体を主として含む活性領域を有している。第２薄膜トランジスタ１０Ｂおよび第１薄膜トランジスタ１０は、基板１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。

　図２６に示すように、第２薄膜トランジスタ１０Ｂは、基板１１上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）８と、結晶質シリコン半導体層８を覆う下側絶縁層１３と、下側絶縁層１３上に設けられ、下側絶縁層１３を介して結晶質シリコン半導体層８に重なるように形成されたゲート電極１４ｇＢと、ゲート電極１４ｇＢを覆う絶縁層１５（ゲート絶縁層１５）と、結晶質シリコン半導体層８に接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢとを有している。

　結晶質シリコン半導体層８は、チャネルが形成される領域（「活性領域」または「チャネル領域」という。）８ｃと、活性領域の両側にそれぞれ位置するソース領域８ｓおよびドレイン領域８ｄとを有している。この例では、結晶質シリコン半導体層８のうち、下側絶縁層１３を介してゲート電極１４ｇＢと重なる部分が活性領域８ｃとなる。

　下側絶縁層１３のうち結晶質シリコン半導体層８とゲート電極１４ｇＢとの間に位置する部分は、第２薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する。

　ゲート電極１４ｇＢは、ゲートメタル層１４に含まれる。

　ソース電極１８ｓＢおよびドレイン電極１８ｄＢは、ソースメタル層１８に含まれる。ソース電極１８ｓＢおよびドレイン電極１８ｄＢは、それぞれ、ソース領域８ｓおよびドレイン領域８ｄにそれぞれ接続されている。ソース電極１８ｓＢおよびドレイン電極１８ｄＢは、ゲート電極１４ｇＢおよび結晶質シリコン半導体層８を覆う層間絶縁膜（ここではゲート絶縁層１５）上に設けられ、層間絶縁膜（ゲート絶縁層１５）および下側絶縁層１３に形成されたコンタクトホールＣＨ＿ｓ内およびＣＨ＿ｄ内で結晶質シリコン半導体層８と接続されていてもよい。

　第２薄膜トランジスタ１０Ｂは、層間絶縁層１９で覆われている。第２薄膜トランジスタ１０Ｂ上に、無機絶縁層２１が形成されていてもよい。

　第１薄膜トランジスタ１０は、図２３に示すアクティブマトリクス基板１００Ｃの画素用ＴＦＴ１０と同じ構造を有しているので説明を省略する。

　図示する例では、第２薄膜トランジスタ１０Ｂは、ゲート電極１４ｇＢと基板１１との間に結晶質シリコン半導体層８が配置されたトップゲート構造を有している。一方、第１薄膜トランジスタ１０は、酸化物半導体層１６と基板１１との間にゲート電極１４ｇが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１１上に、２種類の薄膜トランジスタ１０および１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。

　第２薄膜トランジスタ１０Ｂおよび第１薄膜トランジスタ１０のＴＦＴ構造は上記に限定されない。例えば、第２薄膜トランジスタ１０Ｂは、下側メタル層１２に含まれるゲート電極をさらに有していてもよい（ダブルゲート構造）。

　第１薄膜トランジスタ１０のゲート絶縁膜であるゲート絶縁層１５は、第２薄膜トランジスタ１０Ｂが形成される領域まで延設され、第２薄膜トランジスタ１０Ｂのゲート電極１４ｇＢおよび結晶質シリコン半導体層８を覆う層間絶縁膜として機能してもよい。このように第２薄膜トランジスタ１０Ｂの層間絶縁膜と第１薄膜トランジスタ１０のゲート絶縁膜とが同一の層（ここではゲート絶縁層１５）内に形成されている場合、ゲート絶縁層１５は積層構造を有していてもよい。

　第２薄膜トランジスタ１０Ｂのゲート電極１４ｇＢと、第１薄膜トランジスタ１０のゲート電極１４ｇとは、ここでは同一層内（ゲートメタル層１４内）に形成されている。また、第２薄膜トランジスタ１０Ｂのソース電極１８ｓＢおよびドレイン電極１８ｄＢと、第１薄膜トランジスタ１０のソース電極１８ｓおよびドレイン電極１８ｄとは、ここでは同一の層内（ソースメタル層１８内）に形成されている。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。

　アクティブマトリクス基板１００Ｄは、２層電極構造を有し、各画素に凹部ＲＰｃが設けられている。さらに、各画素において、凹部ＲＰｃはＴＦＴ１０に隣接して形成されている。ＴＦＴ１０の周辺の領域は、遮光層（ブラックマトリクス）で覆われることが多いので、凹部ＲＰｃを設けることによる開口率の低下が抑制される。アクティブマトリクス基板１００Ｄは、液晶表示装置の開口率の低下を抑制しつつ、補助容量値を確保することができる。従って、アクティブマトリクス基板１００Ｄは、液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができる。

　アクティブマトリクス基板１００Ｄは、各画素Ｐの液晶容量に電気的に接続されるように形成された補助容量として、補助容量ＣＳ１に加えて補助容量ＣＳ２を有するので、アクティブマトリクス基板１００Ａに比べて確保できる補助容量値が大きい。従って、アクティブマトリクス基板１００Ｄを備える液晶表示装置の表示品位をより効果的に向上させることができる。また、補助容量電極１２ａは、表示に寄与しない領域に主に設けられているので、アクティブマトリクス基板１００Ｄは、液晶表示装置の開口率の低下を抑制しつつ、液晶表示装置の表示品位を向上させることができる。

　アクティブマトリクス基板１００Ｄは、基板１１と結晶質シリコン半導体層８との間に絶縁層をさらに有していてもよい。基板１１と結晶質シリコン半導体層８との間に形成された絶縁層は、表示領域Ｒ１および非表示領域Ｒ２に形成されていてもよい。

　結晶質シリコン半導体層８は、下側メタル層１２と下側絶縁層１３との間に形成されていてもよいし、下側メタル層１２の下に形成されていてもよい。

　・変形例１
　図２７、図２８、図２９および図３０を参照しながら、本実施形態の変形例１のアクティブマトリクス基板を説明する。

　図２７、図２８、図２９および図３０に本実施形態の変形例１のアクティブマトリクス基板１００Ｄ１を示す。図２７および図２８は、アクティブマトリクス基板１００Ｄ１の非表示領域Ｒ２の模式的な平面図および断面図である。図２８は、図２７中のＨ－Ｈ’線に沿った断面構造を示している。図２９および図３０は、アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１を模式的に示す断面図である。

　アクティブマトリクス基板１００Ｄ１は、図２７および図２８に示すように、基板１１の法線方向から見たとき、回路用ＴＦＴ１０Ｂ（第２薄膜トランジスタ１０Ｂ）の結晶質シリコン半導体層８のチャネル領域８ｃを覆うように形成されている下側遮光部１２ｃをさらに有する点において、アクティブマトリクス基板１００Ｄと異なる。下側遮光部１２ｃは、下側メタル層１２に含まれ、島状に形成されている。

　このような構造を有するアクティブマトリクス基板１００Ｄ１においても、アクティブマトリクス基板１００Ｄと同様の効果を得ることができる。

　アクティブマトリクス基板１００Ｄ１において、下側遮光部１２ｃは、結晶質シリコン半導体層８の遮光膜として機能し、バックライト光が結晶質シリコン半導体層８に入射することを抑制できる。

　一般に、半導体層に光が照射されて光吸収が起こると、光電効果により、伝導帯に電子が励起され、かつ、荷電子帯に正孔が励起されて、電子－正孔対が生成される。従って、半導体層のチャネル領域に光が照射されると、電子－正孔対に起因した光電流が発生し、ＴＦＴのリーク電流が増大する結果、クロストークやコントラスト比の低下などを引き起こしてしまう。特に、高精細な液晶表示装置では、この問題が生じやすい。液晶表示装置の高精細化が進むにつれて、画素開口率（表示領域に占める画素開口部の総面積の比率）が小さくなるので、十分な表示輝度を得ることが難しくなる傾向にある。従って、表示輝度を高めるために、バックライトの輝度を高めることが多いためである。

　アクティブマトリクス基板１００Ｄ１は、結晶質シリコン半導体層８の遮光膜として機能する下側遮光部１２ｃを有するので、上記問題が起こることを抑制できるという利点を有する。

　ただし、以下で説明するように、アクティブマトリクス基板１００Ｄ１の各画素において形成される第２補助容量ＣＳ２ｂは、アクティブマトリクス基板１００Ｄの第２補助容量ＣＳ２に比べて、容量値が小さい。

　アクティブマトリクス基板１００Ｄ１は、下側絶縁層１３と、下側メタル層１２との間に形成されたさらなる絶縁層９を有する。半導体層８は、さらなる絶縁層９と、下側絶縁層１３との間に形成されている。

　アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１の構造について、図２９および図３０を参照して説明する。

　図２９および図３０は、アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１の断面構造を示しており、それぞれ、図２２および図２３に示すアクティブマトリクス基板１００Ｃの表示領域Ｒ１の断面構造に対応する図である。図２９および図３０に示すように、アクティブマトリクス基板１００Ｄ１の表示領域Ｒ１の構造は、下側絶縁層１３と、下側メタル層１２との間に形成されたさらなる絶縁層９を有する点において、アクティブマトリクス基板１００Ｄの表示領域Ｒ１の構造（図２２および図２３参照）と異なる。

　アクティブマトリクス基板１００Ｄ１の各画素において、補助容量電極１２ａおよびドレイン延設部１８ａと、これらの間に位置するゲート絶縁層１５、下側絶縁層１３およびさらなる絶縁層９とが第２補助容量ＣＳ２ｂを構成している。

　第２補助容量ＣＳ２ｂは、アクティブマトリクス基板１００Ｄが有する第２補助容量ＣＳ２に比べて、補助容量を構成する誘電体層の厚さが大きいので、補助容量値が小さい。

　また、アクティブマトリクス基板１００Ｄ１の各画素において、複数の画素のそれぞれは、凹部ＲＰｄ１を有する。凹部ＲＰｄ１は、層間絶縁層１９に形成された穴１９ｈ１（ｔ）と、ゲート絶縁層１５に形成された穴１５ｈ１（ｔ）と、下側絶縁層１３に形成された穴１３ｈ１（ｔ）と、さらなる絶縁層９に形成された穴９ｈ１（ｔ）とによって構成されており、かつ、部分１２ｂに達する。第１透明電極２０ａは、凹部ＲＰｄ１内で部分１２ｂと接触する。部分１２ｂは、基板１１の法線方向から見たとき、さらなる絶縁層９に形成された穴９ｈ１（ｔ）と重なる。

　・変形例２
　本実施形態の変形例２のアクティブマトリクス基板は、表示領域においてアクティブマトリクス基板１００Ｄと同じ構造を有する点において、本実施形態の変形例１のアクティブマトリクス基板１００Ｄ１と異なる。すなわち、変形例２のアクティブマトリクス基板の非表示領域はさらなる絶縁層９を有するが、表示領域はさらなる絶縁層９を有しない。変形例２のアクティブマトリクス基板の非表示領域は、図２７および図２８に示す構造と実質的に同じ構造を有し、変形例２のアクティブマトリクス基板の表示領域は、図２２および図２３に示す構造と実質的に同じ構造を有する。

　このような構造を有するアクティブマトリクス基板においても、アクティブマトリクス基板１００Ｄおよびアクティブマトリクス基板１００Ｄ１と同様の効果を得ることができる。

　変形例２のアクティブマトリクス基板は、アクティブマトリクス基板１００Ｄが有する第２補助容量ＣＳ２の容量値と同じ値の容量値を有する第２補助容量を形成することができる点において、変形例１のアクティブマトリクス基板１００Ｄ１に比べて有利である。

　本発明の実施形態によると、液晶表示装置の開口率の低下を抑制しつつ、表示品位を向上させることができる。本発明の実施形態によるアクティブマトリクス基板および液晶表示装置は、例えば高精細な液晶表示装置に好適に用いられる。

　８　　　半導体層
　８ｃ　　チャネル領域（活性領域）
　８ｄ　　ドレイン領域
　８ｓ　　ソース領域
　９　　　絶縁層
　１０　　ＴＦＴ（画素用ＴＦＴ）（第１薄膜トランジスタ）
　１０Ｂ　回路用ＴＦＴ（第２薄膜トランジスタ）
　１１　　基板
　１２　　下側メタル層
　１２ａ　補助容量電極
　１２ｃ　下側遮光部
　１３　　下側絶縁層
　１３ｈ１　　穴
　１４　　ゲートメタル層
　１４ｇ、１４ｇＢ　　ゲート電極
　１５　　ゲート絶縁層
　１５ｈ１、１５ｈ１Ａ、１５ｈ１Ｂ　　穴
　１６　　半導体層
　１６ｃ　チャネル領域（活性領域）
　１６ｄ　ドレイン領域
　１６ｓ　ソース領域
　１８　　ソースメタル層
　１８ａ　ドレイン延設部
　１８ｄ、１８ｄＢ　　ドレイン電極
　１８ｓ、１８ｓＢ　　ソース電極
　１９　　層間絶縁層
　１９ｈ１、１９ｈ１Ａ、１９ｈ１Ｂ　　穴
　２０　　第１透明導電層
　２０ａ　第１透明電極（共通電極）
　２０ｈ　開口部
　２１　　無機絶縁層
　２１ｈ２　　開口部
　２２　　第２透明導電層
　２２ａ　　第２透明電極（画素電極）
　２４　　上側メタル層
　１００Ａ　　アクティブマトリクス基板
　１００Ａ１、１００Ａ２、１００Ａ３、１００Ａ４　　アクティブマトリクス基板
　１００Ｂ、１００Ｂ１、１００Ｂ２　　アクティブマトリクス基板
　１００Ｃ、１００Ｄ、１００Ｄ１　　アクティブマトリクス基板
　５００　　アクティブマトリクス基板
　１１０、５１０　　対向基板
　１１２　　ブラックマトリクス
　１１２ａ　第１遮光部
　１１２ｂ　第２遮光部
　１１２ｏ　開口部
　１１４　　柱状スペーサ
　１２０　　液晶層
　１３０ａ、１３０ｂ配向膜
　１４０、１４０Ａ、１４０Ｂ　　ゲートドライバ回路（ゲートドライバ）
　１５０　　ソースドライバ回路（ソースドライバ）
　１０００Ａ、１０００Ａ１、１０００Ｃ　　液晶表示装置
　１５００　　液晶表示装置
　ＣＨ　　コンタクトホール
　ＣＳ１、ＣＳ２、ＣＳ２ｂ　　補助容量
　Ｇ　　ゲートバスライン
　Ｒ１　　表示領域
　Ｒ２　　非表示領域
　Ｒｄ　　駆動回路形成領域
　ＲＰａ、ＲＰａ１、ＲＰａ２、ＲＰａ３、ＲＰａ４Ａ　　凹部
　ＲＰａ４Ｂ、ＲＰｃ、ＲＰｄ１　　凹部
　Ｓ　　　ソースバスライン

Claims

　複数の行および複数の列を有するマトリクス状に配列された複数の画素を有するアクティブマトリクス基板であって、
　それぞれが、前記複数の画素のいずれか１つに関連付けられた複数の第１ＴＦＴと、第１方向に延びる複数のゲートバスラインと、前記第１方向と異なる第２方向に延びる複数のソースバスラインとを有し、
　前記複数の画素は、複数のカラー表示画素を構成しており、前記複数のカラー表示画素のそれぞれは、前記第２方向に沿って隣接する少なくとも３つの画素を含み、
　基板と、
　前記基板に支持され、前記複数の第１ＴＦＴが有する第１ゲート電極、第１ソース電極および第１ドレイン電極のうちの第１ゲート電極と、前記複数のゲートバスラインとを含むゲートメタル層と、
　前記ゲートメタル層上に形成されたゲート絶縁層と、
　前記ゲート絶縁層上に形成され、前記第１ソース電極、前記第１ドレイン電極および前記複数のソースバスラインを含むソースメタル層と、
　前記ソースメタル層上に形成された層間絶縁層と、
　前記層間絶縁層上に形成された第１透明導電層と、
　前記第１透明導電層上に形成された無機絶縁層と、
　前記無機絶縁層上に形成された第２透明導電層と
を有し、
　前記複数の画素のそれぞれは、
　　前記層間絶縁層に形成された穴を含む少なくとも１つの凹部と、
　　前記第１透明導電層に含まれ、前記層間絶縁層上および前記少なくとも１つの凹部内に形成された第１透明電極と、
　　前記第２透明導電層に含まれ、前記第１ドレイン電極と電気的に接続された第２透明電極と
を有し、
　前記第２透明電極は、前記少なくとも１つの凹部の側面および底面に沿って、前記無機絶縁層を介して前記第１透明電極と対向するように形成されている、アクティブマトリクス基板。
　前記複数の画素のそれぞれは、前記層間絶縁層および前記無機絶縁層に形成され、前記第１ドレイン電極から延設されたドレイン延設部に達するコンタクトホールをさらに有する、請求項１に記載のアクティブマトリクス基板。
　前記コンタクトホールの側面の前記基板に平行な面に対する角度は、前記少なくとも１つの凹部の側面の前記基板に平行な面に対する角度よりも小さい、請求項２に記載のアクティブマトリクス基板。
　前記第１透明導電層または前記第２透明導電層と直接接し、金属を含む上側メタル層をさらに有し、
　前記上側メタル層は、前記基板の法線方向から見たとき、前記少なくとも１つの凹部を覆う第１部分を含む、請求項２または３に記載のアクティブマトリクス基板。
　前記上側メタル層は、前記基板の法線方向から見たとき、前記第１ＴＦＴの半導体層のチャネル領域を覆う第２部分をさらに含む、請求項４に記載のアクティブマトリクス基板。
　前記上側メタル層は、前記第１透明導電層と直接接し、前記基板の法線方向から見たとき前記コンタクトホールと重ならない、請求項４または５に記載のアクティブマトリクス基板。
　前記ゲートメタル層の下に形成された下側メタル層と、
　前記ゲートメタル層と前記下側メタル層との間に形成された下側絶縁層と
をさらに有し、
　前記複数の画素のそれぞれは、前記下側メタル層を含む補助容量電極であって、前記第１透明電極と電気的に接続され、前記基板の法線方向から見たとき前記ドレイン延設部と重なる補助容量電極をさらに有する、請求項２から６のいずれかに記載のアクティブマトリクス基板。
　前記複数の画素のそれぞれは、前記下側メタル層に含まれる第３部分であって、前記補助容量電極と電気的に接続されている第３部分をさらに有し、
　前記少なくとも１つの凹部は、前記ゲート絶縁層に形成された穴および前記下側絶縁層に形成された穴をさらに含み、かつ、前記第３部分に達する、請求項７に記載のアクティブマトリクス基板。
　前記複数の画素以外の領域に配置された第２ＴＦＴをさらに有し、
　前記第２ＴＦＴは、
　　前記基板上に形成された第２半導体層と、
　　前記第２半導体層上に形成された前記下側絶縁層と、
　　前記ゲートメタル層に含まれ、前記下側絶縁層を介して前記第２半導体層に重なるように形成された第２ゲート電極と、
　　前記第２ゲート電極を覆う前記ゲート絶縁層と、
　　前記ソースメタル層に含まれ、前記第２半導体層に接続された第２ソース電極および第２ドレイン電極と
を有する、請求項７または８に記載のアクティブマトリクス基板。
　前記下側メタル層は、前記基板の法線方向から見たとき、少なくとも前記第２半導体層のチャネル領域を覆うように形成されている下側遮光部をさらに含む、請求項９に記載のアクティブマトリクス基板。
　前記複数の第１ＴＦＴは、前記ゲート絶縁層上に形成された第１半導体層を有し、前記第１半導体層は酸化物半導体を含み、前記第２半導体層は結晶質シリコンを含む、請求項９または１０に記載のアクティブマトリクス基板。
　前記複数の画素のそれぞれにおいて、前記少なくとも１つの凹部は前記第１ＴＦＴに隣接して形成されている、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
　前記層間絶縁層は、１μｍ以上４μｍ以下の厚さを有する有機絶縁層を含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
　前記少なくとも１つの凹部の側面の前記基板に平行な面に対する角度は７０°以上である、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
　前記少なくとも１つの凹部は、前記ゲート絶縁層に形成された穴をさらに含む、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
　前記複数の画素のうち、前記第２方向に隣接する２つの画素は、互いに異なる前記ソースバスラインに関連付けられている、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
　請求項１から１６のいずれかに記載のアクティブマトリクス基板と、
　前記アクティブマトリクス基板に対向するように配置された対向基板と、
　前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と
を備える、液晶表示装置。
　前記第２透明電極は画素電極として機能し、前記対向基板は前記第２透明電極と対向する対向電極を有する、請求項１７に記載の液晶表示装置。
　前記第２透明電極は少なくとも１つのスリットを有し、前記第２透明電極は画素電極として機能し、前記第１透明電極は共通電極として機能する、請求項１７に記載の液晶表示装置。