JP6101357B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
アクティブマトリクス基板は、画素毎にスイッチング素子として、例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするアモルファスシリコンＴＦＴや、多結晶シリコン膜などの結晶質シリコン膜を活性層とする結晶質シリコンＴＦＴが広く用いられている。
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。画素用ＴＦＴと、駆動回路を構成するＴＦＴ（回路用ＴＦＴ）とは、同じ半導体膜を用いて形成され得る。この半導体膜としては、例えば、電界効果移動度の高い多結晶シリコン膜が用いられる。
また、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体として、インジウム、ガリウム、亜鉛および酸素を主成分とするＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いることも提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。従って、酸化物半導体膜を用いて、画素用ＴＦＴおよび回路用ＴＦＴを同一基板上に一体的に形成することも可能である。
しかしながら、多結晶シリコン膜および酸化物半導体膜の何れを用いても、画素用ＴＦＴおよび回路用ＴＦＴの両方に要求される特性を十分に満足することは困難である。
これに対し、特許文献１は、画素用ＴＦＴとして酸化物半導体ＴＦＴ、回路用ＴＦＴとして非酸化物半導体膜を活性層とするＴＦＴ（例えば結晶質シリコンＴＦＴ）を備えたアクティブマトリクス型の液晶パネルを開示している。特許文献１の液晶パネルでは、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴは、同一の基板上に形成されている。特許文献１には、画素用ＴＦＴとして酸化物半導体ＴＦＴを用いることにより、表示ムラを抑制できること、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いることにより、高速駆動が可能になることが記載されている。
特開２０１０−３９１０号公報
近年、スマートフォンなどを含む液晶パネルには、さらなる高精細化、狭額縁化および消費電力の低減が求められている。「狭額縁化」とは、駆動回路に要する面積を縮小して、表示領域以外の領域（額縁領域）を縮小することをいう。本発明者が検討したところ、特許文献１に開示された構成では、液晶パネルのさらなる高精細化や狭額縁化に対応することが困難な場合がある。また、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを一体的に形成するため、これらのＴＦＴにそれぞれ要求される特性を確保することが難しい場合もある。詳細は後述する。
本発明の一実施形態は、上記事情に鑑みてなされたものであり、さらなる高精細化や狭額縁化を実現可能な半導体装置およびその製造方法を提供する。
本発明による一実施形態の半導体装置は、基板と、前記基板に支持され、結晶質シリコンを主として含む第１活性領域を有する第１薄膜トランジスタと、前記基板に支持され、結晶質部分を有する酸化物半導体を主として含む第２活性領域を有する第２薄膜トランジスタとを備える。
ある実施形態において、前記第１活性領域を含む層と、前記第２活性領域を含む層とは別層に設けられており、これらの層の間に介在する絶縁層をさらに備え、前記基板の法線方向から見たとき、前記絶縁層は、前記第１活性領域および前記第２活性領域の両方と重なっており、前記絶縁層は、水素を供給可能な水素供与性の層と、前記水素供与性の層よりも前記第２活性領域側に位置する、酸素を供給可能な酸素供与性の層とを含む積層構造を有している。
ある実施形態において、前記第１薄膜トランジスタを覆う第１層間絶縁膜をさらに備え、前記絶縁層は、前記第１層間絶縁膜と、前記第２薄膜トランジスタのゲート絶縁膜とを含む。
ある実施形態において、前記絶縁層の前記水素供与性の層は、窒化珪素を主として含み、前記酸素供与性の層は、酸化珪素を主として含む。
ある実施形態において、前記第１薄膜トランジスタのゲート電極と、前記第２薄膜トランジスタのゲート電極とは、同一層内に形成されている。
ある実施形態において、前記第１薄膜トランジスタのソース電極およびドレイン電極と、前記第２薄膜トランジスタのソース電極およびドレイン電極とは、同一の層内に形成されている。
ある実施形態において、前記第１薄膜トランジスタはトップゲート構造を有し、前記第２薄膜トランジスタはボトムゲート構造を有する。
ある実施形態において、複数の画素を有する表示領域と、前記表示領域以外の領域に設けられ、駆動回路を有する駆動回路形成領域とをさらに備え、前記第１薄膜トランジスタは、前記駆動回路形成領域において、前記駆動回路を構成し、前記第２薄膜トランジスタは、前記表示領域の各画素に配置されている。
ある実施形態において、前記駆動回路は、ソース切替回路を含む。
ある実施形態において、前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
ある実施形態において、前記結晶質シリコンは多結晶シリコンである。
本発明による一実施形態の半導体装置の製造方法は、第１薄膜トランジスタと第２薄膜トランジスタとを備える半導体装置の製造方法であって、絶縁表面を有する基板上に、前記第１薄膜トランジスタの活性領域となる部分を含む結晶質シリコン層を形成する工程（Ａ）と、結晶質シリコン層の上に、第１の絶縁層を形成する工程（Ｂ）と、前記第１の絶縁層上に、前記第１および第２薄膜トランジスタのゲート電極を形成する工程（Ｃ）と、前記第１および第２薄膜トランジスタの前記ゲート電極を覆う第２の絶縁層を形成する工程（Ｄ）と、前記第２の絶縁層上に、前記第２薄膜トランジスタの活性領域となる部分を含む非晶質酸化物半導体層を形成する工程（Ｅ）と、加熱処理により、前記第２の絶縁層から前記結晶質シリコン層に水素を供給して前記結晶質シリコン層の水素化を行うとともに、前記非晶質酸化物半導体層を結晶化して結晶質部分を有する酸化物半導体層を得る工程（Ｆ）と、前記結晶質シリコン層と接続された、前記第１薄膜トランジスタのソース電極およびドレイン電極と、前記結晶質部分を有する酸化物半導体層と接続された、前記第２薄膜トランジスタのソース電極およびドレイン電極とを形成する工程（Ｇ）とを包含する。
ある実施形態において、前記工程（Ｄ）では、前記第２の絶縁層として、水素を供給可能な水素供与性の層と、前記水素供与性の層の上に配置された、酸素を供給可能な酸素供与性の層とを含む積層膜を形成する。
ある実施形態において、前記水素供与性の層は、窒化珪素を主として含む層であり、前記酸素供与性の層は、酸化珪素を主として含む層である。
ある実施形態において、前記第１の絶縁層は、前記第１薄膜トランジスタのゲート絶縁膜を含み、前記第２の絶縁層は、前記第１薄膜トランジスタを覆う層間絶縁膜と、前記第２薄膜トランジスタのゲート絶縁膜とを含む。
ある実施形態において、前記工程（Ａ）は、非晶質シリコン膜を形成する工程と、レーザー照射により前記非晶質シリコン膜を結晶化させる工程とを含む。
ある実施形態において、前記工程（Ａ）は、非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の少なくとも一部に金属触媒を添加する工程と、前記金属触媒が添加された非晶質シリコン膜の加熱処理を行うことにより、前記非晶質シリコン膜の少なくとも一部を結晶化させる工程とを含む。
ある実施形態において、前記工程（Ｇ）の後、第３の絶縁層を形成する工程（Ｈ）と、前記第３の絶縁層の上に有機系の平坦化膜を形成する工程（Ｉ）と、前記平坦化膜の上に画素電極を形成する工程（Ｊ）とをさらに包含し、前記画素電極は、前記第３の絶縁層および前記平坦化膜に設けられた開口内で、前記第２薄膜トランジスタのソース電極またはドレイン電極に接続されている。
ある実施形態において、一回のフォトリソ工程で、前記第３の絶縁層および前記平坦化膜に前記開口を形成する工程をさらに含む。
ある実施形態において、前記工程（Ｉ）と前記工程（Ｊ）との間に、コモン電極を形成する工程と、前記コモン電極の上に第４の絶縁膜を形成する工程とをさらに包含する。
ある実施形態において、前記工程（Ｉ）の後に、第４の絶縁膜を形成する工程と、前記第４の絶縁膜の上にコモン電極を形成する工程とをさらに包含する。
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
本発明の一実施形態によると、従来よりも高精細で、額縁領域の小さい半導体装置を実現し得る。
本発明による第１の実施形態の半導体装置１００における第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを例示する模式的な断面図である。 本発明による第１の実施形態の半導体装置（アクティブマトリクス基板）２００を例示する模式的な平面図である。 本発明による第１の実施形態の半導体装置（アクティブマトリクス基板）２００を例示する模式的な断面図である。 非晶質酸化物半導体ＴＦＴのみを用いた、参考例のアクティブマトリクス基板２０００を例示する平面図である。 （ａ）〜（ｅ）は、それぞれ、第１の実施形態のアクティブマトリクス基板２００の製造工程を説明する模式的な工程断面図である。 （ａ）〜（ｃ）は、それぞれ、第１の実施形態のアクティブマトリクス基板２００の製造工程を説明する模式的な工程断面図である。 （ａ）および（ｂ）は、それぞれ、ポリシリコンＴＦＴおよび非晶質酸化物半導体ＴＦＴの従来の製造工程を例示する図であり、（ｃ）は、第１の実施形態における第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂの製造工程を例示する図である。 本発明による第２の実施形態の半導体装置（アクティブマトリクス基板）３００を例示する模式的な断面図である。 （ａ）〜（ｅ）は、それぞれ、第２の実施形態のアクティブマトリクス基板３００の製造工程を説明する模式的な工程断面図である。 （ａ）〜（ｃ）は、それぞれ、第２の実施形態のアクティブマトリクス基板３００の製造工程を説明する模式的な工程断面図である。 第１の実施形態におけるＳＳＤ回路の構成を説明するための図である。 ゲートバスラインに入力される信号波形および各スイッチング制御信号線に入力される信号波形を例示する図である。 本発明による他の実施形態の半導体装置（アクティブマトリクス基板）を例示する模式的な断面図である。
液晶パネルの用途にもよるが、液晶パネルには、（１）超高精細、（２）狭額縁および（３）低消費電力が求められている。これらの要求をバランスよく満たすことの可能なパネル構造について、本発明者が検討した結果、以下のような知見を得た。
ドライバモノリシックのアクティブマトリクス基板を用いた液晶パネルにおいて、画素用ＴＦＴおよび回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると（「結晶質シリコン液晶パネル」と称する。）、額縁領域を狭くでき、かつ、高精細な液晶パネルを構成できる。しかしながら、液晶パネルを例えば６０Ｈｚで駆動させる必要があり、消費電力を低く抑えることが困難となる。
一方、画素用ＴＦＴおよび回路用ＴＦＴとして非晶質酸化物半導体ＴＦＴを用いた液晶パネル（「非晶質酸化物半導体液晶パネル」と称する。）では、消費電力を低くできる。画素用ＴＦＴとして非晶質酸化物半導体ＴＦＴを用いると、非晶質酸化物半導体のオフリーク電流が小さい（ポリシリコンの１／１０００、アモルファスシリコンの１／１００程度）ので、静止画像を表示する際に、例えば１Ｈｚで駆動（５９／６０秒間休止）させることが可能となり、画像表示に必要な電力を低減できるからである。また、透過率を向上でき、タッチパネルとの親和性も高いため、高精細な液晶パネルを構成し得る。しかしながら、回路用ＴＦＴとしても非晶質酸化物半導体ＴＦＴを用いているので、額縁領域を小さくすることは困難である。非晶質酸化物半導体は、結晶質シリコンよりも移動度が低く、例えば低温ポリシリコンの移動度１００ｃｍ2／Ｖｓに対し、非晶質酸化物半導体である非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の移動度は２０ｃｍ2／Ｖｓ程度である。このため、駆動回路において必要な電流を確保するために素子面積が大きくなり、その結果、回路面積が大きくなって、液晶パネルの額縁領域が大きくなる。
このように、結晶質シリコンＴＦＴと非晶質酸化物半導体ＴＦＴとには、それぞれ、一長一短があり、液晶パネルに対する上記の要求を高次元でバランスよく満足した液晶パネルを実現することは困難である。
これに対し、特許文献１に開示されているように、画素用ＴＦＴとして非晶質酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、結晶質シリコンＴＦＴのみを用いた場合よりも消費電力を抑えることが可能になる。しかしながら、本発明者が検討したところ、非晶質酸化物半導体の移動度が十分に高くないため、次のような問題が生じ得る。各画素において、非晶質酸化物半導体ＴＦＴの素子面積をさらに縮小することは難しく、さらなる高精細化の要求に対応できない可能性がある。また、画素に所定の電荷を供給するために要する時間をさらに短縮することが困難である。このため、例えばソースバスラインへの信号を入力するソース切替回路（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ、以下「ＳＳＤ」）回路を駆動回路に採用することができないので、ＳＳＤ回路を利用して狭額縁化を図ることは難しい。この結果、特に端子側の額縁領域の面積を縮小できない可能性がある。
本発明者は、上記の知見に基づいて検討を重ねた。この結果、画素用ＴＦＴにおける酸化物半導体層を結晶化させることにより、低消費電力を確保しつつ、さらなる高精細化を実現できることを見出した。また、結晶化した酸化物半導体層（以下、「結晶質酸化物半導体層」と略する。）を用いると、移動度の向上により、ＳＳＤ回路の書き込み時間内に画素を充電することができる。従って、ＳＳＤ回路を利用して額縁領域を従来よりも狭くすることも可能になる。
また、本発明者がさらに検討を重ねた結果、結晶質酸化物半導体を用いたＴＦＴ（結晶質酸化物半導体ＴＦＴ）と結晶質シリコンＴＦＴとに共通する絶縁層を用いる場合、この絶縁層は、結晶質シリコンＴＦＴおよび結晶質酸化物半導体ＴＦＴの特性および信頼性を確保する上で重要な機能を果たしていることが分かった。所定の構造を有する絶縁層を用いると、結晶質シリコンＴＦＴおよび結晶質酸化物半導体ＴＦＴの活性層の特性劣化を抑制することが可能になる。なお、特許文献１には、２種類のＴＦＴに共通して使用される絶縁層の材料や構造について何ら記載されていない。
本発明による一実施形態の半導体装置の概略は以下のとおりである。
本発明による一実施形態の半導体装置は、同一基板上に、結晶質シリコンＴＦＴと結晶質酸化物半導体ＴＦＴとを備える。このような構成により、各ＴＦＴに要求される特性に応じて、結晶質酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを使い分けることが可能になる。結晶質シリコンＴＦＴを例えば回路素子として使用することにより、回路面積を低減できる。また、結晶質酸化物半導体を用いたＴＦＴを使用することにより、消費電力を低減しつつ、より高精細な半導体装置を実現することが可能になる。さらに、例えば液晶パネルのアクティブマトリクス基板に適用する場合、ＳＳＤ回路を利用して、額縁領域をさらに縮小することが可能になる。
なお、本明細書では、「結晶質シリコンＴＦＴ」とは、結晶質シリコンを主に含む活性領域（チャネルが形成される領域）を有するＴＦＴを指し、例えば結晶質シリコンＴＦＴ、単結晶シリコンＴＦＴなどを含む。「結晶質酸化物半導体ＴＦＴ」は、結晶質部分を有する酸化物半導体を主として含む活性領域を有するＴＦＴを指す。「結晶質部分を有する酸化物半導体」とは、例えば非晶質酸化物半導体膜を部分的に結晶化させた膜を含む。
結晶質シリコンＴＦＴの活性領域を含む層（活性層）と、結晶質酸化物半導体ＴＦＴの活性層とは別層に設けられており、これらの層の間に介在する絶縁層は、基板の法線方向から見たとき、結晶質シリコンＴＦＴおよび結晶質酸化物ＴＦＴの活性層の両方と重なるように配置されていてもよい。絶縁層は、水素を供給可能な水素供与性の層と、水素供与性の層よりも結晶質酸化物半導体層側に位置する、酸素を供給可能な酸素供与性の層とを含む積層構造を有していてもよい。これにより、水素供与性の層によって結晶質シリコンＴＦＴの活性層に生じる結晶欠陥を低減できるとともに、酸素供与性の層によって結晶質酸化物半導体層の酸素欠損に起因する劣化を抑制することが可能となる。
（第１の実施形態）
以下、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された結晶質酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えていればよく、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などを広く含む。
図１は、半導体装置１００の模式的な断面図であり、半導体装置１００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）１０Ａおよび結晶質酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）１０Ｂの断面構造を示している。
半導体装置１００は、基板１１と、基板１１に支持された第１薄膜トランジスタ１０Ａと、基板１１に支持された第２薄膜トランジスタ１０Ｂとを備えている。第１薄膜トランジスタ１０Ａは、結晶質シリコンを主として含む活性領域を有している。第２薄膜トランジスタ１０Ｂは、結晶質部分を有する酸化物半導体を主として含む活性領域を有している。第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂは、基板１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
第１薄膜トランジスタ１０Ａは、基板１１上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１３と、結晶質シリコン半導体層１３を覆う第１の絶縁層１４と、第１の絶縁層１４上に設けられたゲート電極１５Ａとを有している。第１の絶縁層１４のうち結晶質シリコン半導体層１３とゲート電極１５Ａとの間に位置する部分は、第１薄膜トランジスタ１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層１３は、チャネルが形成される領域（活性領域）１３ｃと、活性領域の両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有している。この例では、結晶質シリコン半導体層１３のうち、第１の絶縁層１４を介してゲート電極１５Ａと重なる部分が活性領域１３ｃとなる。第１薄膜トランジスタ１０Ａは、また、ソース領域１３ｓおよびドレイン領域１３ｄにそれぞれ接続されたソース電極１８ｓＡおよびドレイン電極１８ｄＡを有している。ソースおよびドレイン電極１８ｓＡ、１８ｄＡは、ゲート電極１５Ａおよび結晶質シリコン半導体層１３を覆う層間絶縁膜（ここでは、第２の絶縁層１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１３と接続されていてもよい。
第２薄膜トランジスタ１０Ｂは、基板１１上に設けられたゲート電極１５Ｂと、ゲート電極１５Ｂを覆う第２の絶縁層１６と、第２の絶縁層１６上に配置された結晶質酸化物半導体層１７とを有している。図示するように、第１薄膜トランジスタ１０Ａのゲート絶縁膜である第１の絶縁層１４が、第２薄膜トランジスタ１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、結晶質酸化物半導体層１７は、第１の絶縁層１４上に形成されていてもよい。第２の絶縁層１６のうちゲート電極１５Ｂと結晶質酸化物半導体層１７との間に位置する部分は、第２薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する。結晶質酸化物半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとを有している。この例では、結晶質酸化物半導体層１７のうち、第２の絶縁層１６を介してゲート電極１５Ｂと重なる部分が活性領域１７ｃとなる。また、第２薄膜トランジスタ１０Ｂは、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄにそれぞれ接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢをさらに有している。
半導体装置１００は、上記構成を有するので、各ＴＦＴに要求される特性に応じて、第１および第２薄膜トランジスタ１０Ａ、１０Ｂを使い分けることが可能である。また、第２薄膜トランジスタ１０Ｂは、非晶質酸化物半導体よりも移動度の高められた結晶質酸化物半導体を活性領域としているので、消費電力を低減しつつ、より高精細な半導体装置を実現することが可能になる。
図示する例では、第１薄膜トランジスタ１０Ａは、ゲート電極１５Ａと基板１１との間に結晶質シリコン半導体層１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ１０Ｂは、結晶質酸化物半導体層１７と基板１１との間にゲート電極１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１１上に、２種類の薄膜トランジスタ１０Ａ、１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ１０Ａ、１０Ｂが同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ１０Ａがボトムゲート構造、第２薄膜トランジスタ１０Ｂがトップゲート構造を有していてもよい。
第２薄膜トランジスタ１０Ｂのゲート絶縁膜である第２の絶縁層１６は、第１薄膜トランジスタ１０Ａが形成される領域まで延設され、第１薄膜トランジスタ１０Ａのゲート電極１５Ａおよび結晶質シリコン半導体層１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ１０Ａの層間絶縁膜と第２薄膜トランジスタ１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）１６内に形成されている場合、第２の絶縁層１６は、例えば、水素を供給可能な水素供与性の層１６ａと、酸素を供給可能な酸素供与性の層１６ｂとを含む積層構造を有していてもよい。図示する例では、第２の絶縁層１６は、水素供与性の層１６ａを下層とし、酸素供与性の層１６ｂを上層とする２層構造を有している。このように、第２の絶縁層１６が、水素供与性の層１６ａと、水素供与性の層１６ａよりも結晶質酸化物半導体層１７側に配置された酸素供与性の層１６ｂとを含む積層構造を有していると、次のような利点がある。
後述する加熱処理において、水素供与性の層１６ａから結晶質シリコン半導体層１３に水素を供給することにより、結晶質シリコン半導体層１３に生じる結晶欠陥を低減することができる。また、酸素供与性の層１６ｂから結晶質酸化物半導体層１７に酸素が供給されるので、結晶質酸化物半導体層１７に生じる酸素欠損を低減することが可能になる。従って、各薄膜トランジスタ１０Ａ、１０Ｂの活性層となる結晶質シリコン半導体層１３および結晶質酸化物半導体層１７の劣化を抑制し、各薄膜トランジスタ１０Ａ、１０Ｂの信頼性を向上できる。また、酸素供与性の層１６ｂが、結晶質酸化物半導体層１７と接するように配置されていると、結晶質酸化物半導体層１７の酸素欠損をより効果的に低減できる。
水素供与性の層１６ａは、例えば窒化珪素を主として含む窒化珪素（ＳｉＮｘ）層、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）層などであってもよい。酸素供与性の層１６ｂは、例えば酸化珪素を主として含む酸化珪素（ＳｉＯｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）層などであってもよい。なお、酸素供与性の層１６ｂとしてＳｉＯｘ層を用いると、結晶質酸化物半導体層１７との界面に良好なチャネル界面を形成できるので、第２薄膜トランジスタ１０Ｂの信頼性をさらに向上できる。
なお、積層構造を有する絶縁層は、薄膜トランジスタ１０Ａ、１０Ｂに共通で使用される絶縁層であればよく、第２薄膜トランジスタ１０Ｂのゲート絶縁膜と第１薄膜トランジスタ１０Ａの層間絶縁膜とを含んでいなくてもよい。例えば、薄膜トランジスタ１０Ａ、１０ＢのＴＦＴ構造にかかわらず、結晶質シリコン半導体層１３と結晶質酸化物半導体層１７とが別層に設けられ、これらの層の間に絶縁層が介在している場合、介在する絶縁層が、水素供与性の層と、水素供与性の層よりも結晶質酸化物半導体層１７側に位置する酸素供与性の層とを含む積層構造を有していれば、上記と同様の効果が得られる。例えば、結晶質シリコン半導体層１３が結晶質酸化物半導体層１７よりも上層に配置されていてもよく、その場合、介在する絶縁層では、水素供与性の層の下方に酸素供与性の層が配置され得る。なお、介在する絶縁層は、基板１１の法線方向から見たとき、結晶質シリコン半導体層１３および結晶質酸化物半導体層１７と重なるように配置されていれば、より効果的に結晶質シリコン半導体層１３および結晶質酸化物半導体層１７の劣化を抑制できる。
第１薄膜トランジスタ１０Ａのゲート電極１５Ａと、第２薄膜トランジスタ１０Ｂのゲート電極１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ１０Ａのソースおよびドレイン電極１８ｓＡ、１８ｄＡと、第２薄膜トランジスタ１０Ｂのソースおよびドレイン電極１８ｓＢ、１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
本実施形態における結晶質酸化物半導体層１７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と称する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は特に限定しないが、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
結晶質酸化物半導体層１７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
次に、本実施形態の半導体装置のより具体的な構成を、表示装置に使用されるアクティブマトリクス基板を例に説明する。
図２は、本実施形態のアクティブマトリクス基板２００の一例を示す模式的な平面図、図３は、アクティブマトリクス基板２００における第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂの断面図である。図３では、図１と同様の構成要素には同じ符号を付し、説明を省略する。
図２に示すように、アクティブマトリクス基板２００は、複数の画素を含む表示領域１０２と、表示領域１０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域１０１を含んでいる。駆動回路形成領域１０１には、例えばゲートドライバ回路４０、検査回路７０、ソース切替（ＳＳＤ）回路６０などが設けられている。表示領域１０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、ＳＳＤ回路６０を介して、ドライバＩＣ５０の各端子に接続されている。ＳＳＤ回路６０は、ドライバＩＣ５０の各端子からのビデオ信号線１本から、複数本（ここでは３本）のソースバスラインＳへ、ビデオデータを振り分ける。
図３に示すように、表示領域１０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ１０Ｂが形成され、駆動回路形成領域１０１には回路用ＴＦＴとして第１薄膜トランジスタ１０Ａが形成されている。
この例では、薄膜トランジスタ１０Ａ、１０Ｂは、基板１１の表面に形成された下地膜１２上に形成されている。薄膜トランジスタ１０Ａ、１０Ｂの構成は、図１を参照しながら前述した構成と同様である。これらの薄膜トランジスタ１０Ａ、１０Ｂは、パッシベーション膜１９および平坦化膜２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ１０Ｂでは、ゲート電極１５Ｂはゲートバスライン（図示せず）、ソース電極１８ｓＢはソースバスライン（図示せず）、ドレイン電極１８ｄＢは画素電極２３に接続されている。この例では、ドレイン電極１８ｄＢは、パッシベーション膜１９および平坦化膜２０に形成された開口部内で、対応する画素電極２３と接続されている。ソース電極１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極２３に必要な電荷が書き込まれる。
なお、図示するように、平坦化膜２０上にコモン電極として透明導電層２１が形成され、透明導電層（コモン電極）２１と画素電極２３との間に第３の絶縁層２２が形成されていてもよい。この場合、画素電極２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板２００は、例えばＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極２３から出て液晶層（図示せず）を通り、さらに画素電極２３のスリット状の開口を通ってコモン電極２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。また、アクティブマトリクス基板２００は、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの表示装置にも適用できる。この場合、平坦化膜２０上に、補助容量電極として透明導電層２１を形成し、透明導電層（補助容量電極）２１、第３の絶縁層２２および画素電極２３によって透明な補助容量を構成してもよい。これにより、金属膜を用いて補助容量配線を設ける必要がなくなり、開口率を高めることが可能になる。
本実施形態のアクティブマトリクス基板２００によると、次のような利点がある。結晶質酸化物半導体ＴＦＴである第２薄膜トランジスタ１０Ｂのオフリーク電流は、例えば多結晶シリコンＴＦＴの（１／１０００）と小さい。このため、第２薄膜トランジスタ１０Ｂを、表示領域１０２において画素用ＴＦＴとして機能させると、消費電力を低減できる。また、結晶質酸化物半導体層１７は、コンタクトホールを介さずに、ソース電極１８ｓＢおよびドレイン電極１８ｄＢと接続可能である。従って、例えば結晶質シリコンＴＦＴを画素用ＴＦＴとして用いる場合と比べて、コンタクトホール部の面積を縮小できるので、開口率を高めることができる。このため、高精細な表示領域１０２を実現し得る。さらに、結晶質酸化物半導体は非晶質酸化物半導体よりも移動度が高い（例えば２〜３倍）ので、非晶質酸化物半導体ＴＦＴを画素用ＴＦＴとして用いる場合よりも、素子面積を小さくできる。従って、ディスプレイが高精細になっても、画素用ＴＦＴを小さくできるため、１画素あたりのバックライトの透過量を増加させることが可能である。
一方、第１薄膜トランジスタ１０Ａを、駆動回路形成領域１０１において、各回路を構成する回路用ＴＦＴとして用いると、酸化物半導体ＴＦＴやアモルファスシリコンＴＦＴを用いる場合と比べて、ゲートドライバ回路４０や検査回路７０を縮小できる。結晶質シリコンは酸化物半導体やアモルファスシリコン等よりも移動度が高いからである。また、第１薄膜トランジスタ１０Ａを用いることにより、ＳＳＤ回路６０を設けることが可能となる。
ここで、本実施形態において、２種類の薄膜トランジスタ１０Ａ、１０Ｂを使い分けることによる効果を、非晶質酸化物半導体ＴＦＴのみを用いた参照例のアクティブマトリクス基板２０００と比較して説明する。
図４に示すアクティブマトリクス基板２０００は、ドライバ回路１４０および検査回路１７０が形成された駆動回路形成領域１００１と、複数の画素を含む表示領域１００２とを有している。画素用ＴＦＴとしても、ドライバ回路１４０、検査回路１７０を構成する回路用ＴＦＴとしても、非晶質酸化物半導体ＴＦＴが用いられている。
参照例のアクティブマトリクス基板２０００では、非晶質酸化物半導体ＴＦＴを用いて駆動回路を構成する。非晶質酸化物半導体は結晶質シリコンよりも移動度が低いために、駆動回路で必要な電流を確保しようとすると、素子面積が大きくなる。これに対し、図２に示すように、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、図４に示す参照例よりもゲートドライバ回路４０および検査回路７０を縮小でき、額縁領域（非表示領域）の面積を低減することが可能になる。
図４に示す参照例ではＳＳＤ回路が設けられていない。これは、移動度の小さい非晶質酸化物半導体では、ＳＳＤ回路を形成することが難しいからである。これに対し、図２に示すアクティブマトリクス基板２００では、結晶質シリコンＴＦＴである第１薄膜トランジスタ１０Ａを用いたＳＳＤ回路６０が設けられている。ＳＳＤ回路６０を設けることにより、ドライバＩＣ５０を小さくできる。また、ドライバＩＣ５０からのビデオ信号線の数を低減できる（ここでは１／３に低減できる）ので、ドライバＩＣ５０と表示領域１０２との間の配線に要する面積を縮小できる。従って、結晶質シリコンＴＦＴを使用してＳＳＤ回路６０を設けることにより、アクティブマトリクス基板２００の駆動回路形成領域１０１をより効果的に縮小でき、額縁面積を低減できる。
なお、画素用ＴＦＴとして、従来の非晶質酸化物半導体ＴＦＴを用いる場合には、非晶質酸化物半導体の移動度が十分ではないために、短時間で画素に所定の電荷を供給することが困難である。このため、ＳＳＤ回路を設けて書き込み時間を短くすると、各画素をより確実に充電できないおそれがある。これに対し、本実施形態のように、画素用ＴＦＴとして結晶質酸化物半導体ＴＦＴを用いると、結晶質酸化物半導体は非晶質酸化物半導体よりも高い移動度を有するので、各画素の充電に要する時間を短くできる。従って、ＳＳＤ回路を設けて書き込み時間を例えば１／３に短縮しても、各画素を確実に充電できる。
ドライバ回路１４０は、例えばシフトレジスタ回路を含む。シフトレジスタ回路は、複数のゲートバスラインにパルスをシフトさせて入力し、各ゲートバスラインに接続された画素用ＴＦＴを順次オン状態にする。
ＳＳＤ回路６０は、例えば、図１１に示すように、スイッチング制御信号線ＢＳＷ、ＧＳＷおよびＲＳＷと、複数の第１薄膜トランジスタ１０Ａ(1)〜１０Ａ(3)とを有している。第１薄膜トランジスタ１０Ａ(1)〜１０Ａ(3)のゲート電極は、それぞれ、スイッチング制御信号線ＢＳＷ、ＧＳＷおよびＲＳＷに接続されている。第１薄膜トランジスタ１０Ａ(1)〜１０Ａ（３）のソース電極はドライバＩＣ５０のビデオ信号線に接続され、ドレイン電極は対応するソースバスラインＳ(1)〜(3)に接続されている。
図１２は、ゲートバスラインに入力される信号波形および各スイッチング制御信号線に入力される信号波形を例示する図である。図１２に示すように、ゲートパルスがＨｉｇｈの期間に、スイッチング制御信号線ＢＳＷ、ＧＳＷおよびＲＳＷが順にＨｉｇｈとなる。これにより、第１薄膜トランジスタ１０Ａ(1)〜１０Ａ(3)が順にＯＮとなるので、ソースバスラインＳ(1)〜Ｓ(3)にビデオデータを振り分けることが可能となる。
本実施形態のアクティブマトリクス基板２００によると、高精細、低消費電力および狭額縁を両立させることが可能となり、多晶質シリコンＴＦＴのみを用いた従来のアクティブマトリクス基板（「ｐ−Ｓｉ基板」と呼ぶ。）よりも、高次元でバランスのとれるディスプレイデバイスを実現できる。この理由を、以下に説明する。
多結晶シリコンＴＦＴでは、通常、多結晶シリコン半導体層は層間絶縁膜に形成されたコンタクトホール内で、ソースおよびドレイン電極と接続される。これに対し、結晶質酸化物半導体ＴＦＴである第２薄膜トランジスタ１０Ｂでは、結晶質酸化物半導体層１７は、コンタクトホールを介さずに、ソース電極１８ｓＢおよびドレイン電極１８ｄＢと接続可能である。従って、このような第２薄膜トランジスタ１０Ｂを画素用ＴＦＴとして用いると、結晶質シリコンＴＦＴを画素用ＴＦＴとして用いるｐ−Ｓｉ基板と比べて、コンタクトホール部の面積を縮小できるので、高精細化を図るとともに、開口率を高めることができる。本発明者が検討したところ、ｐ−Ｓｉ基板と比べて、開口率を例えば２％改善できることを確認した。
また、駆動回路形成領域１０１においては、ｐ−Ｓｉ基板と同様、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いるので、従来のｐ−Ｓｉ基板と同等の狭額縁を実現できる。
さらに、画素用ＴＦＴとして第２薄膜トランジスタ１０Ｂを用いることにより、低周波駆動を実現できる。本発明者が検討したところ、本実施形態によると、例えば３０Ｈｚ駆動と１Ｈｚ駆動とを１：４の時間配分で行った場合（３０Ｈｚ：１Ｈｚ＝１：４のミックスモード）、ｐ−Ｓｉ基板（６０Ｈｚ駆動）に対し、消費電力を４５％削減できることが分かった。
続いて、本実施形態のアクティブマトリクス基板２００の製造方法を説明する。
図５および図６は、アクティブマトリクス基板２００の製造方法の一例を説明するための工程断面図である。
まず、基板１１上に、下地膜１２を形成し、その上に結晶質シリコン膜（ここではポリシリコン（ｐ−Ｓｉ）膜）１３’を形成する。基板１１として、ガラス基板、樹脂板または樹脂フィルムなどの種々の基板を用いることができる。下地膜１２は、特に限定しないが、例えば窒化珪素（ＳｉＮｘ）膜を下層、酸化珪素（ＳｉＯｘ）膜を上層とする積層膜を形成してもよい。ｐ−Ｓｉ膜１３’は、非晶質シリコン（ａ−Ｓｉ）膜を形成し、結晶化させることにより形成できる。ａ−Ｓｉ膜の形成は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法などの公知の方法で行うことができる。ａ−Ｓｉ膜の結晶化は、例えばａ−Ｓｉ膜にエキシマレーザー光１０４を照射することによって行ってもよい。
次に、図５（ｂ）に示すように、ｐ−Ｓｉ膜１３’のパターニングを行い、駆動回路形成領域１０１に、島状の結晶質シリコン半導体層（厚さ：例えば３０ｎｍ以上７０ｎｍ以下）１３を形成する。この後、結晶質シリコン半導体層１３を覆うように第１の絶縁層（厚さ：例えば５０ｎｍ以上１３０ｎｍ以下）１４を形成する。第１の絶縁層１４は、特に限定しないが、例えば酸化珪素（ＳｉＯｘ）を主に含む。第１の絶縁層１４は、第１薄膜トランジスタ１０Ａのゲート絶縁膜となる。ここでは、第１の絶縁層１４を、表示領域１０２にも延設する。
続いて、図５（ｃ）に示すように、ゲート用電極膜（厚さ：２００ｎｍ以上５００ｎｍ以下）を形成した後、これをパターニングする。これにより、第１薄膜トランジスタ１０Ａのゲート電極１５Ａ、第２薄膜トランジスタ１０Ｂのゲート電極１５Ｂ、ゲート配線（図示せず）などを得る。ゲート用電極膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。パターニング方法は特に限定されず、公知のフォトリソグラフィおよびドライエッチングを用いることができる。
この後、ゲート電極１５Ａをマスクとして、結晶質シリコン半導体層１３に不純物１０８を注入し、ソース領域１３ｓおよびドレイン領域１３ｄを形成する。結晶質シリコン半導体層１３のうち不純物を注入されなかった領域が活性領域（チャネル領域）１３ｃとなる。
続いて、図５（ｄ）に示すように、第１の絶縁層１４およびゲート電極１５Ａ、１５Ｂを覆う第２の絶縁層（厚さ：例えば１８０ｎｍ以上５５０ｎｍ以下）１６を形成する。ここでは、第２の絶縁層１６として、水素供与性の層１６ａを下層とし、酸素供与性の層１６ｂを上層とする積層膜を形成する。水素供与性の層１６ａとして、例えば、窒化珪素（ＳｉＮｘ）層（厚さ：例えば１５０ｎｍ以上４５０ｎｍ以下）を用いても良い。窒化珪素層は、例えば、組成がＳｉ3Ｎ4となるような条件でＣＶＤ法により形成され得る。酸素供与性の層１６ｂとして、例えば、酸化珪素（ＳｉＯｘ）層（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）を用いてもよい。酸化珪素層は、例えば、組成がＳｉＯ2となるような条件でＣＶＤ法により形成され得る。第２の絶縁層１６は、第１薄膜トランジスタ１０Ａの層間絶縁膜として機能する部分と、第２薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する部分とを含む。水素供与性の層１６ａは、結晶質シリコン半導体層１３内に生じる不対結合手を水素置換するために効果的である。酸素供与性の層１６ｂは、結晶質酸化物半導体層１７に酸素欠損が生じた場合に、酸素供与性の層１６ｂに含まれる酸素によって酸素欠損を回復することが可能となるので、結晶質酸化物半導体層１７の酸素欠損による低抵抗化を抑制できる。また、ＳｉＯｘ層は、結晶質酸化物半導体層１７とのチャネル界面の形成に適しているので、酸素供与性の層１６ｂとしてＳｉＯｘ層を用い、結晶質酸化物半導体層１７の活性領域１７ｃと接するように配置すると、良好なチャネル界面が得られる。また、第２の絶縁層１６は、水素供与性の層１６ａと、それよりも結晶質酸化物半導体層１７側にある酸素供与性の層１６ｂとを有していればよく、３層以上の積層構造を有していてもよい。
次いで、図５（ｅ）に示すように、表示領域１０２に、結晶質酸化物半導体層１７を形成する。具体的には、まず、例えばスパッタリング法により、非晶質酸化物半導体膜を第２の絶縁層１６上に形成する。ここでは、非晶質酸化物半導体膜として、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質半導体膜を用いる。非晶質酸化物半導体膜の厚さは例えば４０ｎｍ以上１２０ｎｍ以下である。この後、非晶質酸化物半導体膜のパターニングを行い、島状の非晶質酸化物半導体層を得る。この状態で、例えば３５０℃以上５５０℃以下、好ましくは４００℃以上５００℃以下の温度で加熱処理を行う。この加熱処理は、例えば窒素雰囲気、窒素酸素混合雰囲気、酸素雰囲気などで行ってもよい。酸化物半導体の還元反応を避けるため、水素雰囲気は好ましくなく、不活性ガスあるいは酸化雰囲気下が好ましい。これにより、非晶質酸化物半導体層が結晶化され、結晶質酸化物半導体層（ここでは結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）１７が得られる。これとともに、第２の絶縁層１６（主に水素供与性の層１６ａ）から結晶質シリコン半導体層１３に水素が供給され、結晶質シリコン半導体層１３内にあるシリコン不対結合手の少なくとも一部が水素で終端化される。なお、結晶化および水素終端化を目的とする加熱処理は、非晶質酸化物半導体膜のパターニング前に行ってもよい。
次に、図６（ａ）に示すように、第１の絶縁層１４および第２の絶縁層１６に、結晶質シリコン半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄに達するコンタクトホールを形成する。
この後、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂのソースおよびドレイン電極１８ｓＡ、１８ｄＡ、１８ｓＢ、１８ｄＢを形成する。具体的には、まず、コンタクトホール内、第２の絶縁層１６上および結晶質酸化物半導体層１７上に、例えばスパッタリング法によりソース用電極膜を形成する。続いて、ソース用電極膜のパターニングを行う。これにより、結晶質シリコン半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄと接するソース電極１８ｓＡおよびドレイン電極１８ｄＡ、結晶質酸化物半導体層１７の表面と接するソース電極１８ｓＢおよびドレイン電極１８ｄＢ、およびソースバスライン（図示せず）が形成される。結晶質酸化物半導体層１７のうちソース電極１８ｓＢおよびドレイン電極１８ｄＢと接する部分は、それぞれ、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとなる。結晶質酸化物半導体層１７のうちゲート電極１５Ｂと（第２の絶縁層１６を介して）重なり、かつ、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄの間に位置する部分は、活性領域１７ｃとなる。ソース用電極膜は、例えばアルミニウム膜であってもよい。あるいは、アルミニウム膜の上層および／または下層にバリアメタル膜（例えばＴｉ膜、Ｍｏ膜など）を有する積層膜であってもよい。なお、ソース用電極膜の材料は、特に限定されない。ソース用電極膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。例えばＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いてもよい。このようにして、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂが製造される。
続いて、図６（ｂ）に示すように、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを覆うように、パッシベーション膜（厚さ：例えば１５０ｎｍ以上７００ｎｍ以下）１９および平坦化膜２０を形成する。
この例では、結晶質酸化物半導体層１７の活性領域１７ｃの表面と接するようにパッシベーション膜１９が形成されている。本実施形態では、下層をＳｉＯｘ膜（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）とし、上層をＳｉＮｘ膜（厚さ：例えば５０ｎｍ以上３００ｎｍ以下）とした。このような場合、パッシベーション膜１９の下層は第２薄膜トランジスタ１０Ｂのバックチャネルを構成するので、ＳｉＯｘ膜であることが好ましく、上層は、水分や不純物からの保護のため、パッシベーション効果の高いＳｉＮｘ膜であることが好ましい。なお、パッシベーション膜１９の材料としては、これらに限定されず、ＳｉＯＮ、ＳｉＮＯなどを組み合わせて用いてもよい。平坦化膜２０は、パッシベーション膜１９上に、例えば塗布により形成される。平坦化膜２０は、有機絶縁層であってもよく、例えばポジ型の感光性を有するアクリル系透明樹脂からなる絶縁層であってもよい。
この後、フォトリソグラフィによって、パッシベーション膜１９および平坦化膜２０に、第２薄膜トランジスタ１０Ｂのドレイン電極１８ｄＢを露出する開口２５を形成する。
次いで、図６（ｃ）に示すように、平坦化膜２０上に、透明なコモン電極２１を形成する。コモン電極２１は、ＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を用いて形成され得る。コモン電極２１は、例えば第２薄膜トランジスタ１０Ｂ上に位置する領域を除き、表示領域１０２の略全体に形成されていてもよい。
この後、開口２５内、平坦化膜２０上およびコモン電極２１上に第３の絶縁層２２を形成する。次いで、第３の絶縁層２２のうち開口２５内に位置する部分の少なくとも一部を除去し、ドレイン電極１８ｄＢを露出する。第３の絶縁層２２として、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
続いて、開口２５内でドレイン電極１８ｄＢと接するように、画素電極２３を形成する。画素電極２３は、ＩＴＯ膜、ＩＺＯ膜、ＺｎＯ膜などの透明導電膜を用いて形成され得る。図示していないが、画素電極２３にスリット状の開口を設けるなど、画素電極２３の平面パターンの変更により、ＦＦＳモードやＩＰＳモードの表示装置に対応可能となる。このようにして、本実施形態のアクティブマトリクス基板２００が得られる。
図７（ａ）は、ポリシリコンＴＦＴの従来の製造工程、図７（ｂ）は、非晶質酸化物半導体ＴＦＴの従来の製造工程、図７（ｃ）は、図５および図６に示す上記方法の製造工程をそれぞれ示す図である。図７から分かるように、上記方法によると、基板１１上に、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを一体的に形成する際に、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂのゲート配線層形成、第１薄膜トランジスタ１０Ａの層間絶縁膜および第２薄膜トランジスタ１０Ｂのゲート絶縁膜形成、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂのソース配線層形成などの工程を共通化できる。さらに、非晶質酸化物半導体層の結晶化工程と、ポリシリコンなどの結晶質シリコン層の結晶欠陥の水素終端化工程とを、同一の加熱処理で行うことが可能になる。従って、製造工程数や製造コストの増加を抑制できる。
本実施形態では、画素電極２３の少なくとも一部が、第３の絶縁層２２を介してコモン電極２１と重なるように配置されている（サンドイッチ構造）。このような構造では、画素電極２３とコモン電極２１とが第３の絶縁層２２を介して重なる部分に容量が形成される。この容量は補助容量として機能する。補助容量の誘電体層となる第３の絶縁層２２の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
なお、本実施形態のアクティブマトリクス基板２００の画素電極構造は、上述した構造に限定されない。画素電極が、コモン電極よりも下方（基板側）に配置されていてもよい。あるいは、図１３に示すように、画素電極のみを有する単層構造であってもよい。
（第２の実施形態）
以下、本発明による半導体装置の第２の実施形態を、表示装置のアクティブマトリクス基板を例に説明する。
図８は、本実施形態のアクティブマトリクス基板３００を例示する断面図である。アクティブマトリクス基板３００は、結晶質シリコンＴＦＴである第１薄膜トランジスタ１０Ａと、結晶質酸化物半導体ＴＦＴである第２薄膜トランジスタ１０Ｂとを備えている。アクティブマトリクス基板３００では、図３に示す第１の実施形態のアクティブマトリクス基板２００よりも、第２薄膜トランジスタ１０Ｂの結晶質酸化物半導体層１７のパターンが縮小されている。また、アクティブマトリクス基板２００とは異なる画素電極構造を有している。その他の構成は、アクティブマトリクス基板２００と同様であり、説明を省略する。
図８に示すように、本実施形態では、基板１１を法線方向から見たとき、第２薄膜トランジスタ１０Ｂにおける結晶質酸化物半導体層１７全体が、ゲート電極（あるいはゲート配線）１５Ｂと重なるように、結晶質酸化物半導体層１７のパターンが設定されている。従って、結晶質酸化物半導体層１７のチャネル長（チャネル方向の長さ）は、ゲート電極１５Ｂのチャネル方向に沿った幅よりも小さい。このように結晶質酸化物半導体層１７を縮小すると、表示領域１０２における第２薄膜トランジスタ１０Ｂの面積をさらに縮小できるので、開口率を向上できる。また、さらなる高精細化を図ることが可能になる。
駆動回路に結晶質シリコンＴＦＴを用いると、ドライバＩＣよりも駆動電圧が低い。駆動電圧が低くなると、結晶質酸化物半導体層１７の特性劣化に対するマージンが低下するので、結晶質酸化物半導体層１７の劣化が小さくても、表示特性に影響を与える場合がある。これに対し、図８に示すように、結晶質酸化物半導体層１７の背面全体をゲート電極１５Ｂで覆うと、バックライトの光が基板１１側から結晶質酸化物半導体層１７に入射することをより確実に抑制できる。従って、結晶質酸化物半導体層１７の特性劣化をより効果的に抑制でき、結晶質酸化物半導体層１７の特性劣化に起因する表示特性の低下を抑えることが可能になる。
本実施形態では、表示領域１０２において、平坦化膜２０上に、画素電極２３、第３の絶縁層２２およびコモン電極２１がこの順で形成されている。このように、画素電極２３をコモン電極２１よりも下方（基板１１側）に配置すると、第１の実施形態の画素電極構造と比べて、画素電極２３とドレイン電極１８ｄＢとのコンタクト部のサイズを縮小できる。第１の実施形態では、画素電極２３とドレイン電極１８ｄＢとを接触させるために、パッシベーション膜１９および平坦化膜２０に形成された開口２５内に、第３の絶縁層２２の開口を形成する必要がある。これに対し、本実施形態では、開口２５内に他の開口を形成する必要がない。従って、開口２５のサイズ（コンタクトホール径）を小さくできるので、第２薄膜トランジスタ１０Ｂのサイズを小さくできる。この結果、画素内の透過率をより高めることができ、高精細化に有利である。なお、本実施形態でも、第１の実施形態と同様に、画素電極２３とコモン電極２１とが第３の絶縁層２２を介して重なりあって、補助容量を形成できる。
次に、図面を参照しながら、本実施形態のアクティブマトリクス基板３００の製造方法の一例を説明する。図９および図１０は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。
まず、図９（ａ）〜図９（ｄ）に示すように、基板１１上に、結晶質シリコン半導体層１３、第１の絶縁層１４、ゲート電極１５Ａ、１５Ｂ、第２の絶縁層１６を形成する。これらの層の材料、厚さおよび形成方法は、図５（ａ）〜図５（ｄ）を参照しながら前述した材料、厚さおよび形成方法と同じである。
次いで、図９（ｅ）に示すように、第２の絶縁層１６上に、結晶質酸化物半導体膜１７’を形成する。具体的には、まず、第２の絶縁層１６上に非晶質酸化物半導体膜を形成し、この状態で加熱処理を行う。加熱処理は、例えば３５０℃以上５５０℃以下、好ましくは４００℃以上５００℃以下の温度、窒素雰囲気、酸素雰囲気などの処理条件で行う。これにより、非晶質酸化物半導体膜が結晶化されて、結晶質酸化物半導体膜１７’が得られる。また、この加熱処理により、第２の絶縁層１６（主に水素供与性の層１６ａ）から結晶質シリコン半導体層１３に水素が供給され、結晶質シリコン半導体層１３内のシリコン不対結合手が水素で終端化される。
続いて、図１０（ａ）に示すように、結晶質酸化物半導体膜１７’のパターニングを行い、結晶質酸化物半導体層１７を得る。本実施形態では、基板１１の法線方向から見たとき、結晶質酸化物半導体層１７の輪郭がゲート電極１５Ｂの内部に位置するように、結晶質酸化物半導体膜１７’のパターニングを行う。なお、第１の実施形態で説明したように、非晶質酸化物半導体膜のパターニング後に加熱処理を行って、結晶質酸化物半導体層１７を形成してもよい。
この後、第１の絶縁層１４および第２の絶縁層１６に、結晶質シリコン半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄに達するコンタクトホールを形成する。続いて、ソース用電極膜を形成し、パターニングを行うことにより、結晶質シリコン半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄと接するソース電極１８ｓＡおよびドレイン電極１８ｄＡ、結晶質酸化物半導体層１７の表面と接するソース電極１８ｓＢおよびドレイン電極１８ｄＢ、およびソースバスライン（図示せず）を形成する。コンタクトホールおよびソースおよびドレイン電極１８ｓＡ、１８ｄＡ、１８ｓＢ、１８ｄＢの形成方法は、図６（ａ）を参照しながら前述した方法と同様である。
次いで、図１０（ｂ）に示すように、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを覆うように、パッシベーション膜１９および平坦化膜２０を形成する。これらの膜の材料や厚さ、形成方法は、図６（ｂ）を参照しながら前述した材料、厚さ、形成方法と同様であってもよい。この後、フォトリソグラフィによって、パッシベーション膜１９および平坦化膜２０に、第２薄膜トランジスタ１０Ｂのドレイン電極１８ｄＢを露出する開口２５を形成する。
次いで、図１０（ｃ）に示すように、画素電極２３を含む画素電極構造を形成する。
画素電極２３は、平坦化膜２０上および開口２５内に、開口２５内でドレイン電極１８ｄＢと接するように配置される。画素電極２３は、ＩＴＯ膜、ＩＺＯ膜、ＺｎＯ膜などの透明導電膜を形成し、パターニングすることによって形成され得る。
次いで、平坦化膜２０上および画素電極２３上に、第３の絶縁層２２を形成する。第３の絶縁層２２として、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
この後、第３の絶縁層２２上に透明なコモン電極２１を形成する。コモン電極２１は、例えば、ＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を形成し、パターニングすることによって得られる。コモン電極２１は、例えば第２薄膜トランジスタ１０Ｂ上に位置する領域を除き、表示領域１０２の略全体に形成されていてもよい。このようにして、本実施形態のアクティブマトリクス基板３００が得られる。
本実施形態では、開口２５内において、第３の絶縁層２２に開口を設ける必要がない。このため、開口２５のサイズ（コンタクトホール径）を図６（ｂ）に示す開口２５のサイズよりも小さくすることが可能である。
図示していないが、例えばコモン電極２１の平面パターンの変更により、ＦＦＳモードの表示装置に対応可能となる。さらに、画素電極２３の平面パターンの変更により、ＩＰＳモードの表示装置にも対応できる。
なお、アクティブマトリクス基板３００の画素電極構造は、上述した構造に限定されない。画素電極が、コモン電極よりも上方（液晶層などの表示媒体層側）に配置されていてもよい。あるいは、図１３に示すように、画素電極のみを有する単層構造であってもよい。
アクティブマトリクス基板３００を用いると、第１の実施形態と同様に、高精細で、低消費電力および狭額縁の表示装置を実現し得る。また、第１の実施形態と同様に、製造工程数や製造コストの増加を抑えつつ、同一基板１１上に、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを形成できる。
本発明の半導体装置の実施形態は、上述した第１および第２の実施形態に限定されない。各薄膜トランジスタ１０Ａ、１０Ｂの構造も、図４および図８に示す構造に限定されない。例えば、上記の実施形態では、薄膜トランジスタ１０Ａ、１０Ｂはシングルドレイン構造を有しているが、信頼性を高めるために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造、またはＬＤＤ領域がゲート電極と重なるＧＯＬＤ（Ｇａｔｅ−Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を有していてもよい。また、必要に応じて、結晶質シリコン半導体層１３に、しきい値電圧制御のためのチャネルドーピングを行なってもよい。さらに、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂは、それぞれ、ボトムゲート構造およびトップゲート構造の何れを有していてもよい。また、第２の絶縁層１６は、上述したような積層構造を有さず、単層であってもよい。
本発明の実施形態の半導体装置において、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂの用途や形成される領域は、上記の用途や領域に限定されない。本実施形態では、複数のＴＦＴを備えた装置において、各ＴＦＴに要求される特性に応じて、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを使い分けられればよい。第２薄膜トランジスタ１０Ｂは、表示領域１０２内で画素用ＴＦＴとして用いられるだけでなく、駆動回路形成領域１０１で回路素子として用いられてもよい。例えば駆動回路において、高いＯＮ電流が必要なく、逆にＯＦＦ時の低リーク電流が要求されるＴＦＴに、第２薄膜トランジスタ１０Ｂを適用してもよい。
本発明の実施形態は、アクティブマトリクス基板に限定されず、複数の薄膜トランジスタを備える種々の装置に適用され得る。例えば回路基板、表示装置、電子機器などに広く適用できる。これにより、要求された特性に応じたＴＦＴを用いて、半導体装置の性能、信頼性を高め、小型化を図ることが可能になる。
本発明の実施形態の半導体装置の製造方法も、上述の実施形態で説明した方法に限定されない。
例えば、第１薄膜トランジスタ１０Ａを用いてＣＭＯＳ回路を形成する場合には、複数の結晶質シリコン半導体層１３を形成した後、結晶質シリコン半導体層１３へ不純物イオンを注入する工程において、結晶質シリコン半導体層１３の一部をフォトレジストなどのマスクで覆って第１導電型の不純物を注入し、結晶質シリコン半導体層１３の他の一部をマスクで覆って第２導電型の不純物を注入してもよい。このようにして、ｎ型不純物とｐ型不純物とを、それぞれの結晶質シリコン半導体層１３へ打ち分けることにより、所望の導電型のＴＦＴを形成できる。
非晶質酸化物半導体膜（または非晶質酸化物半導体層）の結晶化方法も、上記のような加熱処理による方法に限定されない。また、上記方法では、同一の加熱工程において非晶質酸化物半導体膜の結晶化と結晶質シリコン半導体層１３の水素終端化とを行ったが、これらの処理を別々の工程で行ってもよい。
また、ａ−Ｓｉ膜の結晶化方法も、レーザーを用いた方法に限定されない。例えば、結晶化を促進する触媒金属（例えばニッケル）をａ−Ｓｉ膜に添加し、加熱処理（例えば５５０℃以上６５０℃以下）を行なって、ａ−Ｓｉ膜を固相結晶化させてもよい。あるいは、このようにして固相結晶化させた膜に対し、さらに、レーザー光を照射して、結晶性を高めてもよい。このようにして得られた結晶性の高い膜は、通常のポリシリコン膜よりも高い移動度（例えば通常のポリシリコン膜の２倍程度の移動度）を有し得る。従って、上記方法で結晶性を高めた膜を第１薄膜トランジスタ１０Ａの活性層に用いれば、駆動回路の面積をさらに効果的に縮小できる。
本発明の実施形態は、複数の薄膜トランジスタを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１０Ａ 第１薄膜トランジスタ
１０Ｂ 第２薄膜トランジスタ
１１ 基板
１２ 下地膜
１３ 結晶質シリコン半導体層
１３ｃ 活性領域
１３ｄ ドレイン領域
１３ｓ ソース領域
１４ 第１の絶縁層
１５Ａ ゲート電極
１５Ｂ ゲート電極
１６ 第２の絶縁層
１６ａ 水素供与性の層
１６ｂ 酸素供与性の層
１７ 結晶質酸化物半導体層
１７ｃ 活性領域
１７ｄ ドレインコンタクト領域
１７ｓ ソースコンタクト領域
１８ｄＡ ドレイン電極
１８ｄＢ ドレイン電極
１８ｓＡ ソース電極
１８ｓＢ ソース電極
１９ パッシベーション膜
２０ 平坦化膜
２１ コモン電極
２２ 第３の絶縁層
２３ 画素電極
２５ 開口
４０ ゲートドライバ回路
５０ ドライバＩＣ
６０ ＳＳＤ回路
７０ 検査回路
１００ 半導体装置
１０１ 駆動回路形成領域
１０２ 表示領域
１０４ エキシマレーザー光
１０８ 不純物
２００、３００ アクティブマトリクス基板

Claims (20)

  1. 基板と、
    前記基板に支持され、結晶質シリコンを主として含む第１活性領域を有する第１薄膜トランジスタと、
    前記基板に支持され、結晶質部分を有する酸化物半導体を主として含む第２活性領域を有する第２薄膜トランジスタと
    を備え、
    前記第１活性領域を含む層と、前記第２活性領域を含む層とは別層に設けられており、これらの層の間に介在する絶縁層をさらに備え、
    前記基板の法線方向から見たとき、前記絶縁層は、前記第１活性領域および前記第２活性領域の両方と重なっており、
    前記絶縁層は、水素を供給可能な水素供与性の層と、前記水素供与性の層よりも前記第２活性領域側に位置する、酸素を供給可能な酸素供与性の層とを含む積層構造を有している半導体装置。
  2. 前記第１薄膜トランジスタを覆う第１層間絶縁膜をさらに備え、
    前記絶縁層は、前記第１層間絶縁膜と、前記第２薄膜トランジスタのゲート絶縁膜とを含む請求項１に記載の半導体装置。
  3. 前記絶縁層の前記水素供与性の層は、窒化珪素を主として含み、前記酸素供与性の層は、酸化珪素を主として含む請求項１または２に記載の半導体装置。
  4. 前記第１薄膜トランジスタのゲート電極と、前記第２薄膜トランジスタのゲート電極とは、同一層内に形成されている請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１薄膜トランジスタのソース電極およびドレイン電極と、前記第２薄膜トランジスタのソース電極およびドレイン電極とは、同一の層内に形成されている請求項１から４のいずれかに記載の半導体装置。
  6. 前記第１薄膜トランジスタはトップゲート構造を有し、前記第２薄膜トランジスタはボトムゲート構造を有する請求項１から５のいずれかに記載の半導体装置。
  7. 複数の画素を有する表示領域と、前記表示領域以外の領域に設けられ、駆動回路を有する駆動回路形成領域とをさらに備え、
    前記第１薄膜トランジスタは、前記駆動回路形成領域において、前記駆動回路を構成し、
    前記第２薄膜トランジスタは、前記表示領域の各画素に配置されている請求項１から６のいずれかに記載の半導体装置。
  8. 前記駆動回路は、ソース切替回路を含む請求項７に記載の半導体装置。
  9. 前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１から８のいずれかに記載の半導体装置。
  10. 前記結晶質シリコンは多結晶シリコンである請求項１から９のいずれかに記載の半導体装置。
  11. 第１薄膜トランジスタと第２薄膜トランジスタとを備える半導体装置の製造方法であって、
    絶縁表面を有する基板上に、前記第１薄膜トランジスタの活性領域となる部分を含む結晶質シリコン層を形成する工程（Ａ）と、
    結晶質シリコン層の上に、第１の絶縁層を形成する工程（Ｂ）と、
    前記第１の絶縁層上に、前記第１および第２薄膜トランジスタのゲート電極を形成する工程（Ｃ）と、
    前記第１および第２薄膜トランジスタの前記ゲート電極を覆う第２の絶縁層を形成する工程（Ｄ）と、
    前記第２の絶縁層上に、前記第２薄膜トランジスタの活性領域となる部分を含む非晶質酸化物半導体層を形成する工程（Ｅ）と、
    加熱処理により、前記第２の絶縁層から前記結晶質シリコン層に水素を供給して前記結晶質シリコン層の水素化を行うとともに、前記非晶質酸化物半導体層を結晶化して結晶質部分を有する酸化物半導体層を得る工程（Ｆ）と、
    前記結晶質シリコン層と接続された、前記第１薄膜トランジスタのソース電極およびドレイン電極と、前記結晶質部分を有する酸化物半導体層と接続された、前記第２薄膜トランジスタのソース電極およびドレイン電極とを形成する工程（Ｇ）と
    を包含し、
    前記工程（Ｄ）では、前記第２の絶縁層として、水素を供給可能な水素供与性の層と、前記水素供与性の層の上に配置された、酸素を供給可能な酸素供与性の層とを含む積層膜を形成する半導体装置の製造方法。
  12. 前記水素供与性の層は、窒化珪素を主として含む層であり、前記酸素供与性の層は、酸化珪素を主として含む層である請求項１１に記載の半導体装置の製造方法。
  13. 前記第１の絶縁層は、前記第１薄膜トランジスタのゲート絶縁膜を含み、
    前記第２の絶縁層は、前記第１薄膜トランジスタを覆う層間絶縁膜と、前記第２薄膜トランジスタのゲート絶縁膜とを含む請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記工程（Ａ）は、非晶質シリコン膜を形成する工程と、レーザー照射により前記非晶質シリコン膜を結晶化させる工程とを含む請求項１１から１３のいずれかに記載の半導体装置の製造方法。
  15. 前記工程（Ａ）は、非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の少なくとも一部に金属触媒を添加する工程と、前記金属触媒が添加された非晶質シリコン膜の加熱処理を行うことにより、前記非晶質シリコン膜の少なくとも一部を結晶化させる工程とを含む請求項１１から１３のいずれかに記載の半導体装置の製造方法。
  16. 前記工程（Ｇ）の後、
    第３の絶縁層を形成する工程（Ｈ）と、
    前記第３の絶縁層の上に有機系の平坦化膜を形成する工程（Ｉ）と、
    前記平坦化膜の上に画素電極を形成する工程（Ｊ）と
    をさらに包含し、
    前記画素電極は、前記第３の絶縁層および前記平坦化膜に設けられた開口内で、前記第２薄膜トランジスタのソース電極またはドレイン電極に接続されている請求項１１から１５のいずれかに記載の半導体装置の製造方法。
  17. 一回のフォトリソ工程で、前記第３の絶縁層および前記平坦化膜に前記開口を形成する工程をさらに含む請求項１６に記載の半導体装置の製造方法。
  18. 前記工程（Ｉ）と前記工程（Ｊ）との間に、
    コモン電極を形成する工程と、
    前記コモン電極の上に第４の絶縁膜を形成する工程と
    をさらに包含する請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記工程（Ｉ）の後に、
    第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜の上にコモン電極を形成する工程と
    をさらに包含する請求項１６または１７に記載の半導体装置の製造方法。
  20. 前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１１から１９のいずれかに記載の半導体装置の製造方法。
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