KR20120131753A - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치 - Google Patents
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Abstract
박막 트랜지스터는 기판 상에 위치하고, 금속 촉매들이 내부에 분산된 다결정 실리콘을 포함하며, 상호 이격된 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 액티브층, 상기 액티브층의 채널 영역 상에 위치하는 게이트 전극, 및 상기 소스 영역 및 상기 드레인 영역 각각과 전기적으로 각각 연결되는 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 전극, 상기 액티브층의 상기 소스 영역 및 상기 드레인 영역에는 금속 이온이 주입되어 있다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 금속 촉매를 이용해 결정화된 액티브층을 포함하는 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
종래의 유기 발광 표시 장치는 각 화소(pixel)마다 형성된 박막 트랜지스터(thin film transistor) 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함하였다.
박막 트랜지스터는 반도체 특성을 가지는 액티브층을 포함하는데, 최근 금속 촉매의 확산을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 형성하여 액티브층을 형성하는 기술이 개발되었다.
그런데, 금속 촉매의 확산을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 경우, 다결정 실리콘층 내에 금속 촉매가 존재하여 다결정 반도체층으로 이루어진 액티브층의 반도체 특성이 저하되는 문제점이 있었다.
본 발명의 일 실시예는 상술한 문제점을 해결하기 위한 것으로서, 금속 촉매의 확산을 이용해 액티브층을 형성하더라도, 금속 촉매에 의해 다결정 반도체층으로 이루어진 액티브층의 반도체 특성 저하가 최소화되는 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치를 제공하고자 한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 제1 측면은 기판 상에 위치하고, 금속 촉매들이 내부에 분산된 다결정 실리콘을 포함하며, 상호 이격된 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 액티브층, 상기 액티브층의 채널 영역 상에 위치하는 게이트 전극, 및 상기 소스 영역 및 상기 드레인 영역 각각과 전기적으로 각각 연결되는 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 전극, 상기 액티브층의 상기 소스 영역 및 상기 드레인 영역에는 금속 이온이 주입된 박막 트랜지스터를 제공한다.
상기 채널 영역에는 상기 소스 영역 및 상기 드레인 영역 대비 더 적은 양의 금속 촉매들이 위치할 수 있다.
상기 금속 촉매들은 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함할 수 있다.
상기 금속 촉매들은 니켈(Ni)을 포함할 수 있다.
상기 금속 이온은 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함할 수 있다.
본 발명의 제2 측면은 기판, 상기 기판 상에 위치하는 상기 박막 트랜지스터, 및 상기 드레인 전극과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층 및 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 포함하는 유기 발광 표시 장치를 제공한다.
본 발명의 제3 측면은 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 금속 촉매들을 분산하는 단계, 상기 비정질 실리콘층을 열처리하여 상기 금속 촉매들을 상기 비정질 실리콘층 내부로 확산시켜 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계, 상기 다결정 실리콘층을 패터닝(patterning)하여 상호 이격된 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 액티브층을 형성하는 단계, 상기 액티브층의 상기 채널 영역 상에 섬(island) 형태의 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크(mask)로 이용해 상기 액티브층의 상기 소스 영역 및 상기 드레인 영역에 금속 이온을 주입하는 단계, 및 상기 액티브층을 열처리하여 상기 채널 영역 내부에 확산된 상기 금속 촉매들을 상기 소스 영역 및 상기 드레인 영역으로 이동시키는 단계를 포함하는 박막트랜지스터의 제조 방법을 제공한다.
상기 금속 촉매들은 니켈(Ni)을 포함할 수 있다.
상기 금속 이온은 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함할 수 있다.
상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 금속 촉매의 확산을 이용해 액티브층을 형성하더라도, 금속 촉매에 의해 다결정 반도체층으로 이루어진 액티브층의 반도체 특성 저하가 최소화된 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험을 설명하기 위한 도면이다
도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험에 의해 도출된 그래프이다.
도 11은 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험을 설명하기 위한 도면이다
도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험에 의해 도출된 그래프이다.
도 11은 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다. 도 2 내지 도 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
우선, 도 1 및 도 2에 도시된 바와 같이, 기판(110) 상에 비정질 실리콘층(131)을 형성한다(S100).
구체적으로, 절연성 기판(110) 상에 버퍼층(120)을 형성하고 버퍼층(120) 상에 비정질 실리콘층(131)을 형성한다.
다음, 비정질 실리콘층(131) 상에 금속 촉매(135)들을 분산시킨다(S200).
구체적으로, 비정질 실리콘층(131) 상에 금속 촉매(135)들이 소정 간격으로 이격되도록 금속 촉매(135)들을 뿌린다. 금속 촉매(135)들은 비정질 실리콘층(131) 상에서 1012/cm2 내지 1014/cm2의 농도로 위치할 수 있다. 금속 촉매(135)들은 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하며, 금속 촉매(135)로서 바람직하게는 니켈(Ni)을 사용할 수 있다. 금속 촉매(135)들은 가장 작게는 분자 단위로 비정질 실리콘층(131) 상에 분산되어 위치한다.
다음, 도 3에 도시된 바와 같이, 비정질 실리콘층(131)을 열처리하여 다결정 실리콘층(132)으로 결정화한다(S300).
구체적으로, 비정질 실리콘층(131)을 열처리한다. 비정질 실리콘층(131)에 대한 열처리는 300℃ 내지 700℃의 온도로 10분 내지 20시간 수행할 수 있다. 비정질 실리콘층(131)을 열처리하게 되면, 비정질 실리콘층(131) 상에 분산된 금속 촉매(135)들이 비정질 실리콘층(131) 내부로 확산된다. 금속 촉매(135)로서 니켈(Ni)을 사용할 경우, 금속 촉매(135)들이 비정질 실리콘층(131) 내부로 확산하면서, 금속 촉매(135)의 니켈(Ni)과 비정질 실리콘층(131)의 실리콘(Si)이 결합하여 비정질 실리콘층(131) 내부에 니켈 디실리사이드(NiSi₂)가 형성된다. 비정질 실리콘층(131) 내에 형성된 니켈 디실리사이드(NiSi₂)는 시드(seed)가 되며, 이 시드를 중심으로 비정질 실리콘층(131) 내에 결정이 성장함으로써, 비정질 실리콘층(131)이 다결정 실리콘층(132)으로 결정화된다. 한편, 다결정 실리콘층(132) 내에는 결정화에 관여하거나 관여하지 않은 금속 촉매(135)들이 존재하게 된다.
다음, 도 4에 도시된 바와 같이, 다결정 실리콘층(132)을 패터닝하여 액티브층(130)을 형성한다(S400).
구체적으로, 포토리소그래피(photolithography) 공정 등의 멤스(microelectromechanical systems, MEMS) 기술을 이용하여 다결정 실리콘층(132)을 패터닝(patterning)하여 후에 소스 전극이 연결되는 소스 영역(130s), 드레인 전극이 연결되는 드레인 영역(130d) 및 소스 영역(130s)과 드레인 영역(130d) 사이에 위치하는 채널 영역(130c)을 포함하는 액티브층(130)을 형성한다.
다음, 도 5에 도시된 바와 같이, 액티브층(130) 상에 게이트 전극(150)을 형성한다(S500).
구체적으로, 액티브층(130) 상에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 상에 게이트 금속막을 형성한 후, 게이트 금속막을 포토리소그래피 공정 등의 멤스 기술을 이용하여 패터닝(patterning)하여 액티브층(130)의 채널 영역(130c) 상에 섬(island) 형태의 게이트 전극(150)을 형성한다.
다음, 도 6에 도시된 바와 같이, 액티브층(130)에 금속 이온(155)을 주입한다(S600).
구체적으로, 게이트 전극(150)을 마스크(mask)로서 이용하여 액티브층(130)에 붕소(B) 또는 인(P) 등의 널리 알려진 불순물이 아닌 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상의 금속 이온(155)을 주입한다. 이때, 게이트 전극(150)이 마스크로서 이용됨으로써, 게이트 전극(150) 및 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)에 금속 이온(155)이 주입된다. 이와 같은 금속 이온(155)의 주입에 의해 액티브층(130)의 채널 영역(130c) 및 드레인 영역(130d)에는 티타늄실리사이드(TiSi) 및 몰리실리사이드(MoSi) 중 하나 이상이 형성됨으로써, 액티브층(130)의 채널 영역(130c)은 진성 반도체가 되며, 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)은 티타늄실리사이드(TiSi) 및 몰리실리사이드(MoSi) 중 하나 이상이 형성된 불순물 반도체가 된다.
다음, 도 7에 도시된 바와 같이, 액티브층(130)을 열처리한다(S700).
구체적으로, 액티브층(130)을 열처리하는데, 액티브층(130)에 대한 열처리는 400℃ 내지 800℃의 온도로 10분 내지 20시간 수행할 수 있다. 액티브층(130)을 열처리하게 되면, 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)은 전체적으로 티타늄실리사이드(TiSi) 및 몰리실리사이드(MoSi) 중 하나 이상으로 상변화하며, 액티브층(130)의 채널 영역(130c)에 존재하고 있던 금속 촉매(135)들은 채널 영역(130c) 대비 열역학적으로 안정한 소스 영역(130s) 및 드레인 영역(130d)으로 확산하게 된다(도 7에 도시된 점선 방향). 이로 인해, 금속 촉매(135)로서 니켈(Ni)을 사용하고 금속 이온(155)으로서 티타늄(Ti)을 사용했을 경우, 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)에는 채널 영역(130c)으로부터 확산된 니켈(Ni)에 의해 티타늄니켈실리사이드(TiNiSi) 또는 니켈실리사이드(NiSi)로 형성되고, 액티브층(130)의 채널 영역(130c)에는 액티브층(130)의 결정화에 관여하거나 관여하지 않은 금속 촉매(135)들인 니켈(Ni)의 농도가 낮아지게 된다. 이와 같이, 액티브층(130)의 채널 영역(130c)에 금속 촉매(135)들의 농도가 낮아짐으로써, 의도치 않은 누설 전류가 채널 영역(130c)을 통해 소스 영역(130s)으로부터 드레인 영역(130d)으로 흐르지 않기 때문에, 액티브층(130)의 반도체 특성 저하가 최소화된다.
다음, 도 8에 도시된 바와 같이, 액티브층(130)에 연결되는 소스 전극(171) 및 드레인 전극(172)을 형성한다.
구체적으로, 게이트 전극(150) 상에 층간 절연막(160)을 형성하고, 포토리소그래피 공정 등의 멤스 기술을 이용해 층간 절연막(160) 및 게이트 절연막(140)을 함께 패터닝하여 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)의 일부를 각각 드러내는 제1 접촉홀(166) 및 제2 접촉홀(167)을 형성한 후, 층간 절연막(160) 상에 제1 접촉홀(166) 및 제2 접촉홀(167) 각각을 통해 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d) 각각과 접촉하는 소스 전극(171) 및 드레인 전극(172) 각각을 형성한다.
이상과 같은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법에 의해 후술할 본 발명의 제2 실시예에 따른 박막 트랜지스터가 형성된다.
이상과 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법은 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)에 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함하는 금속 이온(155)을 주입하여 열처리를 통해 액티브층(130)의 채널 영역(130c)에 잔존하는 금속 촉매(135)들을 소스 영역(130s) 및 드레인 영역(130d)으로 확산시켜 채널 영역(130c) 내의 금속 촉매(135)들의 농도를 낮추기 때문에, 의도치 않은 누설 전류가 채널 영역(130c)을 통해 소스 영역(130s)으로부터 드레인 영역(130d)으로 흐르는 것이 최소화된다.
이하, 도 8을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터를 설명한다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터는 상술한 제1 실시예에 따른 박막 트랜지스터의 제조 방법에 의해 형성된다.
본 발명의 제2 실시예에 따른 박막 트랜지스터는 게이트 전극(150)을 마스크로서 이용하여 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)에 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함하는 금속 이온(155)을 주입하기 때문에, 게이트 전극(150) 및 액티브층(130)의 소스 영역(130s) 및 드레인 영역(130d)에 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함하는 금속 이온(155)이 주입되어 있다. 이로 인해, 액티브층(130)의 채널 영역(130c)에 잔존하는 금속 촉매(135)들이 소스 영역(130s) 및 드레인 영역(130d)으로 확산되어 채널 영역(130c) 내의 금속 촉매(135)들의 농도를 낮아짐으로써, 의도치 않은 누설 전류가 채널 영역(130c)을 통해 소스 영역(130s)으로부터 드레인 영역(130d)으로 흐르는 것이 최소화되기 때문에, 액티브층(130)의 반도체 특성 저하가 최소화된다
이하, 도 9 및 도 10을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인한 실험을 설명한다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험을 설명하기 위한 도면이다. 도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 특성을 확인하기 위한 실험에 의해 도출된 그래프이다. 도 10에 나타낸 그래프에서, X축은 A부분의 표면을 순차적으로 파낸 횟수(Cycle Time)이며, Y축은 니켈(Ni)의 강도를 나타낸다.
우선, 도 9의 (a)에 도시된 바와 같이 글래스(Glass) 상에 버퍼층(Buffer) 및 비정질 실리콘층(a-Si)을 적층한 후, 비정질 실리콘층(a-Si) 상에 니켈(Ni)을 분산하였다. 이후, (b)에 도시된 바와 같이 글래스(Glass)를 열처리하여 비정질 실리콘층(a-Si)을 다결정 실리콘층(poly-Si)으로 형성하였다. 이 때, 다결정 실리콘층(poly-Si) 내부의 니켈(Ni) 농도를 확인하였으며, 이는 도 10의 Ref.T에 나타난 바와 같다. 도 10의 Ref.T를 확인해보면 가상의 점선인 C에서 니켈(Ni)의 농도가 가장 높았으며, 이 부분은 다결정 실리콘층(poly-Si)과 버퍼층(Buffer)의 계면임을 확인하였다.
이후, (c)에 도시된 바와 같이 다결정 실리콘층(poly-Si) 상에 티타늄층(Ti)을 적층하였다. 이후, (d)에 도시된 바와 같이 글래스(Glass)를 400℃ 또는 500℃로 열처리하여 티타늄층(Ti)이 티타늄/티타늄실리사이드층(Ti/TiSi)으로 형성되었고 다결정 실리콘층(poly-Si) 내부에 잔존하는 니켈(Ni)이 티타늄실리사이드층(TiSi)으로 확산되어 다결정 실리콘층(poly-Si) 내부의 니켈(Ni) 농도가 낮아졌다. 이 때, 다결정 실리콘층(poly-Si) 내부의 니켈(Ni) 농도를 확인하였으며, 이는 도 10의 400.T(400℃로 열처리) 및 500.T(500℃로 열처리)에 나타난 바와 같다. 도 10의 400.T 및 500.T를 확인해보면 다결정 실리콘층(poly-Si) 내부의 니켈(Ni) 농도가 Ref.T와 대비하여 낮아졌음을 확인하였다.
이상과 같은 실험 결과, 티타늄층(Ti)에 의해 다결정 실리콘층(poly-Si) 내부의 니켈(Ni)이 티타늄층(Ti)으로 확산되어 다결정 실리콘층(poly-Si) 내부의 니켈(Ni) 농도가 낮아짐을 확인하였다.
이하, 도 11을 참조하여 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 설명한다.
도 11은 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 유기 발광 표시 장치는 상술한 본 발명의 제2 실시예에 따른 박막 트랜지스터를 포함하며, 소스 전극(171) 및 드레인 전극(172) 상에 위치하는 평탄화막(180), 평탄화막(180) 상에 위치하며 화소(pixel)를 정의하는 화소 정의막(190) 및 화소에 대응하여 위치하는 유기 발광 소자(700)를 포함한다. 유기 발광 소자(700)는 드레인 전극(172)과 연결되는 제1 전극(710), 제1 전극(710) 상에 위치하는 제2 전극(730) 및 제1 전극(710)과 제2 전극(730) 사이에 위치하는 유기 발광층(720)을 포함한다.
이상과 같이, 본 발명의 제3 실시예에 따른 유기 발광 표시 장치는 박막 트랜지스터를 구성하는 액티브층(130)이 금속 촉매(135)를 통해 결정화됨으로써, 액티브층(130)의 채널 영역(130c)의 전자 이동도가 높기 때문에, 박막 트랜지스터의 반도체 특성이 향상된다. 이로 인해, 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 표시 품질이 향상된다.
또한, 본 발명의 제3 실시예에 따른 유기 발광 표시 장치는 박막 트랜지스터를 구성하는 액티브층(130)이 금속 촉매(135)를 이용해 결정화되었으나, 액티브층(130)의 채널 영역(130c)에 잔존하는 금속 촉매(135)들이 금속 이온(155)이 주입된 소스 영역(130s) 및 드레인 영역(130d)으로 확산되어 채널 영역(130c) 내의 금속 촉매(135)들의 농도가 낮아졌기 때문에, 의도치 않은 누설 전류가 채널 영역(130c)을 통해 소스 영역(130s)으로부터 드레인 영역(130d)으로 흐르는 것이 억제된다. 즉, 박막 트랜지스터의 반도체 특성 저하가 최소화됨으로써, 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 표시 품질 저하가 최소화된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
금속 촉매(135), 액티브층(130), 게이트 전극(150), 금속 이온(155)
Claims (9)
- 기판 상에 위치하고, 금속 촉매들이 내부에 분산된 다결정 실리콘을 포함하며, 상호 이격된 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 액티브층;
상기 액티브층의 채널 영역 상에 위치하는 게이트 전극; 및
상기 소스 영역 및 상기 드레인 영역 각각과 전기적으로 각각 연결되는 소스 전극 및 드레인 전극
을 포함하며,
상기 게이트 전극, 상기 액티브층의 상기 소스 영역 및 상기 드레인 영역에는 금속 이온이 주입된 박막 트랜지스터. - 제1항에서,
상기 채널 영역에는 상기 소스 영역 및 상기 드레인 영역 대비 더 적은 양의 금속 촉매들이 위치하는 박막 트랜지스터. - 제1항에서,
상기 금속 촉매들은 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하는 박막 트랜지스터. - 제1항에서,
상기 금속 촉매들은 니켈(Ni)을 포함하는 박막 트랜지스터. - 제4항에서,
상기 금속 이온은 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함하는 박막 트랜지스터. - 기판;
상기 기판 상에 위치하며, 제1항 내지 제5항 중 어느 한 항에 따른 박막 트랜지스터; 및
상기 드레인 전극과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층 및 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자
를 포함하는 유기 발광 표시 장치. - 기판 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 금속 촉매들을 분산하는 단계;
상기 비정질 실리콘층을 열처리하여 상기 금속 촉매들을 상기 비정질 실리콘층 내부로 확산시켜 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
상기 다결정 실리콘층을 패터닝(patterning)하여 상호 이격된 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 액티브층을 형성하는 단계;
상기 액티브층의 상기 채널 영역 상에 섬(island) 형태의 게이트 전극을 형성하는 단계;
상기 게이트 전극을 마스크(mask)로 이용해 상기 액티브층의 상기 소스 영역 및 상기 드레인 영역에 금속 이온을 주입하는 단계; 및
상기 액티브층을 열처리하여 상기 채널 영역 내부에 확산된 상기 금속 촉매들을 상기 소스 영역 및 상기 드레인 영역으로 이동시키는 단계
를 포함하는 박막트랜지스터의 제조 방법. - 제7항에서,
상기 금속 촉매들은 니켈(Ni)을 포함하는 박막 트랜지스터의 제조 방법. - 제8항에서,
상기 금속 이온은 티타늄(Ti) 및 몰리브덴(Mo) 중 하나 이상을 포함하는 박막 트랜지스터의 제조 방법.
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