WO2011104938A1 - 回路基板の製造方法、回路基板及び表示装置 - Google Patents

回路基板の製造方法、回路基板及び表示装置 Download PDF

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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a circuit board manufacturing method, a circuit board, and a display device. More specifically, the present invention relates to a method for manufacturing a circuit board used as a constituent member of an electronic device such as a display device, a circuit board, and a display device.
  • a circuit board has an electronic circuit as a constituent element.
  • a circuit board including an element such as a thin film transistor (TFT) is a liquid crystal display device, an organic electroluminescence display device, and an electronic device such as a solar cell. Widely used as a component.
  • TFT thin film transistor
  • the TFT array substrate usually has a pixel circuit including a structure in which a TFT as a switching element is provided at an intersection of an m ⁇ n matrix wiring composed of m rows of scanning lines and n columns of signal lines.
  • the drain wiring of the TFT is connected to the pixel electrode.
  • peripheral circuits such as a scan driver IC and a data driver IC are connected to the gate wiring and source wiring of the TFT, respectively.
  • the circuit is affected by the performance of the TFT built on the TFT substrate. That is, the performance of TFTs fabricated on the TFT substrate varies depending on the material, so that the circuit can be operated by TFTs fabricated on the circuit substrate, whether the circuit scale does not increase, and the yield does not decrease. However, this is affected by the circuit formed on the TFT substrate. In conventional circuit boards, a-Si (amorphous silicon) is often used because TFTs can be formed inexpensively and easily.
  • a thin film transistor using an oxide semiconductor containing one element selected from In, Ga, and Zn for the channel layer is disclosed (for example, a patent) Reference 1).
  • FIG. 16 is a schematic plan view showing a picture element of a circuit board using a conventional a-Si TFT.
  • the area of the TFT 141 is large, and the transmittance cannot be sufficiently increased.
  • the cause is as follows. (1) a-Si was not sufficiently high in mobility. (2)
  • the a-Si TFT is designed to increase to some extent because the Cs capacitance is increased in response to the Cgd capacitance change resulting from the alignment accuracy. As described above, from the viewpoint of improving the aperture ratio, there has been room for improvement in order to use a more suitable TFT.
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a method for manufacturing a circuit board with an improved aperture ratio.
  • the inventors of the present invention have made various studies on a method for manufacturing a circuit board with an improved aperture ratio, and in the method for manufacturing a circuit board in which the semiconductor layer is made of an oxide semiconductor, attention is focused on conducting the oxide semiconductor layer. did. Then, by conducting the oxide semiconductor layer into a conductor, it is found that the source-drain can be sufficiently electrically connected only by the oxide semiconductor (source ⁇ TFT ⁇ drain ⁇ pixel electrode) and moved. It has been found that the use of a high degree of oxide semiconductor can reduce the TFT in the TFT portion of the circuit board and improve the aperture ratio, and the above problem can be solved brilliantly. It has been reached.
  • the present invention is a method of manufacturing a circuit board having a thin film transistor including an oxide semiconductor layer, and the manufacturing method includes a step of forming an oxide semiconductor layer and a step of conducting the oxide semiconductor layer.
  • the manufacturing method includes a step of forming an oxide semiconductor layer and a step of conducting the oxide semiconductor layer.
  • the method for manufacturing a circuit board according to the present invention introduces an oxide semiconductor process having an advantage of high mobility and a conductor treatment of an oxide semiconductor, instead of a-Si.
  • the TFT area can be reduced, which is impossible with conventional a-Si, and the aperture ratio can be increased.
  • circuit board of the present invention is not particularly limited by other components as long as such components are essential.
  • a preferred embodiment of the circuit board of the present invention will be described in detail below.
  • the present invention is also a circuit board obtained by the method for manufacturing a circuit board of the present invention.
  • the circuit board of the present invention can exhibit the above-described effect of improving the aperture ratio.
  • the present invention is also a circuit board having a thin film transistor including an oxide semiconductor layer
  • the oxide semiconductor layer is a circuit board having a portion in which a surface layer portion is processed to be a conductor and a portion of the semiconductor layer.
  • the oxide semiconductor layer is preferably an amorphous oxide semiconductor layer from the viewpoint of easy manufacture of a conductor portion and a semiconductor portion.
  • the oxide semiconductor layer may be formed of indium gallium zinc composite oxide.
  • the circuit board is configured such that the lower layer of the oxide semiconductor layer is formed of an insulating film, and the upper layer of the oxide semiconductor layer formed of a conductor is formed of an insulating film.
  • the form which is is mentioned. In other words, only the insulating film is formed below the conductive part of the oxide semiconductor, and only the insulating film is provided between the conductive part of the oxide semiconductor and the pixel electrode or the liquid crystal layer.
  • the source wiring and the drain formed of the source metal can be arranged at positions separated from each other by being sufficiently electrically connected only by the oxide semiconductor, and the drain formed of the source metal is separated from the gate wiring. Since it can arrange
  • the oxide semiconductor layer may include a portion having a resistivity of 10 2 ⁇ ⁇ cm or more and 10 8 ⁇ ⁇ cm or less. With such a mode, the TFT can be made small by a semiconductor material having high mobility while exhibiting a switching function as a TFT, and the aperture ratio can be improved. As one of preferable embodiments of the circuit board of the present invention, the oxide semiconductor layer may further include a portion having a resistivity exceeding 10 8 ⁇ ⁇ cm.
  • the circuit board includes a form in which the thin film transistor element does not overlap with the light shielding layer when the substrate main surface is viewed in plan.
  • the transistor leaks light and causes a Vth shift in reliability. Because of its optical characteristics, off-leakage (leakage current during TFT standby) is caused, so that the TFT is usually shielded by BM or the like.
  • the aperture ratio of the circuit board can be further improved by employing a form in which the thin film transistor element does not overlap with the light shielding layer.
  • the OFF resistance of the TFT can be sufficiently lowered, and the black matrix (BM)
  • the TFT can be driven sufficiently without light shielding.
  • the above-mentioned “having a portion where the thin film transistor element does not overlap with the light shielding layer” only needs to have a portion that does not overlap to such an extent that the effect of improving the aperture ratio of the present invention can be exhibited. More preferably, the thin film transistor element and the light shielding layer do not substantially overlap when the main surface of the substrate is viewed in plan.
  • the circuit board of the present invention includes (1) a reduction in TFT area by using an oxide semiconductor having high mobility, (2) a reduction in Cs area by making Cgd alignment free, and (3) a TFT. As long as the effect of improving the aperture ratio is exhibited by at least one of not shielding with BM.
  • the present invention is also a display device comprising the circuit board of the present invention.
  • the display device include liquid crystal display devices, EL display devices such as organic EL display devices and inorganic EL display devices.
  • the preferred form of the display device of the present invention is the same as the preferred form of the circuit board of the present invention described above.
  • an aperture ratio can be sufficiently improved in a circuit substrate including a TFT having an oxide semiconductor layer.
  • FIG. 6 is a schematic plan view showing a picture element of a circuit board using a conventional a-Si TFT.
  • the drain, the source wiring, and the gate wiring each include a drain electrode, a source electrode, and a gate electrode of a TFT as a part thereof.
  • the circuit board is a board on which TFTs are provided in the embodiment, it is also referred to as a TFT side board.
  • the substrate facing the circuit substrate is also a substrate on which a color filter (CF) is arranged in the embodiment, and is also referred to as a CF side substrate.
  • CF color filter
  • FIG. 1 is a schematic plan view showing a picture element of a circuit board according to this embodiment.
  • an ES pattern (island edge) 41 is formed in an overlapping portion between IGZO and the gate wiring 13.
  • the portion of the IGZO where the ES pattern 41 is arranged is not made into a conductor by the conductor process, and remains a semiconductor.
  • a portion where the ES pattern (island strain) 41 when the main surface of the substrate is viewed in plan is also referred to as a semiconductor element portion (TFT portion).
  • TFT portion semiconductor element portion
  • the circuit board in the present embodiment when the main surface of the board is viewed in plan, the drain 19d formed of the source metal in the thin film transistor element portion overlaps with the gate wiring. It is not.
  • the circuit board according to the present embodiment has a configuration in which a TFT is formed on the intersection of the oxide semiconductor line, which is the IGZO portion 9 in which a part of the surface layer is made into a conductor, and the gate wiring 13. With such a configuration, the area (Cgd capacity) of the portion where the IGZO line and the gate wiring 13 overlap with each other can be made free from variation due to alignment (Cgd alignment free). Also, Cs wiring and Cs3 are formed.
  • the oxide semiconductor layer 17 in addition to IGZO, for example, ISZO (In—Si—Zn—O), IAZO (In—Al—Zn—O), INiZO (In—Ni—Zn—O), ICuZO (In—) Cu—Zn—O), IHfZO (In—Hf—Zn—O), IZO (In—Zn—O), and the like can be preferably used.
  • the oxide semiconductor layer 17 can have a thickness of 20 nm to 300 nm, for example. According to this embodiment, the TFT can be reduced, and the BM (black matrix) light shielding can also be reduced. As a result, the aperture ratio (transmittance) can be increased.
  • FIG. 2 is a diagram showing a conductor process step of the present embodiment.
  • FIG. 2 shows IGZO (indium gallium zinc composite oxide) as an oxide semiconductor.
  • the plasma treatment can be performed using, for example, a gas such as CF 4 + O 2 , HCl, HCl + O 2 , SF 6 + O 2 , N 2 , O 2 , H 2 , CH 4, or NH 3 .
  • This technology makes it possible to make electrical connections (source ⁇ TFT ⁇ drain ⁇ pixel electrode) only with a semi-transparent oxide semiconductor such as IGZO.
  • Cgd alignment can be made free by forming Cgd where the semiconductor layer line and gate wiring overlap each other. Further, heat treatment or the like can be used instead of plasma treatment.
  • FIG. 3 is a schematic cross-sectional view of the TFT portion in the circuit board of the present embodiment.
  • FIG. 3 shows the electrical connection of the TFT section.
  • the TFT is realized by forming a portion (ES pattern-free portion) that becomes a conductor in the surface layer portion of the oxide semiconductor by ES18 and a portion (ES pattern-containing portion) that does not become a conductor. Electrically connected from the source wiring 19s to the conductorized IGZO part 9 and switching the TFT at the part with the ES pattern (semiconductor IGZO part), created from the conductorized IGZO part 9 with source metal Connected to the drain (one source paired with the gate of Cs) 19d.
  • FIG. 4 is a schematic cross-sectional view showing the substrate on which the gate wiring is formed in the circuit substrate manufacturing method of the present embodiment. From the left side of the drawing, a TFT portion, a storage capacitor (Cs) portion, a gate-source connection portion, and a terminal portion of the circuit board are shown. Gate wirings 13 are formed in the TFT portion, the storage capacitor (Cs) portion, the gate-source connection portion, and the terminal portion, respectively.
  • the gate wiring layer those usually used can be used, for example, a single layer of an aluminum alloy.
  • FIG. 5 shows a step of forming an oxide semiconductor layer, a step of placing an ES (etching stopper), and a step of plasma-treating the oxide semiconductor layer (conducting treatment step) in the method of manufacturing a circuit board according to the present embodiment.
  • It is a cross-sectional schematic diagram which shows the board
  • an insulating film 15 and an oxide semiconductor layer 17 are formed on the substrate, and ES 18 is disposed in the TFT portion and the terminal portion.
  • This process is a process of electrically separating the source and the drain with an insulating film of ES, which is used before the process of separating the source and the drain by channel etching is introduced.
  • the IGZO under the ES does not become a conductor and maintains the properties of the semiconductor, and where there is no ES, it becomes a conductor. That is, IGZO is made into a conductor by plasma treatment or the like, so that if ES is present, plasma will not hit and it will not be made into a conductor.
  • a preferred embodiment of the conductor treatment such as plasma treatment is the same as described above with reference to FIG.
  • FIG. 6 is a schematic cross-sectional view showing the substrate after the oxide semiconductor layer 17 is etched in the circuit substrate manufacturing method of the present embodiment.
  • FIG. 7 is a schematic cross-sectional view showing the substrate after the source wiring 19s and the drain 19d formed of the source metal are formed in the circuit board manufacturing method of the present embodiment.
  • a conductor layer is further formed from the substrate shown in FIG.
  • a resist is formed by a mask process, and the wiring layer is etched to form a source wiring 19s and a drain 19d formed of a source metal.
  • the resist on the substrate is removed.
  • the drain 19d formed of the source metal and the gate wiring 13 do not overlap each other, so that the Cgd alignment can be substantially free, and the Cs area Can be reduced, and the aperture ratio can be improved.
  • the source wiring 19s and the drain 19d formed of the source metal a commonly used one can be used, for example, Al alloy / Ti.
  • FIG. 8 is a schematic cross-sectional view showing the substrate on which the organic insulating film 23 is formed in the circuit board manufacturing method of the present embodiment. Further, after forming the insulating film 21 on the substrate and the organic insulating film 23 from FIG. 7, contact holes are formed by etching in the storage capacitor (Cs) portion, the gate-source connection portion, and the terminal portion. .
  • Cs storage capacitor
  • FIG. 9 is a schematic cross-sectional view showing the substrate on which the pixel electrode 31 is formed in the circuit board manufacturing method of the present embodiment. Further, from FIG. 8, a picture element electrode 31 is formed. Thereby, the circuit board excellent in the aperture ratio can be suitably manufactured by the six mask process.
  • the TFT is realized by forming an IGZO portion (ES pattern-free portion) made conductive on the surface layer portion of the oxide semiconductor by ES18 and an IGZO portion (ES pattern-containing portion, oxide semiconductor 17) not made conductive. Make it.
  • the conductor part is electrically connected from the source wiring 19s to the part without the ES on the gate through the conductorized IGZO part 9, and the TFT is switched at the part with the ES pattern on the gate (semiconductor IGZO part). Then, the drain (conducted IGZO part) made into a conductor is connected to the drain (one source paired with the gate of Cs) 19d made of the source metal.
  • the aperture ratio can be improved by reducing the TFT area and the TFT light-shielding area.
  • the TFT area semiconductor area
  • the aperture ratio can be improved.
  • the aperture ratio can also be improved by not shielding the TFT with BM.
  • the manufacturing method of this embodiment achieves an equivalent aperture ratio with 6 masks. Because it can, there is a cost merit.
  • FIG. 10 is a schematic plan view showing picture elements on a circuit board having one TFT per picture element, which is a modification of the present embodiment. The effect of improving the aperture ratio similar to that described above can also be exhibited by this form.
  • FIG. 11 is a schematic plan view showing picture elements on a circuit board having two TFTs per picture element, which is a modification of the present embodiment.
  • FIG. 12 is a schematic plan view showing picture elements on a circuit board having three TFTs per picture element, which is a modification of the present embodiment.
  • FIG. 13 is a schematic plan view showing a circuit board in the present embodiment.
  • the circuit board 100 is a TFT side substrate provided with a thin film transistor (TFT), and includes a picture element electrode area (display area) and an area outside the picture element electrode area (non-display area).
  • the connection part 51 and the terminal part 61 are arranged in the non-display area.
  • a source driver can be mounted on the circuit board 100 via the connection unit 51 by, for example, a chip on glass (COG) method.
  • COG chip on glass
  • a flexible printed circuit board (FPC) can be mounted on the circuit board 100 via the terminal portion 61.
  • a signal for driving the source driver can be input from the FPC via the terminal portions 61 and 51.
  • the gate wiring 13 and the source wiring 19s are provided on the glass substrate (not shown) so as to be substantially orthogonal to each other, and further surrounded by the gate wiring 13 and the source wiring 19s.
  • a pixel electrode 31 and a TFT are provided for each region.
  • a drain 19d formed of a source metal is disposed so as to overlap the pixel electrode 31.
  • FIG. 14 is an exploded perspective schematic view showing the structure of the liquid crystal panel in the present embodiment.
  • FIG. 14 shows a structure of a liquid crystal panel including the circuit board according to the first embodiment.
  • the substrate 72 on the CF side of the liquid crystal panel 200 and the circuit board 100 sandwich the liquid crystal 73.
  • the liquid crystal panel 200 includes a backlight 113 on the back surface of the circuit board 100.
  • the light from the backlight 113 passes through the polarizing plate 74, the circuit board 100, the liquid crystal 73, the CF-side substrate 72, and the polarizing plate 71 in this order, and the passage / non-transmission of light is controlled by controlling the orientation of the liquid crystal.
  • the aperture ratio can be improved because it is not necessary to shield the TFT by the BM because of the optical characteristics of IGZO.
  • FIG. 15 is an exploded perspective schematic view showing the structure of a liquid crystal display device including the liquid crystal panel shown in FIG.
  • the liquid crystal panel 200 is fixed on the fixed panel 400 and sealed by the front cabinet 300 and the rear cabinet 500.
  • the rear cabinet 500 and the upper stand 700 are fixed via a metal fitting 600.
  • the upper stand 700 and the lower stand 800 are fitted together.
  • the display device of the present invention is not limited to this, and an EL display device such as an organic EL display device or an inorganic EL display device. The same effect can be obtained also in the above.

Abstract

本発明は、開口率が向上された回路基板の製造方法を提供する。本発明の回路基板の製造方法は、酸化物半導体層を含む薄膜トランジスタを有する回路基板の製造方法であって、上記製造方法は、酸化物半導体層を形成する工程、及び、酸化物半導体層を導体化処理する工程を含む回路基板の製造方法である。

Description

回路基板の製造方法、回路基板及び表示装置
本発明は、回路基板の製造方法、回路基板及び表示装置に関する。より詳しくは、表示装置等の電子装置の構成部材として用いられる回路基板の製造方法、回路基板及び表示装置に関するものである。
回路基板は、電子回路を構成要素として有するものであり、例えば、薄膜トランジスタ（ＴＦＴ）等の素子を含む回路基板は、液晶表示装置、有機エレクトロルミネセンス表示装置、及び、太陽電池等の電子装置の構成部材として広く利用されている。
以下、ＴＦＴ駆動の液晶表示パネルを構成するＴＦＴアレイ基板の回路構成を例に挙げて説明する。ＴＦＴアレイ基板は、通常、ｍ行の走査線とｎ列の信号線とからなるｍ×ｎマトリクス配線の交点に、スイッチング素子であるＴＦＴが設けられた構造を含む画素回路を有する。なお、ＴＦＴのドレイン配線は、絵素電極に接続されている。また、走査ドライバＩＣやデータドライバＩＣといった周辺回路が、それぞれＴＦＴのゲート配線及びソース配線に接続されている。
回路は、ＴＦＴ基板上に作り込まれるＴＦＴの性能に影響を受ける。すなわち、ＴＦＴ基板上に作り込まれるＴＦＴの性能は、その材質によって異なるので、回路基板上に作り込まれるＴＦＴにより回路が動作可能であるか、回路規模が大きくならないか、歩留まりが低下しないか等が、ＴＦＴ基板上に作り込まれる回路によって影響する。従来の回路基板では、ＴＦＴを安価かつ容易に形成することができる点からａ－Ｓｉ（アモルファスシリコン）が多く採用されている。
ＴＦＴのチャネル層に使用されるその他の半導体化合物としては、例えば、Ｉｎ、Ｇａ、Ｚｎから選択される元素の１つを含む酸化物半導体をチャネル層に用いる薄膜トランジスタが開示されている（例えば、特許文献１参照）。
特開２００８－２７７３２６号公報
図１６は、従来のａ－Ｓｉ　ＴＦＴを用いた回路基板の絵素を示す平面模式図である。
従来のａ－Ｓｉ　ＴＦＴを用いた回路基板においては、ＴＦＴ１４１の面積が大きく、透過率を充分に大きくすることができないものであった。その原因は、以下の通りである。（１）ａ－Ｓｉは、移動度が充分に高いものではなかった。（２）ａ－Ｓｉ　ＴＦＴは、設計において、アライメント精度からくるＣｇｄ容量変化に対応してＣｓ容量を大きくとるため、ある程度大きくなるものであった。以上のように、開口率向上の観点から、ＴＦＴとしてより好適なものを用いるための工夫の余地があった。
本発明は、上記現状に鑑みてなされたものであり、開口率が向上された回路基板の製造方法を提供することを目的とするものである。
本発明者らは、開口率が向上された回路基板の製造方法について種々検討したところ、半導体層が酸化物半導体からなる回路基板の製造方法において、酸化物半導体層を導体化処理することに着目した。そして、酸化物半導体層を導体化処理することにより、酸化物半導体だけでソース－ドレイン間を充分に電気的に接続（ソース→ＴＦＴ→ドレイン→絵素電極）することができることを見いだすとともに、移動度が高い酸化物半導体を用いることにより、回路基板のＴＦＴ部においてＴＦＴを小さくでき、開口率を向上させることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、酸化物半導体層を含む薄膜トランジスタを有する回路基板の製造方法であって、上記製造方法は、酸化物半導体層を形成する工程、及び、酸化物半導体層を導体化処理する工程を含む回路基板の製造方法である。
本発明の回路基板の製造方法は、ａ－Ｓｉに代わり、移動度が高いという利点をもつ酸化物半導体プロセスの導入と酸化物半導体の導体化処理を導入するものであり、高移動度の酸化物半導体によって従来のａ－Ｓｉでは不可能であったＴＦＴ面積の縮小化を実現し、開口率を高めることができる。
本発明の回路基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
本発明の回路基板における好ましい形態について以下に詳しく説明する。
本発明はまた、本発明の回路基板の製造方法により得られた回路基板でもある。本発明の回路基板は、上述した開口率向上効果を発揮することができる。
本発明はまた、酸化物半導体層を含む薄膜トランジスタを有する回路基板であって、上記酸化物半導体層は、表層部が導体化処理された部分と半導体層の部分とを有する回路基板でもある。このような形態とすることにより、ＴＦＴのスイッチング機能を維持しながら、絵素の引き出し部分を充分に導体化することができる。また、上記酸化物半導体層は、導体化する部分と半導体の部分の作製し易さの観点から、アモルファス酸化物半導体層であることが好適である。中でも、本発明の回路基板の好ましい形態の一つとして、上記酸化物半導体層は、インジウムガリウム亜鉛複合酸化物からなる形態が挙げられる。
本発明の回路基板の好ましい形態の一つとして、上記回路基板は、酸化物半導体層の下層が絶縁膜から構成され、該酸化物半導体層の導体化された部分の上層が絶縁膜から構成されている形態が挙げられる。言い換えれば、酸化物半導体の導体化された部分より下層が絶縁膜のみで構成され、酸化物半導体の導体化された部分と絵素電極又は液晶層との間が絵素電極以外は絶縁膜のみで構成される形態をいう。このように半透明の酸化物半導体層及びその導体化された部分だけでソース－ドレイン間の電気的な接続が可能となることにより、開口率を更に向上することができる。
本発明の回路基板の好ましい形態の一つとして、上記回路基板は、基板主面を平面視したときに、薄膜トランジスタ素子部内に（ＴＦＴ部において）ソースメタルで形成されたドレインとゲート配線とが重畳していない形態が挙げられる。本発明においては、酸化物半導体だけで充分に電気的な接続ができることによってソース配線とソースメタルで形成されたドレインとを互いに離れた位置で配置でき、ソースメタルで形成されたドレインをゲート配線から離れた位置に配置できるため、アラインメントフリー（Ｃｇｄアライメントフリー）とすることができるものである。Ｃｓ容量を大きくとらなくてよくなるため、Ｃｓ面積を小さくして開口率を向上することができる。
本発明の回路基板の好ましい形態の一つとして、上記酸化物半導体層は、抵抗率が１０２μΩ・ｃｍ以上、１０８μΩ・ｃｍ以下の部分を有する形態が挙げられる。このような形態とすることにより、ＴＦＴとしてのスイッチング機能を発揮しながら、移動度が高い半導体材料によりＴＦＴを小さくでき、開口率を向上することができる。本発明回路基板の好ましい形態の一つとして、上記酸化物半導体層は、更に、抵抗率が１０８μΩ・ｃｍを超える部分を有する形態が挙げられる。
本発明の回路基板の好ましい形態の一つとして、上記回路基板は、基板主面を平面視したときに、薄膜トランジスタ素子が遮光層と重畳していない部分を有する形態が挙げられる。ａ－Ｓｉ　ＴＦＴの場合は、トランジスタが光リークをおこし、信頼性においてＶｔｈシフトをおこす。その光特性から、オフリーク（ＴＦＴの待機時漏れ電流）を起こすため、通常はＴＦＴをＢＭ等により遮光することになるものである。本発明の回路基板は、薄膜トランジスタ素子が遮光層と重畳していない部分を有する形態とすることにより、回路基板の開口率を更に向上させることができる。例えば、上記回路基板が、一絵素電極につき、２個以上の薄膜トランジスタ素子が直列に配置されている形態とすることにより、ＴＦＴのＯＦＦ抵抗を充分に下げることができ、ブラックマトリックス（ＢＭ）によって遮光しなくてもＴＦＴを充分に駆動することができる。上記「薄膜トランジスタ素子が遮光層と重畳していない部分を有する」とは、本発明の開口率向上効果が発揮されるといえる程度に重畳していない部分があればよい。より好ましくは、基板主面を平面視したときに、薄膜トランジスタ素子と遮光層とが実質的に重畳していない形態である。
なお、本発明の回路基板は、（１）高移動度である酸化物半導体を用いることによるＴＦＴ面積の縮小、（２）ＣｇｄアライメントフリーとすることによるＣｓ面積の縮小、及び、（３）ＴＦＴをＢＭによって遮蔽しないことの少なくとも一つによって開口率向上効果が発揮されるものであればよい。
本発明はまた、本発明の回路基板を備えることを特徴とする表示装置でもある。上記表示装置としては、液晶表示装置、有機ＥＬ表示装置や無機ＥＬ表示装置等のＥＬ表示装置等が挙げられる。
本発明の表示装置の好ましい形態は、上述した本発明の回路基板の好ましい形態と同様である。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明によれば、酸化物半導体層を有するＴＦＴを含む回路基板において、開口率を充分に向上することができる。
本実施形態の回路基板の絵素を示す平面模式図である。 本実施形態の導体化処理工程を示す図である。 本実施形態の回路基板におけるＴＦＴ部の断面模式図である。 本実施形態の回路基板の製造方法においてゲート配線を形成した基板を示す断面模式図である。 本実施形態の回路基板の製造方法において酸化物半導体層を形成する工程、ＥＳ（エッチングストッパー）を配置する工程、及び、酸化物半導体層をプラズマ処理する工程を行った基板を示す断面模式図である。 本実施形態の回路基板の製造方法において酸化物半導体層をエッチング処理した後の基板を示す断面模式図である。 本実施形態の回路基板の製造方法においてソース配線及びドレインを形成した後の基板を示す断面模式図である。 本実施形態の回路基板の製造方法において有機絶縁膜を形成した基板を示す断面模式図である。 本実施形態の回路基板の製造方法において絵素電極を形成した基板を示す断面模式図である。 本実施形態の変形例である絵素１つあたり１つのＴＦＴを有する回路基板の絵素を示す平面模式図である。 本実施形態の変形例である絵素１つあたり２つのＴＦＴを有する回路基板の絵素を示す平面模式図である。 本実施形態の変形例である絵素１つあたり３つのＴＦＴを有する回路基板の絵素を示す平面模式図である。 本実施形態における回路基板を示す平面模式図である。 本実施形態における液晶パネルの構造を示す分解斜視模式図である。 図１４に示した液晶パネルを備える液晶表示装置の構造を示す分解斜視模式図である。 従来のａ－Ｓｉ　ＴＦＴを用いた回路基板の絵素を示す平面模式図である。
本明細書において、ドレイン、ソース配線、ゲート配線は、それぞれ、ＴＦＴのドレイン電極、ソース電極、ゲート電極をその一部に含むものである。
回路基板は、実施形態においてＴＦＴが設けられる基板であることから、ＴＦＴ側基板ともいう。上記回路基板に対向する基板は、実施形態においてカラーフィルタ（ＣＦ）が配置される基板であることから、ＣＦ側基板ともいう。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
実施形態１
図１は、本実施形態の回路基板の絵素を示す平面模式図である。
図１では、ＩＧＺＯとゲート配線１３との重畳部分にＥＳパターン（島のこし）４１が形成されている。ＥＳパターン４１が配置された部分のＩＧＺＯは、導体化処理によって導体化されず、半導体のままである。本明細書中、基板主面を平面視したときのＥＳパターン（島のこし）４１が配置された部分を、半導体素子部（ＴＦＴ部）ともいう。また、更に、図１等に示されるように、本実施形態における回路基板は、基板主面を平面視したときに、薄膜トランジスタ素子部内でソースメタルで形成されたドレイン１９ｄとゲート配線とが重畳していないものである。更に、本実施形態における回路基板は、表層の一部が導体化されたＩＧＺＯ部９である酸化物半導体のラインとゲート配線１３との交点上がＴＦＴとなる形態である。このような形態により、ＩＧＺＯのラインとゲート配線１３とが重畳する部分の面積（Ｃｇｄ容量）は、アライメントにより変動しないもの（Ｃｇｄアライメントフリー）とすることができる。また、Ｃｓ配線及びＣｓ３が形成されている。
酸化物半導体層１７としては、ＩＧＺＯ以外に、例えばＩＳＺＯ（Ｉｎ－Ｓｉ－Ｚｎ－Ｏ）、ＩＡＺＯ（Ｉｎ－Ａｌ－Ｚｎ－Ｏ）、ＩＮｉＺＯ（Ｉｎ－Ｎｉ－Ｚｎ－Ｏ）、ＩＣｕＺＯ（Ｉｎ－Ｃｕ－Ｚｎ－Ｏ）、ＩＨｆＺＯ（Ｉｎ－Ｈｆ－Ｚｎ－Ｏ）、ＩＺＯ（Ｉｎ－Ｚｎ－Ｏ）等を好適に用いることができる。酸化物半導体層１７は、例えばその膜厚を２０ｎｍ～３００ｎｍとすることができる。
本実施形態により、ＴＦＴを小さくでき、ＢＭ（ブラックマトリックス）遮光も小さくすることができる。その結果、開口率（透過率）を高めることができる。
図２は、本実施形態の導体化処理工程を示す図である。
図２には、酸化物半導体としてＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）が示されている。酸化物半導体層の表層部をプラズマ処理することにより、表層部が導体の性質を有することになる。プラズマ処理は、例えば、ＣＦ４＋Ｏ２、ＨＣｌ、ＨＣｌ＋Ｏ２、ＳＦ６＋Ｏ２、Ｎ２、Ｏ２、Ｈ２、ＣＨ４又はＮＨ３等のガスを用いて行うことができる。この技術により、半透明であるＩＧＺＯ等の酸化物半導体だけで電気的な接続（ソース→ＴＦＴ→ドレイン→絵素電極）ができ、透過率向上、及び、設計的なメリットがあるＴＦＴ（酸化物半導体層のラインとゲート配線とが重畳する箇所でＣｇｄを形成することにより、Ｃｇｄアライメントフリーとすることができる）の製造が可能となる。また、プラズマ処理の代わりに熱処理等も用いることもできる。
図３は、本実施形態の回路基板におけるＴＦＴ部の断面模式図である。
図３は、ＴＦＴ部の電気的接続を示す。本実施形態では、ＥＳ１８により酸化物半導体の表層部に導体化する部分（ＥＳパターン無し部）と導体化しない部分（ＥＳパターン有り部）をつくることによりＴＦＴを成り立たせる。ソース配線１９ｓから導体化されたＩＧＺＯ部９までを電気的に接続して、ＥＳパターン有り部（半導体のＩＧＺＯ部）でＴＦＴのスイッチングを行って、導体化させたＩＧＺＯ部９からソースメタルで作成されたドレイン（Ｃｓのゲートと対になる一方のソース）１９ｄに接続する。
本実施形態の回路基板の製造工程を図４～図９を参照して以下に説明する。なお、図３に示したＴＦＴでは、基板主面を平面視したときに、ゲート配線１３の全部と重畳するようにＥＳ１８が配置されているが、図４～図９に示した製造工程で得られるＴＦＴでは、ゲート配線１３の一部だけと重畳するようにＥＳ１８が配置されている。ＥＳの好ましい配置形態は、いずれであってもよい。
図４は、本実施形態の回路基板の製造方法においてゲート配線を形成した基板を示す断面模式図である。図面の左側から、それぞれ回路基板のＴＦＴ部、蓄積容量（Ｃｓ）部、ゲート－ソース接続部、端子部を示す。ＴＦＴ部、蓄積容量（Ｃｓ）部、ゲート－ソース接続部及び端子部において、それぞれゲート配線１３が形成されている。ゲート配線層としては、通常用いられるものを用いることができ、例えばアルミニウム合金の単層とすることができる。
図５は、本実施形態の回路基板の製造方法において酸化物半導体層を形成する工程、ＥＳ（エッチングストッパー）を配置する工程、及び、酸化物半導体層をプラズマ処理する工程（導体化処理工程）を行った基板を示す断面模式図である。図４に示した基板から更に、基板上に絶縁膜１５及び酸化物半導体層１７が形成されるとともに、ＴＦＴ部及び端子部においてＥＳ１８が配置されている。本プロセスは、チャネルエッチングでソースとドレインとを分離するプロセスが導入される前に使用される、ソースとドレインとをＥＳの絶縁膜で電気的に分離するプロセスである。本プロセスではＥＳを置くことによりＥＳ下のＩＧＺＯは導体化せず半導体の性質を保ち、ＥＳが無いところは導体化する。すなわち、導体化はプラズマ処理等でＩＧＺＯを導体化させるので、ＥＳがあればプラズマが当たらず、導体化しない。プラズマ処理等の導体化処理の好ましい態様は、図２について上述したのと同様である。
図６は、本実施形態の回路基板の製造方法において酸化物半導体層１７をエッチング処理した後の基板を示す断面模式図である。
図７は、本実施形態の回路基板の製造方法においてソース配線１９ｓ及びソースメタルで形成されたドレイン１９ｄを形成した後の基板を示す断面模式図である。図６に示した基板から更に、導電体層を形成する。次いで、マスクプロセスによりレジストを形成し、配線層に対してエッチングを行って、ソース配線１９ｓ及びソースメタルで形成されたドレイン１９ｄを形成する。次いで、基板上のレジストを除去する。ソース配線１９ｓ及びソースメタルで形成されたドレイン１９ｄは、ゲート配線１３から離れた位置に配置することにより、Ｃｇｄを低減することができ、ゲートとソースのアライメントフリーにでき、またゲートとドレインのアライメントフリーにできる。例えば、基板主面を平面視したときに、ソースメタルで形成されたドレイン１９ｄとゲート配線１３とが重畳していない形態とすることにより、実質的にＣｇｄアライメントフリーとすることができ、Ｃｓ面積を縮小化することができ、開口率を向上することができる。ソース配線１９ｓ及びソースメタルで形成されたドレイン１９ｄとしては、通常用いられるものを用いることができ、例えばＡｌ合金／Ｔｉとすることができる。
図８は、本実施形態の回路基板の製造方法において有機絶縁膜２３を形成した基板を示す断面模式図である。図７から更に、基板上に絶縁膜２１を形成し、有機絶縁膜２３を形成したうえで、蓄積容量（Ｃｓ）部、ゲート－ソース接続部及び端子部においてエッチングによりコンタクトホールを形成している。
図９は、本実施形態の回路基板の製造方法において絵素電極３１を形成した基板を示す断面模式図である。図８から更に、絵素電極３１が形成されている。これにより、開口率に優れた回路基板を６枚マスクプロセスで好適に作製することができる。本実施形態では、ＥＳ１８により酸化物半導体の表層部に導体化されたＩＧＺＯ部（ＥＳパターン無し部）と導体化しないＩＧＺＯ部（ＥＳパターン有り部、酸化物半導体１７）をつくることによりＴＦＴを成り立たせる。ソース配線１９ｓから導体化されたＩＧＺＯ部９を介して、ゲート上のＥＳなし部まで導体部を電気的に接続して、ゲート上のＥＳパターン有り部（半導体のＩＧＺＯ部）でＴＦＴのスイッチングを行って、導体化させたドレイン（導体化されたＩＧＺＯ部）からソースメタルで作成されたドレイン（Ｃｓのゲートと対になる一方のソース）１９ｄに接続する。
現行のａ－Ｓｉ　ＴＦＴと比較するとＴＦＴ面積およびＴＦＴ遮光面積縮小による開口率（透過率）を向上することができる。本実施形態においては、酸化物半導体層が高移動度であることにより、ＴＦＴ面積（半導体面積）を縮小することができ、開口率を向上することができる。また、本実施形態では、酸化物半導体だけでソース－ドレイン間を充分に電気的に接続できることによって設計的なメリット（Ｃｇｄアライメントフリー）があり、Ｃｓ面積を縮小することができ、開口率を向上することができる。更に、ＴＦＴをＢＭにより遮光しないことによっても、開口率を向上させることができる。また、低温ポリシリコンＴＦＴで１０枚近くのマスクを使用して製造している高精細液晶ディスプレー（２００ｄｐｉ以上）に対しては、本実施形態の製造方法により６枚マスクで同等の開口率を実現できるため、コストメリットがある。
図１０は、本実施形態の変形例である絵素１つあたり１つのＴＦＴを有する回路基板の絵素を示す平面模式図である。この形態によっても上述したのと同様の開口率を向上させる効果を発揮することができる。
図１１は、本実施形態の変形例である絵素１つあたり２つのＴＦＴを有する回路基板の絵素を示す平面模式図である。ＴＦＴを２つ直列に並べることにより、ＴＦＴのＯＦＦ抵抗を低減し、ＢＭなしにすることができる。
図１２は、本実施形態の変形例である絵素１つあたり３つのＴＦＴを有する回路基板の絵素を示す平面模式図である。ＴＦＴを３つ直列に並べることにより、ＴＦＴのＯＦＦ抵抗を更に低減することができ、ＢＭなしにすることができる。
図１３は、本実施形態における回路基板を示す平面模式図である。
回路基板１００は、薄膜トランジスタ（ＴＦＴ）が設けられたＴＦＴ側基板であり、絵素電極エリア（表示領域）と絵素電極エリアの外側の領域（非表示領域）とを備える。
非表示領域には、接続部５１及び端子部６１が配置されている。接続部５１を介して、ソースドライバを、例えばチップオングラス（ＣＯＧ）方式で回路基板１００上に実装することができる。また、端子部６１を介して、フレキシブルプリント基板（ＦＰＣ）を回路基板１００上に実装することができる。例えば、ＦＰＣから端子部６１及び５１を介してソースドライバを駆動するための信号を入力することができる。
なお、回路基板１００の表示領域には、ガラス基板（示さず）上に、ゲート配線１３とソース配線１９ｓとが略直交するように設けられ、更に、ゲート配線１３とソース配線１９ｓとで囲まれる領域ごとに絵素電極３１及びＴＦＴが設けられている。また、絵素電極３１と重なるように、ソースメタルで形成されたドレイン１９ｄが配置されている。
図１４は、本実施形態における液晶パネルの構造を示す分解斜視模式図である。図１４は、実施形態１の回路基板を備える液晶パネルの構造を示す。図１４に示されるように、液晶パネル２００のＣＦ側の基板７２と回路基板１００とは液晶７３を挟持する。また、液晶パネル２００は、回路基板１００の背面に、バックライト１１３を備える。バックライト１１３の光は、偏光板７４、回路基板１００、液晶７３、ＣＦ側の基板７２、及び、偏光板７１をこの順に通過し、液晶の配向制御により光の通過・非透過を制御する。本実施形態では、ＩＧＺＯの光特性から、ＢＭによってＴＦＴを遮光しなくてよいため、開口率を向上することができるものである。
図１５は、図１４に示した液晶パネルを備える液晶表示装置の構造を示す分解斜視模式図である。図１４に示されるように、液晶パネル２００は、固定パネル４００上に固定され、前部キャビネット３００及び後部キャビネット５００により封じられる。そして、後部キャビネット５００と上部スタンド７００とが金具６００を介して固定される。また上部スタンド７００と下部スタンド８００とが嵌め合わせされる。
なお、図１４及び図１５は、液晶表示装置の構成を示すものであるが、本発明の表示装置はこれに限定されることはなく、有機ＥＬ表示装置や無機ＥＬ表示装置等のＥＬ表示装置等においても同様の作用効果を得ることができる。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
なお、本願は、２０１０年２月２３日に出願された日本国特許出願２０１０－０３７５５４号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
３：Ｃｓ配線及びＣｓ
９：導体化されたＩＧＺＯ部
１３：ゲート配線
１５、２１：絶縁膜
１７：酸化物半導体層
１８：ＥＳ
１９ｓ：ソース配線
１９ｄ：ソースメタルで形成されたドレイン（Ｃｓのゲートと対になる一方のソース）
２３：有機絶縁膜
３１：絵素電極
４１：ＥＳパターン（島のこし）
１４１：ＴＦＴ
４３：ソース－絵素電極接続部
５１：接続部
６１：端子部
７１、７４：偏光板
７２：ＣＦ側の基板
７３：液晶
７５：バックライト
１００：回路基板
２００：液晶パネル
３００：前部キャビネット
４００：固定パネル
５００：後部キャビネット
６００：金具
７００：上部スタンド
８００：下部スタンド
９００：液晶表示装置

Claims (11)

  1. 酸化物半導体層を含む薄膜トランジスタを有する回路基板の製造方法であって、
    該製造方法は、酸化物半導体層を形成する工程、及び、酸化物半導体層を導体化処理する工程を含む
    ことを特徴とする回路基板の製造方法。
  2. 請求項１に記載の回路基板の製造方法により得られたことを特徴とする回路基板。
  3. 酸化物半導体層を含む薄膜トランジスタを有する回路基板であって、
    該酸化物半導体層は、表層部が導体化処理された部分と半導体層の部分とを有する
    ことを特徴とする回路基板。
  4. 前記酸化物半導体層は、インジウムガリウム亜鉛複合酸化物からなる
    ことを特徴とする請求項２又は３に記載の回路基板。
  5. 前記回路基板は、酸化物半導体層の下層が絶縁膜から構成され、該酸化物半導体層の導体化された部分の上層が絶縁膜から構成されている
    ことを特徴とする請求項２～４のいずれかに記載の回路基板。
  6. 前記回路基板は、基板主面を平面視したときに、薄膜トランジスタ素子部内にソースメタルで形成されたドレインとゲート配線とが重畳していない
    ことを特徴とする請求項２～５のいずれかに記載の回路基板。
  7. 前記酸化物半導体層は、抵抗率が１０２μΩ・ｃｍ以上、１０８μΩ・ｃｍ以下の部分を有する
    ことを特徴とする請求項２～６のいずれかに記載の回路基板。
  8. 前記酸化物半導体層は、更に、抵抗率が１０８μΩ・ｃｍを超える部分を有することを特徴とする請求項７に記載の回路基板。
  9. 前記回路基板は、一絵素電極につき、２個以上の薄膜トランジスタ素子が直列に配置されている
    ことを特徴とする請求項２～８のいずれかに記載の回路基板。
  10. 前記回路基板は、基板主面を平面視したときに、薄膜トランジスタ素子が遮光層と重畳していない部分を有する
    ことを特徴とする請求項２～９のいずれかに記載の回路基板。
  11. 請求項２～１０のいずれかに記載の回路基板を備えることを特徴とする表示装置。
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