JP2019047135A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2019047135A JP2019047135A JP2018224699A JP2018224699A JP2019047135A JP 2019047135 A JP2019047135 A JP 2019047135A JP 2018224699 A JP2018224699 A JP 2018224699A JP 2018224699 A JP2018224699 A JP 2018224699A JP 2019047135 A JP2019047135 A JP 2019047135A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- insulating film
- wiring
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 239000010408 film Substances 0.000 abstract description 285
- 239000000758 substrate Substances 0.000 abstract description 90
- 239000011159 matrix material Substances 0.000 abstract description 55
- 239000010409 thin film Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 231
- 239000012535 impurity Substances 0.000 description 124
- 238000005530 etching Methods 0.000 description 73
- 238000000034 method Methods 0.000 description 61
- 239000004973 liquid crystal related substance Substances 0.000 description 49
- 230000008569 process Effects 0.000 description 34
- 239000011229 interlayer Substances 0.000 description 33
- 239000003990 capacitor Substances 0.000 description 31
- 239000000463 material Substances 0.000 description 30
- 238000003860 storage Methods 0.000 description 29
- 239000007789 gas Substances 0.000 description 24
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 20
- 239000000460 chlorine Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 230000003287 optical effect Effects 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 238000001994 activation Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- 230000004913 activation Effects 0.000 description 8
- 238000002425 crystallisation Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 230000003197 catalytic effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000003054 catalyst Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 238000009616 inductively coupled plasma Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005247 gettering Methods 0.000 description 3
- 238000005984 hydrogenation reaction Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005499 laser crystallization Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 TaN fluorides Chemical class 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 229910004529 TaF 5 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- AZWHFTKIBIQKCA-UHFFFAOYSA-N [Sn+2]=O.[O-2].[In+3] Chemical compound [Sn+2]=O.[O-2].[In+3] AZWHFTKIBIQKCA-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical group [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133345—Insulating layers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133514—Colour filters
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
- G02F1/13378—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers by treatment of the surface, e.g. embossing, rubbing or light irradiation
- G02F1/133784—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers by treatment of the surface, e.g. embossing, rubbing or light irradiation by rubbing
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1339—Gaskets; Spacers; Sealing of cells
- G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134336—Matrix
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Abstract
【課題】アクティブマトリクス型基板において、薄膜トランジスタと、その端子接続部を同時に作り込み、少ないマスク数で歩留まりの良い表示装置を提供する。【解決手段】画素部および外部入力端子を有する表示装置であって、画素部は、ゲート電極と、半導体膜と、ゲート電極上に形成された絶縁膜、および絶縁膜上に半導体膜と電気的に接続された電極を有するＴＦＴを有し、外部入力端子は、ゲート電極と同じ層に形成された第１の配線と、電極と同じ層に形成され、絶縁膜に形成されたコンタクトホールを介し第１の配線と接続された第２の配線と、第２の配線に接続され、第２の配線上に形成された透明導電膜と、第２の配線と透明導電膜が接続している位置で透明導電膜と電気的に接続するフレキシブルプリント配線板を有する表示装置。【選択図】図１７
Description
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイ
プが知られている。
プが知られている。
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使
用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビ
デオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビ
デオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で
反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し
、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものであ
る。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い
金属材料からなり、薄膜トランジスタ等のスイッチング素子に電気的に接続している。
反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し
、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものであ
る。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い
金属材料からなり、薄膜トランジスタ等のスイッチング素子に電気的に接続している。
従来の反射型の液晶表示装置における画素構造を図２３に示す。図２３では、ゲート配
線（走査線）１１と容量配線１２の２本を線状形状にパターニング形成している。また、
ソース配線（信号線）１４を線状形状にパターニング形成している。また、ソース配線１
４は行方向に、ゲート配線１１は列方向にそれぞれ配置され、それぞれの配線同士を絶縁
するため、ゲート配線１１とソース配線１４との間には層間絶縁膜が設けられていた。ま
た、ソース配線１４とゲート配線１１は、一部交差しており、その交差部近傍に半導体層
１０を活性層としたＴＦＴが配置されていることが従来の特徴である。
線（走査線）１１と容量配線１２の２本を線状形状にパターニング形成している。また、
ソース配線（信号線）１４を線状形状にパターニング形成している。また、ソース配線１
４は行方向に、ゲート配線１１は列方向にそれぞれ配置され、それぞれの配線同士を絶縁
するため、ゲート配線１１とソース配線１４との間には層間絶縁膜が設けられていた。ま
た、ソース配線１４とゲート配線１１は、一部交差しており、その交差部近傍に半導体層
１０を活性層としたＴＦＴが配置されていることが従来の特徴である。
また、従来では、ソース配線１４と同時に形成し、それぞれのソース配線間に画素電極
１５を形成することが知られている。この構造にした場合と、ソース配線と画素電極との
間を遮光膜（ブラックマトリクスとも呼ぶ）１３で遮光する必要があった。
１５を形成することが知られている。この構造にした場合と、ソース配線と画素電極との
間を遮光膜（ブラックマトリクスとも呼ぶ）１３で遮光する必要があった。
また、従来では、遮光膜１３として、クロムなどで形成された金属膜を所望な形状にパ
ターニングしていた。従って、従来では遮光膜自体を形成するための工程及びマスクが増
加する結果となっていた。また、遮光膜１３で十分に遮光するためには、遮光膜１３と画
素電極との間に層間絶縁膜を設けて絶縁することが必要となっていた。同様に層間絶縁膜
の層数が増加すると、工程数が増えるためコスト上昇を招いていた。また、層間絶縁性を
確保する上で不利となっていた。
ターニングしていた。従って、従来では遮光膜自体を形成するための工程及びマスクが増
加する結果となっていた。また、遮光膜１３で十分に遮光するためには、遮光膜１３と画
素電極との間に層間絶縁膜を設けて絶縁することが必要となっていた。同様に層間絶縁膜
の層数が増加すると、工程数が増えるためコスト上昇を招いていた。また、層間絶縁性を
確保する上で不利となっていた。
また、従来の他の構造として、ソース配線１１を覆って層間絶縁膜が設けられ、その上
に画素電極は形成される構造が知られている。しかしながら、この構造にした場合、層数
が増加して工程数が増えるため、コスト上昇を招いていた。
に画素電極は形成される構造が知られている。しかしながら、この構造にした場合、層数
が増加して工程数が増えるため、コスト上昇を招いていた。
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省
電力化および小型化が達成できる。
められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省
電力化および小型化が達成できる。
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの
微細化は１つの画素に占めるＴＦＴ及び配線の形成面積が大きくなり画素開口率を低減さ
せている。
微細化は１つの画素に占めるＴＦＴ及び配線の形成面積が大きくなり画素開口率を低減さ
せている。
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に
必要な回路要素を効率よくレイアウトすることが不可欠である。
必要な回路要素を効率よくレイアウトすることが不可欠である。
以上のように、少ないマスク数で画素開口率の高い反射型液晶表示装置または透過型液
晶表示装置を実現するためには、従来にない全く新しい画素構成が求められている。
晶表示装置を実現するためには、従来にない全く新しい画素構成が求められている。
本発明は、そのような要求に答えるものであり、マスク数及び工程数を増加させること
なく、高い開口率を実現した画素構造を有する液晶表示装置を提供することを課題とする
。
なく、高い開口率を実現した画素構造を有する液晶表示装置を提供することを課題とする
。
上述した従来技術の課題を解決するために以下の手段を講じた。
本発明は、ブラックマトリクスを用いることなく、ＴＦＴ及び画素間を遮光する画素構
造を特徴としている。ＴＦＴを遮光する手段の一つとして、ゲート電極とソース配線とを
第１絶縁膜上に形成し、第１絶縁膜とは異なる第２絶縁膜上に形成されたゲート配線で活
性層となる半導体層の大部分を覆うことを特徴としている。また、画素間を遮光する手段
の一つとして、画素電極をソース配線と重ねて配置することも特徴としている。さらに、
ＴＦＴを遮光する手段の一つとして、対向基板上に遮光膜としてカラーフィルタ（赤色の
カラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜）を素子
基板のＴＦＴと重ねて配置することも特徴としている。
造を特徴としている。ＴＦＴを遮光する手段の一つとして、ゲート電極とソース配線とを
第１絶縁膜上に形成し、第１絶縁膜とは異なる第２絶縁膜上に形成されたゲート配線で活
性層となる半導体層の大部分を覆うことを特徴としている。また、画素間を遮光する手段
の一つとして、画素電極をソース配線と重ねて配置することも特徴としている。さらに、
ＴＦＴを遮光する手段の一つとして、対向基板上に遮光膜としてカラーフィルタ（赤色の
カラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜）を素子
基板のＴＦＴと重ねて配置することも特徴としている。
本明細書で開示する発明の構成は、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、
前記電極（ゲート電極を含む第１の電極１３４）及び前記ソース配線を覆う第２絶縁膜
と、
前記第２絶縁膜上に前記電極（ゲート電極を含む第１の電極１３４）と接続されたゲー
ト配線１６６とを有する半導体装置である。
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、
前記電極（ゲート電極を含む第１の電極１３４）及び前記ソース配線を覆う第２絶縁膜
と、
前記第２絶縁膜上に前記電極（ゲート電極を含む第１の電極１３４）と接続されたゲー
ト配線１６６とを有する半導体装置である。
また、本明細書で開示する発明の構成は、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層（具体的にはソース領域またはド
レイン領域）と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層（具体的にはドレイン領域またはドレイン領域）と接
続された画素電極１６７とを有する半導体装置である。
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層（具体的にはソース領域またはド
レイン領域）と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層（具体的にはドレイン領域またはドレイン領域）と接
続された画素電極１６７とを有する半導体装置である。
また、上記構成において、前記画素電極は、前記第２絶縁膜を間に挟んで前記ソース配
線と重なるように配置され、画素電極とソース配線との間の光漏れを遮る。
線と重なるように配置され、画素電極とソース配線との間の光漏れを遮る。
また、上記各構成において、前記半導体層（第１の半導体層１７２）は、前記第１絶縁
膜を間に挟んで前記ゲート配線と重なる領域を有することを特徴としている。
膜を間に挟んで前記ゲート配線と重なる領域を有することを特徴としている。
また、上記半導体層のうち、前記第１絶縁膜を間に挟んでゲート配線と重なる領域は、
チャネル形成領域、あるいは、前記チャネル形成領域と前記ドレイン領域との間に存在す
る領域、あるいは、前記チャネル形成領域と前記ソース領域との間に存在する領域を少な
くとも含むことを特徴としており、外部からの光から保護されている。
チャネル形成領域、あるいは、前記チャネル形成領域と前記ドレイン領域との間に存在す
る領域、あるいは、前記チャネル形成領域と前記ソース領域との間に存在する領域を少な
くとも含むことを特徴としており、外部からの光から保護されている。
また、前記第１絶縁膜を間に挟んで一つの半導体層上に複数のゲート電極が存在するマ
ルチゲート構造の場合は、一つの半導体層に複数のチャネル形成領域が存在しており、あ
るチャネル形成領域とその他のチャネル形成領域との間に存在する領域と重なるように前
記ゲート配線を配置することが望ましい。
ルチゲート構造の場合は、一つの半導体層に複数のチャネル形成領域が存在しており、あ
るチャネル形成領域とその他のチャネル形成領域との間に存在する領域と重なるように前
記ゲート配線を配置することが望ましい。
また、本発明は、マスク数の増加を抑えるために、前記第１絶縁膜上に前記電極及び前
記ソース配線が同一材料で形成され、前記第２絶縁膜上に前記画素電極、前記接続電極、
及び前記ゲート配線が同一材料で形成されたことを特徴としている。
記ソース配線が同一材料で形成され、前記第２絶縁膜上に前記画素電極、前記接続電極、
及び前記ゲート配線が同一材料で形成されたことを特徴としている。
また、上記各構成において、前記ゲート配線は、導電型を付与する不純物元素がドープ
されたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれ
た元素を主成分とする膜またはそれらの積層膜からなることを特徴としている。
されたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれ
た元素を主成分とする膜またはそれらの積層膜からなることを特徴としている。
また、上記各構成において、前記第１の電極と前記半導体層とを絶縁するための前記第
１絶縁膜はゲート絶縁膜である。
１絶縁膜はゲート絶縁膜である。
また、上記各構成において、ソース配線とゲート配線とを絶縁する前記第２絶縁膜は、
シリコンを主成分とする第１の絶縁層と、有機樹脂材料から成る第２の絶縁層とからなる
ことを特徴としている。
シリコンを主成分とする第１の絶縁層と、有機樹脂材料から成る第２の絶縁層とからなる
ことを特徴としている。
また、上記各構成において、前記画素電極を含む一つの画素は、前記第１絶縁膜を誘電
体として、前記画素電極に接続された半導体層（第２の半導体層１７３）と、隣りあう画
素のゲート配線に接続された電極（第２の電極１３５）とで保持容量を形成することを特
徴としている。また、この半導体層（第２の半導体層１７３）にはｐ型を付与する不純物
元素が添加されていることが好ましい。
体として、前記画素電極に接続された半導体層（第２の半導体層１７３）と、隣りあう画
素のゲート配線に接続された電極（第２の電極１３５）とで保持容量を形成することを特
徴としている。また、この半導体層（第２の半導体層１７３）にはｐ型を付与する不純物
元素が添加されていることが好ましい。
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上
に形成されたゲート電極とを含むＴＦＴを備えた半導体装置において、
前記ゲート電極は、端部がテーパー形状である第１の導電層を下層とし、前記第１の導
電層より狭い幅を有する第２の導電層を上層とし、
前記半導体層は、前記絶縁膜を間に挟んで前記第２の導電層と重なるチャネル形成領域
と、該チャネル形成領域と接して形成された第３の不純物領域と、該第３の不純物領域と
接して形成された第２の不純物領域と、該第２の不純物領域と接して形成された第１の不
純物領域とを含むことを特徴とする半導体装置である。
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上
に形成されたゲート電極とを含むＴＦＴを備えた半導体装置において、
前記ゲート電極は、端部がテーパー形状である第１の導電層を下層とし、前記第１の導
電層より狭い幅を有する第２の導電層を上層とし、
前記半導体層は、前記絶縁膜を間に挟んで前記第２の導電層と重なるチャネル形成領域
と、該チャネル形成領域と接して形成された第３の不純物領域と、該第３の不純物領域と
接して形成された第２の不純物領域と、該第２の不純物領域と接して形成された第１の不
純物領域とを含むことを特徴とする半導体装置である。
また、前記第１の導電層の側斜面が水平面となす角度（テーパー角とも言う）
は、前記第２の導電層の側斜面が水平面となす角度より小さい。また、本明細書中では便
宜上、テーパー角を有している側斜面をテーパー形状と呼び、テーパー形状を有している
部分をテーパー部と呼ぶ。
は、前記第２の導電層の側斜面が水平面となす角度より小さい。また、本明細書中では便
宜上、テーパー角を有している側斜面をテーパー形状と呼び、テーパー形状を有している
部分をテーパー部と呼ぶ。
また、上記構成において、前記第３の不純物領域は、前記絶縁膜を間に挟んで前記第１
の導電層と重なることを特徴としている。この第３の不純物領域は、テーパー部を端部に
有する第１の導電層と、絶縁膜とを通過させて半導体層に不純物元素を添加するドーピン
グによって形成される。また、ドーピングにおいて、半導体層上に位置する材料層の膜厚
が厚くなればなるほどイオンの注入される深さが浅くなる。従って、テーパー形状となっ
ている導電層の膜厚による影響を受け、半導体層中に添加される不純物元素の濃度も変化
する。第１の導電層の膜厚が厚くなるに従って半導体層中の不純物濃度が低減し、薄くな
るにつれて濃度が増加する。
の導電層と重なることを特徴としている。この第３の不純物領域は、テーパー部を端部に
有する第１の導電層と、絶縁膜とを通過させて半導体層に不純物元素を添加するドーピン
グによって形成される。また、ドーピングにおいて、半導体層上に位置する材料層の膜厚
が厚くなればなるほどイオンの注入される深さが浅くなる。従って、テーパー形状となっ
ている導電層の膜厚による影響を受け、半導体層中に添加される不純物元素の濃度も変化
する。第１の導電層の膜厚が厚くなるに従って半導体層中の不純物濃度が低減し、薄くな
るにつれて濃度が増加する。
また、上記構成において、前記第１の不純物領域は、ソース領域またはドレイン領域で
あることを特徴としている。
あることを特徴としている。
また、上記構成において、前記絶縁膜のうち、前記第２の不純物領域と重なる領域はテ
ーパー形状である部分を含むことを特徴としている。この第２の不純物領域は、絶縁膜を
通過させて半導体層に不純物元素を添加するドーピングによって形成される。従って、絶
縁膜のうち、テーパー形状である部分の影響を受け、第２の不純物領域の不純物濃度の分
布も変化する。絶縁膜の膜厚が厚くなるに従って第２の不純物領域中の不純物濃度が低減
し、薄くなるにつれて濃度が増加する。なお、第２の不純物領域は第３の不純物領域と同
一のドーピングによって形成されるが、第１の導電層と重なっていないため、第２の不純
物領域の不純物濃度は、第３の不純物領域の不純物濃度より高い。また、チャネル長方向
における前記第２の不純物領域の幅は、前記第３の不純物領域の幅と同じ、或いは前記第
３の不純物領域の幅よりも広い。
ーパー形状である部分を含むことを特徴としている。この第２の不純物領域は、絶縁膜を
通過させて半導体層に不純物元素を添加するドーピングによって形成される。従って、絶
縁膜のうち、テーパー形状である部分の影響を受け、第２の不純物領域の不純物濃度の分
布も変化する。絶縁膜の膜厚が厚くなるに従って第２の不純物領域中の不純物濃度が低減
し、薄くなるにつれて濃度が増加する。なお、第２の不純物領域は第３の不純物領域と同
一のドーピングによって形成されるが、第１の導電層と重なっていないため、第２の不純
物領域の不純物濃度は、第３の不純物領域の不純物濃度より高い。また、チャネル長方向
における前記第２の不純物領域の幅は、前記第３の不純物領域の幅と同じ、或いは前記第
３の不純物領域の幅よりも広い。
また、上記構成において、前記ＴＦＴはｎチャネル型ＴＦＴ、あるいはｐチャネル型Ｔ
ＦＴであることを特徴としている。また、本発明においてはｎチャネル型ＴＦＴを用いて
画素ＴＦＴを形成する。また、これらのｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを用い
たＣＭＯＳ回路を備えた駆動回路を形成する。
ＦＴであることを特徴としている。また、本発明においてはｎチャネル型ＴＦＴを用いて
画素ＴＦＴを形成する。また、これらのｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを用い
たＣＭＯＳ回路を備えた駆動回路を形成する。
また、本明細書で開示する発明の構成は、
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、
前記一対の基板のうち、一方の基板には画素部と駆動回路とが設けられ、
前記画素部には、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との
間に挟まれるチャネル形成領域とを有する半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層と接続された画素電極１６７とを備え、
他方の基板には、前記第１の半導体層と重なるように赤色カラーフィルタと青色カラー
フィルタとが積層された遮光膜を有することを特徴とする半導体装置である。
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、
前記一対の基板のうち、一方の基板には画素部と駆動回路とが設けられ、
前記画素部には、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との
間に挟まれるチャネル形成領域とを有する半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層と接続された画素電極１６７とを備え、
他方の基板には、前記第１の半導体層と重なるように赤色カラーフィルタと青色カラー
フィルタとが積層された遮光膜を有することを特徴とする半導体装置である。
また、上記構成において、前記第２の絶縁膜上にコモン配線を有し、基板面に平行な電
界が生じるように前記画素電極と前記コモン配線とが配置されたＩＰＳ方式の液晶表示装
置とすることができる。
界が生じるように前記画素電極と前記コモン配線とが配置されたＩＰＳ方式の液晶表示装
置とすることができる。
また、本明細書で開示する他の発明の構成は、
ゲート配線１６６は、ゲート電極１３４と異なった絶縁膜上に形成されており、さらに
前記ゲート電極１３４とソース配線１３７が第１の絶縁膜上に形成され、前記ゲート配線
１６６と画素電極１６７は前記第１の絶縁膜とは異なる第２の絶縁膜上に形成されている
ことを特徴とする半導体装置である。
ゲート配線１６６は、ゲート電極１３４と異なった絶縁膜上に形成されており、さらに
前記ゲート電極１３４とソース配線１３７が第１の絶縁膜上に形成され、前記ゲート配線
１６６と画素電極１６７は前記第１の絶縁膜とは異なる第２の絶縁膜上に形成されている
ことを特徴とする半導体装置である。
また、上記構成において、前記画素電極がＡｌまたはＡｇを主成分とする膜またはそれ
らの積層膜からなる反射型の液晶表示装置とすることができる。
らの積層膜からなる反射型の液晶表示装置とすることができる。
また、上記構成において、前記半導体装置は、前記画素電極が透明導電膜からなる透過
型の液晶表示装置とすることができる。
型の液晶表示装置とすることができる。
また、上記構造を実現する作製工程における発明の構成は、
絶縁表面上に結晶質半導体膜からなる半導体層を形成する第１工程と、
前記半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記半導体層と重なる電極と、ソース配線とを形成する第３工程と
、
前記電極及び前記ソース配線を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記電極と接続し、且つ前記半導体層と重なるゲート配線と、前記
半導体層と前記ソース配線とを接続する接続電極と、前記ソース配線と重なる画素電極と
を形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
絶縁表面上に結晶質半導体膜からなる半導体層を形成する第１工程と、
前記半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記半導体層と重なる電極と、ソース配線とを形成する第３工程と
、
前記電極及び前記ソース配線を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記電極と接続し、且つ前記半導体層と重なるゲート配線と、前記
半導体層と前記ソース配線とを接続する接続電極と、前記ソース配線と重なる画素電極と
を形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
また、上記構造を実現する作製工程における他の発明の構成は、
絶縁表面上に結晶質半導体膜からなる第１の半導体層１７２及び第２の半導体層１７３を
形成する第１工程と、
前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極１３４と、前記第２の半導
体層と重なる第２の電極１３５と、ソース配線１３７とを形成する第３工程と、
前記第１の電極１３４、前記第２の電極１３５、及び前記ソース配線１３７を覆う第２
絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記第１の電極１３４と接続し、且つ第１の半導体層と重なるゲー
ト配線１６６と、前記第１の半導体層と前記ソース配線とを接続する接続電極１６５と、
前記ソース配線と重なる画素電極１６７とを形成する第５工程とを有することを特徴とす
る半導体装置の作製方法である。
絶縁表面上に結晶質半導体膜からなる第１の半導体層１７２及び第２の半導体層１７３を
形成する第１工程と、
前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極１３４と、前記第２の半導
体層と重なる第２の電極１３５と、ソース配線１３７とを形成する第３工程と、
前記第１の電極１３４、前記第２の電極１３５、及び前記ソース配線１３７を覆う第２
絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記第１の電極１３４と接続し、且つ第１の半導体層と重なるゲー
ト配線１６６と、前記第１の半導体層と前記ソース配線とを接続する接続電極１６５と、
前記ソース配線と重なる画素電極１６７とを形成する第５工程とを有することを特徴とす
る半導体装置の作製方法である。
また、上記構成において、前記画素電極と接続された前記第２の半導体層は、隣りあう
画素のゲート配線と接続された前記第２の電極と重なっていることを特徴としている。
画素のゲート配線と接続された前記第２の電極と重なっていることを特徴としている。
本発明によりマスク数及び工程数を増加させることなく、高い開口率を実現した画素構造
を有する液晶表示装置を実現することができる。
を有する液晶表示装置を実現することができる。
本発明の実施形態について、以下に説明する。
本発明の液晶表示装置は、基本的な構成として、互いに所定の間隙を間に挟んで接着し
た素子基板及び対向基板と、前記間隙に保持された電気光学物質（液晶材料等）とを備え
ている。
た素子基板及び対向基板と、前記間隙に保持された電気光学物質（液晶材料等）とを備え
ている。
本発明の画素構造の具体例を図１に示す。ただし、ここでは反射型液晶表示装置の例を
示す。
示す。
素子基板は、図１に示すように、行方向に配置されたゲート配線１６６と、列方向に配
置されたソース配線１３７と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有す
る画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。
置されたソース配線１３７と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有す
る画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。
ただし、図１におけるゲート配線は、行方向に配置された島状の第１の電極１３４と接
続したものを指している。また、ゲート配線は第２絶縁膜上に接して設けられたものであ
る。一方、島状の第１の電極１３４は、ソース配線１３７と同様に第１絶縁膜（以下、ゲ
ート絶縁膜とも呼ぶ）上に接して形成されたものである。
続したものを指している。また、ゲート配線は第２絶縁膜上に接して設けられたものであ
る。一方、島状の第１の電極１３４は、ソース配線１３７と同様に第１絶縁膜（以下、ゲ
ート絶縁膜とも呼ぶ）上に接して形成されたものである。
また、接続電極１６５は画素電極１６７、１７５、およびゲート配線１６６と同様に第
２絶縁膜（以下、層間絶縁膜とも呼ぶ）上に形成されたものである。
２絶縁膜（以下、層間絶縁膜とも呼ぶ）上に形成されたものである。
本発明の画素構造とすることによって、ＴＦＴの活性層はゲート配線と重ねることが可
能となり、遮光することができる。
能となり、遮光することができる。
素子基板上のＴＦＴを遮光するため、第１の半導体層１７２のうち少なくともチャネル
形成領域は、ゲート配線１６６により遮光されるよう配置する。また、チャネル形成領域
以外にも、チャネル形成領域と前記ドレイン領域との間に存在する領域（ＬＤＤ領域、オ
フセット領域等）や、チャネル形成領域と前記ソース領域との間に存在する領域をゲート
配線１６６により遮光することが望ましい。
また、図１の構造はマルチゲート構造となっているため一つの半導体層には、複数のチャ
ネル形成領域が存在している。従って、あるチャネル形成領域とその他のチャネル形成領
域との間に存在する領域もゲート配線１６６によって遮光することが望ましい。
形成領域は、ゲート配線１６６により遮光されるよう配置する。また、チャネル形成領域
以外にも、チャネル形成領域と前記ドレイン領域との間に存在する領域（ＬＤＤ領域、オ
フセット領域等）や、チャネル形成領域と前記ソース領域との間に存在する領域をゲート
配線１６６により遮光することが望ましい。
また、図１の構造はマルチゲート構造となっているため一つの半導体層には、複数のチャ
ネル形成領域が存在している。従って、あるチャネル形成領域とその他のチャネル形成領
域との間に存在する領域もゲート配線１６６によって遮光することが望ましい。
このゲート配線１６６は、ゲート電極となる第１の電極１３４が設けられた絶縁膜とは
異なる絶縁膜上に接して形成されている。また、図１における画素構造においては、この
第１の電極１３４はゲート絶縁膜を介して第１の半導体層と重なるゲート電極となるだけ
でなく、隣りあう画素の保持容量を構成する電極の一つとなる役目をも果たしている。
異なる絶縁膜上に接して形成されている。また、図１における画素構造においては、この
第１の電極１３４はゲート絶縁膜を介して第１の半導体層と重なるゲート電極となるだけ
でなく、隣りあう画素の保持容量を構成する電極の一つとなる役目をも果たしている。
また、本発明の画素構造とすることによって、各画素間は、主に画素電極１６７の端部
をソース配線１３７と重ね、遮光することが可能となる。
をソース配線１３７と重ね、遮光することが可能となる。
また、画素電極１６７と接続電極１６５との間隙、画素電極１６７とゲート配線１６６
との間隙等は、対向基板に設けたカラーフィルタにより遮光する。なお、赤色のカラーフ
ィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカ
ラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜を所定の位置（素
子基板のＴＦＴの位置）にあわせてパターニングしたものを対向基板上に設ける。
との間隙等は、対向基板に設けたカラーフィルタにより遮光する。なお、赤色のカラーフ
ィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカ
ラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜を所定の位置（素
子基板のＴＦＴの位置）にあわせてパターニングしたものを対向基板上に設ける。
このような構成とすることによって、素子基板のＴＦＴは、主にゲート配線１６６によ
り遮光され、さらに各画素の間隙は対向基板に設けられたカラーフィルタ（赤色のカラー
フィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色の
カラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜）により遮光す
ることができる。
り遮光され、さらに各画素の間隙は対向基板に設けられたカラーフィルタ（赤色のカラー
フィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色の
カラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜）により遮光す
ることができる。
また、画素電極１６７の保持容量は、第２の半導体層１７３を覆う絶縁膜を誘電体とし
、画素電極１６７と接続された第２の半導体層１７３と、第２の電極１３５とで形成して
いる。この時、第２の半導体層の一部にはｐ型を付与する不純物元素が添加されており、
第２の電極に電圧が印加された時、チャネル形成領域が形成されることによって保持容量
が形成される。さらに、第２の電極と画素電極とが重なっている箇所では、層間絶縁膜１
５７、１５８を誘電体として保持容量が形成される。なお、ここでは第２の電極を用いて
保持容量を形成しているが、特に限定されず、容量配線や容量電極を配置する画素構造と
してもよい。
、画素電極１６７と接続された第２の半導体層１７３と、第２の電極１３５とで形成して
いる。この時、第２の半導体層の一部にはｐ型を付与する不純物元素が添加されており、
第２の電極に電圧が印加された時、チャネル形成領域が形成されることによって保持容量
が形成される。さらに、第２の電極と画素電極とが重なっている箇所では、層間絶縁膜１
５７、１５８を誘電体として保持容量が形成される。なお、ここでは第２の電極を用いて
保持容量を形成しているが、特に限定されず、容量配線や容量電極を配置する画素構造と
してもよい。
また、図１に示す画素構造を有する画素部と駆動回路とを有する素子基板を形成するた
めに必要なマスク数は、５枚とすることができる。即ち、１枚目は、第１の半導体層１７
２及び第２の半導体層１７３をパターニングするマスク、２枚目は、第１の電極１３４、
第２の電極１３５、及びソース配線１３７をパターニングするマスク、３枚目は、駆動回
路のｐチャネル型ＴＦＴ及び保持容量を形成するためにｐ型を付与する不純物元素を添加
する際、ｎチャネル型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体層と第２の半
導体層と第１の電極と第２の電極とにそれぞれ達するコンタクトホールを形成するマスク
、５枚目は、接続電極１６５、２０５、ゲート配線１６６、及び画素電極１６７、１７５
をパターニングするためのマスクである。
めに必要なマスク数は、５枚とすることができる。即ち、１枚目は、第１の半導体層１７
２及び第２の半導体層１７３をパターニングするマスク、２枚目は、第１の電極１３４、
第２の電極１３５、及びソース配線１３７をパターニングするマスク、３枚目は、駆動回
路のｐチャネル型ＴＦＴ及び保持容量を形成するためにｐ型を付与する不純物元素を添加
する際、ｎチャネル型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体層と第２の半
導体層と第１の電極と第２の電極とにそれぞれ達するコンタクトホールを形成するマスク
、５枚目は、接続電極１６５、２０５、ゲート配線１６６、及び画素電極１６７、１７５
をパターニングするためのマスクである。
以上のように、図１に示す画素構造とした場合、少ないマスク数で画素開口率（約７８
％）の高い反射型液晶表示装置を実現することができる。
％）の高い反射型液晶表示装置を実現することができる。
また、画素電極として透光性導電膜を用い、所望の形状にパターニングを行えば、１枚
マスクが増加するが、透過型液晶表示装置を作製することもできる。透過型とした場合に
も、少ないマスク数で画素開口率を約５６％とすることができる。
マスクが増加するが、透過型液晶表示装置を作製することもできる。透過型とした場合に
も、少ないマスク数で画素開口率を約５６％とすることができる。
また、基板面と平行な電界が形成されるようにコモン配線と画素電極とを配置してＩＰ
Ｓ方式の透過型液晶表示装置を作製することもできる。
Ｓ方式の透過型液晶表示装置を作製することもできる。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
こととする。
本実施例では同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャ
ネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
ネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
まず、図２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスからなる基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは
５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン
膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以
上積層させた構造として形成しても良い。
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスからなる基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは
５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン
膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以
上積層させた構造として形成しても良い。
島状半導体層１０２〜１０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公
知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層１０２〜
１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシ
リコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層１０２〜
１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシ
リコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密
度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレー
ザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レー
ザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると
良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全
面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０
〜９８％として行う。
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密
度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレー
ザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レー
ザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると
良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全
面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０
〜９８％として行う。
次いで、島状半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。
ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎ
ｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周
波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによ
りゲート絶縁膜として良好な特性を得ることができる。
ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎ
ｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周
波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによ
りゲート絶縁膜として良好な特性を得ることができる。
そして、ゲート絶縁膜１０７上にゲート電極を形成するための第１の導電膜１０８と第
２の導電膜１０９とを形成する。本実施例では、第１の導電膜１０８をＴａＮで５０〜１
００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
２の導電膜１０９とを形成する。本実施例では、第１の導電膜１０８をＴａＮで５０〜１
００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを窒素を含む雰囲気内でスパッタす
る。Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６
フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％
のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
る。Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６
フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％
のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが
、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、また
は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等
の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
本実施例以外の他の組み合わせの一例は、第１の導電膜をタンタル（Ｔａ）で形成し、第
２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、
第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、また
は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等
の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
本実施例以外の他の組み合わせの一例は、第１の導電膜をタンタル（Ｔａ）で形成し、第
２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、
第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
次に、レジストによるマスク１１０〜１１６を形成し、電極及び配線を形成するための
第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成し
て行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的
に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａＮ膜
とも同程度にエッチングされる。
第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成し
て行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的
に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａＮ膜
とも同程度にエッチングされる。
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１８〜１２４（
第１の導電層１１８ａ〜１２４ａと第２の導電層１１８ｂ〜１２４ｂ）を形成する。１１
７はゲート絶縁膜であり、第１の形状の導電層１１８〜１２４で覆われない領域は２０〜
５０nm程度エッチングされ薄くなった領域が形成される。
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１８〜１２４（
第１の導電層１１８ａ〜１２４ａと第２の導電層１１８ｂ〜１２４ｂ）を形成する。１１
７はゲート絶縁膜であり、第１の形状の導電層１１８〜１２４で覆われない領域は２０〜
５０nm程度エッチングされ薄くなった領域が形成される。
また、本実施例では１回のエッチングにより第１の形状の導電層１１８〜１２４を形成
したが、複数のエッチングによって形成してもよいことは言うまでもない。
したが、複数のエッチングによって形成してもよいことは言うまでもない。
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
（図２（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を
６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、
典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。こ
の場合、導電層１１８〜１２２がｎ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域１２５〜１２９が形成される。第１の不純物領域１２５〜１２
９には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加
する。
（図２（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を
６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、
典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。こ
の場合、導電層１１８〜１２２がｎ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域１２５〜１２９が形成される。第１の不純物領域１２５〜１２
９には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加
する。
次に、図２（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング
法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電
極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い
自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、
それより遅いエッチング速度で第１の導電層であるＴａＮを異方性エッチングして第２の
形状の導電層１３１〜１３７（第１の導電層１３１ａ〜１３７ａと第２の導電層１３１ｂ
〜１３７ｂ）を形成する。１３０はゲート絶縁膜であり、第２の形状の導電層１３１〜１
３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成さ
れる。
法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電
極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い
自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、
それより遅いエッチング速度で第１の導電層であるＴａＮを異方性エッチングして第２の
形状の導電層１３１〜１３７（第１の導電層１３１ａ〜１３７ａと第２の導電層１３１ｂ
〜１３７ｂ）を形成する。１３０はゲート絶縁膜であり、第２の形状の導電層１３１〜１
３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成さ
れる。
また、本実施例では１回のエッチングにより図２（Ｃ）に示した第２の形状の導電層１
３１〜１３７を形成したが、複数のエッチングによって形成してもよいことは言うまでも
ない。例えば、ＣＦ4とＣｌ2の混合ガスによるエッチングを行った後、ＣＦ4とＣｌ2とＯ
2の混合ガスによるエッチングを行ってもよい。
３１〜１３７を形成したが、複数のエッチングによって形成してもよいことは言うまでも
ない。例えば、ＣＦ4とＣｌ2の混合ガスによるエッチングを行った後、ＣＦ4とＣｌ2とＯ
2の混合ガスによるエッチングを行ってもよい。
Ｗ膜やＴａＮ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカ
ルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化
物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷ
Ｃｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜
及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣ
Ｆ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その
結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増
大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化され
やすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフ
ッ素や塩素と反応しないためさらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜
とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ
Ｎ膜よりも大きくすることが可能となる。
ルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化
物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷ
Ｃｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜
及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣ
Ｆ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その
結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増
大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化され
やすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフ
ッ素や塩素と反応しないためさらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜
とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ
Ｎ膜よりも大きくすることが可能となる。
そして、図３（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドー
ピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素
をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドー
ズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不
純物領域を形成する。ドーピングは、第２の形状の導電層１３１ｂ〜１３５ｂを不純物元
素に対するマスクとして用い、第１の導電層１３１ａ〜１３５ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第１の導電層１３１ａ〜１３５ａと
重なる第３の不純物領域１４３〜１４７と、第１の不純物領域と第３の不純物領域との間
の第２の不純物領域１３８〜１４２とを形成する。ｎ型を付与する不純物元素は、第２の
不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領
域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
ピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素
をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドー
ズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不
純物領域を形成する。ドーピングは、第２の形状の導電層１３１ｂ〜１３５ｂを不純物元
素に対するマスクとして用い、第１の導電層１３１ａ〜１３５ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第１の導電層１３１ａ〜１３５ａと
重なる第３の不純物領域１４３〜１４７と、第１の不純物領域と第３の不純物領域との間
の第２の不純物領域１３８〜１４２とを形成する。ｎ型を付与する不純物元素は、第２の
不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領
域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
また、ここでは、レジストマスクをそのままの状態としたまま、第２のドーピング処理
を行った例を示したが、レジストマスクを除去した後、第２のドーピング処理を行っても
よい。
を行った例を示したが、レジストマスクを除去した後、第２のドーピング処理を行っても
よい。
そして、図３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層１０４
に一導電型とは逆の導電型の不純物元素が添加された第４の不純物領域１５１〜１５６を
形成する。第２の導電層１３２、１３５を不純物元素に対するマスクとして用い、自己整
合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１
０３、１０５、１０６はレジストマスク１４８〜１５０で全面を被覆しておく。不純物領
域１５１〜１５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０
20〜２×１０21atoms/cm3となるようにする。実際には、第４の不純物領域に含まれるボ
ロンは、第２のドーピング処理と同様に半導体層上に位置するテーパー形状となっている
導電層や絶縁膜の膜厚による影響を受け、第４の不純物領域中に添加される不純物元素の
濃度は変化している。
に一導電型とは逆の導電型の不純物元素が添加された第４の不純物領域１５１〜１５６を
形成する。第２の導電層１３２、１３５を不純物元素に対するマスクとして用い、自己整
合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１
０３、１０５、１０６はレジストマスク１４８〜１５０で全面を被覆しておく。不純物領
域１５１〜１５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０
20〜２×１０21atoms/cm3となるようにする。実際には、第４の不純物領域に含まれるボ
ロンは、第２のドーピング処理と同様に半導体層上に位置するテーパー形状となっている
導電層や絶縁膜の膜厚による影響を受け、第４の不純物領域中に添加される不純物元素の
濃度は変化している。
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第２の導電層１３１〜１３４がゲート電極として機能する。また、１３７はソース
配線、１３４は、一部がゲート電極としての機能を果たす第１の電極、１３５は保持容量
を形成するための第２の電極として機能する。
重なる第２の導電層１３１〜１３４がゲート電極として機能する。また、１３７はソース
配線、１３４は、一部がゲート電極としての機能を果たす第１の電極、１３５は保持容量
を形成するための第２の電極として機能する。
こうして導電型の制御を目的として図３（Ｃ）に示すように、それぞれの島状半導体層
に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、１
３１〜１３７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（
シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化を行うことが
好ましい。
に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、１
３１〜１３７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（
シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化を行うことが
好ましい。
この活性化工程後での画素部における上面図を図６に示す。なお、図１〜図５に対応す
る部分には同じ符号を用いている。図３中の鎖線Ｃ−Ｃ’は図６中の鎖線Ｃ―Ｃ’で切断
した断面図に対応している。また、図３中の鎖線Ｄ−Ｄ’は図６中の鎖線Ｄ―Ｄ’で切断
した断面図に対応している。
る部分には同じ符号を用いている。図３中の鎖線Ｃ−Ｃ’は図６中の鎖線Ｃ―Ｃ’で切断
した断面図に対応している。また、図３中の鎖線Ｄ−Ｄ’は図６中の鎖線Ｄ―Ｄ’で切断
した断面図に対応している。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱
処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素に
より半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素に
より半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
また、活性化処理としてレーザーアニール法を用いる場合は、窒化珪素膜または窒化酸
化珪素膜からなる保護膜を形成し、上記水素化を行った後、ＹＡＧレーザー等のレーザー
光を照射すればよい。
化珪素膜からなる保護膜を形成し、上記水素化を行った後、ＹＡＧレーザー等のレーザー
光を照射すればよい。
次いで、第１の層間絶縁膜１５７を酸化窒化シリコン膜から１００〜２００ｎｍの厚さ
で形成する。次いで、第１の層間絶縁膜１５７上に有機絶縁物材料から成る第２の層間絶
縁膜１５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行
う。
で形成する。次いで、第１の層間絶縁膜１５７上に有機絶縁物材料から成る第２の層間絶
縁膜１５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行
う。
そして、駆動回路４０６において島状半導体層のソース領域とコンタクトを形成するソ
ース配線１５９〜１６１、ドレイン領域とコンタクトを形成するドレイン配線１６２〜１
６４を形成する。また、画素部４０７においては、画素電極１６７、ゲート配線１６６、
接続電極１６５を形成する。（図４）この接続電極１６５によりソース配線１３７は、画
素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６６は、第１の電極と
電気的な接続が形成される。また、画素電極１６７は、画素ＴＦＴの活性層に相当する島
状半導体層（図１中における第１の半導体層１７２に相当）及び保持容量を形成する島状
半導体層（図１中における第２の半導体層１７３に相当）とそれぞれ電気的な接続が形成
される。
ース配線１５９〜１６１、ドレイン領域とコンタクトを形成するドレイン配線１６２〜１
６４を形成する。また、画素部４０７においては、画素電極１６７、ゲート配線１６６、
接続電極１６５を形成する。（図４）この接続電極１６５によりソース配線１３７は、画
素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６６は、第１の電極と
電気的な接続が形成される。また、画素電極１６７は、画素ＴＦＴの活性層に相当する島
状半導体層（図１中における第１の半導体層１７２に相当）及び保持容量を形成する島状
半導体層（図１中における第２の半導体層１７３に相当）とそれぞれ電気的な接続が形成
される。
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル
型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有す
る画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。
型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有す
る画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１６８、ゲート電極を
形成する第２の導電層１３１と重なる第３の不純物領域１４３（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレ
イン領域として機能する第１の不純物領域１２５を有している。ｐチャネル型ＴＦＴ４０
２にはチャネル形成領域１６９、ゲート電極を形成する第２の導電層１３２と重なる第４
の不純物領域１５３、ゲート電極の外側に形成される第４の不純物領域１５２、ソース領
域またはドレイン領域として機能する第４の不純物領域１５１を有している。ｎチャネル
型ＴＦＴ４０３にはチャネル形成領域１７０、ゲート電極を形成する第２の導電層１３３
と重なる第３の不純物領域１４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２
の不純物領域１４０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１
の不純物領域１２７を有している。
形成する第２の導電層１３１と重なる第３の不純物領域１４３（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレ
イン領域として機能する第１の不純物領域１２５を有している。ｐチャネル型ＴＦＴ４０
２にはチャネル形成領域１６９、ゲート電極を形成する第２の導電層１３２と重なる第４
の不純物領域１５３、ゲート電極の外側に形成される第４の不純物領域１５２、ソース領
域またはドレイン領域として機能する第４の不純物領域１５１を有している。ｎチャネル
型ＴＦＴ４０３にはチャネル形成領域１７０、ゲート電極を形成する第２の導電層１３３
と重なる第３の不純物領域１４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２
の不純物領域１４０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１
の不純物領域１２７を有している。
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７１、ゲート電極を形成する第２の
導電層１３４と重なる第３の不純物領域１４６（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の不純物領域１４１（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域１２８を有している。また、保持容量４０５の一方の電極とし
て機能する半導体層には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物
元素が添加されており、第１の電極１３５とその間の絶縁層（ゲート絶縁膜と同じ層）と
で保持容量を形成している。また、ゲート電極としても機能する第２の電極を保持容量４
０５の一方の電極としたため、半導体層にはｐ型を付与する不純物元素が添加されている
。対角４インチ以下の画面が小さい場合には、小さい保持容量でも十分であり開口率が重
視されるため、本実施例の容量構成とすることが好ましい。一方、大面積の画面が必要と
される場合には、保持容量が比較的大きくとれる図１３に示す画素構造とすることが望ま
しい。
導電層１３４と重なる第３の不純物領域１４６（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の不純物領域１４１（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域１２８を有している。また、保持容量４０５の一方の電極とし
て機能する半導体層には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物
元素が添加されており、第１の電極１３５とその間の絶縁層（ゲート絶縁膜と同じ層）と
で保持容量を形成している。また、ゲート電極としても機能する第２の電極を保持容量４
０５の一方の電極としたため、半導体層にはｐ型を付与する不純物元素が添加されている
。対角４インチ以下の画面が小さい場合には、小さい保持容量でも十分であり開口率が重
視されるため、本実施例の容量構成とすることが好ましい。一方、大面積の画面が必要と
される場合には、保持容量が比較的大きくとれる図１３に示す画素構造とすることが望ま
しい。
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１に示す。なお、
図２〜図６に対応する部分には同じ符号を用いている。図１中の鎖線Ａ−Ａ’は図４中の
鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１中の鎖線Ｂ−Ｂ’は図６中の
鎖線Ｂ―Ｂ’で切断した断面図に対応している。
図２〜図６に対応する部分には同じ符号を用いている。図１中の鎖線Ａ−Ａ’は図４中の
鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１中の鎖線Ｂ−Ｂ’は図６中の
鎖線Ｂ―Ｂ’で切断した断面図に対応している。
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート
電極の機能を果たす第１の電極１３４とゲート配線１６６とを異なる層に形成し、ゲート
配線１６６で半導体層を遮光することを特徴としている。
電極の機能を果たす第１の電極１３４とゲート配線１６６とを異なる層に形成し、ゲート
配線１６６で半導体層を遮光することを特徴としている。
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙
間が遮光されるように、画素電極の端部をソース配線と重なるように配置する。
間が遮光されるように、画素電極の端部をソース配線と重なるように配置する。
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向
上させることができる。
上させることができる。
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を５枚（島状半導体層パターンマスク、第１配線パターンマスク（第１の電極
１３４、第２の電極１３５、ソース配線１３７を含む）、ｐ型ＴＦＴのソース領域及びド
レイン領域形成のパターンマスク、コンタクトホールのパターンマスク、第２配線パター
ンマスク（画素電極１６７、接続電極１６５、ゲート配線１６６を含む）とすることがで
きる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが
できる。
マスクの数を５枚（島状半導体層パターンマスク、第１配線パターンマスク（第１の電極
１３４、第２の電極１３５、ソース配線１３７を含む）、ｐ型ＴＦＴのソース領域及びド
レイン領域形成のパターンマスク、コンタクトホールのパターンマスク、第２配線パター
ンマスク（画素電極１６７、接続電極１６５、ゲート配線１６６を含む）とすることがで
きる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが
できる。
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。説明には図５を用いる。
クス型液晶表示装置を作製する工程を以下に説明する。説明には図５を用いる。
まず、実施例１に従い、図４の状態のアクティブマトリクス基板を得た後、図４のアク
ティブマトリクス基板上に配向膜５６７を形成しラビング処理を行う。
ティブマトリクス基板上に配向膜５６７を形成しラビング処理を行う。
一方、対向基板５６９を用意する。対向基板５６９にはカラーフィルタ５７０、５７１
、オーバーコート層５７３を形成する。カラーフィルタはＴＦＴの上方で赤色のカラーフ
ィルタ５７０と青色のカラーフィルタ５７１とを重ねて形成し遮光膜を兼ねる構成とする
。実施例１の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光
する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラ
ーフィルタを重ねて配置することが好ましい。
、オーバーコート層５７３を形成する。カラーフィルタはＴＦＴの上方で赤色のカラーフ
ィルタ５７０と青色のカラーフィルタ５７１とを重ねて形成し遮光膜を兼ねる構成とする
。実施例１の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光
する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラ
ーフィルタを重ねて配置することが好ましい。
また、接続電極１６５に合わせて赤色のカラーフィルタ５７０、青色のカラーフィルタ
５７１、緑色のカラーフィルタ５７２とを重ね合わせてスペーサを形成する。各色のカラ
ーフィルタはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは
感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの
高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４
〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼
り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機
樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
５７１、緑色のカラーフィルタ５７２とを重ね合わせてスペーサを形成する。各色のカラ
ーフィルタはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは
感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの
高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４
〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼
り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機
樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
スペーサの配置は任意に決定すれば良いが、例えば図５で示すように接続電極上に位置
が合うように対向基板に配置すると良い。また、駆動回路のＴＦＴ上にその位置を合わせ
てスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配
置しても良いし、ソース線およびドレイン線を覆うようにして配置しても良い。
が合うように対向基板に配置すると良い。また、駆動回路のＴＦＴ上にその位置を合わせ
てスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配
置しても良いし、ソース線およびドレイン線を覆うようにして配置しても良い。
オーバーコート層５７３を形成した後、対向電極５７６をパターニング形成し、配向膜
５７４を形成した後、ラビング処理を行う。
５７４を形成した後、ラビング処理を行う。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシー
ル剤５６８で貼り合わせる。シール剤５６８にはフィラーが混入されていて、このフィラ
ーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基
板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には
公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶
表示装置が完成する。
ル剤５６８で貼り合わせる。シール剤５６８にはフィラーが混入されていて、このフィラ
ーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基
板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には
公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶
表示装置が完成する。
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図５）の構成を図７の
上面図を用いて説明する。なお、図５と対応する部分には同じ符号を用いた。
上面図を用いて説明する。なお、図５と対応する部分には同じ符号を用いた。
図７（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板
：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路
の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と
、カラーフィルタなどが形成された対向基板２０２とがシール材５６８を間に挟んで貼り
合わされている。
：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路
の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と
、カラーフィルタなどが形成された対向基板２０２とがシール材５６８を間に挟んで貼り
合わされている。
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤
色カラーフィルタまたは赤色と青色のカラーフィルタを積層させた遮光膜２０７が形成さ
れている。また、画素部４０７上の対向基板側に形成されたカラーフィルタ２０８は赤色
（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルタが各画素に対応して設けられて
いる。実際の表示に際しては、赤色（Ｒ）のカラーフィルタ、緑色（Ｇ）のカラーフィル
タ、青色（Ｂ）のカラーフィルタの３色でカラー表示を形成するが、これら各色のカラー
フィルタの配列は任意なものとする。
色カラーフィルタまたは赤色と青色のカラーフィルタを積層させた遮光膜２０７が形成さ
れている。また、画素部４０７上の対向基板側に形成されたカラーフィルタ２０８は赤色
（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルタが各画素に対応して設けられて
いる。実際の表示に際しては、赤色（Ｒ）のカラーフィルタ、緑色（Ｇ）のカラーフィル
タ、青色（Ｂ）のカラーフィルタの３色でカラー表示を形成するが、これら各色のカラー
フィルタの配列は任意なものとする。
図８（Ａ）は図７（Ａ）で示す外部入力端子２０３のＦ−Ｆ'線に対する断面図を示し
ている。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を
低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によ
って層間絶縁膜１５８を間に挟んでゲート配線と同じ層で形成される配線２１１と接続す
る。
ている。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を
低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によ
って層間絶縁膜１５８を間に挟んでゲート配線と同じ層で形成される配線２１１と接続す
る。
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導
電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
図８（Ｂ）はその詳細図を示し、図８（Ａ）で示す外部入力端子の断面図を示している
。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と
同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成
されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形
成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形
成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同
じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、Ａｌ膜２０９ｂ、Ｓｎ膜２０９ｃの３
層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、こ
の配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４
とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ
、電気的な接続構造を形成している。
。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と
同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成
されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形
成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形
成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同
じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、Ａｌ膜２０９ｂ、Ｓｎ膜２０９ｃの３
層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、こ
の配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４
とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ
、電気的な接続構造を形成している。
一方、図７（Ｂ）は図７（Ａ）で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図
を示している。導電性粒子２１６の外径は配線２０９のピッチよりも小さいので、接着剤
２１４中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦ
ＰＣ側の配線と電気的な接続を形成することができる。
を示している。導電性粒子２１６の外径は配線２０９のピッチよりも小さいので、接着剤
２１４中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦ
ＰＣ側の配線と電気的な接続を形成することができる。
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の
表示部として用いることができる。
表示部として用いることができる。
実施例１で作製したアクティブマトリクス基板は、そのまま反射型の表示装置に適用する
ことができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素
電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクテ
ィブマトリクス基板の作製方法について図９を用いて説明する。
ことができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素
電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクテ
ィブマトリクス基板の作製方法について図９を用いて説明する。
アクティブマトリクス基板は半導体層に達するコンタクトホール形成まで実施例１に従
って作製する。次いで、ソース配線１３７とソース領域を接続する接続電極１６５と、ゲ
ート配線３００と、ドレイン電極と画素電極を接続する接続電極３０１を形成する。（図
９（Ａ））これらの電極や配線は導電性の金属膜をスパッタ法や真空蒸着法で形成した後
、パターニングする。接続電極３０１を例としてこの構成を図９（Ｂ）で詳細に説明する
と、Ｔｉ膜３０１ａを５０〜１５０ｎｍの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜３０１ａ上に重ねて
Ａｌ膜３０１ｂを３００〜４００ｎｍの厚さで形成し、さらにＴｉ膜３０１ｃまたは窒化
チタン（ＴｉＮ）膜を１００〜２００ｎｍの厚さで形成して３層構造とする。その後、透
明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理
により画素電極３０３を形成する。画素電極３０３は、有機樹脂材料から成る第２の層間
絶縁膜上に形成され、コンタクトホールを介さずに画素ＴＦＴ４０４の接続電極３０１と
重なる部分を設け電気的な接続を形成している。
って作製する。次いで、ソース配線１３７とソース領域を接続する接続電極１６５と、ゲ
ート配線３００と、ドレイン電極と画素電極を接続する接続電極３０１を形成する。（図
９（Ａ））これらの電極や配線は導電性の金属膜をスパッタ法や真空蒸着法で形成した後
、パターニングする。接続電極３０１を例としてこの構成を図９（Ｂ）で詳細に説明する
と、Ｔｉ膜３０１ａを５０〜１５０ｎｍの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜３０１ａ上に重ねて
Ａｌ膜３０１ｂを３００〜４００ｎｍの厚さで形成し、さらにＴｉ膜３０１ｃまたは窒化
チタン（ＴｉＮ）膜を１００〜２００ｎｍの厚さで形成して３層構造とする。その後、透
明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理
により画素電極３０３を形成する。画素電極３０３は、有機樹脂材料から成る第２の層間
絶縁膜上に形成され、コンタクトホールを介さずに画素ＴＦＴ４０４の接続電極３０１と
重なる部分を設け電気的な接続を形成している。
また、最初に第２の層間絶縁膜上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極を形成した後、接続電極を画素電極に接して一部積層させてコ
ンタクトホールを介さずに接続部を形成してもよい。
チング処理をして画素電極を形成した後、接続電極を画素電極に接して一部積層させてコ
ンタクトホールを介さずに接続部を形成してもよい。
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いる
ことができる。このような材料のエッチング処理は塩酸系の溶液により行う。また、ＩＴ
Ｏのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化イン
ジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金
は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、接続電極３０１の端
面で、Ａｌ膜３０１ｂが画素電極３０３と接触して腐蝕反応をすることを防止できる。同
様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる
。
ｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いる
ことができる。このような材料のエッチング処理は塩酸系の溶液により行う。また、ＩＴ
Ｏのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化イン
ジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金
は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、接続電極３０１の端
面で、Ａｌ膜３０１ｂが画素電極３０３と接触して腐蝕反応をすることを防止できる。同
様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる
。
また、図２５に画素の上面図を示す。図２５に示した画素の開口率は約５６％である。
なお、図９に対応する部分には同じ符号を用いた。
なお、図９に対応する部分には同じ符号を用いた。
また、透過型の液晶表示装置の端子部の断面図を図９（Ｃ）に示した。アクティブマト
リクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成され
る配線３１１と、画素電極と同じ層で形成される配線３０９とから形成されている。勿論
、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例
えば、第１の電極及びソース配線と同じ層で形成される配線３１１で形成する場合にはそ
の上に形成されている層間絶縁膜を除去する必要がある。
リクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成され
る配線３１１と、画素電極と同じ層で形成される配線３０９とから形成されている。勿論
、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例
えば、第１の電極及びソース配線と同じ層で形成される配線３１１で形成する場合にはそ
の上に形成されている層間絶縁膜を除去する必要がある。
また、画素電極と同じ層で形成される配線３０９は、Ｔｉ膜３０９ａ、Ａｌ膜３０９ｂ、
Ｔｉ膜３０９ｃの３層構造で形成されている。この配線３０９を形成した後、Ａｌが露呈
している箇所に酸化物を形成する処理を行うことで、Ａｌ膜２５６ｂが画素電極２５７と
接触して腐蝕反応をすることを防止できる。
Ｔｉ膜３０９ｃの３層構造で形成されている。この配線３０９を形成した後、Ａｌが露呈
している箇所に酸化物を形成する処理を行うことで、Ａｌ膜２５６ｂが画素電極２５７と
接触して腐蝕反応をすることを防止できる。
また、ＦＰＣはベースフィルム３１２と配線３１３から形成され、この配線３１３と画
素電極と同じ層で形成される配線３０９とは、熱硬化型の接着剤３１４とその中に分散し
ている導電性粒子３１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構
造を形成している。
素電極と同じ層で形成される配線３０９とは、熱硬化型の接着剤３１４とその中に分散し
ている導電性粒子３１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構
造を形成している。
以上のように、実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス
基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６
枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることが
できる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施
例２に適用することができる。
基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６
枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることが
できる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施
例２に適用することができる。
本実施例では、第２配線としてＡｇとＡｌの積層構造を用いた例を図１０に示す。なお
、本実施例は実施例１とは、第２配線パターン以外の構成が同一である。ここでは実施例
１と異なる点について述べる。
、本実施例は実施例１とは、第２配線パターン以外の構成が同一である。ここでは実施例
１と異なる点について述べる。
本実施例では、引き出し電極６０９として反射率の高いＡｇを含む積層構造を用いた。
この引き出し電極６０９は、ここでは図示しない画素電極、接続電極、ゲート配線と同時
に作製される。６０９ａはＡｌからなる抵抗率の低い導電層、６０９ｂはＡｇを主成分と
する反射率の高い導電層である。このような組み合わせとすることにより反射率が高く、
且つ配線抵抗の低いアクティブマトリクス基板を実現できる。
この引き出し電極６０９は、ここでは図示しない画素電極、接続電極、ゲート配線と同時
に作製される。６０９ａはＡｌからなる抵抗率の低い導電層、６０９ｂはＡｇを主成分と
する反射率の高い導電層である。このような組み合わせとすることにより反射率が高く、
且つ配線抵抗の低いアクティブマトリクス基板を実現できる。
なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。
本実施例では、実施例１とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図
１１を用いて説明する。
１１を用いて説明する。
図１１に示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ８５０と第２の
ｎチャネル型ＴＦＴ８５１を有するロジック回路部８５５と第２のｎチャネル型ＴＦＴ８
５２から成るサンプリング回路部８５６とを有する駆動回路８５７と、画素ＴＦＴ８５３
と保持容量８５４を有する画素部８５８とが形成されている。駆動回路８５７のロジック
回路部８５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部８５６のＴＦＴは基本的にはアナログスイッチで形成する。
ｎチャネル型ＴＦＴ８５１を有するロジック回路部８５５と第２のｎチャネル型ＴＦＴ８
５２から成るサンプリング回路部８５６とを有する駆動回路８５７と、画素ＴＦＴ８５３
と保持容量８５４を有する画素部８５８とが形成されている。駆動回路８５７のロジック
回路部８５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部８５６のＴＦＴは基本的にはアナログスイッチで形成する。
これらのＴＦＴは基板８０１に形成した下地膜８０２上の島状半導体層８０３〜８０６
にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。
下地膜や島状半導体層は実施例１と同様にして形成する。ゲート絶縁膜８０８上に形成す
るゲート電極８０９〜８１２は端部がテーパー形状となるように形成することに特徴があ
り、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１
と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成するこ
とができる。また、ソース配線８１３、第２の電極（容量電極）８１５もテーパー形状と
なる。
にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。
下地膜や島状半導体層は実施例１と同様にして形成する。ゲート絶縁膜８０８上に形成す
るゲート電極８０９〜８１２は端部がテーパー形状となるように形成することに特徴があ
り、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１
と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成するこ
とができる。また、ソース配線８１３、第２の電極（容量電極）８１５もテーパー形状と
なる。
テーパー形状の部分を利用して形成されるＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を
向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する
。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲ
ート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する
。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲ
ート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
第１のｎチャネル型ＴＦＴ８５１にはチャネル形成領域８３２の外側に第１のＬＤＤ領
域８３５、第２のＬＤＤ領域８３４、ソースまたはドレイン領域８３３が形成され、第１
のＬＤＤ領域８３５はゲート電極８１０と重なるように形成されている。また、第１のＬ
ＤＤ領域８３５と第２のＬＤＤ領域８３４とに含まれるｎ型の不純物元素は、上層のゲー
ト絶縁膜やゲート電極の膜厚の差により第２のＬＤＤ領域８３４の方が高くなっている。
第２のｎチャネル型ＴＦＴ８５２も同様な構成とし、チャネル形成領域８３６、ゲート電
極と重なる第１のＬＤＤ領域８３９、第２のＬＤＤ領域８３８、ソースまたはドレイン領
域８３７から成っている。一方、ｐチャネル型ＴＦＴ８５０はシングルドレインの構造で
あり、チャネル形成領域８２８の外側にｐ型不純物が添加された不純物領域８２９〜８３
１が形成されている。
域８３５、第２のＬＤＤ領域８３４、ソースまたはドレイン領域８３３が形成され、第１
のＬＤＤ領域８３５はゲート電極８１０と重なるように形成されている。また、第１のＬ
ＤＤ領域８３５と第２のＬＤＤ領域８３４とに含まれるｎ型の不純物元素は、上層のゲー
ト絶縁膜やゲート電極の膜厚の差により第２のＬＤＤ領域８３４の方が高くなっている。
第２のｎチャネル型ＴＦＴ８５２も同様な構成とし、チャネル形成領域８３６、ゲート電
極と重なる第１のＬＤＤ領域８３９、第２のＬＤＤ領域８３８、ソースまたはドレイン領
域８３７から成っている。一方、ｐチャネル型ＴＦＴ８５０はシングルドレインの構造で
あり、チャネル形成領域８２８の外側にｐ型不純物が添加された不純物領域８２９〜８３
１が形成されている。
画素部８５８において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴはオフ電流の低減
を目的としてマルチゲート構造で形成され、チャネル形成領域８４０の外側にゲート電極
と重なる第１のＬＤＤ領域８４３、第２のＬＤＤ領域８４２、ソースまたはドレイン領域
８４１が設けられている。また、保持容量８５４は島状半導体層８０７とゲート絶縁膜８
０８と同じ層で形成される絶縁層と第２の電極８１５とから形成されている。島状半導体
層８０７にはｐ型不純物が添加されていて、抵抗率が低いことにより第２の電極に印加す
る電圧を低く抑えることができる。
を目的としてマルチゲート構造で形成され、チャネル形成領域８４０の外側にゲート電極
と重なる第１のＬＤＤ領域８４３、第２のＬＤＤ領域８４２、ソースまたはドレイン領域
８４１が設けられている。また、保持容量８５４は島状半導体層８０７とゲート絶縁膜８
０８と同じ層で形成される絶縁層と第２の電極８１５とから形成されている。島状半導体
層８０７にはｐ型不純物が添加されていて、抵抗率が低いことにより第２の電極に印加す
る電圧を低く抑えることができる。
層間絶縁膜は酸化シリコン、窒化シリコン、または酸化窒化シリコンなどの無機材料か
ら成り、５０〜５００nmの厚さの第１の層間絶縁膜８１６と、ポリイミド、アクリル、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層
間絶縁膜８１７とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成す
ることにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘
電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さ
ないので、第１の層間絶縁膜８１６と組み合わせて形成することが好ましい。
ら成り、５０〜５００nmの厚さの第１の層間絶縁膜８１６と、ポリイミド、アクリル、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層
間絶縁膜８１７とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成す
ることにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘
電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さ
ないので、第１の層間絶縁膜８１６と組み合わせて形成することが好ましい。
その後、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成さ
れたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホ
ールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、
Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続
いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜をエッチングする。さらに、島状半導
体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜を
エッチングすることにより、良好にコンタクトホールを形成することができる。
れたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホ
ールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、
Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続
いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜をエッチングする。さらに、島状半導
体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜を
エッチングすることにより、良好にコンタクトホールを形成することができる。
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターン
を形成し、エッチングによってソース及びドレイン配線８１８〜８２３と、画素電極８２
７、ゲート配線８２６、接続電極８２５を形成する。このようにして図１で示すような画
素構成の画素部を有するアクティブマトリクス基板を形成することができる。また、本実
施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の
液晶表示装置を作製することができる。
を形成し、エッチングによってソース及びドレイン配線８１８〜８２３と、画素電極８２
７、ゲート配線８２６、接続電極８２５を形成する。このようにして図１で示すような画
素構成の画素部を有するアクティブマトリクス基板を形成することができる。また、本実
施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の
液晶表示装置を作製することができる。
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同様にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同様にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
本実施例では、実施例１とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図
１２を用いて説明する。
１２を用いて説明する。
図１２で示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ９５０と第２の
ｎチャネル型ＴＦＴ９５１を有するロジック回路部９５５と第２のｎチャネル型ＴＦＴ９
５２から成るサンプリング回路部９５６とを有する駆動回路９５７と、画素ＴＦＴ９５３
と保持容量９５４を有する画素部９５８とが形成されている。駆動回路９５７のロジック
回路部９５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部９５６のＴＦＴは基本的にはアナログスイッチで形成する。
ｎチャネル型ＴＦＴ９５１を有するロジック回路部９５５と第２のｎチャネル型ＴＦＴ９
５２から成るサンプリング回路部９５６とを有する駆動回路９５７と、画素ＴＦＴ９５３
と保持容量９５４を有する画素部９５８とが形成されている。駆動回路９５７のロジック
回路部９５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部９５６のＴＦＴは基本的にはアナログスイッチで形成する。
本実施例で示すアクティブマトリクス基板は、まず、基板９０１上に下地膜９０２を酸
化シリコン膜、酸化窒化シリコン膜などで５０〜２００nmの厚さに形成する。その後、レ
ーザー結晶化法や熱結晶化法で作製した結晶質半導体膜から島状半導体層９０３〜９０７
を形成する。その上にゲート絶縁膜９０８を形成する。そして、ｎチャネル型ＴＦＴを形
成する島状半導体層９０４、９０５と保持容量を形成する島状半導体層９０７に１×１０
16〜１×１０19/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元素を選択的
に添加する。
化シリコン膜、酸化窒化シリコン膜などで５０〜２００nmの厚さに形成する。その後、レ
ーザー結晶化法や熱結晶化法で作製した結晶質半導体膜から島状半導体層９０３〜９０７
を形成する。その上にゲート絶縁膜９０８を形成する。そして、ｎチャネル型ＴＦＴを形
成する島状半導体層９０４、９０５と保持容量を形成する島状半導体層９０７に１×１０
16〜１×１０19/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元素を選択的
に添加する。
そして、ＷまたはＴａＮを成分とする材料でゲート電極９０９〜９１２、ゲート配線９
１４、第２の電極（容量電極）９１５、及びソース配線９１３を形成する。ゲート配線、
第２の電極、ソース配線はＡｌ等の抵抗率の低い材料で別途形成しても良い。そして、島
状半導体層９０３〜９０７ゲート電極９０９〜９１２及び第２の電極９１５の外側の領域
に１×１０19〜１×１０21/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元
素を選択的に添加する。こうして第１のｎチャネル型ＴＦＴ９５１、第２のｎチャネル型
ＴＦＴ９５２には、それぞれチャネル形成領域９３１、９３４、ＬＤＤ領域９３３、９３
６、ソースまたはドレイン領域９３２、９３５が形成される。画素ＴＦＴ９５３のＬＤＤ
領域９３９はゲート電極９１２を用いて自己整合的に形成するものでチャネル形成領域９
３７の外側に形成され、ソースまたはドレイン領域９３８は。第１及び第２のｎチャネル
型ＴＦＴと同様にして形成されている。
１４、第２の電極（容量電極）９１５、及びソース配線９１３を形成する。ゲート配線、
第２の電極、ソース配線はＡｌ等の抵抗率の低い材料で別途形成しても良い。そして、島
状半導体層９０３〜９０７ゲート電極９０９〜９１２及び第２の電極９１５の外側の領域
に１×１０19〜１×１０21/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元
素を選択的に添加する。こうして第１のｎチャネル型ＴＦＴ９５１、第２のｎチャネル型
ＴＦＴ９５２には、それぞれチャネル形成領域９３１、９３４、ＬＤＤ領域９３３、９３
６、ソースまたはドレイン領域９３２、９３５が形成される。画素ＴＦＴ９５３のＬＤＤ
領域９３９はゲート電極９１２を用いて自己整合的に形成するものでチャネル形成領域９
３７の外側に形成され、ソースまたはドレイン領域９３８は。第１及び第２のｎチャネル
型ＴＦＴと同様にして形成されている。
層間絶縁膜は実施例３と同様に、酸化シリコン、窒化シリコン、または酸化窒化シリコ
ンなどの無機材料から成る第１の層間絶縁膜９１６と、ポリイミド、アクリル、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁
膜９１７とで形成する。その後、所定のパターンのレジストマスクを形成し、それぞれの
島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形
成する。そして、導電性の金属膜をスパッタ法や真空蒸着法で形成しソース配線及びドレ
イン配線９１８〜９２３と、画素電極９２７、ゲート配線９２６、接続電極９２５を形成
する。このようにして図１で示すような画素構造構成の画素部を有するアクティブマトリ
クス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いて
も、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
ンなどの無機材料から成る第１の層間絶縁膜９１６と、ポリイミド、アクリル、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁
膜９１７とで形成する。その後、所定のパターンのレジストマスクを形成し、それぞれの
島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形
成する。そして、導電性の金属膜をスパッタ法や真空蒸着法で形成しソース配線及びドレ
イン配線９１８〜９２３と、画素電極９２７、ゲート配線９２６、接続電極９２５を形成
する。このようにして図１で示すような画素構造構成の画素部を有するアクティブマトリ
クス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いて
も、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
ロジック回路部９５５の第１のｎチャネル型ＴＦＴ９５１はドレイン側にゲート電極と
重なるＧＯＬＤ領域が形成された構造としてある。このＧＯＬＤ領域によりドレイン領域
近傍に発生する高電界領域を緩和して、ホットキャリアの発生を防ぎ、このＴＦＴの劣化
を防止することができる。このような構造のｎチャネル型ＴＦＴはバッファ回路やシフト
レジスタ回路に適している。一方、サンプリング回路部９５６の第２のｎチャネル型ＴＦ
Ｔ９５２はＧＯＬＤ領域とＬＤＤ領域をソース側及びドレイン側に設けた構造であり、極
性反転して動作するアナログスイッチにおいてホットキャリアによる劣化を防ぎ、さらに
オフ電流を低減することを目的とした構造となっている。画素ＴＦＴ９５３はＬＤＤ構造
を有し、マルチゲートで形成され、オフ電流の低減を目的とした構造となっている。一方
、ｐチャネル型ＴＦＴはシングルドレイン構造で形成され、チャネル形成領域９２８の外
側にｐ型の不純物元素が添加された不純物領域９２９、９３０を形成する。
重なるＧＯＬＤ領域が形成された構造としてある。このＧＯＬＤ領域によりドレイン領域
近傍に発生する高電界領域を緩和して、ホットキャリアの発生を防ぎ、このＴＦＴの劣化
を防止することができる。このような構造のｎチャネル型ＴＦＴはバッファ回路やシフト
レジスタ回路に適している。一方、サンプリング回路部９５６の第２のｎチャネル型ＴＦ
Ｔ９５２はＧＯＬＤ領域とＬＤＤ領域をソース側及びドレイン側に設けた構造であり、極
性反転して動作するアナログスイッチにおいてホットキャリアによる劣化を防ぎ、さらに
オフ電流を低減することを目的とした構造となっている。画素ＴＦＴ９５３はＬＤＤ構造
を有し、マルチゲートで形成され、オフ電流の低減を目的とした構造となっている。一方
、ｐチャネル型ＴＦＴはシングルドレイン構造で形成され、チャネル形成領域９２８の外
側にｐ型の不純物元素が添加された不純物領域９２９、９３０を形成する。
このように、図１２で示すアクティブマトリクス基板は、画素部及び駆動回路が要求す
る仕様に応じて各回路を構成するＴＦＴを最適化し、各回路の動作特性と信頼性を向上さ
せることを特に考慮した構成となっている。
る仕様に応じて各回路を構成するＴＦＴを最適化し、各回路の動作特性と信頼性を向上さ
せることを特に考慮した構成となっている。
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
本実施例では図１とは異なる画素構造を図１３に示し、断面構造を図１４に示す。それ
ぞれ、Ａ−Ａ’断面図、Ｇ−Ｇ’断面図を示した。なお、本実施例は、実施例１と保持容
量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ同一である。
ぞれ、Ａ−Ａ’断面図、Ｇ−Ｇ’断面図を示した。なお、本実施例は、実施例１と保持容
量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ同一である。
本実施例では保持容量は、第２の半導体層１００２上の絶縁膜を誘電体として、第２の
半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、
容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及
びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極
１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。
半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、
容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及
びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極
１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。
また、本実施例では、実施例１とは異なっており、不純物領域１０１２〜１０１４には
画素ＴＦＴと同様にｎ型を付与する不純物元素が添加されている。本実施例のように保持
容量を形成する一方の電極が不純物領域１０１４となる保持容量を備えた画素構造とする
ことで、画素部が大面積化（例えば対角１０インチ以上のパネル）しても対応できる。
画素ＴＦＴと同様にｎ型を付与する不純物元素が添加されている。本実施例のように保持
容量を形成する一方の電極が不純物領域１０１４となる保持容量を備えた画素構造とする
ことで、画素部が大面積化（例えば対角１０インチ以上のパネル）しても対応できる。
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい
。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ
型の不純物元素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する
。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第
１の電極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を
形成する。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミ
ニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にｎ型またはｐ
型の不純物元素を添加して保持容量の増加を図ることができる。
を１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい
。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ
型の不純物元素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する
。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第
１の電極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を
形成する。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミ
ニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にｎ型またはｐ
型の不純物元素を添加して保持容量の増加を図ることができる。
本実施例は、実施例１のマスク設計を変更することで、枚数を増やすことなく作製する
ことができる。
ことができる。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの半導体層を形成す
る結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号
公報で開示されている触媒元素を用いる結晶化法を適用することもできる。以下に、その
場合の例を説明する。
る結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号
公報で開示されている触媒元素を用いる結晶化法を適用することもできる。以下に、その
場合の例を説明する。
実施例１と同様にして、ガラス基板上に下地膜、非晶質半導体層を２５〜８０nmの厚さ
で形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で
１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を
形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ
）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他に
スパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
で形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で
１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を
形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ
）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他に
スパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶
質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い
、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により
結晶質シリコン膜から成る結晶質半導体層を得ることができる。
質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い
、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により
結晶質シリコン膜から成る結晶質半導体層を得ることができる。
このうようにして作製された結晶質半導体層から島状半導体層を作製すれば、実施例１
と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工
程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微
量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような
状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネ
ル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリ
ン（Ｐ）によるゲッタリング作用を利用する手段がある。
と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工
程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微
量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような
状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネ
ル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリ
ン（Ｐ）によるゲッタリング作用を利用する手段がある。
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｃ）で説明した活性化
工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）
を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０
17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴは
オフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を
達成することができる。
工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）
を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０
17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴは
オフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を
達成することができる。
なお、本実施例は、実施例１乃至８のいずれか一と自由に組み合わせることが可能であ
る。
る。
本実施例では、実施例１とは異なる画素構造（ＩＰＳ方式）を図１５に示し、断面構造
を図１６に示す。それぞれ、Ａ−Ａ’断面図、Ｈ−Ｈ’断面図を示した。
を図１６に示す。それぞれ、Ａ−Ａ’断面図、Ｈ−Ｈ’断面図を示した。
本実施例は、ＩＰＳ（In-Plane Switching）方式（横電界方式とも言う）のアクティブ
マトリクス型の液晶表示装置の一例を示す。ＩＰＳ方式は画素電極と共通配線（以下、コ
モン配線と呼ぶ）との両方を一方の基板に形成し、横方向に電界を印加することに特徴が
あり、液晶分子の長軸が基板面にほぼ平行な方向に配向制御されている。このＩＰＳ方式
とすることで視野角を広げることができる。
マトリクス型の液晶表示装置の一例を示す。ＩＰＳ方式は画素電極と共通配線（以下、コ
モン配線と呼ぶ）との両方を一方の基板に形成し、横方向に電界を印加することに特徴が
あり、液晶分子の長軸が基板面にほぼ平行な方向に配向制御されている。このＩＰＳ方式
とすることで視野角を広げることができる。
図１５において、１１０１は第１の半導体層、１１０２、１１０３は第２の半導体層、
１１０４は第１の電極、１１０５は第２の電極、１１０６はソース配線、１１０７はゲー
ト配線、１１０８、１１０９はコモン配線、１１１０は接続電極、１１１１は画素電極で
ある。なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されてい
る。また、コモン配線はソース配線と重なるように配置されており画素部の開口率を向上
させている。
１１０４は第１の電極、１１０５は第２の電極、１１０６はソース配線、１１０７はゲー
ト配線、１１０８、１１０９はコモン配線、１１１０は接続電極、１１１１は画素電極で
ある。なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されてい
る。また、コモン配線はソース配線と重なるように配置されており画素部の開口率を向上
させている。
また、図１６に示すように第１の電極１１０４、第２の電極１１０５、及びソース配線
１１０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、画素電極１１１１、接続電極１１１０、ゲート配線１１０７、及びコモン配線１
１０９は、ソース配線を覆う層間絶縁膜上に同時に形成されている。
１１０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、画素電極１１１１、接続電極１１１０、ゲート配線１１０７、及びコモン配線１
１０９は、ソース配線を覆う層間絶縁膜上に同時に形成されている。
また、第１の電極はゲート配線と電気的に接続されており、第１の半導体層と重なる第
１の電極はゲート電極として機能する。
１の電極はゲート電極として機能する。
また、本実施例では、長方形状の画素電極を示したが、画素電極及びコモン電極の形状
をくの字の電極構造として、さらに視野角を広げてもよい。
をくの字の電極構造として、さらに視野角を広げてもよい。
また、保持容量は、第２の半導体層と、第２の半導体層を覆う絶縁膜と、第２の電極と
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
なお、本実施例は、実施例１のマスクパターンを変更すれば実施例１と同じ工程で得られ
る画素構成である。
る画素構成である。
実施例１を用いて図１５及び図１６に示す状態を得た後、実施例２に示した方法により
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。
本実施例では、実施例１０とは異なる他のＩＰＳ方式の画素構造を図１７に示し、断面構
造を図１８に示す。それぞれ、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図を示した。なお、本実施
例は、実施例１０と画素電極の構成が異なるのみであり、それ以外の構成は実施例１０と
ほぼ同一である。
造を図１８に示す。それぞれ、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図を示した。なお、本実施
例は、実施例１０と画素電極の構成が異なるのみであり、それ以外の構成は実施例１０と
ほぼ同一である。
図１７において、１２０１は第１の半導体層、１２０２、１２０３は第２の半導体層、
１２０４は第１の電極、１２０５は第２の電極、１２０６はソース配線、１２０７はゲー
ト配線、１２０８、１２０９はコモン配線、１２１０は第１の接続電極、１２１１は画素
電極、１２１２、１２１３は第２の接続電極である。
なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されている。ま
た、画素電極１２１１は透光性を有する導電膜（ＩＴＯ膜等）を用いており、マスクを１
枚増やして透光性を有する導電膜をパターニングして、第２の接続電極と画素電極とを重
ねあわせて電気的な接続を可能としている。画素電極として透光性を有する導電膜を用い
ることによって開口率を向上させている。また、コモン配線はソース配線と重なるように
配置されており画素部の開口率を向上させている。
１２０４は第１の電極、１２０５は第２の電極、１２０６はソース配線、１２０７はゲー
ト配線、１２０８、１２０９はコモン配線、１２１０は第１の接続電極、１２１１は画素
電極、１２１２、１２１３は第２の接続電極である。
なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されている。ま
た、画素電極１２１１は透光性を有する導電膜（ＩＴＯ膜等）を用いており、マスクを１
枚増やして透光性を有する導電膜をパターニングして、第２の接続電極と画素電極とを重
ねあわせて電気的な接続を可能としている。画素電極として透光性を有する導電膜を用い
ることによって開口率を向上させている。また、コモン配線はソース配線と重なるように
配置されており画素部の開口率を向上させている。
また、図１８に示すように第１の電極１２０４、第２の電極１２０５、及びソース配線
１２０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、第１の接続電極１２１０、ゲート配線１２０７、及びコモン配線１２０９、第２
の接続電極１２１３、１２１２は、ソース配線を覆う層間絶縁膜上に同時に形成されてい
る。
１２０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、第１の接続電極１２１０、ゲート配線１２０７、及びコモン配線１２０９、第２
の接続電極１２１３、１２１２は、ソース配線を覆う層間絶縁膜上に同時に形成されてい
る。
また、第１の電極はゲート配線と電気的に接続されており、第１の半導体層と重なる第
１の電極はゲート電極として機能する。
１の電極はゲート電極として機能する。
また、本実施例では、長方形状の画素電極を示したが、画素電極及びコモン電極の形状
をくの字の電極構造として、さらに視野角を広げてもよい。
をくの字の電極構造として、さらに視野角を広げてもよい。
また、保持容量は、第２の半導体層と、第２の半導体層を覆う絶縁膜と、第２の電極と
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
なお、本実施例は、実施例１のマスクパターンを変更すれば実施例１と同じ工程で得られ
る画素構成である。
る画素構成である。
実施例１を用いて図１５及び図１６に示す状態を得た後、実施例２に示した方法により
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。
本実施例では、実施例１とは異なる保持容量の断面構造を図１９に示す。なお、本実施
例は、実施例１と保持容量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ
同一である。なお、同じ符号を用いた部分はそれぞれ実施例１と対応している。
例は、実施例１と保持容量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ
同一である。なお、同じ符号を用いた部分はそれぞれ実施例１と対応している。
まず、実施例１に従って層間絶縁膜を形成する状態を得た後、マスクを１枚増やし、選
択的にエッチングして層間絶縁膜を一部除去して、有機樹脂からなる層間絶縁膜１３００
と層間絶縁膜１５７を選択的に残す。次いで、画素電極１３０２を形成する。
択的にエッチングして層間絶縁膜を一部除去して、有機樹脂からなる層間絶縁膜１３００
と層間絶縁膜１５７を選択的に残す。次いで、画素電極１３０２を形成する。
本実施例では、実施例１と同様に第１絶縁膜を誘電体として不純物領域１５３〜１５６
を含む半導体層と容量電極１３０１とで保持容量が形成される。加えて、層間絶縁膜１５
７を誘電体として容量電極１３０１と画素電極１３０２とで保持容量が形成される。なお
、不純物領域１５３〜１５６には画素ＴＦＴと同様にｎ型またはｐ型を付与する不純物元
素が添加されている。
を含む半導体層と容量電極１３０１とで保持容量が形成される。加えて、層間絶縁膜１５
７を誘電体として容量電極１３０１と画素電極１３０２とで保持容量が形成される。なお
、不純物領域１５３〜１５６には画素ＴＦＴと同様にｎ型またはｐ型を付与する不純物元
素が添加されている。
このような構成とすることでさらなる保持容量の増加を図ることができる。
なお、本実施例は実施例１乃至９のいずれか一と自由に組み合わせることができる。
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマ
トリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いること
ができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施
できる。
トリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いること
ができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施
できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型ま
たはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビ
ゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２０、図２１、
及び図２２に示す。
たはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビ
ゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２０、図２１、
及び図２２に示す。
図２０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３に適用することができる。
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３に適用することができる。
図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２に適用することができる。
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２に適用することができる。
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５に適用できる。
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５に適用できる。
図２０（Ｄ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２３０１
、信号ケーブル２３０２、頭部固定バンド２３０３、表示部２３０４、光学系２３０５、
表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
、信号ケーブル２３０２、頭部固定バンド２３０３、表示部２３０４、光学系２３０５、
表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
図２０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
図２０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に
適用することができる。
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に
適用することができる。
図２１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８に適用
することができる。
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８に適用
することができる。
図２１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８に適用することができる。
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８に適用することができる。
なお、図２１（Ｃ）は、図２１（Ａ）及び図２１（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図２１（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図２１（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図２１（Ｄ）は、図２１（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ただし、図２１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置での適用例は図示していない。
合を示しており、反射型の電気光学装置での適用例は図示していない。
図２２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表
示部２９０４に適用することができる。
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表
示部２９０４に適用することができる。
図２２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３に適用することができる。
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３に適用することができる。
図２２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは大
画面化した場合においても有利であり、対角１０インチ以上（特に３０インチ以上）のデ
ィスプレイには有利である。
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは大
画面化した場合においても有利であり、対角１０インチ以上（特に３０インチ以上）のデ
ィスプレイには有利である。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜１２のどのような組み合わせから
なる構成を用いても実現することができる。
が可能である。また、本実施例の電子機器は実施例１〜１２のどのような組み合わせから
なる構成を用いても実現することができる。
実施例１では、第１の形状の導電層を形成する第１のエッチング処理を１回のエッチン
グ条件で行ったが、絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチ
ング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で
第１の形状の導電層を形成する例を示す。
グ条件で行ったが、絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチ
ング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で
第１の形状の導電層を形成する例を示す。
また、本発明は、ゲート電極の両側にテーパー形状が形成され、チャネル形成領域の両
側にＬＤＤ領域が形成されるが、本実施例は、作製工程におけるゲート電極近傍の片側の
断面拡大図を示す図２４を用いて説明する。なお、簡略化のため、下地膜と基板は図示し
ていない。
側にＬＤＤ領域が形成されるが、本実施例は、作製工程におけるゲート電極近傍の片側の
断面拡大図を示す図２４を用いて説明する。なお、簡略化のため、下地膜と基板は図示し
ていない。
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。第１の導電膜は、膜厚２０〜
１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では
、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電
膜を積層形成した。ＴａＮは、非常に耐熱性が高いため、第１の導電膜の材料として好ま
しい。
１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では
、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電
膜を積層形成した。ＴａＮは、非常に耐熱性が高いため、第１の導電膜の材料として好ま
しい。
次いで、レジストからなる第１の形状のマスク１４０５ａを形成し、ＩＣＰ法によりエ
ッチングを行って第１の形状の第２の導電層１４０４ａを形成する。ここでは、ＴａＮと
選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、
図２４（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導
電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第
２の導電層（Ｗ）のテーパー角との関係を示す。
ッチングを行って第１の形状の第２の導電層１４０４ａを形成する。ここでは、ＴａＮと
選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、
図２４（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導
電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第
２の導電層（Ｗ）のテーパー角との関係を示す。
なお、本明細書においてテーパー角とは、図２４（Ａ）の右上図に示したように、水平
面と材料層の側面とがなす角を指している。
面と材料層の側面とがなす角を指している。
また、水平面と第２の導電層（Ｗ）の側面とがなす角（テーパー角α１）は、第１のエ
ッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７
０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
ッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７
０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
また、図２４（Ａ）において、１４０１は半導体層、１４０２は絶縁膜、１４０３は第
１の導電膜である。
１の導電膜である。
次いで、マスク１４０５ａをそのままにした状態で、第２のエッチング条件とし、エッ
チングを行って、第１の形状の第１の導電層１４０３ａを形成する。なお、第２のエッチ
ング条件でのエッチングの際、絶縁膜１４０２も若干エッチングされて第１の形状の絶縁
膜１４０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4と
Ｃｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１
〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング
条件で行うことによって、絶縁膜１４０２の膜減りを抑えることができる。
チングを行って、第１の形状の第１の導電層１４０３ａを形成する。なお、第２のエッチ
ング条件でのエッチングの際、絶縁膜１４０２も若干エッチングされて第１の形状の絶縁
膜１４０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4と
Ｃｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１
〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング
条件で行うことによって、絶縁膜１４０２の膜減りを抑えることができる。
次いで、第１のドーピング処理を行う。半導体に一導電型を付与する不純物元素、ここ
では、ｎ型を付与するリンをイオンドーピング法を用い、第１の形状の第１の導電層１４
０３ａ及び第１の形状の第２の導電層１４０４ａをマスクとして半導体層１４０１に添加
する。（図２４（Ｂ））なお、図２４（Ｂ）では、第２のエッチング条件のエッチングを
行った際、第１の形状の第２の導電層１４０４ａも若干、エッチングされるが微小である
ため図２４（Ａ）と同一形状として図示した。
では、ｎ型を付与するリンをイオンドーピング法を用い、第１の形状の第１の導電層１４
０３ａ及び第１の形状の第２の導電層１４０４ａをマスクとして半導体層１４０１に添加
する。（図２４（Ｂ））なお、図２４（Ｂ）では、第２のエッチング条件のエッチングを
行った際、第１の形状の第２の導電層１４０４ａも若干、エッチングされるが微小である
ため図２４（Ａ）と同一形状として図示した。
次いで、マスク１４０５ａをそのままにした状態で、第２のエッチング処理を行い、図
２４（Ｃ）に示した状態を得る。本実施例では、第２のエッチング処理として、ＣＦ4と
Ｃｌ2からなる混合ガスを用いた第１のエッチング条件でエッチングを行った後、さらに
ＣＦ4とＣｌ2とＯ2からなる混合ガスを用いた第２のエッチング条件でエッチングを行っ
た。これらのエッチング条件は、表１中のいずれか一条件を用い、エッチング時間を適宜
設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に
設定することができる。この第２のエッチング処理によって、第２の形状のマスク１４０
５ｂ、第２の形状の第１の導電層１４０３ｂ、第２の形状の第２の導電層１４０４ｂ、及
び第２の形状の絶縁膜１４０２ｂが形成される。
２４（Ｃ）に示した状態を得る。本実施例では、第２のエッチング処理として、ＣＦ4と
Ｃｌ2からなる混合ガスを用いた第１のエッチング条件でエッチングを行った後、さらに
ＣＦ4とＣｌ2とＯ2からなる混合ガスを用いた第２のエッチング条件でエッチングを行っ
た。これらのエッチング条件は、表１中のいずれか一条件を用い、エッチング時間を適宜
設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に
設定することができる。この第２のエッチング処理によって、第２の形状のマスク１４０
５ｂ、第２の形状の第１の導電層１４０３ｂ、第２の形状の第２の導電層１４０４ｂ、及
び第２の形状の絶縁膜１４０２ｂが形成される。
第２の形状の第２の導電層１４０４ｂは、テーパー角α１よりも大きいテーパー角α２
を形成し、第２の形状の第１の導電層１４０３ｂは非常に小さいテーパー角βを形成する
。また、第２の形状の絶縁膜においてもテーパー角γが部分的に形成される。
を形成し、第２の形状の第１の導電層１４０３ｂは非常に小さいテーパー角βを形成する
。また、第２の形状の絶縁膜においてもテーパー角γが部分的に形成される。
次いで、マスク１４０５ｂを除去した後、第２のドーピング処理を行う。（図２４（Ｄ
））第２のドーピング処理は、第１のドーピング処理よりも低濃度のドーピングを行う。
ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層
１４０４ｂをマスクとして半導体層１４０１に添加する。
））第２のドーピング処理は、第１のドーピング処理よりも低濃度のドーピングを行う。
ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層
１４０４ｂをマスクとして半導体層１４０１に添加する。
この第２のドーピング処理により不純物領域１４０１ａ〜１４０１ｃが形成される。ま
た、絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領
域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１４０１ａ
〜１４０１ｃが左右対称に形成される。
た、絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領
域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１４０１ａ
〜１４０１ｃが左右対称に形成される。
また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほど
イオンの注入される深さが浅くなる。従って、絶縁膜を挟んで第１の導電層と重なる不純
物領域１４０１ｃ、即ち第３の不純物領域（ＧＯＬＤ領域）は、テーパー角βの側面を有
するテーパー形状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変
化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度
が増加する。
イオンの注入される深さが浅くなる。従って、絶縁膜を挟んで第１の導電層と重なる不純
物領域１４０１ｃ、即ち第３の不純物領域（ＧＯＬＤ領域）は、テーパー角βの側面を有
するテーパー形状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変
化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度
が増加する。
また、同様に不純物領域１４０１ｂ、即ち第２の不純物領域（ＬＤＤ領域）は、第２の
形状の絶縁膜１４０２ｂの膜厚による影響を受け、半導体層中に添加される不純物元素の
濃度が変化する。即ち、テーパー角γの側面を有するテーパー形状となっている部分やそ
の他のテーパー形状となっている部分の膜厚による影響を受け、半導体層中に添加される
不純物元素の濃度が変化する。なお、第１の導電層と重なっていない不純物領域１４０１
ｂは、不純物領域１４０１ｃより濃度が高い。また、チャネル長方向における不純物領域
１４０１ｂの幅は、不純物領域１４０１ｃと同程度、もしくは不純物領域１４０１ｃより
広い。
形状の絶縁膜１４０２ｂの膜厚による影響を受け、半導体層中に添加される不純物元素の
濃度が変化する。即ち、テーパー角γの側面を有するテーパー形状となっている部分やそ
の他のテーパー形状となっている部分の膜厚による影響を受け、半導体層中に添加される
不純物元素の濃度が変化する。なお、第１の導電層と重なっていない不純物領域１４０１
ｂは、不純物領域１４０１ｃより濃度が高い。また、チャネル長方向における不純物領域
１４０１ｂの幅は、不純物領域１４０１ｃと同程度、もしくは不純物領域１４０１ｃより
広い。
また、不純物領域１４０１ａ、即ち第１の不純物領域は、第１のドーピング処理により
添加された不純物濃度に加え、さらに第２のドーピング処理により添加されて高濃度不純
物領域となり、ソース領域またはドレイン領域として機能する。
添加された不純物濃度に加え、さらに第２のドーピング処理により添加されて高濃度不純
物領域となり、ソース領域またはドレイン領域として機能する。
以降の工程は、実施例１の図３（Ｂ）以降の工程に従ってアクティブマトリクス基板を
作製すればよい。
作製すればよい。
上記方法により画素部のＴＦＴ及び駆動回路のＴＦＴが形成される。
また、本実施例は、実施例１乃至４、７乃至１３のいずれか一と自由に組み合わせるこ
とができる。
とができる。
また、本実施例のエッチングガス用ガス（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6と
Ｃｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6と
Ｃｌ2とＯ2の混合ガスを用いた場合、絶縁膜１４０２との選択比が非常に高いのでさらに
膜減りを抑えることができる。
Ｃｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6と
Ｃｌ2とＯ2の混合ガスを用いた場合、絶縁膜１４０２との選択比が非常に高いのでさらに
膜減りを抑えることができる。
Claims (1)
- 絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間に挟まれるチャネル形成領域とを有する半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線とを有することを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044973 | 2000-02-22 | ||
| JP2000044973 | 2000-02-22 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015195630A Division JP2016029729A (ja) | 2000-02-22 | 2015-10-01 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019147029A Division JP2019197232A (ja) | 2000-02-22 | 2019-08-09 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019047135A true JP2019047135A (ja) | 2019-03-22 |
Family
ID=18567647
Family Applications (13)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001046401A Expired - Fee Related JP4845273B2 (ja) | 2000-02-22 | 2001-02-22 | 半導体装置およびその作製方法 |
| JP2008026814A Expired - Lifetime JP4741613B2 (ja) | 2000-02-22 | 2008-02-06 | 表示装置 |
| JP2011020285A Expired - Lifetime JP5147958B2 (ja) | 2000-02-22 | 2011-02-02 | 表示装置、表示モジュール及び電子機器 |
| JP2011133508A Expired - Fee Related JP4940368B2 (ja) | 2000-02-22 | 2011-06-15 | 半導体装置 |
| JP2012091879A Expired - Lifetime JP5509247B2 (ja) | 2000-02-22 | 2012-04-13 | 表示装置 |
| JP2012265929A Expired - Lifetime JP5487282B2 (ja) | 2000-02-22 | 2012-12-05 | 液晶表示装置、表示モジュール及び電子機器 |
| JP2013061905A Expired - Lifetime JP5604550B2 (ja) | 2000-02-22 | 2013-03-25 | 半導体装置 |
| JP2013245303A Expired - Fee Related JP5857025B2 (ja) | 2000-02-22 | 2013-11-27 | 表示装置 |
| JP2014247620A Expired - Lifetime JP5905564B2 (ja) | 2000-02-22 | 2014-12-08 | 表示装置 |
| JP2015195630A Withdrawn JP2016029729A (ja) | 2000-02-22 | 2015-10-01 | 半導体装置 |
| JP2017045726A Withdrawn JP2017123482A (ja) | 2000-02-22 | 2017-03-10 | 半導体装置 |
| JP2018224699A Withdrawn JP2019047135A (ja) | 2000-02-22 | 2018-11-30 | 半導体装置 |
| JP2019147029A Withdrawn JP2019197232A (ja) | 2000-02-22 | 2019-08-09 | 液晶表示装置 |
Family Applications Before (11)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001046401A Expired - Fee Related JP4845273B2 (ja) | 2000-02-22 | 2001-02-22 | 半導体装置およびその作製方法 |
| JP2008026814A Expired - Lifetime JP4741613B2 (ja) | 2000-02-22 | 2008-02-06 | 表示装置 |
| JP2011020285A Expired - Lifetime JP5147958B2 (ja) | 2000-02-22 | 2011-02-02 | 表示装置、表示モジュール及び電子機器 |
| JP2011133508A Expired - Fee Related JP4940368B2 (ja) | 2000-02-22 | 2011-06-15 | 半導体装置 |
| JP2012091879A Expired - Lifetime JP5509247B2 (ja) | 2000-02-22 | 2012-04-13 | 表示装置 |
| JP2012265929A Expired - Lifetime JP5487282B2 (ja) | 2000-02-22 | 2012-12-05 | 液晶表示装置、表示モジュール及び電子機器 |
| JP2013061905A Expired - Lifetime JP5604550B2 (ja) | 2000-02-22 | 2013-03-25 | 半導体装置 |
| JP2013245303A Expired - Fee Related JP5857025B2 (ja) | 2000-02-22 | 2013-11-27 | 表示装置 |
| JP2014247620A Expired - Lifetime JP5905564B2 (ja) | 2000-02-22 | 2014-12-08 | 表示装置 |
| JP2015195630A Withdrawn JP2016029729A (ja) | 2000-02-22 | 2015-10-01 | 半導体装置 |
| JP2017045726A Withdrawn JP2017123482A (ja) | 2000-02-22 | 2017-03-10 | 半導体装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019147029A Withdrawn JP2019197232A (ja) | 2000-02-22 | 2019-08-09 | 液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (7) | US7023021B2 (ja) |
| EP (1) | EP1128430A3 (ja) |
| JP (13) | JP4845273B2 (ja) |
| KR (3) | KR100843301B1 (ja) |
| CN (2) | CN101000897B (ja) |
Families Citing this family (115)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3227353B2 (ja) * | 1995-07-13 | 2001-11-12 | 東芝セラミックス株式会社 | 炭化珪素膜被覆部材及びその製造方法 |
| JP2001035808A (ja) * | 1999-07-22 | 2001-02-09 | Semiconductor Energy Lab Co Ltd | 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法 |
| US6825488B2 (en) * | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6646692B2 (en) * | 2000-01-26 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid-crystal display device and method of fabricating the same |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW521303B (en) * | 2000-02-28 | 2003-02-21 | Semiconductor Energy Lab | Electronic device |
| TW507258B (en) * | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
| US6789910B2 (en) | 2000-04-12 | 2004-09-14 | Semiconductor Energy Laboratory, Co., Ltd. | Illumination apparatus |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| TWI286338B (en) * | 2000-05-12 | 2007-09-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US7804552B2 (en) * | 2000-05-12 | 2010-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with light shielding portion comprising laminated colored layers, electrical equipment having the same, portable telephone having the same |
| US7633471B2 (en) * | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
| JP2002076352A (ja) * | 2000-08-31 | 2002-03-15 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| US6509616B2 (en) * | 2000-09-29 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
| JP2002151698A (ja) | 2000-11-14 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4954366B2 (ja) * | 2000-11-28 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW525216B (en) * | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| US6825496B2 (en) | 2001-01-17 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| SG114529A1 (en) * | 2001-02-23 | 2005-09-28 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| SG179310A1 (en) | 2001-02-28 | 2012-04-27 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4926329B2 (ja) * | 2001-03-27 | 2012-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、電気器具 |
| SG116443A1 (en) * | 2001-03-27 | 2005-11-28 | Semiconductor Energy Lab | Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same. |
| US6833313B2 (en) * | 2001-04-13 | 2004-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device by implanting rare gas ions |
| US6828584B2 (en) | 2001-05-18 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| TW558743B (en) | 2001-08-22 | 2003-10-21 | Semiconductor Energy Lab | Peeling method and method of manufacturing semiconductor device |
| US6737302B2 (en) | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| GB0126720D0 (en) * | 2001-11-07 | 2002-01-02 | Koninkl Philips Electronics Nv | Active matrix pixel device |
| US6773944B2 (en) * | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4216092B2 (ja) | 2002-03-08 | 2009-01-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| TWI282030B (en) * | 2002-03-19 | 2007-06-01 | Semiconductor Energy Lab | Liquid crystal display device and method of driving the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989763B2 (ja) * | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| KR100968496B1 (ko) | 2002-04-15 | 2010-07-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 제조방법 |
| US7242021B2 (en) * | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| TWI272556B (en) * | 2002-05-13 | 2007-02-01 | Semiconductor Energy Lab | Display device |
| JP2003330388A (ja) | 2002-05-15 | 2003-11-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| TWI263339B (en) * | 2002-05-15 | 2006-10-01 | Semiconductor Energy Lab | Light emitting device and method for manufacturing the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP4286495B2 (ja) * | 2002-06-28 | 2009-07-01 | 株式会社半導体エネルギー研究所 | 発光装置及びその作製方法 |
| JP4408012B2 (ja) * | 2002-07-01 | 2010-02-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100859521B1 (ko) * | 2002-07-30 | 2008-09-22 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 |
| US7094684B2 (en) * | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| TWI357616B (en) | 2002-09-20 | 2012-02-01 | Semiconductor Energy Lab | Display device and manufacturing method thereof |
| JP4454921B2 (ja) * | 2002-09-27 | 2010-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7485579B2 (en) | 2002-12-13 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2004200378A (ja) * | 2002-12-18 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4663963B2 (ja) | 2003-02-17 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8048251B2 (en) | 2003-10-28 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing optical film |
| KR101007207B1 (ko) * | 2003-12-27 | 2011-01-14 | 엘지디스플레이 주식회사 | 액정표시장치용 기판 제조방법 |
| JP4385772B2 (ja) * | 2004-01-16 | 2009-12-16 | 日立工機株式会社 | 燃焼式動力工具 |
| JP2005217088A (ja) * | 2004-01-29 | 2005-08-11 | Chi Mei Electronics Corp | 基板上の配線および配線形成方法 |
| TWI239651B (en) * | 2004-04-30 | 2005-09-11 | Quanta Display Inc | Manufacturing method of a thin film transistor-liquid crystal display |
| TWI414842B (zh) * | 2005-11-15 | 2013-11-11 | Semiconductor Energy Lab | 顯示裝置 |
| EP1843194A1 (en) | 2006-04-06 | 2007-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| TWI585498B (zh) | 2006-05-16 | 2017-06-01 | 半導體能源研究所股份有限公司 | 液晶顯示裝置和半導體裝置 |
| US20090122223A1 (en) * | 2006-07-18 | 2009-05-14 | Sharp Kabushiki Kaisha | Liquid crystal display panel |
| US7863612B2 (en) * | 2006-07-21 | 2011-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| CN100590846C (zh) * | 2006-08-31 | 2010-02-17 | 佳能株式会社 | 光电转换装置的制造方法 |
| JP4866918B2 (ja) * | 2007-01-22 | 2012-02-01 | パナソニック株式会社 | 半導体装置 |
| KR101402047B1 (ko) | 2007-06-20 | 2014-06-02 | 삼성디스플레이 주식회사 | 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치 |
| US7738050B2 (en) * | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
| TWI464510B (zh) * | 2007-07-20 | 2014-12-11 | Semiconductor Energy Lab | 液晶顯示裝置 |
| JP5257828B2 (ja) * | 2007-08-29 | 2013-08-07 | カシオ計算機株式会社 | 回路基板及びその接続方法 |
| JP5380037B2 (ja) | 2007-10-23 | 2014-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7824939B2 (en) * | 2007-10-23 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device comprising separated and electrically connected source wiring layers |
| KR101448903B1 (ko) * | 2007-10-23 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| JP5427390B2 (ja) * | 2007-10-23 | 2014-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN101424847B (zh) * | 2007-10-29 | 2010-06-02 | 北京京东方光电科技有限公司 | Tft-lcd像素结构及其制造方法 |
| KR101446249B1 (ko) * | 2007-12-03 | 2014-10-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 제조방법 |
| EP2232561A4 (en) * | 2007-12-03 | 2015-05-06 | Semiconductor Energy Lab | METHOD OF MANUFACTURING A THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING A DISPLAY ARRANGEMENT |
| US8101442B2 (en) * | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| JP5182993B2 (ja) | 2008-03-31 | 2013-04-17 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP5224242B2 (ja) * | 2008-04-09 | 2013-07-03 | Ｎｌｔテクノロジー株式会社 | 表示装置、液晶表示装置、電子機器、及び表示装置用製造方法 |
| JP5422945B2 (ja) * | 2008-09-01 | 2014-02-19 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法および電気光学装置の製造方法 |
| US8284142B2 (en) | 2008-09-30 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| CN101728400B (zh) * | 2008-10-15 | 2011-12-21 | 华映视讯（吴江）有限公司 | 像素结构 |
| KR101579487B1 (ko) * | 2008-10-28 | 2015-12-23 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR100993416B1 (ko) * | 2009-01-20 | 2010-11-09 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치 |
| US8207026B2 (en) * | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US20100224878A1 (en) * | 2009-03-05 | 2010-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101460868B1 (ko) | 2009-07-10 | 2014-11-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101944239B1 (ko) | 2009-10-09 | 2019-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 표시 장치 및 이를 포함한 전자 기기 |
| US8754418B2 (en) * | 2010-05-18 | 2014-06-17 | Sharp Kabushiki Kaisha | Semiconductor device, and method for producing same |
| KR20120089505A (ko) * | 2010-12-10 | 2012-08-13 | 삼성전자주식회사 | 표시 장치 및 그 제조 방법 |
| JP5644511B2 (ja) * | 2011-01-06 | 2014-12-24 | ソニー株式会社 | 有機ｅｌ表示装置及び電子機器 |
| JP5825812B2 (ja) * | 2011-03-24 | 2015-12-02 | 株式会社Ｊｏｌｅｄ | 表示装置の製造方法 |
| KR101975263B1 (ko) * | 2012-02-07 | 2019-05-08 | 삼성디스플레이 주식회사 | 박막트랜지스터 표시판과 이를 제조하는 방법 |
| JP5380560B2 (ja) * | 2012-02-08 | 2014-01-08 | 株式会社半導体エネルギー研究所 | 表示装置、半導体装置、表示モジュール及び電子機器 |
| JP6086278B2 (ja) * | 2012-02-20 | 2017-03-01 | 大日本印刷株式会社 | 配線付き表示装置用前面保護板とその製造方法、及び表示装置 |
| CN103928453B (zh) * | 2013-01-11 | 2016-09-28 | 北京京东方光电科技有限公司 | 一种阵列基板及其制造方法 |
| WO2015114721A1 (ja) * | 2014-01-29 | 2015-08-06 | 株式会社Ｊｏｌｅｄ | 画像表示装置 |
| JP6260309B2 (ja) * | 2014-01-31 | 2018-01-17 | セイコーエプソン株式会社 | 表示装置 |
| JP6318676B2 (ja) * | 2014-02-14 | 2018-05-09 | セイコーエプソン株式会社 | 有機発光装置の製造方法、有機発光装置、及び電子機器 |
| TWI528074B (zh) * | 2014-03-28 | 2016-04-01 | 群創光電股份有限公司 | 顯示面板 |
| US9696577B2 (en) * | 2014-11-10 | 2017-07-04 | Japan Display Inc. | Reflective type display device |
| WO2016098651A1 (ja) * | 2014-12-16 | 2016-06-23 | シャープ株式会社 | 半導体装置、その製造方法、および半導体装置を備えた表示装置 |
| CN104600029B (zh) * | 2015-01-16 | 2017-10-17 | 昆山工研院新型平板显示技术中心有限公司 | 一种柔性显示装置及其制作方法 |
| CN105182626B (zh) * | 2015-10-16 | 2018-11-23 | 京东方科技集团股份有限公司 | 一种液晶显示器及其制造方法 |
| JP6494580B2 (ja) * | 2016-09-28 | 2019-04-03 | シャープ ライフ サイエンス （イーユー） リミテッド | 微小流体装置 |
| JP7050460B2 (ja) | 2016-11-22 | 2022-04-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6743771B2 (ja) | 2017-06-23 | 2020-08-19 | 株式会社デンソー | ネットワークスイッチ |
| CN111033602B (zh) * | 2017-08-25 | 2022-03-22 | 株式会社半导体能源研究所 | 显示面板及显示装置 |
| US20190105556A1 (en) * | 2017-10-09 | 2019-04-11 | Polly Blazakis | Family Game with Braille |
| WO2019167239A1 (ja) * | 2018-03-01 | 2019-09-06 | シャープ株式会社 | 表示装置及び表示装置の製造方法 |
| CN109979882B (zh) * | 2019-02-26 | 2020-12-11 | 南京中电熊猫液晶显示科技有限公司 | 一种内嵌式触控面板阵列基板及其制造方法 |
| CN112542485A (zh) * | 2019-09-23 | 2021-03-23 | 台湾积体电路制造股份有限公司 | 显示设备与其制作方法 |
| CN117334127A (zh) * | 2019-12-18 | 2024-01-02 | 群创光电股份有限公司 | 显示装置与可挠式装置 |
| KR20210081710A (ko) * | 2019-12-24 | 2021-07-02 | 엘지디스플레이 주식회사 | 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법 |
| CN112509979B (zh) * | 2020-11-30 | 2022-08-09 | 绍兴中芯集成电路制造股份有限公司 | 具有屏蔽栅沟槽结构的半导体器件及其制造方法 |
| JP2022131951A (ja) * | 2021-02-26 | 2022-09-07 | 株式会社ソフイア | 遊技機 |
| CN113394236B (zh) * | 2021-05-28 | 2024-04-09 | 武汉天马微电子有限公司 | 显示面板及显示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370832A (ja) * | 1986-09-12 | 1988-03-31 | Seiko Epson Corp | 液晶表示装置 |
| JPH03288824A (ja) * | 1990-04-05 | 1991-12-19 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH0843859A (ja) * | 1994-07-30 | 1996-02-16 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス回路 |
| JPH09160074A (ja) * | 1995-12-13 | 1997-06-20 | Sharp Corp | 液晶表示装置 |
| JPH1068664A (ja) * | 1996-08-27 | 1998-03-10 | Sony Corp | 薄膜半導体装置 |
| JPH10161159A (ja) * | 1990-04-11 | 1998-06-19 | Seiko Epson Corp | 液晶表示パネルの製造方法 |
| JPH11160737A (ja) * | 1994-06-13 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス装置 |
Family Cites Families (188)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030814C2 (de) * | 1979-08-17 | 1983-06-16 | Tokuda Seisakusyo, Ltd., Zama, Kanagawa | Verfahren zum Plasmaätzen eines Werkstücks |
| JPH0712210B2 (ja) * | 1982-06-02 | 1995-02-08 | 株式会社日立製作所 | 撮像表示装置 |
| JPH079992B2 (ja) * | 1984-05-09 | 1995-02-01 | 株式会社日立製作所 | 液晶表示装置 |
| JPS62209514A (ja) * | 1986-03-11 | 1987-09-14 | Seiko Epson Corp | アクテイブマトリクス基板 |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| JPS6459215A (en) * | 1987-08-31 | 1989-03-06 | Hitachi Ltd | Thin film transistor for liquid crystal display |
| KR100212098B1 (ko) * | 1987-09-19 | 1999-08-02 | 가나이 쓰도무 | 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 |
| JPH0812354B2 (ja) * | 1987-10-14 | 1996-02-07 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法 |
| JPH01102431A (ja) * | 1987-10-15 | 1989-04-20 | Hitachi Ltd | 薄膜半導体装置およびその製造方法 |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| JPH0823641B2 (ja) * | 1988-02-10 | 1996-03-06 | 株式会社精工舎 | 非晶質シリコン薄膜トランジスタアレイ基板の製造方法 |
| US4960719A (en) | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP3053093B2 (ja) * | 1988-07-29 | 2000-06-19 | 株式会社日立製作所 | アクティブマトリクス液晶表示装置 |
| JP2624797B2 (ja) * | 1988-09-20 | 1997-06-25 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法 |
| JP2756841B2 (ja) * | 1989-10-13 | 1998-05-25 | 株式会社日立製作所 | 表示装置 |
| JPH03175430A (ja) * | 1989-12-05 | 1991-07-30 | Nec Corp | 反射型液晶表示装置 |
| JP3024661B2 (ja) | 1990-11-09 | 2000-03-21 | セイコーエプソン株式会社 | アクティブマトリクス基板及びその製造方法 |
| KR950001360B1 (ko) * | 1990-11-26 | 1995-02-17 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 전기 광학장치와 그 구동방법 |
| JP2998255B2 (ja) * | 1991-04-04 | 2000-01-11 | セイコーエプソン株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| JPH04313729A (ja) * | 1991-04-09 | 1992-11-05 | Mitsubishi Electric Corp | 液晶表示装置 |
| US5391920A (en) * | 1991-07-09 | 1995-02-21 | Yamaha Corporation | Semiconductor device having peripheral metal wiring |
| JP2776084B2 (ja) | 1991-08-23 | 1998-07-16 | 日本電気株式会社 | アクティブマトリックス液晶表示装置 |
| US5576858A (en) | 1991-10-14 | 1996-11-19 | Hosiden Corporation | Gray scale LCD control capacitors formed between a control capacitor electrode on one side of an insulating layer and two subpixel electrodes on the other side |
| JP2784615B2 (ja) * | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| SG81187A1 (en) | 1991-11-29 | 2001-06-19 | Seiko Epson Corp | Liquid crystal display device and manufacturing method therefor |
| JP3487222B2 (ja) * | 1991-11-29 | 2004-01-13 | セイコーエプソン株式会社 | 液晶表示装置及び液晶表示装置用アクティブマトリクス基板 |
| JPH05210090A (ja) | 1992-01-31 | 1993-08-20 | Canon Inc | 信号入力方法 |
| JPH05243333A (ja) * | 1992-02-26 | 1993-09-21 | Nec Corp | 薄膜電界効果型トランジスタ基板 |
| JPH05241200A (ja) | 1992-02-28 | 1993-09-21 | Canon Inc | 液晶表示装置 |
| US6693681B1 (en) * | 1992-04-28 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| JP2814161B2 (ja) * | 1992-04-28 | 1998-10-22 | 株式会社半導体エネルギー研究所 | アクティブマトリクス表示装置およびその駆動方法 |
| JP3102467B2 (ja) * | 1992-04-28 | 2000-10-23 | 株式会社半導体エネルギー研究所 | アクティブマトリクス表示装置の作製方法 |
| JPH063698A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 薄膜トランジスタ装置 |
| EP0602250B1 (en) | 1992-06-24 | 1999-08-25 | Seiko Epson Corporation | Thin film transistor, display device, and method for manufacturing thin film transistor |
| JP3645100B2 (ja) * | 1992-06-24 | 2005-05-11 | セイコーエプソン株式会社 | 相補型回路、周辺回路、アクティブマトリックス基板及び電子機器 |
| JP3114372B2 (ja) | 1992-07-14 | 2000-12-04 | セイコーエプソン株式会社 | アクティブマトリクス表示パネル |
| JP2789284B2 (ja) * | 1992-08-20 | 1998-08-20 | 株式会社半導体エネルギー研究所 | アクティブマトリクス液晶表示装置とその作製方法 |
| JPH06138488A (ja) | 1992-10-29 | 1994-05-20 | Seiko Epson Corp | 液晶表示装置 |
| JP3615556B2 (ja) * | 1992-11-04 | 2005-02-02 | セイコーエプソン株式会社 | アクティブマトリックス基板とその製造方法 |
| JPH06148685A (ja) | 1992-11-13 | 1994-05-27 | Toshiba Corp | 液晶表示装置 |
| JPH06160904A (ja) | 1992-11-26 | 1994-06-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置とその製造方法 |
| JPH06167722A (ja) * | 1992-11-30 | 1994-06-14 | Sharp Corp | アクティブマトリクス基板及びその製造方法 |
| JP3587537B2 (ja) | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3098345B2 (ja) * | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JPH06250221A (ja) | 1993-03-01 | 1994-09-09 | Hitachi Ltd | 液晶表示基板の製造方法 |
| KR100203982B1 (ko) * | 1993-03-12 | 1999-06-15 | 야마자끼 순페이 | 반도체장치 및 그의 제작방법 |
| JP2556252B2 (ja) * | 1993-05-14 | 1996-11-20 | 日本電気株式会社 | 薄膜電界効果型トランジスタアレイ |
| JPH075487A (ja) * | 1993-06-18 | 1995-01-10 | Fujitsu Ltd | 混成回路基板 |
| JPH07335904A (ja) * | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| JPH07135323A (ja) * | 1993-10-20 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路およびその作製方法 |
| JP3431033B2 (ja) | 1993-10-29 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体作製方法 |
| TW264575B (ja) | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5923962A (en) | 1993-10-29 | 1999-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JPH07140486A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 薄膜半導体装置およびそれを用いた液晶表示装置 |
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JP3050738B2 (ja) | 1993-12-17 | 2000-06-12 | シャープ株式会社 | 表示装置の駆動回路 |
| TW279275B (ja) * | 1993-12-27 | 1996-06-21 | Sharp Kk | |
| JP3398453B2 (ja) | 1994-02-24 | 2003-04-21 | 株式会社東芝 | 薄膜トランジスタの製造方法 |
| JP3489184B2 (ja) | 1994-04-22 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路およびそれを用いた液晶表示装置 |
| JPH07302912A (ja) | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN100477247C (zh) | 1994-06-02 | 2009-04-08 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2555987B2 (ja) * | 1994-06-23 | 1996-11-20 | 日本電気株式会社 | アクティブマトリクス基板 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3122003B2 (ja) * | 1994-08-24 | 2001-01-09 | シャープ株式会社 | アクティブマトリクス基板 |
| KR100336554B1 (ko) * | 1994-11-23 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자의배선층형성방법 |
| JP3364081B2 (ja) | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3539821B2 (ja) | 1995-03-27 | 2004-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH08274336A (ja) | 1995-03-30 | 1996-10-18 | Toshiba Corp | 多結晶半導体薄膜トランジスタ及びその製造方法 |
| JPH0926603A (ja) | 1995-05-08 | 1997-01-28 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2780673B2 (ja) * | 1995-06-13 | 1998-07-30 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置およびその製造方法 |
| JP3744980B2 (ja) * | 1995-07-27 | 2006-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3833712B2 (ja) * | 1995-07-31 | 2006-10-18 | リットン・システムズ・カナダ・リミテッド | 捕捉電荷が減少する放射線イメージング用フラットパネル検出器 |
| KR970011972A (ko) | 1995-08-11 | 1997-03-29 | 쯔지 하루오 | 투과형 액정 표시 장치 및 그 제조 방법 |
| JP2990046B2 (ja) | 1995-08-16 | 1999-12-13 | 日本電気株式会社 | 反射型液晶表示装置及びその製造方法 |
| JP3228399B2 (ja) * | 1995-09-12 | 2001-11-12 | シャープ株式会社 | 液晶表示装置 |
| CN1145839C (zh) * | 1995-10-03 | 2004-04-14 | 精工爱普生株式会社 | 薄膜元件的制造方法 |
| JPH09105953A (ja) | 1995-10-12 | 1997-04-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US5917563A (en) | 1995-10-16 | 1999-06-29 | Sharp Kabushiki Kaisha | Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line |
| JPH09129890A (ja) * | 1995-10-31 | 1997-05-16 | A G Technol Kk | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
| TW329500B (en) | 1995-11-14 | 1998-04-11 | Handotai Energy Kenkyusho Kk | Electro-optical device |
| JP3576294B2 (ja) | 1995-11-16 | 2004-10-13 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| TW453449U (en) * | 1995-11-16 | 2001-09-01 | Hitachi Ltd | LCD display panel with buckling driving multi-layer bendable PCB |
| EP1338914A3 (en) * | 1995-11-21 | 2003-11-19 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| KR0161462B1 (ko) * | 1995-11-23 | 1999-01-15 | 김광호 | 액정 디스플레이에서의 게이트 패드 형성방법 |
| JPH09146120A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 液晶表示装置 |
| TW328641B (en) * | 1995-12-04 | 1998-03-21 | Hitachi Ltd | Semiconductor integrated circuit device and process for producing the same |
| JP2803713B2 (ja) * | 1995-12-08 | 1998-09-24 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
| JP3383535B2 (ja) * | 1995-12-14 | 2003-03-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TW309633B (ja) | 1995-12-14 | 1997-07-01 | Handotai Energy Kenkyusho Kk | |
| JP3963974B2 (ja) | 1995-12-20 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 液晶電気光学装置 |
| JP3647542B2 (ja) * | 1996-02-20 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| TW335503B (en) * | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| US5815226A (en) | 1996-02-29 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of fabricating same |
| JPH09281508A (ja) * | 1996-04-12 | 1997-10-31 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
| JP2850850B2 (ja) | 1996-05-16 | 1999-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100194679B1 (ko) * | 1996-05-21 | 1999-07-01 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| KR100223158B1 (ko) | 1996-06-07 | 1999-10-15 | 구자홍 | 액티브매트릭스기판 및 그 제조방법 |
| KR100205373B1 (ko) * | 1996-06-11 | 1999-07-01 | 구자홍 | 액정표시소자의 제조방법 |
| JP2830845B2 (ja) * | 1996-06-26 | 1998-12-02 | 日本電気株式会社 | 半導体記憶装置 |
| JPH1048640A (ja) | 1996-07-30 | 1998-02-20 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JP3622934B2 (ja) * | 1996-07-31 | 2005-02-23 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタ型液晶表示装置 |
| KR100209620B1 (ko) * | 1996-08-31 | 1999-07-15 | 구자홍 | 액정 표시 장치 및 그 제조방법 |
| JP3634089B2 (ja) * | 1996-09-04 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JPH10104663A (ja) | 1996-09-27 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 電気光学装置およびその作製方法 |
| JPH10133217A (ja) * | 1996-11-05 | 1998-05-22 | Hosiden Corp | 液晶表示素子 |
| US6445004B1 (en) | 1998-02-26 | 2002-09-03 | Samsung Electronics Co., Ltd. | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof |
| US6081308A (en) | 1996-11-21 | 2000-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| KR100477141B1 (ko) * | 1997-09-19 | 2005-07-04 | 삼성전자주식회사 | 금속막과그위에절연층을포함하는반도체장치의제조방법 |
| US5985746A (en) * | 1996-11-21 | 1999-11-16 | Lsi Logic Corporation | Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product |
| US6337520B1 (en) | 1997-02-26 | 2002-01-08 | Samsung Electronics Co., Ltd. | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof |
| JP3788649B2 (ja) * | 1996-11-22 | 2006-06-21 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2988399B2 (ja) * | 1996-11-28 | 1999-12-13 | 日本電気株式会社 | アクティブマトリクス基板 |
| JP3392672B2 (ja) * | 1996-11-29 | 2003-03-31 | 三洋電機株式会社 | 表示装置 |
| JP3463971B2 (ja) | 1996-12-26 | 2003-11-05 | 出光興産株式会社 | 有機アクティブｅｌ発光装置 |
| JPH10198292A (ja) * | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH10209452A (ja) * | 1997-01-17 | 1998-08-07 | Sony Corp | 薄膜トランジスタ及びその製造方法 |
| JP3808155B2 (ja) * | 1997-01-17 | 2006-08-09 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型液晶表示装置 |
| JPH10253989A (ja) * | 1997-03-12 | 1998-09-25 | Toshiba Corp | 表示装置 |
| JP3544280B2 (ja) | 1997-03-27 | 2004-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH10282527A (ja) * | 1997-04-11 | 1998-10-23 | Casio Comput Co Ltd | 液晶表示装置 |
| JPH10319431A (ja) | 1997-05-15 | 1998-12-04 | Advanced Display:Kk | 薄膜トランジスタアレイ基板 |
| JPH10340070A (ja) * | 1997-06-09 | 1998-12-22 | Hitachi Ltd | 液晶表示装置 |
| JPH112836A (ja) * | 1997-06-10 | 1999-01-06 | Hitachi Ltd | アクティブマトリクス液晶表示装置 |
| JP3606013B2 (ja) * | 1997-08-01 | 2005-01-05 | セイコーエプソン株式会社 | 液晶表示装置、電子機器及び液晶表示装置の製造方法 |
| JPH1152420A (ja) * | 1997-08-06 | 1999-02-26 | Hitachi Ltd | 液晶表示装置 |
| JP3980178B2 (ja) | 1997-08-29 | 2007-09-26 | 株式会社半導体エネルギー研究所 | 不揮発性メモリおよび半導体装置 |
| JP3919900B2 (ja) | 1997-09-19 | 2007-05-30 | 株式会社半導体エネルギー研究所 | 液晶表示装置およびその作製方法 |
| JPH1197698A (ja) | 1997-09-24 | 1999-04-09 | Toshiba Corp | 薄膜トランジスタ |
| JPH1195256A (ja) * | 1997-09-25 | 1999-04-09 | Sharp Corp | アクティブマトリクス基板 |
| US5972781A (en) * | 1997-09-30 | 1999-10-26 | Siemens Aktiengesellschaft | Method for producing semiconductor chips |
| JP3907804B2 (ja) * | 1997-10-06 | 2007-04-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP3295025B2 (ja) * | 1997-10-06 | 2002-06-24 | シャープ株式会社 | 液晶表示装置の製造方法 |
| JP4044187B2 (ja) * | 1997-10-20 | 2008-02-06 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置およびその作製方法 |
| JP3403931B2 (ja) * | 1997-12-25 | 2003-05-06 | シャープ株式会社 | 液晶表示装置 |
| US5953088A (en) * | 1997-12-25 | 1999-09-14 | Kabushiki Kaisha Toshiba | Liquid crystal display with shield electrodes arranged to alternately overlap adjacent pixel electrodes |
| KR100255820B1 (ko) * | 1998-01-16 | 2000-05-01 | 구본준, 론 위라하디락사 | 액정표시소자 |
| TW451099B (en) | 1998-01-23 | 2001-08-21 | Hitachi Ltd | Liquid crystal display device |
| JPH11295764A (ja) * | 1998-01-23 | 1999-10-29 | Hitachi Ltd | 液晶表示装置 |
| JPH11212073A (ja) * | 1998-01-26 | 1999-08-06 | Hitachi Ltd | 液晶表示装置 |
| JP3748158B2 (ja) * | 1998-01-29 | 2006-02-22 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| JP3684578B2 (ja) * | 1998-03-19 | 2005-08-17 | セイコーエプソン株式会社 | 液晶装置および電子機器 |
| US6323490B1 (en) * | 1998-03-20 | 2001-11-27 | Kabushiki Kaisha Toshiba | X-ray semiconductor detector |
| JPH11274524A (ja) * | 1998-03-20 | 1999-10-08 | Toshiba Corp | Ｘ線撮像装置 |
| JPH11271807A (ja) * | 1998-03-25 | 1999-10-08 | Hitachi Ltd | アクティブマトリックス基板及び液晶表示装置 |
| JPH11282012A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | アクティブマトリクス基板および液晶表示装置 |
| JP3820743B2 (ja) * | 1998-03-30 | 2006-09-13 | セイコーエプソン株式会社 | アクティブマトリクス基板およびアクティブマトリクス基板の製造方法および表示装置 |
| JP4458563B2 (ja) | 1998-03-31 | 2010-04-28 | 三菱電機株式会社 | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法 |
| KR19990080392A (ko) * | 1998-04-16 | 1999-11-05 | 김영환 | 액정 표시 소자 |
| JP3941901B2 (ja) * | 1998-04-28 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6218196B1 (en) | 1998-05-06 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Etching apparatus, etching method, manufacturing method of a semiconductor device, and semiconductor device |
| KR100590742B1 (ko) * | 1998-05-11 | 2007-04-25 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| JP3583289B2 (ja) * | 1998-05-28 | 2004-11-04 | 株式会社日立製作所 | プラズマ処理装置及びプラズマ処理方法 |
| JP4138077B2 (ja) | 1998-06-02 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 反射型の液晶表示装置及び電子機器 |
| JP3702096B2 (ja) | 1998-06-08 | 2005-10-05 | 三洋電機株式会社 | 薄膜トランジスタ及び表示装置 |
| KR100451379B1 (ko) | 1998-06-19 | 2005-01-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| JP3736122B2 (ja) * | 1998-06-23 | 2006-01-18 | セイコーエプソン株式会社 | 液晶装置及び電子機器 |
| US5994235A (en) * | 1998-06-24 | 1999-11-30 | Lam Research Corporation | Methods for etching an aluminum-containing layer |
| JP2000049353A (ja) * | 1998-07-30 | 2000-02-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびアクティブマトリクス基板および半導体装置の作製方法およびアクティブマトリクス基板の作製方法 |
| JP2000047244A (ja) * | 1998-07-29 | 2000-02-18 | Seiko Epson Corp | 液晶装置及びその製造方法 |
| US6297519B1 (en) * | 1998-08-28 | 2001-10-02 | Fujitsu Limited | TFT substrate with low contact resistance and damage resistant terminals |
| US7126161B2 (en) * | 1998-10-13 | 2006-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having El layer and sealing material |
| US6274887B1 (en) | 1998-11-02 | 2001-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6617644B1 (en) | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6501098B2 (en) * | 1998-11-25 | 2002-12-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| JP2000174282A (ja) * | 1998-12-03 | 2000-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6469317B1 (en) * | 1998-12-18 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| DE69942442D1 (de) | 1999-01-11 | 2010-07-15 | Semiconductor Energy Lab | Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat |
| US6593592B1 (en) * | 1999-01-29 | 2003-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors |
| US6576924B1 (en) | 1999-02-12 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate |
| US6281552B1 (en) | 1999-03-23 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having ldd regions |
| US6858898B1 (en) * | 1999-03-23 | 2005-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6461899B1 (en) | 1999-04-30 | 2002-10-08 | Semiconductor Energy Laboratory, Co., Ltd. | Oxynitride laminate “blocking layer” for thin film semiconductor devices |
| EP1058310A3 (en) | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW527735B (en) | 1999-06-04 | 2003-04-11 | Semiconductor Energy Lab | Electro-optical device |
| JP4307635B2 (ja) * | 1999-06-22 | 2009-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001051303A (ja) | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| JP2001092413A (ja) | 1999-09-24 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置および電子装置 |
| JP4700156B2 (ja) | 1999-09-27 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6524877B1 (en) | 1999-10-26 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of fabricating the same |
| TW493152B (en) * | 1999-12-24 | 2002-07-01 | Semiconductor Energy Lab | Electronic device |
| US6825488B2 (en) | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6646692B2 (en) | 2000-01-26 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid-crystal display device and method of fabricating the same |
| US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW521303B (en) | 2000-02-28 | 2003-02-21 | Semiconductor Energy Lab | Electronic device |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6489222B2 (en) | 2000-06-02 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
2001
- 2001-02-02 US US09/773,543 patent/US7023021B2/en not_active Expired - Fee Related
- 2001-02-21 CN CN2006101562139A patent/CN101000897B/zh not_active Expired - Fee Related
- 2001-02-21 KR KR1020010008583A patent/KR100843301B1/ko not_active IP Right Cessation
- 2001-02-21 CN CNB011173904A patent/CN1316631C/zh not_active Expired - Fee Related
- 2001-02-22 JP JP2001046401A patent/JP4845273B2/ja not_active Expired - Fee Related
- 2001-02-22 EP EP01104319A patent/EP1128430A3/en not_active Withdrawn
-
2005
- 2005-11-28 US US11/287,187 patent/US7566903B2/en not_active Expired - Fee Related
- 2005-12-28 KR KR1020050131599A patent/KR100814036B1/ko active IP Right Grant
-
2007
- 2007-09-19 KR KR1020070095469A patent/KR100939752B1/ko not_active IP Right Cessation
-
2008
- 2008-02-06 JP JP2008026814A patent/JP4741613B2/ja not_active Expired - Lifetime
-
2009
- 2009-07-07 US US12/498,696 patent/US7915615B2/en not_active Expired - Fee Related
-
2011
- 2011-02-02 JP JP2011020285A patent/JP5147958B2/ja not_active Expired - Lifetime
- 2011-03-25 US US13/071,759 patent/US8399884B2/en not_active Expired - Fee Related
- 2011-06-15 JP JP2011133508A patent/JP4940368B2/ja not_active Expired - Fee Related
-
2012
- 2012-04-13 JP JP2012091879A patent/JP5509247B2/ja not_active Expired - Lifetime
- 2012-12-05 JP JP2012265929A patent/JP5487282B2/ja not_active Expired - Lifetime
-
2013
- 2013-03-14 US US13/829,922 patent/US8704233B2/en not_active Expired - Fee Related
- 2013-03-25 JP JP2013061905A patent/JP5604550B2/ja not_active Expired - Lifetime
- 2013-11-27 JP JP2013245303A patent/JP5857025B2/ja not_active Expired - Fee Related
-
2014
- 2014-04-21 US US14/257,097 patent/US9318610B2/en not_active Expired - Lifetime
- 2014-12-08 JP JP2014247620A patent/JP5905564B2/ja not_active Expired - Lifetime
-
2015
- 2015-10-01 JP JP2015195630A patent/JP2016029729A/ja not_active Withdrawn
-
2016
- 2016-04-18 US US15/131,301 patent/US9869907B2/en not_active Expired - Fee Related
-
2017
- 2017-03-10 JP JP2017045726A patent/JP2017123482A/ja not_active Withdrawn
-
2018
- 2018-11-30 JP JP2018224699A patent/JP2019047135A/ja not_active Withdrawn
-
2019
- 2019-08-09 JP JP2019147029A patent/JP2019197232A/ja not_active Withdrawn
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370832A (ja) * | 1986-09-12 | 1988-03-31 | Seiko Epson Corp | 液晶表示装置 |
| JPH03288824A (ja) * | 1990-04-05 | 1991-12-19 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH10161159A (ja) * | 1990-04-11 | 1998-06-19 | Seiko Epson Corp | 液晶表示パネルの製造方法 |
| JPH11160737A (ja) * | 1994-06-13 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス装置 |
| JPH0843859A (ja) * | 1994-07-30 | 1996-02-16 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス回路 |
| JPH09160074A (ja) * | 1995-12-13 | 1997-06-20 | Sharp Corp | 液晶表示装置 |
| JPH1068664A (ja) * | 1996-08-27 | 1998-03-10 | Sony Corp | 薄膜半導体装置 |
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2019047135A (ja) | 半導体装置 | |
| JP5600762B2 (ja) | 半導体装置 | |
| JP4485078B2 (ja) | 半導体装置の作製方法 | |
| JP2008083731A (ja) | 半導体装置 | |
| JP4485481B2 (ja) | 半導体装置の作製方法 | |
| JP4704363B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191217 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20200214 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200616 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20200915 |