JPS62209514A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
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- JPS62209514A JPS62209514A JP61052844A JP5284486A JPS62209514A JP S62209514 A JPS62209514 A JP S62209514A JP 61052844 A JP61052844 A JP 61052844A JP 5284486 A JP5284486 A JP 5284486A JP S62209514 A JPS62209514 A JP S62209514A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/13629—Multilayer wirings
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は％液晶表示装置等に用いられるアクティブマト
リクス基板に於いて、特にソース＃ｉＩを２層にするこ
とにより、配線抵抗の低減も図ったものである。
リクス基板に於いて、特にソース＃ｉＩを２層にするこ
とにより、配線抵抗の低減も図ったものである。
従来Ｏアクティブマトリクス基板の１画素分のモ面図を
嬉２図−）に示す、又、同図に於いてａ’Ｂ’の破線で
示す断面図を第２図（ｂ）に示す１図面に従って説明す
る。
嬉２図−）に示す、又、同図に於いてａ’Ｂ’の破線で
示す断面図を第２図（ｂ）に示す１図面に従って説明す
る。
ガラス、石英等の絶縁基板２００上に島状に半導体薄軌
噛２０１を形成する。ゲート絶縁膜を該半導体Ｍ幌上に
形成した後、ゲート電甑を兼ねるゲート線２０２を形成
する。しかる後、例えばイオン注入法等によりソース、
ドレイン領域を形成する１次に、層間の絶縁１４２０３
に全面に形成し、コンタクトホール２０４１に開ける。
噛２０１を形成する。ゲート絶縁膜を該半導体Ｍ幌上に
形成した後、ゲート電甑を兼ねるゲート線２０２を形成
する。しかる後、例えばイオン注入法等によりソース、
ドレイン領域を形成する１次に、層間の絶縁１４２０３
に全面に形成し、コンタクトホール２０４１に開ける。
峡汝に工ＴＯ等の透明導ｌｌ！膜を、スパッタ法等で形
成し、ソース線、１［１１１素！Ｅ１ｍをパターン形成
する。
成し、ソース線、１［１１１素！Ｅ１ｍをパターン形成
する。
以上が従来のアクティブマトリクス基板の工程、及び構
造である。
造である。
しかし従来の構造工程では、ソース線を画素電庵と同一
〇材料で形成する為、シート抵抗が大きくなり、従って
ソース線の配線抵抗が大きくなる。
〇材料で形成する為、シート抵抗が大きくなり、従って
ソース線の配線抵抗が大きくなる。
例えば、ＩＴＯで形成した揚台、透過率８０％以とを保
った時のシート抵抗は１（＋−加Ω／口であり、金属材
料１例えばへ！等に比して１桁〜２桁大きい、ソース線
に用いた場合、Ｌ／ｗにも寄るが通常数１０にΩの配線
抵抗となってしまう、ソース線Ｏ配線抵抗が大き＾と、
十分１ｃ市号を書き込めない為液晶表示装置の場合、コ
ントラスト不足、解１象度不足の起因となる。又、シー
ト抵抗の小さい金属配線を用いると、工程が増し、コス
トアップの鮫因となる。
った時のシート抵抗は１（＋−加Ω／口であり、金属材
料１例えばへ！等に比して１桁〜２桁大きい、ソース線
に用いた場合、Ｌ／ｗにも寄るが通常数１０にΩの配線
抵抗となってしまう、ソース線Ｏ配線抵抗が大き＾と、
十分１ｃ市号を書き込めない為液晶表示装置の場合、コ
ントラスト不足、解１象度不足の起因となる。又、シー
ト抵抗の小さい金属配線を用いると、工程が増し、コス
トアップの鮫因となる。
そこで本発明は以との如き欠点をなくシ、工程を増すこ
となしに、ソースラインの低減を図ることを目的とする
。具体的には、ゲート線に用いる材料をＰＥ工程時に、
ゲート線と交差する鎮域以外Ｏソース線領域に形成し、
岐路的に工ＴＣＪ等Ｏ画素電匝材料で形成するソース線
とコンタクトを有する２１−配＠構造にするものである
。
となしに、ソースラインの低減を図ることを目的とする
。具体的には、ゲート線に用いる材料をＰＥ工程時に、
ゲート線と交差する鎮域以外Ｏソース線領域に形成し、
岐路的に工ＴＣＪ等Ｏ画素電匝材料で形成するソース線
とコンタクトを有する２１−配＠構造にするものである
。
本発明Ｑアクティブマトリクス基板は、具体的には、
１）′ｏＬ数のゲート線
２）該ゲート線に直交する複数のソース線３）該ゲート
線と該ソース＃ｊ Ｏ交点に形成される薄膜半４体層を
有するＭ喚トランジスタ４）核Ｒ［）ランジスタのドレ
イン側く形成されるｒＩｂ素１匝 以上から構成されるアクティブマトリクス基板であり、
該ソースラインは％該ゲート線材料と該画素ｍ−材料の
２ｒＩｉ構造であることを特徴とするものである。
線と該ソース＃ｊ Ｏ交点に形成される薄膜半４体層を
有するＭ喚トランジスタ４）核Ｒ［）ランジスタのドレ
イン側く形成されるｒＩｂ素１匝 以上から構成されるアクティブマトリクス基板であり、
該ソースラインは％該ゲート線材料と該画素ｍ−材料の
２ｒＩｉ構造であることを特徴とするものである。
本発明によるアクティブマトリクス基板上、基本的には
第１図（ａ） 、 （ｂ）に示す、平面図、及び断面図
から成る。ここで、１００ｔ：ｍガラス、石英等の絶縁
基板、１０１は、薄膜トランジスタを構成する半導体Ｕ
膜、１０２は、ゲー）ｆｓ、１０２’Ｕケート線と同一
材料である。２層ソース線構ａＯ１１−目であり％ １
０３は１偏間絶縁膜である。１０４はｒ−間絶縁嗅に形
成されるコンタクトホール、１０５’は画素逼甑を構成
するＩＴＯ等の透明導電膜。
第１図（ａ） 、 （ｂ）に示す、平面図、及び断面図
から成る。ここで、１００ｔ：ｍガラス、石英等の絶縁
基板、１０１は、薄膜トランジスタを構成する半導体Ｕ
膜、１０２は、ゲー）ｆｓ、１０２’Ｕケート線と同一
材料である。２層ソース線構ａＯ１１−目であり％ １
０３は１偏間絶縁膜である。１０４はｒ−間絶縁嗅に形
成されるコンタクトホール、１０５’は画素逼甑を構成
するＩＴＯ等の透明導電膜。
１０５は％画′ＪＡ亀険とロー材料で形成される２Ｉ−
目のソース線である。ここで嬉−図（ｃ） ｄ−一画素
分平面図であり、嬢−図（６）は硫−図（α）に於ける
ＡＢの破線で示す断面図である。
目のソース線である。ここで嬉−図（ｃ） ｄ−一画素
分平面図であり、嬢−図（６）は硫−図（α）に於ける
ＡＢの破線で示す断面図である。
以下工程順に従って％第３図に於いて説明する。
まず、ガラス、石英等の絶縁基板１００４：に。
多結籟シリコン等の半導体薄１１ｄ１０１ｔ−島状に形
成する。その上に熱酸化等によるゲート絶縁［１０１１
ｔ−形成する（第３図（ａ）） 次に、Ｈ型（あるｖｈはＰ型）θ不純物を有する多結晶
シリコン専により、ゲート配線１０２．及び一層目０ソ
ースライン１０２’を形成、その後イオン注入法等によ
りソース、ドレイン領吠會形成する。（第３図（ｂ）） 次にＨ８Ｇ 、ＰＥＧ等の層間絶縁嗅１０３を全面に形
成、しかる後、ソース、ドレイン領域、及び１１ｔ１目
のソース線上にコンタクトホール１０４ｔ−形成する。
成する。その上に熱酸化等によるゲート絶縁［１０１１
ｔ−形成する（第３図（ａ）） 次に、Ｈ型（あるｖｈはＰ型）θ不純物を有する多結晶
シリコン専により、ゲート配線１０２．及び一層目０ソ
ースライン１０２’を形成、その後イオン注入法等によ
りソース、ドレイン領吠會形成する。（第３図（ｂ）） 次にＨ８Ｇ 、ＰＥＧ等の層間絶縁嗅１０３を全面に形
成、しかる後、ソース、ドレイン領域、及び１１ｔ１目
のソース線上にコンタクトホール１０４ｔ−形成する。
（第３図（Ｃ））
最後に、ＩＴＯ等の透明導電膜により、画素な甑１０５
’、 ２層目のノースライン１０５ｆｔ形成する。（第
３勿（ロ）） 以上が、本発明によるアクティブマトリクス基板の、構
造及び製造方法である。
’、 ２層目のノースライン１０５ｆｔ形成する。（第
３勿（ロ）） 以上が、本発明によるアクティブマトリクス基板の、構
造及び製造方法である。
本発明の効果は、工程を増すことは１に、ソース線１に
２ Ｉｎ構造にすることにより、配線抵抗を小さくでき
ることであり、実際に従来の配線抵抗を約５０ｑ６小さ
くすることかできた。その結果、敦晶於示褒Ｉに用いた
時の、コントラスト不足、解縁度不足の１間ｉ４になく
すことができた。 ・
２ Ｉｎ構造にすることにより、配線抵抗を小さくでき
ることであり、実際に従来の配線抵抗を約５０ｑ６小さ
くすることかできた。その結果、敦晶於示褒Ｉに用いた
時の、コントラスト不足、解縁度不足の１間ｉ４になく
すことができた。 ・
第１図は本発明のアクティブマトリクス基板の一画素分
を示す平面図（ａ）と ｆｃｌｉ面図＜ｂ＞である。 虹２因は従来のアクティブマトリクス基板■−ＩｉＩｉ
ｉ素分を示す平面図（α）と、断面図（６）である。 １３図Ｇｚ）〜（ｔｌ）は本発明の工程とと■断面図を
示したものである。 １００〜絶縁基板 １０１〜半導体ＷＬ＠１０１’〜ゲ
ート絶縁嘆 １０２〜ゲート線 １０２１〜１層目Ｏソース線１０３
〜１−聞納縁膜 １０４〜コンタクトホール １０５〜２１ｍ目Ｑソース線 １０５１〜画素電原 以 と 出願人 セイコーエプソン医式会社 代理人 弁理士 ＃Ｊ： 務池１名免１図（（１） 晃１図（ｂ） 昂３甜、ｌ）
を示す平面図（ａ）と ｆｃｌｉ面図＜ｂ＞である。 虹２因は従来のアクティブマトリクス基板■−ＩｉＩｉ
ｉ素分を示す平面図（α）と、断面図（６）である。 １３図Ｇｚ）〜（ｔｌ）は本発明の工程とと■断面図を
示したものである。 １００〜絶縁基板 １０１〜半導体ＷＬ＠１０１’〜ゲ
ート絶縁嘆 １０２〜ゲート線 １０２１〜１層目Ｏソース線１０３
〜１−聞納縁膜 １０４〜コンタクトホール １０５〜２１ｍ目Ｑソース線 １０５１〜画素電原 以 と 出願人 セイコーエプソン医式会社 代理人 弁理士 ＃Ｊ： 務池１名免１図（（１） 晃１図（ｂ） 昂３甜、ｌ）
Claims (1)
- 【特許請求の範囲】 ａ）複数のゲート線 ｂ）該ゲート線に直交する複数のソース線 ｃ）該ゲート線と該ソース線の交点に形成される薄膜半
導体層を有する薄膜トランジスタ ｄ）該薄膜トランジスタのドレイン側に形成される画素
電極 以上の如く構成されるアクテイブマトリクス基板に於い
て、該ソースラインは、該ゲート線材料と、該画素電極
材料の２層から成ることを特徴とするアクテイブマトリ
クス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052844A JPS62209514A (ja) | 1986-03-11 | 1986-03-11 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052844A JPS62209514A (ja) | 1986-03-11 | 1986-03-11 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209514A true JPS62209514A (ja) | 1987-09-14 |
Family
ID=12926149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052844A Pending JPS62209514A (ja) | 1986-03-11 | 1986-03-11 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209514A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116062A (ja) * | 1994-10-13 | 1996-05-07 | Furontetsuku:Kk | 薄膜トランジスタ |
| JP2007108785A (ja) * | 2006-12-25 | 2007-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US7977678B2 (en) | 2007-12-21 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2014016631A (ja) * | 2013-09-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
| JP2014067057A (ja) * | 2000-02-22 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2014123137A (ja) * | 2000-08-14 | 2014-07-03 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015014799A (ja) * | 2014-08-25 | 2015-01-22 | 株式会社半導体エネルギー研究所 | 表示装置、モジュール及び電子機器 |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1986
- 1986-03-11 JP JP61052844A patent/JPS62209514A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
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| USRE43782E1 (en) | 1996-12-30 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having wiring layers which are connected over multiple contact parts |
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| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
| US8168975B2 (en) | 1996-12-30 | 2012-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2014067057A (ja) * | 2000-02-22 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2014123137A (ja) * | 2000-08-14 | 2014-07-03 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
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