JP2998255B2 - 薄膜トランジスタ装置及びその製造方法 - Google Patents
薄膜トランジスタ装置及びその製造方法Info
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- JP2998255B2 JP2998255B2 JP7171591A JP7171591A JP2998255B2 JP 2998255 B2 JP2998255 B2 JP 2998255B2 JP 7171591 A JP7171591 A JP 7171591A JP 7171591 A JP7171591 A JP 7171591A JP 2998255 B2 JP2998255 B2 JP 2998255B2
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- thin film
- source
- gate
- film transistor
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの配
線構造および製造方法に関し、特に薄膜トランジスタが
マトリックス状に多数配置された液晶表示装置における
配線の断線および配線間の短絡に起因する欠陥を防止す
る技術に関する。
線構造および製造方法に関し、特に薄膜トランジスタが
マトリックス状に多数配置された液晶表示装置における
配線の断線および配線間の短絡に起因する欠陥を防止す
る技術に関する。
【０００２】
【従来の技術】従来、マトリックス状に配置された各画
素に薄膜トランジスタの駆動素子をもつアクティブマト
リックス方式の液晶ディスプレイが知られている。この
薄膜トランジスタを駆動するには互いに独立するソース
信号とゲート信号を薄膜トランジスタに入力しなければ
ならないため、同一基板上に互いに絶縁させて３次元的
に配線する必要がある。近年の液晶表示装置の大画面
化、高精細化に伴う構成画素の大幅な増加により欠陥の
発生も増加し完成品の歩留まりを低下させている。歩留
まりを低下させる欠陥には、大別すると点欠陥と線欠陥
がある。点欠陥の要因には、薄膜トランジスタの特性の
不良、ＩＴＯとソース線がパターン不良によって短絡し
てしまうなどがあり、線欠陥は、断線、短絡、ピンホー
ルなどの層間絶縁膜不良によるクロス・ショートがあ
る。このように薄膜トランジスタの特性不良を除き、歩
留まりを低下させている原因には配線に起因する欠陥に
よるものが多く、配線構造を工夫する必要がある。
素に薄膜トランジスタの駆動素子をもつアクティブマト
リックス方式の液晶ディスプレイが知られている。この
薄膜トランジスタを駆動するには互いに独立するソース
信号とゲート信号を薄膜トランジスタに入力しなければ
ならないため、同一基板上に互いに絶縁させて３次元的
に配線する必要がある。近年の液晶表示装置の大画面
化、高精細化に伴う構成画素の大幅な増加により欠陥の
発生も増加し完成品の歩留まりを低下させている。歩留
まりを低下させる欠陥には、大別すると点欠陥と線欠陥
がある。点欠陥の要因には、薄膜トランジスタの特性の
不良、ＩＴＯとソース線がパターン不良によって短絡し
てしまうなどがあり、線欠陥は、断線、短絡、ピンホー
ルなどの層間絶縁膜不良によるクロス・ショートがあ
る。このように薄膜トランジスタの特性不良を除き、歩
留まりを低下させている原因には配線に起因する欠陥に
よるものが多く、配線構造を工夫する必要がある。
【０００３】これまでは、これらの欠陥に対してはクロ
ス部の短絡の防止としてゲート配線を先に形成する逆ス
タガ型のトランジスタを採用することにより、ゲート線
・ソース線間のクロス部の構造を図３のように絶縁膜を
多層化して欠陥を低減していた。
ス部の短絡の防止としてゲート配線を先に形成する逆ス
タガ型のトランジスタを採用することにより、ゲート線
・ソース線間のクロス部の構造を図３のように絶縁膜を
多層化して欠陥を低減していた。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術ではクロス部の短絡欠陥を大きく低減することはでき
るが、基板製造工程後期のソース配線を形成以降でない
と検査されないため、仮にこの段階で欠陥が多く、修正
が困難な場合はそれまでの製造に要した時間と費用が無
駄となってしまい、また、その後の修正もかなり大変と
なる。そこで本発明のこのような問題点を解決するもの
で、その目的とするところは配線に起因する欠陥を製造
工程初期に検出し、修正できる薄膜トランジスタの配線
構造を提供するところにある。
術ではクロス部の短絡欠陥を大きく低減することはでき
るが、基板製造工程後期のソース配線を形成以降でない
と検査されないため、仮にこの段階で欠陥が多く、修正
が困難な場合はそれまでの製造に要した時間と費用が無
駄となってしまい、また、その後の修正もかなり大変と
なる。そこで本発明のこのような問題点を解決するもの
で、その目的とするところは配線に起因する欠陥を製造
工程初期に検出し、修正できる薄膜トランジスタの配線
構造を提供するところにある。
【０００５】
【課題を解決するための手段】本発明は、基板上にマト
リクス状に配置された複数の薄膜トランジスタと、前記
複数の薄膜トランジスタに接続されるゲート配線及びソ
ース配線とを有する薄膜トランジスタ装置において、
前記ゲート配線及びソース配線よりも上層に前記薄膜ト
ランジスタが配置されてなることを特徴とする。本発明
は、基板上にマトリクス状に配置された複数の薄膜トラ
ンジスタと、前記複数の薄膜トランジスタに接続される
ゲート配線及びソース配線とを有する薄膜トランジスタ
装置の製造方法において、前記ゲート配線及びソース配
線を形成する工程と、前記ゲート配線及びソース配線の
上層に前記薄膜トランジスタのソース・ドレイン領域と
なる半導体層と、ゲート絶縁膜と、ゲート電極とを形成
する工程と、前記ソース領域と前記ソース配線とを接続
し、前記ゲート電極と前記ゲート配線とを接続する工程
とを有することを特徴とする。
リクス状に配置された複数の薄膜トランジスタと、前記
複数の薄膜トランジスタに接続されるゲート配線及びソ
ース配線とを有する薄膜トランジスタ装置において、
前記ゲート配線及びソース配線よりも上層に前記薄膜ト
ランジスタが配置されてなることを特徴とする。本発明
は、基板上にマトリクス状に配置された複数の薄膜トラ
ンジスタと、前記複数の薄膜トランジスタに接続される
ゲート配線及びソース配線とを有する薄膜トランジスタ
装置の製造方法において、前記ゲート配線及びソース配
線を形成する工程と、前記ゲート配線及びソース配線の
上層に前記薄膜トランジスタのソース・ドレイン領域と
なる半導体層と、ゲート絶縁膜と、ゲート電極とを形成
する工程と、前記ソース領域と前記ソース配線とを接続
し、前記ゲート電極と前記ゲート配線とを接続する工程
とを有することを特徴とする。
【０００６】
【実施例】（実施例１）図１（ａ）、（ｂ）は、本発明
の実施例における平面図および断面図である。
の実施例における平面図および断面図である。
【０００７】本発明の実施例における薄膜トランジスタ
の配線構造は、図１（ｂ）で示す構造をしている。１０
１は絶縁基板、１０２はゲート配線、１０３はソース配
線、１０４は画素ＩＴＯ、１０５はゲート電極である。
の配線構造は、図１（ｂ）で示す構造をしている。１０
１は絶縁基板、１０２はゲート配線、１０３はソース配
線、１０４は画素ＩＴＯ、１０５はゲート電極である。
【０００８】以下、製造方法について説明する。
【０００９】まず、図１（ｂ）に示したようなガラスや
石英のような絶縁基板１０１上に層間絶縁膜１０６を挟
んでゲート配線１０２およびソース配線１０３を形成す
る。以下の図１（ｂ）ではゲート配線がソース配線の前
に形成されているがゲート配線をソース配線の後に形成
してもよい。ただし、ゲート配線には絶えず直流成分が
かかるため、液晶ディスプレイに適用した場合、液晶を
劣化させる可能性があり、ゲート配線をソース線よりも
先に形成し、液晶層までの距離をはなす方が液晶の信頼
性の点でよい。また、断線による線欠陥を防ぐため、第
１層の配線の断面形状にテーパーをつける。垂直だと層
間絶縁膜を形成する際にエッジや基板との界面付近で異
常成長しやすく、第２層の配線の被覆性が低下し、断線
に結びつくからである。本実施例ではゲート配線を先に
形成することとし、ゲートおよびソースの配線材料とし
てそれぞれＣｒおよびＡｌを用い、層間絶縁膜は、Ｓｉ
Ｏ2 を用いた。なお、ゲート配線とソース配線の材質を
同一にしても良い。その場合、遮光の程度が配線の種類
に依らなくなり、配線を遮光帯に用いるときは極めて有
効である。また、後に説明するような、プロセスの低温
化にともないレーザアニールの技術を採用する際は、能
動層を再結晶化させるための熱が面内で比較的均一に拡
散でき、薄膜トランジスタの特性の面内ばらつきが抑え
られる点から、ソース・ゲートとも同一材料の方が望ま
しい。
石英のような絶縁基板１０１上に層間絶縁膜１０６を挟
んでゲート配線１０２およびソース配線１０３を形成す
る。以下の図１（ｂ）ではゲート配線がソース配線の前
に形成されているがゲート配線をソース配線の後に形成
してもよい。ただし、ゲート配線には絶えず直流成分が
かかるため、液晶ディスプレイに適用した場合、液晶を
劣化させる可能性があり、ゲート配線をソース線よりも
先に形成し、液晶層までの距離をはなす方が液晶の信頼
性の点でよい。また、断線による線欠陥を防ぐため、第
１層の配線の断面形状にテーパーをつける。垂直だと層
間絶縁膜を形成する際にエッジや基板との界面付近で異
常成長しやすく、第２層の配線の被覆性が低下し、断線
に結びつくからである。本実施例ではゲート配線を先に
形成することとし、ゲートおよびソースの配線材料とし
てそれぞれＣｒおよびＡｌを用い、層間絶縁膜は、Ｓｉ
Ｏ2 を用いた。なお、ゲート配線とソース配線の材質を
同一にしても良い。その場合、遮光の程度が配線の種類
に依らなくなり、配線を遮光帯に用いるときは極めて有
効である。また、後に説明するような、プロセスの低温
化にともないレーザアニールの技術を採用する際は、能
動層を再結晶化させるための熱が面内で比較的均一に拡
散でき、薄膜トランジスタの特性の面内ばらつきが抑え
られる点から、ソース・ゲートとも同一材料の方が望ま
しい。
【００１０】次に、図２にそって配線のパターニングに
ついて詳細に説明する。図２は基板上に形成する配線の
製造工程ごとの模式図である。まず、絶縁基板上にゲー
ト配線となるＣｒをスパッタ法により１５０ｎｍ形成
し、テーパーエッチングによりパターニングする。テー
パーエッチングは従来Ｃｒのエッチャントとして用いら
れてきたセリュウム硝酸アンモニア（（ＮＨ4 ）2［Ｃ
ｅ（ＮＯ3 ）6 ］）に硝酸を加えることにより、パター
ンエッジでのレジストの密着性を低下させて行った。ま
た、パターニングは図２（ａ）のように隣合う配線間の
短絡の検出が容易なように千鳥状にゲート配線をパター
ニングする。また、薄膜トランジスタがマトリックス状
に配置し、組立後に実際に絵が表示されるアクティブエ
リア２０１の外周について、ゲート配線との交差がない
ので、同時にソース配線側の実装用の引き出し部もパタ
ーニングする。この理由は液晶ディスプレイは対向基板
との間隔（ギャップ）を一定に保って組み立てる必要が
あり、その間隔の調整は接着剤中にギャップに相当する
径のガラスファイバを混ぜ、基板周辺の引き出し配線部
上ではり合わせており、引き出し部での膜厚をそろえて
おいたほうが組立が行いやすいため、ソース配線側の引
き出し部もパターニングするのである。２０２は実装用
の端子で、実装用の端子同志は引き出し方向別に短絡し
ておく。引き出し方向の異なる短絡端子間での導通を検
査することにより、配線間に短絡が存在するかどうかが
わかる。２０３は欠陥検出用の補助端子であり、個々の
配線の断線、短絡はこれを使って行う。次に、モノシラ
ンと酸素を原料ガスにした常圧化学気相成長（ＡＰＣＶ
Ｄ）法により層間絶縁膜となるＳｉＯ2 を反応温度３０
０℃で膜厚３００ｎｍ成膜する。その後、実装用端子お
よび補助端子にコンタクトホールを開孔してから、ソー
ス配線となるＡｌを膜厚４００ｎｍスパッタ法により成
膜する。続いて、図２（ｂ）のようにＡｌをパターニン
グし、ソース配線およびゲート・ソースの端子部を形成
する。このときのゲート配線の時と同様に千鳥状にパタ
ーニングする。この段階で配線の断線および配線間の短
絡を検査する。検査の方法は、引き出し方向の異なる３
つの短絡された端子と残りの方向の補助端子間の電気的
な導通の有無により検出する。通常は相対する方向のみ
に導通があるが、断線した場合は３方向とも導通がなく
なり、また、ゲートおよびソース配線間に短絡があると
相対する方向以外にもう１方向にも導通が検出される。
こうした検査の後、欠陥のないものおよび修正可能なも
のについてのみを次工程にまわし、短絡欠陥の多いもの
については、第２層の配線を剥離し再度薄膜形成し基板
再生を行う。この検査工程を入れることにより、次工程
への進行歩留まりを向上できる。
ついて詳細に説明する。図２は基板上に形成する配線の
製造工程ごとの模式図である。まず、絶縁基板上にゲー
ト配線となるＣｒをスパッタ法により１５０ｎｍ形成
し、テーパーエッチングによりパターニングする。テー
パーエッチングは従来Ｃｒのエッチャントとして用いら
れてきたセリュウム硝酸アンモニア（（ＮＨ4 ）2［Ｃ
ｅ（ＮＯ3 ）6 ］）に硝酸を加えることにより、パター
ンエッジでのレジストの密着性を低下させて行った。ま
た、パターニングは図２（ａ）のように隣合う配線間の
短絡の検出が容易なように千鳥状にゲート配線をパター
ニングする。また、薄膜トランジスタがマトリックス状
に配置し、組立後に実際に絵が表示されるアクティブエ
リア２０１の外周について、ゲート配線との交差がない
ので、同時にソース配線側の実装用の引き出し部もパタ
ーニングする。この理由は液晶ディスプレイは対向基板
との間隔（ギャップ）を一定に保って組み立てる必要が
あり、その間隔の調整は接着剤中にギャップに相当する
径のガラスファイバを混ぜ、基板周辺の引き出し配線部
上ではり合わせており、引き出し部での膜厚をそろえて
おいたほうが組立が行いやすいため、ソース配線側の引
き出し部もパターニングするのである。２０２は実装用
の端子で、実装用の端子同志は引き出し方向別に短絡し
ておく。引き出し方向の異なる短絡端子間での導通を検
査することにより、配線間に短絡が存在するかどうかが
わかる。２０３は欠陥検出用の補助端子であり、個々の
配線の断線、短絡はこれを使って行う。次に、モノシラ
ンと酸素を原料ガスにした常圧化学気相成長（ＡＰＣＶ
Ｄ）法により層間絶縁膜となるＳｉＯ2 を反応温度３０
０℃で膜厚３００ｎｍ成膜する。その後、実装用端子お
よび補助端子にコンタクトホールを開孔してから、ソー
ス配線となるＡｌを膜厚４００ｎｍスパッタ法により成
膜する。続いて、図２（ｂ）のようにＡｌをパターニン
グし、ソース配線およびゲート・ソースの端子部を形成
する。このときのゲート配線の時と同様に千鳥状にパタ
ーニングする。この段階で配線の断線および配線間の短
絡を検査する。検査の方法は、引き出し方向の異なる３
つの短絡された端子と残りの方向の補助端子間の電気的
な導通の有無により検出する。通常は相対する方向のみ
に導通があるが、断線した場合は３方向とも導通がなく
なり、また、ゲートおよびソース配線間に短絡があると
相対する方向以外にもう１方向にも導通が検出される。
こうした検査の後、欠陥のないものおよび修正可能なも
のについてのみを次工程にまわし、短絡欠陥の多いもの
については、第２層の配線を剥離し再度薄膜形成し基板
再生を行う。この検査工程を入れることにより、次工程
への進行歩留まりを向上できる。
【００１１】次に、薄膜トランジスタの製造方法につい
て図１（ｂ）に従って説明する。本実施例では、高移動
度の得られる多結晶シリコン膜を能動層に用いたトップ
ゲートコプレーナ型の薄膜トランジスタについて述べる
が、これに限るものではなく、逆スタガ型の薄膜トラン
ジスタにおいても応用できる。まず、前記により進行し
てきた基板上に薄膜トランジスタの下地となるＳｉＯ2
膜１０７を再度、常圧化学気相成長法（ＡＰＣＶＤ）に
より３００ｎｍ形成し、その後、プラズマ化学気相成長
法（Ｐ−ＣＶＤ）により３００℃でアモルファスＳｉ膜
を５０ｎｍ形成する。続いて、エキシマレーザを前記の
アモルファスＳｉ膜に照射し、結晶化させる。薄膜トラ
ンジスタの製造にあたって注意しなければならないの
は、金属配線をすでに行っているために製造温度を３０
０℃以下に抑える必要がある点である。そこで、低温で
アモルファスＳｉのレーザアニールの技術を採用するこ
とにより、多結晶シリコンを得た。また、エキシマレー
ザを用いたのは、前記のような薄い膜をアニールするの
に極めて有効であるからである。その後、前記の結晶化
させたＳｉ膜をパターニングしてから、ゲート絶縁膜と
なるＳｉＯ2 をＥＣＲプラズマ化学気相成長法により１
５０ｎｍ形成し、その後、ゲート配線上にコンタクトホ
ールを開孔する。続いて、前記のコンタクトホールを会
してゲート電極となるＣｒを１５０ｎｍ形成しパターニ
ングする。その後、ボロンをイオン注入し、ソース・ド
レイン領域１０８を形成後、再びエキシマレーザーを照
射させ、ソース・ドレイン領域を活性化させる。続い
て、ＳｉＯ2 膜１０９をＡＰＣＶＤにて２００ｎｍ形成
する。この絶縁膜はなくてもソース配線との結線１１０
は可能であるが、パターン不良によるゲート電極との短
絡を防止するために成膜する。その後、ソース・ドレイ
ン領域に対してコンタクトホールを開孔し、画素ＩＴＯ
１０４を形成する。さらにソース配線にコンタクトホー
ルを開孔後、再度Ａｌをスパッタ法により形成し、１１
０のようにソース領域とソース配線をＡｌで結線する。
コンタクトホール開孔の工程を２回に分けたのは開孔す
る部分の膜厚が異なるためで、ソース・ドレイン領域の
膜厚が極めて薄いために、ソース・ドレインへのコンタ
クトのエッチングではオーバーエッチできないからであ
る。以上により、事前に配線された基板上に薄膜トラン
ジスタを形成する。
て図１（ｂ）に従って説明する。本実施例では、高移動
度の得られる多結晶シリコン膜を能動層に用いたトップ
ゲートコプレーナ型の薄膜トランジスタについて述べる
が、これに限るものではなく、逆スタガ型の薄膜トラン
ジスタにおいても応用できる。まず、前記により進行し
てきた基板上に薄膜トランジスタの下地となるＳｉＯ2
膜１０７を再度、常圧化学気相成長法（ＡＰＣＶＤ）に
より３００ｎｍ形成し、その後、プラズマ化学気相成長
法（Ｐ−ＣＶＤ）により３００℃でアモルファスＳｉ膜
を５０ｎｍ形成する。続いて、エキシマレーザを前記の
アモルファスＳｉ膜に照射し、結晶化させる。薄膜トラ
ンジスタの製造にあたって注意しなければならないの
は、金属配線をすでに行っているために製造温度を３０
０℃以下に抑える必要がある点である。そこで、低温で
アモルファスＳｉのレーザアニールの技術を採用するこ
とにより、多結晶シリコンを得た。また、エキシマレー
ザを用いたのは、前記のような薄い膜をアニールするの
に極めて有効であるからである。その後、前記の結晶化
させたＳｉ膜をパターニングしてから、ゲート絶縁膜と
なるＳｉＯ2 をＥＣＲプラズマ化学気相成長法により１
５０ｎｍ形成し、その後、ゲート配線上にコンタクトホ
ールを開孔する。続いて、前記のコンタクトホールを会
してゲート電極となるＣｒを１５０ｎｍ形成しパターニ
ングする。その後、ボロンをイオン注入し、ソース・ド
レイン領域１０８を形成後、再びエキシマレーザーを照
射させ、ソース・ドレイン領域を活性化させる。続い
て、ＳｉＯ2 膜１０９をＡＰＣＶＤにて２００ｎｍ形成
する。この絶縁膜はなくてもソース配線との結線１１０
は可能であるが、パターン不良によるゲート電極との短
絡を防止するために成膜する。その後、ソース・ドレイ
ン領域に対してコンタクトホールを開孔し、画素ＩＴＯ
１０４を形成する。さらにソース配線にコンタクトホー
ルを開孔後、再度Ａｌをスパッタ法により形成し、１１
０のようにソース領域とソース配線をＡｌで結線する。
コンタクトホール開孔の工程を２回に分けたのは開孔す
る部分の膜厚が異なるためで、ソース・ドレイン領域の
膜厚が極めて薄いために、ソース・ドレインへのコンタ
クトのエッチングではオーバーエッチできないからであ
る。以上により、事前に配線された基板上に薄膜トラン
ジスタを形成する。
【００１２】なお、ここに上げた実施例はあくまでも一
実施例にすぎない。 （実施例２）実施例１で述べた配線構造では第２層の配
線を形成する前に層間絶縁膜をパターニングする工程が
入っていた。絶縁膜のパターニング工程があると、レジ
ストのピンホールによるエッチング液のしみ込みやゴミ
・ケバ等によるパターン不良により、絶縁膜に穴があ
き、欠陥となることがある。そこで、層間絶縁膜をエッ
チングでパターニングせずに第２層配線を形成する製造
方法も発明した。
実施例にすぎない。 （実施例２）実施例１で述べた配線構造では第２層の配
線を形成する前に層間絶縁膜をパターニングする工程が
入っていた。絶縁膜のパターニング工程があると、レジ
ストのピンホールによるエッチング液のしみ込みやゴミ
・ケバ等によるパターン不良により、絶縁膜に穴があ
き、欠陥となることがある。そこで、層間絶縁膜をエッ
チングでパターニングせずに第２層配線を形成する製造
方法も発明した。
【００１３】まず、第１層の配線となるゲート配線Ｃｒ
を実施例１同様図２（ａ）のようにパターニング後、図
２（ａ）のアクティブエリア２０１以外を覆い隠してス
パッタ法により層間絶縁膜のＳｉＯ2 を形成する。端子
部はアクティブエリア内と比較して設計ルールが緩く、
しかも端子のところのみに絶縁膜が形成されないように
すれば良いのでマスクスパッタ法によるパターニングで
十分である。その後、第２層の配線を形成しパターニン
グする。この方法によると、欠陥が減少すると同時に、
フォトエッチ工程で１回減り、さらに絶縁膜と第２層配
線の成膜が連続化が可能なためスルートップが大きく向
上する。
を実施例１同様図２（ａ）のようにパターニング後、図
２（ａ）のアクティブエリア２０１以外を覆い隠してス
パッタ法により層間絶縁膜のＳｉＯ2 を形成する。端子
部はアクティブエリア内と比較して設計ルールが緩く、
しかも端子のところのみに絶縁膜が形成されないように
すれば良いのでマスクスパッタ法によるパターニングで
十分である。その後、第２層の配線を形成しパターニン
グする。この方法によると、欠陥が減少すると同時に、
フォトエッチ工程で１回減り、さらに絶縁膜と第２層配
線の成膜が連続化が可能なためスルートップが大きく向
上する。
【００１４】
【発明の効果】本発明の薄膜トランジスタの配線構造お
よび製造方法は次のような優れた効果を有する。
よび製造方法は次のような優れた効果を有する。
【００１５】まず、ゲート配線およびソース配線を薄膜
トランジスタを形成する以前の製造工程の初期の段階で
行うため、欠陥原因を絞り込みやすくかつ対策が打ちや
すい。また、仮に欠陥が発生してもその基板を次工程に
回さないことにより、完成品あたりの実質的は製造コス
トを低下させる。
トランジスタを形成する以前の製造工程の初期の段階で
行うため、欠陥原因を絞り込みやすくかつ対策が打ちや
すい。また、仮に欠陥が発生してもその基板を次工程に
回さないことにより、完成品あたりの実質的は製造コス
トを低下させる。
【００１６】第２に、配線が基板内部に埋め込まれたた
めに、画素を構成するＩＴＯを配線の上部に重ねて形成
すること可能となり、これまで対向基板上に設けていた
遮光体をゲートおよびソース配線で代用することができ
るため、画素ＩＴＯ間の間隔が狭くなったことから開口
率を大きく取れると同時に、薄膜トランジスタと対向基
板との組立ズレの制御が比較的緩和されることから、パ
ネル組立時のアライメントが容易となる。
めに、画素を構成するＩＴＯを配線の上部に重ねて形成
すること可能となり、これまで対向基板上に設けていた
遮光体をゲートおよびソース配線で代用することができ
るため、画素ＩＴＯ間の間隔が狭くなったことから開口
率を大きく取れると同時に、薄膜トランジスタと対向基
板との組立ズレの制御が比較的緩和されることから、パ
ネル組立時のアライメントが容易となる。
【００１７】したがって、欠陥が無く、高コントラスト
の液晶ディスプレイが容易に得られる。
の液晶ディスプレイが容易に得られる。
【図１】本発明の実施例における平面図（ａ）および断
面図（ｂ）である。
面図（ｂ）である。
【図２】配線構造の製造工程ごとの模式図である。
【図３】従来の薄膜トランジスタと配線のクロス部の断
面図である。
面図である。
１０１ 絶縁基板 １０２ ゲート配線 １０３ ソース配線 １０４ 画素ＩＴＯ １０５ ゲート電極 １０６ 層間絶縁膜 １０７ 下地ＳｉＯ2 １０８ ソース・ドレイン領域 １０９ ＳｉＯ2 膜 １１０ ソース配線との結線（Ａｌ） ２０１ アクティブエリア ２０２ 実装端子 ２０３ 補助端子 ３０１ ソース配線 ３０２ ゲート配線 ３０３ ｎ＋アモルファスＳｉ ３０４ エッチング・ストッパ ３０５ ゲート（Ｔａ） ３０６ Ｔａ2 Ｏ5 ３０７ ＳｉＮx ３０８ アモルファスＳｉ
Claims (2)
- 【請求項１】基板上にマトリクス状に配置された複数の
薄膜トランジスタと、前記複数の薄膜トランジスタに接
続されるゲート配線及びソース配線とを有する薄膜トラ
ンジスタ装置において、 前記ゲート配線及びソース配線よりも上層に前記薄膜ト
ランジスタが配置されてなることを特徴とする薄膜トラ
ンジスタ装置。 - 【請求項２】基板上にマトリクス状に配置された複数の
薄膜トランジスタと、前記複数の薄膜トランジスタに接
続されるゲート配線及びソース配線とを有する薄膜トラ
ンジスタ装置の製造方法において、 前記ゲート配線及びソース配線を形成する工程と、 前記ゲート配線及びソース配線の上層に前記薄膜トラン
ジスタのソース・ドレイン領域となる半導体層と、ゲー
ト絶縁膜と、ゲート電極とを形成する工程と前記ソース
領域と前記ソース配線とを接続し、前記ゲート電極と前
記ゲート配線とを接続する工程とを有することを特徴と
する薄膜トランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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