JP2001188255A

JP2001188255A - 液晶表示素子及びその製造方法

Info

Publication number: JP2001188255A
Application number: JP2000260646A
Authority: JP
Inventors: Atsuto Murai; 淳人村井; Hidetake Ogata; 秀武緒方; Takeshi Hara; 猛原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-10-19
Filing date: 2000-08-30
Publication date: 2001-07-10
Also published as: TW526358B; KR100499280B1; KR20010040105A; US6552757B1

Abstract

(57)【要約】【課題】液晶表示パネルが大型・高精細となっても表
示品位が高く、安価で、信頼性の高い液晶表示素子及び
その製造方法を提供する。【解決手段】液晶層と、液晶層を介して互いに対向す
る一対の透明絶縁性基板１と、を備え、そして、一方の
透明絶縁性基板１上に、ゲート信号線２ａ及びゲート電
極２ｂと絶縁膜、ゲート信号線２ａと直交して配線され
るソース信号線９ａ、ソース電極９ｂ及びドレイン電極
９ｃ、ゲート信号線２ａとソース信号線９ａの交差部近
傍に形成されチャネル保護膜７ａを有する半導体層から
なるＴＦＴと、ＴＦＴに電気的に接続される絵素電極１
０と、を有する液晶表示素子において、チャネル保護膜
７ａは、膜側面の形状が逆テーパである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示素子及び
その製造方法であり、特に大型・高精細となっても表示
品位が高く、安価で、信頼性の高い液晶表示素子の構造
及びその製造方法に関する。

【０００２】

【従来の技術】情報化社会の到来と共にノートパソコ
ン、情報携帯端末、カーナビゲーション等の需要が急増
しており、これに伴い液晶表示装置の研究開発が盛んに
行われている。この液晶表示装置に用いられている液晶
表示素子は、マトリクス状に配列した絵素電極を選択駆
動することにより、画面上に表示パターンを形成する。
選択された絵素電極とこれに対向する対向電極との間に
電圧が印加され、これらの電極の間に介在する液晶等の
表示媒体の光学的変調が行われ表示パターンとして認識
される。絵素電極の駆動方式として、個々の独立した絵
素電極を配列し、この絵素電極のそれぞれにスイッチン
グ素子を連結して駆動する方式がアクティブマトリクス
駆動方式である。絵素電極を選択駆動するスイッチング
素子として薄膜トランジスタ（以下、「ＴＦＴ」とい
う。)、ＭＩＭ（金属−第一絶縁膜−金属）等が一般に
知られている。

【０００３】近年、液晶表示パネルは大型・高精細化へ
向かっており、これに関する研究開発が活発に行われて
いる。しかし、ガラス基板及びパネルの大型化が進むに
つれて、製造・表示均一性の高いパネルを提供すること
が困難となっていた。

【０００４】その要因の一つとして、液晶表示素子を形
成するまでに数回行われるフォトリソグラフィー工程の
起因によるパターンの重ね合わせずれがある。すなわ
ち、フォトリソグラフィー工程を繰り返し各パターンを
積み重ねていくなかで、ゲート電極とドレイン電極との
重畳面積Ｌ・Ｗが異なってしまう領域（（Ｌ＋△ｘ１）
・Ｗ、（Ｌ＋△ｘ２）・Ｗ、…）が基板面内で生じるた
め、その面積（（Ｌ＋△ｘ１）・Ｗ、（Ｌ＋△ｘ２）・
Ｗ…）に比例する寄生容量：ゲート電極−ドレイン電極
間の寄生容量（Ｃｇｄ）も基板面内でばらつくことにな
る。

【０００５】また、このバラツキの程度はガラス基板及
びパネルの大型化が進むにつれて顕著となる。これは、
１）フォトリソグラフィー工程で用いる露光装置の精度
がガラス基板及びパネルの大型化が進むにつれて低下す
る、２）ガラス基板が大きくなるとガラスのたわみの影
響が出てくる、などの理由のためである。

【０００６】ところで、ＴＦＴ素子を１構成要素とする
アクティブマトリクス型液晶表示装置においては、ある
ＴＦＴ素子が選択されて所定の信号電位に充電された
後、ゲートが閉じた瞬間、△Ｖ分だけ絵素電位が変動す
る。これは、ＴＦＴ素子のゲート電極−ドレイン電極間
の寄生容量（Ｃｇｄ）と液晶の容量（Ｃｌｃ）及び補助
容量（Ｃｃｓ）の間での容量カップリングによるもの
で、その大きさは、次の（１）式で与えられる。 △Ｖ＝△Ｖｇ・Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｃｓ）…（１） △Ｖｇ：ゲート電圧の変化量Ｃｇｄ：ゲート電極−ドレイン電極間の寄生容量Ｃｃｓ：補助容量

【０００７】そのため、（１）式のＣｇｄの値がパネル
面内でばらつくということは、△Ｖがばらつく、すなわ
ち絵素電位がばらつくということであり、その結果パネ
ルの表示不均一性やフリッカを引き起こすこととなる。

【０００８】これを以下の従来例１、２を用いて説明す
る。まず、従来例１の液晶表示素子は、図７(ａ)の単位
画素の平面説明図及び図７（ｂ）の同Ａ−Ａ’断面説明
図に示すように、液晶層(図示せず)と、液晶層を介して
互いに対向する一対の透明絶縁性基板２１と、を備え、
そして、ゲート信号線２２ａと、ゲート信号線２２ａと
直交して配線されるソース信号線２９ａと、ゲート信号
線２２ａとソース信号線２９ａの交差部近傍に形成さ
れ、かつ、ゲート電極２２ｂ、ゲート絶縁膜２５、半導
体層（ａ−Ｓｉ層）２６ａ、半導体接合層（ｎ＋−Ｓｉ
層）２８、チャネル保護膜２７、ソース電極２９ｂ、ド
レイン電極２９ｃ、からなる積層半導体層と、積層半導
体層に電気的に接続される絵素電極３０と、を透明絶縁
性基板の一方の基板２１上に有している。そして、チャ
ネル保護膜２７は、チャネル保護膜側面２７３が膜面に
対し例えば垂直となっている。

【０００９】そして、従来例１の製造方法について、図
８及び図９を用いて説明する。透明絶縁性基板２１にＡ
ｌ、Ｍｏ、Ｔａなどをスパッタリング法にて成膜し、フ
ォトリソグラフィー法により、ゲート配線(図示せず)、
ゲート電極２２ｂ及び補助容量配線２３を形成する（図
８ａ参照)。

【００１０】次に、陽極酸化法により陽極酸化膜２４を
形成し、続いてＣＶＤ法によりゲート絶縁膜（ＳｉＮ
ｘ）２５、ａ−Ｓｉ材料２６、チャネル保護膜２７の3
層を連続して成膜し、ポジ型レジスト膜を塗布し、ゲー
ト電極２２ｂをマスクとして透明絶縁性基板２１の裏面
より全面露光し、現像後に形成されたポジ型レジスト膜
のパターンをマスクとしてチャネル保護膜２７のエッチ
ングを行い、島状にパターニングする（図８ｂ参照）。

【００１１】次に、ｎ＋−Ｓｉ層２８を成膜し、フォト
リソグラフィー法により、ソース電極２９ｂ及びドレイ
ン電極２９ｃとのコンタクト層を形成する。この時、下
層のａ−Ｓｉ材料２６は、ｎ＋−Ｓｉ層２８のエッチン
グの際、島状にパターニングされ、ａ−Ｓｉ層２６ａと
なる（図８ｃ参照）。

【００１２】次に、Ｍｏ、Ｔａなどの金属膜（ソース・
ドレインメタル）を成膜し、フォトリソグラフィー法に
より所定の形状にパターニングし、ソース信号線２９
ａ、ソース電極２９ｂ及びドレイン電極２９ｃを形成す
る（図９ｄ参照）。

【００１３】以上の方法により、各画素毎にスイッチン
グ素子であるＴＦＴ部を形成する。次にＩＴＯなどの透
明性導電膜を成膜し、フォトリソグラフィー法により所
定の形状にパターニングし、絵素電極３０を形成する
（図９ｅ参照）。

【００１４】次に、ＳｉＮｘなどからなるパッシベーシ
ョン膜３１をＣＶＤ法により成膜し、所望のパターンを
形成する（図９ｆ参照)。

【００１５】従来例１の製造方法では、ソース・ドレイ
ン電極のフォトパターンが基板面内でずれた場合、ゲー
ト電極２２ｂとドレイン電極２９ｃとの重なり面積が基
板・パネル面内で異なることを意味する。すなわち、基
板のある位置では、図１０（ａ）、（ｂ）に示すよう
に、ゲート電極２２ｂとドレイン電極２９ｃとの重なり
面積がＬ・Ｗ１となり、ある位置では、図１１（ａ）、
（ｂ）に示すように、（Ｌ＋△ｘ）・Ｗ２となった場合
（Ｗ１≒Ｗ２≒Ｗ）、この増加分（△ｘ・Ｗ）に比例し
て寄生容量（Ｃｇｄ）も増加する。その結果、基板・パ
ネル面内での絵素電位のバラツキが生じ、表示が不均一
となってしまう。

【００１６】その問題を解決するため、ソース・ドレイ
ン電極を自己整合的に形成し、フォトパターンずれによ
るゲート電極−ドレイン電極間の寄生容量（Ｃｇｄ）の
面内バラツキを低減する液晶表示素子及びその製造法が
提案されている。

【００１７】その従来例２について、図１２〜図１５を
用いて説明する。従来例２の液晶表示素子の単位画素の
平面説明図を図１２に示し、そのＡ−Ａ’断面における
各工程の製造方法を図１３及び図１４に示す。従来例２
の液晶表示素子は、従来例１と同様であって、液晶層
(図示せず)と、液晶層を介して互いに対向する一対の透
明絶縁性基板４１と、を備え、そして、ゲート信号線４
２ａと、ゲート信号線４２ａと直交して配線されるソー
ス信号線４９ａと、ゲート信号線４２ａとソース信号線
４９ａの交差部近傍に形成され、かつ、ゲート電極４２
ｂ、ゲート絶縁膜４５、半導体層（ａ−Ｓｉ層）４６
ａ、半導体接合層（ｎ＋−Ｓｉ層）４８、チャネル保護
膜４７、ソース電極４９ｂ、ドレイン電極４９ｃ、から
なる積層半導体層と、積層半導体層に電気的に接続され
る絵素電極５０と、を透明絶縁性基板の一方の基板４１
上に有している。そして、チャネル保護膜４７は、チャ
ネル保護膜側面４７３が膜面に対し例えば垂直となって
いる。

【００１８】以下、従来例２の製造方法について、図１
３、図１４を用いて説明する。透明絶縁性基板４１にＡ
ｌ、Ｍｏ、Ｔａなどをスパッタリング法にて成膜し、フ
ォトリソグラフィー法により、ゲート配線（図示せ
ず）、ゲート電極４２ｂ及び補助容量配線４３を形成す
る（図１３ａ参照)。

【００１９】次に、陽極酸化法により陽極酸化膜４４を
形成し、続いてＣＶＤ法によりゲート絶縁膜（ＳｉＮ
ｘ）４５、ａ−Ｓｉ材料４６、チャネル保護膜４７の３
層を連続して成膜し、ポジ型レジスト膜を塗布し、ゲー
ト電極４２ｂをマスクとして透明絶縁性基板の裏面より
全面露光し、現像後に形成されたポジ型レジスト膜のパ
ターン５２をマスクとしてチャネル保護膜４７のエッチ
ングを行い、島状にパターニングする（図１３ｂ参
照）。

【００２０】次に、前記チャネル保護膜４７のパターニ
ングの際に用いたポジ型レジスト５２を残したまま、そ
の上層に、n＋−Ｓｉ層４８、及びＭｏ、Ｔａなどの金
属膜（ソース・ドレインメタル）を連続して成膜し（図
１３ｃ参照)、フォトリソグラフィー法により所定の形
状にパターニングし、ソース信号線４９ａ、ソース電極
４９ｂ及びドレイン電極４９ｃを形成する（図１４ｄ参
照)、この時、ａ−Ｓｉ材料４６、ｎ＋−Ｓｉ層４８、
ソース信号線４９ａ、ソース電極４９ｂ及びドレイン電
極４９ｃは同一形状にパターニングされ、且つチャネル
保護膜４７のパターニングの際に用いたポジ型レジスト
をリフトオフする事により、ドレイン電極４９ｃとゲー
ト電極４２ａとの間の寄生容量（Ｃｇｄ）がソース電極
４９ｂ、ドレイン電極４９ｃのフォトパターンのずれに
影響を受けない構造とすることができる（図１５ａ、ｂ
参照）。

【００２１】以上の方法により、各画素毎にスイッチン
グ素子であるＴＦＴを形成する。次にＩＴＯなどの透明
性導電膜を成膜し、フォトリソ法により所定の形状にパ
ターニングし、絵素電極５０を形成する(図１４ｅ参
照)。

【００２２】次に、ＳｉＮｘなどからなるパッシベーシ
ョン膜５１をＣＶＤ法により成膜し、所望のパターンを
形成する（図１４ｆ参照）。

【００２３】しかし、上記従来例２の方法では、従来例
1で問題となったパターンの重ね合わせずれによる表示
の面内不均一性やフリッカは低減され、かつフォトリソ
グラフィー工程数の削減が達成可能であるが、チャネル
保護膜４７のパターニングの際に用いたポジ型レジスト
を残したまま、その上層にＣＶＤ法によりn＋−Ｓｉ層
を成膜すると、１）有機化合物であるレジストと成膜ガ
スとの反応生成物と考えられる化合物がダストとしてチ
ャンバー内や膜中に混入する、２）ｎ＋−Ｓｉ膜中に気
泡が発生する、などＴＦＴ素子の特性上、製造上に大き
な問題があった。

【００２４】また、ドレイン電極の両側にソース電極を
形成することにより、パターンの重ね合わせズレによる
寄生容量の変動を防止する（特開平６−６７１９９号公
報参照）ことや、レジスト膜を除去して半導体接合層や
ソース・ドレイン金属膜をリフトオフする（特開平５―
５５５６７号公報参照）ことも提案されているが、チャ
ネル保護膜の側面形状を逆テーパとすることにより、ソ
ース・ドレイン電極を自己整合的にパターニングするこ
とは考慮されていない。

【００２５】

【発明が解決しようとする課題】本発明の目的は、従来
技術の問題点を解決するものであり、液晶表示パネルが
大型・高精細となっても表示品位が高く、安価で、信頼
性の高い液晶表示素子及びその製造方法を提供すること
である。

【００２６】

【課題を解決するための手段】本発明は、液晶層を介し
て互いに対向する一対の透明絶縁性基板と、一方の透明
絶縁性基板上に形成されるゲート電極、該ゲート電極上
に形成されるゲート絶縁膜、該ゲート絶縁膜上に形成さ
れる半導体層、該半導体上に配置されるチャネル保護
膜、該チャネル保護膜上に形成される半導体接合層、ソ
ース電極、及びドレイン電極からなる薄膜トランジスタ
と、絵素電極と、を有しており、そして、前記薄膜トラ
ンジスタは、複数本のゲート信号線とソース信号線の各
交点付近に配置し、また、該交点付近において、前記ゲ
ート電極が前記ゲート信号線と、前記ソース電極の一端
部が前記ソース信号線と、各々接続し、更に、前記ドレ
イン電極の一端部が前記絵素電極と接続される液晶表示
素子において、前記半導体接合層と、その上に形成され
る前記ドレイン電極の他端部及び前記ソース電極の他端
部とが、前記半導体層上でチャネル保護膜によって隔た
れ、そして、前記チャネル保護膜は、チャネル保護膜側
面の形状が逆テーパである液晶表示素子である。

【００２７】また、本発明は、前記半導体層が真性半導
体層である液晶表示素子である。

【００２８】そして、本発明は、前記チャネル保護膜の
膜厚が３５０ｎｍ以上である液晶表示素子である。

【００２９】更に、本発明は、前記チャネル保護膜は、
上に積層されるパッシベーション膜との接合面の面積
と、下に積層される半導体層との接合面の面積との比
（パッシベーション膜との接合面の面積／半導体層との
接合面の面積）が、１．０５以上である液晶表示素子で
ある。

【００３０】また、本発明は、透明絶縁性基板上にゲー
ト信号線、及びゲート電極を形成する工程と、該ゲート
信号線、ゲート電極の上面にゲート絶縁膜、半導体層、
チャネル保護膜を順次積層する工程と、積層した透明絶
縁性基板の上面にポジ型レジスト膜を塗布し、該ゲート
電極をマスクとして該透明絶縁性基板の裏面より該ポジ
型レジスト膜を全面露光し、現像後に形成されたポジ型
レジスト膜のパターンをマスクとして前記チャネル保護
膜側面を逆テーパになるようにエッチングを行う工程
と、該チャネル保護膜側面が逆テーパであるチャネル保
護膜をマスクとして半導体層をエッチングする工程と、
透明絶縁性基板に半導体接合層、及びソース信号線、ソ
ース電極、ドレイン電極の材料を順次積層し、レジスト
塗布、露光、現像により形成したレジスト膜をマスクと
して、該ソース信号線、ソース電極、ドレイン電極を形
成する工程を含む液晶表示素子の製造方法である。

【００３１】上記構成により、ソース・ドレイン電極は
共に自己整合的に形成され、ドレイン電極とゲート電極
との間の寄生容量（Ｃｇｄ）がソース・ドレイン電極の
フォトパターンのずれに影響されない構造をとることが
できる。すなわち、表示の面内不均一性やフリッカが低
減される。さらに本発明によれば、チャネル保護膜と半
導体層のパターニングを1回のフォトリソ工程にて行う
ため、従来に比べフォトリソグラフィー工程数の削減が
達成できる。

【００３２】

【発明の実施の形態】本発明の発明の実施の形態につい
て説明する。本発明の液晶表示素子及びその製造方法の
実施形態について、図１〜図５を用いて説明する。図１
(ａ)は、実施形態１の液晶表示素子における単位画素の
平面説明図である。図１（ｂ）は、同Ａ−Ａ’における
断面説明図である。図２は、実施形態１の液晶表示素子
の製造工程前半の説明図である。図３は、実施形態１の
液晶表示素子の製造工程後半の説明図である。図４(ａ)
は、実施形態１の液晶表示素子のＴＦＴ部の平面説明図
である。図４（ｂ）は、同Ｂ−Ｂ’における断面説明図
である。図５は、実施形態１におけるエッチストッパの
膜厚及びテーパ角と段切れ発生との関係を説明する図表
である。

【００３３】実施形態１を説明する。本実施形態の液晶
表示素子は、図１(ａ)、（ｂ）に示すように、液晶層
(図示せず)と、液晶層を介して互いに対向する一対の透
明絶縁性基板１と、を備え、そして、ゲート信号線２ａ
と、ゲート信号線２ａと直交して配線されるソース信号
線９ａと、ゲート信号線２ａとソース信号線９ａの交差
部近傍に形成され、かつ、ゲート電極２ｂ、ゲート絶縁
膜５、半導体層（ａ−Ｓｉ層）６、半導体接合層（ｎ＋
−Ｓｉ層）８ａ、チャネル保護膜７、ソース電極９ｂ、
ドレイン電極９ｃ、からなる積層半導体層と、積層半導
体層に電気的に接続される絵素電極１０と、を透明絶縁
性基板の一方の基板１上に有している。チャネル保護膜
７は、チャネル保護膜側面７１が斜面となっており、そ
して、その斜面は上部が下部よりも突き出た「逆テー
パ」となっている。これにより、ゲート電極２ｂとドレ
イン電極９ｃとの重なり面積を所定値とすることがで
き、製造時のパターンの重ね合わせずれによる表示の面
内不均一性やフリッカを低減することが可能である。

【００３４】実施形態1の液晶表示素子の製造方法につ
いて、図２〜図４を用いて説明する。透明絶縁性基板１
にＴａを２００ｎｍ程度スパッタリング法にて成膜し、
フォトリソグラフィー法により、ゲート配線２ａ、ゲー
ト電極２ｂ及び補助容量信号線３を形成し、陽極酸化法
により陽極酸化膜４を形成する（図２ａ参照）。

【００３５】次に、プラズマＣＶＤ法によりゲート絶縁
膜（窒化シリコン：ＳｉＮｘ）５を３００ｎｍ程度、ａ
−Ｓｉ層６ａとなるａ−Ｓｉ材料６を１５０ｎｍ程度、
チャネル保護膜７となるチャネル保護膜材料を３５０ｎ
ｍ以上、例えば５００ｎｍ程度、連続して成膜する。そ
の際、その後塗布するポジ型レジスト膜とチャネル保護
膜７の上面（ポジ型レジスト膜との接合面側）との密着
力の方が、ａ−Ｓｉ層６ａとチャネル保護膜７の下面
（ａ−Ｓｉ層7との接合面側）との密着力よりも強くな
るような条件（成膜条件例；ＳｉＨ４：１５０ｓｃｃ
ｍ、ＮＨ３：７５０ｓｃｃｍ、Ｎ２：２０００ｓｃｃ
ｍ、２０００ｍＴ、７００Ｗ）にてチャネル保護膜材料
を成膜する。その上にポジ型レジスト膜(図示せず)を塗
布し、ゲート電極２ｂをマスクとして透明絶縁性基板1
の裏面よりポジ型レジスト膜を全面露光し、現像後に形
成されたポジ型レジスト膜のパターンをマスクとしてチ
ャネル保護膜材料をフッ酸系のエッチング液を用いてウ
ェットエッチング（ただしオーバーエッチング）するこ
とにより、チャネル保護膜側面７１を逆テーパとする
（図２ｂ参照)。ウエットエッチング条件は、薬液：ｂ
ｕｆｆｅｒ弗酸（ＢＨＦ）、温度：２４℃、時間：５６
０ｓｅｃ（膜厚５００ｎｍ時）である。

【００３６】続いて、チャネル保護膜７をマスクとし
て、ａ−Ｓｉ材料６をＳＦ６−ＨＣｌ系のガスを用いて
ドライエッチングすることにより、島状のａ−Ｓｉ層６
ａを形成する（図２ｃ参照)。このときの、液晶表示素
子におけるＴＦＴ部の平面及び断面説明図を図４(ａ)、
（ｂ）に示す。チャネル保護膜側面７１は、上部が下部
よりも突き出た「逆テーパ」となっている。

【００３７】ここで、図６の比較例に示すように、チャ
ネル保護膜７のチャネル保護膜側面７２が、下部が上部
よりも突き出た「順テーパ」であると、ａ−Ｓｉ層６ａ
とｎ＋−Ｓｉ層８とのコンタクト面積が極めて小さくな
り、ＴＦＴ素子の特性不良（特にＯＮ電流不良）を生じ
るため、好ましくない。

【００３８】しかし、本実施形態では、チャネル保護膜
側面７１を逆テーパとしているので、図４（ｂ）に示す
ように、ａ−Ｓｉ層６ａとｎ＋−Ｓｉ層８とのコンタク
ト面積を確保できるため、ＴＦＴ素子の特性不良が発生
しない。

【００３９】次に、ゲート信号線２ａ及びソース信号線
９ａの配線引き出し端子パッド部（図示せず）を形成す
るため、陽極酸化膜４及びゲート絶縁膜５をフォトリソ
グラフィー法により所定のパターンにエッチングする。

【００４０】次に、図３（ｄ）、（ｅ）に示すように、
ｎ＋−Ｓｉ層（５０ｎｍ程度）８及びＴａからなる金属
層９（２５０ｎｍ程度）を連続して成膜し、フォトリソ
グラフィー法により所定の形状にパターニングし、半導
体接合層であるｎ＋−Ｓｉ層８、ソース信号線９ａ、ソ
ース電極９ｂ、ドレイン電極９ｃ、を形成する。

【００４１】ここで、本実施例では、チャネル保護膜側
面７１の形状を逆テーパとしているので、ソース電極９
ｂ及びドレイン電極９ｃがチャネル保護膜７上をカバレ
ッジせず段切れする、すなわち、チャネル保護膜７、ソ
ース電極９ｂ及びドレイン電極９ｃ共に自己整合的に形
成されるため、フォトリソグラフィー工程の起因による
ゲート電極−ドレイン電極間の寄生容量（Ｃｇｄ）の基
板及びパネル面内でのバラツキが低減できる。

【００４２】本実施例におけるエッチストッパの膜厚及
びテーパ角と段切れ発生との関係について、図５を用い
て説明する。なお、テーパ角θは、逆テーパ面が水平面
とのなす角度である。使用基板のサイズは、５インチ角
である。図５において、◎：全面段切れ、○：面内一部
で段切れしない箇所有り、△：面内一部で段切れ、×：
段切れ無し、を示している。図５に示すように、逆テー
パとなっているエッチストッパの膜厚を３５０ｎｍ以上
にすることにより、ｎ＋−Ｓｉとソース・ドレイン金属
層がエッチストッパ部をカバレッジせず段切れを起こす
ことがわかる。すなわち、ソース・ドレイン電極のフォ
トパターンのずれに影響されない構造をとることができ
る。すなわち、表示の面内不均一性やフリッカが低減さ
れる。

【００４３】また、一般的にアクティブマトリクス基板
で用いられるチャネル長（Ｌ）が、Ｌ：５〜１０μｍ、
幅（Ｗ）がＷ：１０〜５０μｍであることを考慮する
と、図５より、パッシベーション膜との接合面側（エッ
チストッパ上面）と真性半導体との接合面側（エッチス
トッパ下面）との面積比が１．０５以上である場合に、
全面にわたり段切れが発生する。すなわち、ソース・ド
レイン電極は共に自己整合的に形成され、ドレイン電極
とゲート電極との寄生容量（Ｃｇｄ）がソース・ドレイ
ン電極のフォトパターンのずれに影響されない構造をと
ることができる。すなわち、表示の面内不均一性やフリ
ッカが低減される。

【００４４】そして、逆テーパとなっているチャネル保
護膜のテーパ角を４５°以下にすることにより、ｎ＋−
Ｓｉ層とソース・ドレイン金属層がエッチストッパ部を
カバレッジせず段切れを起こすことがわかる。すなわ
ち、ソース・ドレイン電極は共に自己整合的に形成さ
れ、ドレイン電極とゲート電極との寄生容量（Ｃｇｄ）
がソース・ドレイン電極のフォトパターンのずれに影響
されない構造をとることができる。すなわち、表示の面
内不均一性やフリッカが低減される。

【００４５】以上の方法により、各画素毎にスイッチン
グ素子であるＴＦＴ部を形成する。次に、ＩＴＯからな
る透明導電膜を１００ｎｍ程度スパッタリング法により
成膜し、フォトリソグラフィー法により、絵素電極１０
を形成する（図３ｆ参照）。

【００４６】次に、パッシベーション膜１１として窒化
シリコン膜を３０〜２００ｎｍ程度成膜する（図３ｇ参
照）。この時、窒化シリコン膜の代わりに酸化シリコン
膜、酸化タンタル膜、酸化アルミニウムなどを用いても
良い。以上の方法により、液晶表示素子を作製すること
ができる。なお、配線・電極材料として実施例では、Ｔ
ａを用いたが、ＡｌやＭｏ、Ｔｉなどの材料を用いても
よい。

【００４７】本実施形態では、チャネル保護膜、ソース
電極及びドレイン電極は、共に自己整合的に形成され、
ドレイン電極とゲート電極との間の寄生容量（Ｃｇｄ）
がソース・ドレイン電極のフォトパターンのずれに影響
されない構造をとることができる。すなわち、表示の面
内不均一性やフリッカが低減される。さらに本実施形態
によれば、チャネル保護膜と半導体層のパターニングを
１回のフォトリソ工程にて行うため、従来に比べフォト
リソグラフィー工程数の削減が達成できる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
液晶表示パネルが大型・高精細となっても表示品位が高
く、安価で、信頼性の高い液晶表示装置を得ることがで
きる。

【図面の簡単な説明】

【図１】実施形態１の液晶表示素子の単位画素の平面及
び断面説明図。

【図２】実施形態１の液晶表示素子の製造工程前半の説
明図。

【図３】実施形態１の液晶表示素子の製造工程後半の説
明図。

【図４】実施形態１の液晶表示素子におけるＴＦＴ部の
平面及び断面説明図。

【図５】実施形態１におけるエッチストッパの膜厚及び
テーパ角と段切れ発生との関係を説明する図表。

【図６】比較例の液晶表示素子におけるＴＦＴ部の断面
説明図。

【図７】従来例１の液晶表示素子における単位画素の平
面及び断面説明図。

【図８】従来例１の液晶表示装置の製造工程前半の説明
図。

【図９】従来例１の液晶表示装置の製造工程後半の説明
図。

【図１０】従来例１の液晶表示素子におけるＴＦＴ部の
平面及び断面説明図。

【図１１】従来例１の液晶表示素子における別な位置の
ＴＦＴ部の平面及び断面説明図。

【図１２】従来例２の液晶表示装置におけるＴＦＴ部の
平面及び断面説明図。

【図１３】従来例２の液晶表示素子の製造工程前半の説
明図。

【図１４】従来例２の液晶表示素子の製造工程後半の説
明図。

【図１５】従来例２の液晶表示素子におけるＴＦＴ部の
平面及び断面説明図。

【符号の説明】１，２１，４１透明絶縁性基板２ａ、２２ａ、４２ａゲート信号線２ｂ、２２ｂ、４２ｂゲート電極３，２３，４３補助容量信号線４，２４，４４陽極酸化膜５，２５，４５ゲート絶縁膜６，２６，４６ａ−Ｓｉ層７、２７，４７チャネル保護膜７１、７２、２７３、４７３チャネル保護膜側面８，２８，４８ｎ＋−Ｓｉ層９金属層９ａ、２９ａ，４９ａソース信号線９ｂ、２９ｂ、４９ｂソース電極９ｃ、２９ｃ、４９ｃドレイン電極１０，３０，５０絵素電極１１，３１，５１パッシベーション膜５２ポジ型レジスト

フロントページの続き (72)発明者原猛大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 2H092 JA26 JA31 JA32 JA36 JA40 JA44 JB57 KA05 KA07 KA12 MA05 MA08 MA15 MA24 MA42 NA23 NA24 NA27 5F110 AA16 AA26 AA30 BB01 CC07 DD01 EE04 EE34 EE44 FF01 FF03 FF09 FF24 FF30 GG02 GG15 GG28 GG35 GG45 HK03 HK04 HK09 HK21 HL03 HL04 NN02 NN04 NN12 NN14 NN22 NN23 NN24 NN72 NN73 QQ01 QQ04 QQ05 QQ09

Claims

【特許請求の範囲】

【請求項１】液晶層を介して互いに対向する一対の透
明絶縁性基板と、一方の透明絶縁性基板上に形成される
ゲート電極、該ゲート電極上に形成されるゲート絶縁
膜、該ゲート絶縁膜上に形成される半導体層、該半導体
上に配置されるチャネル保護膜、該チャネル保護膜上に
形成される半導体接合層、ソース電極、及びドレイン電
極からなる薄膜トランジスタと、絵素電極と、を有して
おり、そして、前記薄膜トランジスタは、複数本のゲー
ト信号線とソース信号線の各交点付近に配置し、また、
該交点付近において、前記ゲート電極が前記ゲート信号
線と、前記ソース電極の一端部が前記ソース信号線と、
各々接続し、更に、前記ドレイン電極の一端部が前記絵
素電極と接続される液晶表示素子において、前記半導体
接合層と、その上に形成される前記ドレイン電極の他端
部及び前記ソース電極の他端部とが、前記半導体層上で
チャネル保護膜によって隔たれ、そして、前記チャネル
保護膜は、チャネル保護膜側面の形状が逆テーパである
ことを特徴とする液晶表示素子。
【請求項２】前記半導体層が真性半導体層である請求
項１記載の液晶表示素子。
【請求項３】前記チャネル保護膜の膜厚が３５０ｎｍ
以上である請求項１記載の液晶表示素子。
【請求項４】前記チャネル保護膜は、上に積層される
パッシベーション膜との接合面の面積と、下に積層され
る半導体層との接合面の面積との比（パッシベーション
膜との接合面の面積／半導体層との接合面の面積）が、
１．０５以上である請求項１記載の液晶表示素子。
【請求項５】透明絶縁性基板上にゲート信号線、及び
ゲート電極を形成する工程と、該ゲート信号線、ゲート
電極の上面にゲート絶縁膜、半導体層、チャネル保護膜
を順次積層する工程と、積層した透明絶縁性基板の上面
にポジ型レジスト膜を塗布し、該ゲート電極をマスクと
して該透明絶縁性基板の裏面より該ポジ型レジスト膜を
全面露光し、現像後に形成されたポジ型レジスト膜のパ
ターンをマスクとして前記チャネル保護膜側面を逆テー
パになるようにエッチングを行う工程と、該チャネル保
護膜側面が逆テーパであるチャネル保護膜をマスクとし
て半導体層をエッチングする工程と、透明絶縁性基板に
半導体接合層、及びソース信号線、ソース電極、ドレイ
ン電極の材料を順次積層し、レジスト塗布、露光、現像
により形成したレジスト膜をマスクとして、該ソース信
号線、ソース電極、ドレイン電極を形成する工程を含む
ことを特徴とする液晶表示素子の製造方法。