JPH063698A - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
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- JPH063698A JPH063698A JP18617392A JP18617392A JPH063698A JP H063698 A JPH063698 A JP H063698A JP 18617392 A JP18617392 A JP 18617392A JP 18617392 A JP18617392 A JP 18617392A JP H063698 A JPH063698 A JP H063698A
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Abstract
(57)【要約】
【目的】 上層配線と下層配線のコンタクト抵抗を低減
化する。基板切断面にＡｌが露出しないようにして後工
程でのＡｌの溶出を防止する。 【構成】 絶縁性基板１１上に、ゲート配線となるＡｌ
配線１２を形成し、Ｃｒ膜１３によりＡｌ配線１２の端
子部を覆うとともにＣｒ膜により基板の切断部（Ａ−Ａ
線）外で全ゲート配線が接続されるようにする。陽極酸
化によりＡｌ2 Ｏ3 膜１４を形成する。ＳｉＮX 膜１５
を形成した後、その上に島状にａ−Ｓｉ膜を形成する。
ドレイン配線を形成するときに同時にゲート配線の端子
部にＣｒ膜１６を形成し、画素電極形成時に端子部にＩ
ＴＯ膜１７を形成する。
化する。基板切断面にＡｌが露出しないようにして後工
程でのＡｌの溶出を防止する。 【構成】 絶縁性基板１１上に、ゲート配線となるＡｌ
配線１２を形成し、Ｃｒ膜１３によりＡｌ配線１２の端
子部を覆うとともにＣｒ膜により基板の切断部（Ａ−Ａ
線）外で全ゲート配線が接続されるようにする。陽極酸
化によりＡｌ2 Ｏ3 膜１４を形成する。ＳｉＮX 膜１５
を形成した後、その上に島状にａ−Ｓｉ膜を形成する。
ドレイン配線を形成するときに同時にゲート配線の端子
部にＣｒ膜１６を形成し、画素電極形成時に端子部にＩ
ＴＯ膜１７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置のアクテ
ィブマトリックス基板等に用いられる薄膜トランジスタ
装置に関する。
ィブマトリックス基板等に用いられる薄膜トランジスタ
装置に関する。
【０００２】
【従来の技術】図４は、この種薄膜トランジスタ装置
の、周辺部を切断する前の状態を示す平面図である。同
図に示されるように、基板の中央部分には素子部２１が
設けられ素子部内にはゲート配線とドレイン配線とが直
交して設けられている。図示されてはいないが、ゲート
配線とドレイン配線との各交差点には薄膜トランジスタ
が設けられている。
の、周辺部を切断する前の状態を示す平面図である。同
図に示されるように、基板の中央部分には素子部２１が
設けられ素子部内にはゲート配線とドレイン配線とが直
交して設けられている。図示されてはいないが、ゲート
配線とドレイン配線との各交差点には薄膜トランジスタ
が設けられている。
【０００３】素子部２１の外側には、端子部２２が設け
られ、ドライバＩＣをゲート配線とドレイン配線に接続
するための端子が形成されている。各端子は高抵抗２３
を介して周辺部導体２４と接続されている。
られ、ドライバＩＣをゲート配線とドレイン配線に接続
するための端子が形成されている。各端子は高抵抗２３
を介して周辺部導体２４と接続されている。
【０００４】図５の（ａ）は、従来の薄膜トランジスタ
装置の端子部の断面図であり、図５の（ｂ）は、図５の
（ａ）における切断線Ａ−Ａにおける断面図である。こ
の装置を形成するには、まず絶縁性基板１１上にゲート
配線となるＡｌ配線１２を形成する。このとき、ゲート
配線と接続されるとともにゲート配線の反対側に延びる
Ａｌ配線とも接続される端子を端子部（２２）に形成
し、各端子が高抵抗（２３）を介して周辺部導体（２
４）と接続されるようにパターニングする。各配線が高
抵抗を通して周辺部導体と接続されたことにより静電破
壊に対する耐性の高い基板が得られる。
装置の端子部の断面図であり、図５の（ｂ）は、図５の
（ａ）における切断線Ａ−Ａにおける断面図である。こ
の装置を形成するには、まず絶縁性基板１１上にゲート
配線となるＡｌ配線１２を形成する。このとき、ゲート
配線と接続されるとともにゲート配線の反対側に延びる
Ａｌ配線とも接続される端子を端子部（２２）に形成
し、各端子が高抵抗（２３）を介して周辺部導体（２
４）と接続されるようにパターニングする。各配線が高
抵抗を通して周辺部導体と接続されたことにより静電破
壊に対する耐性の高い基板が得られる。
【０００５】次に、酒石酸等を用いて、Ａｌ配線１２の
表面を陽極酸化し、ゲート絶縁膜となるＡｌ2 Ｏ3 膜１
４を形成する。次に、プラズマＣＶＤ法によりＳｉＮX
膜１５、アンドープアモルファスシリコン、リンドープ
アモルファスシリコンを連続成膜し、これをパターニン
グして各トランジスタ形成予定個所にシリコンアイラン
ドを形成する。このときの端子部の平面図を図６の
（ａ）に、またその切断線Ａ−Ａでの断面図を図６の
（ｂ）に示す。
表面を陽極酸化し、ゲート絶縁膜となるＡｌ2 Ｏ3 膜１
４を形成する。次に、プラズマＣＶＤ法によりＳｉＮX
膜１５、アンドープアモルファスシリコン、リンドープ
アモルファスシリコンを連続成膜し、これをパターニン
グして各トランジスタ形成予定個所にシリコンアイラン
ドを形成する。このときの端子部の平面図を図６の
（ａ）に、またその切断線Ａ−Ａでの断面図を図６の
（ｂ）に示す。
【０００６】Ａｌ配線１２の端子部分にコンタクト孔を
開口した後Ｃｒ膜１６を被着し、これをパターニングし
てドレイン／ソース配線を形成するとともに端子部分に
もＣｒ膜を残す。トランジスタ部分においては、ドレイ
ン／ソース配線をマスクとしてドープアモルファスシリ
コン、アンドープアモルファスシリコンをドライエッチ
してチャネルを形成する。
開口した後Ｃｒ膜１６を被着し、これをパターニングし
てドレイン／ソース配線を形成するとともに端子部分に
もＣｒ膜を残す。トランジスタ部分においては、ドレイ
ン／ソース配線をマスクとしてドープアモルファスシリ
コン、アンドープアモルファスシリコンをドライエッチ
してチャネルを形成する。
【０００７】次に、ＩＴＯ膜１７を被着し、これをパタ
ーニングして画素電極を形成するとともに端子部にもＩ
ＴＯ膜を残す。その後、パッシベーション膜としてＳｉ
ＮX 膜を形成し、端子部の外側において基板を切断して
アクティブマトリックス基板の製作を完了する。その
後、この基板は、カラーフィルタ基板と結合され液晶注
入を経て液晶パネルに組み立てられる。
ーニングして画素電極を形成するとともに端子部にもＩ
ＴＯ膜を残す。その後、パッシベーション膜としてＳｉ
ＮX 膜を形成し、端子部の外側において基板を切断して
アクティブマトリックス基板の製作を完了する。その
後、この基板は、カラーフィルタ基板と結合され液晶注
入を経て液晶パネルに組み立てられる。
【０００８】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタ装置では、Ａｌ配線を全面に渡って陽極酸化
しているため、端子部において上層のＣｒ膜とのコンタ
クトをとるためにＡｌ2Ｏ3 を除去しなければならない
が、一般にＡｌ2 Ｏ3 膜の完全な除去は困難であり、ま
たその除去した表面が酸化され易いため、ここでのコン
タクトがオーミックにならないという欠点があった。ま
た、端子を周辺部導体から切り離した際、切断面にＡｌ
が露出するため、後工程での薬品処理等によりＡｌ内に
薬品が浸入し易く、Ａｌ溶出により断線不良をおこすと
いう欠点があった。
ランジスタ装置では、Ａｌ配線を全面に渡って陽極酸化
しているため、端子部において上層のＣｒ膜とのコンタ
クトをとるためにＡｌ2Ｏ3 を除去しなければならない
が、一般にＡｌ2 Ｏ3 膜の完全な除去は困難であり、ま
たその除去した表面が酸化され易いため、ここでのコン
タクトがオーミックにならないという欠点があった。ま
た、端子を周辺部導体から切り離した際、切断面にＡｌ
が露出するため、後工程での薬品処理等によりＡｌ内に
薬品が浸入し易く、Ａｌ溶出により断線不良をおこすと
いう欠点があった。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タ装置は、ガラス基板上に基板周辺部に端子を有するゲ
ート配線が複数本並行に設けられ、ゲート配線と直交す
るように複数本のドレイン配線が設けられ、ゲート配線
とドレイン配線との交差する位置に薄膜トランジスタが
配置されたものであって、前記ゲート配線が陽極酸化が
可能な材料で形成されかつゲート配線の少なくとも端子
部分は、基板端面にまで延びる陽極酸化されない金属膜
により被覆されていることを特徴としている。
タ装置は、ガラス基板上に基板周辺部に端子を有するゲ
ート配線が複数本並行に設けられ、ゲート配線と直交す
るように複数本のドレイン配線が設けられ、ゲート配線
とドレイン配線との交差する位置に薄膜トランジスタが
配置されたものであって、前記ゲート配線が陽極酸化が
可能な材料で形成されかつゲート配線の少なくとも端子
部分は、基板端面にまで延びる陽極酸化されない金属膜
により被覆されていることを特徴としている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例の
端子部分の断面図であり、図１の（ｂ）はその切断線Ａ
−Ａ部分の断面図である。本実施例を作製するには、ま
ず、絶縁性基板１１上にＡｌまたはＡｌを主成分とする
合金をスパッタリング法またはＣＶＤ法で膜厚２０００
Åに堆積し、フォトリソグラフィ法によりゲート配線と
なるＡｌ配線１２を形成する。このとき各ゲート配線は
各々独立している。
て説明する。図１の（ａ）は、本発明の第１の実施例の
端子部分の断面図であり、図１の（ｂ）はその切断線Ａ
−Ａ部分の断面図である。本実施例を作製するには、ま
ず、絶縁性基板１１上にＡｌまたはＡｌを主成分とする
合金をスパッタリング法またはＣＶＤ法で膜厚２０００
Åに堆積し、フォトリソグラフィ法によりゲート配線と
なるＡｌ配線１２を形成する。このとき各ゲート配線は
各々独立している。
【００１１】次に、膜厚約１０００ÅのＣｒ膜１３をス
パッタ法により堆積し、Ａｌ配線１２の端子部分、高抵
抗との接続部および周辺部導体を残すようにパターニン
グする。この時のエッチングは、ＣＦ4 をエッチングガ
スとしたドライエッチであるため、Ａｌは侵されない。
パッタ法により堆積し、Ａｌ配線１２の端子部分、高抵
抗との接続部および周辺部導体を残すようにパターニン
グする。この時のエッチングは、ＣＦ4 をエッチングガ
スとしたドライエッチであるため、Ａｌは侵されない。
【００１２】次に、酒石酸を用いてＡｌの陽極酸化を行
い、ゲート配線上に膜厚５００ÅのＡｌ2 Ｏ3 膜１４を
形成する。この時端子部分はＣｒが表面にあるため、酸
化されない。
い、ゲート配線上に膜厚５００ÅのＡｌ2 Ｏ3 膜１４を
形成する。この時端子部分はＣｒが表面にあるため、酸
化されない。
【００１３】この上に更に、絶縁膜としてＳｉＮX 膜１
５、半導体膜として、アンドープアモルファスシリコ
ン、不純物ドープアモルファスシリコンの３層を、各々
膜厚２０００Å、３０００Å、３００ÅにプラズマＣＶ
Ｄ法により堆積した後、パターニングを行って、トラン
ジスタ形成個所にシリコンアイランドを形成する。図２
はこのときの端子部の状態を示すものであって、図２の
（ａ）は平面図、図２の（ｂ）、（ｃ）は、それぞれそ
のＢ−Ｂ′線、Ａ−Ａ線（切断線）における断面図であ
る。
５、半導体膜として、アンドープアモルファスシリコ
ン、不純物ドープアモルファスシリコンの３層を、各々
膜厚２０００Å、３０００Å、３００ÅにプラズマＣＶ
Ｄ法により堆積した後、パターニングを行って、トラン
ジスタ形成個所にシリコンアイランドを形成する。図２
はこのときの端子部の状態を示すものであって、図２の
（ａ）は平面図、図２の（ｂ）、（ｃ）は、それぞれそ
のＢ−Ｂ′線、Ａ−Ａ線（切断線）における断面図であ
る。
【００１４】ゲート配線にコンタクトをとるために、端
子部分にコンタクトホールを開口した後、膜厚２０００
ÅのＣｒ膜１６をスパッタ法により堆積した後、これを
パターニングしてドレイン／ソース配線を形成するとと
もに端子部分にもＣｒ膜を残す。トランジスタ部分にお
いては、ドレイン／ソース配線をマスクとしてドープア
モルファスシリコン、アンドープアモルファスシリコン
をドライエッチしてチャネルを形成する。
子部分にコンタクトホールを開口した後、膜厚２０００
ÅのＣｒ膜１６をスパッタ法により堆積した後、これを
パターニングしてドレイン／ソース配線を形成するとと
もに端子部分にもＣｒ膜を残す。トランジスタ部分にお
いては、ドレイン／ソース配線をマスクとしてドープア
モルファスシリコン、アンドープアモルファスシリコン
をドライエッチしてチャネルを形成する。
【００１５】次に、ＩＴＯ膜１７を被着し、これをパタ
ーニングして画素電極を形成するとともに端子部にもＩ
ＴＯ膜を残す。その後、パッシベーション膜としてＳｉ
ＮX 膜を形成し、端子部の外側において基板を切断して
薄膜トランジスタ装置の製作を完了する。
ーニングして画素電極を形成するとともに端子部にもＩ
ＴＯ膜を残す。その後、パッシベーション膜としてＳｉ
ＮX 膜を形成し、端子部の外側において基板を切断して
薄膜トランジスタ装置の製作を完了する。
【００１６】本実施例では、ゲート配線の端子に対する
コンタクトホールの形成は窒化膜のみのエッチングで済
むため容易であり、またコンタクト部の表面は酸化され
難い金属により覆われているから信頼性の高いコンタク
トが形成できる。また、端子の接続線の切断によって切
断面に露出する材料はＣｒであるため、薬品の進入によ
り断線事故を起こすことがなくなり、歩留りを向上させ
ることが可能となる。
コンタクトホールの形成は窒化膜のみのエッチングで済
むため容易であり、またコンタクト部の表面は酸化され
難い金属により覆われているから信頼性の高いコンタク
トが形成できる。また、端子の接続線の切断によって切
断面に露出する材料はＣｒであるため、薬品の進入によ
り断線事故を起こすことがなくなり、歩留りを向上させ
ることが可能となる。
【００１７】図３の（ａ）は、本発明の第２の実施例の
端子部の断面図であり、図３の（ｂ）はそのＡ−Ａ線
（切断線）での断面図である。本実施例を作製するに
は、まずＡｌ（またはＡｌを主成分とする合金）を用い
てゲート電極となるＡｌ配線１２を形成する。ここでＡ
ｌ配線は各々独立している。次にＡｌ配線を完全に被覆
し、かつ端子部を接続し、周辺部金属膜と高抵抗で接続
するようにＣｒ膜１６で配線を形成し、ゲート配線を２
層化する。これ以降の工程は先の実施例の場合と同様で
ある。本実施例もこの構成により、先の実施例と同様の
効果を得ることができる。
端子部の断面図であり、図３の（ｂ）はそのＡ−Ａ線
（切断線）での断面図である。本実施例を作製するに
は、まずＡｌ（またはＡｌを主成分とする合金）を用い
てゲート電極となるＡｌ配線１２を形成する。ここでＡ
ｌ配線は各々独立している。次にＡｌ配線を完全に被覆
し、かつ端子部を接続し、周辺部金属膜と高抵抗で接続
するようにＣｒ膜１６で配線を形成し、ゲート配線を２
層化する。これ以降の工程は先の実施例の場合と同様で
ある。本実施例もこの構成により、先の実施例と同様の
効果を得ることができる。
【００１８】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタ装置は、ゲート配線をＡｌ（またはその合金）
で形成し、ゲート配線のドライブ用ＩＣと接続するため
の端子部分を、Ａｌの陽極酸化工程時に酸化されること
のない金属で被覆し、さらに該金属の配線を基板切断部
にまで敷設したものであるので、本発明によれば、ゲー
ト配線の端子部上にＡｌ2 Ｏ3 膜が形成されることがな
くなり、ここでの上層配線とのコンタクトをオーミック
性のものとすることができる。また、本発明によれば、
基板切断によって切断面にＡｌが露出することがないた
め、後工程の処理により配線材料が溶出してしまうこと
がなくなり、断線事故を防止して歩留りを大幅に向上さ
せることができる。
ンジスタ装置は、ゲート配線をＡｌ（またはその合金）
で形成し、ゲート配線のドライブ用ＩＣと接続するため
の端子部分を、Ａｌの陽極酸化工程時に酸化されること
のない金属で被覆し、さらに該金属の配線を基板切断部
にまで敷設したものであるので、本発明によれば、ゲー
ト配線の端子部上にＡｌ2 Ｏ3 膜が形成されることがな
くなり、ここでの上層配線とのコンタクトをオーミック
性のものとすることができる。また、本発明によれば、
基板切断によって切断面にＡｌが露出することがないた
め、後工程の処理により配線材料が溶出してしまうこと
がなくなり、断線事故を防止して歩留りを大幅に向上さ
せることができる。
【図１】 本発明の第１の実施例の端子部の断面図。
【図２】 本発明の第１の実施例の端子部の平面図と断
面図。
面図。
【図３】 本発明の第２の実施例の端子部の断面図。
【図４】 アクティブマトリックス基板の平面図。
【図５】 従来例の端子部の断面図。
【図６】 従来例の端子部の平面図と断面図。
１１ 絶縁性基板 １２ Ａｌ配線（ゲート配線） １３ Ｃｒ膜 １４ Ａｌ2 Ｏ3 膜 １５ ＳｉＮX 膜 １６ Ｃｒ膜（ドレイン／ソース配線） １７ ＩＴＯ膜（画素電極） ２１ 素子部 ２２ 端子部 ２３ 高抵抗 ２４ 周辺部導体
Claims (1)
- 【請求項１】 ガラス基板上に基板周辺部に端子を有す
るゲート配線が複数本並行に設けられ、ゲート配線と直
交するように複数本のドレイン配線が設けられ、ゲート
配線とドレイン配線との交差する位置に薄膜トランジス
タが配置されている薄膜トランジスタ装置において、前
記ゲート配線が陽極酸化が可能な材料で形成され、かつ
ゲート配線の少なくとも端子部分は、基板端面にまで延
びる陽極酸化されない金属膜により被覆されていること
を特徴とする薄膜トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617392A JPH063698A (ja) | 1992-06-19 | 1992-06-19 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617392A JPH063698A (ja) | 1992-06-19 | 1992-06-19 | 薄膜トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063698A true JPH063698A (ja) | 1994-01-14 |
Family
ID=16183671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18617392A Pending JPH063698A (ja) | 1992-06-19 | 1992-06-19 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063698A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146107A (ja) * | 1995-10-31 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | 液晶表示装置及びその製造方法 |
| EP0775931A3 (en) * | 1995-11-21 | 1998-03-25 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| JP2014067057A (ja) * | 2000-02-22 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1992
- 1992-06-19 JP JP18617392A patent/JPH063698A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146107A (ja) * | 1995-10-31 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | 液晶表示装置及びその製造方法 |
| EP0775931A3 (en) * | 1995-11-21 | 1998-03-25 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| US6008065A (en) * | 1995-11-21 | 1999-12-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| US6331443B1 (en) | 1995-11-21 | 2001-12-18 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| EP1338914A3 (en) * | 1995-11-21 | 2003-11-19 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| US6661026B2 (en) | 1995-11-21 | 2003-12-09 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| USRE41363E1 (en) * | 1995-11-21 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| JP2014067057A (ja) * | 2000-02-22 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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