KR20210081710A - 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법 - Google Patents

서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법 Download PDF

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KR20210081710A
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Abstract

본 발명의 일 실시예는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 바텀 게이트 구조를 가지고, 상기 제2 박막 트랜지스터는 탑 게이트 구조를 가지며, 상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터보다 작은 s-팩터를 갖는 표시장치 및 그 제조방법을 제공한다.

Description

서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법{DISPLAY APPARATUS COMPRISING DIFFERENT TYPES OF THIN FILM TRANSISTORS AND MEHTHOD FOR MANUFACTURING THE SAME}
본 발명은 서로 다른 형태의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법에 대한 것이다. 보다 구체적으로, 본 발명은 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법에 대한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
표시장치는 일반적으로 서로 다른 기능을 담당하는 복수의 박막 트랜지스터를 포함한다. 예를 들어, 표시장치에서 스위칭 소자로 사용되는 박막 트랜지스터와 구동 소자로 사용되는 박막 트랜지스터에 대하여 요구되는 특성이 동일하지 않을 수 있다. 또한, 표시장치가 고품질 및 고해상도화 됨에 따라, 표시장치에 박막 트랜지스터가 고밀도로 집적화 되고 있다. 따라서, 표시장치의 고성능화 및 고해상도화를 위해, 서로 다른 특성을 갖는 복수의 박막 트랜지스터를 표시장치에 효율적으로 배치하는 것이 필요하다.
본 발명의 일 실시예는, 서로 다른 특성을 갖는 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터를 함께 배치하여, 표시장치의 성능을 향상시키고자 한다.
본 발명의 일 실시예는, 산화물 반도체이 액티브층에 적용된 바텀 게이트 타입의 박막 트랜지스터와 탑 게이트 타입의 박막 트랜지스터가, 스위층 트랜지스터 또는 구동 트랜지스터로 사용될 수 있도록 하는 것을 목적으로 한다.
본 발명의 다른 일 실시예는, s-팩터 값이 달라 서로 다른 동작 특성을 갖는 복수의 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하며, 상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 기판 상의 제1 게이트 전극 및 상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층을 포함하고, 상기 제2 박막 트랜지스터는 상기 기판 상의 제2 액티브층 및 상기 제2 액티브층과 이격되어 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질을 포함하고, 상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터보다 작은 s-팩터를 갖는 표시장치를 제공한다.
상기 제1 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 박막 트랜지스터는, 상기 제1 액티브층 상의 상부 게이트 전극을 더 포함할 수 있다.
상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제2 액티브층은 상기 기판과 상기 제2 게이트 전극 사이에 배치된다.
상기 제1 액티브층과 상기 제2 액티브층은 동일층에 배치될 수 있다.
상기 제1 액티브층과 상기 제2 액티브층은 서로 다른 층에 배치될 수 있다.
상기 제1 박막 트랜지스터는 구동 트랜지스터이고, 상기 제2 박막 트랜지스터는 스위칭 트랜지스터일 수 있다.
본 발명의 다른 일 실시예는, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하며, 상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 기판 상의 제1 게이트 전극 및 상기 제1 게이트 전극 상의 제1 액티브층을 포함하고, 상기 제2 박막 트랜지스터는 상기 기판 상의 제2 액티브층 및 상기 제2 액티브층 상의 제2 게이트 전극을 포함하고, 상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질을 포함하고, 상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터보다 큰 s-팩터를 갖는, 표시장치를 제공한다.
상기 제2 액티브층은 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 액티브층과 상기 제2 액티브층은 서로 다른 층에 배치될 수 있다.
본 발명의 또 다른 일 실시예는, 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층을 형성하는 단계. 상기 기판 상에 상기 제1 액티브층과 이격된 제2 액티브층을 형성하는 단계. 서로 이격되어 상기 제1 액티브층과 각각 연결된 제1 소스 전극과 제1 드레인 전극을 형성하는 단계, 상기 제2 액티브층과 이격되어 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 형성하는 단계, 상기 제2 액티브층을 선택적으로 도체화하는 단계 및 서로 이격되어 상기 제1 액티브층과 연결된 제1 소스 전극과 제1 드레인 전극을 형성하는 단계를 포함하며, 상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질에 의하여 형성되는, 표시장치의 제조방법을 제공한다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 액티브층을 형성하는 단계와 상기 제2 액티브층을 형성하는 단계는 동시에 이루어질 수 있다.
상기 제1 액티브층을 형성하는 단계와 상기 제2 액티브층을 형성하는 단계는, 하프톤 마스크를 이용하는 패터닝을 포함한다.
본 발명의 일 실시예에 따르면, 서로 다른 전기적 특성을 갖는 바텀 게이트 타입의 박막 트랜지스터와 탑 게이트 타입의 박막 트랜지스터가 각각 그 특성에 맞는 용도로 사용됨으로써, 표시장치의 성능이 향상될 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 표시장치에 있어서, 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터가 각각 서로 다른 특성을 가져, 각각의 특성에 따라, 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터 중 어느 하나는 스위칭 트랜지스터로 사용되고, 다른 하나는 구동 트랜지스터로 사용될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 도 1의 어느 한 화소에 대한 회로도이다.
도 3은 도 2의 화소에 대한 평면도이다.
도 4는 도 3의 I-I'를 따라 자른 단면도이다.
도 5는 도 3의 제1 박막 트랜지스터에 대한 문턱전압 그래프이다.
도 6은 도 3의 제2 박막 트랜지스터에 대한 문턱전압 그래프이다.
도 7은 본 발명의 다른 일 실시예에 따른 표시장치의 화소에 대한 평면도이다.
도 8은 도 5의 II-II' 및 III-III'를 따라 자른 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 박막 트랜지스터들에 대한 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 박막 트랜지스터들에 대한 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치의 박막 트랜지스터들에 대한 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 박막 트랜지스터들에 대한 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 박막 트랜지스터들에 대한 단면도이다.
도 14는 도 13에 도시된 제1 박막 트랜지스터의 제1 액티브층(A1) 근처에서 깊이에 따른 상대적인 이온농도 그래프이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 17a 내지 17l은 본 발명의 일 실시예에 따른 표시장치의 제조 공정에 대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.
본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시 패널(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 제어부(140)를 포함한다.
표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시소자(710) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 표시 패널(110)에 영상이 표시된다
제어부(140)는 게이트 드라이버(120)와 데이터 드라이버(130)를 제어한다.
제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(140)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 영상데이터(RGB)를 데이터 드라이버(130)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(130)는 표시 패널(110)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(120)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(120)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(120)는 표시 패널(110)에 실장될 수 있다. 이와 같이, 게이트 드라이버(120)가 표시 패널(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 2는 도 1의 어느 한 화소(P)에 대한 회로도이고, 도 3은 도 2의 화소(P)에 대한 평면도이고, 도 4는 도 3의 I-I'를 따라 자른 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 기판(210), 기판(210) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다.
도 2의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(100)의 한 화소(P)에 대한 등가 회로도이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 2의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 여기서, 구동 전압(Vdd)은 표시소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이, 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 3 및 도 4를 참조하면, 제1 박막 트랜지스터(TR1)는 기판(210) 상의 제1 게이트 전극(G1) 및 제1 게이트 전극(G1) 상의 제1 액티브층(A1)을 포함한다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 이격되어, 제1 게이트 전극(G1)과 적어도 일부 중첩한다.
제2 박막 트랜지스터(TR2)는 기판(210) 상의 제2 액티브층(A2) 및 제2 액티브층(A2) 상의 제2 게이트 전극(G2)을 포함한다. 제2 게이트 전극(G2)은 제2 액티브층(A2)과 이격되어, 제2 액티브층(A2)과 적어도 일부 중첩한다.
기판(210)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(210)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
도 4를 참조하면, 기판(210) 상에 게이트 라인(GL), 제1 게이트 전극(G1) 및 차광층(LS)이 배치된다. 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다.
도 3 및 도 4를 참조하면, 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장되어, 제1 액티브층(A1)으로 입사되는 외부 광을 차단한다. 또한, 차광층(LS)은 제2 액티브층(A2)으로 입사되는 외부광을 차단한다. 차광층(LS)은 제1 게이트 전극(G1)과 동일 재료로 만들어질 수 있다. 제1 게이트 전극(G1)과 차광층(LS)은 동일 공정에 의하여 함께 형성될 수 있다.
제1 게이트 전극(G1)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(G1)은 물리적 성질이 다른 적어도 두 개 이상의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 게이트 전극(G1) 및 차광층(LS) 상에 제1 게이트 절연막(220)이 배치된다. 제1 게이트 절연막(220)은 절연성 물질로 이루어지며, 제1 게이트 전극(G1)과 제1 액티브층(A1)을 절연시킨다. 제1 게이트 절연막(220)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질에 의해 형성될 수 있다.
제1 게이트 절연막(220) 상에 제1 액티브층(A1)이 배치된다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 적어도 일부 중첩한다.
또한, 제1 게이트 절연막(220) 상에 제2 액티브층(A2)이 배치된다. 제1 게이트 절연막(220)은 차광층(LS)과 중첩할 수 있다.
도 4를 참조하면, 제1 액티브층(A1)과 제2 액티브층(A2)은 동일층에 배치될 수 있다. 이 경우, 제1 액티브층(A1)과 제2 액티브층(A2)은 동일 재료를 이용하는 동일 공정에 의하여 함께 패터닝될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(A1)과 제2 액티브층(A2)은 서로 다른 층에 배치될 수도 있고, 서로 다른 재료에 의하여 만들어질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1) 및 제2 액티브층(A2)은 산화물 반도체 물질을 포함한다. 제1 액티브층(A1) 및 제2 액티브층(A2)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, GO(GaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO (GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(A1) 및 제2 액티브층(A2)은 다른 산화물 반도체 물질을 포함할 수도 있다.
도 4를 참조하면, 제1 액티브층(A1)은 다층 구조를 가질 수 있다. 도 4를 참조하면, 제1 액티브층(A1)은 제1 산화물 반도체층(A11) 및 제1 산화물 반도체층(A11) 상의 제2 산화물 반도체층(A12)을 포함한다.
제2 액티브층(A2) 역시 다층 구조를 가질 수 있다. 도 4를 참조하면, 제2 액티브층(A2)은 제1 산화물 반도체층(A21) 및 제1 산화물 반도체층(A21) 상의 제2 산화물 반도체층(A22)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)은 메인 채널층 역할을 하고, 제2 산화물 반도체층(A12, A22)은 채널층 역할 외에 제1 산화물 반도체층(A11, A21)을 보호하는 보호막 역할을 할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(A12, A22)이 메인 채널층 역할을 할 수도 있따.
제1 산화물 반도체층(A11, A21)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제1 산화물 반도체층(A11, A21)이 만들어질 수도 있다.
제2 산화물 반도체층(A12, A22)은, 우수한 막 안정성을 갖는다. 본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(A12, A22)은 IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GO(GaO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제2 산화물 반도체층(A12, A22)이 만들어질 수도 있다.
제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)보다 우수한 전기적 특성을 가질 수 있고, 제2 산화물 반도체층(A12, A22)은 제1 산화물 반도체층(A11, A21) 보다 우수한 막 안정성을 가질 수 있다. 제1 산화물 반도체층(A11, A21)과 제2 산화물 반도체층(A12, A22)의 식각률을 조정하여, 제1 액티브층(A1)과 제2 액티브층(A2)이 각각 안정적인 정테이퍼 형상을 가지도록 할 수 있다.
제1 액티브층(A1)의 적어도 일부에 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 배치된다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 서로 이격되어, 각각 제1 액티브층(A1)과 연결된다.
본 발명의 일 실시예에 따르면, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일한 층에 데이터 라인(DL) 및 구동 전원 라인(PL)이 배치된다. 데이터 라인(DL), 구동 전원 라인(PL), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은, 동일한 재료를 이용하는 동일 공정에 의하여 함께 만들어질 수 있다. 데이터 라인(DL)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 중 어느 하나와 일체로 이루어질 수도 있다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 데이터 라인(DL) 및 구동 전원 라인(PL)은, 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 데이터 라인(DL) 및 구동 전원 라인(PL)은 단일층으로 이루어질 수도 있고 다층막 구조를 가질 수도 있다.
도 3 및 도 4를 참조하면, 제1 드레인 전극(D1)은 제1 게이트 절연막(220) 상으로 연장되어, 제1 커패시터 전극(C11)이 된다. 제1 커패시터 전극(C11)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일 층에 배치될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일 물질로 만들어질 수 있다. 본 발명의 일 실시예에 따르면, 제1 드레인 전극(D1)의 일부가 제1 커패시터 전극(C11)이 될 수 있다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 커패시터 전극(C11), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 제2 게이트 절연막(230)이 배치된다. 제2 게이트 절연막(230)은 절연성을 갖는다. 도 4를 참조하면, 제2 게이트 절연막(230)은 패터닝 되지 않고, 기판(210) 상부의 전체면에 배치될 수 있다.
제2 게이트 절연막(230) 상에 제2 게이트 전극(G2)이 배치된다.
제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 동일한 물질로 만들어질 수도 있고, 다른 물질로 만들어질 수도 있다.
제2 게이트 전극(G2)을 마스크로 하는 선택적 도체화에 의하여, 제2 액티브층(A2)이 선택적으로 도체화될 수 있다.
제2 액티브층(A2) 중 제2 게이트 전극(G2)과 중첩하는 영역은 도체화되지 않아 채널부(31)가 된다. 제2 액티브층(A2) 중 제2 게이트 전극(G2)과 중첩하지 않는 영역은 도체화되어 도체화부(32, 33)가 된다. 도체화부(32, 33)는, 일반적으로, 채널부(31)의 양쪽에 형성된다.
본 발명의 일 실시예에 따르면, 도펀트를 이용하는 도핑에 의하여 제1 및 제2 액티브층(A1, A2)의 일부가 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다.
도펀트를 이용하는 도핑에 의하여 제2 액티브층(A2)이 선택적으로 도체화되는 과정에서, 도펀트는 제2 게이트 절연막(230)을 통과하여 제2 액티브층(A2)으로 도핑될 수 있다. 따라서, 제2 액티브층(A2)이 제2 게이트 절연막(230)으로부터 노출되지 않아도 제2 액티브층(A2)에 대한 선택적 도핑이 가능하다. 따라서, 본 발명의 일 실시예에 따르면, 제2 게이트 절연막(230)은 패터닝되지 않아도 된다.
그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 드라이 에치 또는 광조사에 의하여 제2 액티브층(A2)이 선택적으로 도체화될 수도 있다.
도체화부(32, 33) 중 어느 하나는 소스 영역(32)이 되고, 다른 하나는 드레인 영역(33)이 된다. 소스 영역(32)은 소스 전극(S2)과 연결되는 소스 연결부 역할을 하거나, 그 자체가 소스 전극(S2) 역할을 할 수 있다. 드레인 영역(33)은 드레인 전극(D2)과 연결되는 드레인 연결부 역할을 하거나, 그 자체가 드레인 전극(D2) 역할을 할 수 있다.
도면에 도시된 소스 영역(32)과 드레인 영역(33)은 설명의 편의를 위하여 구별된 것일 뿐, 소스 영역(32)과 드레인 영역(33)이 서로 바뀔 수도 있다. 전압에 따라, 도면에 표시된 소스 영역(32)이 드레인 영역(33)이 될 수도 있고, 드레인 영역(33)이 소스 영역(32)이 될 수도 있다. 또한, 소스 영역(32)이 소스 전극(S2)이 될 수도 있고 드레인 전극(D2)이 될 수도 있으며, 드레인 영역(33)이 드레인 전극(D2)이 될 수도 있고 소스 전극(S2)이 될 수도 있다.
설명의 편의를 위하여, 본 발명의 일 실시예, 제2 액티브층(A2)의 소스 영역(32)을 제2 소스 전극(S2)이라 하고, 드레인 영역(33)을 제2 드레인 전극(D2)이라 한다.
제2 게이트 전극(G2) 상에 패시베이션층(240)이 배치된다. 패시베이션층(240)은 액티브층(A1, A2) 및 제2 게이트 전극(G1, G2)을 보호한다.
패시베이션층(240) 상에 제1 연결 전극(BR1), 제2 연결 전극(BR2) 및 제2 커패시터 전극(C12)이 배치된다. 제1 연결 전극(BR1), 제2 연결 전극(BR2) 및 제2 커패시터 전극(C12)은 동일한 재료를 이용하는 동일 공정에 의하여 함께 만들어질 수 있다.
제1 연결 전극(BR1)은 제1 드레인 전극(D1)과 제2 게이트 전극(G2)을 연결한다. 제1 드레인 전극(D1)과 제2 게이트 전극(G2)의 연결을 위해, 패시베이션층(240)에 제1 콘택홀(H1)이 형성되고, 패시베이션층(240)과 제2 게이트 절연막(230)에 제2 콘택홀(H2)이 형성된다. 도 4를 참조하면, 제1 연결 전극(BR1)은 제1 콘택홀(H1)을 통해 제1 드레인 전극(DL)과 접촉하며, 제2 콘택홀(H2)을 통해 제2 게이트 전극(A2)과 접촉한다. 제1 연결 전극(BR1)에 의해 제1 드레인 전극(D1)과 제2 게이트 전극(G2)이 연결됨으로써, 데이터 전압(Vdata)이 제2 게이트 전극(G2)에 인가될 수 있다. 또한, 제1 커패시터 전극(C11)이 제1 드레인 전극(D1)과 일체로 형성되기 때문에, 제1 커피시터(C11)에 제2 게이트 전극(G2)과 동일한 전압이 인가될 수 있다.
제2 연결 전극(BR2)은 구동 전원 라인(PL)과 제2 액티브층(A2)을 연결한다. 구동 전원 라인(PL)과 제2 액티브층(A2)의 연결을 위하여 제4 콘택홀(H4) 및 제5 콘택홀(H5)이 형성된다. 도 4를 참조하면, 제2 연결 전극(BR3)은 제4 콘택홀(H4)을 통해 제2 액티브층(A2)의 드레인 영역(33)과 접촉하고, 제5 콘택홀(H5)을 통해 구동 전원 라인(PL)과 접촉한다. 본 발명의 일 실시예에 따르면, 제2 액티브층(A2)의 드레인 영역(33)은 제2 드레인 전극(D2)의 역할을 한다. 따라서, 제2 연결 전극(BR3)에 의하여, 구동 전원 라인(PL)으로부터 공급되는 구동 전압(Vdd)이 제2 박막 트랜지스터(TR2)로 인가된다.
제2 커패시터 전극(C12)은 제3 콘택홀(H3)을 통하여, 제2 액티브층(A2)의 소스 영역(32)과 접촉한다. 본 발명의 일 실시예에 따르면, 제2 액티브층(A2)의 소스 영역(33)은 제2 소스 전극(S2)의 역할을 한다. 따라서, 제2 커패시터 전극(C12)이 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다. 그 결과, 서로 중첩하는 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)에 의하여 제1 커패시터(C1)가 형성된다.
도 4를 참조하면, 제1 연결 전극(BR1), 제2 연결 전극(BR2) 및 제2 커패시터 전극(C12) 상에 보호층(250)이 배치된다. 보호층(250)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 화소 구동부(PDC)를 보호한다. 보호층(250)을 평탄화층이라고도 한다.
보호층(250) 상에 표시소자(710)가 배치된다. 구체적으로, 보호층(250) 상에 제1 전극(711), 발광층(712) 및 제2 전극(713)이 순차적으로 배치되어 표시소자(710)가 형성된다. 표시소자(710)는 화소 구동부(PDC)와 연결된다.
표시소자(710)의 제1 전극(711)은 보호층(250) 상에 배치된다. 제1 전극(711)은 제6 콘택홀(H6)을 통하여 제2 박막 트랜지스터(TR2)와 연결될 수 있다. 제6 콘택홀(H6)은 보호층(250)에 형성될 수 있다. 도 4를 참조하며, 제1 전극(711) 제6 콘택홀(H6)을 통하여 제2 커패시터 전극(C12)과 연결되는데, 제2 커패시터 전극(C12)이 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결되기 때문에, 제1 전극(711)은 제2 박막 트랜지스터(TR2)와 연결될 수 있다. 그 결과, 표시소자(710)가 화소 구동부(PDC)와 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 발광층(712)이 배치된다. 여기서, 발광층(712)은 유기물을 포함하는 유기 발광층이다, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시소자(710)가 완성된다.
도 4에 도시된 표시소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(G1), 제1 액티브층(A1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 박막 트랜지스터(TR1)를 구성한다.
도 4를 참조하면, 제1 게이트 전극(G1)이 기판(210)과 제1 액티브층(A1) 사이에 배치된다. 도 4에 도시된 바와 같이, 제1 게이트 전극(G1)이 제1 액티브층(A1)의 하부에 배치된 제1 박막 트랜지스터(TR1)의 구조를 바텀 게이트(Bottom Gate) 구조라고 한다. 제1 액티브층(A1)의 채널은 주로 제1 산화물 반도체층(A11)에 형성될 수 있다.
바텀 게이트 구조를 갖는 제1 박막 트랜지스터(TR1)의 제조 과정에서, 제1 액티브층(A1)은 도체와 과정을 거치지 않는다. 또한, 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)에 있어서, 메인 채널층 역할을 하는 제1 산화물 반도체층(A11)이 제2 산화물 반도체층(A12)에 의하여 보호되기 때문에, 1 산화물 반도체층(A11)은 식각 공정에 직접 노출되지 않는다. 따라서, 제1 박막 트랜지스터(TR1)의 제조 과정에서, 제1 산화물 반도체층(A11)의 손상이 최소화되어, 1 산화물 반도체층(A11)은 우수한 반도체 특성을 유지할 수 있다. 그 결과 제1 박막 트랜지스터(TR1)의 스위칭 특성이 저하되지 않아, 제1 박막 트랜지스터(TR1)는 낮은 s-팩터를 가질 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 제1 박막 트랜지스터(TR1)는, 2개의 산화물 반도체층이 적층된 구조를 가져, 작은 s-팩터 및 우수한 스위칭 특성을 가지기 때문에, 스위칭 트랜지스터로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 제2 게이트 전극(G2), 제2 액티브층(A2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 박막 트랜지스터(TR2)를 구성한다.
도 4를 참조하면, 제2 액티브층(A2)은 기판(210)과 제2 게이트 전극(G2) 사이에 배치된다. 도 4에 도시된 바와 같이, 제2 박막 트랜지스터(TR2)는, 제2 게이트 전극(G2)이 제2 액티브층(A2)의 상부에 배치된 탑 게이트(Top Gate) 구조를 갖는다. 제2 액티브층(A2)의 채널은 주로 제2 산화물 반도체층(A22)에 형성될 수 있다.
제2 박막 트랜지스터(TR2)의 제조 과정에서, 제2 액티브층(A2)은 도체화 과정을 거치는데, 이 과정에서 채널부(31)가 오염되거나 손상될 수 있다. 또한, 제2 액티브층(A2)에서 메인 채널 역할을 하는 제2 산화물 반도체층(A22)이 상부에 배치되므로, 제2 산화물 반도체층(A22)이 식각과 패터닝 공정에 직접 노출될 수 있다. 그 결과, 제2 액티브층(A2)의 채널부(31)에 대한 손상이나 오염이 발생되어, 제2 박막 트랜지스터(TR2)의 스위칭 특성이 저하되고, s-팩터가 증가할 수 있다.
따라서, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터를 가질 수 있다. 이러한 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 작은 s-팩터 값을 가져 우수한 스위칭 특성을 갖는 제1 박막 트랜지스터(TR1)가 스위칭 트랜지스터로 사용되고, 상대적으로 큰 s-팩터 값을 가져 계조 표현에 유리한 제2 박막 트랜지스터(TR2)가 구동 트랜지스터로 사용되기 때문에, 표시장치(100)의 구동 효율이 향상될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 다른 구조를 가져 서로 다른 특성을 갖는 박막 트랜지스터들(TR1, TR2)이 그 특성에 맞는 용도로 사용될 수 있다.
도 5는 도 3의 제1 박막 트랜지스터(TR1)에 대한 문턱전압 그래프이고, 도 6은 도 3의 제2 박막 트랜지스터(TR2)에 대한 문턱전압 그래프이다.
박막 트랜지스터의 s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터의 문턱전압(Vth) 구간에서 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids) 그래프의 기울기의 역수값으로 구해진다. s-팩터 값이 작으면, 문턱전압(Vth) 구간에서 게이트 전압(Vgs)에 대한 드레인-소스 전류(Ids) 변화율이 크기 때문에 우수한 스위칭 특성을 가질 수 있다.
도 5를 참조하면, 보호막 역할을 하는 제2 산화물 반도체층(A12)에 의하여 보호되어 우수한 전기적 특성을 유지하고 있는 제1 산화물 반도체층(A11)을 포함하는 제1 박막 트랜지스터(TR1)의 경우, 문턱전압(Vth) 구간에서 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids)의 변화가 매우 크다. 따라서, 제1 박막 트랜지스터(TR1)은 작은 s-팩터 값을 가지며, 우수한 스위칭 특성을 가질 수 있다.
도 6을 참조하면, 제2 박막 트랜지스터(TR2)의 경우, 문턱전압(Vth) 구간에서 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids)의 변화가 상대적으로 작다. 제2 박막 트랜지스터(TR2)는 상대적으로 큰 s-팩터 값을 가지며, 문턱전압(Vth) 구간에서 게이트 전압(Vgs)에 대한 드레인-소스 전류(Ids) 변화율이 완만하다. 따라서, 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)에 인가되는 전압을 조절하는 것에 의하여, 제2 박막 트랜지스터(TR2)의 드레인-소스 전류(Ids)의 크기를 조절하는 것이 용이해진다. 화소의 계조는 드레인-소스 전류(Ids)의 크기를 조절하는 것에 의하여 제어될 수 있는데, 드레인-소스 전류(Ids)의 크기를 조절하는 것이 용이해지면, 화소의 계조 조정이 용이해진다. 따라서, 본 발명의 일 실시예에 따라, 제2 박막 트랜지스터(TR2)가 구동 박막 트랜지스터로 사용되는 경우, 화소의 계조 표현이 용이해진다.
도 7은 본 발명의 다른 일 실시예에 따른 표시장치(200)의 화소에 대한 평면도이고, 도 8은 도 7의 II-II' 및 III-III'를 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 제1 박막 트랜지스터(TR1)는 제1 액티브층(A1) 상의 상부 게이트 전극(G12)을 더 포함한다. 상부 게이트 전극(G12)은 제2 게이트 전극(G2)과 동일층에 배치될 수 있다.
상부 게이트 전극(G12)은 제3 연결 전극(BR3)을 통하여 게이트 라인(GL)과 연결된다. 도 7을 참조하면, 제3 연결 전극(BR3) 제7 콘택홀(H7)을 통하여 상부 게이트 전극(G12)과 접촉하고, 제8 콘택홀(H8)을 통하여 게이트 라인(GL)과 접촉함으로써, 상부 게이트 전극(G12)을 게이트 라인(GL)과 연결할 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1)은 도체화 과정을 거치지 않지만, 제2 액티브층(A2)은 제2 게이트 전극(G2)을 마스크로 하는 도체화에 의하여 선택적으로 도체화된다. 상부 게이트 전극(G12)이 제1 액티브층(A1) 상에 배치됨으로써, 제2 액티브층(A2)에 대한 선택적 도체화 과정에서 제1 액티브층(A1)이 손상되는 것이 방지될 수 있다. 그 결과, 제1 액티브층(A1)이 보다 더 안전하게 보호되며, 제1 박막 트랜지스터(TR1)의 s-팩터가 낮은 상태로 유지되어, 제1 박막 트랜지스터(TR1)가 우수한 스위칭 특성을 가질 수 있다.
도 7 및 도 8에 도시된 실시예에서, 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용되고, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 박막 트랜지스터들(TR1, TR2)에 대한 단면도이다. 이하, 중복 설명을 피하기 위해, 도 7의 II-II' 및 III-III'를 따라 자른 단면에 대응되는 단면도들을 중심으로 박막 트랜지스터들의 구조를 설명한다.
도 9를 참조하면, 제2 액티브층(A2)이 단일층 구조를 가지며, 별도의 보호막을 갖지 않는다. 따라서, 제2 박막 트랜지스터(TR2) 형성과정에서 제2 액티브층(A2)이 식각 공정에 직접적으로 노출되어, 제2 액티브층(A2)이 오염될 수 있다. 그에 따라, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터를 가져, 계조 표현에 유리할 수 있다. 본 발명의 또 다른 일 실시예에 따른 표시장치(300)에서, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용된다.
또한, 도 9를 참조하면, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 상에 층간 절연막(221)이 배치되고, 제2 액티브층(A2)은 층간 절연막(221) 상에 배치된다.
도 9에 도시된 바와 같이, 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(A1)과 제2 액티브층(A2)이 서로 다른 층에 배치될 수 있다. 제2 액티브층(A2) 형성 전에 층간 절연막(221)이 배치됨으로써, 제1 액티브층(A1)이 효율적으로 보호될 수 있다.
층간 절연막(221)은 제1 액티브층(A1)을 보호하는 역할을 하여, 제2 액티브층(A2)에 대한 선택적 도체화 과정에서 제1 액티브층(A1)의 오염이 방지된다. 그 결과, 제1 박막 트랜지스터(TR1)는 낮은 s-팩터를 가질 수 있으며, 스위칭 트랜지스터로 사용될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(400)의 박막 트랜지스터들(TR1, TR2)에 대한 단면도이다.
도 10을 참조하면, 제2 액티브층(A2)이 단일층 구조를 가지며, 제2 게이트 절연막(230)이 패터닝되어 있다.
제2 게이트 절연막(230)은 제2 게이트 전극(G2)과 함께 패터닝될 수 있다. 제2 게이트 전극(G2) 및 제2 게이트 절연막(230)에 대한 패터닝 과정에서 제2 액티브층(A2)이 선택적으로 도체화되어 도체화부(32, 33)가 형성될 수 있다. 제2 게이트 전극(G2) 및 제2 게이트 절연막(230)에 대한 패터닝 과정 또는 패터닝 후 플라즈마 처리에 의하여 제2 액티브층(A2)이 선택적으로 도체화될 수도 있다.
도 10에 도시된 본 발명의 또 다른 일 실시예에 따른 표시장치(400)에 있어서, 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용되고, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용될 수 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 박막 트랜지스터들(TR1, TR2)에 대한 단면도이다.
도 11을 참조하면, 제1 박막 트랜지스터(TR1)는 제1 액티브층(A1) 상의 상부 게이트 전극(G12)을 포함한다. 제2 액티브층(A2)은 이중층 구조를 가지며, 제2 게이트 절연막(230)이 패터닝되어 있다. 또한, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 상에 패시베이션층(240)이 배치된다. 패시베이션층(240)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
도 11에 도시된 본 발명의 또 다른 일 실시예에 따른 표시장치(500)에 있어서, 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용되고, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용될 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 박막 트랜지스터들(TR1, TR2)에 대한 단면도이다.
도 12를 참조하면, 제1 액티브층(A1) 및 제2 액티브층(A2)이 단일층 구조를 가지며, 별도의 보호막을 갖지 않는다. 또한, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 상에 층간 절연막(221)이 배치되고, 제2 액티브층(A2)은 층간 절연막(221) 상에 배치된다. 그 결과, 제1 액티브층(A1)과 제2 액티브층(A2)은 서로 다른 층에 배치된다.
도 12에 도시된 본 발명의 또 다른 일 실시예에 따른 표시장치(600)에 있어서, 제1 액티브층(A1) 형성 후 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 형성 공정이 진행된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 형성 과정에서 식각이 이루어진다. 제1 액티브층(A1)이 단일층으로 구성되는 경우, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 형성 과정에서 이루어지는 식각 공정에 제1 액티브층(A1)이 노출되기 때문에, 제1 액티브층(A1)이 오염될 수 있다. 그에 따라, 제1 박막 트랜지스터(TR1)는 큰 s-팩터를 가질 수 있다.
한편, 제2 액티브층(A2)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성된 이후에 형성되기 때문에, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)의 형성 과정에서 이루어지는 식각에 영향을 받지 않는다. 또한, 제2 액티브층(A2)의 채널부(31)는 제2 게이트 전극(G2)에 의하여 보호되기 때문에, 제2 액티브층(A2)의 채널부(31)에 대한 오염은 제1 액티브층(A1)의 오염보다 적을 수 있다. 그 결과, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 작은 s-팩터를 가질 수 있다.
따라서, 도 12에 도시된 본 발명의 또 다른 일 실시예에 따른 표시장치(600)에 있어서, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터로 사용되고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터로 사용될 수 있다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 박막 트랜지스터들(TR1, TR2)에 대한 단면도이다.
도 13을 참조하면, 도 12와 비교하여, 제2 액티브층(A2)이 이중층 구조를 갖는다. 따라서, 제2 액티브층(A2)의 안정성이 향상될 수 있다. 그 결과, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 작은 s-팩터를 가질 수 있다.
따라서, 도 13에 도시된 본 발명의 또 다른 일 실시예에 따른 표시장치(700)에 있어서, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터로 사용되고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터로 사용될 수 있다.
도 14는 도 13에 도시된 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 근처에서 깊이에 따른 상대적인 이온농도 그래프이다. 도 14에서 "t0"는 도 13에서 층간 절연막(221) 상부 지점에 해당되며, "t1"은 층간 절연막(221)과 제1 액티브층(A1) 경계에 해당되고, "t2"는 제1 액티브층(A1)의 하부 지점에 해당된다. 이온의 농도는 Tof-SIMS에 의하여 측정되었다. TOF-SIMS (Time of Flight Secondary Ion Mass Spectrometry, 비행 시간형 2차 이온 질량분석기)는 일정한 에너지를 갖는 일차 이온을 분석 대상 고체표면에 입사시킨 후 방출되어 나오는 이차이온을 분석하여 재료 표면을 구성하고 있는 조성을 분석하는 장치이다.
도 13의 제1 액티브층(A1)은 IZTO(InZnSnO)계 산화물 반도체 물질로 이루어지며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 구리(Cu)를 포함한다.
도 14를 참조하면, 제1 액티브층(A1)의 제조에 사용된 산화물 반도체 물질은 구리(Cu)를 포함하지 않음에도, 제1 액티브층(A1)이 미량을 구리(Cu)를 포함하는 것으로 분석된다. 제1 액티브층(A1)에 포함된 구리(Cu)는 제1 소스 전극(S1) 및 제1 드레인 전극(D1)으로부터 유래된 것으로 해석된다.
이와 같이, 제1 액티브층(A1)이 보호막 역할을 하는 층을 갖지 않는 경우, 단일막으로 이루어지는 경우, 제1 액티브층(A1)으로 오염물질이 유입되어, 제1 박막 트랜지스터(TR1)의 s-팩터가 증가한다. 이 경우, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터로 사용될 수 있다.
반면, 제1 액티브층(A1)이 제1 산화물 반도체층(A11)과 제2 산화물 반도체층(A12)을 포함하는 다층막 구조를 가져, 메인 채널층 역할을 하는 층(예; 제1 산화물 반도체층, A11)을 보호하는 보호막 역할을 하는 층(예; 제2 산화물 반도체층, A12)을 가지는 경우, 제1 박막 트랜지스터(TR1)는 작은 s-팩터를 가질 수 있다. 이 경우, 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용될 수 있다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소(P)에 대한 회로도이다. 도 15는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 15에 도시된 표시장치(500)의 화소(P)는, 표시소자(710)인 유기발광 다이오드(OLED) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 15를 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 15에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1 노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소(P)에 대한 회로도이다.
도 16에 도시된 표시장치(900)의 화소(P)는, 표시소자(710)인 유기발광 다이오드(OLED) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 16의 화소(P)는 도 15의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 16의 화소 구동부(PDC)는 도 15의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이하, 도 17a 내지 17l을 참조하며, 본 발명의 일 실시예에 따른 표시장치(100)의 제조 방법을 설명한다.
도 17a 내지 17l은 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정에 대한 단면도이다.
도 17a를 참조하면, 기판(210) 상에 게이트 라인(GL), 제1 게이트 전극(G1) 및 차광층(LS)이 형성된다. 제1 게이트 전극(G1)은 게이트 라인(GL)과 일체로 형성된다.
도 17b를 참조하면, 게이트 라인(GL), 제1 게이트 전극(G1) 및 차광층(LS) 상에 제1 게이트 절연막(220)이 형성되고, 제1 게이트 절연막(220) 상에 제1 액티브층(A1) 및 제2 액티브층(A2)이 형성된다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 중첩한다.
제1 액티브층(A1) 및 제2 액티브층(A2)은 산화물 반도체 물질에 의하여 형성될 수 있다. 예를 들어, 제1 액티브층(A1) 및 제2 액티브층(A2)은 제1 산화물 반도체층(A11, A21) 및 제1 산화물 반도체층(A11, A21) 상에 형성된 제2 산화물 반도체층(A12, A22)을 포함한다.
도 17c를 참조하면, 서로 이격되어, 제1 액티브층(A1)과 각각 연결된 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성된다. 또한, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 함께 데이터 라인(DL) 및 구동 전원 라인(PL)이 제1 게이트 절연막(220) 상에 형성된다.
다음, 도 17d 내지 17h를 참조하면, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 커패시터 전극(C11), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 제2 게이트 절연막(230)이 형성되고, 제2 게이트 절연막(230) 상에 제2 게이트 전극(G2)이 형성되고, 제2 액티브층(A2)이 선택적으로 도체화된다.
구체적으로, 도 17를 참조하면, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 커패시터 전극(C11), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 제2 게이트 절연막(230)이 형성되고, 제2 게이트 절연막(230) 상에 도전성 물질층(310)이 형성된다.
도전성 물질층(310)은 제2 게이트 전극(G2) 형성용 물질로 이루어질 수 있다. 도전성 물질층(310)은, 예를 들어, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 도전성 물질층(310)은 물리적 성질이 다른 적어도 두 개 이상의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
또한, 도전성 물질층(310) 상에 포토레지스트층(510)이 배치되고, 포토레지스트층(510) 상에 하프톤 마스크(610)가 배치된다. 하프톤 마스크(610)는 차광부(611), 투광부(612) 및 반투광부(613)를 포함한다.
하프톤 마스크(610)는 포토레지스트층(510)과 이격되어 배치되며, 하프톤 마스크(610)를 통하여 광(L1)이 조사되어 포토레지스트층(510)에 대한 선택적 노광이 이루어진다.
도 17e를 참조하면, 선택적으로 노광된 포토레지스트층(510)이 현상되어 복수의 포토레지스트 패턴(511, 512)이 형성되고, 포토레지스트 패턴(511, 512)을 마스크로 이용하는 식각에 의해, 도전성 물질층(310)이 패터닝되어 제2 게이트 전극(G2) 및 상부 게이트 전극(G12)이 형성된다.
제2 게이트 전극(G2)은 제2 액티브층(A2)과 적어도 일부 중첩한다.
상부 게이트 전극(G12)은 제1 액티브층(A2)과 중첩한다. 상부 게이트 전극(G12)은, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)으로부터 노출된 제1 액티브층(A2)의 채널 영역을 커버하여 채널 영역을 보호할 수 있다.
또한, 도 17e를 참조하면, 제2 게이트 전극(G2), 상부 게이트 전극(G12) 및 포토레지스트 패턴(511, 512)을 마스크로 하여 제2 액티브층(A2)이 선택적으로 도체화된다. 제1 액티브층(A2)은 상부 게이트 전극(G12) 및 포토레지스트 패턴(512)에 의하여 보호되기 때문에 도체화되지 않는다.
제2 액티브층(A2)이 선택적으로 도체화하는 단계는, 도펀트를 도핑하는 단계를 포함할 수 있다.
예를 들어, 도펀트를 이용하는 도핑에 의하여 제2 액티브층(A2)의 일부가 도체화될 수 있다. 도핑된 영역이 도체화되어 도체화부(32, 33)가 형성된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다. 그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 드라이 에치, 플라즈마 처리 또는 광조사에 의하여 제2 액티브층(A2)이 선택적으로 도체화될 수도 있다.
도 17f를 참조하면, 포토레지스트 패턴(511, 512)이 애싱(ashing)되어, 제2 게이트 전극(G2) 상의 포토레지스트 패턴(511)만 남고, 상부 게이트 전극(G12) 상의 포토레지스트 패턴(512)은 모두 제거된다. 그 결과, 상부 게이트 전극(G12)이 노출된다.
도 17g를 참조하면, 추가 식각에 의하여 상부 게이트 전극(G12)이 제거된다.
도 17h를 참조하면, 추가 애싱(ashing)에 의하여 제2 게이트 전극(G2) 상부의 포토레지스트 패턴(511)이 제거된다.
도 17i를 참조하면, 제2 게이트 전극(G2) 상에 패시베이션층(240)이 형성되고, 패시베이션층(240) 상에 제1 연결 전극(BR1), 제2 연결 전극(BR2) 및 제2 커패시터 전극(C12)이 형성된다.
제1 연결 전극(BR1)은 제1 드레인 전극(D1)과 제2 게이트 전극(G2)을 연결한다. 제1 드레인 전극(D1)과 제2 게이트 전극(G2)의 연결을 위해, 패시베이션층(240)에 제1 콘택홀(H1)이 형성되고, 패시베이션층(240)과 제2 게이트 절연막(230)에 제2 콘택홀(H2)이 형성된다. 제1 연결 전극(BR1)은 제1 콘택홀(H1)을 통해 제1 드레인 전극(DL)과 접촉하며, 제2 콘택홀(H2)을 통해 제2 게이트 전극(A2)과 접촉한다.
제2 연결 전극(BR2)은 구동 전원 라인(PL)과 제2 액티브층(A2)을 연결한다. 구동 전원 라인(PL)과 제2 액티브층(A2)의 연결을 위하여 제4 콘택홀(H4) 및 제5 콘택홀(H5)이 형성된다. 제2 연결 전극(BR3)은 제4 콘택홀(H4)을 통해 제2 액티브층(A2)의 드레인 영역(33)과 접촉하고, 제5 콘택홀(H5)을 통해 구동 전원 라인(PL)과 접촉한다.
제2 커패시터 전극(C12)은 제3 콘택홀(H3)을 통하여, 제2 액티브층(A2)의 소스 영역(32)과 접촉한다. 제2 커패시터 전극(C12)은 제1 커패시터 전극(C11)과 적어도 일부 중첩한다.
도 17j를 참조하면, 제1 연결 전극(BR1), 제2 연결 전극(BR2) 및 제2 커패시터 전극(C12) 상에 보호층(250)이 형성되고, 보호층(250) 상에 표시소자(710)의 제1 전극(711)이 형성된다. 표시소자(710)의 제1 전극(711)은 제6 콘택홀(H6)을 통하여 제2 커패시터 전극(C12)과 연결됨으로써, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다.
도 17k를 참조하면, 제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시소자(710)의 발광 영역을 정의한다.
도 17l을 참조하면, 제1 전극(711) 상에 발광층(712)이 배치되고, 발광층(712) 상에 제2 전극(713)이 배치된다. 여기서, 발광층(712)은 유기물을 포함하는 유기 발광층이다, 그에 따라, 표시소자(710)가 완성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210: 기판 220: 제1 게이트 절연막
221: 층간 절연막 230: 제2 게이트 절연막
250: 보호층 710: 표시소자
711: 제1 전극 712: 발광층
713: 제2 전극
DL: 데이터 라인 PL: 구동 전원 라인
A1, A2: 액티브층 G1, G2: 게이트 전극
S1, S2: 소스 전극 D1, D2: 드레인 전극

Claims (15)

  1. 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자;를 포함하며,
    상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 기판 상의 제1 게이트 전극; 및
    상기 제1 게이트 전극과 이격되어, 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층;을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 기판 상의 제2 액티브층; 및
    상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극;을 포함하고,
    상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질을 포함하고,
    상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터보다 작은 s-팩터를 갖는, 표시장치.
  2. 제1항에 있어서, 상기 제1 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치.
  3. 제1항에 있어서, 상기 제1 박막 트랜지스터는,
    상기 제1 액티브층 상의 상부 게이트 전극을 더 포함하는, 표시장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되고,
    상기 제2 액티브층은 상기 기판과 상기 제2 게이트 전극 사이에 배치된, 표시장치.
  5. 제1항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 동일층에 배치된, 표시장치.
  6. 제1항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 서로 다른 층에 배치된, 표시장치.
  7. 제1항에 있어서,
    상기 제1 박막 트랜지스터는 스위칭 트랜지스터이고, 상기 제2 박막 트랜지스터는 구동 트랜지스터인, 표시장치.
  8. 상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자;를 포함하며,
    상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는, 상기 기판 상의 제1 게이트 전극 및 상기 제1 게이트 전극 상의 제1 액티브층을 포함하고,
    상기 제2 박막 트랜지스터는, 상기 기판 상의 제2 액티브층 및 상기 제2 액티브층 상의 제2 게이트 전극을 포함하고,
    상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질을 포함하고,
    상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터보다 큰 s-팩터를 갖는, 표시장치.
  9. 제8항에 있어서, 상기 제2 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치.
  10. 제8항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 서로 다른 층에 배치된, 표시장치.
  11. 제1항에 있어서,
    상기 제1 박막 트랜지스터는 구동 트랜지스터이고, 상기 제2 박막 트랜지스터는 스위칭 트랜지스터인, 표시장치.
  12. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층을 형성하는 단계;
    상기 기판 상에 상기 제1 액티브층과 이격된 제2 액티브층을 형성하는 단계;
    서로 이격되어, 상기 제1 액티브층과 각각 연결된 제1 소스 전극과 제1 드레인 전극을 형성하는 단계;
    상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 형성하는 단계;
    상기 제2 액티브층을 선택적으로 도체화하는 단계; 및
    서로 이격되어, 상기 제1 액티브층과 연결된 제1 소스 전극과 제1 드레인 전극을 형성하는 단계;를 포함하며,
    상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질에 의하여 형성되는, 표시장치의 제조방법.
  13. 제12항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치의 제조방법.
  14. 제12항에 있어서,
    상기 제1 액티브층을 형성하는 단계와 상기 제2 액티브층을 형성하는 단계는 동시에 이루어지는, 표시장치의 제조방법.
  15. 제14항에 있어서,
    상기 제1 액티브층을 형성하는 단계와 상기 제2 액티브층을 형성하는 단계는, 하프톤 마스크를 이용하는 패터닝을 포함하는, 표시장치의 제조방법.
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