KR20210001739A - 박막 트랜지스터 기판, 표시장치 및 박막 트랜지스터 기판의 제조방법 - Google Patents

박막 트랜지스터 기판, 표시장치 및 박막 트랜지스터 기판의 제조방법 Download PDF

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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 액티브층, 상기 제1 액티브층과 이격되어 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상의 제1 절연막 및 상기 제1 절연막 상의 제2 절연막을 포함하며, 상기 제1 절연막은 열처리 홀을 가지며, 상기 열처리 홀은 상기 제2 절연막 형성 물질로 채워진 박막 트랜지스터 기판을 제공한다. 본 발명의 일 실시예는 또한, 상기 박막 트랜지스터를 포함하는 표시장치 및 상기 박막 트랜지스터의 제조방법을 제공한다.

Description

박막 트랜지스터 기판, 표시장치 및 박막 트랜지스터 기판의 제조방법{THIN FILM TRNASISTOR SUBSTRATE, DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE THIN FILM TRNASISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 관한 것으로, 보다 구체적으로, 서로 다른 층에 배치된 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판 및 이러한 박막 트랜지스터 기판을 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(110) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
따라서, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 단점을 보완하고, 각각의 장점을 최대한 활용하고자 하는 연구가 진행되고 있다.
본 발명의 일 실시예는, 서로 다른 층에 배치된 다결정 실리콘 박막 트랜지스터와 산화물 반도체 박막 트랜지스터를 포함하는 박막 트랜지스터 기판에 있어서, 어느 한 박막 트랜지스터에 대한 열처리에 의해 다른 박막 트랜지스터가 손상되는 것을 방지할 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 일 실시예는, 서로 다른 층에 배치된 다결정 실리콘 박막 트랜지스터와 산화물 반도체 박막 트랜지스터를 포함하는 박막 트랜지스터 기판에 있어서, 다결정 실리콘 박막 트랜지스터에 대한 열처리에 의해 산화물 반도체 박막 트랜지스터가 손상되는 것을 방지할 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 일 실시예는, 박막 트랜지스터의 열처리 효율을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 상기와 같은 박막 트랜지스터 기판을 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 액티브층, 상기 제1 액티브층과 이격되어 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상의 제1 절연막 및 상기 제1 절연막 상의 제2 절연막을 포함하며, 상기 제1 절연막은 열처리 홀을 가지며, 상기 열처리 홀은 상기 제2 절연막 형성 물질로 채워진, 박막 트랜지스터 기판을 제공한다.
상기 제1 액티브층은 채널부 및 도체화부를 포함하며, 상기 열처리 홀은 상기 도체화부와 적어도 일부 중첩할 수 있다.
상기 도체화부는 상기 열처리 홀을 통하여 상기 제2 절연막과 접촉할 수 있다,
상기 도체화부는 상기 제2 절연막과 접촉하지 않을 수 있다.
상기 열처리 홀은 상기 제1 액티브층과 중첩하지 않을 수 있다.
상기 열처리 홀과 상기 제1 액티브층의 이격 거리는, 평면상으로 5㎛ 이하이다.
상기 박막 트랜지스터 기판은, 상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치된 제1 게이트 절연막을 포함하며, 상기 열처리 홀은 상기 게이트 절연막을 관통할 수 있다.
상기 박막 트랜지스터 기판은, 상기 제1 액티브층 상의 제1 게이트 절연막을 포함하며, 상기 열처리 홀은 상기 게이트 절연막을 관통하지 않을 수 있다.
상기 박막 트랜지스터 기판은, 상기 제2 절연막 상에 배치되며 제1 콘택홀을 통해 상기 제1 액티브층과 연결된 제1 소스 전극 및 상기 제1 소스 전극과 이격되어 상기 제2 절연막 상에 배치되며 제2 콘택홀을 통해 상기 제1 액티브층과 연결된 제1 드레인 전극을 더 포함할 수 있다.
상기 제1 콘택홀 및 상기 제2 콘택홀 중 적어도 하나는 상기 열처리 홀과 적어도 일부 중첩할 수 있다.
상기 제1 콘택홀 및 상기 제2 콘택홀은 상기 열처리 홀과 중첩하지 않을 수 있다.
상기 제1 액티브층은 실리콘 반도체 물질을 포함한다.
상기 박막 트랜지스터 기판은, 상기 제2 절연막 상의 제2 액티브층을 더 포함하며, 상기 제2 액티브층은 산화물 반도체 물질을 포함한다.
상기 제2 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 제2 액티브층 상의 제3 절연막, 상기 제3 절연막 상에 배치되며 제1 액티브층과 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격되어 상기 제3 절연막 상에 배치되며 상기 제1 액티브층과 연결된 제1 드레인 전극, 상기 제3 절연막 상에 배치되며 제2 액티브층과 연결된 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 상기 제3 절연막 상에 배치되며 상기 제2 액티브층과 연결된 제2 드레인 전극을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 제1 액티브층, 상기 제1 액티브층과 이격되어 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상의 제1 절연막, 상기 제1 절연막 상의 제2 절연막, 상기 제2 절연막 상의 제2 액티브층, 상기 제2 액티브층과 이격되어 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극 및 상기 제1 액티브층과 연결된 화소 전극을 포함하며, 상기 제1 절연막은 열처리 홀을 가지며, 상기 열처리 홀은 상기 제2 절연막 형성 물질로 채워진, 표시장치를 제공한다.
상기 열처리 홀은 상기 제1 액티브층과 중첩하지 않을 수 있다.
상기 제1 액티브층은 채널부 및 도체화부를 포함하며, 상기 열처리 홀은 상기 도체화부와 적어도 일부 중첩할 수 있다.
상기 제1 액티브층은 실리콘 반도체 물질을 포함한다.
상기 제2 액티브층은 산화물 반도체 물질을 포함한다.
상기 표시장치는, 상기 기판 상에 배치되며, 적어도 하나의 박막 트랜지스터를 포함하는 게이트 드라이버를 더 포함하며, 상기 게이트 드라이버에는 상기 열처리 홀이 형성되어 있지 않을 수 있다.
본 발명의 또 다른 일 실시예는, 기판 상에 제1 액티브층을 형성하는 단계, 상기 제1 액티브층 상에 상기 제1 액티브층과 이격된 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막에 열처리 홀을 형성하는 단계, 상기 제1 액티브층을 열처리 하는 단계 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는, 박막 트랜지스터 기판의 제조방법을 제공한다.
상기 제1 액티브층은 실리콘 반도체 물질에 의해 형성된다.
상기 박막 트랜지스터 기판의 제조방법은 상기 제2 절연막 상에 제2 액티브층을 형성하는 단계를 포함하며, 상기 제2 액티브층은 산화물 반도체 물질에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 열처리 홀이 형성된 후 산화물 반도체층이 형성되기 전에 실리콘 반도체층에 대한 열처리가 진행 되기 때문에, 실리콘 반도체층에 대한 열처리 과정에서 산화물 반도체가 손상되는 것이 방지된다. 그에 따라, 산화물 박막 트랜지스터의 특성이 유지될 수 있다. 또한, 실리콘 박막 트랜지스터는 열처리에 의해 높은 s-팩터(s-factor)를 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 실리콘 박막 트랜지스터와 산화물 반도체 박막 트랜지스터가 서로 다른 층에 배치되기 때문에 박막 트랜지스터 기판의 집적도가 향상될 수 있다.
이러한 박막 트랜지스터 기판을 사용하는 경우 높은 해상도를 갖는 표시장치가 제조될 수 있으며, 표시장치의 표시 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 10은 쉬프트 레지스트에 대한 개략도이다.
도 11은 도 9의 어느 한 화소에 대한 회로도이다.
도 12는 도 11의 화소에 대한 평면도이다.
도 13은 도 2의 I-I'를 따라 자른 단면도이다.
도 14는 s-팩터를 비교하는 그래프이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 17a 내지 17d는 표시장치의 제조공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 기판(110), 기판(110) 상의 제1 액티브층(130), 제1 액티브층(130)과 이격되어 제1 액티브층(130)과 적어도 일부 중첩하는 제1 게이트 전극(140), 제1 게이트 전극(140) 상의 제1 절연막(151) 및 제1 절연막(151) 상의 제2 절연막(152)을 포함한다. 제1 절연막은 열처리 홀(HH1)을 가지며, 열처리 홀(HH1)은 제2 절연막(152) 형성 물질로 채워진다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 보다 상세히 설명한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 제1 액티브층(130)을 보호하며, 평탄화 특성을 가져 기판(110)의 상부를 평탄화할 수 있다. 버퍼층(120)은 생략될 수도 있다.
또한, 기판(110) 상에 광차단층(미도시)이 배치될 수 있다. 광차단층(미도시)은 제1 액티브층(130)과 중첩하도록 배치되어, 기판(110)으로 입사되는 광을 차단함으로써 액티브층(230)을 보호할 수 있다.
제1 액티브층(130)은 기판(110) 상의 버퍼층(120) 상에 배치된다. 본 발명의 일 실시예에 따르면 제1 액티브층(130)은 실리콘 반도체 물질을 포함한다. 예를 들어, 제1 액티브층(130)은 다결정 실리콘 반도체층이다.
도 1을 참조하면, 제1 액티브층(130)은 채널부(131) 및 도체화부(132, 133)을 포함한다. 도체화부(132, 133)는 반도체층에 대한 도체화에 의하여 형성될 수 있다. 반도체층에 대한 도체화 방법으로 공지의 방법들이 적용될 수 있다. 예를 들어, 실리콘 반도체 물질에 이온 또는 3A족(13족) 원소 또는 5A족(15족) 원소가 도핑되어, 도체화부(132, 133)가 형성될 수 있다.
제1 액티브층(130) 상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(141)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 게이트 절연막(141)은 제1 액티브층(130)의 일부분 상에 배치될 수도 있고, 제1 액티브층(130)을 포함하는 기판(110) 상의 전체 면에 배치될 수도 있다. 도 1은 제1 게이트 절연막(141)이 기판(110) 상의 전체 면에 배치된 구성을 예시하고 있다.
제1 게이트 전극(140)은 제1 게이트 절연막(141) 상에 배치된다. 제1 게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 게이트 전극(140)은 제1 액티브층(130)의 채널부(131)와 중첩한다.
구체적으로, 제1 액티브층(130)의 채널부(131)는 제1 게이트 전극(140)과 중첩하고, 도체화부(132, 133)는 제1 게이트 전극(140)과 중첩하지 않을 수 있다. 도체화부(132, 133)의 일부가 제1 게이트 전극(140)과 중첩할 수도 있다. 도체화부(132, 133) 중 어느 하나는 소스 영역(132)이 되고, 다른 하나는 드레인 영역(133)이 될 수 있다. 경우에 따라, 소스 영역(132)이 소스 전극 역할을 할 수도 있고, 드레인 영역(133)이 드레인 전극 역할을 할 수도 있다.
제1 게이트 전극(140) 상에 제1 패시베이션 층(142)이 배치된다. 제1 패시베이션 층(142)은 제1 게이트 전극(140) 및 제1 액티브층(130)을 보호한다. 제1 패시베이션 층(142)은 생략될 수도 있다.
제1 패시베이션 층(142) 상에 제1 절연막(151)이 배치된다.
제1 절연막(151)은 절연물질로 이루어진다. 제1 절연막(151)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 제1 절연막(151)은 실리콘 산화물(SiOx)를 포함할 수 있다.
제1 절연막(151)은 열처리 홀(HH1)을 갖는다. 열처리 홀(HH1)은 제1 액티브층(130)과 중첩하여 배치되거나 인접하여 배치된다. 열처리 홀(HH1)은 제1 액티브층(130)에 대한 열처리 공정 전에 형성되어, 제1 액티브층(130)에 대한 열처리 효율을 향상시킨다.
또한, 열처리 홀(HH1)은 제1 액티브층(130)에 대한 열처리 과정에서 기체의 배출 효율을 향상시킨다. 예를 들어, 열처리 과정에서, 제1 게이트 절연막(141), 제1 패시베이션 층(142) 또는 제1 절연막(151)으로부터 기체가 발생될 수 있는데, 열처리 홀(HH1)은 이러한 기체의 배출 효율을 향상시킨다.
제1 절연막(151)에 열처리 홀(HH1)을 형성한 후 제1 액티브층(130)을 열처리하는 경우, 제1 액티브층(130)을 포함하는 박막 트랜지스터의 s-팩터(s-factor)가 증가된다. 예를 들어, 열처리 홀(HH1) 형성 후 열처리된 제1 액티브층(130)을 포함하는 박막 트랜지스터는 0.4 이상의 s-팩터(s-factor)를 가질 수 있다(도 14 참조).
s-팩터(sub-threshold swing: s-factor)는, 박막 트랜지스터의 게이트 전압(Gate Voltage)에 대한 드레인-소스 전류의 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터(s-factor)가 커지면, 박막 트랜지스터의 문턱전압(Vth) 구간에서 드레인-소스 전류 변화율(그래프의 기울기)이 작아진다. 그에 따라, 게이트 전압 조절을 통한 드레인-소스 전류의 조절이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에 있어서, 화소의 계조는 드레인-소스 전류의 크기를 조절하는 것에 의하여 제어될 수 있다. 유기발광 표시장치의 화소를 구동하는 구동 박막 트랜지스터(driving TFT)의 s-팩터(s-factor)가 커지는 경우, 드레인-소스 전류의 크기를 조절하는 것이 용이해지며, 그에 따라 화소의 계조 제어 역시 용이해진다.
본 발명의 일 실시예에 따른 제1 액티브층(130)을 포함하는 박막 트랜지스터는 큰 s-팩터(s-factor) 가져, 표시장치의 구동 박막 트랜지스터(driving TFT)로 사용될 수 있다.
도 1을 참조하면, 열처리 홀(HH1)은 제1 액티브층(130)의 도체화부(132, 133)와 적어도 일부 중첩한다. 또한, 열처리 홀(HH1)은 제1 절연막(151) 뿐만 아니라 제1 패시베이션 층(142)과 제1 게이트 절연막(141)을 관통할 수도 있다.
도 1을 참조하면, 도체화부(132, 133)와 적어도 일부는 제1 게이트 절연막(141), 제1 패시베이션 층(142) 및 제1 절연막(151)으로부터 노출된다.
제1 절연막(151) 상에 제2 절연막(152)이 배치된다. 제2 절연막(152)은 절연물질로 이루어진다. 제2 절연막(152)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 제2 절연막(152)은 제1 절연막(151)과 동일 물질로 이루어질 수도 있고, 다른 물질로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 열처리 홀(HH1)은 제2 절연막(152) 형성 물질로 채워진다. 열처리 홀(HH1)은 전기적인 역할을 하지 않는다.
도 1을 참조하면, 제1 액티브층(130)의 도체화부(132, 133)는 열처리 홀(HH1)을 통하여 제2 절연막(152)과 접촉할 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복 설명을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
본 발명의 다른 일 실시에에 따르면, 열처리 홀(HH2)은 제1 액티브층(130)과 중첩하지 않는다. 보다 구체적으로, 열처리 홀(HH2)은 제1 액티브층(130)의 도체화부(132, 133)와 중첩하지 않는다.
도 2를 참조하면, 열처리 홀(HH2)은 제1 액티브층(130)과 이격되어 있다. 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리(d)는 제1 액티브층(130)을 포함하는 소자의 크기 및 용도에 따라 달라질 수 있다.
본 발명의 실시예들에 있어서, 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리(d)는 평면상의 이격 거리로, 평면상에서 열처리 홀(HH2)의 가장자리와 제1 액티브층(130) 가장자리 사이의 최단 거리로 정의된다.
열처리 홀(HH2)과 제1 액티브층(130) 사이의 거리가 가까울수록 제1 액티브층(130)에 대한 열처리 효율 및 제1 액티브층(130)과 인접한 층들에서 발생되는 기체 배출에 유리다. 열처리 홀(HH2)과 제1 액티브층(130)이 이격되어 있더라도, 이격 거리(d)가 과도하게 크지 않은 경우, 열처리 홀(HH2)에 의해 제1 액티브층(130)에 대한 열처리 효율 및 기체 배출 효율이 향상될 수 있다. 그러나, 열처리 홀(HH2)과 제1 액티브층(130) 사이의 이격 거리(d)가 지나치게 큰 경우, 열처리 홀(HH2)에 의한 제1 액티브층(130)에 대한 열처리 효율 향상 효과 및 기체 배출 효율 향상 효과가 미미하거나 그러한 효과가 나타나지 않을 수도 있다.
이러한 사항들을 고려하여, 본 발명의 다른 일 실시에에 따르면, 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리(d)는, 평면상으로 5㎛ 이하로 설계될 수 있다. 예를 들어, 화소의 크기가 30㎛ x 20㎛ 내지 65㎛ x 40㎛인 경우, 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리(d)가, 평면상으로 5㎛ 이하가 되도록 할 수 있다. 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리(d)가 상기와 같은 범위일 때, 제1 액티브층(130)에 대한 열처리 효율 및 기체 효율이 향상되어, 열처리 후 제1 액티브층(130)을 포함하는 박막 트랜지스터의 s-팩터가 충분히 커질 수 있다. 화소의 크기 및 열처리 후 s-팩터 증가의 효율성을 고려하여, 열처리 홀(HH2)과 제1 액티브층(130)의 이격 거리는, 평면상으로 2㎛ 이하로 설계될 수도 있다. 한편, 열처리 홀(HH2)과 제1 액티브층(130) 사이의 거리가 가까워져, 열처리 홀(HH2)과 제1 액티브층(130)이 중첩하는 경우, 이들 사이의 이격 거리(d)를 0㎛라 한다.
도 2를 참조하면, 열처리 홀(HH2)은 제1 절연막(151), 제1 패시베이션 층(142) 및 제1 게이트 절연막(141)을 관통하여 형성된다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 열처리 홀(HH2)이 관통하는 층은 필요에 따라 달라질 수 있다.
또한, 도 2를 참조하면, 열처리 홀(HH2)이 제1 액티브층(130)과 중첩하지 않기 때문에, 도체화부(132, 133)는 제1 게이트 절연막(141), 제1 패시베이션 층(142) 및 제1 절연막(151)으로부터 노출되지 않으며, 제2 절연막(152)과 접촉하지 않는다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)은 복수의 열처리 홀(HH1, HH2)를 갖는다. 열처리 홀(HH1, HH2) 중 하나는 제1 액티브층(130)의 도체화부(132, 133)과 중첩하고, 다른 하나는 제1 액티브층(130)과 중첩하지 않는다. 편의상, 제1 액티브층(130)의 도체화부(132, 133)와 중첩하는 열처리 홀을 제1 열처리 홀(HH1)이라 하고, 중첩하지 않는 열처리 홀을 제2 열처리 홀(HH2)라 한다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)은, 제1 액티브층(130)의 도체화부(132, 133)와 중첩하는 제3 열처리 홀(HH3) 및 제1 액티브층(130)과 중첩하지 않는 제4 열처리 홀(HH4)을 갖는다.
도 4를 참조하면, 제3 열처리 홀(HH3) 및 제4 열처리 홀(HH4)은 제1 게이트 절연막(141)을 관통하지 않는다. 제3 열처리 홀(HH3)은 제1 액티브층(130)의 도체화부(132, 133)와 중첩하지만, 제1 게이트 절연막(141)을 관통하지 않기 때문에, 제1 액티브층(130)의 도체화부(132, 133)는 제2 절연막(152)과 접촉하지 않는다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)은, 제2 절연막(152) 상에 배치되며 제1 콘택홀(CH1)을 통해 제1 액티브층(130)과 연결된 제1 소스 전극(161), 및 제1 소스 전극(161)과 이격되어 제2 절연막(152) 상에 배치되며 제2 콘택홀(CH2)을 통해 제1 액티브층(130)과 연결된 제1 드레인 전극(162)을 더 포함한다.
구체적으로, 도 5에 도시된 박막 트랜지스터 기판(500)은 도 3에 도시된 박막 트랜지스터 기판(300)과 비교하여, 제1 평탄화막(155), 제1 소스 전극(161) 및 제1 드레인 전극(162)을 더 포함한다.
제1 평탄화막(155)은 제2 절연막(152) 상에 배치되어, 제2 절연막(152)의 상부를 평탄화한다. 제1 평탄화막(155)은 절연물질로 이루어질 수 있다.
제1 소스 전극(161)은 제2 절연막(152) 상의 제1 평탄화막(155) 상에 배치되며, 제1 콘택홀(CH1)을 통해 제1 액티브층(130)와 연결된다. 보다 구체적으로, 제1 소스 전극(161)은 제1 액티브층(130)의 제1 도체화부(132)와 연결된다. 제1 소스 전극(161)과 연결된 제1 도체화부(132)를 소스 연결부라 할 수 있다.
제1 드레인 전극(162)은 제2 절연막(152) 상의 제1 평탄화막(155) 상에 배치되며, 제2 콘택홀(CH2)을 통해 제1 액티브층(130)와 연결된다. 제1 드레인 전극(162)은 제1 소스 전극(161)과 이격되어 제1 액티브층(130)의 제2 도체화부(133)와 연결된다. 제1 드레인 전극(162)과 연결된 제2 도체화부(133)를 드레인 연결부라 할 수 있다.
제1 콘택홀(CH1) 및 제2 콘택홀(CH2)은 열처리 홀(HH1, HH2)과 중첩할 수도 있고 중첩하지 않을 수도 있다. 도 5에, 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)이 열처리 홀(HH1, HH2)과 중첩하지 않는 구성이 개시되어 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)의 단면도이다.
도 6에 도시된 박막 트랜지스터 기판(600)은 도 4에 도시된 박막 트랜지스터 기판(400)과 비교하여, 제1 평탄화막(155), 제1 소스 전극(161) 및 제1 드레인 전극(162)을 더 포함한다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)에 있어서, 제1 콘택홀(CH1) 및 제2 콘택홀(CH2) 중 적어도 하나는 열처리 홀(HH3, HH4)과 적어도 일부 중첩한다. 도 6을 참조하면, 제1 콘택홀(CH1)은 제3 열처리 홀(HH3)와 일부 중첩한다.
그러나, 본 발명의 또 다른 일 실시예가 도 6에 도시된 구성으로 한정되는 것은 아니며, 제1 콘택홀(CH1)이 제3 열처리 홀(HH3)의 전부와 중첩할 수도 있다. 예를 들어, 평면상으로, 제1 콘택홀(CH1)에 의하여 정의되는 영역 내에 제3 열처리 홀(HH3)이 위치할 수 있다. 또는, 평면상으로, 제3 열처리 홀(HH3)에 의하여 정의되는 영역 내에 제1 콘택홀(CH1)이 위치할 수도 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)은, 제2 절연막(152) 상의 제2 액티브층(170), 및 제2 액티브층(170)과 이격되어 제2 액티브층(170)과 적어도 일부 중첩하는 제2 게이트 전극(180)을 포함한다.
또한, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)은, 제2 게이트 전극(180) 상의 제3 절연막(191)을 더 포함하며, 제3 절연막(191) 상의 제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(185) 및 제2 드레인 전극(186)을 더 포함한다.
먼저, 도 7에 도시된 박막 트랜지스터 기판(700)은, 도 3에 도시된 박막 트랜지스터 기판(300)과 비교하여, 제1 평탄화막(155) 및 제1 평탄화막(155) 상의 제2 액티브층(170) 더 포함한다.
제1 평탄화막(155)은 제2 절연막(152) 상에 배치되어, 제2 절연막(152)의 상부를 평탄화한다.
제2 액티브층(170)은 제1 평탄화막(155) 상에 배치되며, 산화물 반도체 물질을 포함한다. 제2 액티브층(170)은 산화물 반도체층이다.
제2 액티브층(170)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제2 액티브층(170)이 만들어질 수도 있다.
도 7을 참조하면, 제2 액티브층(170)은 채널부(171) 및 도체화부(172, 173)을 포함한다. 도체화부(172, 173)는 산화물 반도체층에 대한 부분적인 도체화에 의하여 형성될 수 있다. 산화물 반도체층에 대한 도체화 방법으로 공지의 방법들이 적용될 수 있다.
제2 액티브층(170) 상에 제2 게이트 절연막(181)이 배치된다. 제2 게이트 절연막(181)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(181)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제2 게이트 절연막(181)은 제2 액티브층(170)의 일부분 상에 배치될 수도 있고, 제2 액티브층(170)을 포함하는 기판(110) 상의 전체 면에 배치될 수도 있다.
제2 게이트 전극(180)은 제2 게이트 절연막(181) 상에 배치된다. 제2 게이트 전극(180)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제2 게이트 전극(180)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제2 게이트 전극(180)은 제2 액티브층(170)의 채널부(171)와 중첩한다.
제2 게이트 전극(180)과 중첩하지 않는 제2 액티브층(170)의 도체화부(172, 173) 중 어느 하나는 소스 영역(172)이 되고, 다른 하나는 드레인 영역(173)이 될 수 있다. 경우에 따라, 소스 영역(172)이 소스 전극 역할을 할 수도 있고, 드레인 영역(173)이 드레인 전극 역할을 할 수도 있다.
제2 게이트 전극(180) 상에 제2 패시베이션 층(182)이 배치된다. 제2 패시베이션 층(182)은 제2 게이트 전극(180) 및 제2 액티브층(170)을 보호한다. 제2 패시베이션 층(182)은 생략될 수도 있다.
제2 패시베이션 층(182) 상에 제3 절연막(191)이 배치된다. 제3 절연막(191)은 절연물질로 이루어진다. 제3 절연막(191)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
제3 절연막(191) 상에 제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(185) 및 제2 드레인 전극(186)이 배치된다.
제1 소스 전극(161)은 제1 콘택홀(CH1)을 통해 제1 액티브층(130)과 연결되고, 제1 드레인 전극(162)은 제2 콘택홀(CH2)을 통해 제1 액티브층(130)과 연결된다. 제1 액티브층(130), 제1 게이트 전극(140), 제1 소스 전극(161) 및 제1 드레인 전극(162)은 제1 박막 트랜지스터(TR1)를 구성한다.
제2 소스 전극(185)은 제3 콘택홀(CH3)을 통해 제3 액티브층(170)과 연결된다. 제2 드레인 전극(186)은 제2 소스 전극(185)과 이격되어, 제4 콘택홀(CH4)을 통해 제2 액티브층(170)과 연결된다. 제2 액티브층(170), 제2 게이트 전극(180), 제2 소스 전극(185) 및 제2 드레인 전극(186)은 제2 박막 트랜지스터(TR2)를 구성한다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 실리콘 반도체 물질을 포함하며, 제2 액티브층(170) 형성 전에 열처리된다. 제1 액티브층(130)에 대한 열처리는 열처리 홀(HH1, HH2)을 형성된 후 이루어지며, 그에 따라 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)가 증가된다.
제2 액티브층(170)은 산화물 반도체 물질을 포함하며, 제1 액티브층(130)의 열처리 과정에서 인가되는 열의 영향을 받지 않는다. 산화물 반도체층으로 이루어진 제2 액티브층(170)을 포함하는 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 작은 s-팩터(s-factor)를 갖는다.
제1 박막 트랜지스터(TR1)가 상대적으로 큰 s-팩터(s-factor)를 가지기 때문에, 제1 박막 트랜지스터(TR1)를 이용하는 경우, 게이트 전압 조절을 통한 드레인-소스 전류의 조절이 용이해진다. 따라서, 제1 박막 트랜지스터(TR1)는 전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치의 구동 박막 트랜지스터(driving TFT)로 사용될 수 있다.
제2 박막 트랜지스터(TR2)는 작은 s-팩터(s-factor)를 가져, 우수한 스위칭 특성을 갖는다. 따라서, 제2 박막 트랜지스터(TR2)는 표시장치의 스위칭 박막 트랜지스터(switching TFT)로 사용될 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(800)의 단면도이다. 도 8을 참조하면, 제2 액티브층(170)이 다층 구조를 갖는다.
도 8에 있어서, 제2 박막 트랜지스터(TR2)의 제2 액티브층(170)은 제1 산화물 반도체층(170a) 및 제1 산화물 반도체층(170a) 상의 제2 산화물 반도체층(170b)을 포함한다. 제1 산화물 반도체층(170a)과 제2 산화물 반도체층(170b)은 동일한 산화물 반도체 물질을 포함할 수도 서로 다른 산화물 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(170a)은 제2 산화물 반도체층(170b)을 지지한다. 따라서, 제1 산화물 반도체층(170a)을 "지지층"이라고도 한다. 메인 채널은 제2 산화물 반도체층(170b)에 형성된다. 따라서, 제2 산화물 반도체층(170b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널이 제1 산화물 반도체층(170a)에 형성될 수도 있다.
제1 산화물 반도체층(170a) 및 제2 산화물 반도체층(170b)을 포함하는 반도체층의 구조를 바이 레이어(bi-layer) 구조 라고도 한다. 본 발명의 또 다른 일 실시예에 따른 제2 액티브층(A2)은, 제1 산화물 반도체층(170a) 및 제2 산화물 반도체층(170b)을 포함하는 바이 레이어(bi-layer) 구조를 갖는다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는, 도 9에 도시된 바와 같이, 표시패널(210), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
표시패널(210)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하기 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 표시패널(210)에 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호(V, H)와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터(250)를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 표시패널(210)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 쉬프트 레지스터(250)를 포함한다.
쉬프트 레지스터(250)는, 제어부(240)로부터 전송된 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(210)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스(GP)는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(250)는, 1 프레임 중, 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
도 10은 쉬프트 레지스트(250)에 대한 개략도이다.
본 발명의 또 다른 일 실시예에 따른 쉬프트 레지스터(250)는, 도 10에 도시된 바와 같이, g개의 스테이지들(ST1 내지 STg)을 포함한다.
쉬프트 레지스터(250)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지들(ST1 내지 STg) 각각은 하나의 게이트 라인(GL)과 연결되어 있다. 따라서, 표시패널(210)에, g개의 게이트 라인(GL)들이 형성되어 있는 경우, 쉬프트 레지스터(250)는 g개의 스테이지들(ST1 내지 STg)을 포함하며, g개의 스캔신호(SS1 내지 SSg)를 생성한다.
스캔신호(SS)를 순차적으로 출력하는 스테이지들(ST1 내지 STg) 각각은, 적어도 하나 이상의 박막 트랜지스터를 포함한다. 예를 들어, 스테이지들(ST1 내지 STg) 각각은 풀업 박막 트랜지스터, 풀다운 박막 트랜지스터, 스타트 박막 트랜지스터, 리셋 박막 트랜지스터 및 인버터를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 표시패널(210)에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 표시패널(210)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 이 경우, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS)에는 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등이 포함될 수 있다. 게이트 인 패널(Gate In Panel: GIP) 구조를 갖는 게이트 드라이버(220)는 기판(110) 상에 배치된 적어도 하나의 박막 트랜지스터를 포함한다.
본 발명의 또 다른 일 실시예에 따르면, 게이트 드라이버(220)에 포함된 박막 트랜지스터는 액티브층이 실리콘 반도체 물질을 포함한다. 예를 들어, 게이트 드라이버(220)에 포함된 박막 트랜지스터의 액티브층은 다결정 실리콘 반도체층으로 이루어질 수 있다.
그러나, 게이트 드라이버(220)에는 열처리 홀이 형성되지 않는다. 따라서, 화소(P)의 박막 트랜지스터에 포함된 제1 액티브층(130)을 열처리하기 위해 기판(110)에 열이 가해지더라도, 게이트 드라이버(220)에 포함된 박막 트랜지스터의 s-팩터는 증가하지 않는다. 따라서, 게이트 드라이버(220)에 포함된 박막 트랜지스터는 작은 s-팩터를 가지며, 우수한 스위칭 특성을 가질 수 있다.
도 11은 도 9의 어느 한 화소(P)에 대한 회로도이다.
도 11을 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(900)에 포함된 따른 화소(P)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다.
표시 소자(710)로 유기발광 다이오드(OLED)가 사용될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 양자점 발광 소자, 무기 발광 소자, 마이크로 발광 다이오드 소자 등이 표시 소자(710)로 사용될 수 있다. 표시 소자(710)는 화소 구동부(PDC)로부터 공급되는 데이터 전류에 의해 발광한다.
도 11을 참조하면, 화소 구동부(PDC)는 제1 내지 제7 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 제1 커패시터(C1)를 포함한다.
도 11의 박막 트랜지스터들 중 제1 박막 트랜지스터(T1), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 액티브층은 실리콘 반도체 물질을 포함하며, 열처리될 수 있다. 제2 박막 트랜지스터(T2) 및 제7 박막 트랜지스터(T7)의 액티브층은 산화물 반도체 물질을 포함할 수 있다.
예를 들어, 도 11의 제1 박막 트랜지스터(T1), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)는 도 7 또는 도 8의 제1 박막 트랜지스터(TR1)와 동일한 구성을 가질 수 있고, 제2 박막 트랜지스터(T2) 및 제7 박막 트랜지스터(T7)는 도 7 또는 도 8의 제2 박막 트랜지스터(TR2)와 동일한 구성을 가질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)은 제2 박막 트랜지스터(T2) 및 제7 박막 트랜지스터(T7)의 하부에 배치된다. 구체적으로, 3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 액티브층은 제2 박막 트랜지스터(T2) 및 제7 박막 트랜지스터(T7)의 액티브층의 하부에 배치된다.
도 11을 참조하면, 제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터이다.
제2 박막 트랜지스터(T2)의 게이트 전극(G2)은 제2 스캔 신호(Scan2)를 공급받는다. 제2 박막 트랜지스터(T2)의 드레인 전극(D2)은 데이터 전압(Vdata)을 공급받는다. 제2 박막 트랜지스터(T2)의 소스 전극(S2)은 제1 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결된다. 제2 박막 트랜지스터(T2)는 제2 스캔 신호(Scan2)에 의해 턴-온 되어, 데이터 전압(Vdata)을 제1 박막 트랜지스터(T1)의 드레인 전극에 공급한다.
제3 박막 트랜지스터(T3)의 게이트 전극(G3)은 발광 제어 신호(EM)를 공급받는다. 제3 박막 트랜지스터(T3)의 드레인 전극(D3)은 고전위의 화소 구동 전압(VDD)을 공급받는다. 제3 박막 트랜지스터(T3)의 소스 전극(S3)은 제1 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결된다. 제3 박막 트랜지스터(T3)는 발광 제어 신호(EM)에 의해 턴-온 되어, 고전위의 화소 구동 전압(VDD)을 제1 박막 트랜지스터(T1)의 드레인 전극(D1)에 공급한다.
제7 박막 트랜지스터(T7)의 게이트 전극(G7)은 제2 스캔 신호(Scan2)를 공급받는다. 제7 박막 트랜지스터(T7)의 드레인 전극(D7)은 제1 박막 트랜지스터(T1)의 게이트 전극(D1)과 연결된다. 제7 박막 트랜지스터(T7)의 소스 전극(S7)은 제1 박막 트랜지스터(T1)의 소스 전극(S1)과 연결된다. 제7 박막 트랜지스터(T7)는 제2 스캔 신호(Scan2)에 의해 턴-온 되어, 제1 박막 트랜지스터(T1)의 게이트 전극(G1)과 소스 전극(S1)의 전압 차이를 제어하여 제1 박막 트랜지스터(T1)를 구동시킨다.
제5 박막 트랜지스터(T5)의 게이트 전극(G5)은 제1 스캔 신호(Scan1)를 공급받는다. 제5 박막 트랜지스터(T5)의 드레인 전극(D5)은 초기화 전압(Vini)을 공급받는다. 제5 박막 트랜지스터(T5)의 소스 전극(S5)은 제1 박막 트랜지스터(T1)의 게이트 전극(G1)과 연결된다. 제5 박막 트랜지스터(T5)는 제1 스캔 신호(Scan1)에 의해 턴-온 되어, 제1 박막 트랜지스터(T1)의 게이트 전극(G1)에 초기화 전압(Vini)을 공급한다.
제4 박막 트랜지스터(T4)의 게이트 전극(G4)은 발광 제어 신호(EM)를 공급받는다. 제4 박막 트랜지스터(T4)의 드레인 전극(D4)은 제1 박막 트랜지스터(T1)의 소스 전극(S1)과 연결된다. 제4 박막 트랜지스터(T4)의 소스 전극(S4)은 표시 소자(710)의 화소 전극(711)과 연결된다. 제4 박막 트랜지스터(T4)는 발광 제어 신호(EM)에 의해 턴-온 되어, 표시 소자(710)의 화소 전극(711)에 구동 전류를 공급한다. 여기서, 표시 소자(710)는 유기발광 다이오드(OLED)이며, 화소 전극(711)은 유기발광 다이오드(OLED)의 애노드 전극이다.
제6 박막 트랜지스터(T6)의 게이트 전극(G6)은 제1 스캔 신호(Scan1)를 공급받는다. 제6 박막 트랜지스터(T6)의 드레인 전극(D6)은 초기화 전압(Vini)을 공급받는다. 제6 박막 트랜지스터(T6)의 소스 전극은(S6) 표시 소자(710)의 화소 전극(711)과 연결된다. 제6 박막 트랜지스터(T6)는 제1 스캔 신호(Scan3)에 의해 턴-온 되어, 표시 소자(710)의 화소 전극(711)에 초기화 전압(Vini)을 공급한다.
제1 박막 트랜지스터(T1)의 게이트 전극(G1)은 제7 박막 트랜지스터(T7)의 드레인 전극(D7)에 연결되어 있다. 제1 박막 트랜지스터(T1)의 소스 전극(S1)은 제7 박막 트랜지스터(T7)의 소스 전극(S7)에 연결되어 있다. 제1 박막 트랜지스터(T1)는 제7 박막 트랜지스터(T7)의 소스 전극과 드레인 전극의 전압 차이에 의해 턴-온 되어, 표시 소자(710)로 구동 전류를 흘린다.
제 1 커패시터(C1)의 일 측은 고전위의 화소 구동 전압(VDD)을 공급받는다. 제 1 커패시터(C1)의 타 측은 제1 박막 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제 1 커패시터(C1)는 제1 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 저장한다.
표시 소자(710)의 화소 전극(711)은 제4 박막 트랜지스터(T4)의 소스 전극(S6) 및 제6 박막 트랜지스터(T6)의 소스 전극(S6)과 연결되어 있다. 표시 소자(710)의 공통 전극(713)은 저전위 구동 전압(VSS)을 공급받는다. 표시 소자(710)는 제1 박막 트랜지스터(T1)에 의해 흐르는 구동 전류에 의해 소정의 밝기로 발광한다.
도 11을 참조하면, 화소 구동부(PDC)는, 초기화 전압(Vini)을 공급하는 제5 박막 트랜지스터(T5)를 턴-온 시킬 때, 발광 제어 신호 및 스캔 신호를 이용하여 제1 박막 트랜지스터(T1)의 소스 전극(S1)과 표시 소자(710)의 화소 전극(711)을 연결하는 제4 트랜지스터(T4)를 턴-오프하여 제1 박막 트랜지스터(T1)의 구동 전류가 표시 소자(710)의 화소 전극(711)에 흐르지 않도록 차단하고, 화소 전극(711)에 애노드(화소 전극)를 리셋하기 위한 전압 이외의 다른 전압에 의한 영향이 없도록 화소 회로를 구성한다.
표시 소자(710)의 화소 전극(711)과 제1 박막 트랜지스터(T1)의 사이에 위치하며 발광 제어 신호(EM)로 제어되는 제4 박막 트랜지스터(T4)를 턴-오프 시킨 상태에서, 표시 소자(710)의 화소 전극(711)에 초기화 전압(Vinit)이 공급된다. 초기화 전압(Vinit)을 공급하는 제6 박막 트랜지스터(T6)는 표시 소자(710)의 화소 전극(711)과 연결된다.
도 12는 도 11의 화소(P)에 대한 평면도이고, 도 13은 도 12의 I-I'를 따라 자른 단면도이다. 이하, 도 12 및 도 13을 참조하여, 화소(P)의 구조를 보다 상세히 설명한다.
도 11, 도 12 및 도 13을 참조하면, 기판(110) 상에 버퍼층(120)이 배치되고, 버퍼층(120) 상에 제1 액티브층(130)이 배치된다. 제1 액티브층(130)은 실리콘 반도체 물질을 포함한다. 예를 들어, 제1 액티브층(130)은 다결정 실리콘 반도체층으로 이루어질 수 있다.
제1 액티브층(130)의 일부는 제1 박막 트랜지스터(T1)의 채널부(A1) 및 제4 박막 트랜지스터(T4)의 채널부(A4)가 되고, 다른 일부는 도체화되어 배선의 역할을 할 수 있다. 도시되지 않았지만, 제1 액티브층(130)의 다른 일부는 제3 박막 트랜지스터(T3), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 각 채널부가 될 수 있다.
제1 액티브층(130) 상에 제1 게이트 절연막(141)이 배치된다.
제1 게이트 절연막(141) 상에 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4)이 배치된다. 제1 게이트 전극(G1)은 제1 커패시터(C1)의 제1 전극(CE1) 역할을 할 수 있다.
게이트 전극(G1, G4) 및 제1 커패시터(C1)의 제1 전극(CE1) 상에 제1 패시베이션층(142)이 배치된다.
제1 패시베이션층(142) 상에 제1 커패시터(C1)의 제2 전극(CE2)이 배치된다. 그에 따라, 제1 커패시터(C1)가 완성된다.
제1 커패시터(C1)의 제2 전극(CE2) 상에 제1 절연막(151)이 배치된다.
제1 절연막(151)은 열처리 홀(HH)을 갖는다. 열처리 홀(HH)은 제1 액티브층(130)과 중첩하여 배치되거나 인접하여 배치된다. 열처리 홀(HH)은 제1 액티브층(130)에 대한 열처리 공정 전에 형성되어, 제1 액티브층(130)에 대한 열처리 효율을 향상시키며, 열처리 과정에서 제1 게이트 절연막(141), 제1 패시베이션 층(142) 또는 제1 절연막(151)으로부터 발생된 기체가 효율적으로 배출되도록 한다.
제1 절연막(151)에 열처리 홀(HH)을 형성한 후 제1 액티브층(130)이 열처리되어, 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(T1)의 s-팩터(s-factor)가 증가된다. 그에 따라, 제1 박막 트랜지스터(T1)는 표시장치(900)의 구동 트랜지스터(driving TFT)로 유용하게 사용될 수 있다.
열처리 홀(HH)은 제1 액티브층(130)과 적어도 일부 중첩할 수도 있고, 중첩하지 않을 수도 있다. 또한, 열처리 홀(HH)은 제1 절연막(151) 뿐만 아니라 제1 패시베이션 층(142)과 제1 게이트 절연막(141)을 관통할 수도 있다.
제1 절연막(151) 상에 제2 절연막(152)이 배치된다. 제2 절연막(152)은 절연물질로 이루어진다. 열처리 홀(HH)은 제2 절연막(152) 형성 물질로 채워진다. 열처리 홀(HH)은 전기적인 역할을 하지 않는다.
제2 절연막(152) 상에 제1 평탄화막(155)이 배치된다. 제1 평탄화막(155)은 제2 절연막(152) 상에 배치되어, 제2 절연막(152)의 상부를 평탄화한다.
제2 액티브층(170)은 제1 평탄화막(155) 상에 배치되며, 산화물 반도체 물질을 포함한다. 제2 액티브층(170)은 산화물 반도체층이다.
제2 액티브층(170)의 일부는 제2 박막 트랜지스터(T2)의 채널부(A2)가 되고, 다른 일부는 도체화되어 배선의 역할을 할 수 있다. 제2 액티브층(170)의 일부는 제7 박막 트랜지스터(T7) 채널부가 될 수 있다.
제2 액티브층(170) 상에 제2 게이트 절연막(181)이 배치된다.
제2 게이트 절연막(181)은 제2 액티브층(170)의 일부분 상에 배치될 수도 있고, 제2 액티브층(170)을 포함하는 기판(110) 상의 전체 면에 배치될 수도 있다.
제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 게이트 절연막(181) 상에 배치된다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)의 채널부(A2)와 중첩한다.
제2 박막 트랜지스터(T2)의 게이트 전극(G2) 상에 제3 절연막(191)이 배치된다. 제3 절연막(191)은 절연물질로 이루어진다.
제3 절연막(191) 상에 제1 내지 제7 박막 트랜지스터(T1-T7)의 소스 전극 및 드레인 전극이 배치되고, 전극과 배선들을 연결하기 위한 브릿지들이 배치된다.
또한, 제3 절연막(191) 상에 데이터 라인(DL), 화소 구동 전압 라인(PL)이 배치된다. 데이터 라인(DL)을 통하여 데이터 전압(Vdata)이 공급되고, 화소 구동 전압 라인(PL)을 통하여 고전위의 화소 구동 전압(VDD)이 공급된다.
소스 전극(S1, S2, S4), 드레인 전극(D1, D2, D4)은 콘택홀을 통하여 제1 액티브층(130) 또는 제2 액티브층(170)과 연결된다. 콘택홀은 열처리 홀(HH)과 중첩할 수도 있고 중첩하지 않을 수도 있다.
제1 액티브층(130)과 연결되는 소스 전극(S1, S4) 및 드레인 전극(D1, D4)과 제2 액티브층(170)과 연결되는 소스 전극(S2) 및 드레인 전극(D2)은 동일 공정으로 일괄 형성된다.
소스 전극(S1, S2, S4), 드레인 전극(D1, D2, D4), 브릿지, 데이터 라인(DL) 및 화소 구동 전압 라인(PL) 상에 제2 평탄화막(192)이 배치된다.
제2 평탄화막(192) 상에 표시 소자(710)의 화소 전극(711)이 배치된다. 화소 전극(711)을 애노드 전극 또는 제1 전극이라고 할 수도 있다. 화소 전극(711)은 제1 액티브층(130)과 연결된다. 도 13을 참조하면, 화소 전극(711)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)를 통하여 제1 액티브층(130)과 연결된다.
화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
화소 전극(711)에 발광층(712)이 배치되고, 발광층(712) 상에 공통 전극(713)이 배치된다. 공통 전극(713)을 캐소드 전극 또는 제2 전극이라고 할 수도 있다. 그에 따라, 표시 소자(710)가 완성된다. 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이며, 본 발명의 또 다른 일 실시예에 따른 표시장치(900)는 유기발광 표시장치이다.
본 발명의 또 다른 일 실시예에 따르면, 열처리 홀(HH)이 형성된 후, 산화물 반도체로 이루어진 제2 액티브층(170)이 형성되기 전에 실리콘 반도체로 이루어진 제1 액티브층(130)에 대한 열처리가 진행된다. 따라서, 실리콘 반도체층에 대한 열처리 과정에서 산화물 반도체가 손상되는 것이 방지되기 때문에, 제2 박막 트랜지스터(T2)가 우수한 스위칭 특성을 유지할 수 있다.
또한, 실리콘 반도체층을 포함하는 제1 박막 트랜지스터(T1)는 열처리에 의해 높은 s-팩터(s-factor)를 가질 수 있다. 따라서, 제1 박막 트랜지스터(T1)는 우수한 구동 트랜지스터로서의 특성을 갖는다.
이와 같이, 열처리된 실리콘 반도체층을 포함하는 박막 트랜지스터와 열처리되지 않은 산화물 반도체층을 포함하는 박막 트랜지스터들을 갖는 표시장치(900)는 우수한 표시 특성을 가질 수 있다.
도 14는 s-팩터를 비교하는 그래프이다.
구체적으로, 기판(110) 상에 실리콘 박막 트랜지스터를 형성하되. 실리콘 반도체층에 열처리를 할 때와 하지 않을 때의 s-팩터(s-factor)를 비교하였다. 도 14에서, SM1, SM2 및 SM3는 실리콘 반도체층에 열처리를 하지 않은 박막 트랜지스터 샘플들에 대한 s-팩터(s-factor) 측정 결과이고, SM4, SM5, SM6 및 SM7는 실리콘 반도체층에 열처리를 한 박막 트랜지스터 샘플들에 대한 s-팩터(s-factor) 측정 결과이다. 도 14를 참조하면, 실리콘 반도체층에 열처리를 하는 경우 박막 트랜지스터의 s-팩터(s-factor)가 증가되는 것을 확인할 수 있다. 예를 들어, 실리콘 반도체층에 열처리를 하는 경우(SM4, SM5, SM6, SM7) 박막 트랜지스터의 s-팩터(s-factor)는 0.4 이상이 될 수 있다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 회로도이다.
도 15에 도시된 표시장치(1000)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부(PDC)는 게이트 라인(GL), 초기화 제어 라인(ICL), 데이터 라인(DL), 화소 구동 전압 라인(PL) 및 초기화 전압 라인(IL)과 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)과 대응되는 데이터 전류를 표시 소자(710)에 공급한다
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 화소 구동 전압 라인(PL)으로 화소 구동 전압(VDD)이 공급되고, 초기화 전압 라인(IL)으로는 초기화 전압(Vini)이 공급되고, 초기화 제어 라인(ICL)으로 초기화 제어 신호(ICS)가 공급된다.
도 15를 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 초기화 제어 라인(ICL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 15에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(T2)(스위칭 트랜지스터), 제2 박막 트랜지스터(T2)를 통해 전송된 데이터 전압(Vdata)에 따라, 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(T1)(구동 트랜지스터), 제1 박막 트랜지스터(T1)의 특성을 감지하기 위한 제3 박막 트랜지스터(T3)(초기화 트랜지스터)를 포함한다.
제1 박막 트랜지스터(T1)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제2 박막 트랜지스터(T2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(T1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)와 발광 소자(710) 사이의 제1노드(n1) 및 초기화 전압 라인(IL)에 연결되어, 초기화 제어 신호(ICS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(T1)의 특성을 감지한다.
제1 박막 트랜지스터(T1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(T2)와 연결된다. 제2 노드(n2)와 상기 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(T2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(T1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(T1)가 턴온되면, 화소 구동 전압(VDD)으로부터 제1 박막 트랜지스터(T1)를 통하여 전류가 공급되어, 발광 소자(710)로부터 광이 출력된다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(110)에 적용되는 화소(P)에 대한 회로도이다. 도 15는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 16에 도시된 표시장치(1100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
화소 구동부 (PDC)는 박막 트랜지스터(T1, T2, T3, T4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, ICL, IL)이 배치되어 있다.
도 16의 화소(P)는 도 15의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. 또한, 도 16의 화소 구동부(PDC)는 도 15의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(T1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제3 박막 트랜지스터(T3)를 더 포함한다.
그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 화소 구동부(PDC)는, 이상에서 설명된 구조 이외에 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 또는 6개의 박막 트랜지스터를 포함할 수도 있다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 초기화 제어 라인(ICL) 역할을 한다.
제1 박막 트랜지스터(T1)의 게이트 전극과 표시 소자(710)의 한 전극 사이에 제1 커패시터(C1)가 위치한다. 또한, 제3 박막 트랜지스터(T3)의 단자들 중 화소 구동 전압(VDD)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제2 박막 트랜지스터(T2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(T1)의 게이트 전극으로 전송한다.
제4 박막 트랜지스터(T4)는 초기화 전압 라인(IL)에 연결되어, 초기화 제어 신호(ICS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(T1)의 특성을 감지한다.
제3 박막 트랜지스터(T3)는 에미젼 제어 신호(EM)에 따라, 화소 구동 전압(VDD)을 제1 박막 트랜지스터(T1)로 전달하거나, 화소 구동 전압(VDD)을 차단한다. 제3 박막 트랜지스터(T3)가 턴온될 때, 제1 박막 트랜지스터(T1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3)가 서로 중첩하여 배치되고, 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3) 사이에 쉴드 전극(GS)이 배치될 수 있다. 쉴드 전극(GS)은 발광 제어 라인(EL)에 연결될 수 있다. 또한, 게이트 라인(GL)과 발광 제어 라인(EL)이 서로 중첩되어 배치될 수 있다.
이하, 도 17a 내지 17d를 참조하여, 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 제조방법을 설명한다.
도 17a 내지 17d는 표시장치(900)의 제조공정도이다.
도 17a를 참조하면, 기판 상에 제1 액티브층(ACT1)이 형성되고, 제1 액티브층(ACT1) 상에 제1 액티브층(ACT1)과 이격된 제1 게이트 전극(G1)이 형성된다.
제1 액티브층(ACT1)은 실리콘 반도체 물질에 의하여 형성된다. 제1 액티브층(ACT1)은 실리콘 반도체층이며, 특히 다결정 실리콘 반도체층일 수 있다. 제1 액티브층(ACT1)의 일부는 제1 박막 트랜지스터(T1)의 채널부(A1) 및 제4 박막 트랜지스터(T4)의 채널부(A4)가 되고, 다른 일부는 도체화되어 배선의 역할을 할 수 있다. 또한, 제1 액티브층(ACT1)의 다른 일부는 제3 박막 트랜지스터(T3), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 각 채널부가 될 수 있다.
또한, 제1 게이트 전극(G1)이 형성될 때, 제1 게이트 라인(GL1) 및 발광 제어 라인(EL)이 함께 형성된다. 제1 게이트 라인(GL1)의 일부 및 발광 제어 라인(EL)는 실리콘 반도체층을 포함하는 박막 트랜지스터의 게이트 전극이 될 수 있다. 제1 게이트 라인(GL1)의 일부는, 예를 들어, 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 게이트 전극이 될 수 있다. 또한, 발광 제어 라인(EL)의 일부는 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4)의 게이트 전극이 될 수 있다.
도 17a에 도시되지 않았지만, 제1 액티브층(ACT1)이 형성되기 전, 기판(110) 상에 버퍼층(120)이 배치될 수 있다. 또한, 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이에 제1 게이트 절연막(141)이 형성된다.
게이트 전극(G1)은 제1 커패시터(C1)의 제1 전극(CE1) 역할을 한다.
도 17b를 참조하면, 게이트 전극(G1), 제1 게이트 라인(GL1) 및 발광 제어 라인(EL) 상에 제1 패시베이션층(142)(도 17b에 미도시)이 형성되고, 제1 패시베이션층(142) 상에 제1 커패시터(C1)의 제2 전극(CE2) 및 초기화 전압 라인(IL)이 형성된다.
제1 커패시터(C1)의 제2 전극(CE2)은 제1 커패시터(C1)의 제1 전극(CE1)과 중첩하여 배치된다. 그에 따라, 제1 커패시터(C1)가 완성된다.
도 17c를 참조하면, 제1 커패시터(C1)의 제2 전극(CE2) 및 초기화 전압 라인(IL) 상에 제1 절연막(151)이 형성된다.
제1 절연막(151)에 열처리 홀(HH)이 형성된다. 제1 절연막(151)의 적어도 일부가 제거되어 열처리 홀(HH)이 형성될 수 있다. 본 발명의 또 다른 일 실시예 대라면, 화소(P)당 하나 이상의 열처리 홀(HH)이 형성된다.
열처리 홀(HH) 형성과정에서, 제1 패시베이션층(142)과 제1 게이트 절연막의 일부 역시 제거될 수 있다. 이 경우, 열처리 홀(HH)은 제1 게이트 절연막(141)까지 연장되어 형성될 수 있다. 열처리 홀(HH)에 의해, 제1 액티브층(ACT1)의 적어도 일부가 제1 게이트 절연막(141) 및 제1 절연막(151)으로부터 노출될 수 있다.
열처리 홀(HH)은 제1 게이트 절연막(141)까지 연장되지 않을 수도 있다. 이 경우, 제1 액티브층(ACT1)은 제1 게이트 절연막(141)으로부터 노출되지 않을 수도 있다.
제1 절연막(151) 및 열처리 홀(HH) 형성 후, 제1 액티브층(ACT1)이 열처리된다.
열처리 홀(HH)은 제1 액티브층(ACT1)과 중첩하여 배치되거나 제1 액티브층(ACT1)에 인접하여 배치기 때문에, 열처리 홀(HH)에 의해 제1 액티브층(ACT1)에 대한 열처리 효율이 향상된다. 또한, 열처리 과정에서 제1 게이트 절연막(141), 제1 패시베이션 층(142) 또는 제1 절연막(151)으로부터 발생된 기체가 열처리 홀(HH)을 통하여 효율적으로 배출되도록 한다.
열처리에 의해, 제1 액티브층(ACT1)을 포함하는 박막 트랜지스터의 s-팩터(s-factor)가 증가된다. 예를 들어, 열처리 홀(HH1) 형성 후 열처리된 제1 액티브층(ACT1)을 포함하는 제1 박막 트랜지스터(T1)의 s-팩터(s-factor)는 0.4 이상이 될 수 있다(도 14 참조).
본 발명의 또 다른 일 실시예에 따르면, 게이트 드라이버(220)가 화소(P)와 함께 기판(110) 상에 형성된다. 본 발명의 또 다른 일 실시예에 따른 게이트 드라이버(220)는 기판(110) 상에 배치된 적어도 하나의 박막 트랜지스터를 포함한다. 게이트 드라이버(220)에 포함된 박막 트랜지스터의 액티브층은 실리콘 반도체 물질을 포함하며, 다결정 실리콘 반도체층을 포함할 수 있다. 예를 들어, 게이트 드라이버(220)에 포함된 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터(poly-Si TFT)일 수 있다.
그러나, 게이트 드라이버(220)에는 열처리 홀(HH)이 형성되지 않는다. 따라서, 화소(P)에 형성된 제1 액티브층(ACT1)이 열처리되더라도 게이트 드라이버(220)에 포함된 박막 트랜지스터의 s-팩터는 증가하지 않는다. 따라서, 게이트 드라이버(220)에 포함된 박막 트랜지스터는 작은 s-팩터를 가지며, 우수한 스위칭 특성을 가질 수 있다.
다음, 제1 절연막(151) 상에 제2 절연막(152)이 형성된다. 제2 절연막(152)은 절연물질로 이루어진다. 열처리 홀(HH)은 제2 절연막(152) 형성 물질로 채워진다.
제2 절연막(152) 상에 제1 평탄화막(155)이 형성된다. 제1 평탄화막(155)은 제2 절연막(152)의 상부를 평탄화한다.
도 17d를 참조하면, 제1 평탄화막(155) 상에 제2 액티브층(ACT2)이 형성된다. 제2 액티브층(ACT2)은 산화물 반도체 물질을 포함하는 산화물 반도체층이다.
제2 액티브층(ACT2)의 일부는 제2 박막 트랜지스터(T2)의 채널부(A2)가 되고, 다른 일부는 도체화되어 배선의 역할을 할 수 있다. 제2 액티브층(ACT2)의 일부는 제7 박막 트랜지스터(T7) 채널부가 된다.
제2 액티브층(ACT2) 상에 제2 게이트 절연막(181)이 형성되고, 제2 게이트 절연막(181) 상에 제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)이 형성된다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)의 채널부(A2)와 중첩한다.
제2 박막 트랜지스터(T2)의 게이트 전극(G2) 상에 제3 절연막(191)이 형성된다. 제3 절연막(191)은 절연물질로 이루어진다.
제3 절연막(191) 상에 제1 내지 제7 박막 트랜지스터(T1-T7)의 소스 전극 및 드레인 전극이 형성되고, 전극과 배선들을 연결하기 위한 브릿지들이 형성된다. 또한, 제3 절연막(191) 상에 데이터 라인(DL), 화소 구동 전압 라인(PL)이 형성된다.
소스 전극 및 드레인 전극은 콘택홀을 통하여 제1 액티브층(ACT1) 또는 제2 액티브층(ACT2)과 연결된다. 콘택홀은 열처리 홀(HH)과 중첩할 수도 있고 중첩하지 않을 수도 있다.
제1 액티브층(ACT1)과 연결되는 소스 전극 및 드레인 전극과 제2 액티브층(ACT2)과 연결되는 소스 전극 및 드레인 전극은 동일 공정으로 일괄 형성된다.
본 발명의 또 다른 일 실시예에 따르면, 산화물 반도체로 이루어진 제2 액티브층(ACT2)이 형성되기 전, 실리콘 반도체로 이루어진 제1 액티브층(ACT1)에 대한 열처리가 진행된다. 따라서, 제1 액티브층(ACT1)에 대한 열처리에 의해 제2 액티브층(ACT2)이 손상되는 것이 방지된다. 따라서, 제2 액티브층(ACT2)을 포함하는 제2 박막 트랜지스터(T2)가 우수한 스위칭 특성을 유지할 수 있다.
소스 전극, 드레인 전극, 브릿지, 데이터 라인(DL) 및 화소 구동 전압 라인(PL) 상에 제2 평탄화막(192)이 형성된다.
제2 평탄화막(192) 상에 표시 소자(710)의 화소 전극(711)이 형성된다.
화소 전극(711)의 가장자리에 뱅크층(750)이 형성된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
화소 전극(711) 상에 발광층(712)이 형성되고, 발광층(712) 상에 공통 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다.
본 발명의 또 다른 일 실시예에 따라, 열처리된 실리콘 반도체층을 포함하는 박막 트랜지스터는 큰 s-팩터를 가져 구동 트랜지스터로 유용하게 사용될 수 있다. 또한, 열처리되지 않은 산화물 반도체층을 포함하는 박막 트랜지스터는 작은 s-팩터를 가져 스위칭 트랜지스터로 유용하게 사용될 수 있다. 이러한 박막 트랜지스터들을 포함하는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)는 우수한 표시 특성을 가질 수 있다.
110: 기판 120: 버퍼층
130: 제1 액티브층 141: 제1 게이트 절연막
142: 제1 패시베이션층 151: 제1 절연막
152: 제2 절연막 155: 제1 평탄화막
161: 제1 소스 전극 162: 제1 드레인 전극
170: 제2 액티브층 181: 제2 게이트 절연막
185: 제2 소스 전극 186: 제2 드레인 전극
191: 제3 절연막 192: 제2 평탄화막
210: 표시 패널 220: 게이트 드라이버
230: 데이터 드라이버 240: 제어부
250: 쉬프트 레지스트
710: 표시 소자 750: 뱅크층
HH: 열처리 홀 C1: 제1 커패시터

Claims (24)

  1. 기판;
    상기 기판 상의 제1 액티브층;
    상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상의 제1 절연막; 및
    상기 제1 절연막 상의 제2 절연막;을 포함하며,
    상기 제1 절연막은 열처리 홀을 가지며,
    상기 열처리 홀은 상기 제2 절연막 형성 물질로 채워진,
    박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 액티브층은 채널부 및 도체화부를 포함하며,
    상기 열처리 홀은 상기 도체화부와 적어도 일부 중첩하는, 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 도체화부는 상기 열처리 홀을 통하여 상기 제2 절연막과 접촉하는, 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 도체화부는 상기 제2 절연막과 접촉하지 않는, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 열처리 홀은 상기 제1 액티브층과 중첩하지 않는, 박막 트랜지스터 기판.
  6. 제5항에 있어서,
    상기 열처리 홀과 상기 제1 액티브층의 이격 거리는, 평면상으로 5㎛ 이하인, 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치된 제1 게이트 절연막을 포함하며,
    상기 열처리 홀은 상기 게이트 절연막을 관통하는, 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제1 액티브층 상의 제1 게이트 절연막을 포함하며,
    상기 열처리 홀은 상기 게이트 절연막을 관통하지 않는, 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 제2 절연막 상에 배치되며, 제1 콘택홀을 통해 상기 제1 액티브층과 연결된 제1 소스 전극; 및
    상기 제1 소스 전극과 이격되어 상기 제2 절연막 상에 배치되며, 제2 콘택홀을 통해 상기 제1 액티브층과 연결된 제1 드레인 전극;을 더 포함하는,
    박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 제1 콘택홀 및 상기 제2 콘택홀 중 적어도 하나는 상기 열처리 홀과 적어도 일부 중첩하는, 박막 트랜지스터 기판.
  11. 제9항에 있어서,
    상기 제1 콘택홀 및 상기 제2 콘택홀은 상기 열처리 홀과 중첩하지 않는, 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 제1 액티브층은 실리콘 반도체 물질을 포함하는, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 제2 절연막 상의 제2 액티브층을 더 포함하며,
    상기 제2 액티브층은 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판.
  14. 제13항에 있어서, 상기 제2 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터 기판.
  15. 제13항에 있어서,
    상기 제2 액티브층 상의 제3 절연막;
    상기 제3 절연막 상에 배치되며, 제1 액티브층과 연결된 제1 소스 전극;
    상기 제1 소스 전극과 이격되어 상기 제3 절연막 상에 배치되며, 상기 제1 액티브층과 연결된 제1 드레인 전극;
    상기 제3 절연막 상에 배치되며, 제2 액티브층과 연결된 제2 소스 전극; 및
    상기 제2 소스 전극과 이격되어 상기 제3 절연막 상에 배치되며, 상기 제2 액티브층과 연결된 제2 드레인 전극;
    을 더 포함하는, 박막 트랜지스터 기판.
  16. 기판;
    상기 기판 상의 제1 액티브층;
    상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상의 제1 절연막;
    상기 제1 절연막 상의 제2 절연막;
    상기 제2 절연막 상의 제2 액티브층;
    상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극; 및
    상기 제1 액티브층과 연결된 화소 전극;을 포함하며,
    상기 제1 절연막은 열처리 홀을 가지며,
    상기 열처리 홀은 상기 제2 절연막 형성 물질로 채워진,
    표시장치.
  17. 제16항에 있어서,
    상기 열처리 홀은 상기 제1 액티브층과 중첩하지 않는, 표시장치.
  18. 제16항에 있어서,
    상기 제1 액티브층은 채널부 및 도체화부를 포함하며,
    상기 열처리 홀은 상기 도체화부와 적어도 일부 중첩하는, 표시장치.
  19. 제16항에 있어서,
    상기 제1 액티브층은 실리콘 반도체 물질을 포함하는, 표시장치.
  20. 제16항에 있어서,
    상기 제2 액티브층은 산화물 반도체 물질을 포함하는, 표시장치.
  21. 제16항에 있어서,
    상기 기판 상에 배치되며, 적어도 하나의 박막 트랜지스터를 포함하는 게이트 드라이버를 더 포함하며,
    상기 게이트 드라이버에는 상기 열처리 홀이 형성되어 있지 않은, 표시장치.
  22. 기판 상에 제1 액티브층을 형성하는 단계;
    상기 제1 액티브층 상에 상기 제1 액티브층과 이격된 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 열처리 홀을 형성하는 단계;
    상기 제1 액티브층을 열처리 하는 단계; 및
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    를 포함하는, 박막 트랜지스터 기판의 제조방법.
  23. 제22항에 있어서,
    상기 제1 액티브층은 실리콘 반도체 물질에 의해 형성되는, 박막 트랜지스터 기판의 제조방법.
  24. 제22항에 있어서,
    상기 제2 절연막 상에 제2 액티브층을 형성하는 단계를 포함하며,
    상기 제2 액티브층은 산화물 반도체 물질에 의해 형성되는, 박막 트랜지스터 기판의 제조방법.
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