KR100939752B1 - 반도체장치 제작방법 - Google Patents

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Abstract

본 발명은 마스크 수의 증가 및 블랙 마스크의 사용 없이 반사형 또는 투과형 표시장치의 화소의 개구율을 개선한다. 화소 전극(167)은 화소들 사이의 간극을 차광하기 위해 소스 배선(137)과 부분적으로 겹치도록 배치되고, 박막트랜지스터는 그의 채널 영역을 차광하기 위해 게이트 배선(166)과 부분적으로 겹치되도록 배치되어, 높은 화소 개구율을 실현한다.
표시장치, 개구율, 화소 전극, 박막트랜지스터, 소스 배선, 게이트 배선

Description

반도체장치 제작방법{Method for manufacturing a semiconductor device}
본 발명은 박막트랜지스터(이하, TFT라 함)로 구성된 회로를 가지는 반도체장치 및 그의 제작방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기광학장치 및 그러한 전기광학장치를 부품으로서 탑재한 전자기기에 관한 것이다.
본 명세서에서 "반도체장치"란, 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체 회로 및 전자기기가 모두 반도체장치에 포함된다.
최근, 절연 표면을 가지는 기판상에 형성된 반도체 박막(두께: 수 nm∼ 수백 nm 정도)을 이용하여 TFT를 구성하는 기술이 주목받고 있다. TFT는 IC 및 전기광학장치와 같은 전자기기에 널리 응용되고 있고, 특히, 액정표시장치의 스위칭 소자로서 개발이 급하게 되고 있다.
액정표시장치에 있어서, 고품질의 화상을 얻기 위해, 화소 전극을 매트릭스 형태로 배치하고, 각 화소 전극에 접속되는 스위칭 소자로서 TFT를 사용하는 액티브 매트릭스형 액정표시장치가 특히 주목받고 있다.
액티브 매트릭스형 액정표시장치는 크게 나누어 투과형과 반사형의 2가지 타입이 알려져 있다.
특히, 투과형 액정표시장치에 비하여, 반사형 액정표시장치는 표시를 위해 백라이트를 사용하지 않으므로 소비전력이 적다는 이점이 있다. 이러한 이점 때문에, 반사형 액정표시장치는 모바일 컴퓨터 또는 비디오 카메라용의 직시(直視)형 표시장치로서의 수요가 높아지고 있다. 반사형 액정표시장치는 액정의 광학 변조 작용을 이용하여, 입사광이 화소 전극에서 반사되어 장치의 외부로 출력되는 상태와 입사광이 장치의 외부로 출력되지 않는 상태를 선택하여 명암 표시를 행하고, 또한, 이들을 조합시켜 화상 표시를 행하는 것이다. 일반적으로, 반사형 액정표시장치의 화소 전극은 알루미늄과 같은 광반사율이 높은 금속재료로 만들어지고, TFT와 같은 스위칭 소자에 전기적으로 접속되어 있다.
종래의 반사형 액정표시장치의 화소 구조가 도 23에 도시되어 있다. 도 23에서는, 2개의 배선, 즉, 게이트 배선(주사선)(11)과 용량 배선(12)이 패터닝에 의해 선형으로 형성되어 있다. 또한, 소스 배선(신호선)(14)이 패터닝에 의해 선형으로 형성되어 있다. 소스 배선(14)은 행(行) 방향으로 배치되고, 게이트 배선(11)은 열(列) 방향으로 배치되어 있다. 소스 배선(14)과 게이트 배선(11) 사이에는 이들 배선을 서로 절연하기 위해 층간절연막이 제공되어 있다. 또한, 소스 배선(14)과 게이트 배선(11)은 서로 부분적으로 교차하여 있고, 이들 배선의 교차부 근방에, 반도체층(10)을 활성층으로 하는 TFT가 배치되어 있는 것이 종래 구조의 특징이다.
또한, 종래, 화소 전극(15)이 소스 배선(14)의 형성과 동시에 소스 배선(14)들 사이에 형성되는 것이 알려져 있다. 그러한 구조로 한 경우, 소스 배선(14)과 화소 전극(15) 사이의 영역을 차광막(블랙 매트릭스라고도 부름)(13)으로 차광할 필요가 있었다.
또한, 종래 구조에서는, 크롬 등으로 된 금속막을 소망의 형상으로 패터닝하여 차광막(13)을 얻었다. 따라서, 종래에는, 차광막 자체를 형성하기 위한 공정의 수 및 마스크의 수가 증가하는 결과가 되었다. 차광막(13)으로 충분히 차광하기 위해서는, 차광막(13)과 화소 전극 사이에 층간절연막을 제공함으로써 차광막과 화소 전극을 서로 절연시킬 필요가 있다. 차광막과 마찬가지로, 층간절연막을 구성하는 층의 수가 증가하면, 그에 따라 제작공정의 수가 증가하여 제조 비용의 상승이 초래된다. 또한, 층간절연막의 층 수의 증가는 층간절연성의 확보에 불리하다.
다른 종래의 구조로서, 소스 배선(11)을 덮도록 층간절연막이 제공되고, 그 위에 화소 전극이 제공되는 구조가 알려져 있다. 그러나, 그러한 구조로 한 경우, 층의 수가 증가하여 공정의 수를 증가시킴으로써, 제조 비용의 상승이 초래된다.
또한, 표시 성능의 면에서, 화소는 큰 보유용량 및 높은 개구율을 가지는 것이 요망된다. 각 화소가 높은 개구율을 가짐으로써 광 이용 효율이 향상되어 표시장치의 저소비전력화 및 소형화가 달성될 수 있다.
최근, 고정세(高精細)한 화상을 얻기 위해 화소 크기의 미세화가 진행되고 있다. 화소 크기의 미세화는 각 화소에서 차지하는 TFT 및 배선의 형성 면적이 크게 되어 화소의 개구율을 불리하게 감소시킨다.
따라서, 규정의 화소 크기에서 각 화소의 높은 개구율을 얻기 위해서는, 화소의 회로 구성에 필요한 회로 요소들을 효율적으로 배치(레이아웃)하는 것이 불가결하다.
상기한 바와 같이, 마스크 수가 감소되고 높은 화소 개구율을 가지는 반사형 또는 투과형 액정표시장치를 실현하기 위해서는, 종래에는 없는 완전히 새로운 화소 구성이 요망된다.
본 발명은 그러한 요구를 만족시키는 것이고, 마스크의 수 및 제작공정의 수를 증가시키지 않고 높은 화소 개구율을 실현한 화소 구조를 가지는 액정표시장치를 제공하는 것을 과제로 한다.
종래 기술의 상기한 과제를 해결하기 위해, 이하의 수단을 강구하였다.
본 발명은 블랙 매트릭스를 사용하지 않고 TFT와 화소들 사이의 영역을 차광하는 화소 구조를 특징으로 하고 있다. 본 발명은, TFT를 차광하는 수단들 중 하나로서, 게이트 전극 및 소스 배선을 제1 절연막 상에 형성하고, 활성층으로서 작용하는 반도체층의 대부분을 제1 절연막과는 다른 제2 절연막 상에 형성된 게이트 배선으로 덮는 것을 특징으로 하고 있다. 또한, 본 발명은, 화소들 사이의 영역을 차광하는 수단들 중 하나로서, 화소 전극을 소스 배선과 겹치도록 배치하는 것을 특징으로 하고 있다. 또한, 본 발명은, TFT를 차광하는 수단들 중 하나로서, 컬러 필터(적색 컬러 필터 또는 적색 컬러 필터와 청색 컬러 필터의 적층 막)를 소자 기판상의 TFT와 겹치도록 대향 기판상에 차광막으로서 배치하는 것을 특징으로 하고 있다.
본 명세서에 개시된 발명의 구성은, 절연 표면 상의 소스 영역, 드레인 영역, 및 그 소스 영역과 드레인 영역 사이에 끼어진 채널 형성 영역을 가지는 반도체층(제1 반도체층(172)); 그 반도체층(제1 반도체층(172)) 상의 제1 절연막; 그 제1 절연막 상의, 상기 채널 형성 영역과 겹쳐 있는 전극(게이트 전극을 포함하는 제1 전극(134)); 상기 제1 절연막 상의 소스 배선; 상기 전극(게이트 전극을 포함하는 제1 전극(134)) 및 상기 소스 배선을 덮는 제2 절연막; 및 그 제2 절연막 상의, 상기 전극(게이트 전극을 포함하는 제1 전극(134))에 접속된 게이트 배선(166)을 포함하는 반도체장치에 관한 것이다.
또한, 본 명세서에 개시된 발명의 구성은, 절연 표면 상의 소스 영역, 드레인 영역, 및 그 소스 영역과 드레인 영역 사이에 끼어진 채널 형성 영역을 가진 반도체층(제1 반도체층(172)); 그 반도체층(제1 반도체층(172)) 상의 제1 절연막; 그 제1 절연막 상의, 상기 채널 형성 영역과 겹쳐 있는 전극(게이트 전극을 포함하는 제1 전극(134)); 상기 제1 절연막 상의 소스 배선; 상기 전극 및 상기 소스 배선을 덮는 제2 절연막; 그 제2 절연막상의, 상기 전극에 접속된 게이트 배선; 상기 제2 절연막 상의, 상기 소스 배선 및 상기 반도체층(구체적으로는, 소스 영역 또는 드레인 영역)에 접속된 접속 전극(165); 및 상기 제2 절연막 상의, 상기 반도체층(구체적으로는, 소스 영역 또는 드레인 영역)에 접속된 화소 전극(167)을 포함하는 반 도체장치에 관한 것이다.
또한, 상기 구성에서, 화소 전극은 제2 절연막을 사이에 두고 소스 배선과 겹치도록 배치되어, 화소 전극과 소스 배선 사이를 차광한다(또는 광 누출을 감소시킨다).
또한, 상기 각 구성에서, 상기 반도체장치는, 반도체층이 제1 절연막을 사이에 두고 게이트 배선과 겹치는 영역을 가지는 것을 특징으로 한다.
또한, 상기한 반도체층들 중, 제1 절연막을 사이에 두고 게이트 배선과 겹치는 영역은 적어도 채널 형성 영역, 그 채널 형성 영역과 드레인 영역 사이에 존재하는 영역, 또는 상기 채널 형성 영역과 소스 영역 사이에 존재하는 영역을 포함하는 것에 특징이 있고, 이 영역은 외부 광으로부터 보호되어 있다.
제1 절연막을 사이에 두고 하나의 반도체층 상에 다수의 게이트 전극이 존재하는 멀티게이트 구조의 경우, 하나의 반도체층에 다수의 채널 형성 영역이 존재한다. 하나의 채널 형성 영역과 다른 채널 형성 영역 사이에 존재하는 영역과 겹치도록 게이트 배선을 배치하는 것이 바람직하다.
또한, 본 발명은, 마스크의 수가 증가하는 것을 방지하기 위해, 제1 절연막 상에 전극 및 소스 배선을 동일 재료로 형성하고, 제2 절연막 상에 화소 전극, 접속 전극 및 게이트 배선을 동일 재료로 형성하는 것을 특징으로 하고 있다.
또한, 상기 각 구성에서, 상기 반도체장치는, 게이트 배선이, 도전형을 부여하는 원소가 첨가된 폴리-Si, W, WSix, Al, Cu, Ta, Cr 및 Mo로 이루어진 군에서 선 택되는 원소를 주성분으로 하는 막 또는 이들 막의 적층막으로 이루어진 것을 특징으로 한다.
또한, 상기 각 구성에서, 상기 반도체장치는, 제1 전극과 반도체층 사이를 절연하는 제1 절연막이 게이트 절연막인 것을 특징으로 한다.
또한, 상기 각 구성에서, 상기 반도체장치는, 소스 배선과 게이트 배선을 절연하는 제2 절연막이, 규소를 주성분으로 하는 제1 절연층과 유기 수지 재료로 된 제2 절연층을 포함하는 것을 특징으로 한다.
또한, 상기 각 구성에서, 상기 반도체장치는, 화소 전극을 포함하는 하나의 화소가, 제1 절연막을 유전체로 하여, 화소 전극에 접속된 반도체층(제2 반도체층(173)) 및 인접 화소의 게이트 배선에 접속된 전극(제2 전극(135))으로 보유용량을 형성하는 것을 특징으로 한다. 또한, 이 반도체층(제2 반도체층(173))에는 p형 도전형을 부여하는 불순물 원소를 첨가하는 것이 바람직하다.
또한, 본 발명의 또 다른 구성은, 절연 표면 상에 형성된 반도체층, 그 반도체층 상에 형성된 절연막, 및 그 절연막 상에 형성된 게이트 전극을 각각 포함하는 다수의 TFT를 포함하는 반도체장치로서, 상기 게이트 전극은 테이퍼(taper)진 단부를 가진 하부층으로서의 제1 도전층과, 그 제1 도전층보다 폭이 좁은 상부층으로서의 제2 도전층을 포함하고, 상기 반도체층은 상기 절연막을 사이에 두고 상기 제2 도전층과 겹쳐 있는 채널 형성 영역, 그 채널 형성 영역과 접하여 형성된 제3 불순물 영역, 그 제3 불순물 영역과 접하여 형성된 제2 불순물 영역 및 그 제2 불순물 영역과 접하여 형성된 제1 불순물 영역을 포함하는 것을 특징으로 하는 반도체장치 에 관한 것이다.
또한, 제1 도전층의 측면 경사와 수평면 사이에 형성된 각도(테이퍼각이라고도 함)은 제2 도전층의 측면 경사와 수평면 사이의 각도보다 작다. 편의상, 본 명세서에서는, 테이퍼각을 가진 측면 경사를 테이퍼 형상이라 하고, 테이퍼 형상을 가진 부분을 테이퍼부라 한다.
또한, 상기 구성에서, 상기 제3 불순물 영역은, 절연막을 사이에 두고 제1 도전층과 겹쳐 있는 것을 특징으로 한다. 제3 불순물 영역은, 단부에 테이퍼부를 가진 제1 도전층과 절연막을 통하여 반도체층에 불순물 원소를 첨가하기 위한 도핑에 의해 형성된다. 이 도핑 시에, 반도체층 상에 위치하는 재료 층의 두께가 두꺼울수록, 이온이 얕게 주입된다. 따라서, 반도체층에 첨가되는 불순물 원소의 농도는 테이퍼 형상을 가진 도전층의 두께에 의해 영향을 받아, 불순물 원소의 농도 변화가 초래된다. 제1 도전층의 두께가 증가함에 따라, 반도체층의 불순물의 농도는 감소한다. 마찬가지로, 제1 도전층의 두께가 감소하면, 반도체층의 불순물의 농도는 증가한다.
또한, 상기 각 구성에서, 상기 반도체장치는, 제1 불순물 영역이 소스 영역 또는 드레인 영역인 것을 특징으로 한다.
또한, 상기 구조에서, 상기 반도체장치는 상기 절연막 중, 제2 불순물 영역과 겹쳐 있는 영역이 테이퍼부를 포함하는 것을 특징으로 한다. 제2 불순물 영역은 절연막을 통하여 반도체층에 불순물 원소를 도핑함으로써 형성된다. 따라서, 제2 불순물 영역의 불순물의 농도는 절연막의 테이퍼부에 의해 영향을 받아, 제2 불순물 영역의 불순물 농도 분포를 변화시킨다. 절연막의 두께가 증가하면, 제2 불순물 영역의 불순물의 농도가 감소한다. 마찬가지로, 절연막의 두께가 감소하면, 제2 불순물 영역의 불순물의 농도가 증가한다. 제2 불순물 영역은 제3 불순물 영역에서와 동일한 도핑에 의해 형성되지만, 제2 불순물 영역이 제1 도전층과 겹쳐 있지 않기 때문에 제2 불순물 영역에서의 불순물 농도가 제3 불순물 영역의 불순물 농도보다 높다. 채널의 길이방향으로의 제2 불순물 영역의 폭은 제3 불순물 영역의 폭과 같거나 또는 더 길다.
또한, 상기 구성은, TFT가 n채널형 TFT 또는 p채널형 TFT인 것을 특징으로 한다. 또한, 본 발명에서, 화소 TFT는 n채널형 TFT를 이용하여 형성된다. 또한, 이들 n채널형 TFT 또는 p채널형 TFT를 사용하는 CMOS 회로를 포함하는 구동회로가 형성된다.
또한, 본 명세서에 개시된 발명의 구성은, 한 쌍의 기판과 그 한 쌍의 기판 사이에 보유된 액정을 포함하는 반도체장치로서, 상기 한 쌍의 기판중 한쪽 기판상에는 화소부 및 구동회로가 제공되고, 상기 화소부는, 절연 표면 상의 소스 영역, 드레인 영역, 및 그 소스 영역과 드레인 영역 사이에 끼어진 채널 형성 영역을 가진 반도체층; 그 반도체층 상의 제1 절연막; 그 제1 절연막 상의, 상기 채널 형성 영역과 겹쳐 있는 전극; 상기 제1 절연막 상의 소스 배선; 상기 전극 및 상기 소스 배선을 덮는 제2 절연막; 그 제2 절연막 상의, 상기 전극에 접속된 게이트 배선; 상기 제2 절연막 상의, 상기 소스 배선 및 상기 반도체층에 접속된 접속 전극; 및 상기 제2 절연막 상의, 상기 반도체층에 접속된 화소 전극을 포함하고; 상기 한 쌍 의 기판중 다른 쪽 기판은 적색 컬러 필터 및 청색 컬러 필터가 상기 제1 반도체층과 겹치도록 적층되어 있는 차광막을 구비하는 것을 특징으로 하는 반도체장치에 관한 것이다.
또한, 상기 구성에서, 상기 반도체장치는, 제2 절연막 상에 공통 배선을 포함하고, 기판의 표면에 평행한 전계(電界)가 발생하도록 화소 전극과 공통 배선이 배치되어 있는 IPS 방식의 액정표시장치를 제공한다.
또한, 상기 구성에서, 화소 전극이 Al 또는 Ag을 주성분으로 하는 막 또는 이들 막의 적층막으로 된 반사형 액정표시장치가 제공된다.
또한, 상기 구성에서, 상기 반도체장치는 화소 전극이 투명한 도전막으로 된 투과형 액정표시장치를 제공한다.
또한, 본 발명의 또 다른 특징으로서, 본 발명의 반도체장치는, 게이트 전극을 포함하는 제1 전극(134) 및 게이트 배선(166)이 각각 상이한 절연막 상에 형성되고, 제1 전극(134) 및 소스 배선(137)이 제1 절연막 상에 형성되고, 게이트 배선(166) 및 화소 전극(167)이 제1 절연막과 상이한 제2 절연막 상에 형성되는 것을 특징으로 한다.
또한, 상기 구성을 실현하는 제작공정에 있어서의 본 발명의 구성은, 절연 표면 상에 결정성 반도체막으로 된 반도체층을 형성하는 제1 공정; 상기 반도체층 상에 제1 절연막을 형성하는 제2 공정; 상기 제1 절연막 상에, 상기 반도체층과 겹치는 전극과 소스 배선을 형성하는 제3 공정; 상기 전극 및 상기 소스 배선을 덮는 제2 절연막을 형성하는 제4 공정; 상기 제2 절연막 상의, 상기 전극에 접속되고 상 기 반도체층과 겹치는 게이트 배선, 상기 반도체층을 상기 소스 배선에 접속하는 접속 전극, 및 상기 소스 배선과 겹치는 화소 전극을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법에 관한 것이다.
또한, 상기 구성을 실현하는 제작공정에 있어서의 본 발명의 다른 구성은, 절연 표면 상에 각각 결정성 반도체막으로 된 제1 반도체층(172) 및 제2 반도체층(173)을 형성하는 제1 공정; 상기 제1 및 제2 반도체층 상에 제1 절연막을 형성하는 제2 공정; 상기 제1 절연막 상에, 상기 제1 반도체층과 겹치는 제1 전극(134), 상기 제2 반도체층과 겹치는 제2 전극(135), 및 소스 배선(137)을 형성하는 제3 공정; 상기 제1 전극(134), 상기 제2 전극(135) 및 상기 소스 배선(137)을 덮는 제2 절연막을 형성하는 제4 공정; 상기 제2 절연막 상에, 상기 제1 전극(134)에 접속되고 상기 제1 반도체층(172)과 겹치는 게이트 배선(166), 상기 제1 반도체층을 상기 소스 배선에 접속하는 접속 전극(165), 및 상기 소스 배선과 겹치는 화소 전극(167)을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법에 관한 것이다.
또한, 상기 구성에서, 상기 방법은, 화소 전극에 접속된 제2 반도체층이 인접 화소의 게이트 배선에 접속된 제2 전극과 겹쳐 있는 것을 특징으로 한다.
본 발명에 의하면, 마스크의 수 및 제작공정의 수를 증가시키지 않고, 높은 개구율의 화소 구조를 가지는 액정표시장치를 실현할 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
본 발명의 액정표시장치는 기본적인 구성으로서, 소정의 간극을 두고 서로 접착된 소자 기판 및 대향 기판과, 이 간극 내에 보유된 전기광학 물질(액정 재료 등)를 구비하고 있다.
본 발명에 따른 화소 구조의 구체 예가 도 1에 도시되어 있다. 여기서는, 반사형 액정표시장치의 예를 나타낸다.
소자 기판은 행(行) 방향으로 배치된 게이트 배선(166), 열(列) 방향으로 배치된 소스 배선(137), 게이트 배선(166)과 소스 배선(137)의 교차부 근방의 화소 TFT를 가지는 화소부, 및 n채널형 TFT 또는 p채널형 TFT를 가지는 구동회로를 포함한다.
도 1에 나타낸 게이트 배선(166)은 행 방향으로 배치된 섬 형상의 제1 전극(134)에 접속된 게이트 배선이다. 게이트 배선(166)은 제2 절연막과 접하여 그 제2 절연막상에 형성되어 있다. 소스 배선(137)과 마찬가지로, 섬 형상의 제1 전극(134)은 제1 절연막(이하, 게이트 절연막이라고도 함)에 접하여 그 제1 절연막상에 형성되어 있다.
접속 전극(165)은 화소 전극(167, 175) 및 게이트 배선(166)과 마찬가지로 제2 절연막(이하, 층간절연막이라고도 함)상에 형성되어 있다.
본 발명의 화소 구조로 함으로써, TFT의 활성층은 게이트 배선과 겹치도록 배치되어, TFT의 활성층을 차광한다.
소자 기판상의 TFT를 차광하기 위해, 제1 반도체층(172)의 적어도 채널 형성 영역은 게이트 배선(166)에 의해 차광되도록 배치되어 있다. 채널 형성 영역 이외에도, 채널 형성 영역과 드레인 영역 사이에 존재하는 영역(LDD 영역 및 오프셋 영역과 같은) 및 채널 형성 영역과 소스 영역 사이에 존재하는 영역이 게이트 배선(166)에 의해 차광되는 것이 바람직하다. 도 1에 나타낸 화소 구조는 멀티게이트 구조이기 때문에, 하나의 반도체층에는 다수의 채널 형성 영역이 존재한다. 따라서, 하나의 채널 형성 영역과 다른 채널 형성 영역 사이에 존재하는 영역도 게이트 배선(166)에 의해 차광되는 것이 바람직하다.
게이트 배선(166)은 게이트 전극으로 기능하는 제1 전극(134)이 제공되는 절연막과는 다른 절연막상에 접촉하여 형성되어 있다. 도 1에 나타낸 화소 구조에서는, 제1 전극(134)은 게이트 절연막을 사이에 두고 반도체층과 겹쳐 있는 게이트 전극으로 작용할 뿐만 아니라, 인접 화소의 보유용량을 구성하는 전극들 중 하나로도 작용한다.
본 발명의 화소 구조로 함으로써, 화소들 사이의 영역은 주로 소스 배선(137)과 화소 전극(167)의 단부를 중첩시킴으로써 차광된다.
화소 전극(167)과 접속 전극(165) 사이의 간극 및 화소 전극(167)과 게이트 배선(166) 사이의 간극과 같은 간극들은 대향 기판상에 제공된 컬러 필터에 의해 차광된다. 컬러 필터로서는, 적색 컬러 필터, 적색 컬러 필터와 청색 컬러 필터의 적층 막, 또는 적색 컬러 필터, 청색 컬러 필터 및 녹색 컬러 필터의 적층 막을 소정의 위치(소자 기판상의 TFT의 위치)에 있도록 패터닝한 것이 대향 기판상에 제공되어 있다.
그러한 구조로 함으로써, 소자 기판상의 TFT는 주로 게이트 배선(166)에 의해 차광된다. 또한, 화소들 사이의 간극은 대향 기판상에 제공된 컬러 필터(적색 컬러 필터, 적색 컬러 필터와 청색 컬러 필터의 적층 막, 또는 적색 컬러 필터, 청색 컬러 필터 및 녹색 컬러 필터의 적층막)에 의해 차광될 수 있다.
화소 전극(167)의 보유용량은 제2 반도체층(173)을 덮는 절연막을 유전체로 하여, 화소 전극(167)에 접속된 제2 반도체층(173)과 제2 전극(135)으로 구성되어 있다. 이때, 제2 반도체층의 일부에는 p형 도전형을 부여하는 불순물 원소가 첨가되어 있고, 불순물 원소의 첨가의 결과로, 제2 전극(135)에 전압이 인가된 때 채널 형성 영역이 형성되어 보유용량을 형성한다. 또한, 제2 전극(135)이 화소 전극(167)과 겹쳐 있는 영역에서는, 층간절연막(157, 158)을 유전체로 하여 보유용량이 형성된다. 여기서는 보유용량이 제2 전극(135)을 이용하여 형성되지만, 보유용량이 이것에 특별히 한정되는 것은 아니고, 용량 배선 또는 용량 전극이 제공된 화소 구조가 이용될 수도 있다.
도 1에 나타낸 화소 구조를 가지는 화소부와 구동회로를 포함하는 소자 기판을 형성하는데 필요한 마스크의 수는 5개로 할 수 있다. 구체적으로는, 제1 마스크는 제1 반도체층(172) 및 제2 반도체층(173)을 패터닝하기 위한 것이고, 제2 마스크는 제1 전극(134), 제2 전극(135) 및 소스 배선(137)을 패터닝하기 위한 것이고, 제3 마스크는 구동회로의 p채널형 TFT 및 보유용량을 형성하기 위해 p형 도전형을 부여하는 불순물 원소를 첨가할 때 n채널형 TFT를 덮기 위한 마스크이고, 제4 마스크는 제1 반도체층, 제2 반도체층, 제1 전극 및 제2 전극에 도달하는 콘택트 홀들을 형성하기 위한 것이고, 제5 마스크는 접속 전극(165, 205), 게이트 배선(166) 및 화소 전극(167, 175)을 패터닝하기 위한 마스크이다.
상기한 바와 같이, 도 1에 나타낸 화소 구조가 이용되는 경우, 적은 마스크 수로 높은 화소 개구율(약 78%)을 가지는 반사형 액정표시장치를 실현할 수 있다.
화소 전극으로서 투광성 도전막을 이용하는 경우, 소망의 형상으로 패터닝하기 위해 추가의 마스크가 필요하다. 그러나, 이것에 의해 투과형 액정표시장치를 제작할 수도 있다. 또한, 투과형 액정표시장치를 제작하는 경우에도, 적은 마스크 수로 약 56%의 화소 개구율을 얻을 수 있다.
기판의 표면에 평행한 전계를 발생하도록 공통 배선 및 화소 전극을 배치하여, IPS 방식의 투과형 액정표시장치를 제작할 수도 있다.
이하, 상기한 구성을 가지는 본 발명을 실시예에 의거하여 더 상세히 설명한다.
[실시예 1]
본 실시예에서는, 동일 기판상에 화소부와 그 화소부의 주변에 마련되는 구동회로의 TFT(n채널형 TFT 및 p채널형 TFT)를 동시에 제작하는 방법을 상세히 설명한다.
먼저, 도 2(A)에 도시된 바와 같이, 코닝 사의 #7059 유리 또는 #1737 유리 등으로 대표되는 바륨 붕규산염 유리 또는 알루미늄 붕규산염 유리와 같은 유리로 된 기판(100)상에, 산화규소막, 질화규소막, 또는 산화질화규소막과 같은 절연막으 로 된 하지막(101)을 형성한다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로부터 제조되고 10∼200 nm(바람직하게는, 50∼100 nm)의 두께를 가지도록 형성된 산화질화규소막(101a), 및 SiH4 및 N2O로부터 제조되고 50∼200 nm(바람직하게는, 100∼150 nm)의 두께를 가지도록 형성된 수소화 산화질화규소막(101b)의 적층막을 형성한다. 본 실시예에서는, 하지막(101)을 2층 구조로 나타내고 있지만, 단층의 절연막, 및 2층 이상의 적층 구조가 형성될 수도 있다.
그 다음, 레이저 결정화법 또는 공지의 열 결정화을 사용하여 비정질 구조를 가지는 반도체막으로부터 제조된 결정성 반도체막에 의해 섬 형상의 반도체층(102∼106)을 형성한다. 이 섬 형상의 반도체층(102∼106)의 두께는 25∼80 nm(바람직하게는, 30∼60 nm)로 형성될 수 있다. 결정성 반도체막의 재료에 한정은 없지만, 규소 또는 규소 게르마늄(SiGe) 합금에 의해 결정성 반도체막을 형성하는 것이 바람직하다.
레이저 결정화법에 의해 결정성 반도체막을 제조하는데 사용되는 레이저 광원으로서는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저와 같은 레이저가 사용될 수 있다. 이들 레이저가 사용되는 경우에는, 레이저 발진장치로부터 방사된 레이저광을 광학계에 의해 선형으로 집속시킨 다음, 그 광을 반도체막에 조사하는 방법이 사용될 수 있다. 결정화 조건은 실시자에 의해 적절히 선택될 수 있지만, 엑시머 레이저를 사용하는 경우, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm2(대표적으로는, 200∼300 mJ/cm2)으로 한다. 또한, YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm2(대표적으로는, 350∼500 mJ/cm2)로 한다. 다음에, 100∼1000 ㎛, 예를 들어, 400 ㎛의 폭을 가지는 선형으로 집속된 레이저광을 기판의 전면(全面)에 조사한다. 이때, 선형 레이저광의 경우 오버랩비(overlap ratio)를 80∼98%로 하여 행한다.
그 다음, 섬 형상의 반도체층(102∼106)을 덮도록 게이트 절연막(107)을 형성한다. 게이트 절연막(107)은 플라즈마 CVD법 또는 스퍼터링법에 의해 40∼150 nm의 두께를 가지는 규소 함유 절연막으로 형성된다. 본 실시예에서는, 두께 120 nm의 산화질화규소막을 형성하였다. 물론, 게이트 절연막이 이러한 산화질화규소막에 한정되는 것은 아니고, 다른 규소 함유 절연막이 단층 또는 적층 구조로 사용될 수도 있다. 예를 들어, 산화규소막을 사용하는 경우, 이 산화규소막은, 플라즈마 CVD법에 의해 40 Pa의 반응 압력, 300∼400℃의 기판 온도, 0.5∼0.8 W/cm2의 고주파(13.56 MHz) 전력 밀도 방전의 조건으로 TEOS(테트라에틸 오르토실리케이트)와 O2의 혼합물로부터 형성될 수 있다. 그 다음, 이렇게 하여 제조된 산화규소막에 대하여 400∼500℃로 열 어닐을 행함으로써, 게이트 절연막으로서의 양호한 특성이 얻어질 수 있다.
다음에, 게이트 절연막(107)상에 게이트 전극을 형성하기 위한 제1 도전 막(108) 및 제2 도전막(109)을 형성한다. 본 실시예에서는, 제1 도전막(108)은 두께 50∼100 nm의 TaN 막으로 형성되고, 제2 도전막(109)은 두께 100∼300 nm의 W 막으로 형성되었다.
TaN 막은 스퍼터링법에 의해 형성되고, Ta 타깃을 질소 분위기에서 스퍼터링한다. W 막은 W 타깃을 사용한 스퍼터링법에 의해 형성되거나 또는 육불화 텅스텐(WF6)을 이용한 열 CVD법에 의해 형성될 수도 있다. 어느 방법이 사용되든, 막을 게이트 전극으로 사용하기 위해서는, 막을 저저항화할 필요가 있고, W 막의 저항률은 20 μΩcm 이하인 것이 바람직하다. W 막은 결정립을 크게 함으로써 저저항화할 수 있지만, W 막 내에 산소와 같은 불순물 원소가 많이 존재하는 경우에는, 결정화가 저해되고, 막이 고저항화된다. 따라서, 스퍼터링법에 의한 경우, 순도 99.9999% 또는 99.99%의 W 타깃을 사용한다. 또한, 성막 시에 기상(氣相)으로부터의 불순물의 혼입이 없도록 충분한 주의를 기울이면서 W 막을 형성함으로써, 9∼20 μΩcm의 저항률을 달성할 수 있다.
본 실시예에서는, 제1 도전막(108)이 TaN 막이고, 제2 도전막이 W 막이지만, 이들에 한정되는 것은 아니다. 이들 도전막은 Ta, W, Ti, Mo, Al, 및 Cu로 이루어진 군에서 선택된 원소, 또는 이들 원소 중 하나를 주성분으로 하는 합금 재료, 또는 이들 원소의 화합물로부터 형성될 수도 있다. 또한, 인과 같은 불순물 원소가 도핑된 폴리실리콘 막으로 대표되는 반도체막이 사용될 수도 있다. 본 실시예에서 사용되는 것 이외의 바람직한 조합의 예로는, 탄탈(Ta)에 의해 제1 도전막을 형성 하고 이를 W 막으로 형성한 제2 도전막과 조합하는 것과, 질화 탄탈(TaN)에 의해 제1 도전막을 형성하고 이를 Al 막으로 형성한 제2 도전막과 조합하는 것과, 질화 탄탈(TaN)에 의해 제1 도전막을 형성하고 이를 Cu 막으로 형성한 제2 도전막과 조합하는 것을 들 수 있다.
다음에, 레지스트에 의해 마스크(110∼116)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 본 실시예에서는, ICP(유도 결합형 플라즈마) 에칭법이 사용된다. 에칭 가스로서, CF4와 Cl2의 가스 혼합물을 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF 전력(13.56 MHz)을 인가하여 플라즈마를 발생시킨다. 또한, 기판측(시료 스테이지)에는 100 W의 RF 전력(13.56 MHz)을 인가하여, 실질적으로 부(負)의 셀프 바이어스 전압을 인가한다. CF4와 Cl2를 혼합하는 경우에는, W 막 및 TaN 막이 대략 동일한 정도로 에칭된다.
상기 에칭 처리에서, 적당한 레지스트 마스크 형상을 이용함으로써, 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 도전막 및 제2 도전막의 엣지(edge)부가 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45°이다. 게이트 절연막상에 어떠한 잔류물도 잔류함이 없이 에칭을 행하기 위해서는 에칭 시간을 10∼20% 정도 증가시킬 수도 있다. W 막에 대한 산화질화규소막의 선택비는 2∼4(대표적으로는 3)이므로, 이 오버에칭 처리에 의해 산화질화규소막의 노출된 표면의 대략 20∼50 nm가 에칭된다. 그리하여, 제1 에칭 처리에 의해 제1 도전층 및 제2 도전층으로 이루어지는 제1 형상의 도전층(118∼124)(제1 도전층(118a∼124a)과 제2 도전 층(118b∼124b))이 형성된다. 부호 117은 게이트 절연막을 나타내고, 제1 형상의 도전층(118∼124)으로 덮이지 않은 게이트 절연막(117)의 영역은 20∼50 nm 정도의 에칭에 의해 얇게 된다.
또한, 본 실시예에서는, 제1 형상의 도전층(118∼124)이 한 번의 에칭에 의해 형성되지만, 다수의 에칭에 의해 형성될 수도 있다.
다음에, 제1 도핑 처리를 행하고, n형 도전형을 부여하는 불순물 원소를 첨가한다(도 2(B) 참조). 도핑 방법으로는, 이온 도핑법 또는 이온 주입법이 행해질 수 있다. 이온 도핑법은 1 × 1013∼5 × 1014 원자/cm2의 도즈량 및 60∼100 keV의 가속 전압의 조건 하에 행해진다. n형 도전형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는, 인(P) 또는 비소(As)를 사용하지만, 본 실시예에서는 인(P)을 사용한다. 이 경우, 도전층(118∼122)이 n형 도전형을 부여하는 불순물 원소에 대한 마스크가 되고, 제1 불순물 영역(125∼129)이 자기정합적으로 형성된다. 제1 불순물 영역(125∼129)에는 n형 도전형을 부여하는 불순물 원소가 1 × 1020∼1 ×1021 원자/cm3의 농도 범위로 첨가된다.
다음에, 도 2(C)에 도시된 바와 같이, 제2 에칭 처리를 행한다. 마찬가지로, ICP 에칭법을 사용하고, 에칭 가스로서 CF4, Cl2 및 O2의 혼합물을 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF 전력(13.56 MHz)을 인가하여 플라즈마를 발생시킨다. 또한, 기판측(시료 스테이지)에는 50 W의 RF 전력(13.56 MHz)을 인가하여, 제1 에칭 처리의 것보다 낮은 셀프 바이어스 전압을 인가한다. 이들 에칭 조건 하에 W 막이 이방적으로 에칭되고, TaN 막(제1 도전층)이 그 보다 느린 에칭속도로 이방적으로 에칭되어, 제2 형상의 도전층(131∼137)(제1 도전층(131a∼137a)과 제2 도전층(131b∼137b))을 형성한다. 부호 130은 게이트 절연막을 나타내고, 제2 형상의 도전층(131∼137)으로 덮이지 않은 게이트 절연막의 영역이 20∼50 nm 정도로 추가로 에칭되어, 더 얇은 영역을 형성한다.
또한, 도 2(C)에 도시된 제2 형상의 도전층(131∼137)은 본 실시예에서는 한 번의 에칭에 의해 형성되지만, 2번 이상의 에칭에 의해 형성될 수도 있다. 예를 들어, CF2와 Cl2의 가스 혼합물을 이용한 에칭을 행한 후, CF4, Cl2 및 O2의 가스 혼합물을 이용하여 에칭을 행할 수도 있다.
CF4와 Cl2의 혼합 가스에 의한 W 막 또는 TaN 막의 에칭 반응은 생성되는 라디칼(radical) 또는 이온 타입 및 반응 생성물의 증기압으로부터 추정될 수 있다. W 및 TaN의 불화물 및 염화물의 증기압을 비교하면, W 불화물인 WF6가 매우 높고, WCl5, TaF5 및 TaCl5의 증기압이 유사한 정도이다. 따라서, CF4와 Cl2 가스 혼합물에 의해 W 막과 TaN 막 모두가 에칭된다. 그러나, 이 가스 혼합물에 적당한 양의 O2가 첨가되면, CF4와 O2가 반응하여 CO 및 F2를 형성하고, 다량의 F 라디칼 또는 F 이온이 발생한다. 그 결과, 높은 불화물 증기압을 가지는 W 막의 에칭 속도가 증가한다. 한편, F가 증가하여도, TaN의 에칭 속도는 상대적으로 증가하지 않는다. 또한, TaN은 W에 비하여 쉽게 산화되므로, O2의 첨가에 의해 TaN의 표면이 산화된 다. 또한, TaN의 산화물은 불소 및 염소와 반응하지 않으므로, TaN 막의 에칭 속도가 더 감소한다. 따라서, W 막과 TaN 막 사이에 에칭 속도를 다르게 하는 것이 가능하게 되고, W 막의 에칭 속도를 TaN 막의 에칭 속도보다 더 크게 할 수 있다.
다음에, 도 3(A)에 도시된 바와 같이, 제2 도핑 처리를 행한다. 이 경우, 도즈량을 제1 도핑 처리의 도즈량보다 적게 하고, 높은 가속 전압 조건 하에 n형 도전형을 부여하는 불순물 원소를 도핑한다. 예를 들어, 70∼120 keV의 가속 전압 및 1 × 1013 원자/cm3의 도즈량으로 도핑을 행하여, 도 2(B)의 섬 형상의 반도체층에 형성된 제1 불순물 영역 내측에 새로운 불순물 영역을 형성한다. 도핑은, 제2 도전층(131b∼135b)이 불순물 원소에 대한 마스크로서 사용되고, 제1 도전층(131a∼135a) 아래의 영역내로 불순물 원소가 첨가되도록 행한다. 그리하여, 제1 도전층(131a∼135a)과 겹치는 제3 불순물 영역(143∼147), 및 제1 불순물 영역과 제3 불순물 영역 사이의 제2 불순물 영역(138∼142)이 형성된다. n형 도전형을 부여하는 불순물 원소는, 농도가 제2 불순물 영역에서는 1 × 1017∼1 × 1019 원자/cm3이 되고 제3 불순물 영역에서는 1 × 1016∼1 × 1018 원자/cm3이 되도록 첨가된다.
또한, 본 실시예에서는, 레지스트 마스크를 그대로 두고 제2 도핑 처리를 행하는 예를 나타내지만, 레지스트 마스크를 제거한 후에 제2 도핑 처리를 행할 수도 있다.
다음에, 도 3(B)에 도시된 바와 같이, 상기 일 도전형 불순물 원소와 반대의 도전형을 가지는 불순물 원소가 첨가된 제4 불순물 영역(151∼156)을, p채널형 TFT 를 형성하는 섬 형상의 반도체층(103, 106)에 형성한다. 제2 형상의 도전층(132, 135)이 불순물 원소에 대한 마스크로서 사용되어, 불순물 영역들이 자기정합적으로 형성된다. 이때, n채널형 TFT를 형성하는 섬 형상의 반도체층(102, 104, 105)의 전면을 레지스트 마스크(148∼150)로 덮는다. 제4 불순물 영역(151∼156)에는 상이한 농도로 인이 첨가되는데, 여기서 디보란(B2H6)을 사용하여 이온 도핑법을 행하여, 제4 불순물 영역(151∼156)에 붕소가 2 × 1020∼2 × 1021 원자/cm3의 농도로 첨가되도록 한다. 실제로, 제4 불순물 영역에 함유된 붕소는 제2 도핑 처리의 경우와 마찬가지로, 테이퍼 형상을 가지는 도전층의 두께 및 반도체층 위에 위치하는 절연막의 두께에 의해 영향을 받으므로, 제4 불순물 영역에 첨가되는 불순물 원소의 농도도 변화한다.
이상까지의 공정에서 각각의 섬 형상의 반도체층에 불순물 영역들이 형성된다. 섬 형상의 반도체층과 겹치는 제2 형상의 도전층(131∼134)이 게이트 전극으로서 기능한다. 또한, 부호 137은 소스 배선으로서 기능하는 영역을 나타내고, 부호 136은 게이트 배선으로서 기능하는 영역을 나타내고, 부호 135는 용량 배선으로서 기능하는 영역을 나타낸다.
다음에, 도 3(C)에 도시한 바와 같이, 도전형을 조절할 목적으로, 개개의 섬 형상의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 어닐로를 이용한 열 어닐법으로 행한다. 또한, 레이저 어닐법 및 급속 열 어닐(RTA)법이 적용될 수도 있다. 열 어닐법에서는, 산소 농도가 1 ppm 이하, 바람 직하게는, 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는, 500∼550℃로 행하는 것이고, 본 실시예에서는, 500℃로 4시간 열처리를 행한다. 그러나, 배선(131∼137)에 사용되는 배선 재료가 열에 약한 경우에는, 그 배선 등을 보호하기 위해 층간절연막(규소를 주성분으로 하는)을 형성한 후 활성화를 행하는 것이 바람직하다.
활성화 공정 후의 화소부의 상면도를 도 6에 나타낸다. 도 1∼도 5에 대응하는 부분에는 동일 부호를 사용한다. 도 3의 C-C'선이 도 6의 C-C'선을 따라 절단한 단면도에 대응하고, 도 3의 D-D'선이 도 6의 D-D'선을 따라 절단한 단면도에 대응한다.
또한, 3∼100% 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간 열처리를 행하여, 섬 형상의 반도체층들을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상의 반도체층의 댕글링 본드(dangling bond)를 종단시키는 공정이다. 다른 수소화 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용하는)를 행할 수도 있다.
활성화 처리로서 레이저 어닐법을 사용하는 경우, 산화질화규소막으로 된 보호막을 형성하고, 상기한 수소화를 행한 후, YAG 레이저와 같은 레이저광을 조사할 수 있다.
다음에, 두께 100∼200 nm의 산화질화규소막으로 된 제1 층간절연막(157)을 형성한 다음, 제1 층간절연막(157)상에 유기 절연 재료로 된 제2 층간절연막(158)을 형성한다. 그 다음, 콘택트 홀을 형성하기 위한 에칭 공정을 행한다.
그 다음, 구동회로(406)에서 섬 형상의 반도체층의 소스 영역과의 콘택트를 형성하기 위한 소스 배선(159∼161) 및 드레인 영역과의 콘택트를 형성하기 위한 드레인 배선(162∼164)을 형성한다. 또한, 화소부(407)에서는, 화소 전극(167), 게이트 배선(166) 및 접속 전극(165)을 형성한다(도 4 참조). 이 접속 배선(165)에 의해 섬 형상의 소스 배선(137)과 화소 TFT(404) 사이에 전기적 접속이 이루어진다. 또한, 게이트 배선(166)과 제1 전극 사이에도 전기적 접속이 이루어진다. 화소 전극(167)은 화소 TFT의 활성층에 대응하는 섬 형상의 반도체층(도 1의 제1 반도체층(172)에 대응) 및 보유용량을 형성하는 섬 형상의 반도체층(도 1의 제2 반도체층(173)에 대응)과의 전기적 접속을 형성한다. 화소 전극(167)은 인접한 화소들 사이에서 공유된다.
그리하여, n채널형 TFT(401), p채널형 TFT(402) 및 n채널형 TFT(403)을 가지는 구동회로(406)와, 화소 TFT(404) 및 보유용량(405)을 가지는 화소부(407)가 동일 기판상에 형성될 수 있다. 편의상, 본 명세서에서는, 이러한 기판을 액티브 매트릭스 기판이라 부른다.
구동회로(406)의 n채널형 TFT(401)는 채널 형성 영역(168); 게이트 전극을 형성하는 제2 도전층(131)과 겹치는 제3 불순물 영역(143)(GOLD(Gate-Overlapped-LDD) 영역); 게이트 전극 외측에 형성된 제2 불순물 영역(138)(LDD(Lightly-Doped-Drain) 영역); 및 소스 영역 또는 드레인 영역으로 기능하는 제1 불순물 영역(125)을 가진다. p채널형 TFT(402)는 채널 형성 영역(169); 게이트 전극을 형성하는 제2 도전층(132)과 겹치는 제4 불순물 영역(153); 게이트 전극 외측에 형성된 제4 불 순물 영역(152); 및 소스 또는 드레인 영역으로 기능하는 제4 불순물 영역(151)을 가진다. n채널형 TFT(403)는 채널 형성 영역(170); 게이트 전극을 형성하는 제2 도전층(133)과 겹치는 제3 불순물 영역(145)(GOLD 영역); 게이트 전극 외측에 형성되는 제2 불순물 영역(140)(LDD 영역); 및 소스 또는 드레인 영역으로 기능하는 제1 불순물 영역(127)을 가진다.
화소부의 화소 TFT(404)는 채널 형성 영역(171); 게이트 전극을 형성하는 제2 도전층(134)과 겹치는 제3 불순물 영역(146)(GOLD 영역); 게이트 전극 외측에 형성되는 제2 불순물 영역(141)(LDD 영역); 및 소스 또는 드레인 영역으로 기능하는 제1 불순물 영역(128)을 가진다. 또한, 보유용량(405)의 한쪽 전극으로 기능하는 반도체층에는 n형 도전형을 부여하는 불순물 원소가 제4 불순물 영역에서와 동일한 농도로 첨가되고, 제2 전극(135)과 그 사이의 절연층(게이트 절연막과 동일한 층)으로 보유용량(405)이 형성된다. 또한, 보유용량(405)의 한쪽 전극인 제2 전극(135)은 인접 화소 박막트랜지스터의 게이트 전극으로도 기능하므로, p형 도전형을 부여하는 불순물 원소가 반도체막(106)에 첨가된다. 마찬가지로, 제1 전극(134)은 화소 전극(167)에 대한 게이트 전극으로서 기능하고, 화소 전극(175)에 대한 보유용량의 한쪽 전극으로도 기능한다. 이 특징은 대각선 길이가 4인치 이하인 표시 패널에서 요구되는 소형 보유용량에 적합하다. 또한, 도 13에 도시된 바와 같은 화소 구조는 대화면 표시 패널에 적합하다.
본 실시예에서 제작된 액티브 매트릭스 기판의 화소부의 상면도가 도 1에 도시되어 있다. 이 화소부는 도 2∼도 6에 대응한다. 도 1의 A-A'선이 도 4의 A-A' 선에 대응하고, 도 1의 B-B'선이 도 4의 B-B'선에 대응한다.
따라서, 본 실시예의 화소 구조를 가진 액티브 매트릭스 기판에서는, 일부가 게이트 전극으로서 기능하는 제1 전극(134)과 게이트 배선(166)이 상이한 층으로 형성되어, 게이트 배선(166)에 의해 반도체막을 차광할 수 있다.
또한, 본 실시예의 화소 구조에서는, 소스 배선이 화소 전극의 엣지부와 겹치도록 배치되어, 블랙 매트릭스를 사용하지 않고도 화소 전극들 사이의 간극이 차광될 수 있다.
상기한 화소 구조는 대면적을 가지는 화소 전극이 배치되어 개구율을 향상시키는 것을 가능하게 한다.
또한, 본 실시예에서 나타낸 공정에 따르면, 액티브 매트릭스 기판이 5개의 포토마스크(섬 형상 반도체층 패턴 마스크, 제1 배선 패턴(제1 전극(134), 제2 전극(135) 및 소스 배선(137)을 포함) 마스크, p채널형 TFT의 소스 및 드레인 영역 형성용 패턴 마스크, 콘택트 홀 패턴 마스크, 및 제2 배선 패턴(화소 전극(167), 접속 전극(165) 및 게이트 배선(166)을 포함) 마스크를 사용하여 제작될 수 있다. 그 결과, 공정이 단축될 수 있고, 이것은 제조 비용의 저감 및 스루풋(throughput)의 향상에 기여한다.
또한, 본 실시예에서는 게이트 전극과 소스 배선을 동시에 형성하는 예를 설명하지만, 다른 마스크를 추가로 형성하고, 게이트 전극과 제1 전극을 상이한 공정에서 따로따로 형성하는 것도 가능하다. 구체적으로는, 먼저, 반도체층과 겹치는, 게이트 전극으로서 기능하는 부분을 형성하고, 이어서, 게이트 전극으로서 기능하 는 그 부분에 n형 또는 p형 불순물 원소를 첨가하고, 활성화를 행한 후, 게이트 전극과 겹치도록 제1 전극을 형성한다. 이때, 콘택트 홀을 형성하지 않고 게이트 전극상에 제1 전극을 단순히 겹침으로써 게이트 전극과 제1 전극 사이의 콘택트를 형성한다. 또한, 소스 배선은 제1 전극과 동시에 형성된다. 이것에 의해, 제1 전극 및 소스 배선의 재료로서 저저항의 알루미늄 또는 구리의 사용이 가능하게 된다.
[실시예 2]
본 실시예에서는, 실시예 1에서 제조한 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정표시장치를 제작하는 공정을 도 5를 참조하여 설명한다.
먼저, 실시예 1에 따라 도 4의 상태의 액티브 매트릭스 기판을 얻은 후, 그 액티브 매트릭스 기판상에 배향막(567)을 형성하고, 러빙 처리를 헹한다.
한편, 대향 기판(569)을 준비한다. 대향 기판(569)에 컬러 필터 층(570, 571)과 오버코트(overcoat)층(573)을 형성한다. 컬러 필터 층은, 적색을 가지는 컬러 필터 층(570)과 청색을 가지는 컬러 필터 층(571)이 서로 겹치고 차광막으로서 기능하도록 형성된다. 실시예 1의 기판을 사용하는 경우, 적어도 TFT와 접속 전극과 화소 전극과의 사이를 차광할 필요가 있으므로, 이들 필요한 위치를 차광하도록 적색 컬러 필터 및 청색 컬러 필터를 서로 겹쳐 배치하는 것이 바람직하다.
또한, 접속 전극(165)에 맞추어, 적색 컬러 필터 층(570), 청색 컬러 필터 층(571) 및 녹색 컬러 필터 층(572)을 겹쳐 형성함으로써, 스페이서를 형성한다. 각 색의 컬러 필터는 아크릴 수지에 안료를 혼합한 것으로 1∼3 ㎛의 두께로 형성된다. 이것은 감광성 재료를 사용하는 마스크를 이용하여 소정의 패턴으로 형성될 수 있다. 오버코트층의 두께가 1∼4 ㎛인 것을 고려하면, 스페이서의 높이는 2∼7 ㎛, 바람직하게는 4∼6 ㎛로 될 수 있다. 이 높이에 의해 액티브 매트릭스 기판과 대향 기판을 접합한 때의 간극이 형성된다. 오버코트층은 광 경화형 또는 열 경화형 유기 수지 재료로 형성되고, 예를 들어, 폴리이미드 및 아크릴 수지와 같은 재료가 사용된다.
스페이서의 배치는 임의로 결정될 수 있으나, 스페이서들은, 예를 들어, 도 5에 도시된 바와 같이 접속 전극 위의 위치와 일치하도록 대향 전극상에 배치될 수 있다. 또한, 스페이서들은 구동회로의 TFT 위의 위치와 일치하도록 대향 기판상에 배치될 수도 있다. 스페이서들은 구동회로부의 전면(全面)에 걸쳐 배치될 수도 있고, 소스 배선 및 드레인 배선을 덮도록 배치될 수도 있다.
오버코트층(573)을 형성한 후 패터닝함으로써 대향 전극(576)을 형성하고, 배향막(574)을 형성한 후 러빙 처리를 행한다.
그리고, 화소부 및 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉제(sealant)(568)에 의해 접합한다. 그 밀봉제(568)에는 충전제가 혼입되어 있어, 이 충전제와 스페이서에 의해 균일한 간극을 유지한 채 양 기판이 접합된다. 다음에, 양 기판 사이에 액정 재료(575)를 주입하고, 봉지(封止)제(도시되지 않음)를 사용하여 왼전히 봉지한다. 액정 재료로서는, 공지의 액정 재료가 사용될 수 있다. 그리하여, 도 5에 나타낸 액티브 매트릭스형 액정표시장치가 완성된다.
[실시예 3]
실시예 2를 사용하여 얻어진 액티브 매트릭스형 액정표시장치(도 5)의 구성 을 도 7(A)의 상면도를 참조하여 설명한다. 도 5의 것에 대응하는 부분에 동일 부호를 사용하였다.
도 7(A)에 도시된 상면도에서, 액티브 매트릭스 기판(201)상에는, 화소부, 구동회로, FPC(Flexible Printed Circuit)가 접합된 외부 입력 단자(203), 이 외부 입력 단자(203)를 각 회로의 입력부에 접속하는 배선(204) 등이 형성되어 있다. 액티브 매트릭스 기판(201)과, 컬러 필터 등이 형성되어 있는 대향 기판(569)이 밀봉재(568)를 사이에 두고 접합되어 있다.
게이트 배선측 구동회로(205) 및 소스 배선측 구동회로(206)의 상면에는 대향 기판 측에 적색 컬러 필터 또는 적색 컬러 필터와 청색 컬러 필터를 적층시킨 차광막(207)이 형성되어 있다. 또한, 화소부(407) 측으로 향하는 대향 기판의 면에 형성된 컬러 필터(208)는, 적색(R), 녹색(G) 및 청색(B) 컬러 필터 각각이 각 화소에 대응하여 제공되어 있다. 실제의 표시에 있어서는, 3색의 컬러 필터, 즉, 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터에 의해 컬러 표시가 실현되는데, 이들 3색의 컬러 필터의 배치는 임의적이다.
도 8(A)는 도 7(A)의 F-F'선을 따라 취한 외부 입력 단자(203)의 단면도를 나타낸다. 외부 입력 단자(203)는 액티브 매트릭스 기판 측에 형성되고, 층간 용량 및 배선 저항을 감소시켜, 배선의 절단으로 인한 불량을 방지하기 위해, 화소 전극과 동일한 층으로 형성된 배선(209)에 의해 층간절연막(158)을 사이에 두고 게이트 배선과 동일한 층으로 형성된 배선(211)에 접속된다.
또한, 외부 입력 단자에는, 베이스 필름(212) 및 배선(213)을 포함하는 FPC 가 이방성 도전성 수지(214)에 의해 접합되어 있다. 또한, 보강판(215)에 의해 기계적 강도를 높이고 있다.
도 8(B)는 도 8(A)에 도시된 외부 입력 단자의 단면도로서, 외부 입력 단자(203)를 상세히 나타낸다. 액티브 매트릭스 기판 측에 제공된 외부 입력 단자(203)는 제1 전극 및 소스 배선과 동일한 층으로 형성된 배선(211)과, 화소 전극과 동일한 층으로 형성된 배선(209)을 포함한다. 이 도면은 외부 단자부의 구성을 나타내는 일례일 뿐이고, 외부 단자부가 배선(211) 또는 배선(209)만으로 형성될 수도 있음은 명백하다. 예를 들어, 외부 단자부가 제1 전극 및 소스 배선과 동일한 층으로 형성된 배선(211)으로 형성되는 경우에는, 그 배선(211)상에 형성되어 있는 층간절연막은 제거될 필요가 있다. 화소 전극과 동일한 층으로 형성된 배선(209)은 Ti 막(209a), Al 막(209b) 및 Sn 막(209c)의 3층 구조로 형성되어 있다. FPC는 베이스 필름(212) 및 배선(213)으로 형성되어 있다. 이 배선(213)과 화소 전극과 동일한 층으로 형성된 배선(209)은 열 경화형 접착제(214)와 그 접착제에 분산된 도전성 입자(216)로 이루어진 이방성 도전성 접착제에 의해 접합됨으로써, 전기적 접속 구조를 형성한다.
한편, 도 7(B)는 도 7(A)의 E-E'선을 따라 취한 외부 입력 단자(203)의 단면도이다. 도전성 입자(216)의 외경은 배선(219)의 피치보다 작다. 따라서, 접착제(214)에 분산되는 도전성 입자(216)의 양을 적절한 것으로 하면, 인접 배선과의 단락을 야기함이 없이 FPC 측의 대응하는 배선과의 전기적 접속이 형성될 수 있다.
상기한 바와 같이 제작된 액티브 매트릭스형 액정표시장치는 각종 전자기기 의 표시부으로서 사용될 수 있다.
[실시예 4]
실시예 1에서 제작된 액티브 매트릭스 기판은 어떤 추가 공정 없이 반사형 표시장치에 적용될 수 있다. 한편, 투과형 액정표시장치를 제작하는 경우에는, 화소부의 각 화소마다 제공되는 화소 전극을 투명 전극으로 형성하면 된다. 본 실시예에서는, 투과형 액정표시장치에 사용되는 액티브 매트릭스 기판을 제작하는 방법을 도 9(A)∼도 9(C)를 참조하여 설명한다.
액티브 매트릭스 기판의 제작을 위해서는, 실시예 1의 공정에 이어, 반도체층에 도달하는 콘택트 홀의 형성까지의 공정을 행한다. 그 다음, 소스 배선(137)과 소스 영역을 접속하는 접속 전극(165), 게이트 배선(300), 및 드레인 전극과 화소 전극을 접속하는 접속 전극(301)을 형성한다(도 9(A)). 이들 전극 및 배선은 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성한 후 패터닝함으로써 얻어진다. 접속 전극(301)을 예로 들어 이 구성을 도 9(B)를 참조하여 상세히 설명한다. Ti 막(301a)을 50∼150 nm의 두께로 형성하여, 섬 형상의 반도체층의 소스 영역 또는 드레인 영역을 형성하는 반도체층과의 콘택트를 형성한다. 그리고, Ti 막(301a)에 겹쳐 Al 막(301b)을 300∼400 nm의 두께로 형성한 다음, 그 위에 Ti 막(301c) 또는 질화 티탄막(TiN)을 100∼200 nm의 두께로 형성하여, 3층 구조로 한다. 그 후, 3층 구조의 전면에 투명 도전막을 형성한 다음, 포토마스크를 사용한 패터닝 처리 및 에칭 처리를 행하여, 화소 전극(303)을 형성한다. 화소 전극(303)은 유기 수지 재료로 된 제2 층간절연막 상에 형성되고, 화소 전극(303)은 콘택트 홀을 통과하지 않고 화소 TFT(404)의 접속 전극(301)과 겹치는 부분을 가짐으로써 전기적 접속을 형성한다.
또는, 하기의 공정에서 접속부가 형성될 수도 있다. 먼저, 제2 층간절연막 상에 투명 도전막을 형성한 다음, 패터닝 처리 및 에칭 처리를 행하여 화소 전극을 형성한 후, 화소 전극과 부분적으로 접촉하여 접속 전극을 형성함으로써 콘택트 홀을 통과하지 않는 접속부를 형성한다. 투명 도전막의 재료로서는, 산화인듐(In2O3), 산화인듐과 산화주석의 합금(In2O3-SnO2; ITO) 등을 스퍼터링법 또는 진공 증착법 등을 이용하여 형성할 수 있다. 그러한 재료에 대한 에칭 처리는 염산계 용액을 사용하여 행해진다. ITO의 에칭 시에 잔류물이 발생할 수 있으므로, 에칭 가공성을 향상시키기 위해 산화인듐과 산화아연의 합금(In2O3-ZnO)이 사용될 수도 있다. 산화인듐과 산화아연의 합금은 표면 평활성이 우수하고, ITO에 비하여 열 안정성도 우수하기 때문에, 산화아연과 산화인듐의 합금을 사용하면, Al 막(301b)이 접속 전극(301)의 끝면에서 화소 전극(303)과 접촉하여 부식 반응을 하는 것을 피할 수 있다. 마찬가지로, 산화아연도 투명 도전막에 적당한 재료이다. 또한, 가시광 투과율 및 도전율을 높이기 위해, 갈륨(Ga)이 첨가된 산화아연(ZnO:Ga)을 사용할 수도 있다.
도 25는 화소의 상면도이다. 도 25에 도시된 화소는 약 56%의 개구율을 가진다. 도 9(A)∼도 9(C)의 구성요소에 대응하는 구성요소를 동일 부호로 나타낸다.
도 9(C)는 투과형 액정표시장치의 단자부의 단면도이다. 액티브 매트릭스 기판 측에 제공된 외부 입력 단자는 제1 전극 및 소스 배선과 동일한 층으로 된 배선(311)과 화소 전극과 동일한 층으로 된 배선(309)을 포함한다. 이것은 단자부의 구성을 나타내는 일례일 뿐이고, 외부 입력 단자는 배선(311)과 배선(309) 중 어느 하나만으로 형성될 수 있음은 명백하다. 예를 들어, 외부 입력 단자가 제1 전극 및 소스 배선과 동일한 층으로 형성된 배선(311)으로 형성되는 경우에는, 그 위에 형성되어 있는 층간절연막은 제거될 필요가 있다.
화소 전극과 동일한 층으로 된 배선(309)은 Ti 막(309a), Al 막(309b) 및 Ti 막(309c)의 3층 구조로 형성되어 있다. 이 배선(309)을 형성한 후, Al이 노출되는 영역에 산화물을 형성하는 처리를 행함으로써, Al 막(309b)이 화소 전극(303)과 접촉하여 부식 반응을 하는 것을 방지할 수 있다.
FPC는 베이스 필름(312)과 배선(313)으로 형성되어 있다. 배선(313)과 화소 전극과 동일 층으로 된 배선(309)은 열 경화형 접착제(314)와 그 접착제에 분산된 도전성 입자(316)로 된 이방성 도전성 접착제에 의해 접합됨으로써, 전기적 접속 구조를 형성하고 있다.
상기한 바와 같이, 반사형 액정표시장치의 제작을 가능하게 하는 액티브 매트릭스 기판이 실시예 1에서는 5개의 포토마스크를 이용하여 제작되었지만, 1개 추가의 포토마스크(전체 6개의 포토마스크)를 이용하여 투과형 액정표시장치에 사용될 수 있는 액티브 매트릭스 기판을 제작할 수 있다. 본 실시예는 실시예 1과 동일한 제작공정을 행하는 것으로 설명되고, 그러한 구성은 실시예 2에 적용될 수 있 다.
[실시예 5]
본 실시예에서는, 제2 배선으로서 Ag 및 Al의 적층 구조를 사용하는 예를 도 10에 나타낸다. 본 실시예의 구조는 제2 배선 패턴을 제외하고는 실시예 1의 것과 동일하다. 따라서, 실시예 1과 상이한 점만을 설명한다.
본 실시예에서는, 인출 전극(609)으로서 반사율이 높은 Ag을 포함하는 적층 구조를 사용한다. 이 인출 전극(609)은 도시되지 않은 화소 전극, 접속 전극 및 게이트 배선과 동시에 형성된다. 층(609a)은 저항률이 낮은 Al으로 된 도전층이고, 층(609b)은 반사율이 높은 Ag을 주성분으로 하는 도전층이다. 그러한 조합에 의해, 반사율이 높고 배선 저항이 낮은 액티브 매트릭스 기판을 실현할 수 있다.
본 실시예는 실시예 1∼4 중 어느 한 실시예와 자유롭게 조합될 수 있다.
[실시예 6]
본 실시예에서는, 액티브 매트릭스 기판의 TFT 구조가 실시예 1의 것과 상이한 예를 도 11을 참조하여 설명한다.
도 11에 도시된 액티브 매트릭스 기판상에는, 제1 p채널형 TFT(850) 및 제1 n채널형 TFT(851)를 포함하는 논리회로부(855)와 제2 n채널형 TFT(852)로 된 샘플링 회로(856)를 가지는 구동회로(857)와, 화소 TFT(853) 및 보유용량(854)을 가지는 화소부(858)가 형성되어 있다. 구동회로(857)의 논리회로부(855)의 TFT가 시프트 레지스터 회로 또는 버퍼 회로와 같은 회로를 형성하고, 샘플링 회로(856)의 TFT는 기본적으로는 아날로그 스위치를 형성한다.
이들 TFT는 기판(801)상에 형성된 하지막(802)상의 섬 형상의 반도체층(803∼806)에 채널 형성 영역, 소스 영역, 드레인 영역 및 LDD 영역을 형성함으로써 형성된다. 하지막 및 섬 형상의 반도체층들은 실시예 1과 마찬가지로 형성된다. 게이트 절연막(808)상에 형성된 게이트 전극(809∼812)은 그의 엣지부에 테이퍼 형상을 가지도록 형성되고, 이들 부분을 이용하여 LDD 영역을 형성한다. 이러한 테이퍼 형상은 실시예 1의 경우와 마찬가지로, ICP 에칭장치를 이용한 W 막의 이방성 에칭 기술에 의해 형성될 수 있다. 또한, 소스 배선(813) 및 제2 전극(용량 전극)(815)도 테이퍼 형상을 가진다.
테이퍼부를 이용하여 형성되는 LDD 영역은 n채널형 TFT의 신뢰성을 향상시키기 위해 형성되고, 이 LDD 영역에 의해, 핫 캐리어 효과로 인한 온(on) 전류 열화(劣化)가 방지된다. LDD 영역에 관해서는, 이온 도핑법에 의해 해당 불순물 원소의 이온을 전계에 의해 가속시키고, 게이트 전극의 엣지부 및 그 엣지부 근방의 게이트 절연막을 통과하여 반도체막에 첨가한다.
제1 n채널형 TFT(851)에는 채널 형성 영역(832)의 외측에 제1 LDD 영역(835), 제2 LDD 영역(834) 및 소스 또는 드레인 영역(833)이 형성되고, 제1 LDD 영역(835)은 게이트 전극(810)과 겹치도록 형성되어 있다. 또한, 제1 LDD 영역(835) 및 제2 LDD 영역(834)에 함유된 n형 불순물 원소는 상층의 게이트 절연막과 게이트 전극의 막 두께의 차이에 기인하여 제2 LDD 영역(834)에서 더 높게 되어 있다. 또한, 제2 n채널형 TFT(852)도 유사한 구성을 가지도록 형성되고, 채널 형성 영역(836), 게이트 전극과 겹치는 제1 LDD 영역(839), 제2 LDD 영역(838) 및 소 스 또는 드레인 영역(837)으로 이루어져 있다. 한편, p채널형 TFT(850)는 단일 드레인 구조를 가지고, 채널 형성 영역(828)의 외측에 p형 불순물이 첨가된 불순물 영역(829∼831)이 형성되어 있다.
화소부(858)에서는, n채널형 TFT로 형성된 화소 TFT는 오프 전류를 감소시킬 목적으로 멀티게이트 구조로 되어 있고, 채널 형성 영역(840)의 외측에, 게이트 전극과 겹치는 제1 LDD 영역(843), 제2 LDD 영역(842), 및 소스 또는 드레인 영역(841)이 형성되어 있다. 또한, 보유용량(854)은 섬 형상의 반도체층(807), 게이트 절연막(808)과 동일 층으로 형성된 절연층, 및 제2 전극(815)으로 형성되어 있다. 섬 형상의 반도체층(807)에는 p형 불순물이 첨가되어 있어, 저항률이 낮음으로 인하여, 제2 전극에 인가되는 전압을 낮게 할 수 있다.
층간절연막은, 산화규소, 질화규소, 및 산화질화규소와 같은 무기 재료로 된 두께 50∼500 nm의 제1 층간절연막(816)과, 폴리이미드, 아크릴, 폴리이미드 아미드, 또는 BCB(벤조시클로부텐)과 같은 유기 절연 재료로 된 제2 층간절연막(817)으로 형성되어 있다. 이와 같이, 제2 층간절연막을 유기 절연 재료로 형성함으로써, 아주 평탄한 표면이 얻어질 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮으므로, 기생 용량이 감소될 수 있다. 그러나, 유기 수지 재료는 흡습성이므로 보호막으로는 적합하지 않다. 따라서, 제2 층간절연막을 제1 층간절연막(816)과 조합하여 형성하는 것이 바람직하다.
다음에, 소정의 패턴을 가지는 레지스트 마스크를 형성하고, 각각의 섬 형상 반도체층의 소스 또는 드레인 영역에 도달하는 콘택트 홀을 형성한다. 이들 콘택 트 홀은 건식 에칭법에 의해 형성된다. 이 경우, 에칭 가스로서 CF4, O2 및 He의 혼합 가스를 사용하여, 유기 수지 재료로 된 층간절연막을 먼저 에칭한다. 다음에, 에칭 가스로서 CF4 와 O2의 혼합 가스를 사용하여 보호 절연막을 에칭한다. 또한, 섬 형상의 반도체층에 대한 선택비를 높이기 위해 에칭 가스를 CHF3로 전환하여 게이트 절연막을 에칭한다. 그리하여, 양호한 콘택트 홀이 형성될 수 있다.
다음에, 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성하고, 레지스트 마스크 패턴을 형성하고, 에칭에 의해 소스 및 드레인 배선(818∼823), 화소 전극(827), 게이트 배선(826) 및 접속 전극(825)을 형성한다. 이렇게 하여, 도 11에 도시된 바와 같은 화소 구성의 화소부를 가지는 액티브 매트릭스 기판이 형성될 수 있다. 또한, 본 실시예의 액티브 매트릭스 기판을 사용하여서도 실시예 2의 액티브 매트릭스형 액정표시장치를 제작할 수 있다.
또한, 본 실시예에서는, 게이트 전극과 소스 배선을 동시에 형성하는 예를 설명하였지만, 다른 마스크를 1개 추가 형성하고, 게이트 전극과 제1 전극을 상이한 공정에서 따로 따로 형성할 수도 있다. 구체적으로는, 먼저, 반도체층과 겹치는, 게이트 전극으로서 기능하는 부분만을 형성하고, 이어서, 게이트 전극으로서 기능하는 부분에 n형 또는 p형 불순물 원소를 첨가하고 활성화를 행한 후, 게이트 전극과 겹치도록 제1 전극을 형성한다. 이때, 콘택트 홀을 형성하지 않고 게이트 전극상에 제1 전극을 단순히 겹침으로써, 게이트 전극과 제1 전극 사이의 콘택트를 형성한다. 또한, 제1 전극과 동시에 소스 배선을 형성한다. 이것에 의해, 제1 전 극 및 소스 배선의 재료로서, 저저항의 알루미늄 또는 구리를 사용하는 것이 가능하게 된다.
[실시예 7]
본 실시예에서는, 액티브 매트릭스 기판의 TFT 구조가 실시예 1의 것과 상이한 다른 예를 도 12를 참조하여 설명한다.
도 12에 도시된 액티브 매트릭스 기판상에는, 제1 p채널형 TFT(950) 및 제1 n채널형 TFT(951)을 포함하는 논리회로부(955)와 제2 n채널형 TFT(952)로 형성된 샘플링 회로부(956)를 가지는 구동회로(957)와, 화소 TFT(953) 및 보유용량(954)을 가지는 화소부(958)가 형성되어 있다. 구동회로(957)의 논리회로부(955)의 TFT가 시프트 레지스터 회로 또는 버퍼 회로와 같은 회로를 형성하고, 샘플링 회로(956)의 TFT는 기본적으로는 아날로그 스위치를 형성한다.
본 실시예에서 나타낸 액티브 매트릭스 기판의 경우, 먼저, 기판(901)상에 산화규소막 또는 산화질화규소막과 같은 막으로 된 하지막(902)을 50∼200 nm의 두께로 형성한다. 다음에, 레이저 결정화법 또는 열 결정화법에 의해 제조된 결정성 반도체막으로부터 섬 형상의 반도체층(903∼907)을 형성하고, 이 섬 형상의 반도체층 위에 게이트 절연막(908)을 형성한다. 다음에, n채널형 TFT를 형성하는 섬 형상의 반도체층(904, 905), 및 보유용량을 형성하는 섬 형상의 반도체층(907)에, n형 도전형을 부여하는 불순물 원소, 대표적으로는, 인(P)을 1 × 1016∼1 × 1019 원자/cm3의 농도로 선택적으로 첨가한다.
그리고, W 또는 TaN을 성분으로 하는 재료에 의해 게이트 전극(909∼912), 게이트 배선(914), 제2 전극(용량 전극)(915) 및 소스 배선(913)을 형성한다. 또한, 게이트 전극, 제2 전극 및 소스 배선은 Al과 같은 저항률이 낮은 재료에 의해 따로 따로 형성될 수도 있다. 다음에, 섬 형상의 반도체층(903∼907)의 외측, 게이트 전극(909∼912)의 외측, 및 제2 전극(915)의 외측의 영역에, n형 도전형을 부여하는 불순물 원소, 대표적으로는, 인(P)을 1 × 1019∼1 × 1021 원자/cm3의 농도로 선택적으로 첨가한다. 그리하여, 제1 n채널형 TFT(951) 및 제2 n채널형 TFT(952) 각각에, 채널 형성 영역(931, 934), LDD 영역(933, 936), 및 소스 또는 드레인 영역(932, 935)이 형성된다. 화소 TFT(953)의 LDD 영역(939)은 게이트 전극(912)을 이용하여 자기정합적으로 채널 형성 영역(937)의 외측에 형성된다. 소스 또는 드레인 영역(938)은 제1 및 제2 n채널형 TFT의 경우와 마찬가지로 형성된다.
실시예 3의 경우와 마찬가지로, 산화규소, 질화규소, 및 산화질화규소와 같은 무기 재료로 된 제1 층간절연막(916)과, 폴리이미드, 아크릴, 폴리이미드 아미드, 또는 BCB(벤조시클로부텐)과 같은 유기 절연 재료로 된 제2 층간절연막(817)으로 층간절연막이 형성된다. 다음에, 소정의 패턴을 가지는 레지스트 마스크를 형성하고, 각각의 섬 형상 반도체층에 형성된 소스 또는 드레인 영역에 도달하는 콘택트 홀을 형성한다. 다음에, 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성하고, 소스 및 드레인 배선(918∼923), 화소 전극(927), 게이트 배선(926) 및 접속 전극(925)을 형성한다. 이렇게 하여, 도 12에 도시된 화소 구조의 화소부를 가지는 액티브 매트릭스 기판이 형성될 수 있다. 또한, 본 실시예의 액티브 매트릭스 기판을 사용하여 실시예 2에서 나타낸 액티브 매트릭스 액정표시장치를 제작할 수 있다.
논리회로부(955)의 제1 n채널형 TFT(951)는 드레인측에 게이트 전극과 겹치는 GOLD 영역이 형성되어 있는 구조를 가진다. 이 GOLD 영역에 의해, 드레인 영역의 부근에서 발생되는 고전계 영역이 완화되어, 핫 캐리어 발생이 방지되고, 이 TFT의 열화가 방지될 수 있다. 이러한 구조를 가지는 n채널형 TFT는 버퍼 회로 및 시프트 레지스터 회로에 적합하다. 한편, 샘플링 회로부의 제2 n채널형 TFT(952)는 소스 측 및 드레인 측에 GOLD 영역 및 LDD 영역이 형성되어, 극성 반전하여 동작하는 아날로그 스위치에서 핫 캐리어에 기인한 열화를 방지하는 구조를 가진다. 또한, 이 구조는 오프 전류를 감소시키는데 목적이 있다. 화소 TFT(953)는 LDD 구조를 가지며, 다수의 게이트로 이루어져 있다. 이 구조는 오프 전류를 감소시키는 것을 목적으로 하고 있다. 한편, p채널형 TFT는 단일 드레인 구조로 형성되고, 채널 형성 영역(928)의 외측에 p형 불순물 원소가 첨가된 불순물 영역(929, 930)이 형성되어 있다.
그리하여, 도 12에 도시된 액티브 매트릭스 기판은, 각 화소 및 구동회로가 요구하는 사양에 맞게 각 회로를 구성하는 TFT를 최적화하고, 특히 각 회로의 동작 특성 및 신뢰성을 증가시키는 것을 고려한 구성으로 되어 있다.
또한, 본 실시예에서는, 게이트 전극과 소스 배선을 동시에 형성하는 예를 설명하였지만, 다른 마스크를 1개 추가 형성하고, 게이트 전극과 제1 전극을 상이한 공정에서 따로 따로 형성할 수도 있다. 구체적으로는, 먼저, 반도체층과 겹치는, 게이트 전극으로서 기능하는 부분만을 형성하고, 이어서, 게이트 전극으로서 기능하는 부분에 n형 또는 p형 불순물 원소를 첨가하고 활성화를 행한 후, 제1 전극을 게이트 전극과 겹치도록 형성한다. 이때, 콘택트 홀을 형성하지 않고 게이트 전극상에 제1 전극을 단순히 겹침으로써, 게이트 전극과 제1 전극 사이의 콘택트를 형성한다. 또한, 제1 전극과 동시에 소스 배선을 형성한다. 이것에 의해, 제1 전극 및 소스 배선의 재료로서 저저항의 알루미늄 또는 구리를 사용하는 것이 가능하게 된다.
[실시예 8]
본 실시예에서는, 도 1에 나타낸 것과 상이한 화소 구조를 도 13에 나타낸다. 도 13의 단면 구조를 도 14에 나타낸다. 도 14는 도 13의 A-A'선을 따라 취한 단면 및 G-G'선을 따라 취한 단면을 나타낸다. 보유용량의 구조만이 실시예 1의 구조와 상이하고, 보유용량을 제외한 본 실시예의 구성은 실시예 1과 거의 동일하다.
본 실시예에서는, 보유용량이 제2 반도체층(1002)상의 절연막을 유전체로 하여 제2 반도체층(1002)과 용량 전극(1005)에 의해 형성된다. 제1 반도체층이 부호 1001로 나타내어져 있다. 용량 전극(1005)은 용량 배선(1009)에 접속되어 있다. 용량 전극(1005)은 제1 전극(1004) 및 소스 배선(1006)과 동일 절연막상에 동시에 형성된다. 또한, 용량 배선은 화소 전극(1011), 접속 전극(1010) 및 게이트 배 선(1007)과 동일 절연막상에 동시에 형성된다.
본 실시예에서는, 불순물 영역(1012∼1014)에는 화소 TFT에서와 같이 n형 도전형을 부여하는 불순물 원소가 첨가되어 있다. 이 구조는 대각선 길이가 10 인치 이상인 것과 같은 대화면의 표시 패널에도 적용될 수 있다.
또한, 본 실시예에서는, 게이트 전극과 소스 배선을 동시에 형성하는 예를 설명하였지만, 다른 마스크를 1개 추가 형성하고, 게이트 전극, 제1 전극 및 용량 배선을 상이한 공정에서 따로 따로 형성할 수도 있다. 구체적으로는, 먼저, 반도체층과 겹치는, 게이트 전극으로서 기능하는 부분만을 형성하고, 이어서, 게이트 전극으로서 기능하는 부분에 n형 또는 p형 불순물 원소를 첨가하고 활성화를 행한 후, 제1 전극을 게이트 전극과 겹치도록 형성한다. 이때, 콘택트 홀을 형성하지 않고 게이트 전극상에 제1 전극을 단순히 겹침으로써, 게이트 전극과 제1 전극 사이의 콘택트를 형성한다. 또한, 제1 전극과 동시에 소스 배선 및 용량 배선을 형성한다. 이것에 의해, 제1 전극 및 소스 배선의 재료로서 저저항의 알루미늄 또는 구리를 사용하는 것이 가능하게 된다. 또한, 용량 배선과 겹치는 반도체층의 부분에 n형 또는 p형 불순물 원소를 첨가하여 보유용량을 증가시킬 수 있다.
본 실시예에 의하면, 마스크의 수를 증가시키지 않고 실시예 1의 마스크 설계를 변경하여 액티브 매트릭스 기판을 제작할 수 있다.
본 실시예는 실시예 1∼5중 어느 한 실시예와 자유롭게 조합될 수 있다.
[실시예 9]
본 실시예는, 실시예 1에서 나타낸 액티브 매트릭스 기판의 TFT의 반도체층 을 형성하기 위한 결정성 반도체층을 제조하는 다른 방법을 나타낸다. 본 실시예에서는, 일본 공개특허공고 평7-130652호 공보에 개시된 촉매원소를 이용한 결정화 방법이 적용될 수도 있다. 이 경우의 예를 아래에 설명한다.
실시예 1에서와 동일한 방법으로 유리 기판상에 하지막 및 비정질 반도체층을 25∼80 nm의 두께로 형성한다. 예를 들어, 비정질 규소막을 55 nm의 두께로 형성한다. 중량 환산으로 10 ppm의 촉매원소를 함유하는 수용액을 스핀 코팅법에 의해 도포하여 촉매원소 함유 층을 형성한다. 촉매원소의 예로서는, 니켈(Ni), 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu) 및 금(Au)을 들 수 있다. 스핀 코팅법 외에도, 스퍼터링법 또는 진공 증착법에 의해 촉매원소 함유 층(170)을 1∼5 nm의 두께로 형성할 수도 있다.
결정화 공정에서는, 먼저, 400∼500℃로 1시간 정도 열처리를 행하고, 비정질 규소막의 수소 함량을 5 원자% 이하로 저하시킨다. 다음에, 노 어닐 오븐 내에서 질소 분위기 하에 550∼600℃로 1∼8시간 열 어닐을 행한다. 상기한 공정에 의해, 결정성 규소막으로 된 결정성 반도체층이 얻어질 수 있다.
상기한 바와 같이 하여 제조된 결정성 반도체층으로부터 섬 형상의 반도체층을 형성함으로써, 실시예 1과 마찬가지로 액티브 매트릭스 기판을 완성할 수 있다. 그러나, 결정화 공정에서, 규소의 결정화를 촉진시키기 위한 촉매원소를 사용하는 경우, 섬 형상의 반도체층 내에는 미량(대략 1×1017∼1×1019원자/cm3)의 촉매원소가 잔류한다. 물론, 그러한 상태에서도 TFT를 완성하는 것이 가능하지만, 적어도 채널 형성 영역으로부터 잔류 촉매원소를 제거하는 것이 바람직하다. 이 촉매원소를 제거하는 수단들 중 하나는 인(P)의 게터링 작용을 이용하는 것이다.
이 목적을 위한 인(P)에 의한 게터링 처리는 도 3(C)에서 설명한 활성화 공정과 동시에 행해질 수 있다. 게터링에 필요한 인(P)의 농도는 고농도 n형 불순물 영역의 불순물 농도와 대략 동일할 수 있다. 활성화 공정의 열 어닐은, n채널형 TFT 및 p채널형 TFT의 채널 형성 영역으로부터 그 농도로 인(P)을 함유하는 불순물 영역으로 촉매원소가 편석하는 것을 가능하게 한다. 그 결과, 그 불순물 영역에는 촉매원소가 1 × 1017∼1 × 1019 원자/cm3의 농도로 편석한다. 이렇게 하여 제조된 TFT는 낮은 오프 전류값과 높은 결정성을 가진다. 따라서, 높은 전계효과 이동도가 얻어질 수 있고, 우수한 특성이 달성될 수 있다.
본 실시예는 실시예 1∼8중 어느 한 실시예와 자유롭게 조합될 수 있다.
[실시예 10]
본 실시예에서는, 실시예 1의 것과 상이한 화소 구조(IPS 방식)를 도 15에 나타낸다. 도 15의 단면 구조가 도 16에 도시되어 있다. 도 16은 도 15의 A-A'선을 따라 취한 단면 및 H-H'선을 따라 취한 단면을 나타낸다.
본 실시예에서는, IPS(In-Plane Switching) 방식(횡전계 방식이라고도 함)의 액티브 매트릭스형 액정표시장치의 예를 나타낸다. IPS 방식은, 화소 전극 및 공통 배선 모두가 한 쌍의 기판중 한쪽 기판상에 형성되고 전계가 수평 방향으로 인가되는 것에 특징이 있다. 그 결과, 액정 분자의 종축이 기판의 표면에 대략 평행 하게 배향되도록 제어된다. IPS 방식의 이용에 의해 시야각이 증가될 수 있다.
도 15에서, 제1 반도체층이 부호 1101로 나타내어지고, 제2 반도체층이 부호 1102, 제1 전극이 1104, 제2 전극이 1105, 소스 배선이 1106, 게이트 배선이 1107, 공통 배선이 1108, 1109, 접속 전극이 1110, 화소 전극이 1111로 나타내어져 있다. 화소 전극(1111) 및 공통 배선(1108, 1109)은 기판의 표면에 평행한 전계가 발생되도록 배치되어 있다. 공통 배선(1108, 1109)은 소스 배선(1106)과 겹치도록 배치되어, 화소부의 개구율이 증대된다.
도 16에 도시된 바와 같이, 제1 전극(1104), 제2 전극(1105) 및 소스 배선(1106)이 제1 반도체층(1101) 및 제2 반도체층(1102)을 덮는 절연막상에 동시에 형성된다. 화소 전극(1111), 접속 전극(1110), 게이트 배선(1107) 및 공통 배선(1109)은 소스 배선(1106)을 덮는 층간절연막 상에 동시에 형성된다.
제1 전극(1104)은 게이트 배선(1107)에 전기적으로 접속되어 있다. 제1 반도체층(1101)과 겹치는 제1 전극(1104)이 게이트 전극으로서 기능한다.
본 실시예에서는, 장방형 형상의 화소 전극을 나타내고 있지만, 화소 전극 및 공통 전극의 형상을 V자형 전극 구조로 하여 시야각을 더욱 증가시킬 수도 있다. 또한, 보유용량은 제2 반도체층(1102), 제2 반도체층(1102)을 덮는 절연막, 및 제2 전극(1105)에 의해 형성된다. 제2 전극(1105)은 인접 화소의 게이트 배선에 전기적으로 접속되어 있다. 또한, 제2 반도체층(1102)에는 p형 도전형을 부여하는 불순물 원소가 첨가되어 있다.
본 실시예의 화소 구조는 실시예 1의 마스크 패턴을 변경하여 실시예 1과 동 일한 제작공정에 의해 얻어질 수 있다.
실시예 1의 공정을 이용하여 도 15 및 도 16의 상태를 얻은 후, 실시예 2에서 설명한 방법에 의해 액정표시장치를 얻는다. 실시예 2에서와 마찬가지로 대향 기판에 제공된 컬러 필터를 이용하여 화소들 사이의 간극을 차광한다. 그러나, IPS 방식이 이용되므로, 배향 처리 등을 변경할 필요가 있다.
[실시예 11]
본 실시예에서는, 실시예 10의 것과 상이한 IPS 방식의 화소 구조를 도 17에 나타낸다. 도 17의 단면 구조가 도 18에 도시되어 있다. 도 18은 도 17의 J-J'선을 따라 취한 단면 및 K-K'선을 따라 취한 단면을 나타낸다. 본 실시예의 화소 전극의 구성만이 실시예 10의 것과 상이하고, 화소 전극 이외의 구성은 실시예 1에의 것과 거의 동일하다.
도 17에서, 제1 반도체층이 부호 1201로 나타내어지고, 제2 반도체층이 1202, 제1 전극이 1204, 제2 전극이 1205, 소스 배선이 1206, 게이트 배선이 1207, 공통 배선이 1208, 1209, 제1 접속 전극이 1210, 화소 전극이 1211, 제2 접속 전극이 1212, 1213으로 나타내어져 있다. 화소 전극(1211) 및 공통 배선(1208, 1209)은 기판의 표면에 평행한 전계가 발생되도록 배치되어 있다. 화소 전극(1211)으로서는, 투광성을 가지는 도전막(ITO막 등)이 사용된다. 투광성의 도전막의 패터닝을 위해 1개의 추가 마스크가 제공됨으로써, 제2 접속 전극이 화소 전극과 겹쳐 전기적 접속을 가능하게 한다. 화소 전극으로서 투광성의 도전막을 사용함으로써, 개구율이 증가된다. 또한, 공통 배선(1208, 1209)은 소스 배선(1206)과 겹치도록 배치되어 화소부의 개구율을 증가시킨다.
도 18에 도시된 바와 같이, 제1 전극(1204), 제2 전극(1205) 및 소스 배선(1206)이 제1 반도체층(1201) 및 제2 반도체층(1202)을 덮는 절연막 상에 동시에 형성된다. 또한, 제1 접속 전극(1210), 게이트 배선(1207), 공통 배선(1209), 및 제2 접속 전극(1213, 1212)은 소스 배선(1206)을 덮는 층간절연막 상에 동시에 형성된다.
제1 전극(1204)은 게이트 배선(1207)에 전기적으로 접속되어 있다. 제1 반도체층(1201)과 겹치는 제1 전극(1204)의 부분이 게이트 전극으로서 기능한다.
본 실시예에서는 장방형 형상의 화소 전극을 나타내고 있지만, 화소 전극(1211) 및 공통 전극의 형상을 V자형 전극 구조로 하여 시야각을 더욱 증가시킬 수도 있다.
보유용량은 제2 반도체층(1202), 제2 반도체층(1202)을 덮는 절연막, 및 제2 전극(1205)에 의해 형성된다. 제2 전극(1205)은 인접 화소의 게이트 배선에 전기적으로 접속되어 있다. 또한, 제2 반도체층(1202)에는 p형 도전형을 부여하는 불순물 원소가 첨가되어 있다.
본 실시예의 화소 구조는 실시예 1의 마스크 패턴을 변경하여 실시예 1과 동일한 제작공정에서 얻어질 수도 있다.
실시예 1의 공정을 이용하여 도 17 및 18의 상태를 얻은 후, 실시예 2에서 설명한 방법을 이용하여 액정표시장치를 얻는다. 실시예 2에서와 마찬가지로 대향 기판상에 제공된 컬러 필터를 이용하여 화소들 사이의 간극을 차광한다. 그러나, 본 실시예에서는 IPS 방식이 이용되므로, 배향 처리 등을 변경할 필요가 있다.
[실시예 12]
본 실시예에서는, 실시예 1의 것과 상이한 보유용량의 단면 구조를 도 19에 나타낸다. 본 실시예의 보유용량의 구성만이 실시예 1과 상이하고, 보유용량 이외의 구성은 실시예 1의 것과 거의 동일하다. 실시예 1과 동일한 부호로 나타낸 부분은 실시예 1의 것에 대응하는 것이다.
먼저, 실시예 1의 공정에 따라 층간절연막(157)이 형성된 상태를 얻은 후, 추가 마스크를 제공하여 선택적으로 에칭하여 층간절연막(157)을 부분적으로 제거한다. 선택적 에칭의 결과로, 유기 수지로 된 층간절연막(1300) 및 층간절연막(157)이 선택적으로 남는다. 그 다음, 그 위에 화소 전극(1302)을 형성한다.
실시예 1에서와 같이, 본 실시예에는 보유용량이 절연막을 유전체로 하여, 불순물 영역(154∼156)을 포함하는 반도체막 및 용량 전극(1301)에 의해 형성된다. 추가로, 층간절연막을 유전체로 하여 용량 전극(1301) 및 화소 전극(1302)에 의해 다른 보유용량이 형성된다. 화소 TFT에서와 같이, 불순물 영역(154∼156)에는 n형 또는 p형 도전형을 부여하는 불순물 원소가 첨가되어 있다.
그러한 구성으로 함으로써, 보유용량이 더욱 증가될 수 있다.
본 실시예는 실시예 1∼9중 어느 한 실시예와 자유롭게 조합될 수 있다.
[실시예 13]
본 발명을 실시하여 형성된 화소부 및 CMOS 회로는 각종 전기광학장치(액티브 매트릭스형 액정표시장치 및 액티브 매트릭스형 EL 표시장치)에 사용될 수 있 다. 따라서, 본 발명은 그러한 전기광학장치를 표시부에 탑재한 모든 전자기기에 적용될 수 있다.
그러한 전자기기의 예로서는, 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형), 헤드 장착형 디스플레이(고글형 디스플레이), 자동차 내비게이션 시스템, 자동차 스테레오 기기, 퍼스널 컴퓨터, 및 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등)를 들 수 있다. 이들의 예를 도 20, 도 21 및 도 22에 나타낸다.
도 20(A)는 퍼스널 컴퓨터를 나타내고, 이 퍼스널 컴퓨터는 본체(2001), 화상 입력부(2002), 표시부(2003) 및 키보드(2004) 등을 포함한다. 본 발명은 화상 입력부(2002), 표시부(2003) 또는 다른 구동회로에 적용될 수 있다.
도 20(B)는 비디오 카메라를 나타내고, 이 비디오 카메라는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상(受像)부(2106) 등을 포함한다. 본 발명은 표시부(2102) 또는 다른 구동회로에 적용될 수 있다.
도 20(C)는 모바일 컴퓨터를 나타내고, 이 모바일 컴퓨터는 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 및 표시부(2205)를 포함한다. 본 발명은 표시부(2205) 및 다른 신호 제어 회로에 적용될 수 있다.
도 20(D)는 헤드 장착형 디스플레이의 일부(우측)를 나타내고, 이 디스플레이는 본체(2301), 신호 케이블(2302), 헤드 고정 밴드(2303), 표시부(2304), 광학계(2305) 및 표시장치(2306) 등을 포함한다. 본 발명은 표시장치(2306)에 적용될 수 있다.
도 20(E)는 프로그램이 기록되어 있는 기록 매체(이하, 기록 매체라 함)를 사용하는 플레이어를 나타내고, 이 플레이어는 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 및 조작 스위치(2405) 등을 포함한다. 이 플레이어는 DVD(digital versatile disk) 또는 CD와 같은 기록 매체를 사용하고, 음악 감상, 영화 감상, 게임 및 인터넷을 할 수 있다. 본 발명은 표시부(2402) 또는 다른 구동회로에 적용될 수 있다.
도 20(F)는 디지털 카메라를 나타내고, 이 디지털 카메라는 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504), 및 수상부(도시되지 않음) 등을 포함한다. 본 발명은 표시부(2502) 또는 다른 구동회로에 적용될 수 있다.
도 21(A)는 표시장치(2601), 및 스크린(2602)을 포함하는 프론트형 프로젝터를 나타낸다. 본 발명은 표시장치(2601)의 일부를 구성하는 액정표시장치(2808) 또는 다른 구동회로에 적용될 수 있다.
도 21(B)는 본체(2701), 표시장치(2702), 거울(2703) 및 스크린(2704)을 포함하는 리어형 프로젝터를 나타낸다. 본 발명은 표시장치(2702)의 일부를 구성하는 액정표시장치(2808) 또는 다른 구동회로에 적용될 수 있다.
도 21(C)는 도 21(A) 및 도 21(B)의 표시장치(2601, 2702)의 구성의 일례를 나타내는 도면이다. 각 표시장치(2601, 2702)는 광원 광학계(2801), 거울(2802, 2804∼2806), 다이크로익 거울(2803), 프리즘(2807), 액정표시장치(2808), 위상차 판(2809) 및 투사(投射) 광학계(2810)를 포함한다. 투사 광학계(2810)는 투사 렌 즈를 가진 다수의 광학 렌즈를 포함한다. 본 실시예는 3판식의 예를 나타내지만, 이것에 한정되는 것은 아니고, 예를 들어, 단판식이 사용될 수도 있다. 또한, 실시자는 도 21(C)에서 화살표로 나타낸 광로에 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하는 필름, 및 IR 필름 등을 적절히 배치할 수 있다.
도 21(D)는 도 21(C)의 광원 광학계(2801)의 구성의 일례를 나타내는 도면이다. 본 실시예에서는, 광원 광학계(2801)가 반사경(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환소자(2815), 및 집광 렌즈(2813)를 포함한다. 도 21(D)에 나타낸 광원 광학계는 단지 일례이고, 이것에 한정되는 것은 아니다. 예를 들어, 실시자는 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하는 필름 및 IR 필름 등을 적절히 배치할 수 있다.
도 21에 나타낸 프로젝터는 투과형 전기광학장치를 이용하는 경우이고, 반사형 전기광학장치에 대한 적용례는 나타내지 않았다.
도 22(A)는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시부(2904), 조작 스위치(2905), 및 안테나(2906) 등을 포함하는 휴대 전화기를 나타낸다. 본 발명은 표시부(2904) 또는 다른 구동회로에 적용될 수 있다.
도 22(B)는 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005), 및 안테나(3006) 등을 포함하는 휴대형 책(전자 책)을 나타낸다. 본 발명은 표시부(3002, 3003) 또는 다른 구동회로에 적용될 수 있다.
도 22(C)는 본체(3101), 지지대(3102) 및 표시부(3103) 등을 포함하는 디스플레이를 나타낸다. 본 발명은 표시부(3103)에 적용될 수 있다. 본 발명의 디스 플레이는 특히 대화면화한 경우에 유리하고, 특히 대각선 길이가 10인치 이상(특히 30인치 이상)인 디스플레이에 유리하다.
따라서, 본 발명의 적용 범위는 매우 넓고, 모든 분야의 전자기기에 본 발명을 적용할 수 있다. 또한, 본 실시예의 전자기기는 실시예 1∼12의 어느 조합으로 된 구성을 이용하여서도 실현될 수 있다.
[실시예 14]
실시예 1에서는 에칭을 한번 행하는 조건에서 제1 형상의 도전층을 형성하기 위한 제1 에칭 처리를 행하지만, 절연막의 두께가 감소하는 것을 방지하고 형상의 균일성을 향상시키기 위해 에칭 처리를 다수 회 행할 수도 있다. 본 실시예에서는, 제1 형상의 도전층을 형성하기 위해 제1 에칭 처리를 2회 행하는 예를 설명한다.
본 발명에서는 게이트 전극의 양쪽에 테이퍼 형상을 형성하고 채널 형성 영역의 양쪽에 LDD 영역을 형성하지만, 본 실시예는 제작공정 중의 게이트 전극 부근의 일 측부만을 확대하여 나타내는 단면도인 도 24(A)∼도 24(D)를 참조하여 설명한다. 간략화를 위해, 하지막과 기판은 도 24(A)∼도 24(D)에 나타내지 않았다.
먼저, 실시예 1의 제작공정에 따라 도 2(A)에 나타낸 상태를 얻는다. 제1 도전막의 두께를 20∼100 nm로 하고, 제2 도전막의 두께를 100∼400 nm로 하면 충분하다. 본 실시예에서는, 두께 30 nm의 TaN로 된 제1 도전막과 두께 370 nm의 W으로 된 제2 도전막을 적층한다. TaN은 내열성이 매우 높기 때문에 제1 도전막의 재료로서 바람직하다.
다음에, 레지스트로 된 제1 형상의 마스크(1405a)를 형성한다. 다음에, ICP 방법에 의해 에칭을 행하여 제1 형상의 제2 도전막(1404a)을 형성한다. TaN에 대한 선택비가 높은 에칭 가스로서 CF4, Cl2 및 O2의 혼합 가스를 사용하는 결과로, 도 24(A)에 나타낸 상태가 얻어질 수 있다. 표 1은 제2 도전막(W)의 에칭 속도, 제1 도전막(TaN)의 에칭 속도, 또는 제2 도전막(W)의 테이퍼각과 여러가지 에칭 조건 사이의 관계를 나타낸다.
W 및 TaN의 에칭 속도(E.R.) 및 W의 테이퍼각
ICP 바이어스 압력 CF4 Cl2 O2 W E.R(1) TaN E.R.(2) W/TaN 선택비 (1)/(2) W 테이퍼각
번호 [W] [W] [Pa] [SCCM] [nm/min] [nm/min] [deg]
1 500 20 1.0 30 30 0 58.97 66.43 0.889 80
2 500 60 1.0 30 30 0 88.71 118.46 0.750 25
3 500 100 1.0 30 30 0 111.66 168.03 0.667 18
4 500 20 1.0 25 25 10 124.62 20.67 6.049 70
5 500 60 1.0 25 25 10 161.72 35.81 4.528 35
6 500 100 1.0 25 25 10 176.90 56.32 3.006 32
7 500 150 1.0 25 25 10 200.37 80.32 2.495 26
8 500 200 1.0 25 25 10 218.20 102.87 2.124 22
9 500 250 1.0 25 25 10 232.12 124.97 1.860 19
10 500 20 1.0 20 20 20 -(*) 14.83 - -
11 500 60 1.0 20 20 20 193.02 14.23 13.695 37
12 500 100 1.0 20 20 20 235.27 21.81 10.856 29
13 500 150 1.0 20 20 20 276.74 38.61 7.219 26
14 500 200 1.0 20 20 20 290.10 45.30 6.422 24
15 500 250 1.0 20 20 20 300.34 50.25 6.091 22
(*) 표: 에칭 시의 W의 표면 품질의 변화에 기인하여 측정이 불가능했음을 나타냄.
본 명세서에서 사용된 "테이퍼각"이라는 용어는 도 24(A)의 우측 상부에 나타낸 바와 같이 수평면과 재료 층의 측면과의 사이에 형성되는 각을 가리킨다.
제1 에칭 조건을, 예를 들어, 표 1의 조건 4∼15중 어느 하나로 함으로써, 제2 도전막(W)의 측면과 수평면 사이에 형성되는 각도(테이퍼각
Figure 112007067999573-pat00001
1)를 19도∼70도 사이에서 자유롭게 설정할 수 있다. 에칭 시간은 실시자에 의해 적절히 설정될 수 있다.
도 24(A)에서, 반도체층이 부호 1401로 나타내어지고, 절연막이 1402, 제1 도전막이 1403으로 나타내어져 있다.
다음에, 마스크(1405a)를 그대로 둔 상태에서 제2 에칭 조건 하에 에칭을 행하여 제1 형상의 제1 도전층(1403)을 형성한다. 이 제2 에칭 조건 하의 에칭 시에, 절연막(1402)도 어느 정도 에칭되어, 제1 형상의 절연막(1402a)이 얻어진다. 본 실시예에서는, 제2 에칭 조건을 위한 에칭 가스로서 CF4와 Cl2의 혼합 가스를 사용한다. 제2 에칭 조건으로서, 예를 들어, 표 1의 조건 1∼3중 어느 하나를 사용할 수도 있다. 상기한 바와 같이, 에칭을 2번 행하는 조건 하에 제1 에칭 처리를 행함으로써, 절연막(1402)의 두께가 감소하는 것을 방지할 수 있다.
다음에, 제1 도핑 처리를 행한다. 반도체에 한 가지 도전형을 부여하는 불순물 원소, 본 실시예에서는, n형 도전형을 부여하는 인을, 제1 형상의 제1 도전층(1403a) 및 제1 형상의 제2 도전층(1404a)을 마스크로 하여 이온 도핑법에 의해 반도체층(1401)에 첨가한다(도 24(B)). 도 24(B)에서 제2 에칭 조건 하의 에칭 시에 제1 형상의 제2 도전층(1404a)도 어느 정도 에칭되지만, 제2 도전층(1404a)은 에칭 양이 작기 때문에, 도 24(A)에 도시한 것과 동일한 형상을 가지는 것으로 나타내어져 있다.
다음에, 마스크(1405a)를 그대로 둔 상태에서 제2 에칭을 행하여, 도 24(C)에 나타낸 상태를 얻는다. 본 실시예에서는, CF4와 Cl2의 혼합 가스를 에칭 가스로서 사용하는 제1 에칭 조건 하에 제2 에칭 처리로서 에칭을 행한 후, CF4, Cl2 및 O2의 혼합 가스를 에칭 가스로서 사용하는 제2 에칭 조건 하에 에칭을 행한다. 이들 에칭 조건으로서는, 표 1의 조건들 중 어느 한 조건이 사용될 수 있고, 에칭 시간은 적당히 설정될 수 있다. 채널의 길이방향에 따른 각 도전층의 폭은 에칭 조건을 선택함으로써 자유롭게 설정될 수 있다. 제2 에칭 처리에 의해, 제2 형상의 마스크(1405b), 제2 형상의 제1 도전층(1403b), 제2 형상의 제2 도전층(1404b), 및 제2 형상의 절연막(1402b)을 형성할 수 있다.
제2 형상의 제2 도전층(1404b)은 테이퍼각
Figure 112007067999573-pat00002
1보다 큰 테이퍼각
Figure 112007067999573-pat00003
2를 형성하는 반면, 제2 형상의 제1 도전층(1403b)은 매우 작은 테이퍼각(
Figure 112007067999573-pat00004
)을 형성한다. 또한, 제2 형상의 절연막(1402b)에서도 테이퍼각(
Figure 112007067999573-pat00005
)이 부분적으로 형성된다.
다음에, 마스크(1405b)를 제거한 후, 제2 도핑 처리를 행한다(도 24(D)). 제2 도핑 처리는 제1 도핑 처리의 것보다 낮은 농도로 도핑을 행한다. 본 실시예에서는, 제2 형상의 제2 도전층(1404b)을 마스크로 하여 이온 도핑법에 의해 반도체층(1401)에 n형 도전형을 부여하는 인을 첨가한다.
제2 도핑 처리의 결과로, 불순물 영역(1401a∼1401c)이 형성된다. 절연막 및 제1 도전층을 사이에 두고 제2 도전층과 겹치는 반도체층의 부분이 채널 형성 영역으로서 기능한다. 도시되지 않았지만, 채널 형성 영역의 양측에는 불순물 영역(1401a∼1401c)이 대칭적으로 형성된다.
도핑 시에, 반도체층 상에 배치된 재료 층의 두께가 두꺼울 수록, 이온이 얕게 주입된다. 따라서, 절연막을 사이에 두고 제1 도전층과 겹치는 불순물 영역(1401c), 즉, 제3 불순물 영역(GOLD 영역)은 테이퍼각(
Figure 112007067999573-pat00006
)의 측면을 가지는 테이퍼부에 의해 영향을 받으므로, 반도체층에 첨가되는 불순물 원소의 농도가 변한다. 불순물 농도는 재료 층의 두께가 증가할수록 감소하고, 재료 층의 두께가 감소할수록 증가한다.
마찬가지로, 불순물 영역(1402b), 즉, 제2 불순물 영역(LDD 영역)은 제2 형상의 절연막(1402b)의 두께에 의해 영향을 받으므로, 반도체층에 첨가되는 불순물 원소의 농도가 변한다. 구체적으로는, 불순물 영역(1401b)은 테이퍼각(
Figure 112008058295731-pat00007
)의 측면을 가지는 테이퍼부 또는 다른 테이퍼부의 두께에 의해 영향을 받으므로, 반도체층에 첨가되는 불순물 원소의 농도가 변한다. 제1 도전층과 겹쳐 있지 않은 불순물 영역(1401b)은 불순믈 영역(1401c)의 것보다 높은 농도를 가진다. 또한, 채널의 길이방향에 따른 불순물 영역(1401b)의 폭은 불순물 영역(1401c)의 것과 같거나, 또는 불순물 영역(1401c)의 것보다 크다.
불순물 영역(1401a), 즉, 제1 불순물 영역은 제1 도핑 처리에 의해 첨가된 불순물 원소에 추가하여 제2 도핑 처리에 의해 첨가된 불순물 원소를 함유한다. 그 결과, 불순물 영역(1401a)은 고농도 불순물 영역이 되어, 소스 영역 또는 드레인 영역으로서 기능한다.
후속 공정으로서, 도 3(B)에 나타낸 실시예 1의 제작공정과 그로부터 액티브 매트릭스 기판을 제작하기까지의 공정을 행할 수 있다.
상기 방법에 의해, 화소부의 TFT 및 구동회로의 TFT가 형성된다.
본 실시예는 실시예 1∼4 및 실시예 7∼13중 어느 한 실시예와 자유롭게 조합될 수 있다.
본 실시예의 에칭 가스(CF4와 Cl2의 혼합 가스) 대신에 SF6와 Cl2의 혼합 가스를 사용하거나 또는 CF4, Cl2 및 O2의 혼합 가스 대신에 SF4, Cl2 및 O2의 혼합 가스를 사용하는 경우, 절연막(1402)에 대한 이들 가스의 에칭 선택비가 매우 높기 때문에, 두께 감소가 더욱 방지될 수 있다.
도 1은 본 발명의 실시예 1에 따른 화소부의 상면도.
도 2(A)∼도 2(C)는 본 발명의 실시예 1에 따른 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 3(A)∼도 3(C)는 본 발명의 실시예 1에 따른 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 4는 본 발명의 실시예 1에 따른 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 5는 본 발명의 실시예 2에 따른 반사형 액정표시장치의 단면 구조를 나타내는 도면.
도 6은 본 발명의 실시예 1에 따른 화소부의 상면도.
도 7(A) 및 도 7(B)는 본 발명의 실시예 3에 따른 액티브 매트릭스 기판의 상면도 및 단면도.
도 8(A) 및 도 8(B)는 본 발명의 실시예 3에 따른 단자부의 단면도.
도 9(A)∼도 9(C)는 본 발명의 실시예 4에 따른 투과형 액정표시장치의 단면 구조를 나타내는 도면.
도 10은 본 발명의 실시예 5에 따른 단자부의 단면도.
도 11은 본 발명의 실시예 6에 따른 액티브 매트릭스 기판의 단면도.
도 12는 본 발명의 실시예 7에 따른 액티브 매트릭스 기판의 단면도.
도 13은 본 발명의 실시예 8에 따른 화소부의 상면도.
도 14는 본 발명의 실시예 8에 따른 화소부의 단면도.
도 15는 본 발명의 실시예 10에 따른 화소부의 상면도.
도 16은 본 발명의 실시예 10에 따른 화소부의 단면도.
도 17은 본 발명의 실시예 11에 따른 화소부의 상면도.
도 18은 본 발명의 실시예 11에 따른 화소부의 단면도.
도 19는 본 발명의 실시예 12에 따른 화소부의 단면도.
도 20(A)∼도 20(F)는 본 발명의 실시예 13에 따른 전자기기의 예를 나타내는 도면.
도 21(A)∼도 21(D)는 본 발명의 실시예 13에 따른 전자기기의 예를 나타내는 도면.
도 22(A)∼도 22(C)는 본 발명의 실시예 13에 따른 전자기기의 예를 나타내는 도면.
도 23은 종래의 예를 나타내는 도면.
도 24(A)∼도 24(D)는 액티브 매트릭스 기판의 제작공정을 나타내는 확대 단면도.
도 25는 본 발명의 실시예 4에 따른 화소부의 상면도.
[도면의 주요 부분에 대한 부호 설명]
134: 제1 전극 135: 제2 전극 137: 소스 배선
165: 접속 전극 166: 게이트 배선 167: 화소 전극
172: 제1 반도체층 173: 제2 반도체층

Claims (14)

  1. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정; 및
    유도 결합형 플라즈마에서 상기 도전막을 에칭하여 동일 공정에서 소스 배선과 게이트 전극을 형성하는 공정을 포함하는, 반도체장치 제작방법.
  2. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정;
    유도 결합형 플라즈마에서 상기 도전막을 에칭하여 동일 공정에서 테이퍼부를 가지는 소스 배선과 게이트 전극을 형성하는 공정; 및
    상기 소스 배선 위에 층간절연막을 형성하는 공정을 포함하는, 반도체장치 제작방법.
  3. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정; 및
    유도 결합형 플라즈마에서 상기 도전막을 적어도 2번 에칭하여 동일 공정에서 소스 배선과 게이트 전극을 형성하는 공정을 포함하는, 반도체장치 제작방법.
  4. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정;
    유도 결합형 플라즈마에서 상기 도전막을 에칭하여 동일 공정에서 소스 배선과 게이트 전극을 형성하는 공정; 및
    상기 소스 배선과 상기 반도체층을 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  5. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정;
    유도 결합형 플라즈마에서 상기 도전막을 에칭하여 동일 공정에서 테이퍼부를 가지는 소스 배선과 게이트 전극을 형성하는 공정;
    상기 소스 배선 위에 층간절연막을 형성하는 공정; 및
    상기 소스 배선과 상기 반도체층을 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  6. 반도체장치를 제작하는 방법으로서,
    기판 위에 반도체층을 형성하는 공정;
    상기 반도체층 위에 도전막을 형성하는 공정;
    유도 결합형 플라즈마에서 상기 도전막을 적어도 2번 에칭하여 동일 공정에서 소스 배선과 게이트 전극을 형성하는 공정; 및
    상기 소스 배선과 상기 반도체층을 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층 위에 게이트 절연막을 형성하는 공정을 더 포함하는, 반도체장치 제작방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층이 결정성 규소를 함유하는, 반도체장치 제작방법.
  9. 삭제
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극이 폴리-Si, W, WSix, Al, Cu, Ta, Cr, 및 Mo으로 이루어진 군에서 선택된 어느 하나를 포함하는, 반도체장치 제작방법.
  11. 제 1 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 소스 배선 위에 층간절연막을 형성하는 공정을 더 포함하는, 반도체장치 제작방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 도전막이, Ta 막과 W 막의 적층, 또는 TaN 막과 Al 막의 적층, 또는 TaN 막과 Cu 막의 적층을 포함하는, 반도체장치 제작방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 에칭이 CF4와 Cl2의 혼합 가스 중에서 실행되는, 반도체장치 제작방법.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 모바일 컴퓨터, 헤드 장착형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 및 프로젝터로 이루어진 군에서 선택된 어느 하나인, 반도체장치 제작방법.
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