JP5906132B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP5906132B2
JP5906132B2 JP2012107694A JP2012107694A JP5906132B2 JP 5906132 B2 JP5906132 B2 JP 5906132B2 JP 2012107694 A JP2012107694 A JP 2012107694A JP 2012107694 A JP2012107694 A JP 2012107694A JP 5906132 B2 JP5906132 B2 JP 5906132B2
Authority
JP
Japan
Prior art keywords
insulating film
protrusion
electrode
film
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012107694A
Other languages
English (en)
Other versions
JP2013235148A (ja
Inventor
利昌 石垣
利昌 石垣
高橋　文雄
文雄 高橋
英樹 栗山
英樹 栗山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2012107694A priority Critical patent/JP5906132B2/ja
Priority to CN201710036815.9A priority patent/CN106773418A/zh
Priority to CN201310114477.8A priority patent/CN103389605B/zh
Priority to US13/849,559 priority patent/US8878185B2/en
Publication of JP2013235148A publication Critical patent/JP2013235148A/ja
Priority to US14/495,111 priority patent/US9136288B2/en
Priority to US14/798,413 priority patent/US9362409B2/en
Application granted granted Critical
Publication of JP5906132B2 publication Critical patent/JP5906132B2/ja
Priority to US15/146,939 priority patent/US20160246142A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Description

本発明は、液晶表示装置等の表示装置に係り、特に、画素回路における有機膜に形成されたコンタクトホールの径を小さくすることによって、透過率を向上させることが出来る表示装置に関する。
近年、液晶表示装置において、「特許文献１」に記載のように、画素部の開口率を高める試みが知られている。「特許文献１」に開示の液晶表示装置は、薄膜トランジスタと画素電極とを接続するために形成されたコンタクトホールに画素電極を形成して生じた凹部を埋める埋め込み部を有する。このことにより有機パッシベーション膜のコンタクトホール部における液晶分子の配向乱れを抑制し、液晶表示装置の画素部の開口率を低下させることなく、光抜けを防いでいる。
特開平９−３０４７９３号公報
しかしながら、上記のような液晶表示装置においては、凹部を埋めるためにフォトリソグラフィあるいは異方性エッチングの工程を増やさなければならないという問題があった。
上記課題に鑑みて、本発明は、薄膜トランジスタと画素電極とを接続するために形成されたコンタクトホールを有する液晶表示装置において、液晶表示装置の画素部の開口率を低下させることなく光抜けを防ぐとともに、有機絶縁膜の生産性を向上すること、コンタクトホール周りの加工精度を向上することを目的とする。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
（１）アレイ基板と対向する対向基板の間に液晶が挟持された液晶表示装置であって、アレイ基板の画素内にＴＦＴと突起が配置され、前記ＴＦＴのソース電極は、少なくとも前記突起の一部を覆うように延在し、前記ＴＦＴと前記突起を覆って無機パッシベーション膜が形成され、前記ＴＦＴ上における前記無機パッシベーション膜を覆って有機パッシベーション膜が形成され、前記有機パッシベーション膜を覆って対向電極が形成され、前記対向電極を覆って上部絶縁膜が形成され、前記上部絶縁膜の上に画素電極が形成され、前記画素電極は、前記突起上において、前記無機パッシベーション膜および前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通していることを特徴とする液晶表示装置。
（２）アレイ基板と対向する対向基板の間に液晶が挟持された液晶表示装置であって、
アレイ基板の画素内にＴＦＴと突起が配置され、前記ＴＦＴのソース電極は、少なくとも前記突起の一部を覆うように延在し、前記ＴＦＴと前記突起を覆って無機パッシベーション膜が形成され、前記ＴＦＴ上における前記無機パッシベーション膜を覆って有機パッシベーション膜が形成され、前記有機パッシベーション膜を覆って上部絶縁膜が形成され、前記上部絶縁膜の上に配線が形成され、前記配線は、前記突起上において、前記無機パッシベーション膜および前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通していることを特徴とする液晶表示装置。
本発明の実施形態にかかる表示装置の等価回路を示す回路図である。 １つの画素回路の構成の一例を示す平面図である。 実施例１による画素回路に含まれる薄膜トランジスタの断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの構成を示す平面図である。 薄膜トランジスタの比較例を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの製造工程を示す断面図である。 図６に示す薄膜トランジスタの構成を示す平面図である。 実施例２による画素回路に含まれる薄膜トランジスタの断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 図９に示す薄膜トランジスタの製造工程を示す断面図である。 実施例３による画素回路に含まれる薄膜トランジスタの断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 図１１に示す薄膜トランジスタの製造工程を示す断面図である。 実施例４による駆動回路に含まれる薄膜トランジスタの断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 図１３に示す薄膜トランジスタの製造工程を示す断面図である。 実施例５による画素回路に含まれる薄膜トランジスタの断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。 図１５に示す薄膜トランジスタの製造工程を示す断面図である。
以下では、本発明の実施形態について図面に基づいて説明する。構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお、以下で説明する実施形態は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置に本発明を適用した場合の例である。
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣとを含んで構成される。アレイ基板及び対向基板は、いずれもガラス基板などの絶縁基板に加工がされたものである。
図１は、本発明の実施形態にかかる表示装置の等価回路を示す回路図である。図１に示す等価回路は、上述のアレイ基板における表示領域の一部に相当する。アレイ基板では、多数のゲート信号線ＧＬが並んで横方向に延びており、また、多数の映像信号線ＤＬが並んで縦方向に延びている。そして、これらゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素回路に相当する。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。
ゲート信号線ＧＬ及び映像信号線ＤＬにより区画される画素回路の隅には、薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン電極ＤＴは映像信号線ＤＬに接続されている。また、各画素回路には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。
図２は、１つの画素回路の構成の一例を示す平面図である。図２に示すように、ゲート信号線ＧＬと映像信号線ＤＬとが交差する箇所に対応して薄膜トランジスタＴＦＴが存在する。薄膜トランジスタＴＦＴは半導体膜ＳＣと、ゲート電極ＧＴと、ソース電極ＳＴと、ドレイン電極ＤＴとを有する。
上述の画素回路では、各画素のコモン電極ＣＴにコモン信号線ＣＬを介してコモン電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素回路の行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号を供給することにより、各画素回路に含まれる画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸとコモン電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
薄膜トランジスタＴＦＴの詳細について説明する。薄膜トランジスタＴＦＴは、半導体膜ＳＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、ゲート電極ＧＴからなる。ドレイン電極ＤＴは映像信号線ＤＬの一部であり、下面が半導体膜ＳＣに接する部分を含む。半導体膜ＳＣ、およびゲート電極ＧＴと平面的に重なっている。またソース電極ＳＴは、ドレイン電極ＤＴと離れた位置であって、半導体膜ＳＣ、およびゲート電極ＧＴと平面的に重なる位置から右方向に延び、突起ＢＫ上に延在し、画素電極ＰＸに接続されている。またゲート電極ＧＴは、図中上方向に延び、その下端はゲート信号線ＧＬに接続されている。
図３は、画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。本図は、図２のＡ−Ａ切断線における断面を示している。ガラス基板ＳＵＢの上には、ガラス基板ＳＵＢに接するゲート電極ＧＴを含む導電層が設けられる。その導電層の上にはゲート絶縁層ＧＩが設けられる。半導体膜ＳＣはゲート絶縁層ＧＩの上面に接し、かつゲート電極ＧＴの上方に設けられている。また、ゲート絶縁層ＧＩ上には突起ＢＫが設けられる。半導体膜ＳＣの上面には離間してソース電極ＳＴ及びドレイン電極ＤＴが配置される。ソース電極ＳＴからはソース配線ＳＬが突起ＢＫ上に延在し、突起ＢＫ上で画素電極ＰＸに接続されている。薄膜トランジスタＴＦＴ及び突起ＢＫを覆って無機パッシベーション膜ＰＡＳが形成される。また、有機パッシベーション膜ＩＮは無機パッシベーション膜ＰＡＳ上に薄膜トランジスタＴＦＴを覆い、突起ＢＫを埋め込んで形成されている。
有機パッシベーション膜ＩＮ上にはコモン電極ＣＴが形成され、続いて上部絶縁膜ＵＰＳが形成される。ソース配線ＳＬは突起ＢＫ上のコモン電極ＣＴ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて画素電極ＰＸに接続している。ここで、ソース配線ＳＬはソース電極より突起ＢＫ上に突起ＢＫの基底部から頂部に沿って延在している。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図４a〜図４hは、図３に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。はじめの工程では、ガラス基板ＳＵＢ上に厚さ１５０ｎｍのＭｏ層をスパッタし、フォトリソグラフィとウェットエッチングによりゲート電極ＧＴを形成する。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。
次の工程では、ゲート電極ＧＴが形成されたガラス基板ＳＵＢの上に、ゲート絶縁膜ＧＩを構成するシリコン窒化膜を成膜する。シリコン窒化膜はＣＶＤ装置を用いて成膜する。続いてＣＶＤ装置を用いてアモルファスＳｉ層及びコンタクト層ＳＣＮを形成した後フォトリソグラフィにより所望の形状にエッチング加工して半導体膜ＳＣを形成する。なお、コンタクト層ＳＣＮは、半導体とドレイン電極およびソース電極とオーミックコンタクトをとるためのｎ＋層のことである。
次の工程では、薄膜トランジスタＴＦＴの半導体膜ＳＣまで形成したガラス基板ＳＵＢの上に感光性材料を塗布した後に、感光性材料の所望の領域に選択的に光を照射しその後現像することによりパターニングし、ゲート絶縁膜ＧＩの上に所望の高さの突起ＢＫを形成する。（図４ａ参照）。感光性材料には有機絶縁膜材、フォトスペーサ材、フォトレジストなどがあるが、要するに露光・現像により基板上の所望の領域に凸部を形成できればどのようなものでもよい。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、厚さ１００ｎｍのＴｉの層、厚さ４５０ｎｍのＡｌＳｉの層、厚さ１００ｎｍのＴｉの層を順に成膜し、それらの膜にフォトリソグラフィおよびドライエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する。上述の層を成膜する代わりに、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を成膜してもよい。このとき同時に、ソース配線ＳＬもソース電極ＳＴより突起ＢＫ上まで延在して形成される。ソース配線ＳＬは光を透過しないため開口率の観点からは配線幅を狭くするのが望ましい。
次の工程では外部からの水分や不純物などの侵入を防ぐ無機パッシベーション膜ＰＡＳを構成するシリコン窒化膜をＣＶＤ法を用いて成膜する(図４ｂ)。その後、有機パッシベーション膜ＩＮを塗布形成する(図４ｃ)。突起ＢＫ上にも有機パッシベーション膜ＩＮが塗布されるが、有機パッシベーション膜ＩＮは焼成前は流動性を有しているので、突起ＢＫ上の有機パッシベーション膜ＩＮの厚さは突起ＢＫの高さより小さくすることができる。さらに、有機パッシベーション膜ＩＮをフォトリソグラフィにより突起ＢＫ上部が露出するよう加工する(図４ｄ)。このとき、突起ＢＫ上の有機パッシベーション膜ＩＮの厚さは突起ＢＫの高さより小さいので、突起ＢＫの高さ分の穴加工をする場合と比較して露光及び現像に要する時間を短縮できる。その後、加熱することによりリフローさせ平坦化させつつ焼成する (図４ｅ)。
次の工程ではさらに例えばＩＴＯなどの透明導電膜を成膜、パターニングしてコモン電極ＣＴを形成した後上部絶縁膜ＵＰＳを形成する (図４ｆ)。コモン電極ＣＴは平面的に見た場合、突起ＢＫの近傍では窓Ｗが開くようにパターニングされる。次の工程では無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングにより突起ＢＫ頂部において一括して加工して開口させソース配線ＳＬを露出させる(図４ｇ)。
次の工程では開口部でソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして画素電極ＰＸを形成することにより、図３に示す薄膜トランジスタＴＦＴを含む表示装置ができる(図４ｈ)。なお、本実施例では半導体膜ＳＣにアモルファスＳｉを用いているが、結晶性のＳｉやその他の半導体材料でもよいのはもちろんである。
図４により説明した薄膜トランジスタＴＦＴの構成のソース・ドレイン電極と突起ＢＫとの関係を平面的に表した図が図５である。突起ＢＫ部におけるソース配線ＳＬの幅ｂは、ソース配線ＳＬと画素電極ＰＸとの接続孔の最大径ｃより広いことが望ましい。これは該接続孔を形成するエッチング工程で金属のソース配線ＳＬがエッチングストッパとして作用することを期待できるためである。また、金属のソース配線ＳＬは光を透過しないので、開口率を確保する観点からは該配線幅ｂは突起ＢＫの最大幅ａより狭くすることが望ましい。
以上に説明した構成により、ソース配線ＳＬの幅が狭くでき、開口率の向上に寄与する。また、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳのパターニングに関しても突起上で行えるため加工尤度が向上する。さらに、コモン電極ＣＴと上部絶縁膜ＵＰＳは平面上で積層されているため熱応力がかかってもコモン電極ＣＴと上部絶縁膜ＵＰＳの界面ではがれにくいという効果を奏する。また、あらかじめ突起を形成しておくため、有機パッシベーション膜ＩＮの加工が容易であるという効果も奏する。
本実施例では突起ＢＫを感光性材料のパターニングによって形成したが、他の、例えばインクジェット法等の印刷技術によって形成してもよいのはもちろんである。感光性材料のパターニングは位置精度を出しやすいという利点があり、一方、印刷技術を用いれば、所望の位置に突起ＢＫを配置するのに一回の工程で済むという利点がある。また、本実施例ではＴＦＴの電極形成をフォトリソグラフィとウェットエッチングにより行っているが、これに代えて当業者に公知の印刷法により形成してもよい。
比較例
以下に従来技術の構成による表示装置を比較例として説明する。表示装置の等価回路は同様である。
図６は、比較例の画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。ガラス基板ＳＵＢの上には、ガラス基板ＳＵＢに接するゲート電極ＧＴを含む導電層が設けられる。その導電層の上にはゲート絶縁層ＧＩが設けられる。半導体膜ＳＣはゲート絶縁層ＧＩの上面に接し、かつゲート電極ＧＴの上方に設けられている。半導体膜ＳＣの上面には離間してソース電極ＳＴ及びドレイン電極ＤＴが配置される。ソース電極ＳＴからはソース配線ＳＬが延在し、コンタクトホールＣＯＮＴ底部で画素電極ＰＸに接続されている。
無機パッシベーション膜ＰＡＳ及び有機パッシベーション膜ＩＮは薄膜トランジスタＴＦＴを覆って形成されている。有機パッシベーション膜ＩＮにはコンタクトホールＣＯＮＴが形成される。有機パッシベーション膜ＩＮ上にはコモン電極ＣＴが形成される。コモン電極ＣＴはコンタクトホールＣＯＮＴ部では開口されている。さらに、コモン電極ＣＴ及びコンタクトホールＣＯＮＴを覆って上部絶縁膜ＵＰＳが形成され、上部絶縁膜ＵＰＳ上に画素電極ＰＸが形成されている。ソース配線ＳＬはコンタクトホールＣＯＮＴ底部の無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて画素電極ＰＸに接続している。
なお、この構成ではコンタクトホールＣＯＮＴの内壁の傾斜部分において液晶の配向が乱れ、光漏れが起こる。この対策としてソース配線ＳＬは平面的に見てコンタクトホールＣＯＮＴの上面の開口をカバーする領域に設けられる(図８)。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図７a〜図７fは、図６に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。ゲート電極ＧＴを形成する工程から半導体膜ＳＣを形成する工程までは実施例１と同様である。（図７ａ参照）
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、厚さ１００ｎｍのＴｉの層、厚さ４５０ｎｍのＡｌＳｉの層、厚さ１００ｎｍのＴｉの層を順に成膜し、それらの膜にフォトリソグラフィおよびドライエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する。さらに、無機パッシベーション膜ＰＡＳを構成するシリコン窒化膜をＣＶＤ法を用いて成膜する（図７ｂ）。
次の工程では有機パッシベーション膜ＩＮを２μｍ塗布形成する。さらに、有機パッシベーション膜ＩＮをフォトリソグラフィによりすり鉢状に穴開け加工した後、加熱することにより焼成する（図７ｃ）。この工程では、有機パッシベーション膜ＩＮの加工すべき膜厚が厚いため、実施例１に比べ露光時間が長くかかる。
次の工程ではさらに例えばＩＴＯなどの透明導電膜を成膜、パターニングしてコモン電極ＣＴを形成した後上部絶縁膜ＵＰＳを形成する（図７ｄ）。コモン電極ＣＴは平面的に見た場合、コンタクトホールＣＯＮＴの近傍では窓Ｗが開くようにパターニングされる。
次の工程ではコモン電極ＣＴ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングによりコンタクトホールＣＯＮＴ底部において一括して加工して開口させソース配線ＳＬを露出させる（図７ｅ）。この工程ではフォトリソグラフィ時、コンタクトホールＣＯＮＴの穴底にフォトレジストが溜まるので、露光量を多く必要とし、また解像度が低下する。穴底であるので実施例１に比べアライメントの制御も難しい。
次の工程では接続孔ＣＨ部でソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして画素電極ＰＸを形成することにより、図６に示す薄膜トランジスタＴＦＴを含む表示装置ができる（図７ｆ）。この工程以降加熱工程が行われると、コモン電極ＣＴの端部がコンタクトホールＣＯＮＴ開口端にあるため、コンタクトホールＣＯＮＴ傾斜部の上部絶縁膜ＵＰＳと平坦部のコモン電極ＣＴにかかる熱応力の方向が異なることになり、はがれやすい。
図６により説明した薄膜トランジスタＴＦＴの構成のソース・ドレイン電極とコンタクトホールＣＯＮＴとの関係を平面的に表した図が図８である。ソース配線ＳＬの幅ｅは、コンタクトホールＣＯＮＴ部においてコンタクトホールＣＯＮＴの開口径ｄより広いことが望ましい。これはコンタクトホールＣＯＮＴ傾斜部において液晶分子の配向が乱れ光漏れを起こすので、光を透過させない金属材料のソース配線ＳＬを設けることで光漏れ防止の効果を期待できるからである。しかしながら、開口率は減少する。
以下に本発明の別の構成による表示装置を説明する。表示装置の等価回路は実施例１と同様である。図９は、画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。ガラス基板ＳＵＢの上には、突起ＢＫ、半導体層及びソース・ドレイン配線が設けられる。半導体層及びソース・ドレイン配線の上にはゲート絶縁層ＧＩが設けられる。半導体膜ＳＣはバリア層ＰＲの上面に接し、端部はソース・ドレイン電極と重なっている。ゲート絶縁層ＧＩの上に、平面的に半導体層と重なるようにゲート電極ＧＴが設けられている。無機パッシベーション膜ＰＡＳはゲート電極ＧＴの上にあり、薄膜トランジスタＴＦＴ及び突起ＢＫを覆っている。
ソース電極ＳＴからはソース配線ＳＬが突起ＢＫ上に延在し、突起ＢＫ上で画素電極ＰＸに接続されている。有機パッシベーション膜ＩＮは薄膜トランジスタＴＦＴを覆い、突起ＢＫを埋め込んだ形態となっている。有機パッシベーション膜ＩＮ上にはコモン電極ＣＴが形成され、続いて上部絶縁膜ＵＰＳが形成される。ソース配線ＳＬは突起ＢＫ上のゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて画素電極ＰＸに接続している。ここで、ソース配線ＳＬはソース電極より突起ＢＫ上に突起ＢＫの基底部から頂部に沿って延在している。図９において、ガラス基板ＳＵＢからの不純物が半導体層ＳＣを汚染することを防止するため、あるいは、半導体層の密着性を向上させるために、バリア層ＰＲがガラス基板ＳＵＢに形成されている。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図１０ａ〜図１０ｈは、図９に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。図１０ａ〜図１０ｈでは、ガラス基板ＳＵＢ上に形成されたバリア層ＰＲは図示を省略されている。はじめの工程では、ガラス基板ＳＵＢ上にインクジェット法により突起ＢＫを形成する（図１０ａ）。インクジェット法によりガラス基板ＳＵＢ上に着弾したインクは光照射ないし加熱等の硬化過程を経て突起ＢＫを形成する。突起ＢＫは硬化後に絶縁性の材料であればどのようなものでもよいが、開口率確保の観点からは光の透過率の高い材料が望ましい。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、ＩＴＯの膜を成膜し、その膜にフォトリソグラフィおよびエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する（図１０ｂ）。上述の層を成膜する代わりに、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を成膜してもよい。このとき同時に、ソース配線ＳＬもソース電極ＳＴより突起ＢＫ上まで延在して形成される。
次の工程では、酸化物半導体をスパッタリングし、半導体層ＳＩＬを形成する。酸化物半導体のスパッタリングの手法としてＤＣスパッタを用い、ターゲット材はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の比率となる材料である。この半導体層ＳＩＬをフォトリソグラフィにより所望の形状にエッチング加工して半導体膜ＳＣを形成する（図１０ｃ）。
次の工程では、半導体膜ＳＣが形成されたガラス基板ＳＵＢの上に、ゲート絶縁層ＧＩを構成するシリコン酸化膜を成膜する。シリコン酸化膜はプラズマＣＶＤ装置を用いて成膜している。その後、Ａｌ層Ｍｏ層を順にスパッタし、フォトリソグラフィとエッチングによりゲート電極ＧＴを形成する（図１０ｄ）。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。
次の工程では外部からの水分や不純物などの侵入を防ぐ無機パッシベーション膜ＰＡＳを構成するシリコン酸化膜をＣＶＤ法を用いて成膜する(図１０ｅ)。その後、有機パッシベーション膜ＩＮを塗布形成する。さらに、有機パッシベーション膜ＩＮをフォトリソグラフィにより突起ＢＫ上部が露出するよう加工した後、加熱することによりリフローさせ平坦化させつつ焼成する(図１０ｆ)。これは実施例１と同様である。
次の工程ではさらに例えばＩＴＯなどの透明導電膜を成膜、パターニングしてコモン電極ＣＴを形成した後上部絶縁膜ＵＰＳを形成する(図１０ｇ)。コモン電極ＣＴは平面的に見た場合、突起ＢＫの近傍では窓Ｗが開くようにパターニングされる。次の工程ではゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングにより突起ＢＫ頂部において一括して加工して開口させソース配線ＳＬを露出させる。次の工程では開口部でソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして画素電極ＰＸを形成することにより、図９に示す薄膜トランジスタＴＦＴを含む表示装置ができる(図１０ｈ)。
以上に説明した構成により、実施例１同様、ソース配線ＳＬの幅が狭くでき、開口率を向上させることが出来る。また、ゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳのパターニングに関しても突起上で行えるため加工尤度が向上し、コモン電極ＣＴと上部絶縁膜ＵＰＳは平面上で積層されているため熱応力がかかってもコモン電極ＣＴと上部絶縁膜ＵＰＳの界面ではがれにくいという効果を奏する。また、あらかじめ突起を形成しておくため、有機パッシベーション膜ＩＮの加工が容易であるという効果も奏する。
また、本実施例の構成ではソース・ドレイン配線形成の後に半導体層を形成し、その後ゲート絶縁膜で半導体層を被覆してしまう。この構成によれば後続の工程におけるプラズマプロセスやエッチング工程等からの物理的および化学的影響を軽減することができる。
本実施例では突起ＢＫをインクジェット法によって形成したが、他の、例えば感光性材料のパターニング等によって形成してもよいのはもちろんである。インクジェット法等の印刷技術を用いれば、所望の位置に突起ＢＫを配置するのに一回の工程で済むという利点があり、一方、感光性材料のパターニングには位置精度を出しやすいという利点がある。また、本実施例ではＴＦＴの電極形成をフォトリソグラフィとウェットエッチングにより行っているが、これに代えて当業者に公知の印刷法により形成してもよい。
以下に本発明の別の構成による表示装置を説明する。表示装置の等価回路は実施例１と同様である。図１１は、画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。ガラス基板ＳＵＢの上には、バリア層ＰＲが形成され、バリア層ＰＲの上に、突起ＢＫ、半導体膜ＳＣ及びソース・ドレイン配線が設けられる。半導体層及びソース・ドレイン配線の上にはゲート絶縁層ＧＩが設けられる。半導体膜ＳＣはバリア層ＰＲの上面に接し、端部はソース・ドレイン電極と重なっている。
ゲート絶縁層ＧＩの上に、平面的に半導体層と重なるようにゲート電極ＧＴが設けられている。無機パッシベーション膜ＰＡＳはゲート電極ＧＴの上にあり、薄膜トランジスタＴＦＴ及び突起ＢＫを覆っている。ソース電極ＳＴからはソース配線ＳＬが突起ＢＫ上に延在し、突起ＢＫ上で画素電極ＰＸに接続されている。有機パッシベーション膜ＩＮは薄膜トランジスタＴＦＴを覆い、突起ＢＫを埋め込んだ形態となっている。有機パッシベーション膜ＩＮ上にはコモン電極ＣＴが形成され、続いて上部絶縁膜ＵＰＳが形成される。ソース配線ＳＬは突起ＢＫ上のゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて画素電極ＰＸに接続している。
図１１において、ソース配線ＳＬはソース電極より突起ＢＫ上に突起ＢＫの基底部から頂部に沿って延在している。本実施例ではソース配線ＳＬは突起ＢＫの頂部が終端となっているが、実施例１のごとく更に延在させても差し支えない。図１１において、ガラス基板ＳＵＢからの不純物が半導体層ＳＣを汚染することを防止するため、あるいは、半導体層の密着性を向上させるために、バリア層ＰＲがガラス基板ＳＵＢに形成されている。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図１２ａ〜図１２ｇは、図１１に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。図１２ａ〜図１２ｇにおいて、ガラス基板ＳＵＢの上に形成されたバリア層ＰＲは図示を省略されている。はじめの工程では、ガラス基板ＳＵＢ上にアモルファスシリコンをスパッタし、フォトリソグラフィとウェットエッチングによりアモルファスシリコン層を形成する。その後該アモルファスシリコン層にレーザ照射を行い結晶化させ多結晶化させた半導体膜ＳＣを形成する（図１２ａ）。なお、ガラス基板ＳＵＢ上に密着性向上や不純物拡散の抑制などのためにバリア膜を設けておくこともできる。
次の工程では、ガラス基板ＳＵＢ上にインクジェット法により突起ＢＫを形成する（図１２ｂ）。インクジェット法によりガラス基板ＳＵＢ上に着弾したインクは光照射ないし加熱等の硬化過程を経て突起ＢＫを形成する。突起ＢＫは硬化後に絶縁性の材料であればどのようなものでもよいが、開口率確保の観点からは光の透過率の高い材料が望ましい。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、Ｍｏ−Ｚｒ合金の膜を成膜し、その膜にフォトリソグラフィおよびエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する（図１２ｃ）。上述の層を成膜する代わりに、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を成膜してもよい。
このとき同時に、ソース配線ＳＬもソース電極ＳＴより突起ＢＫ上まで延在して形成される。ソース配線ＳＬは光を透過しないため開口率の観点からは配線幅を狭くするのが望ましい。次の工程では、半導体膜ＳＣ及びソース電極、ドレイン電極が形成されたガラス基板ＳＵＢの上に、ゲート絶縁層ＧＩを構成するシリコン酸化膜を成膜する。シリコン酸化膜はプラズマＣＶＤ装置を用いて成膜している。
その後、Ｗ層をスパッタし、フォトリソグラフィとエッチングによりゲート電極ＧＴを形成する（図１２ｄ）。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。
次の工程では外部からの水分や不純物などの侵入を防ぐ無機パッシベーション膜ＰＡＳを構成するシリコン酸化膜をＣＶＤ法を用いて成膜する。その後、有機パッシベーション膜ＩＮを塗布形成する。さらに、有機パッシベーション膜ＩＮをフォトリソグラフィにより突起ＢＫ上部が露出するよう加工した後、加熱することによりリフローさせ平坦化させつつ焼成する(図１２ｅ)。これは実施例１と同様である。
次の工程ではさらに例えばＩＴＯなどの透明導電膜を成膜、パターニングしてコモン電極ＣＴを形成した後上部絶縁膜ＵＰＳを形成する(図１２ｆ)。コモン電極ＣＴは平面的に見た場合、突起ＢＫの近傍では窓Ｗが開くようにパターニングされる。次の工程ではゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングにより突起ＢＫ頂部において一括して加工して開口させソース配線ＳＬを露出させる。次の工程では開口部でソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして画素電極ＰＸを形成することにより、図１１に示す薄膜トランジスタＴＦＴを含む表示装置ができる(図１２ｇ)。
以上に説明した構成により、実施例１同様、ソース配線ＳＬの幅が狭くでき、開口率を向上させることが出来る。また、ゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳのパターニングに関しても突起上で行えるため加工尤度が向上し、コモン電極ＣＴと上部絶縁膜ＵＰＳは平面上で積層されているため熱応力がかかってもコモン電極ＣＴと上部絶縁膜ＵＰＳの界面ではがれにくいという効果を奏する。また、あらかじめ突起を形成しておくため、有機パッシベーション膜ＩＮの加工が容易であるという効果も奏する。さらに、最初に基板上に半導体膜を形成する構成としたため、例えば多結晶シリコンを半導体層として用いる場合にはレーザ照射条件や処理温度等のプロセスの自由度が高まる効果を有する。
本実施例では突起ＢＫをインクジェット法によって形成したが、他の、例えば感光性材料のパターニング等によって形成してもよいのはもちろんである。インクジェット法等の印刷技術を用いれば、所望の位置に突起ＢＫを配置するのに一回の工程で済むという利点があり、一方、感光性材料のパターニングには位置精度を出しやすいという利点がある。また、本実施例ではＴＦＴの電極形成をフォトリソグラフィとウェットエッチングにより行っているが、これに代えて当業者に公知の印刷法により形成してもよい。
以下に本発明の別の構成による表示装置を説明する。表示装置の等価回路は実施例１と同様である。図１に示す等価回路は画素部分を示しているが、ゲート信号線ＧＬ及び映像信号線ＤＬはそれぞれの駆動回路に接続されている。本実施例では画素回路と駆動回路を同一基板上に形成している。
図１３は、駆動回路に含まれる薄膜トランジスタＴＦＴの断面図である。ガラス基板ＳＵＢの上には、ガラス基板ＳＵＢに接するゲート電極ＧＴを含む導電層が設けられる。その導電層の上にはゲート絶縁層ＧＩが設けられる。また、ゲート絶縁層ＧＩ上には突起ＢＫが設けられる。ゲート絶縁層ＧＩの上面には離間してソース電極ＳＴ及びドレイン電極ＤＴが配置される。ソース電極ＳＴからはソース配線ＳＬが突起ＢＫ上に延在し、突起ＢＫ上で上部配線ＷＩに接続されている。
半導体膜ＳＣはゲート絶縁層ＧＩの上面に接し、かつゲート電極ＧＴの上方に設けられ、離間しているソース電極ＳＴ及びドレイン電極ＤＴの端部と重なるように配置される。さらに、薄膜トランジスタＴＦＴ及び突起ＢＫを覆って無機パッシベーション膜ＰＡＳが形成される。また、有機パッシベーション膜ＩＮは無機パッシベーション膜ＰＡＳ上に薄膜トランジスタＴＦＴを覆い、突起ＢＫを埋め込んで形成されている。有機パッシベーション膜ＩＮ上には上部絶縁膜ＵＰＳが形成される。ソース配線ＳＬは突起ＢＫ上の無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて上部配線ＷＩに接続している。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図１４ａ〜図１４ｇは、図１３に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。はじめの工程では、ガラス基板ＳＵＢ上に厚さ３５０ｎｍのＡｌ層と厚さ１００ｎｍのＭｏ層を順にスパッタし、フォトリソグラフィとウェットエッチングによりゲート電極ＧＴを形成する。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。次の工程では、ゲート電極ＧＴが形成されたガラス基板ＳＵＢの上に、ゲート絶縁膜ＧＩを構成するシリコン窒化膜を成膜する（図１４ａ）。シリコン窒化膜はＣＶＤ装置を用いて成膜する。
次の工程では、ゲート絶縁膜ＧＩの上に感光性材料を塗布した後に、感光性材料の所望の領域に選択的に光を照射しその後現像することによりパターニングし、ゲート絶縁膜ＧＩの上に所望の高さの突起ＢＫを形成する（図１４ｂ）。感光性材料には有機絶縁膜材、フォトスペーサ材、フォトレジストなどがあるが、要するに露光・現像により基板上の所望の領域に凸部を形成できればどのようなものでもよい。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、厚さ４５０ｎｍのＡｌＳｉの層を成膜し、フォトリソグラフィおよびドライエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する（図１４ｃ）。上述の層を成膜する代わりに、Ａｌ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金などのp型不純物を含む材料を成膜してもよい。
このとき同時に、ソース配線ＳＬもソース電極ＳＴより突起ＢＫ上まで延在して形成される。ソース配線ＳＬは光を透過しないため開口率の観点からは配線幅を狭くするのが望ましい。続いてＣＶＤ装置を用いてアモルファスシリコン層を形成した後フォトリソグラフィにより所望の形状にエッチング加工して半導体層からなる半導体膜ＳＣを形成する（図１４ｄ）。この後熱処理を加えＡｌＳｉの層からＡｌを拡散させコンタクト層とする。
次の工程では外部からの水分や不純物などの侵入を防ぐ無機パッシベーション膜ＰＡＳを構成するシリコン窒化膜をＣＶＤ法を用いて成膜する(図１４ｅ)。その後、有機パッシベーション膜ＩＮを塗布形成する(図１４ｆ)。これは実施例１と同様である。
次の工程では上部絶縁膜ＵＰＳを形成した後、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングにより突起ＢＫ頂部において一括して加工して開口させソース配線ＳＬを露出させる。次の工程では開口部でソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして上部配線ＷＩを形成することにより、図１３に示す薄膜トランジスタＴＦＴを含む表示装置ができる(図１４ｇ)。本実施例で示したのは表示装置の周辺駆動回路を構成するp型トランジスタの一例である。
以上に説明した構成により、実施例１同様、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳのパターニングに関しても突起上で行えるため加工尤度が向上する。また、あらかじめ突起を形成しておくため、有機パッシベーション膜ＩＮの加工が容易であるという効果も奏する。さらに、半導体層の形成が配線形成の後にできるため、半導体層のダメージコントロールに優位性がある。
本実施例では突起ＢＫを感光性材料のパターニングによって形成したが、他の、例えばインクジェット法等の印刷技術によって形成してもよいのはもちろんである。感光性材料のパターニングは位置精度を出しやすいという利点があり、一方、印刷技術を用いれば、所望の位置に突起ＢＫを配置するのに一回の工程で済むという利点がある。また、本実施例ではＴＦＴの電極形成をフォトリソグラフィとウェットエッチングにより行っているが、これに代えて当業者に公知の印刷法により形成してもよい。
以下に本発明の別の構成による表示装置を説明する。表示装置の等価回路は実施例１と同様である。図１５は、画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。ガラス基板ＳＵＢの上には、ガラス基板ＳＵＢからの不純物拡散の抑制と密着性向上の目的でバリア膜ＰＲを設ける。さらに、バリア膜ＰＲに接する半導体膜ＳＣが設けられ、その半導体膜ＳＣの上にはゲート絶縁層ＧＩが設けられる。ゲート絶縁層ＧＩの上に、平面的に半導体膜ＳＣと重なるようにゲート電極ＧＴが、ゲート電極ＧＴを覆って層間絶縁膜ＧＩ２が設けられている。また、層間絶縁膜ＧＩ２上には突起ＢＫが設けられる。
層間絶縁膜ＧＩ２の上面には離間してソース電極ＳＴ及びドレイン電極ＤＴが配置される。ソース電極ＳＴ及びドレイン電極ＤＴは、ゲート絶縁層ＧＩおよび層間絶縁膜ＧＩ２を貫通するスルーホールＴＨを介してそれぞれ半導体膜ＳＣと接続している。ソース電極ＳＴからはソース配線ＳＬが突起ＢＫ上に延在し、突起ＢＫ上で画素電極ＰＸに接続されている。さらに、薄膜トランジスタＴＦＴ及び突起ＢＫ、ソース電極ＳＴ及びドレイン電極ＤＴ、ソース配線ＳＬを覆って無機パッシベーション膜ＰＡＳが形成される。また、有機パッシベーション膜ＩＮは無機パッシベーション膜ＰＡＳ上に薄膜トランジスタＴＦＴを覆い、突起ＢＫを埋め込んで形成されている。有機パッシベーション膜ＩＮ上にはコモン電極ＣＴが形成され、続いて上部絶縁膜ＵＰＳが形成される。ソース配線ＳＬは突起ＢＫ上の無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳに形成された接続孔ＣＨにて画素電極ＰＸに接続している。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図１６ａ〜図１６ｈは、図１５に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。はじめの工程では、ガラス基板ＳＵＢ上に、密着性向上や不純物拡散の抑制などのために主にシリコンナイトライドからなるバリア膜ＰＲをＣＶＤにより形成した後、アモルファスシリコンをスパッタし、フォトリソグラフィとウェットエッチングによりアモルファスシリコン層を形成する。なお、図１６ａ〜図１６ｈにおいて、バリア膜ＰＲは図示を省略している。その後該アモルファスシリコン層にレーザ照射を行い結晶化させ多結晶化させた半導体膜ＳＣを形成する（図１６ａ）。
次の工程では、半導体膜ＳＣが形成されたガラス基板ＳＵＢの上に、ゲート絶縁層ＧＩを構成するシリコン酸化膜を成膜する。シリコン酸化膜はプラズマＣＶＤ装置を用いて成膜している。その後、Ｗ層をスパッタし、フォトリソグラフィとエッチングによりゲート電極ＧＴを形成する（図１６ｂ）。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。
次の工程では層間絶縁膜ＧＩ２を構成するシリコン酸化膜をＣＶＤ法を用いて成膜する（図１６ｃ）。その後、層間絶縁膜ＧＩ２上にインクジェット法により突起ＢＫを形成する（図１６ｄ）。インクジェット法によりガラス基板ＳＵＢ上に着弾したインクは光照射ないし加熱等の硬化過程を経て突起ＢＫを形成する。突起ＢＫは硬化後に絶縁性の材料であればどのようなものでもよいが、開口率確保の観点からは光の透過率の高い材料が望ましい。さらに、ゲート絶縁層ＧＩ及び層間絶縁膜ＧＩ２をフォトリソグラフィ及びエッチングにより層間絶縁膜ＧＩ２表面から半導体膜ＳＣまで貫通するスルーホールＴＨを形成する（図１６ｅ）。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、ＣＶＤ法を用いてＷの層を成膜し、フォトリソグラフィおよびドライエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する（図１６ｆ）。このとき同時にスルーホールＴＨ部の穴埋めも行われ、ソース電極ＳＴおよびドレイン電極ＤＴと半導体膜ＳＣとの接続がとられる。また、Ｗの層を成膜した後、配線部の抵抗を抑制する目的で例えばＡｌ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金などの材料を成膜して積層化してもよい。
このとき同時に、ソース配線ＳＬもソース電極ＳＴより突起ＢＫ上まで延在して形成される。ソース配線ＳＬは光を透過しないため開口率の観点からは配線幅を狭くするのが望ましい。次の工程では外部からの水分や不純物などの侵入を防ぐ無機パッシベーション膜ＰＡＳを構成するシリコン窒化膜をＣＶＤ法を用いて成膜する。その後、有機パッシベーション膜ＩＮを塗布形成する(図１６ｇ)。これは実施例１と同様である。
次の工程ではさらに例えばＩＴＯなどの透明導電膜を成膜、パターニングしてコモン電極ＣＴを形成した後上部絶縁膜ＵＰＳを形成する。コモン電極ＣＴは平面的に見た場合、突起ＢＫの近傍では窓Ｗが開くようにパターニングされる。さらに、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳをフォトリソグラフィおよびドライエッチングにより突起ＢＫ頂部において一括して加工して開口させソース配線ＳＬを露出させる。続いて接続孔ＣＨでソース配線ＳＬと接続するように例えばＩＴＯなどの透明導電膜を成膜、パターニングして画素電極ＰＸを形成することにより、図１１に示す薄膜トランジスタＴＦＴを含む表示装置ができる(図１６ｈ)。
以上に説明した構成により、実施例１同様、ソース配線ＳＬの幅が狭くでき、開口率の向上に寄与する。また、ゲート絶縁層ＧＩ、無機パッシベーション膜ＰＡＳ及び上部絶縁膜ＵＰＳのパターニングに関しても突起上で行えるため加工尤度が向上し、コモン電極ＣＴと上部絶縁膜ＵＰＳは平面上で積層されているため熱応力がかかってもコモン電極ＣＴと上部絶縁膜ＵＰＳの界面ではがれにくいという効果を奏する。また、あらかじめ突起を形成しておくため、有機パッシベーション膜ＩＮの加工が容易であるという効果も奏する。
さらに、最初に基板上に半導体膜を形成する構成としたため、例えば多結晶シリコンを半導体層として用いる場合にはレーザ照射条件や処理温度等のプロセスの自由度が高まる効果を有する。また、半導体層をゲート絶縁膜で保護した後に突起形成、配線形成するため半導体層のダメージコントロールに優位性がある。
本実施例では突起ＢＫをインクジェット法によって形成したが、他の、例えば感光性材料のパターニング等によって形成してもよいのはもちろんである。インクジェット法等の印刷技術を用いれば、所望の位置に突起ＢＫを配置するのに一回の工程で済むという利点があり、一方、感光性材料のパターニングには位置精度を出しやすいという利点がある。本実施例ではＴＦＴの電極形成をフォトリソグラフィとウェットエッチングにより行っているが、これに代えて当業者に公知の印刷法により形成してもよい。
以上の説明において、実施例１乃至３および５は、画素内におけるＴＦＴを含む本発明の構成について説明し、実施例４は、駆動回路内のＴＦＴを含む本発明の構成について説明した。しかし、実施例１乃至５は、いずれも画素内の構成としても周辺駆動回路の構成としても使用することは可能である。
なお、本発明の実施形態を上記複数の実施例では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機／無機ＥＬ（Electro Luminescence）素子等の他の表示装置、あるいは太陽電池、メモリ、電力制御用半導体等の半導体装置にも適用できることはいうまでもない。
ＣＬ コモン信号線、 ＣＴ コモン電極、 ＣＨ 接続孔、 ＣＯＮＴ コンタクトホール、 ＤＬ 映像信号線、 ＧＬ ゲート信号線、 ＰＸ 画素電極、 ＴＦＴ 薄膜トランジスタ、 ＤＴ ドレイン電極、 ＢＫ 突起、 ＧＩ ゲート絶縁膜、 ＧＩ２ 層間絶縁膜、 ＧＴ ゲート電極、 ＰＡＳ 無機パッシベーション膜、 ＩＮ 有機パッシベーション膜、 ＵＰＳ 上部絶縁膜、 ＳＣ 半導体膜、 ＳＣＮ コンタクト層、 ＳＴ ソース電極、 ＳＬ ソース配線、 ＳＵＢ ガラス基板、 ＴＨ スルーホール、 ＰＲ バリア膜、 ＷＩ 上部配線層。

Claims (18)

  1. アレイ基板と対向する対向基板の間に液晶が挟持された液晶表示装置であって、
    アレイ基板の画素内にＴＦＴと突起が配置され、
    前記ＴＦＴのソース電極は、少なくとも前記突起の一部を覆うように延在し、
    前記ＴＦＴと前記突起を覆って無機パッシベーション膜が形成され、
    前記ＴＦＴ上における前記無機パッシベーション膜を覆って有機パッシベーション膜が形成され、
    前記有機パッシベーション膜を覆って対向電極が形成され、
    前記対向電極を覆って上部絶縁膜が形成され、
    前記上部絶縁膜の上に画素電極が形成され、
    前記画素電極は、前記突起上において、前記無機パッシベーション膜および前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通しており、
    平面で視て、前記ソース電極の幅は、前記突起の最大幅よりも小さいことを特徴とする液晶表示装置。
  2. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上に半導体層が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で、前記半導体層に対応する部分にゲート電極が形成され、前記ゲート電極を覆って層間絶縁膜が形成され、前記層間絶縁膜の上で、前記半導体層に対応する部分に距離をおいてドレイン電極とソース電極が形成され、前記ドレイン電極およびソース電極は前記層間絶縁膜および前記ゲート絶縁膜に形成されたスルーホールを介して前記半導体層と導通した構成であり、
    前記突起は、前記ＴＦＴから延在した層間絶縁膜の上に形成されていることを特徴とする請求項１に記載の液晶表示装置
  3. 前記ＴＦＴは、ガラス基板上にゲート電極が形成され、前記ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート電極の上方で、前記ゲート絶縁膜の上にドレイン電極とソース電極が形成された構成であり、
    前記突起は、前記ＴＦＴから延在した前記ゲート絶縁膜の上に形成されており、
    前記画素電極は、前記突起上において、前記無機パッシベーション膜、および、前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通していることを特徴とする請求項１に記載の液晶表示装置
  4. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上にドレイン電極とソース電極が形成され、前記バリア膜および前記ドレイン電極と前記ソース電極の上に半導体層が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で前記半導体層に対応する部分にゲート電極が形成された構成であり、
    前記画素電極は、前記突起上において、前記ゲート絶縁膜、前記無機パッシベーション膜、および、前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通し
    前記突起は、前記バリア膜の上に直接形成されていることを特徴とする請求項１に記載の液晶表示装置。
  5. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上に半導体層が形成され、前記半導体層の上に間隔をおいて、ドレイン電極とソース電極が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で、前記半導体層に対応する部分にゲート電極が形成された構成であり、
    前記突起は、前記バリア膜の上に直接形成されていることを特徴とする請求項１に記載の液晶表示装置。
  6. 前記ＴＦＴは、ガラス基板上にゲート電極が形成され、前記ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート電極の上方で、前記ゲート絶縁膜の上にドレイン電極とソース電極が形成され、
    前記ゲート電極の上方で、前記ゲート絶縁膜、および前記ドレイン電極の一部および前記ソース電極の一部を覆って半導体層が形成された構成であることを特徴とする請求項１に記載の液晶表示装置。
  7. 前記突起は有機材料によって形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
  8. 前記突起は、円錐台または角錐台であることを特徴とする請求項７に記載の液晶表示装置。
  9. 前記突起の上面には、前記有機パッシベーション膜が存在していないことを特徴とする請求項８に記載の液晶表示装置。
  10. アレイ基板と対向する対向基板の間に液晶が挟持された液晶表示装置であって、
    アレイ基板の駆動回路内にＴＦＴと突起が配置され、
    前記ＴＦＴのソース電極は、少なくとも前記突起の一部を覆うように延在し、
    前記ＴＦＴと前記突起を覆って無機パッシベーション膜が形成され、
    前記ＴＦＴ上における前記無機パッシベーション膜を覆って有機パッシベーション膜が形成され、
    前記有機パッシベーション膜を覆って上部絶縁膜が形成され、
    前記上部絶縁膜の上に配線が形成され、
    前記配線は、前記突起上において、前記無機パッシベーション膜および前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通しており、
    平面で視て、前記ソース電極の幅は、前記突起の最大幅よりも小さいことを特徴とする液晶表示装置。
  11. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上に半導体層が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で、前記半導体層に対応する部分にゲート電極が形成され、前記ゲート電極を覆って層間絶縁膜が形成され、前記層間絶縁膜の上で、前記半導体層に対応する部分に距離をおいてドレイン電極とソース電極が形成され、前記ドレイン電極およびソース電極は前記層間絶縁膜および前記ゲート絶縁膜に形成されたスルーホールを介して前記半導体層と導通した構成であり、
    前記突起は、前記ＴＦＴから延在した層間絶縁膜の上に形成されていることを特徴とする請求項１０に記載の液晶表示装置
  12. 前記ＴＦＴは、ガラス基板上にゲート電極が形成され、前記ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート電極の上方で、前記ゲート絶縁膜の上にドレイン電極とソース電極が形成された構成であり、
    前記突起は、前記ＴＦＴから延在した前記ゲート絶縁膜の上に形成されており、
    前記配線は、前記突起上において、前記無機パッシベーション膜、および、前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通していることを特徴とする請求項１０に記載の液晶表示装置
  13. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上にドレイン電極とソース電極が形成され、前記バリア膜および前記ドレイン電極と前記ソース電極の上に半導体層が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で前記半導体層に対応する部分にゲート電極が形成された構成であり、
    前記配線は、前記突起上において、前記ゲート絶縁膜、前記無機パッシベーション膜、および、前記上部絶縁膜に形成された接続孔を介して前記ソース電極と導通し
    前記突起は、前記バリア膜の上に直接形成されていることを特徴とする請求項１０に記載の液晶表示装置。
  14. 前記ＴＦＴと前記突起は、ガラス基板上に形成されたバリア膜の上に形成され、
    前記ＴＦＴは、前記バリア膜の上に半導体層が形成され、前記半導体層の上に間隔をおいて、ドレイン電極とソース電極が形成され、前記半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上で、前記半導体層に対応する部分にゲート電極が形成された構成であり、
    前記突起は、前記バリア膜の上に直接形成されていることを特徴とする請求項１０に記載の液晶表示装置。
  15. 前記ＴＦＴは、ガラス基板上にゲート電極が形成され、前記ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート電極の上方で、前記ゲート絶縁膜の上にドレイン電極とソース電極が形成され、
    前記ゲート電極の上方で、前記ゲート絶縁膜、および前記ドレイン電極の一部および前記ソース電極の一部を覆って半導体層が形成された構成であることを特徴とする請求項１０に記載の液晶表示装置。
  16. 前記突起は有機材料によって形成されていることを特徴とする請求項１０乃至１５のいずれか１項に記載の液晶表示装置。
  17. 前記突起は、円錐台または角錐台であることを特徴とする請求項１６に記載の液晶表示装置。
  18. 前記突起の上面には、前記有機パッシベーション膜が存在していないことを特徴とする請求項１７に記載の液晶表示装置。
JP2012107694A 2012-05-09 2012-05-09 表示装置 Active JP5906132B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2012107694A JP5906132B2 (ja) 2012-05-09 2012-05-09 表示装置
CN201310114477.8A CN103389605B (zh) 2012-05-09 2013-03-25 显示装置
US13/849,559 US8878185B2 (en) 2012-05-09 2013-03-25 Display device having projection with connection hole above the projection enabling connection of source electrode and pixel
CN201710036815.9A CN106773418A (zh) 2012-05-09 2013-03-25 显示装置
US14/495,111 US9136288B2 (en) 2012-05-09 2014-09-24 Display device
US14/798,413 US9362409B2 (en) 2012-05-09 2015-07-13 Semiconductor device
US15/146,939 US20160246142A1 (en) 2012-05-09 2016-05-05 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012107694A JP5906132B2 (ja) 2012-05-09 2012-05-09 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016055015A Division JP6139730B2 (ja) 2016-03-18 2016-03-18 表示装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013235148A JP2013235148A (ja) 2013-11-21
JP5906132B2 true JP5906132B2 (ja) 2016-04-20

Family

ID=49533914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012107694A Active JP5906132B2 (ja) 2012-05-09 2012-05-09 表示装置

Country Status (3)

Country Link
US (4) US8878185B2 (ja)
JP (1) JP5906132B2 (ja)
CN (2) CN106773418A (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5906132B2 (ja) 2012-05-09 2016-04-20 株式会社ジャパンディスプレイ 表示装置
KR102093060B1 (ko) * 2012-07-20 2020-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
CN103456740B (zh) * 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
US9985055B2 (en) * 2013-10-09 2018-05-29 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP6347937B2 (ja) 2013-10-31 2018-06-27 株式会社ジャパンディスプレイ 液晶表示装置
JP2015106129A (ja) * 2013-12-02 2015-06-08 パナソニック液晶ディスプレイ株式会社 液晶表示装置、及びその製造方法、及びその黒点化修正方法
CN103995381A (zh) * 2014-04-17 2014-08-20 上海天马微电子有限公司 一种像素结构、液晶面板及其工艺方法
CN103972299B (zh) * 2014-04-28 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板、显示装置
US9543335B2 (en) 2014-07-17 2017-01-10 Innolux Corporation Liquid-crystal display and element substrate thereof
TWI567452B (zh) * 2014-07-17 2017-01-21 群創光電股份有限公司 液晶顯示裝置及其元件基板
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
CN104218070A (zh) * 2014-08-28 2014-12-17 合肥鑫晟光电科技有限公司 阵列基板及显示装置
TWI548921B (zh) * 2015-02-12 2016-09-11 群創光電股份有限公司 顯示面板
TWI607552B (zh) * 2015-05-27 2017-12-01 友達光電股份有限公司 畫素陣列基板、顯示面板及其母板
CN105355630A (zh) * 2015-10-10 2016-02-24 深圳市华星光电技术有限公司 阵列基板和包含其的液晶显示器
KR20180093000A (ko) * 2015-12-11 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 분리 방법
US10114263B2 (en) * 2015-12-18 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Display device
CN105742293A (zh) * 2016-03-01 2016-07-06 京东方科技集团股份有限公司 一种阵列基板及其制作方法
CN105954953A (zh) * 2016-07-13 2016-09-21 深圳市华星光电技术有限公司 液晶显示面板和显示装置
KR20180035286A (ko) 2016-09-28 2018-04-06 삼성디스플레이 주식회사 컬러 필터 및 이를 포함하는 표시 장치
TWI659244B (zh) * 2016-11-28 2019-05-11 友達光電股份有限公司 畫素結構與具有此畫素結構的顯示裝置
KR102548296B1 (ko) * 2017-06-05 2023-06-28 삼성디스플레이 주식회사 표시 장치용 패턴 적층 구조 및 적층 방법
US10529788B2 (en) 2017-06-05 2020-01-07 Samsung Display Co., Ltd. Pattern structure for display device and manufacturing method thereof
TWI684053B (zh) * 2018-06-21 2020-02-01 友達光電股份有限公司 顯示裝置及其製造方法
KR20210083680A (ko) * 2019-12-27 2021-07-07 엘지디스플레이 주식회사 Led 표시장치
CN113514991B (zh) * 2021-04-06 2023-10-17 深圳市华星光电半导体显示技术有限公司 阵列基板以及液晶显示面板
CN113451335B (zh) * 2021-06-30 2022-09-23 厦门天马微电子有限公司 一种阵列基板及其制备方法、显示面板和显示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359795B1 (ko) * 1995-08-22 2003-01-14 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP3332773B2 (ja) 1996-03-15 2002-10-07 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
KR100288772B1 (ko) * 1998-11-12 2001-05-02 윤종용 액정 표시 장치 및 그 제조 방법
US6777716B1 (en) * 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
JP4801241B2 (ja) * 1999-07-22 2011-10-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
KR100627649B1 (ko) * 2000-10-30 2006-09-22 엘지.필립스 엘시디 주식회사 반투과 액정 표시 장치 및 그의 제조 방법
KR100766493B1 (ko) * 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
JP2004070196A (ja) * 2002-08-09 2004-03-04 Nec Kagoshima Ltd 液晶表示装置用基板及びその製造方法並びに液晶表示装置
KR100752214B1 (ko) * 2003-10-16 2007-08-28 엘지.필립스 엘시디 주식회사 반투과형 액정표시소자의 제조방법
KR100659054B1 (ko) * 2004-06-23 2006-12-21 삼성에스디아이 주식회사 유기 박막 트랜지스터를 구비한 능동 구동형 유기전계발광 디스플레이 장치 및 그 제조방법
KR101192770B1 (ko) * 2005-06-30 2012-10-18 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
KR101202983B1 (ko) * 2005-09-13 2012-11-20 엘지디스플레이 주식회사 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법
KR101146532B1 (ko) * 2005-09-13 2012-05-25 삼성전자주식회사 액정표시패널 및 그 제조방법
JP2007310152A (ja) * 2006-05-18 2007-11-29 Epson Imaging Devices Corp 電気光学装置、電気光学装置の製造方法及び電子機器
KR20070117079A (ko) * 2006-06-07 2007-12-12 삼성전자주식회사 액정 표시 패널 및 그 제조 방법
TW200805667A (en) * 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
JP4934394B2 (ja) * 2006-10-12 2012-05-16 株式会社 日立ディスプレイズ 表示装置
WO2008108031A1 (ja) * 2007-03-07 2008-09-12 Sharp Kabushiki Kaisha 液晶表示パネル、液晶表示装置及びテレビジョン受信機
JP5026162B2 (ja) * 2007-06-21 2012-09-12 株式会社ジャパンディスプレイイースト 液晶表示装置
KR101326129B1 (ko) * 2007-07-24 2013-11-06 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP4953166B2 (ja) * 2007-11-29 2012-06-13 カシオ計算機株式会社 表示パネルの製造方法
CN101995713B (zh) * 2009-08-21 2012-08-01 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5335628B2 (ja) * 2009-09-09 2013-11-06 株式会社ジャパンディスプレイ 液晶表示装置
WO2013080261A1 (ja) * 2011-11-30 2013-06-06 パナソニック株式会社 表示パネル及び表示パネルの製造方法
JP5906132B2 (ja) * 2012-05-09 2016-04-20 株式会社ジャパンディスプレイ 表示装置

Also Published As

Publication number Publication date
US8878185B2 (en) 2014-11-04
US20160246142A1 (en) 2016-08-25
US9136288B2 (en) 2015-09-15
CN103389605A (zh) 2013-11-13
US9362409B2 (en) 2016-06-07
US20150318404A1 (en) 2015-11-05
US20130299830A1 (en) 2013-11-14
CN103389605B (zh) 2017-03-01
JP2013235148A (ja) 2013-11-21
CN106773418A (zh) 2017-05-31
US20150011034A1 (en) 2015-01-08

Similar Documents

Publication Publication Date Title
JP5906132B2 (ja) 表示装置
US10707429B2 (en) Flexible display panel and flexible display apparatus
TWI650857B (zh) 有機發光顯示設備以及製造有機發光顯示設備之方法
KR102454152B1 (ko) 표시 장치
KR102651136B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
JP4947510B2 (ja) アクティブマトリクス型表示装置及びその製造方法
TWI578074B (zh) Thin film transistor substrate and display device
US20060125407A1 (en) Organic electroluminescence display device and method for fabricating the same
KR102392993B1 (ko) 유기 발광 표시 장치
KR102574483B1 (ko) 표시 장치
CN111149431B (zh) 显示设备、显示设备的制造方法
JP5040222B2 (ja) 表示装置
WO2019150503A1 (ja) 表示装置
WO2018179133A1 (ja) 表示デバイス、表示デバイスの製造方法、表示デバイスの製造装置、成膜装置、コントローラ
KR20160128518A (ko) 표시장치 및 그 제조방법
JP2010056136A (ja) 配線、その製造方法、薄膜トランジスタおよび表示素子
KR101544663B1 (ko) 박막 트랜지스터 어레이 장치 및 그것을 이용한 el 표시 장치
JP2018194600A (ja) 表示装置
JP2010097077A (ja) 表示装置及びその製造方法
JP6139730B2 (ja) 表示装置及びその製造方法
WO2010064343A1 (ja) 半導体装置及びその製造方法
JP2011003650A (ja) 多層配線基板及びそれを備えた半導体装置
TWI575794B (zh) 顯示裝置
JP2005285395A (ja) 配線構造並びにそれを備えた表示装置用基板及び表示装置
JP2009122376A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160223

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160318

R150 Certificate of patent or registration of utility model

Ref document number: 5906132

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250