JP4212760B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
メモリセルと読み出し用参照（リファレンス）セルとを比較してデータを読み出す半導体記憶装置として、しきい値電圧の違いを利用することによりデータを記憶する不揮発性半導体記憶装置がある。
【０００３】
ここで例えば、フラッシュメモリなどのスタックドゲート型不揮発性記憶装置においては、フローティングゲート中の電子の多少によりしきい値電圧が変化することを利用してデータを記憶する。そして、この場合のしきい値電圧は、次のように設定されている。
【０００４】
二値データを記憶するメモリセルの場合、メモリセルアレイを構成するメモリセルのしきい値電圧は、二つのしきい値電圧範囲のうちいずれかの範囲に収まるように設定されている。そして、「１」のデータを記憶するメモリセルのしきい値電圧は第一のしきい値電圧よりも小さく、「０」のデータを記憶するメモリセルのしきい値電圧は第二のしきい値電圧よりも大きく設定され、第一のしきい値電圧は第二のしきい値電圧よりも小さい。一方、読み出し用リファレンスセル（以下単に、「リファレンスセル」ともいう。）のしきい値電圧は、上記第一と第二のしきい値電圧の間に予め設定されている。
【０００５】
ここで、リファレンスセルの該しきい値電圧と「１」あるいは「０」のデータを記憶するメモリセルのしきい値電圧との差が、それぞれ「１」あるいは「０」のデータを読み出す際におけるしきい値電圧のマージン（以下「読み出しマージン」ともいう。）ということになる。なお、上記のようなしきい値電圧相互の関係は、メモリセルに多値データを記憶する半導体記憶装置においても同様に成立する。
【０００６】
次に、上記メモリセルとリファレンスセルとの間におけるしきい値電圧の違いに応じた、データ読み出し方法を説明する。まず、メモリセルとリファレンスセルに流れるセル電流をそれぞれ電圧に変換し、それらを後述する図１に示された比較回路１１において比較する。これにより、図１に示されるように、該メモリセルと該リファレンスセル間のしきい値電圧の大小関係に応じた比較結果信号ＲＳが得られ、この信号により読み出されたデータが「１」であるか「０」であるかが判定される。なお、この方法においては、データ読み出しの対象とされるメモリセルとリファレンスセルのゲート、ドレイン、ソース、バックバイアスのレベルを同様な条件とした上で、上記比較がなされることが重要である。
【０００７】
一方、近年における携帯情報機器の普及により、不揮発性半導体記憶装置の低電圧動作が強く求められている。ここで、従来において該低電圧動作を実現する場合には、データ読み出し動作におけるメモリセルとリファレンスセルのセル電流の差を増加させるために、ワード線を昇圧するのが一般的である。なお、該昇圧は、該不揮発性半導体記憶装置のスタンバイ電流を低減するため、通常においては読み出し動作開始時にカップリングにより行われる。また同様に、ビット線のバイアスもデータ読み出し動作時のみ行い、スタンバイ時にはバイアスしない。
【０００８】
また、上記のようなワード線の昇圧やビット線のバイアスを行うタイミングは、タイミング回路により制御される。
【０００９】
しかしながら、メモリセルのレイアウト上における位置により、ワード線ドライバやビット線バイアス回路までの距離が各メモリセルについて相違するため、該各メモリセルへの信号伝達時間に差が生じることとなる。従って、データ読み出し動作の初期において、ゲートやドレインのバイアス条件にも違いが生じるという問題がある。ここで、一つの方策として、リファレンスセルとの間でセル電流を比較する前に、メモリセルの位置によらず該メモリセルのゲートとドレインのバイアス条件を一定とするために十分な時間を取ることが考えられるが、読み出し動作の高速化を妨げるという問題がある。
【００１０】
一方、読み出し動作の高速化のために、セル電流の比較を行う前に十分な時間を取らない場合には、読み出しマージンが減少するという問題が生じる。ここで、該読み出しマージンはメモリセルの位置に依存するものであり、場合によっては問題を生じることとなるが、この点については後に詳しく説明する。
【００１１】
図１は、従来の不揮発性半導体記憶装置の構成を示す図である。図１に示されるように、従来の不揮発性半導体記憶装置は、タイミング回路１と、ワード線ドライバ３と、ビット線デコーダ５と、リファレンスワード線ドライバ７と、カスコード型センス回路９，１０と、比較回路１１と、ダミーセル１２と、メモリセルＭＣ０〜ＭＣｎと、リファレンスセルＲＣと、ワード線ＷＬと、リファレンスワード線ＲＷＬと、ビット線ＢＬ０〜ＢＬｎと、リファレンスビット線ＲＢＬとを備える。
【００１２】
ここで、ワード線ドライバ３及びリファレンスワード線ドライバ７とは共にタイミング回路１に接続され、それぞれワード線ＷＬ、リファレンスワード線ＲＷＬを駆動する。また、ワード線ドライバ３及びリファレンスワード線ドライバ７には共に、昇圧電源電圧ＶＰＰが供給され、タイミング回路１からは各ドライバを活性化するための活性化信号ＡＳが供給される。そして、ワード線ドライバ３は、供給された選択信号ＳＳに応じて活性化させるワード線ＷＬを選択する。
【００１３】
また、各メモリセルＭＣ０〜ＭＣｎのゲートはワード線ＷＬに接続され、ソースは接地され、ドレインは対応するビット線ＢＬ０〜ＢＬｎに接続される。ここで、上記ビット線ＢＬ０〜ＢＬｎは、供給されるコラムアドレス信号ＣＡ０，ＣＡ１とそれらの反転信号ＣＡ０Ｂ，ＣＡ１Ｂに応じてビット線デコーダ５により選択的に活性化される。なお、このビット線デコーダ５については後述する。
【００１４】
一方、リファレンスセルＲＣは、メモリセルＭＣ０〜ＭＣｎと同様に、そのゲートがリファレンスワード線ＲＷＬに接続され、ソースは接地され、ドレインはリファレンスビット線ＲＢＬに接続される。なお、リファレンスワード線ＲＷＬにはメモリセルＭＣ０〜ＭＣ（ｎ−１）に対応してダミーセル１２が接続される。
【００１５】
また、カスコード型センス回路９はビット線デコーダ５に接続され、カスコード型センス回路１０はリファレンスビット線ＲＢＬに接続される。なお、上記カスコード型センス回路９，１０については後述する。また、比較回路１１はカスコード型センス回路９，１０に接続される。
【００１６】
図２は、図１に示されたビット線デコーダ５の回路構成を示す回路図である。但し、図２においては、ワード線ＷＬに４つのメモリセルＭＣ０〜ＭＣ３が接続されている場合が例として示される。図２に示されるように、ビット線ＢＬ０にはＮチャネルＭＯＳトランジスタＮＴ７，ＮＴ８が直列に接続され、ＮチャネルＭＯＳトランジスタＮＴ７のゲートにはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ８のゲートにはコラムアドレス信号ＣＡ１Ｂが供給される。
【００１７】
また、ビット線ＢＬ１にはＮチャネルＭＯＳトランジスタＮＴ９が、ＮチャネルＭＯＳトランジスタＮＴ７と並列に接続され、該ＮチャネルＭＯＳトランジスタＮＴ９のゲートにはコラムアドレス信号ＣＡ０が供給される。
【００１８】
また同様に、ビット線ＢＬ２にはＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１１が直列に接続され、ＮチャネルＭＯＳトランジスタＮＴ１０のゲートにはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ１１のゲートにはコラムアドレス信号ＣＡ１が供給される。また、ビット線ＢＬ３にはＮチャネルＭＯＳトランジスタＮＴ１２が、ＮチャネルＭＯＳトランジスタＮＴ１０と並列に接続され、該ＮチャネルＭＯＳトランジスタＮＴ１２のゲートにはコラムアドレス信号ＣＡ０が供給される。
【００１９】
従って、上記のような構成を有するビット線デコーダ５は、以下のように動作する。すなわち、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０Ｂ，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ０が活性化されメモリセルＭＣ０からデータDATABが読み出される。
【００２０】
また同様に、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ１が活性化されメモリセルＭＣ１からデータDATABが読み出され、ハイレベルのコラムアドレス信号ＣＡ０Ｂ，ＣＡ１が供給された場合には、ビット線ＢＬ２が活性化されメモリセルＭＣ２からデータDATABが読み出される。さらには、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給された場合には、ビット線ＢＬ３が活性化されてメモリセルＭＣ３からデータDATABが読み出される。
【００２１】
図３は、図１に示されたカスコード型センス回路１０の構成を示す回路図である。図３に示されるように、カスコード型センス回路１０は、負荷１３と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、反転回路ＩＮＶとを含む。ここで、負荷１３は電源電圧ＶＤＤを供給するノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３が負荷１３に対して直列接続される。また、ＮチャネルＭＯＳトランジスタＮＴ３はリファレンスセルＲＣに接続される。さらに、反転回路ＩＮＶの入力ノードはＮチャネルＭＯＳトランジスタＮＴ１のソースに接続され、出力ノードはＮチャネルＭＯＳトランジスタＮＴ１のゲートに接続される。
【００２２】
このような構成を有するカスコード型センス回路１０は、ＮチャネルＭＯＳトランジスタＮＴ１のドレインが比較回路１１に接続され、リファレンスセルＲＣから読み出されたデータDATABに応じた信号SAREFが比較回路１１に供給される。すなわち、このカスコード型センス回路１０は、リファレンスセルＲＣを流れるセル電流に応じた電圧を有する信号SAREFを生成して、比較回路１１へ供給する。
【００２３】
なお、カスコード型センス回路９は、上記カスコード型センス回路１０と同様な構成を有し、選択されたメモリセルに流れるセル電流に応じた電圧を有する信号SAIを生成して、比較回路１１へ供給する。
【００２４】
上記のような構成を有する従来の不揮発性半導体記憶装置においては、データの読み出し対象として選択されるメモリセルＭＣ０〜ＭＣｎによっては、ワード線ＷＬ上におけるワード線ドライバ３からの第一の距離が、リファレンスセルＲＣのリファレンスワード線ＲＷＬ上におけるリファレンスワード線ドライバ７からの第二の距離と相違するため、読み出しマージンを十分確保することができないことが生じ得る。すなわち例えば、図１に示されるように、読み出し対象としてメモリセルＭＣｎが選択された場合には、上記第一及び第二の距離はほぼ同じとなるが、メモリセルＭＣ０が選択された場合には上記第一の距離が上記第二の距離に比してかなり短くなる。
【００２５】
以下において、上記のようなセルの位置における相違が該読み出しマージンに及ぼす影響について、図４のグラフを参照しつつ説明する。図４においては、それぞれ横軸が時間、縦軸が電圧を表すグラフにおいて、メモリセルＭＣ０のゲート電圧Ｖ０ｇ及びメモリセルＭＣｎのゲート電圧Ｖｎｇと、メモリセルＭＣ０から読み出された「０」及び「１」のデータに対応する信号SAI0(0), SAIO(1)と、メモリセルＭＣｎから読み出された「０」及び「１」のデータに対応する信号SAIn(0), SAIn(1)と、カスコード型センス回路１０から比較回路１１へ供給される信号SAREFとの経時変化が示される。
【００２６】
ここで、ワード線ドライバ３がワード線ＷＬを活性化したときには、図４に示されるように、メモリセルＭＣｎのゲート電圧ＶｎｇはメモリセルＭＣ０のゲート電圧Ｖ０ｇに対してある時間遅延して昇圧される。また、メモリセルから読み出される「０」及び「１」のデータに対応する信号SAI(0), SAI(1)の波形は、共に該メモリセルの位置によって異なることが分かる。すなわち、例えばメモリセルＭＣ０から読み出された「０」のデータに対応する信号SAI0(0)は、時刻ｔ０以前において信号SAREFより小さな値を取るため、適正に「０」のデータを読み出すことができない。
【００２７】
従って、メモリセルＭＣ０から「０」のデータを読み出す場合に、メモリセルＭＣｎから該データが読み出される場合と同様な読み出しマージンを確保するためには、比較回路１１による「０」か「１」かのデータ判定は、図４に示された時刻ｔ１以降に行われる必要があるため、高速動作の妨げになるという問題がある。
【００２８】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、高速で信頼性の高いデータの読み出しを実現する半導体記憶装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記の目的は、ゲートがワード線に接続されたメモリセルから読み出された第一の信号と、ゲートがリファレンスワード線に接続されたリファレンスセルから読み出された第二の信号とを比較した結果に応じて、メモリセルに記憶されたデータを読み出す半導体記憶装置であって、メモリセルのゲートがワード線に接続される位置に応じて、前記リファレンスワード線を駆動するリファレンスワード線駆動手段から該リファレンスセルまでの該リファレンスワード線の昇圧時の時定数を調整する昇圧調整手段を備えたことを特徴とする半導体記憶装置を提供することにより達成される。このような手段によれば、データの読み出し対象とするメモリセルのゲートがワード線に接続される位置によらず、リファレンスセルのゲートを上記メモリセルのゲートと同じタイミングで昇圧することができる。
【００３０】
ここで、上記の半導体記憶装置においては、リファレンスワード線を駆動するリファレンスワード線駆動手段をさらに備え、昇圧調整手段は、リファレンスワード線駆動手段のリファレンスワード線に対する負荷容量または負荷抵抗を調整し、またはリファレンスワード線駆動手段の駆動能力を調整するものとすることができる。このような手段によれば、リファレンスワード線の昇圧時における時定数を容易に変更することができる。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
［実施の形態１］
図５は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示す回路図である。図５に示されるように、本実施の形態１に係る不揮発性半導体記憶装置は、図１に示された従来の不揮発性半導体記憶装置に比して、ダミーセル１２の代わりに負荷容量調整回路１４を備える点で相違するものである。ここで、図５に示されるように、負荷容量調整回路１４は、信号線１５，１６と、ＯＲ回路１７と、ＡＮＤ回路１８と、容量素子Ｃ１，Ｃ２，Ｃ３と、ＮチャネルＭＯＳトランジスタＮＴ４〜ＮＴ６とを含む。
【００３６】
上記において、信号線１５はコラムアドレス信号ＣＡ０を伝送し、信号線１６はコラムアドレス信号ＣＡ１を伝送する。また、ＯＲ回路１７及びＡＮＤ回路１８は信号線１５，１６に接続され、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極は、それぞれリファレンスワード線ＲＷＬに接続される。また、ＮチャネルＭＯＳトランジスタＮＴ４のゲートはＯＲ回路１７の出力ノードに接続され、ソースは接地され、ドレインは容量素子Ｃ１の他方電極に接続される。同様に、ＮチャネルＭＯＳトランジスタＮＴ５のゲートは信号線１６に接続され、ソースは接地され、ドレインは容量素子Ｃ２の他方電極に接続される。また、ＮチャネルＭＯＳトランジスタＮＴ６のゲートはＡＮＤ回路１８の出力ノードに接続され、ソースは接地され、ドレインは容量素子Ｃ３の他方電極に接続される。
【００３７】
次に、上記のような構成を有する本実施の形態１に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００３８】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５，ＮＴ６はいずれもオフし、リファレンスワード線ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容量は付加されない。
【００３９】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００４０】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ４のみオンする。これにより、リファレンスワード線ＲＷＬに対して容量素子Ｃ１による負荷容量が付加されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００４１】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００４２】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５，ＮＴ６はいずれもオンし、リファレンスワード線ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容量が付加される。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００４３】
従って、本実施の形態１に係る不揮発性半導体記憶装置によれば、負荷容量調整回路１４が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、該距離に応じたワード線ＷＬの負荷容量と同じ容量を持つようリファレンスワード線ＲＷＬの負荷容量を調整するため、読み出し対象とするメモリセルの位置に応じてリファレンスワード線ＲＷＬの昇圧時定数が調整されることによって、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで昇圧する（立ち上げる）ことができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を同じものとすることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態２］
本発明の実施の形態２に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、図５に示された負荷容量調整回路１４の代わりに負荷抵抗調整回路１９を備える点で相違するものである。
【００４４】
以下において、この負荷抵抗調整回路１９について説明する。図６は、本発明の実施の形態２に係る不揮発性半導体記憶装置における一部の構成を示す回路図である。図６に示されるように、負荷抵抗調整回路１９は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレンスワード線ドライバ７とリファレンスワード線ＲＷＬとの間に並列接続されたＰチャネルＭＯＳトランジスタＰＴ２〜ＰＴ５及びＮチャネルＭＯＳトランジスタＮＴ１４とを含む。
【００４５】
ここで、ＰチャネルＭＯＳトランジスタＰＴ２のゲートは接地され、ＰチャネルＭＯＳトランジスタＰＴ３のゲートはＯＲ回路１７の出力ノードに接続され、ＰチャネルＭＯＳトランジスタＰＴ４のゲートは信号線１６に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ５のゲートはＡＮＤ回路１８の出力ノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ１４のゲートは電源電圧ＶＤＤを供給するノードに接続される。従って、上記ＰチャネルＭＯＳトランジスタＰＴ２及びＮチャネルＭＯＳトランジスタＮＴ１４は、常にオン状態とされる。
【００４６】
なお、図６に示されるように、リファレンスワード線ドライバ７は、ソースにワード線昇圧電圧ＶＰＰが供給され、ゲートにはリファレンスワード線活性化信号ＡＳが供給されるＰチャネルＭＯＳトランジスタＰＴ１と、ソースが接地されゲートにはリファレンスワード線活性化信号ＡＳが供給されるＮチャネルＭＯＳトランジスタＮＴ１３とを含む。
【００４７】
以下において、上記のような構成を有する本実施の形態２に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００４８】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５はいずれもオンする。従って、この場合にはリファレンスワード線ＲＷＬとリファレンスワード線ドライバ７との間に並列接続される全てのＭＯＳトランジスタがオンするため、リファレンスワード線ＲＷＬの負荷抵抗が最小とされる。
【００４９】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００５０】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＰチャネルＭＯＳトランジスタＰＴ３のみオフする。これにより、リファレンスワード線ＲＷＬに対してＰチャネルＭＯＳトランジスタＰＴ３による負荷抵抗が付加されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００５１】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００５２】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５はいずれもオフし、リファレンスワード線ＲＷＬに対してＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５による負荷抵抗が付加される。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００５３】
従って、本実施の形態２に係る不揮発性半導体記憶装置によれば、負抵抗調整回路１９が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、該距離に応じたワード線ＷＬの負荷抵抗と同じ抵抗を持つようリファレンスワード線ＲＷＬの負荷抵抗を調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで立ち上げることができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態３］
本発明の実施の形態３に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、図５に示された負荷容量調整回路１４の代わりにドライバサイズ調整回路２０を備える点で相違するものである。
【００５４】
以下において、このドライバサイズ調整回路２０について説明する。図７は、本発明の実施の形態３に係る不揮発性半導体記憶装置における一部の構成を示す回路図である。図７に示されるように、ドライバサイズ調整回路２０は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレンスワード線ＲＷＬとワード線昇圧電圧ＶＰＰを供給するノードＮｐｐとの間に並列接続されたＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８とを含む。
【００５５】
ここで、ＰチャネルＭＯＳトランジスタＰＴ６のゲートはＯＲ回路１７の出力ノードに接続され、ＰチャネルＭＯＳトランジスタＰＴ７のゲートは信号線１６に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ８のゲートはＡＮＤ回路１８の出力ノードに接続される。
【００５６】
以下において、上記のような構成を有する本実施の形態３に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００５７】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８はいずれもオンする。従って、この場合にはリファレンスワード線ＲＷＬとノードＮｐｐとの間に並列接続される全てのＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８がオンするため、リファレンスワード線ＲＷＬを駆動するドライバサイズが最大とされる。
【００５８】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００５９】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＰチャネルＭＯＳトランジスタＰＴ６のみオフする。これにより、リファレンスワード線ＲＷＬに対するドライバサイズがＰチャネルＭＯＳトランジスタＰＴ６の分だけ低減されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００６０】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００６１】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８はいずれもオフし、リファレンスワード線ＲＷＬを駆動するドライバサイズが最小とされる。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００６２】
従って、本実施の形態３に係る不揮発性半導体記憶装置によれば、ドライバサイズ調整回路２０が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬを駆動するドライバのサイズを調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで立ち上げることができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態４］
本発明の実施の形態４に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、ページモードによる動作も実行し得るものである点で相違するものである。
【００６３】
図８は、本発明の実施の形態４に係る不揮発性半導体記憶装置の構成を示す図である。図８に示されるように、本実施の形態４に係る不揮発性半導体記憶装置では、ワード線ドライバ３に接続されるワード線ＷＬが複数のページブロックＰＢからなるメモリセルアレイ２１に配線される。なお図８においては、一例としてメモリセルアレイ２１がページ０からページ３に対応する４つのページブロックＰＢからなり、各ページブロックＰＢには該ブロック内の全てのデータを入出力する入出力（Ｉ／Ｏ）回路が備えられる。
【００６４】
また図８に示されるように、本実施の形態４に係る不揮発性半導体記憶装置においては、ページ０用リファレンスセル２３と、ページ１用リファレンスセル２４と、ページ２用リファレンスセル２５と、ページ３用リファレンスセル２６と、ダミーセル２２とが、それぞれのゲートにおいてリファレンスワード線ＲＷＬに接続される。なお、これらのリファレンスセルのソースは接地される。
【００６５】
そして、ページ０用リファレンスセル２３のドレインにはページ０用カスコード型センス回路２７が接続され、ページ１用リファレンスセル２４のドレインにはページ１用カスコード型センス回路２８が接続される。また、ページ２用リファレンスセル２５のドレインにはページ２用カスコード型センス回路２９が接続され、ページ３用リファレンスセル２６のドレインにはページ３用カスコード型センス回路３０が接続される。なお、ダミーセル２２のドレインはフローティング状態とされる。
【００６６】
また、ページ０用カスコード型センス回路２７、ページ１用カスコード型センス回路２８、ページ２用カスコード型センス回路２９及びページ３用カスコード型センス回路３０は、共に選択回路ＳＣに接続される。
【００６７】
さらには、各ページに対応した上記のカスコード型センス回路は、それぞれ図３に示されたカスコード型センス回路と同様な構成を有し、ページ０用カスコード型センス回路２７は信号SAREF0を、ページ１用カスコード型センス回路２８は信号SAREF1を、ページ２用カスコード型センス回路２９は信号SAREF2を、ページ３用カスコード型センス回路３０は信号SAREF3をそれぞれ選択回路ＳＣへ出力する。
【００６８】
上記のような構成を有する本実施の形態４に係る不揮発性半導体記憶装置においては、例えば図８に示されたワード線ドライバ３に最も近いページ０に対応したページブロックＰＢに含まれたメモリセルからデータを読み出す場合には、ページ０を選択する選択信号ＳＳに応じて選択回路ＳＣがページ０用カスコード型センス回路２７から出力された信号SAREF0を選択的に比較回路１１へ供給する。これにより、比較回路１１は該メモリセルから読み出されたデータと信号SAREF0とを比較する。
【００６９】
また同様に、ワード線ドライバ３から最も遠いページ３に対応するページブロックＰＢに含まれたメモリセルからデータを読み出す場合には、ページ３を選択する選択信号ＳＳに応じて選択回路ＳＣがページ３用カスコード型センス回路３０から出力された信号SAREF3を選択的に比較回路１１へ供給する。従って、この場合には、比較回路１１は該メモリセルから読み出されたデータと信号SAREF3とを比較する。
【００７０】
なお、例えばワード線ドライバ３に最も近いページ０に対応するページブロックＰＢと、ワード線ドライバ３から最も遠いページ３に対応するページブロックＰＢとから同時にデータを読み出す場合には、選択回路ＳＣは、ページ０を選択する選択信号ＳＳに応じて信号SAREF0を、ページ３を選択する選択信号ＳＳに応じて信号SAREF3をそれぞれ比較回路１１へ供給することにより、同時に読み出された複数のデータの並列的な読み出しを適正に実行することができる。
【００７１】
従って、本実施の形態４に係る不揮発性半導体記憶装置によれば、データの読み出し対象とするページブロックＰＢのワード線ドライバ３からの距離に応じて、比較対象とするリファレンスセルを選択的に用いるため、読み出し対象とするページブロックＰＢの位置に依らず、ゲートの立ち上がりタイミングが該メモリセルとほぼ同じリファレンスセルを用いてデータの読み出しをすることができる。これにより、リファレンスセルと読み出し対象とされるメモリセルとの間で、データの読み出し条件をほぼ一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態５］
上記実施の形態は、いずれも、ワード線ＷＬにゲートが接続された複数のメモリセルＭＣ０〜ＭＣｎからデータを読み出す場合において、該ゲートの電位の時間変化がその位置により相違するという問題を解消するものであるが、同様な問題はビット線に接続された複数のメモリセルにおいて、該ビット線の電位上昇によるセルの選択タイミングがその位置により相違するという点でも生じ得る。
【００７２】
すなわち、ビット線上におけるビット線デコーダ５からメモリセルまでの距離によっては、該距離がリファレンスビット線ＲＢＬの長さと相違することに起因して、適正なデータ読み出しが実行できない場合が生じ得る。
【００７３】
ここで、本発明を以下のようにリファレンスビット線の長さを可変とする点で適用すれば、上記のような問題も解消することができる。以下において、具体的に説明する。図９は、本発明の実施の形態５に係る不揮発性半導体記憶装置の構成を示す回路図である。図９に示されるように、本実施の形態５に係る不揮発性半導体記憶装置は比較回路１１と、比較回路１１に接続されたカスコード型センス回路９，１０と、カスコード型センス回路９に接続されたグローバルビット線デコーダ３１と、グローバルビット線デコーダ３１に接続されたグローバルビット線ＧＢＬ及び第０から第３ブロック３２〜３５と、ローカルビット線ＲＢＬと、カスコード型センス回路１０に接続されたリファレンスビット線ＲＢＬ及び負荷抵抗調整回路３７と、負荷抵抗調整回路３７に接続されたリファレンスセルＲＣとを備える。
【００７４】
そして、第０ブロック３２はメモリセルＭＣと、ワード線ＷＬと、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続し、ゲートにはローカルビット線ＬＢＬを選択する信号Ｈ０が供給されるＮチャネルＭＯＳトランジスタＮＴ１５とを含む。また、第１から第３ブロック３３〜３５は、それぞれ上記第０ブロックと同様な構成を有するが、ＮチャネルＭＯＳトランジスタＮＴ１５の代わりにＮチャネルＭＯＳトランジスタＮＴ１６〜ＮＴ１８を含み、ゲートにはそれぞれ信号Ｈ１〜Ｈ３が供給される。
【００７５】
また、負荷抵抗調整回路３７は、リファレンスビット線ＲＢＬに接続されたダミービット線ＤＢＬと、ダミービット線ＤＢＬとリファレンスセルＲＣのドレインとの間に並列接続されたＮチャネルＭＯＳトランジスタＮＴ１９〜ＮＴ２２とを含む。なお、図９に示されるように、ＮチャネルＭＯＳトランジスタＮＴ１９〜ＮＴ２２のゲートには、それぞれ信号Ｈ０〜Ｈ３が供給される。
【００７６】
上記のような構成を有する本実施の形態５に係る不揮発性半導体記憶装置においては、例えば信号Ｈ０がハイレベルとされ、かつ信号Ｈ１〜Ｈ３がロウレベルとされる場合には、グローバルビット線デコーダ３１から最も近い第０ブロック３２がデータ読み出しの対象として選択される。すなわち、信号Ｈ０のみがハイレベルにされる場合には、第０ブロック３２に含まれたＮチャネルＭＯＳトランジスタＮＴ１５がオンされて、メモリセルＭＣからグローバルビット線ＧＢＬへデータが読み出される。
【００７７】
このとき、負荷抵抗調整回路３７においては、ＮチャネルＭＯＳトランジスタＮＴ１９のみがオンされるため、リファレンスビット線ＲＢＬに対して付加されるダミービット線ＤＢＬによる負荷抵抗は最小とされる。
【００７８】
また同様に、例えば信号Ｈ３がハイレベルとされ、かつ信号Ｈ０〜Ｈ２がロウレベルとされる場合には、グローバルビット線デコーダ３１から最も遠い第３ブロック３５がデータ読み出しの対象として選択される。すなわち、信号Ｈ３のみがハイレベルにされる場合には、第３ブロック３５に含まれたＮチャネルＭＯＳトランジスタＮＴ１８がオンされて、メモリセルからグローバルビット線ＧＢＬへデータが読み出される。
【００７９】
このとき、負荷抵抗調整回路３７においては、ＮチャネルＭＯＳトランジスタＮＴ２２のみがオンされるため、リファレンスビット線ＲＢＬに対して付加されるダミービット線ＤＢＬによる負荷抵抗は最大とされる。
【００８０】
従って、本実施の形態５に係る不揮発性半導体記憶装置によれば、負荷抵抗調整回路３７が、データの読み出し対象とするブロックのグローバルビット線デコーダ３１からの距離に応じて、すなわちデータの読み出し対象とするメモリセルのビット線上の位置に応じて、リファレンスビット線ＲＢＬに付加する負荷抵抗を調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣからメモリセルと同じタイミングでデータを読み出すことができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、ビット線を介したデータ読み出しにおける条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
【００８１】
【発明の効果】
上述の如く、データの読み出し対象とするメモリセルのゲートがワード線に接続される位置によらず、リファレンスセルのゲートを上記メモリセルのゲートと同じタイミングで昇圧することができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。ここで、リファレンスワード線駆動手段のリファレンスワード線に対する負荷容量または負荷抵抗を調整し、またはリファレンスワード線駆動手段の駆動能力を調整すれば、リファレンスワード線の昇圧時における時定数を容易に変更することができる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体記憶装置の構成を示す図である。
【図２】図１に示されたビット線デコーダの構成を示す回路図である。
【図３】図１に示されたカスコード型センス回路の構成を示す回路図である。
【図４】図１に示された不揮発性半導体記憶装置の動作特性を示すグラフである。
【図５】本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図６】本発明の実施の形態２に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図７】本発明の実施の形態３に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図８】本発明の実施の形態４に係る不揮発性半導体記憶装置の構成を示す図である。
【図９】本発明の実施の形態５に係る不揮発性半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ タイミング回路
３ ワード線ドライバ
５，１４ ビット線デコーダ
７ リファレンスワード線ドライバ
９，１０ カスコード型センス回路
１１ 比較回路
１２，２２ ダミーセル
１３ 負荷
１４ 負荷容量調整回路
１５，１６ 信号線
１７ ＯＲ回路
１８ ＡＮＤ回路
１９，３７ 負荷抵抗調整回路
２０ ドライバサイズ調整回路
２１ メモリセルアレイ
２３ ページ０用リファレンスセル
２４ ページ１用リファレンスセル
２５ ページ２用リファレンスセル
２６ ページ３用リファレンスセル
２７ ページ０用カスコード型センス回路
２８ ページ１用カスコード型センス回路
２９ ページ２用カスコード型センス回路
３０ ページ３用カスコード型センス回路
３１ グローバルビット線デコーダ
３２ 第０ブロック
３３ 第１ブロック
３４ 第２ブロック
３５ 第３ブロック
ＷＬ ワード線
ＲＷＬ リファレンスワード線
ＢＬ０〜ＢＬ３，ＢＬｎ ビット線
ＲＢＬ リファレンスビット線
ＧＢＬ グローバルビット線
ＬＢＬ ローカルビット線
ＤＢＬ ダミービット線
ＭＣ，ＭＣ０〜ＭＣ３，ＭＣｎ メモリセル
ＲＣ リファレンスセル
ＩＮＶ 反転回路
ＮＴ１〜ＮＴ２２ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ
Ｃ１〜Ｃ３ 容量素子
Ｎｐｐ ノード
ＰＢ ページブロック
ＳＣ 選択回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
メモリセルと読み出し用参照（リファレンス）セルとを比較してデータを読み出す半導体記憶装置として、しきい値電圧の違いを利用することによりデータを記憶する不揮発性半導体記憶装置がある。
【０００３】
ここで例えば、フラッシュメモリなどのスタックドゲート型不揮発性記憶装置においては、フローティングゲート中の電子の多少によりしきい値電圧が変化することを利用してデータを記憶する。そして、この場合のしきい値電圧は、次のように設定されている。
【０００４】
二値データを記憶するメモリセルの場合、メモリセルアレイを構成するメモリセルのしきい値電圧は、二つのしきい値電圧範囲のうちいずれかの範囲に収まるように設定されている。そして、「１」のデータを記憶するメモリセルのしきい値電圧は第一のしきい値電圧よりも小さく、「０」のデータを記憶するメモリセルのしきい値電圧は第二のしきい値電圧よりも大きく設定され、第一のしきい値電圧は第二のしきい値電圧よりも小さい。一方、読み出し用リファレンスセル（以下単に、「リファレンスセル」ともいう。）のしきい値電圧は、上記第一と第二のしきい値電圧の間に予め設定されている。
【０００５】
ここで、リファレンスセルの該しきい値電圧と「１」あるいは「０」のデータを記憶するメモリセルのしきい値電圧との差が、それぞれ「１」あるいは「０」のデータを読み出す際におけるしきい値電圧のマージン（以下「読み出しマージン」ともいう。）ということになる。なお、上記のようなしきい値電圧相互の関係は、メモリセルに多値データを記憶する半導体記憶装置においても同様に成立する。
【０００６】
次に、上記メモリセルとリファレンスセルとの間におけるしきい値電圧の違いに応じた、データ読み出し方法を説明する。まず、メモリセルとリファレンスセルに流れるセル電流をそれぞれ電圧に変換し、それらを後述する図１に示された比較回路１１において比較する。これにより、図１に示されるように、該メモリセルと該リファレンスセル間のしきい値電圧の大小関係に応じた比較結果信号ＲＳが得られ、この信号により読み出されたデータが「１」であるか「０」であるかが判定される。なお、この方法においては、データ読み出しの対象とされるメモリセルとリファレンスセルのゲート、ドレイン、ソース、バックバイアスのレベルを同様な条件とした上で、上記比較がなされることが重要である。
【０００７】
一方、近年における携帯情報機器の普及により、不揮発性半導体記憶装置の低電圧動作が強く求められている。ここで、従来において該低電圧動作を実現する場合には、データ読み出し動作におけるメモリセルとリファレンスセルのセル電流の差を増加させるために、ワード線を昇圧するのが一般的である。なお、該昇圧は、該不揮発性半導体記憶装置のスタンバイ電流を低減するため、通常においては読み出し動作開始時にカップリングにより行われる。また同様に、ビット線のバイアスもデータ読み出し動作時のみ行い、スタンバイ時にはバイアスしない。
【０００８】
また、上記のようなワード線の昇圧やビット線のバイアスを行うタイミングは、タイミング回路により制御される。
【０００９】
しかしながら、メモリセルのレイアウト上における位置により、ワード線ドライバやビット線バイアス回路までの距離が各メモリセルについて相違するため、該各メモリセルへの信号伝達時間に差が生じることとなる。従って、データ読み出し動作の初期において、ゲートやドレインのバイアス条件にも違いが生じるという問題がある。ここで、一つの方策として、リファレンスセルとの間でセル電流を比較する前に、メモリセルの位置によらず該メモリセルのゲートとドレインのバイアス条件を一定とするために十分な時間を取ることが考えられるが、読み出し動作の高速化を妨げるという問題がある。
【００１０】
一方、読み出し動作の高速化のために、セル電流の比較を行う前に十分な時間を取らない場合には、読み出しマージンが減少するという問題が生じる。ここで、該読み出しマージンはメモリセルの位置に依存するものであり、場合によっては問題を生じることとなるが、この点については後に詳しく説明する。
【００１１】
図１は、従来の不揮発性半導体記憶装置の構成を示す図である。図１に示されるように、従来の不揮発性半導体記憶装置は、タイミング回路１と、ワード線ドライバ３と、ビット線デコーダ５と、リファレンスワード線ドライバ７と、カスコード型センス回路９，１０と、比較回路１１と、ダミーセル１２と、メモリセルＭＣ０〜ＭＣｎと、リファレンスセルＲＣと、ワード線ＷＬと、リファレンスワード線ＲＷＬと、ビット線ＢＬ０〜ＢＬｎと、リファレンスビット線ＲＢＬとを備える。
【００１２】
ここで、ワード線ドライバ３及びリファレンスワード線ドライバ７とは共にタイミング回路１に接続され、それぞれワード線ＷＬ、リファレンスワード線ＲＷＬを駆動する。また、ワード線ドライバ３及びリファレンスワード線ドライバ７には共に、昇圧電源電圧ＶＰＰが供給され、タイミング回路１からは各ドライバを活性化するための活性化信号ＡＳが供給される。そして、ワード線ドライバ３は、供給された選択信号ＳＳに応じて活性化させるワード線ＷＬを選択する。
【００１３】
また、各メモリセルＭＣ０〜ＭＣｎのゲートはワード線ＷＬに接続され、ソースは接地され、ドレインは対応するビット線ＢＬ０〜ＢＬｎに接続される。ここで、上記ビット線ＢＬ０〜ＢＬｎは、供給されるコラムアドレス信号ＣＡ０，ＣＡ１とそれらの反転信号ＣＡ０Ｂ，ＣＡ１Ｂに応じてビット線デコーダ５により選択的に活性化される。なお、このビット線デコーダ５については後述する。
【００１４】
一方、リファレンスセルＲＣは、メモリセルＭＣ０〜ＭＣｎと同様に、そのゲートがリファレンスワード線ＲＷＬに接続され、ソースは接地され、ドレインはリファレンスビット線ＲＢＬに接続される。なお、リファレンスワード線ＲＷＬにはメモリセルＭＣ０〜ＭＣ（ｎ−１）に対応してダミーセル１２が接続される。
【００１５】
また、カスコード型センス回路９はビット線デコーダ５に接続され、カスコード型センス回路１０はリファレンスビット線ＲＢＬに接続される。なお、上記カスコード型センス回路９，１０については後述する。また、比較回路１１はカスコード型センス回路９，１０に接続される。
【００１６】
図２は、図１に示されたビット線デコーダ５の回路構成を示す回路図である。但し、図２においては、ワード線ＷＬに４つのメモリセルＭＣ０〜ＭＣ３が接続されている場合が例として示される。図２に示されるように、ビット線ＢＬ０にはＮチャネルＭＯＳトランジスタＮＴ７，ＮＴ８が直列に接続され、ＮチャネルＭＯＳトランジスタＮＴ７のゲートにはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ８のゲートにはコラムアドレス信号ＣＡ１Ｂが供給される。
【００１７】
また、ビット線ＢＬ１にはＮチャネルＭＯＳトランジスタＮＴ９が、ＮチャネルＭＯＳトランジスタＮＴ７と並列に接続され、該ＮチャネルＭＯＳトランジスタＮＴ９のゲートにはコラムアドレス信号ＣＡ０が供給される。
【００１８】
また同様に、ビット線ＢＬ２にはＮチャネルＭＯＳトランジスタＮＴ１０，ＮＴ１１が直列に接続され、ＮチャネルＭＯＳトランジスタＮＴ１０のゲートにはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ１１のゲートにはコラムアドレス信号ＣＡ１が供給される。また、ビット線ＢＬ３にはＮチャネルＭＯＳトランジスタＮＴ１２が、ＮチャネルＭＯＳトランジスタＮＴ１０と並列に接続され、該ＮチャネルＭＯＳトランジスタＮＴ１２のゲートにはコラムアドレス信号ＣＡ０が供給される。
【００１９】
従って、上記のような構成を有するビット線デコーダ５は、以下のように動作する。すなわち、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０Ｂ，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ０が活性化されメモリセルＭＣ０からデータDATABが読み出される。
【００２０】
また同様に、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ１が活性化されメモリセルＭＣ１からデータDATABが読み出され、ハイレベルのコラムアドレス信号ＣＡ０Ｂ，ＣＡ１が供給された場合には、ビット線ＢＬ２が活性化されメモリセルＭＣ２からデータDATABが読み出される。さらには、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給された場合には、ビット線ＢＬ３が活性化されてメモリセルＭＣ３からデータDATABが読み出される。
【００２１】
図３は、図１に示されたカスコード型センス回路１０の構成を示す回路図である。図３に示されるように、カスコード型センス回路１０は、負荷１３と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、反転回路ＩＮＶとを含む。ここで、負荷１３は電源電圧ＶＤＤを供給するノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３が負荷１３に対して直列接続される。また、ＮチャネルＭＯＳトランジスタＮＴ３はリファレンスセルＲＣに接続される。さらに、反転回路ＩＮＶの入力ノードはＮチャネルＭＯＳトランジスタＮＴ１のソースに接続され、出力ノードはＮチャネルＭＯＳトランジスタＮＴ１のゲートに接続される。
【００２２】
このような構成を有するカスコード型センス回路１０は、ＮチャネルＭＯＳトランジスタＮＴ１のドレインが比較回路１１に接続され、リファレンスセルＲＣから読み出されたデータDATABに応じた信号SAREFが比較回路１１に供給される。すなわち、このカスコード型センス回路１０は、リファレンスセルＲＣを流れるセル電流に応じた電圧を有する信号SAREFを生成して、比較回路１１へ供給する。
【００２３】
なお、カスコード型センス回路９は、上記カスコード型センス回路１０と同様な構成を有し、選択されたメモリセルに流れるセル電流に応じた電圧を有する信号SAIを生成して、比較回路１１へ供給する。
【００２４】
上記のような構成を有する従来の不揮発性半導体記憶装置においては、データの読み出し対象として選択されるメモリセルＭＣ０〜ＭＣｎによっては、ワード線ＷＬ上におけるワード線ドライバ３からの第一の距離が、リファレンスセルＲＣのリファレンスワード線ＲＷＬ上におけるリファレンスワード線ドライバ７からの第二の距離と相違するため、読み出しマージンを十分確保することができないことが生じ得る。すなわち例えば、図１に示されるように、読み出し対象としてメモリセルＭＣｎが選択された場合には、上記第一及び第二の距離はほぼ同じとなるが、メモリセルＭＣ０が選択された場合には上記第一の距離が上記第二の距離に比してかなり短くなる。
【００２５】
以下において、上記のようなセルの位置における相違が該読み出しマージンに及ぼす影響について、図４のグラフを参照しつつ説明する。図４においては、それぞれ横軸が時間、縦軸が電圧を表すグラフにおいて、メモリセルＭＣ０のゲート電圧Ｖ０ｇ及びメモリセルＭＣｎのゲート電圧Ｖｎｇと、メモリセルＭＣ０から読み出された「０」及び「１」のデータに対応する信号SAI0(0), SAIO(1)と、メモリセルＭＣｎから読み出された「０」及び「１」のデータに対応する信号SAIn(0), SAIn(1)と、カスコード型センス回路１０から比較回路１１へ供給される信号SAREFとの経時変化が示される。
【００２６】
ここで、ワード線ドライバ３がワード線ＷＬを活性化したときには、図４に示されるように、メモリセルＭＣｎのゲート電圧ＶｎｇはメモリセルＭＣ０のゲート電圧Ｖ０ｇに対してある時間遅延して昇圧される。また、メモリセルから読み出される「０」及び「１」のデータに対応する信号SAI(0), SAI(1)の波形は、共に該メモリセルの位置によって異なることが分かる。すなわち、例えばメモリセルＭＣ０から読み出された「０」のデータに対応する信号SAI0(0)は、時刻ｔ０以前において信号SAREFより小さな値を取るため、適正に「０」のデータを読み出すことができない。
【００２７】
従って、メモリセルＭＣ０から「０」のデータを読み出す場合に、メモリセルＭＣｎから該データが読み出される場合と同様な読み出しマージンを確保するためには、比較回路１１による「０」か「１」かのデータ判定は、図４に示された時刻ｔ１以降に行われる必要があるため、高速動作の妨げになるという問題がある。
【００２８】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、高速で信頼性の高いデータの読み出しを実現する半導体記憶装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記の目的は、ゲートがワード線に接続されたメモリセルから読み出された第一の信号と、ゲートがリファレンスワード線に接続されたリファレンスセルから読み出された第二の信号とを比較した結果に応じて、メモリセルに記憶されたデータを読み出す半導体記憶装置であって、メモリセルのゲートがワード線に接続される位置に応じて、前記リファレンスワード線を駆動するリファレンスワード線駆動手段から該リファレンスセルまでの該リファレンスワード線の昇圧時の時定数を調整する昇圧調整手段を備えたことを特徴とする半導体記憶装置を提供することにより達成される。このような手段によれば、データの読み出し対象とするメモリセルのゲートがワード線に接続される位置によらず、リファレンスセルのゲートを上記メモリセルのゲートと同じタイミングで昇圧することができる。
【００３０】
ここで、上記の半導体記憶装置においては、リファレンスワード線を駆動するリファレンスワード線駆動手段をさらに備え、昇圧調整手段は、リファレンスワード線駆動手段のリファレンスワード線に対する負荷容量または負荷抵抗を調整し、またはリファレンスワード線駆動手段の駆動能力を調整するものとすることができる。このような手段によれば、リファレンスワード線の昇圧時における時定数を容易に変更することができる。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
［実施の形態１］
図５は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示す回路図である。図５に示されるように、本実施の形態１に係る不揮発性半導体記憶装置は、図１に示された従来の不揮発性半導体記憶装置に比して、ダミーセル１２の代わりに負荷容量調整回路１４を備える点で相違するものである。ここで、図５に示されるように、負荷容量調整回路１４は、信号線１５，１６と、ＯＲ回路１７と、ＡＮＤ回路１８と、容量素子Ｃ１，Ｃ２，Ｃ３と、ＮチャネルＭＯＳトランジスタＮＴ４〜ＮＴ６とを含む。
【００３６】
上記において、信号線１５はコラムアドレス信号ＣＡ０を伝送し、信号線１６はコラムアドレス信号ＣＡ１を伝送する。また、ＯＲ回路１７及びＡＮＤ回路１８は信号線１５，１６に接続され、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極は、それぞれリファレンスワード線ＲＷＬに接続される。また、ＮチャネルＭＯＳトランジスタＮＴ４のゲートはＯＲ回路１７の出力ノードに接続され、ソースは接地され、ドレインは容量素子Ｃ１の他方電極に接続される。同様に、ＮチャネルＭＯＳトランジスタＮＴ５のゲートは信号線１６に接続され、ソースは接地され、ドレインは容量素子Ｃ２の他方電極に接続される。また、ＮチャネルＭＯＳトランジスタＮＴ６のゲートはＡＮＤ回路１８の出力ノードに接続され、ソースは接地され、ドレインは容量素子Ｃ３の他方電極に接続される。
【００３７】
次に、上記のような構成を有する本実施の形態１に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００３８】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５，ＮＴ６はいずれもオフし、リファレンスワード線ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容量は付加されない。
【００３９】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００４０】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ４のみオンする。これにより、リファレンスワード線ＲＷＬに対して容量素子Ｃ１による負荷容量が付加されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００４１】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００４２】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５，ＮＴ６はいずれもオンし、リファレンスワード線ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容量が付加される。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００４３】
従って、本実施の形態１に係る不揮発性半導体記憶装置によれば、負荷容量調整回路１４が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、該距離に応じたワード線ＷＬの負荷容量と同じ容量を持つようリファレンスワード線ＲＷＬの負荷容量を調整するため、読み出し対象とするメモリセルの位置に応じてリファレンスワード線ＲＷＬの昇圧時定数が調整されることによって、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで昇圧する（立ち上げる）ことができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を同じものとすることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態２］
本発明の実施の形態２に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、図５に示された負荷容量調整回路１４の代わりに負荷抵抗調整回路１９を備える点で相違するものである。
【００４４】
以下において、この負荷抵抗調整回路１９について説明する。図６は、本発明の実施の形態２に係る不揮発性半導体記憶装置における一部の構成を示す回路図である。図６に示されるように、負荷抵抗調整回路１９は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレンスワード線ドライバ７とリファレンスワード線ＲＷＬとの間に並列接続されたＰチャネルＭＯＳトランジスタＰＴ２〜ＰＴ５及びＮチャネルＭＯＳトランジスタＮＴ１４とを含む。
【００４５】
ここで、ＰチャネルＭＯＳトランジスタＰＴ２のゲートは接地され、ＰチャネルＭＯＳトランジスタＰＴ３のゲートはＯＲ回路１７の出力ノードに接続され、ＰチャネルＭＯＳトランジスタＰＴ４のゲートは信号線１６に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ５のゲートはＡＮＤ回路１８の出力ノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ１４のゲートは電源電圧ＶＤＤを供給するノードに接続される。従って、上記ＰチャネルＭＯＳトランジスタＰＴ２及びＮチャネルＭＯＳトランジスタＮＴ１４は、常にオン状態とされる。
【００４６】
なお、図６に示されるように、リファレンスワード線ドライバ７は、ソースにワード線昇圧電圧ＶＰＰが供給され、ゲートにはリファレンスワード線活性化信号ＡＳが供給されるＰチャネルＭＯＳトランジスタＰＴ１と、ソースが接地されゲートにはリファレンスワード線活性化信号ＡＳが供給されるＮチャネルＭＯＳトランジスタＮＴ１３とを含む。
【００４７】
以下において、上記のような構成を有する本実施の形態２に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００４８】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５はいずれもオンする。従って、この場合にはリファレンスワード線ＲＷＬとリファレンスワード線ドライバ７との間に並列接続される全てのＭＯＳトランジスタがオンするため、リファレンスワード線ＲＷＬの負荷抵抗が最小とされる。
【００４９】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００５０】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＰチャネルＭＯＳトランジスタＰＴ３のみオフする。これにより、リファレンスワード線ＲＷＬに対してＰチャネルＭＯＳトランジスタＰＴ３による負荷抵抗が付加されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００５１】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００５２】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５はいずれもオフし、リファレンスワード線ＲＷＬに対してＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５による負荷抵抗が付加される。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００５３】
従って、本実施の形態２に係る不揮発性半導体記憶装置によれば、負抵抗調整回路１９が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、該距離に応じたワード線ＷＬの負荷抵抗と同じ抵抗を持つようリファレンスワード線ＲＷＬの負荷抵抗を調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで立ち上げることができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態３］
本発明の実施の形態３に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、図５に示された負荷容量調整回路１４の代わりにドライバサイズ調整回路２０を備える点で相違するものである。
【００５４】
以下において、このドライバサイズ調整回路２０について説明する。図７は、本発明の実施の形態３に係る不揮発性半導体記憶装置における一部の構成を示す回路図である。図７に示されるように、ドライバサイズ調整回路２０は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレンスワード線ＲＷＬとワード線昇圧電圧ＶＰＰを供給するノードＮｐｐとの間に並列接続されたＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８とを含む。
【００５５】
ここで、ＰチャネルＭＯＳトランジスタＰＴ６のゲートはＯＲ回路１７の出力ノードに接続され、ＰチャネルＭＯＳトランジスタＰＴ７のゲートは信号線１６に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ８のゲートはＡＮＤ回路１８の出力ノードに接続される。
【００５６】
以下において、上記のような構成を有する本実施の形態３に係る不揮発性半導体記憶装置の動作を説明する。例えば、ビット線デコーダ５にロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ０が選択される。
【００５７】
このとき、信号線１５，１６にはそれぞれロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８はいずれもオンする。従って、この場合にはリファレンスワード線ＲＷＬとノードＮｐｐとの間に並列接続される全てのＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８がオンするため、リファレンスワード線ＲＷＬを駆動するドライバサイズが最大とされる。
【００５８】
一方、ビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０とロウレベルのコラムアドレス信号ＣＡ１が供給されると、図２に示されたビット線デコーダ５によりデータの読み出し対象としてメモリセルＭＣ１が選択される。
【００５９】
このとき、信号線１５にはハイレベルのコラムアドレス信号ＣＡ０が伝送され、信号線１６にはロウレベルのコラムアドレス信号ＣＡ１が伝送されるため、ＯＲ回路１７の出力信号はハイレベルとなり、ＰチャネルＭＯＳトランジスタＰＴ６のみオフする。これにより、リファレンスワード線ＲＷＬに対するドライバサイズがＰチャネルＭＯＳトランジスタＰＴ６の分だけ低減されるため、メモリセルＭＣ１におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりが遅延される。
【００６０】
同様に、図２に示されたビット線デコーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示されたメモリセルＭＣ３がデータの読み出し対象として選択される。
【００６１】
このとき、信号線１５，１６にはそれぞれハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ８はいずれもオフし、リファレンスワード線ＲＷＬを駆動するドライバサイズが最小とされる。これにより、メモリセルＭＣ３におけるゲートのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬのいわゆる立ち上がりがさらに遅延される。
【００６２】
従って、本実施の形態３に係る不揮発性半導体記憶装置によれば、ドライバサイズ調整回路２０が、データの読み出し対象とするメモリセルのワード線ドライバ３からの距離に応じて、リファレンスワード線ＲＷＬを駆動するドライバのサイズを調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣのゲートを該メモリセルのゲートと同じタイミングで立ち上げることができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、データの読み出し条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態４］
本発明の実施の形態４に係る不揮発性半導体記憶装置は、上記実施の形態１に係る不揮発性半導体記憶装置と同様な構成を有するが、ページモードによる動作も実行し得るものである点で相違するものである。
【００６３】
図８は、本発明の実施の形態４に係る不揮発性半導体記憶装置の構成を示す図である。図８に示されるように、本実施の形態４に係る不揮発性半導体記憶装置では、ワード線ドライバ３に接続されるワード線ＷＬが複数のページブロックＰＢからなるメモリセルアレイ２１に配線される。なお図８においては、一例としてメモリセルアレイ２１がページ０からページ３に対応する４つのページブロックＰＢからなり、各ページブロックＰＢには該ブロック内の全てのデータを入出力する入出力（Ｉ／Ｏ）回路が備えられる。
【００６４】
また図８に示されるように、本実施の形態４に係る不揮発性半導体記憶装置においては、ページ０用リファレンスセル２３と、ページ１用リファレンスセル２４と、ページ２用リファレンスセル２５と、ページ３用リファレンスセル２６と、ダミーセル２２とが、それぞれのゲートにおいてリファレンスワード線ＲＷＬに接続される。なお、これらのリファレンスセルのソースは接地される。
【００６５】
そして、ページ０用リファレンスセル２３のドレインにはページ０用カスコード型センス回路２７が接続され、ページ１用リファレンスセル２４のドレインにはページ１用カスコード型センス回路２８が接続される。また、ページ２用リファレンスセル２５のドレインにはページ２用カスコード型センス回路２９が接続され、ページ３用リファレンスセル２６のドレインにはページ３用カスコード型センス回路３０が接続される。なお、ダミーセル２２のドレインはフローティング状態とされる。
【００６６】
また、ページ０用カスコード型センス回路２７、ページ１用カスコード型センス回路２８、ページ２用カスコード型センス回路２９及びページ３用カスコード型センス回路３０は、共に選択回路ＳＣに接続される。
【００６７】
さらには、各ページに対応した上記のカスコード型センス回路は、それぞれ図３に示されたカスコード型センス回路と同様な構成を有し、ページ０用カスコード型センス回路２７は信号SAREF0を、ページ１用カスコード型センス回路２８は信号SAREF1を、ページ２用カスコード型センス回路２９は信号SAREF2を、ページ３用カスコード型センス回路３０は信号SAREF3をそれぞれ選択回路ＳＣへ出力する。
【００６８】
上記のような構成を有する本実施の形態４に係る不揮発性半導体記憶装置においては、例えば図８に示されたワード線ドライバ３に最も近いページ０に対応したページブロックＰＢに含まれたメモリセルからデータを読み出す場合には、ページ０を選択する選択信号ＳＳに応じて選択回路ＳＣがページ０用カスコード型センス回路２７から出力された信号SAREF0を選択的に比較回路１１へ供給する。これにより、比較回路１１は該メモリセルから読み出されたデータと信号SAREF0とを比較する。
【００６９】
また同様に、ワード線ドライバ３から最も遠いページ３に対応するページブロックＰＢに含まれたメモリセルからデータを読み出す場合には、ページ３を選択する選択信号ＳＳに応じて選択回路ＳＣがページ３用カスコード型センス回路３０から出力された信号SAREF3を選択的に比較回路１１へ供給する。従って、この場合には、比較回路１１は該メモリセルから読み出されたデータと信号SAREF3とを比較する。
【００７０】
なお、例えばワード線ドライバ３に最も近いページ０に対応するページブロックＰＢと、ワード線ドライバ３から最も遠いページ３に対応するページブロックＰＢとから同時にデータを読み出す場合には、選択回路ＳＣは、ページ０を選択する選択信号ＳＳに応じて信号SAREF0を、ページ３を選択する選択信号ＳＳに応じて信号SAREF3をそれぞれ比較回路１１へ供給することにより、同時に読み出された複数のデータの並列的な読み出しを適正に実行することができる。
【００７１】
従って、本実施の形態４に係る不揮発性半導体記憶装置によれば、データの読み出し対象とするページブロックＰＢのワード線ドライバ３からの距離に応じて、比較対象とするリファレンスセルを選択的に用いるため、読み出し対象とするページブロックＰＢの位置に依らず、ゲートの立ち上がりタイミングが該メモリセルとほぼ同じリファレンスセルを用いてデータの読み出しをすることができる。これにより、リファレンスセルと読み出し対象とされるメモリセルとの間で、データの読み出し条件をほぼ一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
［実施の形態５］
上記実施の形態は、いずれも、ワード線ＷＬにゲートが接続された複数のメモリセルＭＣ０〜ＭＣｎからデータを読み出す場合において、該ゲートの電位の時間変化がその位置により相違するという問題を解消するものであるが、同様な問題はビット線に接続された複数のメモリセルにおいて、該ビット線の電位上昇によるセルの選択タイミングがその位置により相違するという点でも生じ得る。
【００７２】
すなわち、ビット線上におけるビット線デコーダ５からメモリセルまでの距離によっては、該距離がリファレンスビット線ＲＢＬの長さと相違することに起因して、適正なデータ読み出しが実行できない場合が生じ得る。
【００７３】
ここで、本発明を以下のようにリファレンスビット線の長さを可変とする点で適用すれば、上記のような問題も解消することができる。以下において、具体的に説明する。図９は、本発明の実施の形態５に係る不揮発性半導体記憶装置の構成を示す回路図である。図９に示されるように、本実施の形態５に係る不揮発性半導体記憶装置は比較回路１１と、比較回路１１に接続されたカスコード型センス回路９，１０と、カスコード型センス回路９に接続されたグローバルビット線デコーダ３１と、グローバルビット線デコーダ３１に接続されたグローバルビット線ＧＢＬ及び第０から第３ブロック３２〜３５と、ローカルビット線ＲＢＬと、カスコード型センス回路１０に接続されたリファレンスビット線ＲＢＬ及び負荷抵抗調整回路３７と、負荷抵抗調整回路３７に接続されたリファレンスセルＲＣとを備える。
【００７４】
そして、第０ブロック３２はメモリセルＭＣと、ワード線ＷＬと、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続し、ゲートにはローカルビット線ＬＢＬを選択する信号Ｈ０が供給されるＮチャネルＭＯＳトランジスタＮＴ１５とを含む。また、第１から第３ブロック３３〜３５は、それぞれ上記第０ブロックと同様な構成を有するが、ＮチャネルＭＯＳトランジスタＮＴ１５の代わりにＮチャネルＭＯＳトランジスタＮＴ１６〜ＮＴ１８を含み、ゲートにはそれぞれ信号Ｈ１〜Ｈ３が供給される。
【００７５】
また、負荷抵抗調整回路３７は、リファレンスビット線ＲＢＬに接続されたダミービット線ＤＢＬと、ダミービット線ＤＢＬとリファレンスセルＲＣのドレインとの間に並列接続されたＮチャネルＭＯＳトランジスタＮＴ１９〜ＮＴ２２とを含む。なお、図９に示されるように、ＮチャネルＭＯＳトランジスタＮＴ１９〜ＮＴ２２のゲートには、それぞれ信号Ｈ０〜Ｈ３が供給される。
【００７６】
上記のような構成を有する本実施の形態５に係る不揮発性半導体記憶装置においては、例えば信号Ｈ０がハイレベルとされ、かつ信号Ｈ１〜Ｈ３がロウレベルとされる場合には、グローバルビット線デコーダ３１から最も近い第０ブロック３２がデータ読み出しの対象として選択される。すなわち、信号Ｈ０のみがハイレベルにされる場合には、第０ブロック３２に含まれたＮチャネルＭＯＳトランジスタＮＴ１５がオンされて、メモリセルＭＣからグローバルビット線ＧＢＬへデータが読み出される。
【００７７】
このとき、負荷抵抗調整回路３７においては、ＮチャネルＭＯＳトランジスタＮＴ１９のみがオンされるため、リファレンスビット線ＲＢＬに対して付加されるダミービット線ＤＢＬによる負荷抵抗は最小とされる。
【００７８】
また同様に、例えば信号Ｈ３がハイレベルとされ、かつ信号Ｈ０〜Ｈ２がロウレベルとされる場合には、グローバルビット線デコーダ３１から最も遠い第３ブロック３５がデータ読み出しの対象として選択される。すなわち、信号Ｈ３のみがハイレベルにされる場合には、第３ブロック３５に含まれたＮチャネルＭＯＳトランジスタＮＴ１８がオンされて、メモリセルからグローバルビット線ＧＢＬへデータが読み出される。
【００７９】
このとき、負荷抵抗調整回路３７においては、ＮチャネルＭＯＳトランジスタＮＴ２２のみがオンされるため、リファレンスビット線ＲＢＬに対して付加されるダミービット線ＤＢＬによる負荷抵抗は最大とされる。
【００８０】
従って、本実施の形態５に係る不揮発性半導体記憶装置によれば、負荷抵抗調整回路３７が、データの読み出し対象とするブロックのグローバルビット線デコーダ３１からの距離に応じて、すなわちデータの読み出し対象とするメモリセルのビット線上の位置に応じて、リファレンスビット線ＲＢＬに付加する負荷抵抗を調整するため、読み出し対象とするメモリセルの位置に依らず、リファレンスセルＲＣからメモリセルと同じタイミングでデータを読み出すことができる。これにより、リファレンスセルＲＣと読み出し対象とされるメモリセルとの間で、ビット線を介したデータ読み出しにおける条件を一致させることができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。
【００８１】
【発明の効果】
上述の如く、データの読み出し対象とするメモリセルのゲートがワード線に接続される位置によらず、リファレンスセルのゲートを上記メモリセルのゲートと同じタイミングで昇圧することができるため、読み出しマージンを十分確保することにより、高速かつ信頼性の高いデータの読み出しを実現することができる。ここで、リファレンスワード線駆動手段のリファレンスワード線に対する負荷容量または負荷抵抗を調整し、またはリファレンスワード線駆動手段の駆動能力を調整すれば、リファレンスワード線の昇圧時における時定数を容易に変更することができる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体記憶装置の構成を示す図である。
【図２】図１に示されたビット線デコーダの構成を示す回路図である。
【図３】図１に示されたカスコード型センス回路の構成を示す回路図である。
【図４】図１に示された不揮発性半導体記憶装置の動作特性を示すグラフである。
【図５】本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図６】本発明の実施の形態２に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図７】本発明の実施の形態３に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図８】本発明の実施の形態４に係る不揮発性半導体記憶装置の構成を示す図である。
【図９】本発明の実施の形態５に係る不揮発性半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ タイミング回路
３ ワード線ドライバ
５，１４ ビット線デコーダ
７ リファレンスワード線ドライバ
９，１０ カスコード型センス回路
１１ 比較回路
１２，２２ ダミーセル
１３ 負荷
１４ 負荷容量調整回路
１５，１６ 信号線
１７ ＯＲ回路
１８ ＡＮＤ回路
１９，３７ 負荷抵抗調整回路
２０ ドライバサイズ調整回路
２１ メモリセルアレイ
２３ ページ０用リファレンスセル
２４ ページ１用リファレンスセル
２５ ページ２用リファレンスセル
２６ ページ３用リファレンスセル
２７ ページ０用カスコード型センス回路
２８ ページ１用カスコード型センス回路
２９ ページ２用カスコード型センス回路
３０ ページ３用カスコード型センス回路
３１ グローバルビット線デコーダ
３２ 第０ブロック
３３ 第１ブロック
３４ 第２ブロック
３５ 第３ブロック
ＷＬ ワード線
ＲＷＬ リファレンスワード線
ＢＬ０〜ＢＬ３，ＢＬｎ ビット線
ＲＢＬ リファレンスビット線
ＧＢＬ グローバルビット線
ＬＢＬ ローカルビット線
ＤＢＬ ダミービット線
ＭＣ，ＭＣ０〜ＭＣ３，ＭＣｎ メモリセル
ＲＣ リファレンスセル
ＩＮＶ 反転回路
ＮＴ１〜ＮＴ２２ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ
Ｃ１〜Ｃ３ 容量素子
Ｎｐｐ ノード
ＰＢ ページブロック
ＳＣ 選択回路
Claims (3)
- ゲートがワード線に接続されたメモリセルから読み出された第一の信号と、ゲートがリファレンスワード線に接続されたリファレンスセルから読み出された第二の信号とを比較した結果に応じて、前記メモリセルに記憶されたデータを読み出す半導体記憶装置であって、
前記メモリセルの前記ゲートが前記ワード線に接続される位置に応じて、前記リファレンスワード線を駆動するリファレンスワード線駆動手段から該リファレンスセルまでの該リファレンスワード線の昇圧時の時定数を調整する昇圧調整手段を備えたことを特徴とする半導体記憶装置。 - 前記リファレンスワード線を駆動するリファレンスワード線駆動手段をさらに備え、
前記昇圧調整手段は、前記リファレンスワード線駆動手段の前記リファレンスワード線に対する負荷容量または負荷抵抗を調整する請求項１に記載の半導体記憶装置。 - 前記リファレンスワード線を駆動するリファレンスワード線駆動手段をさらに備え、
前記昇圧調整手段は、前記リファレンスワード線駆動手段の駆動能力を調整する請求項１に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166322A JP4212760B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体記憶装置 |
| US09/739,395 US6532174B2 (en) | 2000-06-02 | 2000-12-19 | Semiconductor memory device having high speed data read operation |
| KR1020010001109A KR100642611B1 (ko) | 2000-06-02 | 2001-01-09 | 반도체 기억 장치 |
| US10/345,187 US6735120B2 (en) | 2000-06-02 | 2003-01-16 | Semiconductor device having a high-speed data read operation |
| US10/821,840 US6928000B2 (en) | 2000-06-02 | 2004-04-12 | Semiconductor memory device having a resistance adjustment unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166322A JP4212760B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001344983A JP2001344983A (ja) | 2001-12-14 |
| JP4212760B2 true JP4212760B2 (ja) | 2009-01-21 |
Family
ID=18669660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166322A Expired - Fee Related JP4212760B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6532174B2 (ja) |
| JP (1) | JP4212760B2 (ja) |
| KR (1) | KR100642611B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1426965A1 (en) * | 2002-12-04 | 2004-06-09 | STMicroelectronics S.r.l. | Non volatile memory cell sensing circuit, particularly for low power supply voltages and high capacitive load values |
| ITTO20030121A1 (it) * | 2003-02-18 | 2004-08-19 | St Microelectronics Srl | Amplificatore di lettura di celle di memoria non volatili a |
| JP4485369B2 (ja) | 2003-03-04 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US20050010284A1 (en) * | 2003-07-10 | 2005-01-13 | Gregory Kenton W. | Method for decreasing bioprosthetic implant failure |
| JP4278140B2 (ja) * | 2003-09-03 | 2009-06-10 | シャープ株式会社 | 半導体記憶装置 |
| KR100575882B1 (ko) * | 2003-11-26 | 2006-05-03 | 주식회사 하이닉스반도체 | 번인 테스트용 내부 전압 발생 장치 |
| US6885604B1 (en) * | 2004-08-10 | 2005-04-26 | Intel Corporation | Cascode fuse design |
| US8094493B2 (en) * | 2004-11-12 | 2012-01-10 | Macronix International Co., Ltd. | Memory devices and methods using improved reference cell trimming algorithms for accurate read operation window control |
| US8253179B2 (en) * | 2005-05-13 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP4804459B2 (ja) * | 2005-05-30 | 2011-11-02 | スパンション エルエルシー | 半導体装置 |
| US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
| US7800951B2 (en) * | 2007-08-20 | 2010-09-21 | Marvell World Trade Ltd. | Threshold voltage digitizer for array of programmable threshold transistors |
| US7742340B2 (en) * | 2008-03-14 | 2010-06-22 | Freescale Semiconductor, Inc. | Read reference technique with current degradation protection |
| JP2009272026A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101553375B1 (ko) | 2009-04-30 | 2015-09-16 | 삼성전자주식회사 | 플래시 메모리 장치 |
| US8238162B2 (en) | 2010-08-25 | 2012-08-07 | Macronix International Co., Ltd. | System and method for detecting disturbed memory cells of a semiconductor memory device |
| TWI451429B (zh) * | 2010-09-24 | 2014-09-01 | Macronix Int Co Ltd | 偵測半導體記憶裝置中的記憶胞干擾之方法與裝置 |
| JP2011151404A (ja) * | 2011-03-03 | 2011-08-04 | Spansion Llc | 半導体装置 |
| KR20160114905A (ko) * | 2015-03-25 | 2016-10-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US10068657B1 (en) | 2017-02-10 | 2018-09-04 | Sandisk Technologies Llc | Detecting misalignment in memory array and adjusting read and verify timing parameters on sub-block and block levels |
| US11205480B1 (en) * | 2020-09-11 | 2021-12-21 | Micron Technology, Inc. | Ramp-based biasing in a memory device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734314B2 (ja) * | 1989-07-13 | 1995-04-12 | 株式会社東芝 | 半導体記憶装置 |
| US5369614A (en) * | 1992-10-12 | 1994-11-29 | Ricoh Company, Ltd. | Detecting amplifier with current mirror structure |
| JP3132637B2 (ja) * | 1995-06-29 | 2001-02-05 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| WO2004090908A1 (ja) * | 1996-06-11 | 2004-10-21 | Nobuyoshi Takeuchi | ベリファイ機能を有する不揮発性記憶装置 |
| DE69702256T2 (de) * | 1996-06-24 | 2001-01-18 | Advanced Micro Devices, Inc. | Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren |
| JPH10289595A (ja) | 1997-04-14 | 1998-10-27 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置およびその製造方法 |
| US6215697B1 (en) * | 1999-01-14 | 2001-04-10 | Macronix International Co., Ltd. | Multi-level memory cell device and method for self-converged programming |
| JP2001076496A (ja) * | 1999-09-02 | 2001-03-23 | Fujitsu Ltd | 不揮発性メモリのデータ化け防止回路およびその方法 |
| JP4249352B2 (ja) * | 1999-11-09 | 2009-04-02 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP3651767B2 (ja) * | 2000-04-24 | 2005-05-25 | シャープ株式会社 | 半導体記憶装置 |
| US6370061B1 (en) * | 2001-06-19 | 2002-04-09 | Advanced Micro Devices, Inc. | Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells |
-
2000
- 2000-06-02 JP JP2000166322A patent/JP4212760B2/ja not_active Expired - Fee Related
- 2000-12-19 US US09/739,395 patent/US6532174B2/en not_active Expired - Lifetime
-
2001
- 2001-01-09 KR KR1020010001109A patent/KR100642611B1/ko not_active IP Right Cessation
-
2003
- 2003-01-16 US US10/345,187 patent/US6735120B2/en not_active Expired - Fee Related
-
2004
- 2004-04-12 US US10/821,840 patent/US6928000B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010110068A (ko) | 2001-12-12 |
| US20030103379A1 (en) | 2003-06-05 |
| KR100642611B1 (ko) | 2006-11-10 |
| JP2001344983A (ja) | 2001-12-14 |
| US6735120B2 (en) | 2004-05-11 |
| US6928000B2 (en) | 2005-08-09 |
| US20010048610A1 (en) | 2001-12-06 |
| US20040196712A1 (en) | 2004-10-07 |
| US6532174B2 (en) | 2003-03-11 |
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| KR20030014251A (ko) | 반도체 기억 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080702 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081029 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |