KR20010110068A

KR20010110068A - 반도체 기억 장치

Info

Publication number: KR20010110068A
Application number: KR1020010001109A
Authority: KR
Inventors: 홈마요시카즈; 다케구치데츠지
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-06-02
Filing date: 2001-01-09
Publication date: 2001-12-12
Also published as: US6532174B2; US20040196712A1; US20030103379A1; US6928000B2; JP4212760B2; KR100642611B1; US6735120B2; JP2001344983A; US20010048610A1

Abstract

본원 발명은 고속으로 신뢰성 높은 데이터의 판독을 실현하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

워드선(WL)에 접속된 메모리 셀(MC0∼MCn)로부터 판독된 신호(SAI)와 기준 워드선(RWL)에 접속된 기준 셀(RC)로부터 판독된 신호(SAREF)를 비교한 결과에 따라 상기 메모리 셀(MC0∼MCn)에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서, 메모리 셀(MC0∼MCn)이 워드선(WL)에 접속되는 위치에 따라 기준 셀(RC)의 게이트를 승압하는 타이밍을 조정하는 부하 용량 조정 회로(14)를 구비한 것을 특징으로 하는 반도체 기억 장치를 제공한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것이다.

메모리 셀과 판독용 참조(기준) 셀을 비교하여 데이터를 판독하는 반도체 기억 장치로서 임계치 전압의 차이를 이용함으로써 데이터를 기억하는 불휘발성 반도체 기억장치가 있다.

여기서 예컨대, 플래시 메모리 등의 스택 게이트형 불휘발성 기억 장치에 있어서는, 플로팅 게이트(floating gate) 중 전자의 다소에 따라 임계치 전압이 변화하는 것을 이용하여 데이터를 기억한다. 그리고, 이 경우의 임계치 전압은 다음과 같이 설정되어 있다.

2치 데이터를 기억하는 메모리 셀의 경우, 메모리 셀 어레이를 구성하는 메모리 셀의 임계치 전압은 2개의 임계치 전압 범위 중 어느 하나의 범위에 속하도록 설정되어 있다. 그리고,「1」의 데이터를 기억하는 메모리 셀의 임계치 전압은 제1 임계치 전압보다도 작고,「0」의 데이터를 기억하는 메모리 셀의 임계치 전압은제2 임계치 전압보다도 크게 설정되고, 제1 임계치 전압은 제2 임계치 전압보다도 작다. 한편, 판독용 기준 셀(이하, 단지「기준 셀」이라고도 칭한다)의 임계치 전압은 상기 제1 임계치 전압과 제2 임계치 전압 사이에 미리 설정되어 있다.

여기서, 기준 셀의 해당 임계치 전압과 「1」또는「0」의 데이터를 기억하는 메모리 셀의 임계치 전압과의 차이가 각각 「1」 또는「0」의 데이터를 판독할 때의 임계치 전압의 마진(이하「판독 마진」이라고도 칭한다)이 된다. 그리고, 상기와 같은 임계치 전압 상호 관계는 메모리 셀에 다치(多値) 데이터를 기억하는 반도체 기억 장치에서도 마찬가지로 성립한다.

다음에, 상기 메모리 셀과 기준 셀 사이의 임계치 전압의 차이에 따른 데이터 판독 방법을 설명한다. 우선, 메모리 셀과 기준 셀에 흐르는 셀 전류를 각각 전압으로 변환하고, 이들을 후술하는 도 1에 도시된 비교 회로(11)에서 비교한다. 이것에 의해, 도 1에 도시된 바와 같이 해당 메모리 셀과 해당 기준 셀 사이의 임계치 전압의 대소 관계에 따른 비교 결과 신호(RS)를 얻을 수 있으며, 이 신호에 의해 판독된 데이터가「1」인지「0」인지 판정된다. 그리고, 이 방법에서는 데이터 판독의 대상이 되는 메모리 셀과 기준 셀의 게이트, 드레인, 소스, 백 바이어스의 레벨을 동일한 조건으로 한 뒤에, 상기 비교가 이루어지는 것이 중요하다.

한편, 최근 휴대 정보 기기의 보급에 의해, 불휘발성 반도체 기억 장치의 저전압 동작이 강하게 요구되고 있다. 여기서, 종래 상기 저전압 동작을 실현할 경우에는, 데이터 판독 동작에서의 메모리 셀과 기준 셀의 셀 전류의 차이를 증가시키기위해서 워드선을 승압하는 것이 일반적이었다. 그리고, 상기 승압은 상기 불휘발성 반도체 기억 장치의 대기(standby) 전류를 줄이기 위해서, 통상 판독 동작 개시시에 결합에 의해 행해진다. 또한 마찬가지로, 비트선의 바이어스도 데이터 판독 동작시만 행하고, 대기시에는 바이어스하지 않는다.

또한, 상기와 같은 워드선의 승압이나 비트선의 바이어스를 행하는 타이밍은 타이밍 회로에 의해 제어된다.

그러나, 메모리 셀의 레이 아웃 상의 위치에 따라 워드선 드라이버나 비트선 바이어스 회로까지의 거리가 각 메모리 셀에 대하여 차이가 있기 때문에, 해당 각 메모리 셀로의 신호 전달 시간에서 차이가 생기게 된다. 따라서, 데이터 판독 동작의 초기에 게이트나 드레인의 바이어스 조건에도 차이가 생긴다고 하는 문제가 있다. 여기서, 하나의 방책으로서, 기준 셀과의 사이에서 셀 전류를 비교하기 전에, 메모리 셀의 위치에 상관없이 해당 메모리 셀의 게이트와 드레인의 바이어스 조건을 일정하게 하기 위해서 충분한 시간을 취하는 것을 생각할 수 있지만, 판독 동작의 고속화를 방해한다고 하는 문제가 있다.

한편, 판독 동작의 고속화를 위해 셀 전류를 비교하기 전에 충분한 시간을 취하지 않을 경우에는 판독 마진이 감소한다고 하는 문제가 생긴다. 여기서, 해당 판독 마진은 메모리 셀의 위치에 의존하는 것으로, 경우에 따라서는 문제를 일으키게 되는데, 이 점에 관하여는 뒤에서 자세히 설명한다.

도 1은 종래의 불휘발성 반도체 기억 장치의 구성을 도시한 도면이다. 도 1에 도시된 바와 같이, 종래의 불휘발성 반도체 기억 장치는 타이밍 회로(1)와, 워드선 드라이버(3)와, 비트선 디코더(5)와, 기준 워드선 드라이버(7)와, 캐스코드형센스 회로(9, 10)와, 비교 회로(11)와, 더미 셀(12)과, 메모리 셀(MC0∼MCn)과, 기준 셀(RC)과, 워드선(WL)과, 기준 워드선(RWL)과, 비트선(BL0∼BLn)과, 기준 비트선(RBL)을 구비한다.

여기서, 워드선 드라이버(3) 및 기준 워드선 드라이버(7)는 함께 타이밍 회로(1)에 접속되고, 각각 워드선(WL), 기준 워드선(RWL)을 구동한다. 또한, 워드선 드라이버(3) 및 기준 워드선 드라이버(7)에는 함께 승압 전원 전압(VPP)이 공급되고, 타이밍 회로(1)로부터는 각 드라이버를 활성화하기 위한 활성화 신호(AS)가 공급된다. 그리고, 워드선 드라이버(3)는 공급된 선택 신호(SS)에 따라 활성화시킬 워드선 (WL)을 선택한다.

또한, 각 메모리 셀(MC0∼MCn)의 게이트는 워드선(WL)에 접속되고, 소스는 접지되고, 드레인은 대응하는 비트선(BL0∼BLn)에 접속된다. 여기서, 상기 비트선 (BL0∼BLn)은 공급되는 칼럼 어드레스 신호(CA0,CA1)와 이것들의 반전 신호 (CA0B, CAlB)에 따라 비트선 디코더(5)에 의해 선택적으로 활성화된다. 그리고, 이 비트선 디코더(5)에 관해서는 후술한다.

한편, 기준 셀(RC)은 메모리 셀(MC0∼MCn)과 같이 그 게이트가 기준 워드선(RWL)에 접속되고, 소스는 접지되고, 드레인은 기준 비트선(RBL)에 접속된다. 그리고, 기준 워드선(RWL)에는 메모리 셀(MC0∼MC(n-1))에 대응하여 더미 셀(12)이 접속된다.

또한, 캐스코드형 센스 회로(9)는 비트선 디코더(5)에 접속되고, 캐스코드형 센스 회로(l0)는 기준 비트선(RBL)에 접속된다. 그리고, 상기 캐스코드형 센스 회로(9, 10)에 대해서는 후술한다. 또한, 비교 회로(11)는 캐스코드형 센스 회로(9, 10)에 접속된다.

도 2는 도 1에 도시된 비트선 디코더(5)의 회로 구성을 도시한 회로도이다.

단지, 도 2에서는 워드선(WL)에 4개의 메모리 셀(MC0∼MC3)이 접속되어 있는 경우가 예로서 도시된다. 도 2에 도시된 바와 같이 비트선(BL0)에는 N 채널 MOS 트랜지스터(NT7, NT8)가 직렬로 접속되고, N 채널 MOS 트랜지스터(NT7)의 게이트에는 칼럼 어드레스 신호(CA0B)가 공급되고, N 채널 MOS 트랜지스터(NT8)의 게이트에는 칼럼 어드레스 신호(CAlB)가 공급된다.

또한, 비트선(BL1)에는 N 채널 MOS 트랜지스터(NT9)가 N 채널 MOS 트랜지스터(NT7)와 병렬로 접속되고, 해당 N 채널 MOS 트랜지스터(NT9)의 게이트에는 칼럼 어드레스 신호(CA0)가 공급된다.

또한 마찬가지로, 비트선(BL2)에는 N 채널 MOS 트랜지스터(NT10, NT11)가 직렬로 접속되고, N 채널 MOS 트랜지스터(NT10)의 게이트에는 칼럼 어드레스 신호(CA0B)가 공급되고, N 채널 MOS 트랜지스터(NT11)의 게이트에는 칼럼 어드레스 신호(CA1)가 공급된다. 또한, 비트선(BL3)에는 N 채널 MOS 트랜지스터(NT12)가 N 채널 MOS 트랜지스터(NTl0)와 병렬로 접속되고, 해당 N 채널 MOS 트랜지스터(NT12)의 게이트에는 칼럼 어드레스 신호(CA0)가 공급된다.

따라서, 상기와 같은 구성을 갖는 비트선 디코더(5)는 이하와 같이 동작한다. 즉, 비트선 디코더(5)에 하이 레벨의 칼럼 어드레스 신호(CA0B, CAlB)가 공급된 경우에는, 비트선(BL0)이 활성화되어 메모리 셀(MC0)로부터 데이터(DATAB)가 판독된다.

또한 마찬가지로, 비트선 디코더(5)에 하이 레벨의 칼럼 어드레스 신호(CA0, CAlB)가 공급된 경우에는, 비트선(BL1)이 활성화되어 메모리 셀(MC1)로부터 데이터(DATAB)가 판독되고, 하이 레벨의 칼럼 어드레스 신호(CA0B, CA1)가 공급된 경우에는, 비트선(BL2)이 활성화되어 메모리 셀(MC2)로부터 데이터(DATAB)가 판독된다. 또한, 비트선 디코더(5)에 하이 레벨의 칼럼 어드레스 신호(CA0, CA1)가 공급된 경우에는, 비트선(BL3)이 활성화되어 메모리 셀(MC3)로부터 데이터(DATAB)가 판독된다.

도 3은 도 1에 도시된 캐스코드형 센스 회로(10)의 구성을 도시한 회로도이다. 도 3에 도시된 바와 같이 캐스코드형 센스 회로(10)는 부하(13)와, N 채널 MOS 트랜지스터(NT1∼NT3)와, 반전 회로(INV)를 포함한다. 여기서, 부하(13)는 전원 전압(VDD)을 공급하는 노드에 접속되고, N 채널 MOS 트랜지스터(NT1∼NT3)가 부하(13)에 대하여 직렬 접속된다. 또한, N 채널 MOS 트랜지스터(NT3)는 기준 셀(RC)에 접속된다. 또한, 반전 회로(INV)의 입력 노드는 N 채널 MOS 트랜지스터(NT1)의 소스에 접속되고, 출력 노드는 N 채널 MOS 트랜지스터(NT1)의 게이트에 접속된다.

이러한 구성을 갖는 캐스코드형 센스 회로(10)는 N 채널 MOS 트랜지스터 (NT1)의 드레인이 비교 회로(11)에 접속되고, 기준 셀(RC)로부터 판독된 데이터 (DATAB)에 따른 신호(SAREF)가 비교 회로(11)에 공급된다. 즉, 이 캐스코드형 센스 회로(10)는 기준 셀(RC)을 흐르는 셀 전류에 따른 전압을 갖는 신호(SAREF)를 생성하여 비교 회로(11)로 공급한다.

그리고, 캐스코드형 센스 회로(9)는 상기 캐스코드형 센스 회로(10)와 같은 구성을 가지며, 선택된 메모리 셀에 흐르는 셀 전류에 따른 전압을 갖는 신호(SAI)를 생성하여 비교 회로(11)로 공급한다.

상기와 같은 구성을 갖는 종래의 불휘발성 반도체 기억 장치에서는, 데이터의 판독 대상으로서 선택되는 메모리 셀(MC0∼MCn)에 따라서는 워드선(WL) 상의 워드선 드라이버(3)로부터의 제1 거리가 기준 셀(RC)의 기준 워드선(RWL) 상의 기준 워드선 드라이버(7)로부터의 제2 거리와 다르기 때문에, 판독 마진을 충분히 확보할 수 없는 경우가 생길 수 있다. 즉 예컨대, 도 1에 도시된 바와 같이 판독 대상으로서 메모리 셀(MCn)이 선택된 경우에는 상기 제1 및 제2 거리는 거의 동일하지만, 메모리 셀(MC0)이 선택된 경우에는 상기 제1 거리가 상기 제2 거리에 비하여 상당히 짧아진다.

이하에서, 상기와 같은 셀의 위치에 있어서의 차이가 해당 판독 마진에 미치는 영향에 관해서, 도 4의 그래프를 참조하면서 설명한다. 도 4에서는 각각 횡축이 시간, 종축이 전압을 나타내는 그래프에서, 메모리 셀(MC0)의 게이트 전압(V0g) 및 메모리 셀(MCn)의 게이트 전압(Vng)과, 메모리 셀(MC0)로부터 판독된 「0」및「1」의 데이터에 대응하는 신호(SAI0(0), SAI0(1))와, 메모리 셀(MCn)에서 판독된「0」및「1」의 데이터에 대응하는 신호(SAIn(0), SAIn(1))와, 캐스코드형 센스 회로(10)에서 비교 회로(11)로 공급되는 신호(SAREF)의 경시 변화가 나타난다.

여기서, 워드선 드라이버(3)가 워드선(WL)을 활성화했을 때는 도 4에 도시된바와 같이, 메모리 셀(MCn)의 게이트 전압(Vng)은 메모리 셀(MC0)의 게이트 전압 (V0g)에 대하여 소정 시간 지연하여 승압된다. 또한, 메모리 셀로부터 판독되는 「0」및「1」의 데이터에 대응하는 신호(SAI(0), SAI(l))의 파형은 동시에 해당 메모리 셀의 위치에 따라 다른 것을 알 수 있다. 즉, 예컨대 메모리 셀(MC0)에서 판독된 「0」의 데이터에 대응하는 신호(SAI0(0))는 시각 t0 이전에 신호(SAREF)보다 작은 값을 취하기 때문에 적정하게 「0」의 데이터를 판독할 수 없다.

따라서, 메모리 셀(MC0)로부터「0」의 데이터를 판독할 경우에, 메모리 셀 (MCn)로부터 해당 데이터가 판독되는 경우와 같은 판독 마진을 확보하기 위해서는, 비교 회로(11)에 의한 「0」인지「1」인지의 데이터 판정은 도 4에 도시된 시각 t1이후에 행해질 필요가 있기 때문에 고속 동작에 방해가 된다고 하는 문제가 있다.

본 발명은 전술의 문제를 해소하기 위해서 이루어진 것으로서, 고속으로 신뢰성 높은 데이터의 판독을 실현하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

도 1은 종래의 불휘발성 반도체 기억 장치의 구성을 도시한 도면.

도 2는 도 1에 도시된 비트선 디코더의 구성을 도시한 회로도.

도 3은 도 1에 도시된 캐스코드(cascode)형 센스 회로의 구성을 도시한 회로도.

도 4는 도 1에 도시된 불휘발성 반도체 기억 장치의 동작 특성을 도시한 그래프.

도 5는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.

도 6은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.

도 7은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.

도 8은 본 발명의 실시예 4에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 도면.

도 9는 본 발명의 실시예 5에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 타이밍 회로

3 : 워드선 드라이버

5, 14 : 비트선 디코더

7 : 기준 워드선 드라이버

9, 10 : 캐스코드형 센스 회로

11 : 비교 회로

12, 22 : 더미 셀

13 : 부하

14 : 부하 용량 조정 회로

15, 16 : 신호선

17 : OR 회로

18 : AND 회로

19, 37 : 부하 저항 조정 회로

20 : 드라이버 사이즈 조정 회로

21 : 메모리 셀 어레이

23 : 페이지 0용 기준 셀

24 : 페이지 1용 기준 셀

25 : 페이지 2용 기준 셀

26 : 페이지 3용 기준 셀

27 : 페이지 0용 캐스코드형 센스 회로

28 : 페이지 1용 캐스코드형 센스 회로

29 : 페이지 2용 캐스코드형 센스 회로

30 : 페이지 3용 캐스코드형 센스 회로

31 : 글로벌 비트선 디코더

32 : 제0 블록

33 : 제1 블록

34 : 제2 블록

35 : 제3 블록

WL : 워드선

RWL : 기준 워드선

BL0∼BL3, BLn : 비트선

RBL : 기준 비트선

GBL : 글로벌 비트선

LBL : 로컬 비트선

DBL : 더미 비트선

MC, MC0∼MC3, MCn : 메모리 셀

RC : 기준 셀

INV : 반전 회로

NT1∼NT22 : N 채널 MOS 트랜지스터

PT1∼PT8 : P 채널 MOS 트랜지스터

C1∼C3 : 용량 소자

Npp : 노드

PB : 페이지 블록

SC : 선택 회로

상기한 목적은 게이트가 워드선에 접속된 메모리 셀로부터 판독된 제1 신호와, 게이트가 기준 워드선에 접속된 기준 셀로부터 판독된 제2 신호를 비교한 결과에 따라 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서, 메모리 셀의 게이트가 워드선에 접속되는 위치에 따라 기준 셀의 게이트를 승압하는 타이밍을 조정하는 승압 조정 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를제공함으로써 달성된다. 이러한 수단에 의하면 데이터의 판독 대상으로 하는 메모리 셀의 게이트가 워드선에 접속되는 위치에 상관없이 기준 셀의 게이트를 상기 메모리 셀의 게이트와 동일한 타이밍으로 승압할 수 있다.

여기서, 상기한 반도체 기억 장치에서는 기준 워드선을 구동하는 기준 워드선 구동 수단을 더 구비하고, 승압 조정 수단은 기준 워드선 구동 수단의 기준 워드선에 대한 부하 용량 또는 부하 저항을 조정하거나, 또는 기준 워드선 구동 수단의 구동 능력을 조정하는 것으로 할 수 있다. 이러한 수단에 의하면, 기준 워드선의 승압시의 시정수를 용이하게 변경할 수 있다.

또한, 본 발명의 목적은 게이트가 워드선에 접속된 메모리 셀로부터 판독된 신호를 참조 신호와 비교한 결과에 따라 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서, 게이트가 기준 워드선의 다른 위치에 접속되고, 참조 신호가 저장된 복수의 기준 셀과, 데이터의 판독 대상으로 하는 메모리 셀의 게이트가 워드선에 접속되어 있는 위치에 따라 복수의 기준 셀로부터 판독된 참조 신호를 선택하여 비교의 대상으로 하는 선택 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를 제공함으로써 달성된다. 이러한 수단에 의하면, 게이트의 승압 타이밍이 데이터의 판독 대상으로 하는 메모리 셀과 거의 같은 기준 셀을 이용하여 데이터의 판독을 할 수 있다.

여기서, 보다 구체적으로는 워드선을 구동하는 워드선 구동 수단과, 기준 워드선을 구동하는 기준 워드선 구동 수단을 추가로 구비하고, 선택 수단은 데이터의 판독 대상으로 하는 메모리 셀의 게이트가 워드선에 접속되어 있는 위치가 워드선구동 수단에서 멀어질수록 기준 워드선 구동 수단에서 멀어진 위치에서 게이트가 기준 워드선에 접속되는 기준 셀로부터 판독된 참조 신호를 선택하는 것으로 할 수 있다.

또한, 본 발명의 목적은 비트선에 접속된 메모리 셀에서 판독된 제1 신호와, 기준 비트선에 접속된 기준 셀로부터 판독된 제2 신호를 비교한 결과에 따라 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서, 메모리 셀이 비트선에 접속되는 위치에 따라 기준 비트선의 저항치를 조정하는 저항 조정 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를 제공함으로써 달성된다. 이러한 수단에 의하면, 데이터의 판독 대상으로 하는 메모리 셀이 비트선에 접속되는 위치에 상관없이, 기준 셀에서 제2 신호를 판독하는 타이밍을 상기 메모리 셀에서 제1 신호를 판독하는 타이밍과 같은 것으로 할 수 있다.

여기서, 보다 구체적으로 저항 조정 수단은 기준 비트선의 길이를 바꿈으로써 용이하게 상기 저항치를 조정할 수 있다.

이하에서, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 그리고, 도면 중 동일 부호는 동일 또는 상응하는 부분을 도시한다.

[실시예 1]

도 5는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도이다. 도 5에 도시된 바와 같이, 본 실시예 1에 따른 불휘발성 반도체 기억 장치는 도 1에 도시된 종래의 불휘발성 반도체 기억 장치에 비하여, 더미 셀(12) 대신에 부하 용량 조정 회로(14)를 구비하는 점에서 상이하다. 여기서, 도5에 도시된 바와 같이, 부하 용량 조정 회로(14)는 신호선(15, 16)과, OR 회로(17)와, AND 회로(18)와, 용량 소자(C1, C2, C3)와, N 채널 MOS 트랜지스터(NT4∼NT6)를 포함한다.

상기 신호선(15)은 칼럼 어드레스 신호(CA0)를 전송하고, 신호선(16)은 칼럼 어드레스 신호(CA1)를 전송한다. 또한, OR 회로(l7) 및 AND 회로(18)는 신호선(15, 16)에 접속되고, 용량 소자(C1, C2, C3)의 한 쪽 전극은 각각 기준 워드선 (RWL)에 접속된다. 또한, N 채널 MOS 트랜지스터(NT4)의 게이트는 OR 회로(17)의 출력 노드에 접속되고, 소스는 접지되고, 드레인은 용량 소자(C1)의 다른 쪽 전극에 접속된다. 마찬가지로, N 채널 MOS 트랜지스터(NT5)의 게이트는 신호선(16)에 접속되고, 소스는 접지되고, 드레인은 용량 소자(C2)의 다른 쪽 전극에 접속된다. 또한, N 채널 MOS 트랜지스터(NT6)의 게이트는 AND 회로(18)의 출력 노드에 접속되고, 소스는 접지되고, 드레인은 용량 소자(C3)의 다른 쪽 전극에 접속된다.

다음에, 상기와 같은 구성을 갖는 본 실시예 1에 따른 불휘발성 반도체 기억장치의 동작을 설명한다. 예컨대, 비트선 디코더(5)에 로우 레벨의 칼럼 어드레스 신호(CA0, CA1)가 공급되면, 도 2에 도시된 비트선 디코더(5)에 의해 데이터의 판독 대상으로서 메모리 셀(MC0)이 선택된다.

이 때, 신호선(15, 16)에는 각각 로우 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, N 채널 MOS 트랜지스터(NT4, NT5, NT6)는 모두 오프되고, 기준 워드선(RWL)에 대하여 용량 소자(C1, C2, C3)에 의한 부하 용량은 부가되지 않는다.

한편, 비트선 디코더(5)에 하이 레벨의 칼럼 어드레스 신호(CA0)와 로우 레벨의 칼럼 어드레스 신호(CA1)가 공급되면, 도 2에 도시된 비트선 디코더(5)에 의해 데이터의 판독 대상으로서 메모리 셀(MC1)이 선택된다.

이 때, 신호선(15)에는 하이 레벨의 칼럼 어드레스 신호(CA0)가 전송되고, 신호선(16)에는 로우 레벨의 칼럼 어드레스 신호(CA1)가 전송되기 때문에, OR 회로(17)의 출력 신호는 하이 레벨로 되고, N 채널 MOS 트랜지스터(NT4)만 온된다. 이에 따라, 기준 워드선(RWL)에 대하여 용량 소자(C1)에 의한 부하 용량이 부가되기 때문에, 메모리 셀(MC1)에 있어서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)의 소위 상승이 지연된다.

마찬가지로, 도 2에 도시된 비트선 디코더(5)에 하이 레벨의 칼럼 어드레스 신호(CA0, CA1)가 공급되면, 도 2에 도시된 메모리 셀(MC3)이 데이터의 판독 대상으로서 선택된다.

이 때, 신호선(l5, 16)에는 각각 하이 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, N 채널 MOS 트랜지스터(NT4, NT5, NT6)는 모두 온되고, 기준 워드선(RWL)에 대하여 용량 소자(C1, C2, C3)에 의한 부하 용량이 부가된다. 이에 따라, 메모리 셀(MC3)에서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)의 소위 상승이 더욱 지연된다.

따라서, 본 실시예 1에 따른 불휘발성 반도체 기억 장치에 의하면, 부하 용량 조정 회로(14)가 데이터의 판독 대상으로 하는 메모리 셀의 워드선 드라이버(3)로부터의 거리에 따라 해당 거리에 따른 워드선(WL)의 부하 용량과 동일한 용량을갖도록 기준 워드선(RWL)의 부하 용량을 조정하기 때문에, 판독 대상으로 하는 메모리 셀의 위치에 따라 기준 워드선(RWL)의 승압 시정수가 조정됨으로써, 기준 셀 (RC)의 게이트를 해당 메모리 셀의 게이트와 동일한 타이밍으로 승압(상승)할 수 있다. 이에 따라, 기준 셀(RC)과 판독 대상이 되는 메모리 셀 사이에서 데이터의 판독 조건을 동일하게 할 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속이고 또한 신뢰성 높은 데이터의 판독을 실현할 수 있다.

[실시예 2]

본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치는 상기 실시예 1에 따른 불휘발성 반도체 기억 장치와 같은 구성을 갖지만, 도 5에 도시된 부하 용량 조정 회로(14) 대신에 부하 저항 조정 회로(19)를 구비하는 점에서 상이하다.

이하에서, 상기 부하 저항 조정 회로(19)에 관해서 설명한다. 도 6은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 일부 구성을 도시한 회로도이다. 도 6에 도시된 바와 같이, 부하 저항 조정 회로(19)는 OR 회로(17)와, AND 회로(18)와, 기준 워드선 드라이버(7)와 기준 워드선(RWL) 사이에 병렬 접속된 P 채널 MOS 트랜지스터(PT2∼PT5) 및 N 채널 MOS 트랜지스터(NT14)를 포함한다.

여기서, P 채널 MOS 트랜지스터(PT2)의 게이트는 접지되고, P 채널 MOS 트랜지스터(PT3)의 게이트는 OR 회로(17)의 출력 노드에 접속되고, P 채널 MOS 트랜지스터(PT4)의 게이트는 신호선(16)에 접속된다. 또한, P 채널 MOS 트랜지스터 (PT5)의 게이트는 AND 회로(18)의 출력 노드에 접속되고, N 채널 MOS 트랜지스터(NT14)의 게이트는 전원 전압(VDD)을 공급하는 노드에 접속된다. 따라서, 상기 P 채널MOS 트랜지스터(PT2) 및 N 채널 MOS 트랜지스터(NT14)는 항상 온 상태로 된다.

그리고, 도 6에 도시된 바와 같이, 기준 워드선 드라이버(7)는 소스에 워드선 승압 전압(VPP)이 공급되고, 게이트에는 기준 워드선 활성화 신호(AS)가 공급되는 P 채널 MOS 트랜지스터(PT1)와 소스가 접지되어 게이트에는 기준 워드선 활성화신호(AS)가 공급되는 N 채널 MOS 트랜지스터(NT13)를 포함한다.

이하에서, 상기와 같은 구성을 갖는 본 실시예 2에 따른 불휘발성 반도체 기억 장치의 동작을 설명한다. 예컨대, 비트선 디코더(5)에 로우 레벨의 칼럼 어드레스신호(CA0, CA1)가 공급되면, 도 2에 도시된 비트선 디코더(5)에 의해 데이터의 판독 대상으로서 메모리 셀(MC0)이 선택된다.

이 때, 신호선(15, 16)에는 각각 로우 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, P 채널 MOS 트랜지스터(PT3∼PT5)는 모두 온으로 된다. 따라서, 이 경우에는 기준 워드선(RWL)과 기준 워드선 드라이버(7) 사이에 병렬 접속되는 모든 MOS 트랜지스터가 온으로 되기 때문에, 기준 워드선(RWL)의 부하 저항이 최소로 된다.

이 때, 신호선(15)에는 하이 레벨의 칼럼 어드레스 신호(CA0)가 전송되고, 신호선(16)에는 로우 레벨의 칼럼 어드레스 신호(CA1)가 전송되기 때문에, OR 회로(17)의 출력 신호는 하이 레벨로 되고, P 채널 MOS 트랜지스터(PT3)만 오프로된다. 이에 따라, 기준 워드선(RWL)에 대하여 P 채널 MOS 트랜지스터(PT3)에 의한 부하 저항이 부가되기 때문에, 메모리 셀(MC1)에 있어서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)의 소위 상승이 지연된다.

이 때, 신호선(15, 16)에는 각각 하이 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, P 채널 MOS 트랜지스터(PT3∼PT5)는 모두 오프로 되고, 기준 워드선(RWL)에 대하여 P 채널 MOS 트랜지스터(PT3∼PT5)에 의한 부하 저항이 부가된다. 이에 따라, 메모리 셀(MC3)에 있어서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)의 소위 상승이 더욱 지연된다.

따라서, 본 실시예 2에 따른 불휘발성 반도체 기억 장치에 의하면, 부저항 조정 회로(19)가 데이터의 판독 대상으로 하는 메모리 셀의 워드선 드라이버(3)로부터의 거리에 따라 해당 거리에 따른 워드선(WL)의 부하 저항과 동일한 저항을 갖도록 기준 워드선(RWL)의 부하 저항을 조정하기 때문에, 판독 대상으로 하는 메모리 셀의 위치에 상관없이, 기준 셀(RC)의 게이트를 해당 메모리 셀의 게이트와 동일한 타이밍으로 상승시킬 수 있다. 이에 따라, 기준 셀(RC)과 판독 대상이 되는 메모리 셀 사이에서 데이터의 판독 조건을 일치시킬 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속이고 또한 신뢰성 높은 데이터의 판독을 실현할 수 있다.

[실시예 3]

본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치는 상기 실시예 1에 따른 불휘발성 반도체 기억 장치와 같은 구성을 갖지만, 도 5에 도시된 부하 용량 조정 회로(14) 대신에 드라이버 사이즈 조정 회로(20)를 구비한 점에서 상이하다.

이하에서, 상기 드라이버 사이즈 조정 회로(20)에 관해서 설명한다. 도 7은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치에서의 일부의 구성을 도시한 회로도이다. 도 7에 도시된 바와 같이, 드라이버 사이즈 조정 회로(20)는 OR 회로(17)와, AND 회로(18)와, 기준 워드선(RWL)과 워드선 승압 전압(VPP)을 공급하는 노드(Npp) 사이에 병렬 접속된 P 채널 MOS 트랜지스터(PT6∼PT8)를 포함한다.

여기서, P 채널 MOS 트랜지스터(PT6)의 게이트는 OR 회로(17)의 출력 노드에 접속되고, P 채널 MOS 트랜지스터(PT7)의 게이트는 신호선(16)에 접속된다. 또한, P 채널 MOS 트랜지스터(PT8)의 게이트는 AND 회로(18)의 출력 노드에 접속된다.

이하에서, 상기와 같은 구성을 갖는 본 실시예 3에 따른 불휘발성 반도체 기억 장치의 동작을 설명한다. 예컨대, 비트선 디코더(5)에 로우 레벨의 칼럼 어드레스신호(CA0, CA1)가 공급되면, 도 2에 도시된 비트선 디코더(5)에 의해 데이터의 판독 대상으로서 메모리 셀(MC0)이 선택된다.

이 때, 신호선(15, 16)에는 각각 로우 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, P 채널 MOS 트랜지스터(PT6∼PT8)는 모두 온으로 된다. 따라서, 이 경우에는 기준 워드선(RWL)과 노드(Npp) 사이에 병렬 접속되는 모든 P 채널 MOS 트랜지스터(PT6∼PT8)가 온으로 되기 때문에, 기준 워드선(RWL)을 구동하는 드라이버 사이즈가 최대로 된다.

이 때, 신호선(15)에는 하이 레벨의 칼럼 어드레스 신호(CA0)가 전송되고, 신호선(16)에는 로우 레벨의 칼럼 어드레스 신호(CA1)가 전송되기 때문에, OR 회로(17)의 출력 신호는 하이 레벨로 되고, P 채널 MOS 트랜지스터(PT6)만 오프된다. 이에 따라, 기준 워드선(RWL)에 대한 드라이버 사이즈가 P 채널 MOS 트랜지스터 (PT6) 분 만큼 줄어들기 때문에, 메모리 셀(MC1)에 있어서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)의 소위 상승이 지연된다.

이 때, 신호선(15, 16)에는 각각 하이 레벨의 칼럼 어드레스 신호(CA0, CA1)가 전송되기 때문에, P 채널 MOS 트랜지스터(PT6∼PT8)는 모두 오프되어, 기준 워드선(RWL)을 구동하는 드라이버 사이즈가 최소로 된다. 이에 따라, 메모리 셀 (MC3)에 있어서의 게이트의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선 (RWL)의 소위 상승이 더욱 지연된다.

따라서, 본 실시예 3에 따른 불휘발성 반도체 기억 장치에 의하면, 드라이버 사이즈 조정 회로(20)가 데이터의 판독 대상으로 하는 메모리 셀의 워드선 드라이버(3)로부터의 거리에 따라 기준 워드선(RWL)을 구동하는 드라이버의 사이즈를 조정하기 때문에, 판독 대상으로 하는 메모리 셀의 위치에 상관없이, 기준 셀(RC)의 게이트를 해당 메모리 셀의 게이트와 동일한 타이밍으로 상승시킬 수 있다. 이에 따라, 기준 셀(RC)과 판독 대상이 되는 메모리 셀 사이에서 데이터의 판독 조건을 일치시킬 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

[실시예 4]

본 발명의 실시예 4에 따른 불휘발성 반도체 기억 장치는 상기 실시예 1에 따른 불휘발성 반도체 기억 장치와 같은 구성을 갖지만, 페이지 모드에 의한 동작도 실행할 수 있다는 점에서 상이하다.

도 8은 본 발명의 실시예 4에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 도면이다. 도 8에 도시된 바와 같이, 본 실시예 4에 따른 불휘발성 반도체 기억 장치에서는, 워드선 드라이버(3)에 접속되는 워드선(WL)이 복수 페이지 블록(PB)으로 이루어지는 메모리 셀 어레이(21)에 배선된다. 그리고 도 8에서는 일례로서 메모리 셀 어레이(21)가 페이지 0에서부터 페이지 3에 대응하는 4개의 페이지 블록(PB)으로 이루어지며, 각 페이지 블록(PB)에는 해당 블록내의 모든 데이터를 입출력하는 입출력(I/O) 회로가 구비된다.

또한, 도 8에 도시된 바와 같이, 본 실시예 4에 따른 불휘발성 반도체 기억 장치에서는 페이지 0용 기준 셀(23)과, 페이지 1용 기준 셀(24)과, 페이지 2용 기준 셀(25)과, 페이지 3용 기준 셀(26)과, 더미 셀(22)이 각각의 게이트에서 기준워드선 (RWL)에 접속된다. 그리고, 이들 기준 셀의 소스는 접지된다.

그리고, 페이지 0용 기준 셀(23)의 드레인에는 페이지 0용 캐스코드형 센스 회로(27)가 접속되고, 페이지 1용 기준 셀(24)의 드레인에는 페이지 1용 캐스코드형 센스 회로(28)가 접속된다. 또한, 페이지 2용 기준 셀(25)의 드레인에는 페이지 2용 캐스코드형 센스 회로(29)가 접속되고, 페이지 3용 기준 셀(26)의 드레인에는 페이지 3용 캐스코드형 센스 회로(30)가 접속된다. 그리고, 더미 셀(22)의 드레인은 플로우팅 상태로 된다.

또한, 페이지 0용 캐스코드형 센스 회로(27), 페이지 1용 캐스코드형 센스 회로(28), 페이지 2용 캐스코드형 센스 회로(29) 및 페이지 3용 캐스코드형 센스 회로(30)는 동시에 선택 회로(SC)에 접속된다.

게다가, 각 페이지에 대응한 상기 캐스코드형 센스 회로는 각각 도 3에 도시된 캐스코드형 센스 회로와 같은 구성을 가지며, 페이지 0용 캐스코드형 센스 회로(27)는 신호(SAREF0)를, 페이지 1용 캐스코드형 센스 회로(28)는 신호(SAREF1)를, 페이지 2용 캐스코드형 센스 회로(29)는 신호(SAREF2)를, 페이지 3용 캐스코드형 센스 회로(30)는 신호(SAREF3)를 각각 선택 회로(SC)에 출력한다.

상기와 같은 구성을 갖는 본 실시예 4에 따른 불휘발성 반도체 기억 장치에 서는, 예컨대 도 8에 도시된 워드선 드라이버(3)에 가장 가까운 페이지 0에 대응한 페이지 블록(PB)에 포함된 메모리 셀로부터 데이터를 판독하는 경우에는 페이지 0를 선택하는 선택 신호(SS)에 따라 선택 회로(SC)가 페이지 0용 캐스코드형 센스 회로(27)로부터 출력된 신호(SAREF0)를 선택적으로 비교 회로(11)에 공급한다. 이에 따라, 비교 회로(11)는 해당 메모리 셀로부터 판독된 데이터와 신호(SAREF0)를 비교한다.

또한 마찬가지로, 워드선 드라이버(3)로부터 가장 먼 페이지 3에 대응하는 페이지 블록(PB)에 포함된 메모리 셀로부터 데이터를 판독할 경우에는, 페이지 3을 선택하는 선택 신호(SS)에 따라 선택 회로(SC)가 페이지 3용 캐스코드형 센스 회로(30)로부터 출력된 신호(SAREF3)를 선택적으로 비교 회로(11)에 공급한다. 따라서, 이 경우, 비교 회로(11)는 해당 메모리 셀로부터 판독된 데이터와 신호(SAREF3)를 비교한다.

또한, 예컨대 워드선 드라이버(3)에 가장 가까운 페이지 0에 대응하는 페이지 블록(PB)과, 워드선 드라이버(3)로부터 가장 먼 페이지 3에 대응하는 페이지 블록 (PB)으로부터 동시에 데이터를 판독할 경우, 선택 회로(SC)는 페이지 0을 선택하는 선택 신호(SS)에 따라 신호(SAREF0)를, 페이지 3을 선택하는 선택 신호(SS)에 따라 신호(SAREF3)를 각각 비교 회로(11)에 공급함으로써, 동시에 판독된 복수 데이터의 병렬적인 판독을 적정히 실행할 수 있다.

따라서, 본 실시예 4에 따른 불휘발성 반도체 기억 장치에 의하면, 데이터의 판독 대상으로 하는 페이지 블록(PB)의 워드선 드라이버(3)로부터의 거리에 따라 비교 대상으로 하는 기준 셀을 선택적으로 이용하기 때문에, 판독 대상으로 하는 페이지 블록(PB)의 위치에 상관없이, 게이트의 상승 타이밍이 해당 메모리 셀과 거의 동일한 기준 셀을 이용하여 데이터의 판독을 할 수 있다. 이에 따라, 기준 셀과 판독 대상이 되는 메모리 셀 사이에서 데이터의 판독 조건을 거의 일치시킬 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

[실시예 5]

상기 실시예는 모두 워드선(WL)에 게이트가 접속된 복수의 메모리 셀(MC0∼MCn)로부터 데이터를 판독하는 경우에 있어서, 해당 게이트 전위의 시간 변화가 그 위치에 따라 상이하다고 하는 문제를 해소하는 것이지만, 동일한 문제는 비트선에 접속된 복수의 메모리 셀에 있어서 해당 비트선의 전위 상승에 의한 셀의 선택 타이밍이 그 위치에 따라 상이하다는 점에서도 생길 수 있다.

즉, 비트선 상에서의 비트선 디코더(5)에서 메모리 셀까지의 거리에 따라서는, 해당 거리가 기준 비트선(RBL)의 길이와 상이한 것에 기인하여 적정한 데이터 판독을 실행할 수 없는 경우가 생길 수 있다.

여기서, 본 발명을 이하와 같이 기준 비트선의 길이를 가변으로 하는 것으로 적용하면, 상기와 같은 문제도 해소할 수 있다. 이하에서, 구체적으로 설명한다. 도 9는 본 발명의 실시예 5에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도이다. 도 9에 도시된 바와 같이, 본 실시예 5에 따른 불휘발성 반도체 기억 장치는 비교 회로(11)와, 비교 회로(11)에 접속된 캐스코드형 센스 회로(9, 10)와, 캐스코드형 센스 회로(9)에 접속된 글로벌 비트선 디코더(31)와, 글로벌 비트선(31)에 접속된 글로벌 비트선(GBL) 및 제0 내지 제3 블록(32∼35)과, 로컬 비트선(RBL)과, 캐스코드형 센스 회로(10)에 접속된 기준 비트선(RBL) 및 부하 저항 조정 회로(37)와, 부하 저항 조정 회로(37)에 접속된 기준 셀(RC)을 구비한다.

그리고, 제0 블록(32)은 메모리 셀(MC)과, 워드선(WL)과, 로컬 비트선(LBL)과, 로컬 비트선(LBL)과 글로벌 비트선(GBL)을 접속하고, 게이트에는 로컬 비트선 (LBL)을 선택하는 신호(H0)가 공급되는 N 채널 MOS 트랜지스터(NT15)를 포함한다. 또한, 제1 내지 제3 블록(33∼35)은 각각 상기 제0 블록과 같은 구성을 갖지만, N 채널 MOS 트랜지스터(NT15) 대신에 N 채널 MOS 트랜지스터(NT16∼NTl8)를 포함하고, 게이트에는 각각 신호(H1∼H3)가 공급된다.

또한, 부하 저항 조정 회로(37)는 기준 비트선(RBL)에 접속된 더미 비트선 (DBL)과, 더미 비트선(DBL)과 기준 셀(RC)의 드레인 사이에 병렬 접속된 N 채널 MOS 트랜지스터(NT19∼NT22)를 포함한다. 그리고, 도 9에 도시된 바와 같이, N채널 MOS 트랜지스터(NT19∼NT22)의 게이트에는 각각 신호(H0∼H3)가 공급된다.

상기와 같은 구성을 갖는 본 실시예 5에 따른 불휘발성 반도체 기억 장치에 서는, 예컨대 신호(H0)가 하이 레벨로 되고, 또한 신호(H1∼H3)가 로우 레벨로 되는 경우에는, 글로벌 비트선 디코더(31)로부터 가장 가까운 제0 블록(32)이 데이터 판독의 대상으로서 선택된다. 즉, 신호(H0)만이 하이 레벨로 되는 경우에는, 제0 블록(32)에 포함된 N 채널 MOS 트랜지스터(NT15)가 온되어 메모리 셀(MC)에서 글로벌 비트선(GBL)으로 데이터가 판독된다.

이 때, 부하 저항 조정 회로(37)에서는, N 채널 MOS 트랜지스터(NT19)만이 온으로 되기 때문에, 기준 비트선(RBL)에 대하여 부가되는 더미 비트선(DBL)에 의한 부하 저항은 최소로 된다.

또한 마찬가지로, 예컨대 신호(H3)가 하이 레벨로 되고, 또한 신호(H0∼H2)가 로우 레벨로 되는 경우에는, 글로벌 비트선 디코더(31)로부터 가장 먼 제3 블록(35)이 데이터 판독의 대상으로서 선택된다. 즉, 신호(H3)만이 하이 레벨로 되는 경우에는, 제3 블록(35)에 포함된 N 채널 MOS 트랜지스터(NT18)가 온되어 메모리 셀로부터 글로벌 비트선(GBL)으로 데이터가 판독된다.

이 때, 부하 저항 조정 회로(37)에서는, N 채널 MOS 트랜지스터(NT22)만이 온으로 되기 때문에, 기준 비트선(RBL)에 대하여 부가되는 더미 비트선(DBL)에 의한 부하 저항은 최대로 된다.

따라서, 본 실시예 5에 따른 불휘발성 반도체 기억 장치에 의하면, 부하 저항 조정 회로(37)가 데이터의 판독 대상으로 하는 블록의 글로벌 비트선 디코더(31)로부터의 거리에 따라, 즉 데이터의 판독 대상으로 하는 메모리 셀의 비트선 상의 위치에 따라 기준 비트선(RBL)에 부가하는 부하 저항을 조정하기 때문에, 판독 대상으로 하는 메모리 셀의 위치에 상관없이, 기준 셀(RC)에서 메모리 셀과 동일한 타이밍으로 데이터를 판독할 수 있다. 이에 따라, 기준 셀(RC)과 판독 대상이 되는 메모리 셀 사이에서 비트선을 통한 데이터 판독에 있어서의 조건을 일치시킬 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

전술한 바와 같이, 데이터의 판독 대상으로 하는 메모리 셀의 게이트가 워드선에 접속되는 위치에 상관없이, 기준 셀의 게이트를 상기 메모리 셀의 게이트와 동일한 타이밍으로 승압할 수 있기 때문에, 판독 마진을 충분히 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

여기서, 기준 워드선 구동 수단의 기준 워드선에 대한 부하 용량 또는 부하 저항을 조정하고, 또는 기준 워드선 구동 수단의 구동 능력을 조정하면, 기준 워드선의 승압시의 시정수를 용이하게 변경할 수 있다.

또한, 게이트가 기준 워드선이 다른 위치에 접속된 복수의 기준 셀 중, 게이트의 승압 타이밍이 데이터 판독의 대상으로 하는 메모리 셀과 거의 같은 기준 셀을 이용하여 데이터의 판독을 할 수 있기 때문에, 충분한 판독 마진을 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

또한, 데이터의 판독 대상으로 하는 메모리 셀이 비트선에 접속되는 위치에 상관없이, 기준 셀로부터 제2 신호를 판독하는 타이밍을 상기 메모리 셀로부터 제1 신호를 판독하는 타이밍과 같은 것으로 할 수 있기 때문에, 비트선을 통한 데이터의 판독에 있어서 충분한 마진을 확보함으로써, 고속으로 신뢰성 높은 데이터의 판독을 실현할 수 있다.

Claims

게이트가 워드선에 접속된 메모리 셀로부터 판독된 제1 신호와, 게이트가 기준 워드선에 접속된 기준 셀로부터 판독된 제2 신호를 비교한 결과에 따라 상기 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서,

상기 메모리 셀의 상기 게이트가 상기 워드선에 접속되는 위치에 따라 상기기준 셀의 상기 게이트를 승압하는 타이밍을 조정하는 승압 조정 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 기준 워드선을 구동하는 기준 워드선 구동 수단을 더 구비하며,

상기 승압 조정 수단은 상기 기준 워드선 구동 수단의 상기 기준 워드선에 대한 부하 용량 또는 부하 저항을 조정하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 기준 워드선을 구동하는 기준 워드선 구동 수단을 더 구비하며,

상기 승압 조정 수단은 상기 기준 워드선 구동 수단의 구동 능력을 조정하는 것을 특징으로 하는 반도체 기억 장치.
게이트가 워드선에 접속된 메모리 셀로부터 판독된 신호를 참조 신호와 비교한 결과에 따라 상기 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서,

게이트가 기준 워드선이 다른 위치에 접속되고, 상기 참조 신호가 저장된 복수의 기준 셀과,

상기 데이터의 판독 대상으로 하는 상기 메모리 셀의 상기 게이트가 상기 워드선에 접속되어 있는 위치에 따라 상기 복수의 기준 셀로부터 판독된 상기 참조 신호를 선택하여 상기 비교의 대상으로 하는 선택 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 워드선을 구동하는 워드선 구동 수단과,

상기 기준 워드선을 구동하는 기준 워드선 구동 수단을 더 구비하며,

상기 선택 수단은 상기 데이터의 판독 대상으로 하는 상기 메모리 셀의 상기 게이트가 상기 워드선에 접속되어 있는 위치가 상기 워드선 구동 수단에서 멀어질 수록 상기 기준 워드선 구동 수단으로부터 멀어진 위치에서 상기 게이트가 상기 기준 워드선에 접속되는 상기 기준 셀로부터 판독된 상기 참조 신호를 선택하는 것을 특징으로 하는 반도체 기억 장치.
비트선에 접속된 메모리 셀로부터 판독된 제1 신호와 기준 비트선에 접속된 기준 셀로부터 판독된 제2 신호를 비교한 결과에 따라 상기 메모리 셀에 기억된 데이터를 판독하는 반도체 기억 장치에 있어서,

상기 메모리 셀이 상기 비트선에 접속되는 위치에 따라 상기 기준 비트선의 저항치를 조정하는 저항 조정 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 저항 조정 수단은 상기 기준 비트선의 길이를 바꿈으로써 상기 저항치를 조정하는 것을 특징으로 하는 반도체 기억 장치.