JP2001344983A - 半導体記憶装置 - Google Patents
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
Abstract
(57)【要約】
【課題】 高速で信頼性の高いデータの読み出しを実現
する半導体記憶装置を提供する。 【解決手段】 ワード線ＷＬに接続されたメモリセルＭ
Ｃ０〜ＭＣｎから読み出された信号SAIと、リファレン
スワード線ＲＷＬに接続されたリファレンスセルＲＣか
ら読み出された信号SAREFとを比較した結果に応じて、
上記メモリセルＭＣ０〜ＭＣｎに記憶されたデータを読
み出す半導体記憶装置であって、メモリセルＭＣ０〜Ｍ
Ｃｎがワード線ＷＬに接続される位置に応じて、リファ
レンスセルＲＣのゲートを昇圧するタイミングを調整す
る負荷容量調整回路１４を備えたことを特徴とする半導
体記憶装置を提供する。
する半導体記憶装置を提供する。 【解決手段】 ワード線ＷＬに接続されたメモリセルＭ
Ｃ０〜ＭＣｎから読み出された信号SAIと、リファレン
スワード線ＲＷＬに接続されたリファレンスセルＲＣか
ら読み出された信号SAREFとを比較した結果に応じて、
上記メモリセルＭＣ０〜ＭＣｎに記憶されたデータを読
み出す半導体記憶装置であって、メモリセルＭＣ０〜Ｍ
Ｃｎがワード線ＷＬに接続される位置に応じて、リファ
レンスセルＲＣのゲートを昇圧するタイミングを調整す
る負荷容量調整回路１４を備えたことを特徴とする半導
体記憶装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】メモリセルと読み出し用参照（リファレ
ンス）セルとを比較してデータを読み出す半導体記憶装
置として、しきい値電圧の違いを利用することによりデ
ータを記憶する不揮発性半導体記憶装置がある。
ンス）セルとを比較してデータを読み出す半導体記憶装
置として、しきい値電圧の違いを利用することによりデ
ータを記憶する不揮発性半導体記憶装置がある。
【０００３】ここで例えば、フラッシュメモリなどのス
タックドゲート型不揮発性記憶装置においては、フロー
ティングゲート中の電子の多少によりしきい値電圧が変
化することを利用してデータを記憶する。そして、この
場合のしきい値電圧は、次のように設定されている。
タックドゲート型不揮発性記憶装置においては、フロー
ティングゲート中の電子の多少によりしきい値電圧が変
化することを利用してデータを記憶する。そして、この
場合のしきい値電圧は、次のように設定されている。
【０００４】二値データを記憶するメモリセルの場合、
メモリセルアレイを構成するメモリセルのしきい値電圧
は、二つのしきい値電圧範囲のうちいずれかの範囲に収
まるように設定されている。そして、「１」のデータを
記憶するメモリセルのしきい値電圧は第一のしきい値電
圧よりも小さく、「０」のデータを記憶するメモリセル
のしきい値電圧は第二のしきい値電圧よりも大きく設定
され、第一のしきい値電圧は第二のしきい値電圧よりも
小さい。一方、読み出し用リファレンスセル（以下単
に、「リファレンスセル」ともいう。）のしきい値電圧
は、上記第一と第二のしきい値電圧の間に予め設定され
ている。
メモリセルアレイを構成するメモリセルのしきい値電圧
は、二つのしきい値電圧範囲のうちいずれかの範囲に収
まるように設定されている。そして、「１」のデータを
記憶するメモリセルのしきい値電圧は第一のしきい値電
圧よりも小さく、「０」のデータを記憶するメモリセル
のしきい値電圧は第二のしきい値電圧よりも大きく設定
され、第一のしきい値電圧は第二のしきい値電圧よりも
小さい。一方、読み出し用リファレンスセル（以下単
に、「リファレンスセル」ともいう。）のしきい値電圧
は、上記第一と第二のしきい値電圧の間に予め設定され
ている。
【０００５】ここで、リファレンスセルの該しきい値電
圧と「１」あるいは「０」のデータを記憶するメモリセ
ルのしきい値電圧との差が、それぞれ「１」あるいは
「０」のデータを読み出す際におけるしきい値電圧のマ
ージン（以下「読み出しマージン」ともいう。）という
ことになる。なお、上記のようなしきい値電圧相互の関
係は、メモリセルに多値データを記憶する半導体記憶装
置においても同様に成立する。
圧と「１」あるいは「０」のデータを記憶するメモリセ
ルのしきい値電圧との差が、それぞれ「１」あるいは
「０」のデータを読み出す際におけるしきい値電圧のマ
ージン（以下「読み出しマージン」ともいう。）という
ことになる。なお、上記のようなしきい値電圧相互の関
係は、メモリセルに多値データを記憶する半導体記憶装
置においても同様に成立する。
【０００６】次に、上記メモリセルとリファレンスセル
との間におけるしきい値電圧の違いに応じた、データ読
み出し方法を説明する。まず、メモリセルとリファレン
スセルに流れるセル電流をそれぞれ電圧に変換し、それ
らを後述する図１に示された比較回路１１において比較
する。これにより、図１に示されるように、該メモリセ
ルと該リファレンスセル間のしきい値電圧の大小関係に
応じた比較結果信号ＲＳが得られ、この信号により読み
出されたデータが「１」であるか「０」であるかが判定
される。なお、この方法においては、データ読み出しの
対象とされるメモリセルとリファレンスセルのゲート、
ドレイン、ソース、バックバイアスのレベルを同様な条
件とした上で、上記比較がなされることが重要である。
との間におけるしきい値電圧の違いに応じた、データ読
み出し方法を説明する。まず、メモリセルとリファレン
スセルに流れるセル電流をそれぞれ電圧に変換し、それ
らを後述する図１に示された比較回路１１において比較
する。これにより、図１に示されるように、該メモリセ
ルと該リファレンスセル間のしきい値電圧の大小関係に
応じた比較結果信号ＲＳが得られ、この信号により読み
出されたデータが「１」であるか「０」であるかが判定
される。なお、この方法においては、データ読み出しの
対象とされるメモリセルとリファレンスセルのゲート、
ドレイン、ソース、バックバイアスのレベルを同様な条
件とした上で、上記比較がなされることが重要である。
【０００７】一方、近年における携帯情報機器の普及に
より、不揮発性半導体記憶装置の低電圧動作が強く求め
られている。ここで、従来において該低電圧動作を実現
する場合には、データ読み出し動作におけるメモリセル
とリファレンスセルのセル電流の差を増加させるため
に、ワード線を昇圧するのが一般的である。なお、該昇
圧は、該不揮発性半導体記憶装置のスタンバイ電流を低
減するため、通常においては読み出し動作開始時にカッ
プリングにより行われる。また同様に、ビット線のバイ
アスもデータ読み出し動作時のみ行い、スタンバイ時に
はバイアスしない。
より、不揮発性半導体記憶装置の低電圧動作が強く求め
られている。ここで、従来において該低電圧動作を実現
する場合には、データ読み出し動作におけるメモリセル
とリファレンスセルのセル電流の差を増加させるため
に、ワード線を昇圧するのが一般的である。なお、該昇
圧は、該不揮発性半導体記憶装置のスタンバイ電流を低
減するため、通常においては読み出し動作開始時にカッ
プリングにより行われる。また同様に、ビット線のバイ
アスもデータ読み出し動作時のみ行い、スタンバイ時に
はバイアスしない。
【０００８】また、上記のようなワード線の昇圧やビッ
ト線のバイアスを行うタイミングは、タイミング回路に
より制御される。
ト線のバイアスを行うタイミングは、タイミング回路に
より制御される。
【０００９】しかしながら、メモリセルのレイアウト上
における位置により、ワード線ドライバやビット線バイ
アス回路までの距離が各メモリセルについて相違するた
め、該各メモリセルへの信号伝達時間に差が生じること
となる。従って、データ読み出し動作の初期において、
ゲートやドレインのバイアス条件にも違いが生じるとい
う問題がある。ここで、一つの方策として、リファレン
スセルとの間でセル電流を比較する前に、メモリセルの
位置によらず該メモリセルのゲートとドレインのバイア
ス条件を一定とするために十分な時間を取ることが考え
られるが、読み出し動作の高速化を妨げるという問題が
ある。
における位置により、ワード線ドライバやビット線バイ
アス回路までの距離が各メモリセルについて相違するた
め、該各メモリセルへの信号伝達時間に差が生じること
となる。従って、データ読み出し動作の初期において、
ゲートやドレインのバイアス条件にも違いが生じるとい
う問題がある。ここで、一つの方策として、リファレン
スセルとの間でセル電流を比較する前に、メモリセルの
位置によらず該メモリセルのゲートとドレインのバイア
ス条件を一定とするために十分な時間を取ることが考え
られるが、読み出し動作の高速化を妨げるという問題が
ある。
【００１０】一方、読み出し動作の高速化のために、セ
ル電流の比較を行う前に十分な時間を取らない場合に
は、読み出しマージンが減少するという問題が生じる。
ここで、該読み出しマージンはメモリセルの位置に依存
するものであり、場合によっては問題を生じることとな
るが、この点については後に詳しく説明する。
ル電流の比較を行う前に十分な時間を取らない場合に
は、読み出しマージンが減少するという問題が生じる。
ここで、該読み出しマージンはメモリセルの位置に依存
するものであり、場合によっては問題を生じることとな
るが、この点については後に詳しく説明する。
【００１１】図１は、従来の不揮発性半導体記憶装置の
構成を示す図である。図１に示されるように、従来の不
揮発性半導体記憶装置は、タイミング回路１と、ワード
線ドライバ３と、ビット線デコーダ５と、リファレンス
ワード線ドライバ７と、カスコード型センス回路９，１
０と、比較回路１１と、ダミーセル１２と、メモリセル
ＭＣ０〜ＭＣｎと、リファレンスセルＲＣと、ワード線
ＷＬと、リファレンスワード線ＲＷＬと、ビット線ＢＬ
０〜ＢＬｎと、リファレンスビット線ＲＢＬとを備え
る。
構成を示す図である。図１に示されるように、従来の不
揮発性半導体記憶装置は、タイミング回路１と、ワード
線ドライバ３と、ビット線デコーダ５と、リファレンス
ワード線ドライバ７と、カスコード型センス回路９，１
０と、比較回路１１と、ダミーセル１２と、メモリセル
ＭＣ０〜ＭＣｎと、リファレンスセルＲＣと、ワード線
ＷＬと、リファレンスワード線ＲＷＬと、ビット線ＢＬ
０〜ＢＬｎと、リファレンスビット線ＲＢＬとを備え
る。
【００１２】ここで、ワード線ドライバ３及びリファレ
ンスワード線ドライバ７とは共にタイミング回路１に接
続され、それぞれワード線ＷＬ、リファレンスワード線
ＲＷＬを駆動する。また、ワード線ドライバ３及びリフ
ァレンスワード線ドライバ７には共に、昇圧電源電圧Ｖ
ＰＰが供給され、タイミング回路１からは各ドライバを
活性化するための活性化信号ＡＳが供給される。そし
て、ワード線ドライバ３は、供給された選択信号ＳＳに
応じて活性化させるワード線ＷＬを選択する。
ンスワード線ドライバ７とは共にタイミング回路１に接
続され、それぞれワード線ＷＬ、リファレンスワード線
ＲＷＬを駆動する。また、ワード線ドライバ３及びリフ
ァレンスワード線ドライバ７には共に、昇圧電源電圧Ｖ
ＰＰが供給され、タイミング回路１からは各ドライバを
活性化するための活性化信号ＡＳが供給される。そし
て、ワード線ドライバ３は、供給された選択信号ＳＳに
応じて活性化させるワード線ＷＬを選択する。
【００１３】また、各メモリセルＭＣ０〜ＭＣｎのゲー
トはワード線ＷＬに接続され、ソースは接地され、ドレ
インは対応するビット線ＢＬ０〜ＢＬｎに接続される。
ここで、上記ビット線ＢＬ０〜ＢＬｎは、供給されるコ
ラムアドレス信号ＣＡ０，ＣＡ１とそれらの反転信号Ｃ
Ａ０Ｂ，ＣＡ１Ｂに応じてビット線デコーダ５により選
択的に活性化される。なお、このビット線デコーダ５に
ついては後述する。
トはワード線ＷＬに接続され、ソースは接地され、ドレ
インは対応するビット線ＢＬ０〜ＢＬｎに接続される。
ここで、上記ビット線ＢＬ０〜ＢＬｎは、供給されるコ
ラムアドレス信号ＣＡ０，ＣＡ１とそれらの反転信号Ｃ
Ａ０Ｂ，ＣＡ１Ｂに応じてビット線デコーダ５により選
択的に活性化される。なお、このビット線デコーダ５に
ついては後述する。
【００１４】一方、リファレンスセルＲＣは、メモリセ
ルＭＣ０〜ＭＣｎと同様に、そのゲートがリファレンス
ワード線ＲＷＬに接続され、ソースは接地され、ドレイ
ンはリファレンスビット線ＲＢＬに接続される。なお、
リファレンスワード線ＲＷＬにはメモリセルＭＣ０〜Ｍ
Ｃ（ｎ−１）に対応してダミーセル１２が接続される。
ルＭＣ０〜ＭＣｎと同様に、そのゲートがリファレンス
ワード線ＲＷＬに接続され、ソースは接地され、ドレイ
ンはリファレンスビット線ＲＢＬに接続される。なお、
リファレンスワード線ＲＷＬにはメモリセルＭＣ０〜Ｍ
Ｃ（ｎ−１）に対応してダミーセル１２が接続される。
【００１５】また、カスコード型センス回路９はビット
線デコーダ５に接続され、カスコード型センス回路１０
はリファレンスビット線ＲＢＬに接続される。なお、上
記カスコード型センス回路９，１０については後述す
る。また、比較回路１１はカスコード型センス回路９，
１０に接続される。
線デコーダ５に接続され、カスコード型センス回路１０
はリファレンスビット線ＲＢＬに接続される。なお、上
記カスコード型センス回路９，１０については後述す
る。また、比較回路１１はカスコード型センス回路９，
１０に接続される。
【００１６】図２は、図１に示されたビット線デコーダ
５の回路構成を示す回路図である。但し、図２において
は、ワード線ＷＬに４つのメモリセルＭＣ０〜ＭＣ３が
接続されている場合が例として示される。図２に示され
るように、ビット線ＢＬ０にはＮチャネルＭＯＳトラン
ジスタＮＴ７，ＮＴ８が直列に接続され、ＮチャネルＭ
ＯＳトランジスタＮＴ７のゲートにはコラムアドレス信
号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ８の
ゲートにはコラムアドレス信号ＣＡ１Ｂが供給される。
５の回路構成を示す回路図である。但し、図２において
は、ワード線ＷＬに４つのメモリセルＭＣ０〜ＭＣ３が
接続されている場合が例として示される。図２に示され
るように、ビット線ＢＬ０にはＮチャネルＭＯＳトラン
ジスタＮＴ７，ＮＴ８が直列に接続され、ＮチャネルＭ
ＯＳトランジスタＮＴ７のゲートにはコラムアドレス信
号ＣＡ０Ｂが、ＮチャネルＭＯＳトランジスタＮＴ８の
ゲートにはコラムアドレス信号ＣＡ１Ｂが供給される。
【００１７】また、ビット線ＢＬ１にはＮチャネルＭＯ
ＳトランジスタＮＴ９が、ＮチャネルＭＯＳトランジス
タＮＴ７と並列に接続され、該ＮチャネルＭＯＳトラン
ジスタＮＴ９のゲートにはコラムアドレス信号ＣＡ０が
供給される。
ＳトランジスタＮＴ９が、ＮチャネルＭＯＳトランジス
タＮＴ７と並列に接続され、該ＮチャネルＭＯＳトラン
ジスタＮＴ９のゲートにはコラムアドレス信号ＣＡ０が
供給される。
【００１８】また同様に、ビット線ＢＬ２にはＮチャネ
ルＭＯＳトランジスタＮＴ１０，ＮＴ１１が直列に接続
され、ＮチャネルＭＯＳトランジスタＮＴ１０のゲート
にはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳ
トランジスタＮＴ１１のゲートにはコラムアドレス信号
ＣＡ１が供給される。また、ビット線ＢＬ３にはＮチャ
ネルＭＯＳトランジスタＮＴ１２が、ＮチャネルＭＯＳ
トランジスタＮＴ１０と並列に接続され、該Ｎチャネル
ＭＯＳトランジスタＮＴ１２のゲートにはコラムアドレ
ス信号ＣＡ０が供給される。
ルＭＯＳトランジスタＮＴ１０，ＮＴ１１が直列に接続
され、ＮチャネルＭＯＳトランジスタＮＴ１０のゲート
にはコラムアドレス信号ＣＡ０Ｂが、ＮチャネルＭＯＳ
トランジスタＮＴ１１のゲートにはコラムアドレス信号
ＣＡ１が供給される。また、ビット線ＢＬ３にはＮチャ
ネルＭＯＳトランジスタＮＴ１２が、ＮチャネルＭＯＳ
トランジスタＮＴ１０と並列に接続され、該Ｎチャネル
ＭＯＳトランジスタＮＴ１２のゲートにはコラムアドレ
ス信号ＣＡ０が供給される。
【００１９】従って、上記のような構成を有するビット
線デコーダ５は、以下のように動作する。すなわち、ビ
ット線デコーダ５にハイレベルのコラムアドレス信号Ｃ
Ａ０Ｂ，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ
０が活性化されメモリセルＭＣ０からデータDATABが読
み出される。
線デコーダ５は、以下のように動作する。すなわち、ビ
ット線デコーダ５にハイレベルのコラムアドレス信号Ｃ
Ａ０Ｂ，ＣＡ１Ｂが供給された場合には、ビット線ＢＬ
０が活性化されメモリセルＭＣ０からデータDATABが読
み出される。
【００２０】また同様に、ビット線デコーダ５にハイレ
ベルのコラムアドレス信号ＣＡ０，ＣＡ１Ｂが供給され
た場合には、ビット線ＢＬ１が活性化されメモリセルＭ
Ｃ１からデータDATABが読み出され、ハイレベルのコラ
ムアドレス信号ＣＡ０Ｂ，ＣＡ１が供給された場合に
は、ビット線ＢＬ２が活性化されメモリセルＭＣ２から
データDATABが読み出される。さらには、ビット線デコ
ーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ
１が供給された場合には、ビット線ＢＬ３が活性化され
てメモリセルＭＣ３からデータDATABが読み出される。
ベルのコラムアドレス信号ＣＡ０，ＣＡ１Ｂが供給され
た場合には、ビット線ＢＬ１が活性化されメモリセルＭ
Ｃ１からデータDATABが読み出され、ハイレベルのコラ
ムアドレス信号ＣＡ０Ｂ，ＣＡ１が供給された場合に
は、ビット線ＢＬ２が活性化されメモリセルＭＣ２から
データDATABが読み出される。さらには、ビット線デコ
ーダ５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ
１が供給された場合には、ビット線ＢＬ３が活性化され
てメモリセルＭＣ３からデータDATABが読み出される。
【００２１】図３は、図１に示されたカスコード型セン
ス回路１０の構成を示す回路図である。図３に示される
ように、カスコード型センス回路１０は、負荷１３と、
ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、反転
回路ＩＮＶとを含む。ここで、負荷１３は電源電圧ＶＤ
Ｄを供給するノードに接続され、ＮチャネルＭＯＳトラ
ンジスタＮＴ１〜ＮＴ３が負荷１３に対して直列接続さ
れる。また、ＮチャネルＭＯＳトランジスタＮＴ３はリ
ファレンスセルＲＣに接続される。さらに、反転回路Ｉ
ＮＶの入力ノードはＮチャネルＭＯＳトランジスタＮＴ
１のソースに接続され、出力ノードはＮチャネルＭＯＳ
トランジスタＮＴ１のゲートに接続される。
ス回路１０の構成を示す回路図である。図３に示される
ように、カスコード型センス回路１０は、負荷１３と、
ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、反転
回路ＩＮＶとを含む。ここで、負荷１３は電源電圧ＶＤ
Ｄを供給するノードに接続され、ＮチャネルＭＯＳトラ
ンジスタＮＴ１〜ＮＴ３が負荷１３に対して直列接続さ
れる。また、ＮチャネルＭＯＳトランジスタＮＴ３はリ
ファレンスセルＲＣに接続される。さらに、反転回路Ｉ
ＮＶの入力ノードはＮチャネルＭＯＳトランジスタＮＴ
１のソースに接続され、出力ノードはＮチャネルＭＯＳ
トランジスタＮＴ１のゲートに接続される。
【００２２】このような構成を有するカスコード型セン
ス回路１０は、ＮチャネルＭＯＳトランジスタＮＴ１の
ドレインが比較回路１１に接続され、リファレンスセル
ＲＣから読み出されたデータDATABに応じた信号SAREFが
比較回路１１に供給される。すなわち、このカスコード
型センス回路１０は、リファレンスセルＲＣを流れるセ
ル電流に応じた電圧を有する信号SAREFを生成して、比
較回路１１へ供給する。
ス回路１０は、ＮチャネルＭＯＳトランジスタＮＴ１の
ドレインが比較回路１１に接続され、リファレンスセル
ＲＣから読み出されたデータDATABに応じた信号SAREFが
比較回路１１に供給される。すなわち、このカスコード
型センス回路１０は、リファレンスセルＲＣを流れるセ
ル電流に応じた電圧を有する信号SAREFを生成して、比
較回路１１へ供給する。
【００２３】なお、カスコード型センス回路９は、上記
カスコード型センス回路１０と同様な構成を有し、選択
されたメモリセルに流れるセル電流に応じた電圧を有す
る信号SAIを生成して、比較回路１１へ供給する。
カスコード型センス回路１０と同様な構成を有し、選択
されたメモリセルに流れるセル電流に応じた電圧を有す
る信号SAIを生成して、比較回路１１へ供給する。
【００２４】上記のような構成を有する従来の不揮発性
半導体記憶装置においては、データの読み出し対象とし
て選択されるメモリセルＭＣ０〜ＭＣｎによっては、ワ
ード線ＷＬ上におけるワード線ドライバ３からの第一の
距離が、リファレンスセルＲＣのリファレンスワード線
ＲＷＬ上におけるリファレンスワード線ドライバ７から
の第二の距離と相違するため、読み出しマージンを十分
確保することができないことが生じ得る。すなわち例え
ば、図１に示されるように、読み出し対象としてメモリ
セルＭＣｎが選択された場合には、上記第一及び第二の
距離はほぼ同じとなるが、メモリセルＭＣ０が選択され
た場合には上記第一の距離が上記第二の距離に比してか
なり短くなる。
半導体記憶装置においては、データの読み出し対象とし
て選択されるメモリセルＭＣ０〜ＭＣｎによっては、ワ
ード線ＷＬ上におけるワード線ドライバ３からの第一の
距離が、リファレンスセルＲＣのリファレンスワード線
ＲＷＬ上におけるリファレンスワード線ドライバ７から
の第二の距離と相違するため、読み出しマージンを十分
確保することができないことが生じ得る。すなわち例え
ば、図１に示されるように、読み出し対象としてメモリ
セルＭＣｎが選択された場合には、上記第一及び第二の
距離はほぼ同じとなるが、メモリセルＭＣ０が選択され
た場合には上記第一の距離が上記第二の距離に比してか
なり短くなる。
【００２５】以下において、上記のようなセルの位置に
おける相違が該読み出しマージンに及ぼす影響につい
て、図４のグラフを参照しつつ説明する。図４において
は、それぞれ横軸が時間、縦軸が電圧を表すグラフにお
いて、メモリセルＭＣ０のゲート電圧Ｖ０ｇ及びメモリ
セルＭＣｎのゲート電圧Ｖｎｇと、メモリセルＭＣ０か
ら読み出された「０」及び「１」のデータに対応する信
号SAI0(0), SAIO(1)と、メモリセルＭＣｎから読み出さ
れた「０」及び「１」のデータに対応する信号SAIn(0),
SAIn(1)と、カスコード型センス回路１０から比較回路
１１へ供給される信号SAREFとの経時変化が示される。
おける相違が該読み出しマージンに及ぼす影響につい
て、図４のグラフを参照しつつ説明する。図４において
は、それぞれ横軸が時間、縦軸が電圧を表すグラフにお
いて、メモリセルＭＣ０のゲート電圧Ｖ０ｇ及びメモリ
セルＭＣｎのゲート電圧Ｖｎｇと、メモリセルＭＣ０か
ら読み出された「０」及び「１」のデータに対応する信
号SAI0(0), SAIO(1)と、メモリセルＭＣｎから読み出さ
れた「０」及び「１」のデータに対応する信号SAIn(0),
SAIn(1)と、カスコード型センス回路１０から比較回路
１１へ供給される信号SAREFとの経時変化が示される。
【００２６】ここで、ワード線ドライバ３がワード線Ｗ
Ｌを活性化したときには、図４に示されるように、メモ
リセルＭＣｎのゲート電圧ＶｎｇはメモリセルＭＣ０の
ゲート電圧Ｖ０ｇに対してある時間遅延して昇圧され
る。また、メモリセルから読み出される「０」及び
「１」のデータに対応する信号SAI(0), SAI(1)の波形
は、共に該メモリセルの位置によって異なることが分か
る。すなわち、例えばメモリセルＭＣ０から読み出され
た「０」のデータに対応する信号SAI0(0)は、時刻ｔ０
以前において信号SAREFより小さな値を取るため、適正
に「０」のデータを読み出すことができない。
Ｌを活性化したときには、図４に示されるように、メモ
リセルＭＣｎのゲート電圧ＶｎｇはメモリセルＭＣ０の
ゲート電圧Ｖ０ｇに対してある時間遅延して昇圧され
る。また、メモリセルから読み出される「０」及び
「１」のデータに対応する信号SAI(0), SAI(1)の波形
は、共に該メモリセルの位置によって異なることが分か
る。すなわち、例えばメモリセルＭＣ０から読み出され
た「０」のデータに対応する信号SAI0(0)は、時刻ｔ０
以前において信号SAREFより小さな値を取るため、適正
に「０」のデータを読み出すことができない。
【００２７】従って、メモリセルＭＣ０から「０」のデ
ータを読み出す場合に、メモリセルＭＣｎから該データ
が読み出される場合と同様な読み出しマージンを確保す
るためには、比較回路１１による「０」か「１」かのデ
ータ判定は、図４に示された時刻ｔ１以降に行われる必
要があるため、高速動作の妨げになるという問題があ
る。
ータを読み出す場合に、メモリセルＭＣｎから該データ
が読み出される場合と同様な読み出しマージンを確保す
るためには、比較回路１１による「０」か「１」かのデ
ータ判定は、図４に示された時刻ｔ１以降に行われる必
要があるため、高速動作の妨げになるという問題があ
る。
【００２８】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、高速で信頼性の高い
データの読み出しを実現する半導体記憶装置を提供する
ことを目的とする。
を解消するためになされたもので、高速で信頼性の高い
データの読み出しを実現する半導体記憶装置を提供する
ことを目的とする。
【００２９】
【課題を解決するための手段】上記の目的は、ゲートが
ワード線に接続されたメモリセルから読み出された第一
の信号と、ゲートがリファレンスワード線に接続された
リファレンスセルから読み出された第二の信号とを比較
した結果に応じて、メモリセルに記憶されたデータを読
み出す半導体記憶装置であって、メモリセルのゲートが
ワード線に接続される位置に応じて、リファレンスセル
のゲートを昇圧するタイミングを調整する昇圧調整手段
を備えたことを特徴とする半導体記憶装置を提供するこ
とにより達成される。このような手段によれば、データ
の読み出し対象とするメモリセルのゲートがワード線に
接続される位置によらず、リファレンスセルのゲートを
上記メモリセルのゲートと同じタイミングで昇圧するこ
とができる。
ワード線に接続されたメモリセルから読み出された第一
の信号と、ゲートがリファレンスワード線に接続された
リファレンスセルから読み出された第二の信号とを比較
した結果に応じて、メモリセルに記憶されたデータを読
み出す半導体記憶装置であって、メモリセルのゲートが
ワード線に接続される位置に応じて、リファレンスセル
のゲートを昇圧するタイミングを調整する昇圧調整手段
を備えたことを特徴とする半導体記憶装置を提供するこ
とにより達成される。このような手段によれば、データ
の読み出し対象とするメモリセルのゲートがワード線に
接続される位置によらず、リファレンスセルのゲートを
上記メモリセルのゲートと同じタイミングで昇圧するこ
とができる。
【００３０】ここで、上記の半導体記憶装置において
は、リファレンスワード線を駆動するリファレンスワー
ド線駆動手段をさらに備え、昇圧調整手段は、リファレ
ンスワード線駆動手段のリファレンスワード線に対する
負荷容量または負荷抵抗を調整し、またはリファレンス
ワード線駆動手段の駆動能力を調整するものとすること
ができる。このような手段によれば、リファレンスワー
ド線の昇圧時における時定数を容易に変更することがで
きる。
は、リファレンスワード線を駆動するリファレンスワー
ド線駆動手段をさらに備え、昇圧調整手段は、リファレ
ンスワード線駆動手段のリファレンスワード線に対する
負荷容量または負荷抵抗を調整し、またはリファレンス
ワード線駆動手段の駆動能力を調整するものとすること
ができる。このような手段によれば、リファレンスワー
ド線の昇圧時における時定数を容易に変更することがで
きる。
【００３１】また、本発明の目的は、ゲートがワード線
に接続されたメモリセルから読み出された信号を参照信
号と比較した結果に応じて、メモリセルに記憶されたデ
ータを読み出す半導体記憶装置であって、ゲートがリフ
ァレンスワード線の異なる位置に接続され、参照信号が
格納された複数のリファレンスセルと、データの読み出
し対象とするメモリセルのゲートがワード線に接続され
ている位置に応じて、複数のリファレンスセルから読み
出された参照信号を選択して比較の対象とする選択手段
とを備えたことを特徴とする半導体記憶装置を提供する
ことにより達成される。このような手段によれば、ゲー
トの昇圧タイミングがデータ読み出しの対象とするメモ
リセルとほぼ等しいリファレンスセルを用いてデータの
読み出しを行うことができる。
に接続されたメモリセルから読み出された信号を参照信
号と比較した結果に応じて、メモリセルに記憶されたデ
ータを読み出す半導体記憶装置であって、ゲートがリフ
ァレンスワード線の異なる位置に接続され、参照信号が
格納された複数のリファレンスセルと、データの読み出
し対象とするメモリセルのゲートがワード線に接続され
ている位置に応じて、複数のリファレンスセルから読み
出された参照信号を選択して比較の対象とする選択手段
とを備えたことを特徴とする半導体記憶装置を提供する
ことにより達成される。このような手段によれば、ゲー
トの昇圧タイミングがデータ読み出しの対象とするメモ
リセルとほぼ等しいリファレンスセルを用いてデータの
読み出しを行うことができる。
【００３２】ここで、より具体的には、ワード線を駆動
するワード線駆動手段と、リファレンスワード線を駆動
するリファレンスワード線駆動手段とをさらに備え、選
択手段は、データの読み出し対象とするメモリセルのゲ
ートがワード線に接続されている位置がワード線駆動手
段から離れているほど、リファレンスワード線駆動手段
から離れた位置でゲートがリファレンスワード線に接続
されるリファレンスセルから読み出された参照信号を選
択するものとすることができる。
するワード線駆動手段と、リファレンスワード線を駆動
するリファレンスワード線駆動手段とをさらに備え、選
択手段は、データの読み出し対象とするメモリセルのゲ
ートがワード線に接続されている位置がワード線駆動手
段から離れているほど、リファレンスワード線駆動手段
から離れた位置でゲートがリファレンスワード線に接続
されるリファレンスセルから読み出された参照信号を選
択するものとすることができる。
【００３３】また、本発明の目的は、ビット線に接続さ
れたメモリセルから読み出された第一の信号と、リファ
レンスビット線に接続されたリファレンスセルから読み
出された第二の信号とを比較した結果に応じて、メモリ
セルに記憶されたデータを読み出す半導体記憶装置であ
って、メモリセルがビット線に接続される位置に応じ
て、リファレンスビット線の抵抗値を調整する抵抗調整
手段を備えたことを特徴とする半導体記憶装置を提供す
ることにより達成される。このような手段によれば、デ
ータの読み出し対象とするメモリセルがビット線に接続
される位置によらず、リファレンスセルから第二の信号
を読み出すタイミングを上記メモリセルから第一の信号
を読み出すタイミングと同じものとすることができる。
れたメモリセルから読み出された第一の信号と、リファ
レンスビット線に接続されたリファレンスセルから読み
出された第二の信号とを比較した結果に応じて、メモリ
セルに記憶されたデータを読み出す半導体記憶装置であ
って、メモリセルがビット線に接続される位置に応じ
て、リファレンスビット線の抵抗値を調整する抵抗調整
手段を備えたことを特徴とする半導体記憶装置を提供す
ることにより達成される。このような手段によれば、デ
ータの読み出し対象とするメモリセルがビット線に接続
される位置によらず、リファレンスセルから第二の信号
を読み出すタイミングを上記メモリセルから第一の信号
を読み出すタイミングと同じものとすることができる。
【００３４】ここで、より具体的には、抵抗調整手段
は、リファレンスビット線の長さを変えることによって
容易に上記抵抗値を調整することができる。
は、リファレンスビット線の長さを変えることによって
容易に上記抵抗値を調整することができる。
【００３５】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。 ［実施の形態１］図５は、本発明の実施の形態１に係る
不揮発性半導体記憶装置の構成を示す回路図である。図
５に示されるように、本実施の形態１に係る不揮発性半
導体記憶装置は、図１に示された従来の不揮発性半導体
記憶装置に比して、ダミーセル１２の代わりに負荷容量
調整回路１４を備える点で相違するものである。ここ
で、図５に示されるように、負荷容量調整回路１４は、
信号線１５，１６と、ＯＲ回路１７と、ＡＮＤ回路１８
と、容量素子Ｃ１，Ｃ２，Ｃ３と、ＮチャネルＭＯＳト
ランジスタＮＴ４〜ＮＴ６とを含む。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。 ［実施の形態１］図５は、本発明の実施の形態１に係る
不揮発性半導体記憶装置の構成を示す回路図である。図
５に示されるように、本実施の形態１に係る不揮発性半
導体記憶装置は、図１に示された従来の不揮発性半導体
記憶装置に比して、ダミーセル１２の代わりに負荷容量
調整回路１４を備える点で相違するものである。ここ
で、図５に示されるように、負荷容量調整回路１４は、
信号線１５，１６と、ＯＲ回路１７と、ＡＮＤ回路１８
と、容量素子Ｃ１，Ｃ２，Ｃ３と、ＮチャネルＭＯＳト
ランジスタＮＴ４〜ＮＴ６とを含む。
【００３６】上記において、信号線１５はコラムアドレ
ス信号ＣＡ０を伝送し、信号線１６はコラムアドレス信
号ＣＡ１を伝送する。また、ＯＲ回路１７及びＡＮＤ回
路１８は信号線１５，１６に接続され、容量素子Ｃ１，
Ｃ２，Ｃ３の一方の電極は、それぞれリファレンスワー
ド線ＲＷＬに接続される。また、ＮチャネルＭＯＳトラ
ンジスタＮＴ４のゲートはＯＲ回路１７の出力ノードに
接続され、ソースは接地され、ドレインは容量素子Ｃ１
の他方電極に接続される。同様に、ＮチャネルＭＯＳト
ランジスタＮＴ５のゲートは信号線１６に接続され、ソ
ースは接地され、ドレインは容量素子Ｃ２の他方電極に
接続される。また、ＮチャネルＭＯＳトランジスタＮＴ
６のゲートはＡＮＤ回路１８の出力ノードに接続され、
ソースは接地され、ドレインは容量素子Ｃ３の他方電極
に接続される。
ス信号ＣＡ０を伝送し、信号線１６はコラムアドレス信
号ＣＡ１を伝送する。また、ＯＲ回路１７及びＡＮＤ回
路１８は信号線１５，１６に接続され、容量素子Ｃ１，
Ｃ２，Ｃ３の一方の電極は、それぞれリファレンスワー
ド線ＲＷＬに接続される。また、ＮチャネルＭＯＳトラ
ンジスタＮＴ４のゲートはＯＲ回路１７の出力ノードに
接続され、ソースは接地され、ドレインは容量素子Ｃ１
の他方電極に接続される。同様に、ＮチャネルＭＯＳト
ランジスタＮＴ５のゲートは信号線１６に接続され、ソ
ースは接地され、ドレインは容量素子Ｃ２の他方電極に
接続される。また、ＮチャネルＭＯＳトランジスタＮＴ
６のゲートはＡＮＤ回路１８の出力ノードに接続され、
ソースは接地され、ドレインは容量素子Ｃ３の他方電極
に接続される。
【００３７】次に、上記のような構成を有する本実施の
形態１に係る不揮発性半導体記憶装置の動作を説明す
る。例えば、ビット線デコーダ５にロウレベルのコラム
アドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示
されたビット線デコーダ５によりデータの読み出し対象
としてメモリセルＭＣ０が選択される。
形態１に係る不揮発性半導体記憶装置の動作を説明す
る。例えば、ビット線デコーダ５にロウレベルのコラム
アドレス信号ＣＡ０，ＣＡ１が供給されると、図２に示
されたビット線デコーダ５によりデータの読み出し対象
としてメモリセルＭＣ０が選択される。
【００３８】このとき、信号線１５，１６にはそれぞれ
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＮチャネルＭＯＳトランジスタＮＴ４，Ｎ
Ｔ５，ＮＴ６はいずれもオフし、リファレンスワード線
ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容
量は付加されない。
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＮチャネルＭＯＳトランジスタＮＴ４，Ｎ
Ｔ５，ＮＴ６はいずれもオフし、リファレンスワード線
ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容
量は付加されない。
【００３９】一方、ビット線デコーダ５にハイレベルの
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
【００４０】このとき、信号線１５にはハイレベルのコ
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｎチ
ャネルＭＯＳトランジスタＮＴ４のみオンする。これに
より、リファレンスワード線ＲＷＬに対して容量素子Ｃ
１による負荷容量が付加されるため、メモリセルＭＣ１
におけるゲートのワード線ドライバ３からの距離に応じ
て、リファレンスワード線ＲＷＬのいわゆる立ち上がり
が遅延される。
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｎチ
ャネルＭＯＳトランジスタＮＴ４のみオンする。これに
より、リファレンスワード線ＲＷＬに対して容量素子Ｃ
１による負荷容量が付加されるため、メモリセルＭＣ１
におけるゲートのワード線ドライバ３からの距離に応じ
て、リファレンスワード線ＲＷＬのいわゆる立ち上がり
が遅延される。
【００４１】同様に、図２に示されたビット線デコーダ
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
【００４２】このとき、信号線１５，１６にはそれぞれ
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＮチャネルＭＯＳトランジスタＮＴ４，Ｎ
Ｔ５，ＮＴ６はいずれもオンし、リファレンスワード線
ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容
量が付加される。これにより、メモリセルＭＣ３におけ
るゲートのワード線ドライバ３からの距離に応じて、リ
ファレンスワード線ＲＷＬのいわゆる立ち上がりがさら
に遅延される。
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＮチャネルＭＯＳトランジスタＮＴ４，Ｎ
Ｔ５，ＮＴ６はいずれもオンし、リファレンスワード線
ＲＷＬに対して容量素子Ｃ１，Ｃ２，Ｃ３による負荷容
量が付加される。これにより、メモリセルＭＣ３におけ
るゲートのワード線ドライバ３からの距離に応じて、リ
ファレンスワード線ＲＷＬのいわゆる立ち上がりがさら
に遅延される。
【００４３】従って、本実施の形態１に係る不揮発性半
導体記憶装置によれば、負荷容量調整回路１４が、デー
タの読み出し対象とするメモリセルのワード線ドライバ
３からの距離に応じて、該距離に応じたワード線ＷＬの
負荷容量と同じ容量を持つようリファレンスワード線Ｒ
ＷＬの負荷容量を調整するため、読み出し対象とするメ
モリセルの位置に応じてリファレンスワード線ＲＷＬの
昇圧時定数が調整されることによって、リファレンスセ
ルＲＣのゲートを該メモリセルのゲートと同じタイミン
グで昇圧する（立ち上げる）ことができる。これによ
り、リファレンスセルＲＣと読み出し対象とされるメモ
リセルとの間で、データの読み出し条件を同じものとす
ることができるため、読み出しマージンを十分確保する
ことにより、高速かつ信頼性の高いデータの読み出しを
実現することができる。 ［実施の形態２］本発明の実施の形態２に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、図５に示された
負荷容量調整回路１４の代わりに負荷抵抗調整回路１９
を備える点で相違するものである。
導体記憶装置によれば、負荷容量調整回路１４が、デー
タの読み出し対象とするメモリセルのワード線ドライバ
３からの距離に応じて、該距離に応じたワード線ＷＬの
負荷容量と同じ容量を持つようリファレンスワード線Ｒ
ＷＬの負荷容量を調整するため、読み出し対象とするメ
モリセルの位置に応じてリファレンスワード線ＲＷＬの
昇圧時定数が調整されることによって、リファレンスセ
ルＲＣのゲートを該メモリセルのゲートと同じタイミン
グで昇圧する（立ち上げる）ことができる。これによ
り、リファレンスセルＲＣと読み出し対象とされるメモ
リセルとの間で、データの読み出し条件を同じものとす
ることができるため、読み出しマージンを十分確保する
ことにより、高速かつ信頼性の高いデータの読み出しを
実現することができる。 ［実施の形態２］本発明の実施の形態２に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、図５に示された
負荷容量調整回路１４の代わりに負荷抵抗調整回路１９
を備える点で相違するものである。
【００４４】以下において、この負荷抵抗調整回路１９
について説明する。図６は、本発明の実施の形態２に係
る不揮発性半導体記憶装置における一部の構成を示す回
路図である。図６に示されるように、負荷抵抗調整回路
１９は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレ
ンスワード線ドライバ７とリファレンスワード線ＲＷＬ
との間に並列接続されたＰチャネルＭＯＳトランジスタ
ＰＴ２〜ＰＴ５及びＮチャネルＭＯＳトランジスタＮＴ
１４とを含む。
について説明する。図６は、本発明の実施の形態２に係
る不揮発性半導体記憶装置における一部の構成を示す回
路図である。図６に示されるように、負荷抵抗調整回路
１９は、ＯＲ回路１７と、ＡＮＤ回路１８と、リファレ
ンスワード線ドライバ７とリファレンスワード線ＲＷＬ
との間に並列接続されたＰチャネルＭＯＳトランジスタ
ＰＴ２〜ＰＴ５及びＮチャネルＭＯＳトランジスタＮＴ
１４とを含む。
【００４５】ここで、ＰチャネルＭＯＳトランジスタＰ
Ｔ２のゲートは接地され、ＰチャネルＭＯＳトランジス
タＰＴ３のゲートはＯＲ回路１７の出力ノードに接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ４のゲートは信
号線１６に接続される。また、ＰチャネルＭＯＳトラン
ジスタＰＴ５のゲートはＡＮＤ回路１８の出力ノードに
接続され、ＮチャネルＭＯＳトランジスタＮＴ１４のゲ
ートは電源電圧ＶＤＤを供給するノードに接続される。
従って、上記ＰチャネルＭＯＳトランジスタＰＴ２及び
ＮチャネルＭＯＳトランジスタＮＴ１４は、常にオン状
態とされる。
Ｔ２のゲートは接地され、ＰチャネルＭＯＳトランジス
タＰＴ３のゲートはＯＲ回路１７の出力ノードに接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ４のゲートは信
号線１６に接続される。また、ＰチャネルＭＯＳトラン
ジスタＰＴ５のゲートはＡＮＤ回路１８の出力ノードに
接続され、ＮチャネルＭＯＳトランジスタＮＴ１４のゲ
ートは電源電圧ＶＤＤを供給するノードに接続される。
従って、上記ＰチャネルＭＯＳトランジスタＰＴ２及び
ＮチャネルＭＯＳトランジスタＮＴ１４は、常にオン状
態とされる。
【００４６】なお、図６に示されるように、リファレン
スワード線ドライバ７は、ソースにワード線昇圧電圧Ｖ
ＰＰが供給され、ゲートにはリファレンスワード線活性
化信号ＡＳが供給されるＰチャネルＭＯＳトランジスタ
ＰＴ１と、ソースが接地されゲートにはリファレンスワ
ード線活性化信号ＡＳが供給されるＮチャネルＭＯＳト
ランジスタＮＴ１３とを含む。
スワード線ドライバ７は、ソースにワード線昇圧電圧Ｖ
ＰＰが供給され、ゲートにはリファレンスワード線活性
化信号ＡＳが供給されるＰチャネルＭＯＳトランジスタ
ＰＴ１と、ソースが接地されゲートにはリファレンスワ
ード線活性化信号ＡＳが供給されるＮチャネルＭＯＳト
ランジスタＮＴ１３とを含む。
【００４７】以下において、上記のような構成を有する
本実施の形態２に係る不揮発性半導体記憶装置の動作を
説明する。例えば、ビット線デコーダ５にロウレベルの
コラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図
２に示されたビット線デコーダ５によりデータの読み出
し対象としてメモリセルＭＣ０が選択される。
本実施の形態２に係る不揮発性半導体記憶装置の動作を
説明する。例えば、ビット線デコーダ５にロウレベルの
コラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図
２に示されたビット線デコーダ５によりデータの読み出
し対象としてメモリセルＭＣ０が選択される。
【００４８】このとき、信号線１５，１６にはそれぞれ
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜Ｐ
Ｔ５はいずれもオンする。従って、この場合にはリファ
レンスワード線ＲＷＬとリファレンスワード線ドライバ
７との間に並列接続される全てのＭＯＳトランジスタが
オンするため、リファレンスワード線ＲＷＬの負荷抵抗
が最小とされる。
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜Ｐ
Ｔ５はいずれもオンする。従って、この場合にはリファ
レンスワード線ＲＷＬとリファレンスワード線ドライバ
７との間に並列接続される全てのＭＯＳトランジスタが
オンするため、リファレンスワード線ＲＷＬの負荷抵抗
が最小とされる。
【００４９】一方、ビット線デコーダ５にハイレベルの
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
【００５０】このとき、信号線１５にはハイレベルのコ
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｐチ
ャネルＭＯＳトランジスタＰＴ３のみオフする。これに
より、リファレンスワード線ＲＷＬに対してＰチャネル
ＭＯＳトランジスタＰＴ３による負荷抵抗が付加される
ため、メモリセルＭＣ１におけるゲートのワード線ドラ
イバ３からの距離に応じて、リファレンスワード線ＲＷ
Ｌのいわゆる立ち上がりが遅延される。
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｐチ
ャネルＭＯＳトランジスタＰＴ３のみオフする。これに
より、リファレンスワード線ＲＷＬに対してＰチャネル
ＭＯＳトランジスタＰＴ３による負荷抵抗が付加される
ため、メモリセルＭＣ１におけるゲートのワード線ドラ
イバ３からの距離に応じて、リファレンスワード線ＲＷ
Ｌのいわゆる立ち上がりが遅延される。
【００５１】同様に、図２に示されたビット線デコーダ
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
【００５２】このとき、信号線１５，１６にはそれぞれ
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜Ｐ
Ｔ５はいずれもオフし、リファレンスワード線ＲＷＬに
対してＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５に
よる負荷抵抗が付加される。これにより、メモリセルＭ
Ｃ３におけるゲートのワード線ドライバ３からの距離に
応じて、リファレンスワード線ＲＷＬのいわゆる立ち上
がりがさらに遅延される。
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ３〜Ｐ
Ｔ５はいずれもオフし、リファレンスワード線ＲＷＬに
対してＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ５に
よる負荷抵抗が付加される。これにより、メモリセルＭ
Ｃ３におけるゲートのワード線ドライバ３からの距離に
応じて、リファレンスワード線ＲＷＬのいわゆる立ち上
がりがさらに遅延される。
【００５３】従って、本実施の形態２に係る不揮発性半
導体記憶装置によれば、負抵抗調整回路１９が、データ
の読み出し対象とするメモリセルのワード線ドライバ３
からの距離に応じて、該距離に応じたワード線ＷＬの負
荷抵抗と同じ抵抗を持つようリファレンスワード線ＲＷ
Ｌの負荷抵抗を調整するため、読み出し対象とするメモ
リセルの位置に依らず、リファレンスセルＲＣのゲート
を該メモリセルのゲートと同じタイミングで立ち上げる
ことができる。これにより、リファレンスセルＲＣと読
み出し対象とされるメモリセルとの間で、データの読み
出し条件を一致させることができるため、読み出しマー
ジンを十分確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。 ［実施の形態３］本発明の実施の形態３に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、図５に示された
負荷容量調整回路１４の代わりにドライバサイズ調整回
路２０を備える点で相違するものである。
導体記憶装置によれば、負抵抗調整回路１９が、データ
の読み出し対象とするメモリセルのワード線ドライバ３
からの距離に応じて、該距離に応じたワード線ＷＬの負
荷抵抗と同じ抵抗を持つようリファレンスワード線ＲＷ
Ｌの負荷抵抗を調整するため、読み出し対象とするメモ
リセルの位置に依らず、リファレンスセルＲＣのゲート
を該メモリセルのゲートと同じタイミングで立ち上げる
ことができる。これにより、リファレンスセルＲＣと読
み出し対象とされるメモリセルとの間で、データの読み
出し条件を一致させることができるため、読み出しマー
ジンを十分確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。 ［実施の形態３］本発明の実施の形態３に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、図５に示された
負荷容量調整回路１４の代わりにドライバサイズ調整回
路２０を備える点で相違するものである。
【００５４】以下において、このドライバサイズ調整回
路２０について説明する。図７は、本発明の実施の形態
３に係る不揮発性半導体記憶装置における一部の構成を
示す回路図である。図７に示されるように、ドライバサ
イズ調整回路２０は、ＯＲ回路１７と、ＡＮＤ回路１８
と、リファレンスワード線ＲＷＬとワード線昇圧電圧Ｖ
ＰＰを供給するノードＮｐｐとの間に並列接続されたＰ
チャネルＭＯＳトランジスタＰＴ６〜ＰＴ８とを含む。
路２０について説明する。図７は、本発明の実施の形態
３に係る不揮発性半導体記憶装置における一部の構成を
示す回路図である。図７に示されるように、ドライバサ
イズ調整回路２０は、ＯＲ回路１７と、ＡＮＤ回路１８
と、リファレンスワード線ＲＷＬとワード線昇圧電圧Ｖ
ＰＰを供給するノードＮｐｐとの間に並列接続されたＰ
チャネルＭＯＳトランジスタＰＴ６〜ＰＴ８とを含む。
【００５５】ここで、ＰチャネルＭＯＳトランジスタＰ
Ｔ６のゲートはＯＲ回路１７の出力ノードに接続され、
ＰチャネルＭＯＳトランジスタＰＴ７のゲートは信号線
１６に接続される。また、ＰチャネルＭＯＳトランジス
タＰＴ８のゲートはＡＮＤ回路１８の出力ノードに接続
される。
Ｔ６のゲートはＯＲ回路１７の出力ノードに接続され、
ＰチャネルＭＯＳトランジスタＰＴ７のゲートは信号線
１６に接続される。また、ＰチャネルＭＯＳトランジス
タＰＴ８のゲートはＡＮＤ回路１８の出力ノードに接続
される。
【００５６】以下において、上記のような構成を有する
本実施の形態３に係る不揮発性半導体記憶装置の動作を
説明する。例えば、ビット線デコーダ５にロウレベルの
コラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図
２に示されたビット線デコーダ５によりデータの読み出
し対象としてメモリセルＭＣ０が選択される。
本実施の形態３に係る不揮発性半導体記憶装置の動作を
説明する。例えば、ビット線デコーダ５にロウレベルの
コラムアドレス信号ＣＡ０，ＣＡ１が供給されると、図
２に示されたビット線デコーダ５によりデータの読み出
し対象としてメモリセルＭＣ０が選択される。
【００５７】このとき、信号線１５，１６にはそれぞれ
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８はいずれもオンする。従って、この場合にはリファ
レンスワード線ＲＷＬとノードＮｐｐとの間に並列接続
される全てのＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８がオンするため、リファレンスワード線ＲＷＬを駆
動するドライバサイズが最大とされる。
ロウレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８はいずれもオンする。従って、この場合にはリファ
レンスワード線ＲＷＬとノードＮｐｐとの間に並列接続
される全てのＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８がオンするため、リファレンスワード線ＲＷＬを駆
動するドライバサイズが最大とされる。
【００５８】一方、ビット線デコーダ５にハイレベルの
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
コラムアドレス信号ＣＡ０とロウレベルのコラムアドレ
ス信号ＣＡ１が供給されると、図２に示されたビット線
デコーダ５によりデータの読み出し対象としてメモリセ
ルＭＣ１が選択される。
【００５９】このとき、信号線１５にはハイレベルのコ
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｐチ
ャネルＭＯＳトランジスタＰＴ６のみオフする。これに
より、リファレンスワード線ＲＷＬに対するドライバサ
イズがＰチャネルＭＯＳトランジスタＰＴ６の分だけ低
減されるため、メモリセルＭＣ１におけるゲートのワー
ド線ドライバ３からの距離に応じて、リファレンスワー
ド線ＲＷＬのいわゆる立ち上がりが遅延される。
ラムアドレス信号ＣＡ０が伝送され、信号線１６にはロ
ウレベルのコラムアドレス信号ＣＡ１が伝送されるた
め、ＯＲ回路１７の出力信号はハイレベルとなり、Ｐチ
ャネルＭＯＳトランジスタＰＴ６のみオフする。これに
より、リファレンスワード線ＲＷＬに対するドライバサ
イズがＰチャネルＭＯＳトランジスタＰＴ６の分だけ低
減されるため、メモリセルＭＣ１におけるゲートのワー
ド線ドライバ３からの距離に応じて、リファレンスワー
ド線ＲＷＬのいわゆる立ち上がりが遅延される。
【００６０】同様に、図２に示されたビット線デコーダ
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
５にハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が
供給されると、図２に示されたメモリセルＭＣ３がデー
タの読み出し対象として選択される。
【００６１】このとき、信号線１５，１６にはそれぞれ
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８はいずれもオフし、リファレンスワード線ＲＷＬを
駆動するドライバサイズが最小とされる。これにより、
メモリセルＭＣ３におけるゲートのワード線ドライバ３
からの距離に応じて、リファレンスワード線ＲＷＬのい
わゆる立ち上がりがさらに遅延される。
ハイレベルのコラムアドレス信号ＣＡ０，ＣＡ１が伝送
されるため、ＰチャネルＭＯＳトランジスタＰＴ６〜Ｐ
Ｔ８はいずれもオフし、リファレンスワード線ＲＷＬを
駆動するドライバサイズが最小とされる。これにより、
メモリセルＭＣ３におけるゲートのワード線ドライバ３
からの距離に応じて、リファレンスワード線ＲＷＬのい
わゆる立ち上がりがさらに遅延される。
【００６２】従って、本実施の形態３に係る不揮発性半
導体記憶装置によれば、ドライバサイズ調整回路２０
が、データの読み出し対象とするメモリセルのワード線
ドライバ３からの距離に応じて、リファレンスワード線
ＲＷＬを駆動するドライバのサイズを調整するため、読
み出し対象とするメモリセルの位置に依らず、リファレ
ンスセルＲＣのゲートを該メモリセルのゲートと同じタ
イミングで立ち上げることができる。これにより、リフ
ァレンスセルＲＣと読み出し対象とされるメモリセルと
の間で、データの読み出し条件を一致させることができ
るため、読み出しマージンを十分確保することにより、
高速かつ信頼性の高いデータの読み出しを実現すること
ができる。 ［実施の形態４］本発明の実施の形態４に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、ページモードに
よる動作も実行し得るものである点で相違するものであ
る。
導体記憶装置によれば、ドライバサイズ調整回路２０
が、データの読み出し対象とするメモリセルのワード線
ドライバ３からの距離に応じて、リファレンスワード線
ＲＷＬを駆動するドライバのサイズを調整するため、読
み出し対象とするメモリセルの位置に依らず、リファレ
ンスセルＲＣのゲートを該メモリセルのゲートと同じタ
イミングで立ち上げることができる。これにより、リフ
ァレンスセルＲＣと読み出し対象とされるメモリセルと
の間で、データの読み出し条件を一致させることができ
るため、読み出しマージンを十分確保することにより、
高速かつ信頼性の高いデータの読み出しを実現すること
ができる。 ［実施の形態４］本発明の実施の形態４に係る不揮発性
半導体記憶装置は、上記実施の形態１に係る不揮発性半
導体記憶装置と同様な構成を有するが、ページモードに
よる動作も実行し得るものである点で相違するものであ
る。
【００６３】図８は、本発明の実施の形態４に係る不揮
発性半導体記憶装置の構成を示す図である。図８に示さ
れるように、本実施の形態４に係る不揮発性半導体記憶
装置では、ワード線ドライバ３に接続されるワード線Ｗ
Ｌが複数のページブロックＰＢからなるメモリセルアレ
イ２１に配線される。なお図８においては、一例として
メモリセルアレイ２１がページ０からページ３に対応す
る４つのページブロックＰＢからなり、各ページブロッ
クＰＢには該ブロック内の全てのデータを入出力する入
出力（Ｉ／Ｏ）回路が備えられる。
発性半導体記憶装置の構成を示す図である。図８に示さ
れるように、本実施の形態４に係る不揮発性半導体記憶
装置では、ワード線ドライバ３に接続されるワード線Ｗ
Ｌが複数のページブロックＰＢからなるメモリセルアレ
イ２１に配線される。なお図８においては、一例として
メモリセルアレイ２１がページ０からページ３に対応す
る４つのページブロックＰＢからなり、各ページブロッ
クＰＢには該ブロック内の全てのデータを入出力する入
出力（Ｉ／Ｏ）回路が備えられる。
【００６４】また図８に示されるように、本実施の形態
４に係る不揮発性半導体記憶装置においては、ページ０
用リファレンスセル２３と、ページ１用リファレンスセ
ル２４と、ページ２用リファレンスセル２５と、ページ
３用リファレンスセル２６と、ダミーセル２２とが、そ
れぞれのゲートにおいてリファレンスワード線ＲＷＬに
接続される。なお、これらのリファレンスセルのソース
は接地される。
４に係る不揮発性半導体記憶装置においては、ページ０
用リファレンスセル２３と、ページ１用リファレンスセ
ル２４と、ページ２用リファレンスセル２５と、ページ
３用リファレンスセル２６と、ダミーセル２２とが、そ
れぞれのゲートにおいてリファレンスワード線ＲＷＬに
接続される。なお、これらのリファレンスセルのソース
は接地される。
【００６５】そして、ページ０用リファレンスセル２３
のドレインにはページ０用カスコード型センス回路２７
が接続され、ページ１用リファレンスセル２４のドレイ
ンにはページ１用カスコード型センス回路２８が接続さ
れる。また、ページ２用リファレンスセル２５のドレイ
ンにはページ２用カスコード型センス回路２９が接続さ
れ、ページ３用リファレンスセル２６のドレインにはペ
ージ３用カスコード型センス回路３０が接続される。な
お、ダミーセル２２のドレインはフローティング状態と
される。
のドレインにはページ０用カスコード型センス回路２７
が接続され、ページ１用リファレンスセル２４のドレイ
ンにはページ１用カスコード型センス回路２８が接続さ
れる。また、ページ２用リファレンスセル２５のドレイ
ンにはページ２用カスコード型センス回路２９が接続さ
れ、ページ３用リファレンスセル２６のドレインにはペ
ージ３用カスコード型センス回路３０が接続される。な
お、ダミーセル２２のドレインはフローティング状態と
される。
【００６６】また、ページ０用カスコード型センス回路
２７、ページ１用カスコード型センス回路２８、ページ
２用カスコード型センス回路２９及びページ３用カスコ
ード型センス回路３０は、共に選択回路ＳＣに接続され
る。
２７、ページ１用カスコード型センス回路２８、ページ
２用カスコード型センス回路２９及びページ３用カスコ
ード型センス回路３０は、共に選択回路ＳＣに接続され
る。
【００６７】さらには、各ページに対応した上記のカス
コード型センス回路は、それぞれ図３に示されたカスコ
ード型センス回路と同様な構成を有し、ページ０用カス
コード型センス回路２７は信号SAREF0を、ページ１用カ
スコード型センス回路２８は信号SAREF1を、ページ２用
カスコード型センス回路２９は信号SAREF2を、ページ３
用カスコード型センス回路３０は信号SAREF3をそれぞれ
選択回路ＳＣへ出力する。
コード型センス回路は、それぞれ図３に示されたカスコ
ード型センス回路と同様な構成を有し、ページ０用カス
コード型センス回路２７は信号SAREF0を、ページ１用カ
スコード型センス回路２８は信号SAREF1を、ページ２用
カスコード型センス回路２９は信号SAREF2を、ページ３
用カスコード型センス回路３０は信号SAREF3をそれぞれ
選択回路ＳＣへ出力する。
【００６８】上記のような構成を有する本実施の形態４
に係る不揮発性半導体記憶装置においては、例えば図８
に示されたワード線ドライバ３に最も近いページ０に対
応したページブロックＰＢに含まれたメモリセルからデ
ータを読み出す場合には、ページ０を選択する選択信号
ＳＳに応じて選択回路ＳＣがページ０用カスコード型セ
ンス回路２７から出力された信号SAREF0を選択的に比較
回路１１へ供給する。これにより、比較回路１１は該メ
モリセルから読み出されたデータと信号SAREF0とを比較
する。
に係る不揮発性半導体記憶装置においては、例えば図８
に示されたワード線ドライバ３に最も近いページ０に対
応したページブロックＰＢに含まれたメモリセルからデ
ータを読み出す場合には、ページ０を選択する選択信号
ＳＳに応じて選択回路ＳＣがページ０用カスコード型セ
ンス回路２７から出力された信号SAREF0を選択的に比較
回路１１へ供給する。これにより、比較回路１１は該メ
モリセルから読み出されたデータと信号SAREF0とを比較
する。
【００６９】また同様に、ワード線ドライバ３から最も
遠いページ３に対応するページブロックＰＢに含まれた
メモリセルからデータを読み出す場合には、ページ３を
選択する選択信号ＳＳに応じて選択回路ＳＣがページ３
用カスコード型センス回路３０から出力された信号SARE
F3を選択的に比較回路１１へ供給する。従って、この場
合には、比較回路１１は該メモリセルから読み出された
データと信号SAREF3とを比較する。
遠いページ３に対応するページブロックＰＢに含まれた
メモリセルからデータを読み出す場合には、ページ３を
選択する選択信号ＳＳに応じて選択回路ＳＣがページ３
用カスコード型センス回路３０から出力された信号SARE
F3を選択的に比較回路１１へ供給する。従って、この場
合には、比較回路１１は該メモリセルから読み出された
データと信号SAREF3とを比較する。
【００７０】なお、例えばワード線ドライバ３に最も近
いページ０に対応するページブロックＰＢと、ワード線
ドライバ３から最も遠いページ３に対応するページブロ
ックＰＢとから同時にデータを読み出す場合には、選択
回路ＳＣは、ページ０を選択する選択信号ＳＳに応じて
信号SAREF0を、ページ３を選択する選択信号ＳＳに応じ
て信号SAREF3をそれぞれ比較回路１１へ供給することに
より、同時に読み出された複数のデータの並列的な読み
出しを適正に実行することができる。
いページ０に対応するページブロックＰＢと、ワード線
ドライバ３から最も遠いページ３に対応するページブロ
ックＰＢとから同時にデータを読み出す場合には、選択
回路ＳＣは、ページ０を選択する選択信号ＳＳに応じて
信号SAREF0を、ページ３を選択する選択信号ＳＳに応じ
て信号SAREF3をそれぞれ比較回路１１へ供給することに
より、同時に読み出された複数のデータの並列的な読み
出しを適正に実行することができる。
【００７１】従って、本実施の形態４に係る不揮発性半
導体記憶装置によれば、データの読み出し対象とするペ
ージブロックＰＢのワード線ドライバ３からの距離に応
じて、比較対象とするリファレンスセルを選択的に用い
るため、読み出し対象とするページブロックＰＢの位置
に依らず、ゲートの立ち上がりタイミングが該メモリセ
ルとほぼ同じリファレンスセルを用いてデータの読み出
しをすることができる。これにより、リファレンスセル
と読み出し対象とされるメモリセルとの間で、データの
読み出し条件をほぼ一致させることができるため、読み
出しマージンを十分確保することにより、高速かつ信頼
性の高いデータの読み出しを実現することができる。 ［実施の形態５］上記実施の形態は、いずれも、ワード
線ＷＬにゲートが接続された複数のメモリセルＭＣ０〜
ＭＣｎからデータを読み出す場合において、該ゲートの
電位の時間変化がその位置により相違するという問題を
解消するものであるが、同様な問題はビット線に接続さ
れた複数のメモリセルにおいて、該ビット線の電位上昇
によるセルの選択タイミングがその位置により相違する
という点でも生じ得る。
導体記憶装置によれば、データの読み出し対象とするペ
ージブロックＰＢのワード線ドライバ３からの距離に応
じて、比較対象とするリファレンスセルを選択的に用い
るため、読み出し対象とするページブロックＰＢの位置
に依らず、ゲートの立ち上がりタイミングが該メモリセ
ルとほぼ同じリファレンスセルを用いてデータの読み出
しをすることができる。これにより、リファレンスセル
と読み出し対象とされるメモリセルとの間で、データの
読み出し条件をほぼ一致させることができるため、読み
出しマージンを十分確保することにより、高速かつ信頼
性の高いデータの読み出しを実現することができる。 ［実施の形態５］上記実施の形態は、いずれも、ワード
線ＷＬにゲートが接続された複数のメモリセルＭＣ０〜
ＭＣｎからデータを読み出す場合において、該ゲートの
電位の時間変化がその位置により相違するという問題を
解消するものであるが、同様な問題はビット線に接続さ
れた複数のメモリセルにおいて、該ビット線の電位上昇
によるセルの選択タイミングがその位置により相違する
という点でも生じ得る。
【００７２】すなわち、ビット線上におけるビット線デ
コーダ５からメモリセルまでの距離によっては、該距離
がリファレンスビット線ＲＢＬの長さと相違することに
起因して、適正なデータ読み出しが実行できない場合が
生じ得る。
コーダ５からメモリセルまでの距離によっては、該距離
がリファレンスビット線ＲＢＬの長さと相違することに
起因して、適正なデータ読み出しが実行できない場合が
生じ得る。
【００７３】ここで、本発明を以下のようにリファレン
スビット線の長さを可変とする点で適用すれば、上記の
ような問題も解消することができる。以下において、具
体的に説明する。図９は、本発明の実施の形態５に係る
不揮発性半導体記憶装置の構成を示す回路図である。図
９に示されるように、本実施の形態５に係る不揮発性半
導体記憶装置は比較回路１１と、比較回路１１に接続さ
れたカスコード型センス回路９，１０と、カスコード型
センス回路９に接続されたグローバルビット線デコーダ
３１と、グローバルビット線デコーダ３１に接続された
グローバルビット線ＧＢＬ及び第０から第３ブロック３
２〜３５と、ローカルビット線ＲＢＬと、カスコード型
センス回路１０に接続されたリファレンスビット線ＲＢ
Ｌ及び負荷抵抗調整回路３７と、負荷抵抗調整回路３７
に接続されたリファレンスセルＲＣとを備える。
スビット線の長さを可変とする点で適用すれば、上記の
ような問題も解消することができる。以下において、具
体的に説明する。図９は、本発明の実施の形態５に係る
不揮発性半導体記憶装置の構成を示す回路図である。図
９に示されるように、本実施の形態５に係る不揮発性半
導体記憶装置は比較回路１１と、比較回路１１に接続さ
れたカスコード型センス回路９，１０と、カスコード型
センス回路９に接続されたグローバルビット線デコーダ
３１と、グローバルビット線デコーダ３１に接続された
グローバルビット線ＧＢＬ及び第０から第３ブロック３
２〜３５と、ローカルビット線ＲＢＬと、カスコード型
センス回路１０に接続されたリファレンスビット線ＲＢ
Ｌ及び負荷抵抗調整回路３７と、負荷抵抗調整回路３７
に接続されたリファレンスセルＲＣとを備える。
【００７４】そして、第０ブロック３２はメモリセルＭ
Ｃと、ワード線ＷＬと、ローカルビット線ＬＢＬと、ロ
ーカルビット線ＬＢＬとグローバルビット線ＧＢＬとを
接続し、ゲートにはローカルビット線ＬＢＬを選択する
信号Ｈ０が供給されるＮチャネルＭＯＳトランジスタＮ
Ｔ１５とを含む。また、第１から第３ブロック３３〜３
５は、それぞれ上記第０ブロックと同様な構成を有する
が、ＮチャネルＭＯＳトランジスタＮＴ１５の代わりに
ＮチャネルＭＯＳトランジスタＮＴ１６〜ＮＴ１８を含
み、ゲートにはそれぞれ信号Ｈ１〜Ｈ３が供給される。
Ｃと、ワード線ＷＬと、ローカルビット線ＬＢＬと、ロ
ーカルビット線ＬＢＬとグローバルビット線ＧＢＬとを
接続し、ゲートにはローカルビット線ＬＢＬを選択する
信号Ｈ０が供給されるＮチャネルＭＯＳトランジスタＮ
Ｔ１５とを含む。また、第１から第３ブロック３３〜３
５は、それぞれ上記第０ブロックと同様な構成を有する
が、ＮチャネルＭＯＳトランジスタＮＴ１５の代わりに
ＮチャネルＭＯＳトランジスタＮＴ１６〜ＮＴ１８を含
み、ゲートにはそれぞれ信号Ｈ１〜Ｈ３が供給される。
【００７５】また、負荷抵抗調整回路３７は、リファレ
ンスビット線ＲＢＬに接続されたダミービット線ＤＢＬ
と、ダミービット線ＤＢＬとリファレンスセルＲＣのド
レインとの間に並列接続されたＮチャネルＭＯＳトラン
ジスタＮＴ１９〜ＮＴ２２とを含む。なお、図９に示さ
れるように、ＮチャネルＭＯＳトランジスタＮＴ１９〜
ＮＴ２２のゲートには、それぞれ信号Ｈ０〜Ｈ３が供給
される。
ンスビット線ＲＢＬに接続されたダミービット線ＤＢＬ
と、ダミービット線ＤＢＬとリファレンスセルＲＣのド
レインとの間に並列接続されたＮチャネルＭＯＳトラン
ジスタＮＴ１９〜ＮＴ２２とを含む。なお、図９に示さ
れるように、ＮチャネルＭＯＳトランジスタＮＴ１９〜
ＮＴ２２のゲートには、それぞれ信号Ｈ０〜Ｈ３が供給
される。
【００７６】上記のような構成を有する本実施の形態５
に係る不揮発性半導体記憶装置においては、例えば信号
Ｈ０がハイレベルとされ、かつ信号Ｈ１〜Ｈ３がロウレ
ベルとされる場合には、グローバルビット線デコーダ３
１から最も近い第０ブロック３２がデータ読み出しの対
象として選択される。すなわち、信号Ｈ０のみがハイレ
ベルにされる場合には、第０ブロック３２に含まれたＮ
チャネルＭＯＳトランジスタＮＴ１５がオンされて、メ
モリセルＭＣからグローバルビット線ＧＢＬへデータが
読み出される。
に係る不揮発性半導体記憶装置においては、例えば信号
Ｈ０がハイレベルとされ、かつ信号Ｈ１〜Ｈ３がロウレ
ベルとされる場合には、グローバルビット線デコーダ３
１から最も近い第０ブロック３２がデータ読み出しの対
象として選択される。すなわち、信号Ｈ０のみがハイレ
ベルにされる場合には、第０ブロック３２に含まれたＮ
チャネルＭＯＳトランジスタＮＴ１５がオンされて、メ
モリセルＭＣからグローバルビット線ＧＢＬへデータが
読み出される。
【００７７】このとき、負荷抵抗調整回路３７において
は、ＮチャネルＭＯＳトランジスタＮＴ１９のみがオン
されるため、リファレンスビット線ＲＢＬに対して付加
されるダミービット線ＤＢＬによる負荷抵抗は最小とさ
れる。
は、ＮチャネルＭＯＳトランジスタＮＴ１９のみがオン
されるため、リファレンスビット線ＲＢＬに対して付加
されるダミービット線ＤＢＬによる負荷抵抗は最小とさ
れる。
【００７８】また同様に、例えば信号Ｈ３がハイレベル
とされ、かつ信号Ｈ０〜Ｈ２がロウレベルとされる場合
には、グローバルビット線デコーダ３１から最も遠い第
３ブロック３５がデータ読み出しの対象として選択され
る。すなわち、信号Ｈ３のみがハイレベルにされる場合
には、第３ブロック３５に含まれたＮチャネルＭＯＳト
ランジスタＮＴ１８がオンされて、メモリセルからグロ
ーバルビット線ＧＢＬへデータが読み出される。
とされ、かつ信号Ｈ０〜Ｈ２がロウレベルとされる場合
には、グローバルビット線デコーダ３１から最も遠い第
３ブロック３５がデータ読み出しの対象として選択され
る。すなわち、信号Ｈ３のみがハイレベルにされる場合
には、第３ブロック３５に含まれたＮチャネルＭＯＳト
ランジスタＮＴ１８がオンされて、メモリセルからグロ
ーバルビット線ＧＢＬへデータが読み出される。
【００７９】このとき、負荷抵抗調整回路３７において
は、ＮチャネルＭＯＳトランジスタＮＴ２２のみがオン
されるため、リファレンスビット線ＲＢＬに対して付加
されるダミービット線ＤＢＬによる負荷抵抗は最大とさ
れる。
は、ＮチャネルＭＯＳトランジスタＮＴ２２のみがオン
されるため、リファレンスビット線ＲＢＬに対して付加
されるダミービット線ＤＢＬによる負荷抵抗は最大とさ
れる。
【００８０】従って、本実施の形態５に係る不揮発性半
導体記憶装置によれば、負荷抵抗調整回路３７が、デー
タの読み出し対象とするブロックのグローバルビット線
デコーダ３１からの距離に応じて、すなわちデータの読
み出し対象とするメモリセルのビット線上の位置に応じ
て、リファレンスビット線ＲＢＬに付加する負荷抵抗を
調整するため、読み出し対象とするメモリセルの位置に
依らず、リファレンスセルＲＣからメモリセルと同じタ
イミングでデータを読み出すことができる。これによ
り、リファレンスセルＲＣと読み出し対象とされるメモ
リセルとの間で、ビット線を介したデータ読み出しにお
ける条件を一致させることができるため、読み出しマー
ジンを十分確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。
導体記憶装置によれば、負荷抵抗調整回路３７が、デー
タの読み出し対象とするブロックのグローバルビット線
デコーダ３１からの距離に応じて、すなわちデータの読
み出し対象とするメモリセルのビット線上の位置に応じ
て、リファレンスビット線ＲＢＬに付加する負荷抵抗を
調整するため、読み出し対象とするメモリセルの位置に
依らず、リファレンスセルＲＣからメモリセルと同じタ
イミングでデータを読み出すことができる。これによ
り、リファレンスセルＲＣと読み出し対象とされるメモ
リセルとの間で、ビット線を介したデータ読み出しにお
ける条件を一致させることができるため、読み出しマー
ジンを十分確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。
【００８１】
【発明の効果】上述の如く、データの読み出し対象とす
るメモリセルのゲートがワード線に接続される位置によ
らず、リファレンスセルのゲートを上記メモリセルのゲ
ートと同じタイミングで昇圧することができるため、読
み出しマージンを十分確保することにより、高速かつ信
頼性の高いデータの読み出しを実現することができる。
ここで、リファレンスワード線駆動手段のリファレンス
ワード線に対する負荷容量または負荷抵抗を調整し、ま
たはリファレンスワード線駆動手段の駆動能力を調整す
れば、リファレンスワード線の昇圧時における時定数を
容易に変更することができる。
るメモリセルのゲートがワード線に接続される位置によ
らず、リファレンスセルのゲートを上記メモリセルのゲ
ートと同じタイミングで昇圧することができるため、読
み出しマージンを十分確保することにより、高速かつ信
頼性の高いデータの読み出しを実現することができる。
ここで、リファレンスワード線駆動手段のリファレンス
ワード線に対する負荷容量または負荷抵抗を調整し、ま
たはリファレンスワード線駆動手段の駆動能力を調整す
れば、リファレンスワード線の昇圧時における時定数を
容易に変更することができる。
【００８２】また、ゲートがリファレンスワード線の異
なる位置に接続された複数のリファレンスセルのうち、
ゲートの昇圧タイミングがデータ読み出しの対象とする
メモリセルとほぼ等しいリファレンスセルを用いてデー
タの読み出しを行うことができるため、十分な読み出し
マージンを確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。
なる位置に接続された複数のリファレンスセルのうち、
ゲートの昇圧タイミングがデータ読み出しの対象とする
メモリセルとほぼ等しいリファレンスセルを用いてデー
タの読み出しを行うことができるため、十分な読み出し
マージンを確保することにより、高速かつ信頼性の高い
データの読み出しを実現することができる。
【００８３】また、データの読み出し対象とするメモリ
セルがビット線に接続される位置によらず、リファレン
スセルから第二の信号を読み出すタイミングを上記メモ
リセルから第一の信号を読み出すタイミングと同じもの
とすることができるため、ビット線を介したデータの読
み出しにおいて十分なマージンを確保することにより、
高速かつ信頼性の高いデータの読み出しを実現すること
ができる。
セルがビット線に接続される位置によらず、リファレン
スセルから第二の信号を読み出すタイミングを上記メモ
リセルから第一の信号を読み出すタイミングと同じもの
とすることができるため、ビット線を介したデータの読
み出しにおいて十分なマージンを確保することにより、
高速かつ信頼性の高いデータの読み出しを実現すること
ができる。
【図１】従来の不揮発性半導体記憶装置の構成を示す図
である。
である。
【図２】図１に示されたビット線デコーダの構成を示す
回路図である。
回路図である。
【図３】図１に示されたカスコード型センス回路の構成
を示す回路図である。
を示す回路図である。
【図４】図１に示された不揮発性半導体記憶装置の動作
特性を示すグラフである。
特性を示すグラフである。
【図５】本発明の実施の形態１に係る不揮発性半導体記
憶装置の構成を示す回路図である。
憶装置の構成を示す回路図である。
【図６】本発明の実施の形態２に係る不揮発性半導体記
憶装置の構成を示す回路図である。
憶装置の構成を示す回路図である。
【図７】本発明の実施の形態３に係る不揮発性半導体記
憶装置の構成を示す回路図である。
憶装置の構成を示す回路図である。
【図８】本発明の実施の形態４に係る不揮発性半導体記
憶装置の構成を示す図である。
憶装置の構成を示す図である。
【図９】本発明の実施の形態５に係る不揮発性半導体記
憶装置の構成を示す回路図である。
憶装置の構成を示す回路図である。
１ タイミング回路 ３ ワード線ドライバ ５，１４ ビット線デコーダ ７ リファレンスワード線ドライバ ９，１０ カスコード型センス回路 １１ 比較回路 １２，２２ ダミーセル １３ 負荷 １４ 負荷容量調整回路 １５，１６ 信号線 １７ ＯＲ回路 １８ ＡＮＤ回路 １９，３７ 負荷抵抗調整回路 ２０ ドライバサイズ調整回路 ２１ メモリセルアレイ ２３ ページ０用リファレンスセル ２４ ページ１用リファレンスセル ２５ ページ２用リファレンスセル ２６ ページ３用リファレンスセル ２７ ページ０用カスコード型センス回路 ２８ ページ１用カスコード型センス回路 ２９ ページ２用カスコード型センス回路 ３０ ページ３用カスコード型センス回路 ３１ グローバルビット線デコーダ ３２ 第０ブロック ３３ 第１ブロック ３４ 第２ブロック ３５ 第３ブロック ＷＬ ワード線 ＲＷＬ リファレンスワード線 ＢＬ０〜ＢＬ３，ＢＬｎ ビット線 ＲＢＬ リファレンスビット線 ＧＢＬ グローバルビット線 ＬＢＬ ローカルビット線 ＤＢＬ ダミービット線 ＭＣ，ＭＣ０〜ＭＣ３，ＭＣｎ メモリセル ＲＣ リファレンスセル ＩＮＶ 反転回路 ＮＴ１〜ＮＴ２２ ＮチャネルＭＯＳトランジスタ ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ Ｃ１〜Ｃ３ 容量素子 Ｎｐｐ ノード ＰＢ ページブロック ＳＣ 選択回路
Claims (7)
- 【請求項１】 ゲートがワード線に接続されたメモリセ
ルから読み出された第一の信号と、ゲートがリファレン
スワード線に接続されたリファレンスセルから読み出さ
れた第二の信号とを比較した結果に応じて、前記メモリ
セルに記憶されたデータを読み出す半導体記憶装置であ
って、 前記メモリセルの前記ゲートが前記ワード線に接続され
る位置に応じて、前記リファレンスセルの前記ゲートを
昇圧するタイミングを調整する昇圧調整手段を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記リファレンスワード線を駆動するリ
ファレンスワード線駆動手段をさらに備え、 前記昇圧調整手段は、前記リファレンスワード線駆動手
段の前記リファレンスワード線に対する負荷容量または
負荷抵抗を調整する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記リファレンスワード線を駆動するリ
ファレンスワード線駆動手段をさらに備え、 前記昇圧調整手段は、前記リファレンスワード線駆動手
段の駆動能力を調整する請求項１に記載の半導体記憶装
置。 - 【請求項４】 ゲートがワード線に接続されたメモリセ
ルから読み出された信号を参照信号と比較した結果に応
じて、前記メモリセルに記憶されたデータを読み出す半
導体記憶装置であって、 ゲートがリファレンスワード線の異なる位置に接続さ
れ、前記参照信号が格納された複数のリファレンスセル
と、 前記データの読み出し対象とする前記メモリセルの前記
ゲートが前記ワード線に接続されている位置に応じて、
前記複数のリファレンスセルから読み出された前記参照
信号を選択して前記比較の対象とする選択手段とを備え
たことを特徴とする半導体記憶装置。 - 【請求項５】 前記ワード線を駆動するワード線駆動手
段と、前記リファレンスワード線を駆動するリファレン
スワード線駆動手段とをさらに備え、 前記選択手段は、前記データの読み出し対象とする前記
メモリセルの前記ゲートが前記ワード線に接続されてい
る位置が前記ワード線駆動手段から離れているほど、前
記リファレンスワード線駆動手段から離れた位置で前記
ゲートが前記リファレンスワード線に接続される前記リ
ファレンスセルから読み出された前記参照信号を選択す
る請求項４に記載の半導体記憶装置。 - 【請求項６】 ビット線に接続されたメモリセルから読
み出された第一の信号と、リファレンスビット線に接続
されたリファレンスセルから読み出された第二の信号と
を比較した結果に応じて、前記メモリセルに記憶された
データを読み出す半導体記憶装置であって、 前記メモリセルが前記ビット線に接続される位置に応じ
て、前記リファレンスビット線の抵抗値を調整する抵抗
調整手段を備えたことを特徴とする半導体記憶装置。 - 【請求項７】 前記抵抗調整手段は、前記リファレンス
ビット線の長さを変えることにより前記抵抗値を調整す
る請求項６に記載の半導体記憶装置。
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