KR19980080761A

KR19980080761A - 반도체기억장치와 불휘발성 반도체기억장치 및 그 데이타리드방법

Info

Publication number: KR19980080761A
Application number: KR1019980010674A
Authority: KR
Inventors: 사카모토요시노리; 이시이다츠야; 노조에아츠시; 미와히토시; 오시마가즈요시
Original assignee: 가나이츠토무; 히다치세사쿠쇼(주)
Priority date: 1997-03-31
Filing date: 1998-03-27
Publication date: 1998-11-25
Also published as: TW407234B; US6243313B1; US6226212B1

Abstract

반도체기억장치에 있어서의 데이타리드방식에 적용해서 특히 유효한 기술에 관해서 예를 들면 여러개의 불휘발성 메모리셀에 기억된 기억정보를 전기적으로 일괄해서 소거할 수 있는 불휘발성 기억장치에 이용해서 유효한 기술에 관한 것으로서, 데이타선에 기생하는 기생용량을 거친 데이타선간 노이즈로 인해 오리드가 발생한다는 문제점을 해결하기 위해서, 여러개의 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이에서 원하는 메모리셀의 데이타를 리드하는 데이타리드방법으로서, 차동형 증폭회로와 이것에 대응된 데이타선 사이에 각각 스위치를 마련하고, 워드선에 의해 메모리셀을 선택하고 나서 스위치를 온시켜 데이타선의 전위를 차동형 증폭회로로 전달한 후, 스위치를 오프시키고 그 후 차동형 증폭회로에 동작전압을 공급해서 증폭동작을 시키도록 한 구성으로 하였다.

이렇게 하는 것에 의해서, 데이타선에 기생하는 기생용량을 거친 데이타선간 노이즈의 발생을 방지해서 오리드를 없앨 수 있다는 효과가 얻어진다.

Description

반도체기억장치와 불휘발성 반도체기억장치 및 그 데이타리드방법

본 발명은 반도체기억장치에 있어서의 데이타리드방식에 적용해서 특히 유효한 기술에 관한 것으로서, 예를 들면 여러개의 불휘발성 메모리셀에 기억된 기억정보를 전기적으로 일괄해서 소거할 수 있는 불휘발성 기억장치(이하, 단지 플래시메모리라 한다)에 이용해서 유효한 기술에 관한 것이다.

다이나믹 랜덤 액세스 메모리(DRAM) 등의 고집적화된 반도체메모리에 있어서는 센스앰프의 기동에 기인하는 전원노이즈의 발생을 방지하는 기술로서, 센스앰프의 전류원을 병렬접속하고, 또한 각각 다른 채널길이의 한쌍의 MOSFET로 구성하는 기술이 채용되고 있다. 센스앰프구동시, 상기 한쌍의 MOSFET중의 한쪽의 MOSFET(채널길이가 짧은 MOSFET)가 먼저 도통상태로 되고, 그 후, 다른쪽의 MOSFET(채널길이가 긴 MOSFET)가 도통상태로 된다. 그것에 의해서, 센스앰프의 기동시에 발생하는 전원변동 및 그의 전원변동에 기인해서 발생하는 노이즈가 효과적으로 저감되고, DRAM의 오리드가 저감된다. 상기 기술에 대해서 개시한 문헌으로서는 예를 들면 일본국특허공개공보 소화62-275385호(1983/275385)가 있다.

DRAM에 있어서는 당초, 노이즈내성이 낮은 오픈비트선방식이 채용되고 있었지만, 노이즈내성이 우수한 폴드비트선(folded bit line)방식이 그것 대신에 채용되게 되었다. 이 폴드비트선방식의 DRAM의 메모리어레이내에서 노이즈가 발생한 경우, 1개의 CMOS래치형 차동센스앰프에 접속되는 한쌍의 비트선에는 비트선간의 기생용량을 거쳐서 동상의 노이즈가 전달된다. 상기 차동센스앰프는 한쌍의 비트선상의 동상노이즈성분에 대해서 불감으로 되므로, 선택된 메모리셀내에 기억된 정보에 응답해서 변화하는 비트선의 전위변화는 한쌍의 비트선상에 동상노이즈성분이 존재했다고 해도 상기 차동센스앰프에 의해서 정확하게 검출된다.

오픈비트선방식의 반도체메모리에 있어서의 노이즈에 의한 데이타의 오리드를 방지하는 기술로서 비트선실드방식이 알려져 있다. 비트선실드방식에 있어서는 인접하는 데이타선간의 기생용량을 거친 노이즈의 전달에 의한 데이타의 오리드를 방지하기 위해, 데이타리드시 데이타선이 1개 걸러 교대로 선택되도록 해서 비선택의 데이타선은 접지전위 또는 참조전위 등에 고정된다. 그것에 의해서, 접지전위 또는 참조전위 등에 설정된 비선택데이타선은 실드선으로서 기능하고, 데이타의 오리드가 방지된다.

한편, 근래 불휘발성메모리의 하나로서, 일괄소거형의 전기적으로 소거 및 라이트가능한 불휘발성 리드전용메모리(플래시EEPROM 또는 플래시메모리라고도 한다)가 휴대퍼스널컴퓨터용, 휴대전화용, 디지탈스틸카메라용 또는 플래시메모리카드용의 기억매체로서 주목되고, 플래시메모리의 제품화 및 다진화기술의 연구, 개발이 실행되고 있다.

플래시메모리에 있어서도 오픈비트선방식과 폴드비트선방식이 고려되고 있다. 오픈비트선방식 또는 폴드비트선방식의 플래시메모리는 예를 들면 일본국특허공개공보 평성7-153286호(1995/153286), 일본국특허공개공보 평성7-57482호(1995/57482) 및 일본국특허공개공보 평성9-35486호(1997/35486)에 개시되어 있다.

한편, 오픈비트선방식 또한 비트선실드방식을 채용한 플래시메모리로서, 히다치세사쿠쇼(주)에서 출원된 일본국특허공개공보 평성7-45087호(1995/45087) : 대응미국특허공보 5,473,570호)가 있다.

본 발명자들은 오픈비트선방식이고, 그의 리드방식이 비트실드방식의 일괄소거형 불휘발성기억장치(플래시메모리)에 대해서 리드시에 발생하는 노이즈에 대해서 상세히 검토하였다.

즉, 컨트롤게이트 및 플로팅게이트를 갖는 불휘발성기억소자를 메모리셀에 사용한 플래시메모리에 있어서, 메모리어레이는 예를 들면 도 24에 도시한 바와 같이, 여러개의 불휘발성기억소자MC1. MC2,……MCn을 병렬형태로 접속한 여러개의 메모리셀열MCC1∼MCCn, 각 메모리셀열MCC1∼MCCn의 메모리셀의 드레인에 결합된 여러개의 로컬드레인선LDL1∼LDLn, 각 메모리셀열MCC1∼MCCn에 대응해서 각각 마련된 여러개의 메인데이타선DL1∼DLn, 각 메모리셀열MCC1∼MCCn의 메모리셀의 드레인에 결합된 여러개의 로컬소오스선LSL1∼LSLn, 메인데이타선DL1∼DLn과 로컬드레인선LDL1∼LDLn을 각각 선택적으로 결합하는 여러개의 선택MOSFET Qs1 및 여러개의 로컬소오스선LSL1∼LSLn과 공통소오스선CSL을 선택적으로 결합하는 여러개의 선택MOSFET Qs2를 포함한다. 이 구성의 메모리어레이에 있어서는 발명자들은 공통소오스선CSL은 그의 배선저항을 감소시키기 위해 금속층으로 형성하는 것을 고려하였다.

그 경우, 공통소오스선CSL은 데이타선DL1∼DLn과 교차하게 되므로, 공통소오스선CSL을 알루미늄층 등으로 이루어지는 1층째의 금속층으로 형성하고, 또 데이타선DL1∼DLn을 2층째의 금속층으로 형성하는 것이 좋다. 또, 메모리어레이내에는 상기 선택MOSFET Qs1, Qs2를 온(ON), 오프(OFF)시키는 제어신호를 공급하는 제어신호선SD1, SS1이 배치되므로 제어신호선SD1, SS1은 상기 데이타선DL1∼DLn과 직교하는 방향에 배치되기 때문에, 제어신호선SD1∼SS1은 3층째의 금속층으로 형성되게 된다.

도 25는 상기 구성의 디바이스단면도에 관한 개념도를 도시한 도면이다. 동일 도면에 있어서, M1은 1층째의 금속층으로 이루어지는 공통소오스선CSL을 나타내고, M2는 2층째의 금속층으로 이루어지는 데이타선DL1∼DL3을 나타내고, M3은 3층째의 금속층으로 이루어지는 제어신호선으로서 SD1(SS1)을 나타낸다. 각 금속층M1, M2, M3 사이는 절연막에 의해서 절연되어 있다. 또한, 동일 도면에 있어서, 절연막은 동일 도면의 간소화를 위해 도시되어 있지 않다. 또, 실제로는 더 많은 제어신호선이 메모리셀을 포함하는 메모리매트상에 3층째의 금속층으로 형성되어 있지만, 도면의 간단화를 위해 그들에 대해서는 생략되어 있다.

이와 같이, 2층째의 금속층M2로 이루어지는 데이타선DL1∼DL3의 상하에는 1층째의 금속층M1으로 이루어지는 공통소오스선CSL이나 3층째의 금속층M3으로 이루어지는 제어신호선SD1(SS1)이 배치되어 있으면, 데이타선(DL1, DL3)을 선택해서 비선택데이타선(DL2)를 접지전위 등에 고정시키는 것에 의해 실드선으로서 기능시키는 리드방식(비트선실드방식)을 채용해도 선택데이타선(DL1, DL3)과 1층째 및 3층째의 금속층M1, M3 사이의 기생용량C1, C2나 C3, C4를 거쳐서 데이타1의 데이타선의 변화가 데이타0의 데이타선에 노이즈로서 전달되어 오리드가 발생할 우려가 있는 것이 본 발명자들에 의해서 명확하게 되었다.

도 26은 노이즈가 전달되는 상태를 도시한 도면이다. 즉, 데이타1로의 데이타선DL3의 전위변화에 의해서 데이타0이 리드될 데이타선DL1으로 노이즈가 절달된다. 동일 도면에 있어서, 파형a는 데이타1이 리드될 데이타선DL3의 전위변화를 나타내고, 파형b는 데이타0이 리드될 데이타선DL1의 전위변화를 나타낸다. 파형a에 있어서, 최초의 스텝a1은 프리차지레벨로의 변화이고, 다음의 스텝a2는 차동센스앰프SA가 구동되고 그의 증폭동작에 의해 발생한 Vcc레벨로의 변화이다. 이 데이타선DL3의 Vcc레벨로의 변화에 의해서 데이타선DL1의 파형b에 도 25에 도시한 바와 같은 경로를 거쳐서 노이즈n1이 발생한다. 또한, 데이타선DL1, DL1', DL3, DL3'가 리드를 위해 선택되는 경우, 상술한 바와 같이 비트선실드방식을 채용하므로, 데이타선DL2, DL2', DL4, DL4'는 특히 제한되지 않지만 접지전위와 같은 고정전위로 된다.

차동센스방식의 메모리에 있어서는 선택측의 데이타선(DL1, DL3)은 예를 들면 1V와 같은 전위로 프리차지되고, 비선택측의 데이타선DL1', DL3'(센스앰프를 사이에 두고 반대측의 데이타선)는 예를 들면 0.5V와 같은 전위로 하프프리차지된다. 그 때문에, 상기 노이즈n1이 비선택측의 데이타선DL1'의 전위(0.5V)를 초과하는 것이 있으면, 리드데이타가 기억데이타와 반대로 될 우려가 있다. 또한, 파형b에 있어서, 데이타선의 전위가 상승한 후에 강하하고 있는 것은 선택된 메모리셀이 워드선의 선택레벨에 의해 온되고, 데이타선의 프리차지전위가 선택된 메모리셀에 있어서 디스차지되기 때문이다.

또, 도 26에 c로 나타내는 것은 비선택측의 데이타선DL1'의 파형이고, 선택측의 데이타선상에 데이타0이 리드되면, 센스앰프의 기동에 의해 증폭되고 Vcc레벨로 변화된다. 이것에 의해서 상기와 동일한 메커니즘에 따라 비선택데이타선DL3'에 노이즈n2가 발생한다. 이 노이즈n2가 선택데이타선DL3의 전위(프리차지레벨)보다 높아졌을 경우에도 데이타의 오리드, 즉 데이타1이 리드될 곳이 데이타0이 리드되어버릴 우려가 있다.

본 발명의 목적은 데이타선에 기생하는 기생용량을 거친 데이타선간 노이즈의 발생을 방지해서 오리드를 없앨 수 있는 반도체기억장치를 제공하는 것이다.

본 발명의 다른 목적은 데이타의 오리드를 저감할 수 있는 일괄소거형 불휘발성 반도체기억장치를 제공하는 것이다.

본 발명의 또 다른 목적은 데이타의 오리드를 저감할 수 있는 오픈비트선방식이고 또한 비트선실드방식의 일괄소거형 불휘발성 반도체기억장치를 제공하는 것이다.

본 발명의 또 다른 목적은 노이즈의 발생을 저감할 수 있는 반도체기억장치 또는 불휘발성 반도체기억장치의 데이타리드방법을 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

도 1은 본 발명을 적용해서 적합한 플래시메모리의 메모리어레이 및 주변회로의 구성예를 도시한 회로도,

도 2는 메모리어레이 및 센스앰프회로SA의 구체예를 도시한 회로도,

도 3은 비트선실드방식의 플래시메모리의 구체적 회로도,

도 4는 메모리어레이의 주변에 마련되는 제어신호형성회로의 구체예를 도시한 회로도,

도 5는 메모리어레이의 주변에 마련되는 센스앰프 전원공급회로의 구체예를 도시한 회로도,

도 6은 본 발명을 적용한 플래시메모리의 데이타리드방법의 제1 실시예를 도시한 타이밍도,

도 7은 본 발명을 적용한 플래시메모리의 데이타리드방법의 제2 실시예를 도시한 타이밍도,

도 8은 본 발명의 제3 실시예에 있어서의 센스앰프 전원공급회로의 구체예를 도시한 회로도,

도 9는 본 발명의 제3 실시예에 있어서의 데이타리드시의 타이밍을 도시한 타이밍도,

도 10은 본 발명을 적용한 플래시메모리의 데이타리드방법의 제4 실시예를 도시한 타이밍도,

도 11은 본 발명의 제5 실시예에 있어서의 메모리어레이의 구성예를 도시한 회로도,

도 12는 본 발명의 제5 실시예에 있어서의 데이타리드시의 타이밍을 도시한 타이밍도,

도 13은 본 발명을 적용한 플래시메모리에 있어서의 메모리셀부의 데이타선과 직교하는 방향을 따른 단면구조를 도시한 단면로도,

도 14는 본 발명을 적용한 플래시메모리에 있어서의 메모리셀부의 데이타선을 따른 단면구조를 도시한 단면로도,

도 15는 본 발명을 적용한 다진플래시메모리의 데이타라이트방법의 1예의 개략을 도시한 설명도,

도 16은 본 발명을 적용한 다진플래시메모리의 메모리어레이 및 주변회로의 1예를 도시한 회로도,

도 17은 본 발명을 적용한 다진플래시메모리의 메모리어레이 및 센스앰프회로SA의 1예를 도시한 회로도,

도 18은 본 발명을 적용해서 적합한 다진플래시메모리에 있어서의 2비트의 라이트데이타를 4진의 데이타로 변환하는 데이타변환회로의 1예를 도시한 논리회로도,

도 19는 실시예의 다진플래시메모리의 라이트시의 데이타입력타이밍을 도시한 타이밍도,

도 20은 실시예의 다진플래시메모리의 라이트수순의 1예를 도시한 흐름도,

도 21은 실시예의 다진플래시메모리에 있어서의 데이타라이트시의 신호타이밍을 도시한 타이밍도,

도 22는 본 발명을 적용해서 적합한 다진플래시메모리의 1예의 개략을 도시한 전체블럭도,

도 23은 본 발명에 관한 다진플래시메모리의 응용시스템의 1예를 도시한 블럭도,

도 24는 본 발명자들이 검토한 플래시메모리에 있어서의 메모리어레이의 구성예를 도시한 회로도,

도 25는 본 발명자들에 의해서 명확하게 된 플래시메모리에 있어서의 노이즈발생메커니즘을 설명하는 개념도,

도 26은 본 발명자들에 의해서 명확하게 된 플래시메모리에 있어서의 노이즈발생메커니즘을 도시한 설명도,

도 27은 본 발명을 적용한 비트실드방식의 다진형 플래시메모리에 있어서의 센스앰프의 타이밍동작을 도시한 타이밍도,

도 28은 본 발명을 적용한 비트실드방식의 다진형 플래시메모리에 있어서의 메모리어레이 및 그의 주변회로를 도시한 회로도.

※부호의 설명

10 메모리어레이, 11 센스앰프열, 12a, 12b 데이타래치열, 13 X계 어드레스디코더, 14 워드드라이브회로, 20 데이타변환회로, 21 버퍼부, 22 데이타변환부, SA 센스앰프회로, DL 데이타선, WL 워드선, MC 메모리셀, SA 센스앰프.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 본 발명의 제1 실시예에 있어서, 데이타선의 전위를 증폭하는 차동형 증폭회로로 이루어지는 센스앰프와 데이타선 사이에 마련된 스위치소자(Qt1, Qt1')는 데이타선의 전위를 센스앰프로 전달한 후, 온상태에서 오프상태로 그의 동작상태가 변경된다. 그 후, 센스앰프에 그의 동작전압이 공급되고, 센스앰프의 증폭동작이 개시되도록 한 것이다. 즉, 상기 스위치소자는 데이타선의 레벨을 센스앰프로 전달하기 위해 일시적으로 온상태로 된다.

이것에 의해서, 데이타선의 전위는 센스앰프의 증폭동작에 의해서 전원전위와 같은 레벨까지 급격히 상승되지 않게 된다. 리드를 위해 선택된 데이타선의 전위는 선택된 메모리셀의 임계값이 선택워드선의 레벨보다 높은 경우라도 프리차지레벨과 같은 전위를 유지한다. 즉, 노이즈원으로 되는 데이타선전위의 급격한 변화자체가 억제되므로, 데이타선에 기생하는 기생용량(C1∼C4)를 거쳐서 다른 데이타선(인접한 데이타선의 인접 데이타선)으로의 노이즈를 없앨 수 있어 데이타의 오리드를 방지할 수 있다.

또, 본 발명의 제2 실시예에 있어서는 센스앰프에 공급되는 전원전압 내지 동작전류를 제어하는 것에 의해서, 센스앰프의 증폭동작이 제한된다. 그 때문에, 데이타선의 전위변화속도가 제한되고, 그의 전위변화의 속도는 지연된다. 전위변화의 속도가 지연되는 것에 의해, 노이즈성분으로 되는 고주파성분이 억제되고, 데이타의 오리드가 방지된다.

상기 제2 실시예에 있어서의 제1 구체예는 다음과 같이 된다. 즉, 데이타선의 전위를 증폭하는 센스앰프에 대해서 전원전압을 선택적으로 공급하기 위해 마련된 센스앰프 전원공급회로는 그의 동작전압을 낮출 수 있다. 그것에 의해서, 센스앰프의 동작전압이 저감되므로, 센스앰프에 의한 데이타선의 전위변화가 지연된다. 이것에 의해서, 데이타선에 기생하는 기생용량(C1∼C4)를 거쳐서 다른 데이타선(인접한 데이타선의 인접 데이타선)으로 전달되는 노이즈는 작게 되므로 데이타의 오리드를 방지할 수 있다.

상기 제2 실시예에 있어서의 제2 구체예는 다음과 같이 된다. 즉, 데이타선의 전위를 증폭하는 센스앰프에 대해서 전원전압을 공급하는 센스앰프 전원공급회로는 여러개의 출력트랜지스터(Qv1, Qv2)를 갖는다. 이들 출력트랜지스터는 시간을 달리 해서 기동되도록 제어되는 것에 의해서 센스앰프의 동작전류가 단계적으로 증대시켜지게 된다. 상기 여러개의 출력트랜지스터가 예를 들면 한쌍의 절연게이트형 전계효과트랜지스터로 구성되는 경우, 한쪽의 절연게이트형 전계효과트랜지스터의 게이트폭은 다른쪽의 절연게이트형 전계효과트랜지스터의 그것 보다 크게 된다. 그리고, 게이트폭이 좁은 절연게이트형 전계효과트랜지스터가 온상태로 된후, 게이트폭이 넓은 절연게이트형 전계효과트랜지스터가 온상태로 되도록 하는 것이 좋다. 또한, 상기 실시예에 있어서는 선택된 메모리셀의 임계값이 선택워드선의 전위보다 높은 경우, 선택메모리매트측의 선택데이타선의 전위가 1V와 같은 낮은 프리차지레벨에서 5V와 같은 전원전위로 변화하고, 비선택메모리매트측의 선택데이타선의 전위는 0.5V와 같은 낮은 프리차지전위에서 0V와 같은 접지전위로 변화한다. 따라서, 선택메모리매트측의 선택데이타선의 전위변화값은 비선택메모리매트측의 선택데이타선의 그것 보다 크므로, 전원전압Vcc를 센스앰프로 선택적으로 공급하는 전원공급회로의 출력트랜지스터를 여러개 마련하는 것이 좋다.

또, 상기 제2 실시예의 각각은 상기 제1 실시예와 조합해서 실시하는 것도 가능하다.

또한, 본 발명은 데이타선을 구성하는 도전층과 워드선을 구성하는 도전층 사이에 다른 도전층으로 이루어지는 배선이 데이타선과 교차하도록 배치된 구성의 메모리어레이를 갖는 반도체기억장치에 적용하면 특히 유효하다. 또, 본 발명은 비트선실드방식을 채용하는 플래시메모리와 같은 불휘발성 반도체기억장치에 적용하면 특히 유효하다.

또, 본 발명은 예를 들면 1개의 메모리셀에 2비트의 데이타를 기억하는 다진형 플래시메모리에 적용하면 더욱 유효하다. 즉, 다진플래시메모리에 있어서는 0, 1, 10 및 11로 이루어지는 2비트의 데이타중의 1개의 데이타를 1개의 메모리셀에 기억시키기 때문에, 각 데이타의 라이트임계값이 미세하게 제어된다. 그 때문에, 상기 다진형 플래시메모리는 0∼1과 같은 1비트의 데이타를 1개의 메모리셀에 기억시키는 플래시메모리에 비해, 각 데이타를 기억하기 위해 설정된 임계값의 차는 좁기 때문에, 각 메모리셀에 기억된 데이타의 리드시에 있어서 노이즈에 대해 민감하다. 따라서, 이와 같은 다진플래시메모리에 제1 실시예, 제2 실시예 내지 제1 및 제2 실시예를 조합한 발명을 적용하는 것이 좋다.

발명의 실시예

먼저, 1개의 메모리셀에 2진(1개의 메모리셀에 기억되는 데이타는 0 또는 1)을 기억할 수 있는 반도체기억장치로서의 일괄소거형의 전기적으로 라이트 및 소거가 가능한 불휘발성 기억장치(이하, 플래시EEPROM, 플래시메모리라고도 한다)에 본 발명을 적용한 실시예가 도면을 사용해서 설명된다. 그 후, 본 발명을 1개의 메모리셀에 4진(1개의 메모리셀에 기억되는 데이타는 0, 1, 10, 내지 11중의 1개)을 기억할 수 있는 플래시메모리에 적용한 경우에 대해서 그의 실시예가 도면을 사용해서 설명된다.

도 1은 플래시메모리의 메모리어레이의 회로도를 도시한 도면이다. 이 실시예의 메모리어레이는 도 3에 도시되는 바와 같이 2개의 매트(MAT(U), MAT(D))로 구성되어 있고, 도 1에는 그 중 한쪽(MAT(U))의 메모리매트의 구체예가 도시되어 있다.

동일 도면에 도시한 바와 같이, 메모리매트MAT(U)는 열방향으로 배열되고, 각각 소오스 및 드레인이 공통접속된 병렬형태의 n개의 메모리셀(플로팅게이트를 갖는 MOSFET)MC1∼MCn으로 이루어지는 메모리셀열MCC가 횡방향(워드선WL방향) 및 열방향(데이타선DL방향)에 각각 여러개 배치되어 있다. 각 메모리셀열MCC은 n개의 메모리셀MC1∼MCn의 드레인 및 소오스가 각각 공통의 로컬드레인선LDL 및 공통의 로컬소오소선LSL에 접속되고, 로컬드레인선LDL은 선택스위치MOSFET Qs1을 거쳐서 대응하는 데이타선DL(DL11∼DLn1)에 접속가능하게 된 구성으로 되어 있다. 또, 로컬소오스선LSL은 선택스위치MOSFET Qs2를 거쳐서 접지점 또는 부전압에 접속가능하게 된 구성으로 되어 있다. 각 메모리셀의 컨트롤게이트는 대응하는 워드선WL(WL11∼WL2n)에 접속된다.

상기 여러개의 메모리셀열MCC중 워드선방향으로 배치되어 있는 것은 반도체기판상의 동일의 P형 웰영역WELL내에 형성되고, 데이타소거시에는 그의 웰영역WELL에 -4V와 같은 부전압을 인가하고, 웰영역을 공통으로 하는 워드선에 12V와 같은 전압을 인가하는 것에 의해서 일괄소거가 가능하게 되어 있다. 또한, 데이타소거시에는 웰영역WELL을 공통으로 하는 모든 스위치MOSFET Qs1, Qs2가 온상태로 되고, 각 메모리셀의 소오스 및 드레인에 -4V의 부전압이 인가되도록 구성되어 있다.

한편, 데이타라이트시에는 선택되는 메모리셀이 접속된 워드선에 대략 -10V와 같은 부전압이 인가됨과 동시에, 선택되는 메모리셀에 대응한 데이타선DL이 약 4V와 같은 전위로 되고 또한 선택메모리셀이 접속된 로컬드레인선LDL상의 선택스위치MOSFET Qs1이 온상태로 되고, 드레인에 약 4V의 전압이 인가된다. 단, 이 때 로컬소오스선LSL상의 선택스위치MOSFET Qs2는 오프상태로 되어 있다. 또, 데이타리드시에는 선택되는 메모리셀이 접속된 워드선에 예를 들면 3.3V와 같은 전압이 인가됨과 동시에, 선택되는 메모리셀에 대응한 데이타선DL이 1V와 같은 전위로 프리차지되고 또한 선택메모리셀이 접속된 로컬드레인선LDL상의 선택스위치MOSFET Qs1이 온상태로 된다. 그리고, 이 때 로컬소오스선LSL상의 선택스위치MOSFET Qs2도 온상태로 되어 접지전위가 인가된다.

상기 데이타선DL11∼DLn1의 한쪽 끝(메모리어레이의 중앙측)에는 리드시에 데이타선의 레벨을 검출하여 증폭함과 동시에 라이트시에 라이트데이타에 따른 전위를 인가하는 차동형 증폭회로로 이루어지는 센스앰프회로SA1∼SAn이 각각 접속되어 있다. 이 실시예의 메모리어레이는 2개의 매트로 구성되어 있기 때문에, 센스앰프회로SA의 반대측 즉 도면의 하측에도 상기와 마찬가지의 메모리매트MAT(D)가 배치되어 있고, 그 메모리매트MAT(D)내의 각 데이타선DL12∼DLn2가 대응하는 센스앰프회로SA1∼SAn의 다른쪽의 입출력단자에 접속되어 있다. 도 2에는 상기 센스앰프회로SA와 메모리매트MAT(U)의 일부의 구체적 회로예를 도시한다. 센스앰프회로를 사이에 두고 대칭이기 때문에, 한쪽의 메모리매트MAT(U)내의 1개의 데이타선에 관해서만 도시된다. 편의상, 데이타선에 접속되어 있는 메모리열중 1개의 메모리셀열MCC만을 도시하였지만, 실제로는 여러개의 메모리셀열MCC이 접속되는 것이다. 도시한 바와 같이, 센스앰프회로SA는 P채널MOSFET와 N채널MOSFET로 이루어지는 2개의 CMOS인버터의 입출력단자가 교차결합된 플립플롭회로FF1을 구비하고 있다. 그리고, 상기 센스앰프회로SA의 한쪽의 입출력단자Na에 한쪽의 매모리매트내의 데이타선DLa가 데이타전송MOSFET Qt1을 거쳐서 접속되어 있다. 또, 센스앰프회로SA의 다른쪽의 입출력단자Nb에는 다른쪽의 메모리매트내의 데이타선DLb가 데이타전송MOSFET Qt1'를 거쳐서 접속되어 있다.

또, 상기 센스앰프회로SA의 입출력단자Na, Nb에는 각각 디스차지용MOSFET Qd1, Qd1'가 접속되고, 데이타선DLa의 다른쪽 끝에도 디스차지용MOSFET Qd2가 접속되어 있다. 또, 각 데이타선DL에는 프리차지용MOSFET Qp1, Qp2가 접속되고, 이 중 Qp1은 MOSFET Qc1을 거쳐서 전원전압Vcc 또는 Vss가 공급되는 단자에 접속되어 있다. 또한, 이 센스앰프회로SA의 입출력단자Na, Nb에는 도시하지 않은 공통입출력선을 거쳐서 후술하는 데이타변환회로에서 라이트데이타가 입력가능하게 되어 있다.

도 3은 보다 구체적인 메모리어레이부분의 회로도를 도시함과 동시에, 디바이스레이아웃적인 이미지도 표현하고 있다. 비트선실드방식을 설명하기 위한 것으로서, 그의 구체적 회로구성자체는 도 2와 동등하기 때문에 상세한 회로동작에 대해서는 생략한다. 제어신호명에 있어서, 0이 붙여진 것과 1이 붙여진 것이 있고, 또 U가 붙여진 것과 D가 붙여진 것이 있다.

메모리매트MAT(U)내의 여러개의 메모리셀에서 데이타를 리드하는 경우, U가 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다. 한편, 메모리매트MAT(D)내의 여러개의 메모리셀에서 데이타를 리드하는 경우, D가 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다.

제1 센스앰프군(기수번째의 센스앰프)으로서의 센스앰프SAn 및 SAn+2를 사용해서 데이타를 리드하는 경우, 0이 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다. 메모리매트MAT(U)내의 여러개의 메모리셀에서 데이타를 리드하면 0U가 붙은 제어신호가 사용된다. 메모리매트MAT(D)내의 여러개의 메모리셀에서 데이타를 리드하면 0D가 붙은 제어신호가 사용된다. 센스앰프SAn 및 SAn+2를 사용해서 데이타를 리드하므로, 제어신호DDC1U 및 DDC1D는 하이레벨로 된다. 그 결과, 센스앰프SA2n 및 SA2n+2에 대응하는 각 데이타선은 접지전위로 되어 비트선실드로서의 기능이 달성된다.

제2 센스앰프군(우수번째의 센스앰프)으로서의 센스앰프SA2n 및 SA2n+2를 사용해서 데이타를 리드하는 경우, 1이 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다. 메모리매트MAT(U)내의 여러개의 메모리셀에서 데이타를 리드하면 1U가 붙은 제어신호가 사용된다. 메모리매트MAT(D)내의 여러개의 메모리셀에서 데이타를 리드하면 1D가 붙은 제어신호가 사용된다. 센스앰프SA2n 및 SA2n+2를 사용해서 데이타를 리드하므로, 제어신호DDC0U 및 DDC0D는 하이레벨로 된다. 그 결과, 센스앰프SAn 및 SAn+2에 대응하는 각 데이타선은 접지전위로 되어 비트선실드로서의 기능이 달성된다.

센스앰프SAn 및 SAn+2를 활성화시키기 위한 제어신호SLN0 및 SLP0은 도 5 또는 도 8에 도시되는 센스앰프 전원공급회로PSP와 마찬가지의 회로구성을 갖는 도시되지 않은 제1센스앰프 전원공급회로에 의해서 형성된다고 간주된다. 센스앰프SA2n 및 SA2n+2를 활성화시키기 위한 제어신호SLN1 및 SLP1은 도 5 또는 도 8에 도시되는 센스앰프 전원공급회로PSP와 마찬가지의 회로구성을 갖는 도시되지 않은 제2센스앰프 전원공급회로에 의해서 형성된다고 간주된다.

제1 데이타선군으로 되는 기수번째의 데이타선이 선택상태로 되는 경우, 기수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs0, Qs0'의 동작을 제어하기 위한 제어신호DDC0U/D가 전원전압Vcc와 같은 하이레벨에서 접지전위Vss(GND)와 같은 로우레벨로 된다. 우수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs1, Qs1'의 동작을 제어하기 위한 제어신호DDC1U/D는 전원전압Vcc와 같은 하이레벨을 유지한다. 그것에 의해서, 우수번째의 데이타선이 접지전위Vss(GND)와 같은 전위로 되고 실드선으로서 기능한다. 그 후, 도 1에 도시되는 로컬드레인선 선택신호SiDU에 의해서 각 메모리셀열MCC의 로컬드레인선LDL이 선택데이타선에 결합되고, 선택된 메모리셀의 리드데이타가 선택데이타선에 리드된다. 제어신호TR0이 선택적으로 하이베레로 되고, 트랜스퍼MOSFET Qt0 및 Qt0'가 선택적으로 온상태로 된다. 그리고, 센스앰프SAn 및 SAn+2의 동작이 제어신호SLN0 및 SLP0에 의해서 제어되고, 기수번째 데이타선에 결합된 선택메모리셀의 데이타가 센스앰프SAn 및 SAn+2에 리드된다.

그 후, 제어신호DDC0U/D가 하이레벨로 되고, 기수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs0, Qs0'가 온상태로 된다. 한편, 제어신호DDC1U/D는 로우레벨로 되고, 제2 데이타선군으로 되는 우수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs1, Qs1'가 오프상태로 된다. 그것에 의해서, 기수번째의 데이타선이 접지전위Vss(GND)와 같은 전위로 되어 실드선으로서 기능한다. 그리고, 우수데이타선을 사용한 데이타의 리드가 실행된다. 도 1에 도시되는 로컬드레인선 선택신호SiDU에 의해서 각 메모리셀열MCC의 로컬드레인선LDL이 선택데이타선에 결합되고, 선택된 메모리셀의 리드데이타가 선택데이타선에 리드된다. 제어신호TR1이 선택적으로 하이레벨로 되고, 트랜스퍼MOSFET Qt1 및 Qt1'가 선택적으로 온상태로 된다. 제어신호TR1이 선택적으로 하이레벨로 되어 있을 때 제2 센스앰프공급회로의 제어신호SLP1, SLN1이 활성화된다. 선택메모리셀의 데이타가 센스앰프SA2n 및 SA2n+2에 리드된다.

도 3에 있어서, 각 Y-GATE는 도시되지 않은 Y디코더로부터의 제어신호를 그의 게이트에 받는 여러개의 MOSFET YM을 포함하고, 상기 MOSFET YM의 소오스-드레인경로는 대응하는 데이타선과 대응하는 도시하지 않은 공통데이타선에 결합된다.

또한, 도 3에 있어서 각 데이타선은 지면의 X방향에 2층째의 금속배선층 예를 들면 알루미늄 등에 의해서 형성된다. 한편, 각 제어신호를 공급하기 위한 제어신호는 X방향과 직교하는 Y방향에 3층째의 금속배선층 예를 들면 알루미늄 등에 의해서 형성된다. 즉, 각 데이타선은 각 제어신호선과 직교하는 방향에 마련되므로, 각 데이타선과 각 제어신호선 사이에는 각각 기생용량이 존재한다고 간주된다. 즉, 데이타선전위의 급격한 변화는 상기 기생용량을 거쳐서 전파될 가능성이 있다.

도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 5는 상기 메모리어레이의 주변에 마련되고, 메모리어레이내의 각종 스위치MOSFET, 프리차지MOSFET, 디스차지MOSFET, 전송MOSFET를 제어하는 제어신호 및 센스앰프에 대해서 동작전압을 공급하는 주변회로의 실시예를 도시한 도면이다. 또한, 도 4에 있어서, VR1/2는 프리차지용 전원으로 선택측과 비선택측으로 전환하는 것을 의미하고 있고, 예를 들면 선택측은 VR1 = 2V, 비선택측은 VR2 = 1.4V와 같은 전압으로 된다. 또, 도 5에 있어서, VEW1, VEW2는 승압전원으로서, 예를 들면 VEW1 = 12V, VEW2 = 7∼8V와 같은 전압으로 된다.

도 4의 (a), 도 4의 (b) 및 도 4의 (c)에 도시한 바와 같이, 제어신호DDCU/D(여기서는 U/D는 2개의 메모리매트내의 대응하는 제어신호의 양쪽을 나타낸 부호로서 이하의 신호에 대해서도 마찬가지이다), RSAU/D, SiSU/D를 형성하는 회로는 각각 종속접속된 2개의 CMOS인버터INV1, INV2에 의해 구성되어 있다. 또, SiDU/D, TR을 형성하는 회로는 도 4의 (d), 도 4의 (e)에 도시한 바와 같이, 각각 플립플롭회로FF1과 CMOS인버터INV3에 의해 구성되어 있다. 또, CPU/D, RCPU/D를 형성하는 회로는 도 4의 (f), 도 4의 (g)에 도시한 바와 같이, 입력신호를 래치하는 플립플롭회로FF2와 입력신호에 따라서 출력전압을 선택하는 NAND회로형의 셀렉터SEL에 의해 구성되어 있다.

한편, 도 2 또는 도 3에 도시되는 센스앰프SA에 동작전압SLP(SLP0, SLP1), SLN(SLN0, SLN1)을 공급하는 전원회로는 제어신호SAP, SAN 및 VR2를 입력신호로 하는 도 5의 (b)에 도시한 바와 같은 전원전환회로와 이 전원전환회로의 전원전압단자에 접속된 도 5의 (a)에 도시한 바와 같은 전원공급회로에 의해 구성되어 있다. 도 5의 (a)의 전원공급회로는 제어신호VSAP를 입력신호로 하는 플립플롭회로FF3, 그의 출력을 반전하는 CMOS인버터INV4 및 이 인버터의 출력에 의해서 제어되고 전원전압VEW2를 VSA로서 전달하는 MOSFET Qv로 이루어진다.

도 5의 (b)의 전원전환회로는 상기 전압VSA를 전원전압단자에 받아 제어신호SAP를 입력신호로 하는 플립플롭회로FF4, 그의 출력을 반전하는 CMOS인버터INV5, 이 인버터INV5에 의해서 온, 오프구동되는 SLP출력용MOSFET Qo1, 제어신호SAN을 입력신호로 하는 2단의 인버터INV6, INV7, 이 인버터INV7에 의해서 온, 오프구동되는 SLN출력용MOSFET Qo2, 제어신호SAP와 XX를 입력신호로 하는 NAND게이트G1, G2, 직렬형태의 4개의 MOSFET Q11∼Q14 및 Q13과 병렬형태의 MOSFET Q15로 이루어지고 상기 NAND게이트G1의 출력과 제어신호SAP 및 VR2를 Q11∼Q15의 게이트제어신호로 하고 센스앰프비동작시의 SLP전압을 출력하는 출력단OP1 및, 직렬형태의 4개의 MOSFET Q21∼Q24 및 Q23과 병렬형태의 MOSFET Q25로 이루어지고 상기 NAND게이트G2의 출력과 제어신호SAP 및 VR2를 Q21∼Q25의 게이트제어신호로 하고 센스앰프비동작시의 SLN전압을 출력하는 출력단OP2로 구성되어 있다.

또한, 도 5의 (b)의 전원전환회로는 설계용이화를 위해 다른 기능의 메모리의 회로를 원용하였으므로 회로구성이 복잡하게 되어 있지만, 이 실시예에서는 제어신호XX는 접지전위로 고정된다. 따라서, 본 실시예를 위한 전원전환회로로서는 도 5의 (b)에 있어서의 MOSFET Q15, Q25 및 인버터INV8, INV9를 생략하고, NAND게이트G1, G2 대신에 인버터를 사용하도록 한 회로로 할 수 있다.

이 전원전환회로는 입력신호SAP, SAN이 로우레벨일 때에는 0.5V와 같은 전압을 SLP, SLN으로서 센스앰프SA로 공급함과 동시에, 입력신호SAP, SAN이 하이레벨일 때에는 도 5의 (a)의 전원공급회로로부터의 공급전압VSA와 접지전위Vss를 SLP, SLN으로서 센스앰프SA로 공급해서 기동시키도록 동작한다. 센스앰프SA가 동작하지 않는 동안에는 제어신호VR2를 하이레벨로 하는 것에 의해, 전원전압SLP, SLN으로서 동일한 0.5V와 같은 전압이 센스앰프SA에 공급된다. 그리고, 이것에 대응해서 메모리어레이내의 디스차지MOSFET Qd1이 제어신호RSAU에 의해 온되는 것에 의해서, 센스앰프SA의 입출력단자의 전위가 접지점으로 리세트되도록 되어 있다. 또, 비동작시에 센스앰프SA의 동작전압SLP, SLN으로서 접지전위가 아니라 0.5V를 인가해 두는 것에 의해서 센스앰프의 입출력단자가 1V나 0V와 같은 전위로 되어 있어도 PMOS와 NMOS 모두 온하지 않도록 해서 잘못된 데이타선레벨의 증폭동작을 방지할 수 있다.

도 5의 (a)의 회로에 있어서의 승압전압VEW1로서는 이하에 설명하는 제1 실시예에서는 예를 들면 12V이지만, 또 VEW2로서는 7∼8V가 인가된다. 그 때문에, 전원공급용MOSFET Qv는 그의 게이트단자에 드레인전압VEW2보다 충분히 높은 전압이 인가되게 되어 VEW2를 그 대로 전원전압VSA로서 도 5의 (b)의 회로로 공급할 수 있다. 따라서, 제어신호SAP에 대응해서 충분히 높은 전원전압SLP가 센스앰프SA에 공급되고 이것에 의해서 센스앰프SA는 높은 증폭율에서 고속으로 동작한다.

다음에, 도 6을 사용해서 본 발명에 관한 메모리셀의 리드방식의 제1 실시예를 설명한다.

본 발명의 제1 실시예는 입력어드레스신호에 대응한 워드선을 선택레벨로 상승시키고(타이밍t1), 이 워드선에 접속된 메모리셀을 선택상태로 한 후 선택스위치MOSFET Qs1을 온시켜 로컬드레인선LDL을 데이타선DL에 접속함과 동시에, 프리차지MOSFET Qp2를 온시켜서 데이타선DL 및 로컬드레인선LDL을 프리차지시킨다(타이밍t2∼t3). 그리고, 선택스위치MOSFET Qs2를 온시켜서 로컬소오스선LSL을 접지점에 접속하는 것에 의해서 선택메모리셀의 기억데이타에 대응한 레벨을 데이타선상에 리드한 후(타이밍t4), 데이타전송MOSFET Qt1, Qt1'를 온시켜서 데이타선DL의 레벨을 센스앰프SA의 입출력단자Na, Nb로 전달한다(타이밍t6). 그리고, 상기 데이타전송MOSFET Qt1, Qt1'를 오프시키고 난 후(타이밍t7), 전원SLP, SLN을 공급해서 센스앰프SA를 활성화시키도록 하고 있다(타이밍t8).

이것에 의해서, 센스앰프SA가 활성화되어 리드데이타가 증폭되어도 전송MOSFET Qt1, Qt1'가 오프이기 때문에, 데이타선DL은 원래의 레벨을 유지한 채로 된다. 그 결과, 데이타선DL과 공통소오스선CSL(도 1)이나 제어신호선(SiDU/D, SiSU/D, RPCU/D, TR) 사이에 존재하는 기생용량을 거쳐서 다른 데이타선에 전달되는 노이즈를 없애서 데이타의 오리드를 방지할 수 있다. 또한, 상기 센스앰프SA에 의한 데이타선DL의 레벨의 증폭후에는 제어신호DDCU/D에 의해서 데이타선DL상의 디스차지MOSFET Qd2가 온되어 데이타선DL의 디스차지가 실행된다(타이밍t9). 데이타의 리드는 데이타선 1개 걸러 교대로 실행하는 것에 의해 비선택의 데이타선을 실드로서 기능시키도록 하면 더욱 좋다.

제2 실시예는 도 5의 (a)의 전원공급회로에 있어서, 승압전압VEW1로서 3.5∼5V를, 또 VEW2로서 7∼8V를 인가하도록 한 것이다. 이것에 의해서 전원공급용MOSFET Qv는 그의 게이트단자에 드레인전압VEW2보다 낮은 전압이 인가되게 되고, VEW2보다 Qv의 임계값전압(VthQv)분 이상 낮은 전압(＜VEW2 - VthQv)이 전원전압VSA로서 도 5의 (b)의 전원전환회로로 공급되게 된다. 그 결과, 제어신호SAP에 대응해서 전원전압SLP가 센스앰프SA에 공급되었을 때, 제1 실시예에 비해 센스앰프SA에 흐르는 전류가 감소되어 낮은 증폭율에서 저속으로 동작한다. 그것에 의해서, 데이타선DL의 전위의 상승이 완만하게 된다. 데이타선DL과 공통소오스선CSL이나 제어신호선(SiDU/D, SiSU/D, RPCU/D, TR) 사이에 존재하는 기생용량을 거쳐서 다른 데이타선에 전달되는 노이즈가 작아지므로 데이타의 오리드를 방지할 수 있다.

도 7에 제2 실시예를 적용한 경우의 타이밍도를 도시한다. 도 6에 도시한 제1 실시예와 다른 점은 데이타선의 레벨을 센스앰프로 전달하기 위한 데이타전송MOSFET Qt1, Qt1'를 오프시키는 타이밍t7'를 센스앰프SA의 활성화타이밍t7'보다 나중으로 하고 있는 점이다. 이 실시예에 따르면, 센스앰프SA 그 자체의 증폭동작은 제1 실시예에 비해 지연되지만, 센스앰프SA의 활성화타이밍은 제1 실시예에 비해 빠르게 할 수 있으므로, 전체로서의 데이타리드시간은 그다지 변하지 안거나 또는 약간 짧아진다는 이점이 있다.

도 8은 본 발명의 제3 실시예에 관한 전원공급회로의 회로도이다. 이 제3 실시예는 제1 실시예에서 설명한 도 5의 (a)의 센스앰프 전원공급회로를 도 8과 같이 2개 병렬적으로 마련해서 그의 출력단자끼리를 결합함과 동시에, 입력제어신호VSAP1, VSAP2의 타이밍을 달리해서 우선 상단의 전원공급회로SPS1을 동작시키고 나서 하단의 전원공급회로SPS2를 동작시키는 것에 의해 센스앰프SA를 2단계에서 증폭동작시키도록한 것이다.

특히 제한되지 않지만, 전원공급회로SPS1의 출력트랜지스터로서의 MOSFET Qv1의 게이트폭W1은 전원공급회로SPS2의 출력트랜지스터로서의 MOSFET Qv2의 게이트폭W2보다 좁게 된다. 즉, W1＜W2로 된다.

이것에 의해서, 제어신호SAP에 대응해서 전원전압SLP가 센스앰프SA에 공급되었을 때, 센스앰프SA는 우선 제1 실시예에 비해 낮은 전압에서 동작을 개시해서 데이타선상의 레벨을 확정하고, 그 후, 하단의 전원공급회로가 활성화되면 센스앰프SA의 동작전압이 더욱 높아져서 데이타선의 레벨을 더욱 증폭하도록 동작한다. 그 결과, 데이타선DL의 전위의 상승이 제1 실시예에 비해 완만하게 되고, 데이타선DL과 공통소오스선CSL이나 제어신호선(SiDU/D, SiSU/D, RPCU/D, TR) 사이에 존재하는 기생용량을 거쳐서 다른 데이타선에 전달되는 노이즈가 작아져서 데이타의 오리드를 방지할 수 있다.

도 9에 제3 실시예를 적용한 경우의 타이밍도를 도시한다. 도 6에 도시한 제1 실시예와 다른 점은 제어신호VSAP1, VSAP2가 시간을 달리해서 하이레벨로 변화되는 것에 의해, VSAP2가 하이레벨로 변화하는 타이밍t9에서 공급전원VSA가 증가한다는 점이다. 또한, 이 제3 실시예에 있어서는 데이타선의 레벨을 센스앰프로 전달하기 위한 데이타전송MOSFET Qt1, Qt1'를 오프시키는 타이밍t8이 제1단계의 센스앰프SA의 활성화타이밍t7보다 나중으로 되어 있다. 또한, 센스앰프SA가 제2단계의 동작으로 이행하는 타이밍t9보다 전에 데이타전송MOSFET Qt1, Qt1'를 오프시키도록 하고 있다.

단, 이 데이타전송MOSFET Qt1, Qt1'를 오프시키는 타이밍t8은 센스앰프SA가 제2단계의 동작으로 이행하는 타이밍t9보다 나중이라도 좋다.

도 10에 제4 실시예를 적용한 경우의 타이밍도를 도시한다. 제4 실시예는 제1 실시예와 제3 실시예를 조합한 것이다. 즉, 데이타전송MOSFET Qt1, Qt1'를 온시켜서 데이타선DL의 레벨을 센스앰프SA의 입출력단자Na, Nb로 전달(타이밍t6)하고 나서 전원SLP, SLN을 공급해서 센스앰프SA를 활성화시키기 전에(타이밍t8), 상기 데이타전송MOSFET Qt1, Qt1'를 오프시킴과 동시에(타이밍t7), 전원공급회로를 도 8과 같이 2개 병렬적으로 마련해서 입력신호VSAP1, VSAP2의 타이밍을 달리해서 센스앰프SA를 2단계에서 증폭동작시키도록 한 것이다. 이것에 의해서, 데이타선간의 기생용량을 거친 노이즈의 발생이 더욱 저감된다.

도 11 및 도 12에 본 발명의 제5 실시예가 도시되어 있다. 이 실시예는 센스앰프SAU 내지 SAD를 메모리어레이의 외측에 교대로 배치하고, 각 센스앰프의 참조측의 입출력단자를 인접하는 데이타선에 접속하도록 한 즉 소위 2교점방식(폴드비트선방식)의 메모리어레이구성으로 한 것이다. 데이타의 라이트는 소위 1교점방식을 채용한다. 또한, 센스앰프SAU를 사용해서 데이타를 리드하는 경우 U가 붙은 제어신호가 소정의 타이밍에서 활성화되고, 센스앰프SAD를 사용해서 데이타를 리드하는 경우 D가 붙은 제어신호가 소정의 타이밍에서 활성화된다.

이 실시예의 메모리어레이에 있어서도 그의 리드동작시에는 데이타선 1개 걸러 센스앰프가 교대로 활성화된다. 즉, 메모리어레이의 한쪽측(예를 들면 도 11의 상측)의 센스앰프SAU가 센스앰프활성화신호SLNU, SLPU에 의해서 활성화될 때, 다른쪽측(이 경우는 하측)의 센스앰프SAD는 센스앰프활성화신호SLND, SLPD의 접지전위에 의해서 비동작상태로 된다. 마찬가지로, 센스앰프SAD가 센스앰프활성화신호SLND, SLPD에 의해서 활성화될 때, 센스앰프SAU는 센스앰프활성화신호SLNU, SLPU의 접지전위에 의해서 비동작상태로 된다. 이러한 구성 및 리드동작을 실행하는 것에 의해 임의의 데이타선의 변화에 의해 다른 데이타선에 노이즈가 발생해도 그의 노이즈는 센스앰프의 리드측과 참조측에 동상의 노이즈로서 발생하므로, 노이즈가 상쇄되어 정확한 데이타의 리드가 가능하게 된다.

이하, 이 노이즈의 상쇄작용을 도 12의 타이밍도를 참조하면서 설명한다. 우선, 메모리어레이내의 기수번째의 데이타선(도 11에서는 DL1과 DL3)이 선택되는 경우를 고려한다. 즉, 센스앰프SAU가 이용되어 데이타가 리드되는 경우를 고려한다. 이 경우, 워드선(예를 들면, W11)의 상승후에 제어신호SiDU와 RPCU가 하이레벨로 변화해서 선택MOSFET Qs1과 프리차지MOSFET Qp2가 온되어 데이타선DL1, DL3에 대응하는 로컬드레인선LDL이 각각 접속됨과 동시에 데이타선DL1, DL3은 약 1.0V로 프리차지된다(도 12의 타이밍t1).

다음에, 제어신호SiSU가 하이레벨로 변화하고 선택MOSFET Qs2가 온된다. 그 결과, 로컬소오스선LSL이 접지점에 접속되고, 선택메모리셀의 기억데이타의 데이타선으로의 리드가 실행된다(타이밍t2). 계속해서, 제어신호RPCD가 하이레벨로 변화해서 우수번째의 데이타선상의 프리차지MOSFET Qp2가 온되어 데이타선DL2, DL4가 약 0.5V로 하프프리차지된다(타이밍t3).

그 후, 전송MOSFET Qt1이 온되고, 선택데이타선의 레벨이 대응하는 센스앰프(이 경우 상측의 앰프SAU)의 입출력단자에 전달된다. 그 후, 센스앰프SAU에 대해서 동작전압SLPU, SLNU의 공급이 실행된다(타이밍t4). 이것에 의해서, 데이타선DL1, DL3의 레벨이 센스앰프에 의해서 증폭된다. 이 증폭동작시 예를 들면, 데이타선DL1만이 데이타0이고, 데이타선DL3의 데이타는 1이었다고 한다. 이 경우, 데이타선DL3의 레벨이 센스앰프의 증폭동작에서 상승할 때, 데이타선과 각 제어신호선(SiSU, SiSD, SiSDU, SiDD, PCU, PCD, RPCU, RPCD, TR 등) 사이의 기생용량이나 데이타선과 공통소오스선(CSL) 사이의 기생용량을 거쳐서 데이타선DL1에 전달되어 노이즈가 발생했다 해도 마찬가지의 노이즈가 데이타선DL2에도 발생하게 된다. 여기서, 데이타선DL1의 레벨을 증폭하는 센스앰프(SAU1)은 데이타선DL2의 레벨을 참조레벨로 해서 증폭동작하도록 메모리어레이가 구성되어 있으므로, 데이타선DL3으로부터의 노이즈는 데이타선DL1과 DL2에 대해서 동상의 노이즈로 되어 데이타의 오리드가 방지된다.

도 13 및 도 14에는 도 1∼도 12에서 설명된 상기 실시예의 메모리어레이에 있어서의 메모리셀부의 단면구조의 1예를 도시한다. 도 13에 도시된 ?Ⅴ-?Ⅴ'선을 따른 단면도가 도 14에 대응하고, 도 14에 도시된 ⅩⅢ-ⅩⅢ'선을 따른 단면도가 도 13에 대응한다. 도 13 및 도 14에 있어서, SUB는 단결정실리콘과 같은 N형 반도체기판, FG는 MOSFET로 이루어지는 메모리셀MC의 플로팅게이트로서, 비교적 얇은 절연막을 거쳐서 기판SUB내에 형성된 P형 웰영역(P-WELL)상에 형성된 도전성폴리실리콘 등으로 이루어진다. WL은 2층째의 폴리실리콘 등으로 이루어지는 워드선겸 메모리셀MOSFET의 컨트롤게이트이다. M1은 알루미늄층을 주체로 하고 공통소오스선CSL을 구성하는 1층째의 금속층이다. M2는 마찬가지로 알루미늄층을 주체로 하고 데이타선DL을 구성하는 2층째의 금속층이다. M3은 알루미늄층을 주체로 하고 제어신호DDCU/D, RSAU/D, TR, PCU, RPC/D, SiSU/D 등을 공급하는 제어신호선이나 전압SLP, SLN, Vss, Vcc 등을 공급하는 전원선을 구성하는 3층째의 금속층이다. INS1∼INS4는 기판SUB, 폴리실리콘층(WL) 및 금속층M1∼M3 사이를 절연하는 절연막이다.

도 13에 있어서, 메모리셀MC의 소오스영역(S) 및 드레인영역(D)는 N+형 영역에 의해서 형성되고, 지면의 안쪽방향으로 연장하도록 마련된다. 메모리셀MC의 소오스영역(S)는 도 1에 도시된 메모리셀열MCC의 로컬드레인선(LDL)을 구성하고, 메모리셀MC의 드레인영역(D)는 도 1에 도시된 메모리셀열MCC의 로컬소오스선(LSL)을 구성한다. 도 14에 도시된 바와 같이, 2층째의 금속층M2로 이루어지는 데이타선DL은 1층째의 금속층M1에 접속되고, 선택MOSFET Qs1의 드레인영역으로 되는 N+영역에 전기적으로 접속된다. 선택MOSFET Qs1의 소오스영역으로 되는 N+영역은 대응하는 메모리셀열MCC의 로컬드레인선(LDL)에 결합된다. 또한, 도 14에 도시된 MOSFET DM은 사용되고 있지 않다.

또한, 메모리어레이의 회로구성을 도시한 도 1에 있어서는 공통소오스선CSL이 데이타선DL과 직교하도록 배치되어 있으므로, 도 13 및 도 14에 있어서는 공통소오스선CSL을 구성하는 1층째의 금속층M1이 어느 한쪽 방향으로 연장되어 마련되어 있는지 명확하지 않은 것은 공통소오스선CSL을 구성하는 1층째의 금속층M1이 그의 저항을 감소시키도록 메모리어레이부에 있어서 대략 기판전면을 걸쳐서 시트형상으로 형성되어 있기 때문이다. 또, 금속층M1∼M3은 각각 도면에 있어서는 1층으로 도시되어 있지만, 알루미늄층이나 다른 고융점금속층으로 이루어지는 다층구조라도 좋고, 마찬가지로 워드선WL도 폴리실리콘층과 TiW와 같은 금속층의 다층구조라도 좋다.

다음에, 본 발명에 따른 다진형 불휘발성 반도체기억장치로서의 다진형의 플래시메모리가 설명된다. 이 다진형 플래시메모리에는 도 4, 도 5의 (a) 및 도 5의 (b)의 각 제어회로, 도 8의 센스앰프 전원공급회로가 적용되어 있다고 간주된다. 또, 도 3에 도시된 바와 같은 비트선실드방식도 이용되고 있다. 단, 도 16에서 설명되는 바와 같이, 데이타래치회로DTL이 새로이 각 데이타선DL에 마련된다. 따라서, 비트선실드방식을 채용하는 다진형 플래시메모리의 메모리어레이부분의 회로는 도 3에 있어서, 상기 데이타래치회로DTL 및 그 밖의 부가회로가 각 데이타선의 센스앰프가 접속된 한쪽 끝과 반대측의 다른쪽 끝에 마련된 회로구성으로 된다. 메모리셀부분의 단면구조는 도 13 및 도 14에 도시된 바와 같은 디바이스구조로 된다.

도 15는 본 실시예의 다진형 플래시메모리의 데이타라이트순서를 도시한 것이다. 이 실시예에서는 라이트에 앞서 모든 메모리셀을 소거레벨(임계값 약 5V, 기억데이타11)로 한다. 다음에 도 15에 도시한 바와 같이, 소거레벨에서 가장 먼 임계값(약 1.4V)의 메모리셀(기억데이타1)로의 라이트를 실행한다. 그 후, 소거레벨에서 2번째로 먼 임계값(약 2.4V)의 메모리셀(기억데이타0)로의 라이트를 실행하고, 최후에 소거레벨에 가장 가까운 임계값(약 3.2V)의 메모리셀(기억데이타10)로의 라이트를 실행한다. 상기와는 반대로 소거레벨에 가장 가까운 임계값의 메모리셀(기억데이타10)에서 순서대로 라이트를 실행하도록 해도 좋다.

상기와 같이, 가장 워드선디스터브의 영향을 잘 받지 않는 메모리셀, 즉 소거레벨에서 가장 먼 임계값의 메모리셀에서 라이트를 실행하는 것에 의해, 소거레벨에서 가장 먼 임계값(약 1.4V)의 메모리셀(기억데이타1)에 대해서 이러한 워드선디스터브의 회수는 2회로 된다. 그러나, 가장 워드선디스터브의 영향을 잘 받는 메모리셀, 즉 소거레벨에 가장 가까운 임계값(약 3.2V)의 메모리셀(기억데이타10)에 대해서 이러한 워드선디스터브의 회수는 0회로 감소시킬 수 있다. 따라서, 소거레벨에 가까운 측에서 라이트를 실행하는 방법에 비해 워드선디스터브에 의한 임계값의변동을 작게 억제할 수 있다.

도 16에는 도 22에 도시되어 있는 메모리어레이(10)의 구체예를 도시한다. 이 실시예의 메모리어레이(10)은 2개의 매트(MAT(U), MAT(D))로 구성되어 있고, 도 16에는 그 중 한쪽(상측)의 메모리매트MAT(U)의 일부분의 구체적 회로도가 도시되어 있다.

동일 도면에 도시되는 바와 같이, 각 메모리매트MAT(U)는 열방향으로 배열되고 각각 소오스 및 드레인이 공통접속된 병렬형태의 n개의 메모리셀(플로팅게이트를 갖는 MOSFET)MC1∼MCn으로 이루어지는 메모리셀열MCC가 행방향(워드선WL방향) 및 열방향(데이타선DL방향)에 각각 여러개 배치되어 있다. 각 메모리셀열MCC는 n개의 메모리셀MC1∼Mn의 드레인 및 소오스가 각각 공통의 로컬드레인선LDL 및 공통의 로컬소오스선LSL에 접속된다. 로컬드레인선LDL은 선택스위치MOSFET Qs1을 거쳐서 대응하는 데이타선DL(DL11∼DLn1)에 접속된다. 로컬소오스선LSL은 선택스위치MOSFET Qs2를 거쳐서 접지점 또는 부전압에 접속가능하게 된다.

상기 여러개의 메모리셀열MCC중 워드선방향으로 배치되어 있는 것은 반도체기판상의 동일의 P형 웰영역WELL내에 형성된다. 데이타소거시에는 그의 웰영역WELL에 예를 들면 -4V와 같은 부전압이 인가되고, 웰영역을 공통으로 하는 워드선에 예를 들면 12V와 같은 전압을 인가하는 것에 의해 일괄소거가 가능하게 된다. 또한, 데이타소거시에는 웰영역을 공통으로 하는 모든 스위치MOSFET Qs1, Qs2가 온상태로 되고, 각 메모리셀의 소오스 및 드레인에 예를 들면 -4V의 부전압이 인가되도록 구성되어 있다.

한편, 데이타라이트시에는 선택되는 메모리셀이 접속된 워드선에 특히 제한되지 않지만 대략 -10V와 같은 부전압이 인가된다. 또, 선택되는 메모리셀에 대응한 데이타선DL(DL11∼DLn1)이 특히 제한되지 않지만 약 +4V와 같은 전위로 되고, 또한 선택메모리셀이 접속된 로컬드레인선LDL상의 선택스위치MOSFET Qs1이 온상태로 되고, 선택메모리셀의 드레인에 약 4V의 전압이 인가된다. 단, 이 때 로컬소오스선LSL상의 선택스위치MOSFET Qs2는 오프상태로 되어 있다.

데이타리드시에는 선택되는 메모리셀이 접속된 워드선에 특히 제한되지 않지만, 1.5V, 2.5V 및 3.3V와 같은 전압이 순차 인가됨과 동시에, 선택되는 메모리셀에 대응한 데이타선DL(DL11∼DLn1)이 1V와 같은 전위로 프리차지되고 또한 선택메모리셀이 접속된 로컬드레인선LDL상의 선택스위치MOSFET Qs1이 온상태로 된다. 그리고, 이 때 로컬소오스선LSL상의 선택스위치MOSFET Qs2도 온상태로 되어 접지전위가 인가된다.

상기 데이타선DL(DL11∼DLn1)의 한쪽 끝(메모리어레이의 중앙측)에는 리드시에 데이타선DL(DL11∼DLn1)의 레벨을 검출하여 증폭함과 동시에 라이트시에 데이타선DL(DL11∼DLn1)에 라이트데이타에 따른 전위를 인가하는 차동형 증폭회로로 이루어지는 센스앰프회로SA(SA1∼SAn)이 각각 접속된다. 데이타선DL(DL11∼DLn1)의 다른쪽 끝에는 라이트데이타 및 리드된 데이타를 유지할 수 있는 데이타래치회로DLT가 각각 접속되어 있다. 데이타래치회로DLT는 특히 제한되지 않지만, 센스앰프SA와 마찬가지의 회로구성으로 된다. 즉, 데이타래치회로DLT는 CMOS래치회로로 구성된다. 이 실시예의 메모리매트MAT(U)는 2개의 매트로 구성되어 있기 때문에, 센스앰프회로SA1∼SAn의 반대측, 즉 도면의 하측에도 상기와 마찬가지의 메모리매트가 배치되어 있고, 그의 메모리어레이내의 각 데이타선DL(DL12∼DLn2)이 대응하는 센스앰프회로SA(SA1∼SAn)의 다른쪽의 입출력단자에 접속되어 있다. 또, 각 데이타선DL(DL12∼DLn2)의 다른쪽 끝에는 상기와 마찬가지로 데이타래치회로DLT가 마련된다. 각 데이타선DL(DL11∼DLn1, DL12∼DLn2)에 접속된 데이타래치회로DLT를 마련하는 대신에, 메모리어레이외에 데이타래치회로를 마련하고, 라이트시나 리드시에 센스앰프SA(SA1∼SAn)와의 사이에서 데이타의 전송을 실행하도록 구성해도 좋다.

도 18은 외부에서 입력되는 기억할 데이타에서 메모리셀에 기억되는 다진데이타로의 데이타변환회로(20) 및 데이타변환회로(20)과 메모리어레이(10)내의 센스앰프열(SL)(11) 및 데이타래치열(DLU(DLT), DLD(DLT))(12a), (12b)와의 관계를 도시한 도면이다. 데이타변환회로(20)은 입력버퍼부(21)과 데이타변환부(22)로 이루어지고, 8비트의 데이타를 2비트씩 쌍으로 해서 병렬로 입력가능하게 되어 있다. 도 18에는 그 중 1조의 입력버퍼부와 데이타변환부가 상세히 도시되어 있다. 이하, 그 중 1조의 데이타변환회로에 대해서 설명한다.

1조의 데이타변환회로내의 입력버퍼부(21)은 2개의 클럭된 인버터INV1, INV2 및 래치회로LT1, LT2로 구성된다. 데이타변환부(22)는 상기 각 조의 래치회로LT1, LT2에 접속된 인버터INV11, INV12, 이 2개의 인버터INV11, INV12의 출력과 상기 각 조의 래치회로LT1, LT2의 출력을 입력신호로 하는 3개의 NAND게이트회로G1, G2, G3, 이들 게이트회로의 출력을 반전하는 인버터INV21, INV22, INV23 및 이들 인버터에 접속된 MOSFET로 이루어지는 전송게이트TG1, TG2, TG3에 의해 구성된다. 데이타변환회로(20)에 1개의 데이타변환회로는 입력된 2비트의 데이타를 3비트의 데이타로 변환한다. 데이타변환회로(20)전체로서는 3비트×4의 데이타가 출력된다.

표 1에는 상기 데이타변환회로(20)에 있어서의 데이타변환예를 나타낸다.

라이트데이타	I/O 0	I/O 1	DLU[1]	SL[1]	DLD[1]
01	0	1	0	1	0
00	0	0	1	0	0
10	1	0	0	0	1
11	1	1	0	0	0

또한, 표 1에 있어서, DLU[1]은 메모리매트MAT(U)측에 마련된 데이타래치열(12a)내의 1번째의 데이타래치회로DLT를 나타내고, SL[1]은 센스앰프열(11)의 1번째의 센스앰프SA를 나타내고, DLD[1]은 메모리매트MAT(D)측에 마련된 데이타래치열(12b)내의 1번째의 데이타래치회로DLT를 나타낸다.

특히 제한되지 않지만, 표 1에 도시되어 있는 바와 같이, 라이트데이타1은 3비트의 데이타10으로 변환된다. 라이트데이타0은 3비트의 데이타100으로 변환된다. 라이트데이타10은 3비트의 데이타1로 변환된다. 라이트데이타11은 3비트의 데이타0으로 변환된다. 그리고, 변환후의 데이타1에 상당하는 비트에 대응하는 메모리셀에만 라이트가 이루어지고, 변환후의 데이타0에 상당하는 비트에 대응하는 메모리셀에는 라이트가 이루어지지 않은 것으로 된다.

상기 데이타변환회로(20)에 최초로 입력된 8비트의 라이트데이타의 비트I/O0, I/O1을 변환해서 얻어진 3비트의 데이타는 메모리어레이(10)의 양끝(도면에서는 상하)에 배치되어 있는 데이타래치열(12a), (12b)와 메모리어레이의 중앙에 배치되어 있는 센스앰프열(11)의 1번째의 래치회로에 각각 전송되어 유지된다. 또, 라이트데이타의 비트I/O2, I/O3을 변환해서 얻어진 3비트의 데이타는 메모리어레이(10)의 양끝(도면에서는 상하)에 배치되어 있는 데이타래치열(12a), (12b)와 메모리어레이의 중앙에 배치되어 있는 센스앰프열(11)의 2번째의 래치회로에 각각 전송되어 유지된다.

이하 마찬가지로, 라이트데이타의 비트I/O4, I/O5를 변환해서 얻어진 3비트의 데이타는 데이타래치열(12a), (12b)와 센스앰프열(11)의 3번째의 래치회로에 각각 전송되어 유지된다. 라이트데이타의 비트I/O6, I/O7을 변환해서 얻어진 3비트의 데이타는 데이타래치열(12a), (12b)와 센스앰프열(11)의 4번째의 래치회로에 각각 전송되어 유지된다. 다음에, 입력된 8비트의 라이트데이타는 데이타변환회로(20)에 의해 변환되어 데이타래치열(12a), (12b)와 센스앰프열(11)의 5∼8번째의 비트에 각각 전송되어 유지된다.

상기 동작을 반복해서 데이타래치열(12a), (12b)와 센스앰프열(11)의 모두에 데이타가 저장된 시점에서 메모리내부에 마련되어 있는 후술하는 제어회로가 라이트시퀀스를 기동해서 최초에 센스앰프열(11)에 유지되어 있는 데이타, 다음에 센스앰프열(12a)의 데이타, 그 후에 (12b)의 데이타 순으로 라이트를 실행한다. 또한, 제어회로는 외부의 CPU 등에서 입력되는 커맨드에 따라서 제어를 실행하도록 구성되어 있다. 메모리어레이(10)측에 데이타래치회로DLT를 마련하는 대신에, 데이타변환회로(20)측에 데이타래치회로를 마련해서 라이트시나 리드시에 센스앰프SA와의 사이에서 그 때마다 데이타의 전송을 실행하도록 구성해도 좋다.

도 19에는 데이타라이트시의 타이밍도가 도시되어 있다. 동일 도면에서 알 수 있는 바와 같이, 라이트시에는 우선 라이트커맨드가 입력되고 계속해서 라이트지의 섹터어드레스add1, add2가 입력되고 각각이 라이트인에이블신호/WE의 하강시와 동기해서 페치된다. 이 때, 커맨드와 어드레스의 식별은 동시에 입력되는 제어신호(커맨드 데이타 인에이블신호)/CDE에 의해서 구별된다. 즉, /CDE가 로우레벨과 같은 활성화레벨일 때에는 커맨드 또는 데이타가 입력되어 있다고 판별된다. 한편, /CDE가 하이레벨과 같은 비활성레벨일 때에는 어드레스가 입력되어 있다고 판별된다.

어드레스의 다음에 1섹터(1개의 워드선에 접속되어 있는 메모리셀의 수는 528×8개)에 기억할 최초의 8비트의 라이트데이타D1이 입력되고, 클럭SC와 동기해서 상기 입력버퍼부(21)에 페치된다. 그리고, 데이타변환회로(20)에 있어서의 데이타변환후에 게이트제어신호YG에 의해서 상기 전송게이트TG1∼TG3이 열리고, 3비트×4의 라이트데이타가 데이타래치열(12a), (12b)와 센스앰프열(11)에 순차 전송되어 유지된다. 그 후, 8비트단위로 입력되는 라이트데이타D2, D3, …D528이 순차 데이타변환되어 센스앰프열(11)과 데이타래치열(12a), (12b)에 저장된다. 1섹터분의 라이트데이타의 전송이 종료하면 외부에서 라이트개시커맨드가 입력되어 페치된다. 이 커맨드를 해독하여 상기 라이트시퀀스를 실행하는 것에 의해 1섹터분의 데이타의 라이트가 동시에 실행된다.

메모리어레이(10)에서는 상기 센스앰프열(11)에 저장된 데이타가 1로 되어 있는 데이타선에 접속되어 있는 기억소자에 대해서 라이트동작 즉 라이트펄스의 인가가 실행되어 각 기억소자의 임계값이 도 15에 도시한 바와 같이 시프트되고, 4진의 임계값중의 1개의 임계값에 의해서 나타내어지는 2비트의 데이타를 1메모리셀에 라이트할 수 있다. 도 20에 라이트제어수순을 도시한다.

도 20에 있어서의 제1 스텝S1(라이트데이타를 래치(11), (12a), (12b)로 전송)이 상기 데이타변환회로(20)에서 센스앰프열(11)과 데이타래치열(12a), (12b)로의 데이타전송이다. 제2 스텝S2 이후는 상기 라이트개시커맨드가 입력되는 것에 의해 개시되는 제어시퀀스이다.

이 제어시퀀스에서는 최초에 이미 페치되어 있는 라이트어드레스를 디코드하는 것에 의해서, 선택된 워드선이 예를 들면 -11V와 같은 라이트전위로 설정된다(스텝S2). 이것과 함께, 데이타선상의 전송MOSFET Qt1이 온되고, 그 때 센스앰프열(11)에 유지되어 있는 데이타에 따라서 데이타가 1로 되어 있는 데이타선을 예를 들면 +5V와 같은 전위로 설정해서 라이트를 실행시킨다. 다음에, 데이타선을 예를 들면 +1V와 같은 전위로 프리차지하고 나서 상기 선택워드선을 예를 들면 +1.5V와 같은 전압으로 설정해서 라이트검증을 위한 검증리드가 실행된다. 이 때, 정상적으로 라이트가 종료한 메모리셀에서 센스앰프열(11)에 리드된 데이타는 0으로 변화한다. 그래서, 센스앰프열(11)의 유지데이타가 모두 0으로 되어 있는지의 여부가 판정된다(스텝S3). 그리고, 1개라도 1의 데이타가 남아 있는 경우에는 그 때 센스앰프열(11)에 유지되어 있는 데이타를 사용해서 재차 라이트가 실행된다(스텝S4).

검증판정의 결과, 센스앰프열(11)의 데이타가 모두 0으로 된 경우에는 스텝S5로 진행한다. 스텝S5에서는 데이타래치열(12a)에 유지되어 있는 데이타가 센스앰프열(11)로 전송된다(데이타래치(12a)에서 센스앰프열(11)로의 데이타전송은 데이타선상의 전송MOSFET Qt1을 사용해서 실행할 수 있다). 그리고, 선택워드선의 전위가 전회보다 약간 낮은 -10.5V와 같은 전위로 설정된다(스텝S6).

다음에, 센스앰프열(11)에 유지된 데이타에 따라서 라이트를 실행한 후, 선택워드선을 +2.5V와 같은 전압으로 설정해서 검증리드가 실행된다. 그리고, 센스앰프열(11)의 유지데이타가 모두 0으로 되어 있는지의 여부가 판정된다(스텝S7). 그리고, 센스앰프열(11)의 유지데이타중에 1개라도 1의 데이타가 남아 있는 경우에는 그 때 센스앰프열(11)에 유지되어 있는 데이타를 사용해서 재차 라이트가 실행된다(스텝S8).

검증판정의 결과, 센스앰프열(11)의 데이타가 모두 0으로 된 경우에는 스텝S9로 진행한다. 스텝S9에 있어서, 이번에는 데이타래치열(12b)에 유지되어 있는 데이타가 센스앰프열(11)로 전송된다. 그리고, 선택워드선의 전위가 전회보다 더욱 약간 낮은 -10V와 같은 전위로 설정된다(스텝S10). 다음에, 센스앰프열(11)에 유지된 데이타에 따라서 라이트를 실행한 후, 선택워드선의 전위를 +3.3V와 같은 전압으로 설정해서 검증리드가 실행된다. 그 후, 센스앰프열(11)의 유지데이타가 모두 0으로 되어 있는지의 여부가 판정된다(스텝S11). 그리고, 센스앰프열(11)의 데이타에 1개라도 1의 데이타가 남아 있는 경우에는 그 때 센스앰프열(11)에 유지되어 있는 데이타를 사용해서 재차 라이트가 실행된다(스텝S12).

이상의 수순에 따라, 소거레벨에서 먼 임계값의 메모리셀로의 라이트에서 순차 임계값이 가까운 메모리셀로의 라이트가 실행되고 라이트동작이 종료한다. 단, 라이트전압을 서서히 낮춰가는 대신에 라이트펄스폭을 서서히 작게 해가도록 해도 좋다.

메모리셀이 4단계의 임계값중의 1개를 갖고, 1개의 메모리셀에 2비트의 데이타를 기억하도록 구성된 실시예의 플래시메모리에 있어서, 각 2비트의 데이타의 리드는 다음과 같이 된다.

선택워드선의 전위, 즉 메모리셀의 컨트롤게이트의 전위를 3단계(각 임계값의 중간 값)로 연속적으로 변화시켜서 메모리셀의 데이타가 리드된다. 이 경우, 데이타선DL을 거쳐서 선택메모리셀의 드레인은 +1V의 전압이 인가되고, 또 로컬소오스선LSL은 회로의 접지전위점에 접속된다.

임계값이 워드선의 레벨보다 낮은 메모리셀은 온상태로 되기 때문에, 이 메모리셀이 접속된 데이타선의 전위는 프리차지레벨(1V)에서 접지전위로 디스차지된다. 한편, 임계값이 원드선의 레벨보다 높은 메모리셀은 오프상태로 되기 때문에, 이 메모리셀이 접속된 데이타선의 전위는 프리차지레벨(1V)인 채로 유지된다. 이 데이타선의 전위가 센스앰프회로SA에 의해 검출되고 증폭되어 1차 리드데이타가 얻어진다.

또한, 데이타의 역변환은 우선 선택워드선의 레벨을 +3.5V로 해서 선택메모리셀에서 데이타를 센스앰프열(11)의 래치회로에 리드하고, 래치회로내의 데이타를 데이타래치열(12a)로 전송해서 유지시킨다. 다음에, 선택워드선의 레벨을 +2.7V로 해서 선택메모리셀에서 데이타를 센스앰프열(11)의 래치회로에 리드하고, 래치회로내의 데이타를 데이타래치열(12b)로 전송해서 유지시킨다. 마지막에 선택워드선의 레벨을 +1.7V로 해서 선택메모리셀에서 데이타를 리드하여 센스앰프열(11)에 유지시킨다. 이와 같이 해서 선택워드선의 레벨을 3단계로 시계열적으로 변화시키는 것에 의해 동일 메모리셀에서 3종류의 데이타가 순차 리드되어 데이타래치열(12a), (12b)와 센스앰프열(11)에 유지되므로, 이들 리드된 데이타에 대해서 논리연산을 실시해서 역변환하는 것에 의해서 라이트된 데이타와 동일한 리드데이타를 2비트단위로 복원할 수 있다.

또한, 데이타리드시에 있어서의 워드선전위의 연속적인 변경은 1.7V, 2.7V, 3.5V의 순으로 시계열적으로 변경해도 좋다.

표 2에는 메모리셀의 기억데이타와 각각의 1차 리드데이타 및 역변환후의 리드데이타를 나타낸다.

메모리데이타	1회째 리드Vwr=3.5V	2회째 리드Vwr=2.7V	3회째 리드Vwr=1.7V	리드데이타
메모리데이타	1회째 리드Vwr=3.5V	2회째 리드Vwr=2.7V	3회째 리드Vwr=1.7V	I/O 0	I/O 1
01	0	0	0	0	1
00	0	0	1	0	0
10	0	1	1	1	0
11	1	1	1	1	1

또한, 상기 역변환은 데이타변환회로(20)내에 그와 같은 논리연산회로를 마련해서 실행해도 좋지만, 메모리어레이(10)내의 데이타선을 사용해서 데이타래치열(12a), (12b)와 센스앰프열(11)에 유지되어 있는 데이타끼리의 와이어드논리(논리합 또는 배타적논리합)을 취하는 것에 의해 실행할 수도 있다. 또, 리드동작은 리드를 명령하는 커맨드가 입력되는 것에 의해 실행된다.

상술한 바와 같이, 데이타리드시에 있어서의 워드선전위의 연속적인 변경은 1.7V와 같은 제1 전위, 2.7V와 같은 제2 전위, 3.5V와 같은 제3 전위의 순으로 시계열적으로 변경해도 좋다.

도 27은 비트선실드방식의 다진형 플래시메모리에 상기와 같은 워드선의 전위의 변화를 적용한 경우에 있어서, 센스앰프SA의 동작타이밍과 데이타전송MOSFET(도 17에 도시되는 Qt1 및 Qt1'에 상당하는 트랜스퍼MOSFET)의 개폐타이밍의 모식적인 타이밍도를 도시하고 있다. 또한, 도 26은 예를 들면 메모리매트MAT(U)내의 메모리셀에서 데이타를 리드하는 경우가 도시된다.

도 28은 도 27에 도시된 타이밍에서 제어되는 다진형 플래시메모리의 회로도의 1예를 도시한 도면이다. 먼저 도 28이 설명된다.

도 28에 도시된 회로도는 도 3에 도시된 2진형 플래시모리를 다진형 플래시메모리에 적용한 것이다. 각 데이타선에 있어서, 그의 한쪽 끝에는 센스앰프(SAn, SAn+2, SA2n, SA2n+2)가 접속되고, 그의 다른쪽 끝에는 데이타래치회로DTU 및 DTD(도 18 참조)가 결합된다. 도 3에 있어서 설명된 바와 같이, 센스앰프SAn 및 SAn+2를 사용해서 데이타를 리드하는 경우, 0이 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다. 메모리매트MAT(U)내의 여러개의 메모리셀에서 데이타를 리드하면 0U가 붙은 제어신호가 사용된다. 메모리매트MAT(D)내의 여러개의 메모리셀에서 데이타를 리드하면 0D가 붙은 제어신호가 사용된다. 센스앰프SAn 및 SAn+2를 사용해서 데이타를 리드하므로, 제어신호DDC1U 및 DDC1D는 하이레벨로 된다. 그 결과, 센스앰프SA2n 및 SA2n+2에 대응하는 각 우수번째의 데이타선은 접지전위로 되고, 실드선으로서의 기능이 달성된다. 센스앰프SAn 및 SAn+2를 활성화시키기 위한 제어신호SLN0 및 SLP0은 도 8에 도시되는 센스앰프 전원공급회로PSP와 동일한 회로구성을 갖는 도시되지 않은 제1센스앰프 전원공급회로에 의해서 형성된다고 간주된다. 또, 제1센스앰프 전원공급회로의 제어신호는 도 8에 도시된 제1 및 제2 제어신호VSAP1 및 VSAP2에 0을 붙인 VSAP10 및 VSAP20 으로 되는 것으로 간주된다.

한편, 센스앰프SA2n 및 SA2n+2를 사용해서 데이타를 리드하는 경우, 1이 붙은 제어신호가 소정의 타이밍에서 선택적으로 활성화된다. 메모리매트MAT(U)내의 여러개의 메모리셀에서 데이타를 리드하면 1U가 붙은 제어신호가 사용된다. 메모리매트MAT(D)내의 여러개의 메모리셀에서 데이타를 리드하면 1D가 붙은 제어신호가 사용된다. 센스앰프SA2n 및 SA2n+2를 사용해서 데이타를 리드하므로, 제어신호DDC0U 및 DDC0D는 하이레벨로 된다. 그 결과, 센스앰프SAn 및 SAn+2에 대응하는 각 기수번째의 데이타선은 접지전위로 되어 실드선으로서의 기능이 달성된다. 센스앰프SA2n 및 SA2n+2를 활성화시키기 위한 제어신호SLN1 및 SLP1은 도 8에 도시된 센스앰프 전원공급회로PSP와 마찬가지의 회로구성을 갖는 도시되지 않은 제2센스앰프 전원공급회로에 의해서 형성된다고 간주된다. 또, 제1센스앰프 전원공급회로의 제어신호는 도 8에 도시된 제1 및 제2 제어신호VSAP1, VSAP2에 1을 붙인 VSAP11 및 VSAP21로 된다고 간주된다.

도 27에 도시된 바와 같이, 선택워드선의 전위는 특히 제한되지 않지만, 1.7V와 같은 제1 전위, 2.7V와 같은 제2전위, 3.5V와 같은 제3 전위로 순차 시계열적으로 변경된다.

선택워드선의 전위가 1.7V로 되면, 우선 기수번째의 데이타선이 선택상태로 된다. 그 때문에, 기수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs0, Qs0'(도 28 참조)의 동작을 제어하기 위한 제어신호DDC0U/D가 전원전압Vcc와 같은 하이레벨에서 접지전위Vss(GND)와 같은 로우레벨로 된다. 우수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs1, Qs1'(도 28 참조)의 동작을 제어하기 위한 제어신호DDC1U/D는 전원전압Vcc와 같은 하이레벨을 유지한다. 그것에 의해서, 우수번째의 데이타선이 접지전위Vss(GND)와 같은 전위로 되어 실드선으로서 기능한다. 그 후, 도 17에 도시된 로컬드레인선 선택신호SiDU에 의해서 각 메모리셀열MCC의 로컬드레인선LDL이 선택데이타선에 결합되고, 선택된 메모리셀의 리드데이타가 선택데이타선에 리드된다. 제어신호TR0이 선택적으로 하이레벨로 되고, 트랜스퍼MOSFET Qt0 및 Qt0'가 선택적으로 온상태로 된다.

그리고, 제어신호TR0이 선택적으로 하이레벨로 되어 있을 때, 제1 센스앰프 공급회로의 제1 제어신호VSANP10이 하이레벨로 변화한다. 한편, 제어신호TR0의 로우레벨로의 변화에 응답해서 제1 센스앰프 공급회로의 제1 제어신호VSANP20이 하이레벨로 변화한다. 그것에 의해서, 센스앰프SAn 및 SAn+2의 전원전위측의 전위는 도시된 바와 같이, 2단계로 변화하고 선택워드선의 전위가 1.7V일 때의 선택메모리셀의 데이타가 센스앰프SAn 및 SAn+2에 리드된다. 센스앰프SAn 및 SAn+2에 데이타가 리드된 후, 제어신호DDC0U/D가 동일 도면에 (A)로서 나타내는 바와 같이, 일시적으로 하이레벨로 되고, 데이타선전위가 접지전위Vss(GND)와 같은 로우레벨로 된다.

그 후, 제어신호DDC0U/D가 하이레벨로 되고, 기수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs0, Qs0'가 온상태로 된다. 한편, 제어신호DDC1U/D는 로우레벨로 되고, 우수번째의 데이타선에 마련되는 단락MOSFET로서의 트랜지스터Qs1, Qs1'가 오프상태로 된다. 그것에 의해서, 기수번째의 데이타선이 접지전위Vss(GND)와 같은 전위로 되어 실드선으로서 기능한다. 그리고, 우수데이타선을 사용한 데이타의 리드가 개시된다.

그 후, 도 17에 도시된 로컬드레인선 선택신호SiDU에 의해서 각 메모리셀열MCC의 로컬드레인선LDL이 선택데이타선에 결합되고, 선택된 메모리셀의 리드데이타가 선택데이타선에 리드된다. 제어신호TR1이 선택적으로 하이레벨로 되고, 트랜스퍼MOSFET Qt1 및 Qt1'가 선택적으로 온상태로 된다. 제어신호TR1이 선택적으로 하이레벨로 되어 있을 때, 제2센스앰프 공급회로의 제1 제어신호VSANP11이 하이레벨로 변화한다. 한편, 제어신호TR1의 로우레벨로의 변화에 응답해서 제2 센스앰프 공급회로의 제1 제어신호VSANP21이 하이레벨로 변화한다. 그것에 의해서, 센스앰프SA2n 및 SA2n+2의 전원전위측의 전위는 도시된 바와 같이 2단계로 변화하고, 선택워드선의 전위가 1.7V일 때의 선택메모리셀의 데이타가 센스앰프SA2n 및 SA2n+2에 리드된다. 센스앰프SA2n 및 SA2n+2에 데이타가 리드된 후, 제어신호DDC0U/D가 도 27에 (A)로서 나타낸 바와 같이, 일시적으로 하이레벨로 되어 데이타선전위가 접지전위Vss(GND)와 같은 로우레벨로 된다.

그 후, 센스앰프SAn, SAn+2, SA2n, SA2n+2에 유지된 데이타는 예를 들면 데이타래치회로 DTU로 전송된다.

그 후, 선택워드선의 레벨이 2.7V로 변경되고, 상기와 마찬가지로 기수데이타선을 사용한 데이타의 리드가 실행되고, 그 후 우수데이타선을 사용한 데이타의 리드가 실행된다. 그리고, 2.7V의 선택워드선의 레벨에 의해서 리드된 메모리셀의 데이타는 센스앰프SAn, SAn+2, SA2n, SA2n+2에서 예를 들면 데이타래치회로DTD로 전송된다.

그리고 다음에, 선택워드선의 레벨이 3.5V로 변경되고, 상기와 마찬가지로 기수데이타선을 사용한 데이타의 리드가 실행되고, 그 후 우수데이타선을 사용한 데이타의 리드가 실행된다. 그리고, 3.5V의 선택워드선의 레벨에 의해서 리드된 메모리셀의 데이타는 센스앰프SAn, SAn+2, SA2n, SA2n+2에 유지된다.

그 후, 데이타의 역변환이 이루어지고 플래시메모리의 외부의 예를 들면 마이크로프로세서로 공급된다.

이와 같은 다진플래시메모리에 있어서는 0, 1, 10 및 11으로 이루어지는 2비트의 데이타중 1개의 데이타를 1개의 메모리셀에 기억시킨다. 그 때문에, 각 데이타에 대응하는 라이트임계값의 레벨이 미세하게 제어된다. 상기 다진형 플래시메모리는 0 내지 1과 같은 1비트의 데이타를 1개의 메모리셀에 기억시키는 플래시메모리에 비해, 각 데이타를 기억시키기 위해 설정된 각 임계값의 차는 좁으므로, 각 메모리셀에 기억된 데이타의 리드시에 있어서 노이즈에 대해서 민감하다. 본 발명에 있어서는 센스앰프의 전원전압이 2단계로 변경되므로, 데이타선의 전위변화가 제한되고, 상기와 마찬가지로 노이즈성분의 발생을 억제할 수 있다. 따라서, 다진플래시메모리와 같이 각 데이타를 기억시키기 위해 설정된 각 임계값의 차가 좁게 되어도 정확한 데이타의 리드가 가능하게 된다.

도 21에는 데이타라이트시에 있어서의 메모리어레이내의 각 신호의 변화를 도시한다. 라이트시에는 우선 선택워드선이 -10V와 같은 전위로 됨과 동시에, 센스앰프SA에 동작전압SLP, SLN으로서 Vcc(5V)와 Vss가 공급되고 활성화되어 입출력단자에 공급되는 라이트데이타에 따른 데이타가 유지되고, 제어신호PCU에 의해서 프리차지MOSFET Qp1이 온되어 그 때의 센스앰프SA의 유지데이타에 따라 데이타선DL이 1.5V 또는 0V로 프리차지된다(타이밍t1).

다음에, 프리차지MOSFET Qp1이 오프되고, 대신에 데이타전송MOSFET Qt1이 4.2V의 전압의 제어신호TR에 의해서 온되어 데이타선이 센스앰프에 접속된다(타이밍t2). 이 때, 센스앰프SA에는 동작전압SLP로서 Vcc(5V)가 공급되어 있으므로, 1.5V였던 데이타선은 4.2V의 제어신호TR보다 그의 임계값전압Vth분 만큼 낮은 전압으로 상승한다.

그 후, 데이타전송MOSFET Qt1의 게이트제어신호TR은 6.4V와 같은 전압으로 상승되고, 센스앰프SA의 동작전압SLP는 4.2V와 같은 전압으로 강하된다(타이밍t3). 이것에 의해서, 프리차지된 데이타선의 전위는 4.2V로 된다. 그리고, 제어신호SiDU가 하이레벨로 변화되어 선택스위치MOSFET Qs1이 온되는 것에 의해서, 데이타선DL의 전위가 로컬드레인선LDL에 전달되고 그것이 선택되어 있는 메모리셀의 드레인에 인가되어 플로팅게이트로부터의 전하의 인출 즉 데이타1의 라이트가 실행된다(타이밍t4). 또한, 그 동안에 메모리셀의 소오스측의 선택스위치MOSFET Qs2는 제어신호SiSU에 의해 연속해서 계속 오프로 되고, 선택메모리셀의 소오스는 오픈상태인 채 라이트가 실행된다.

도 22에는 상기 메모리어레이(10), 데이타변환회로(20)과 제어회로 및 메모리주변회로를 동일 반도체칩상에 구비한 다진플래시메모리의 전체의 구성예가 도시되어 있다.

이 실시예의 플래시메모리는 특히 제한되지 않지만, 외부의 CPU 등에서 부가되는 커맨드를 디코드하는 커맨드디코더(31)과 상기 커맨드디코더(31)의 디코드결과에 따라서 상기 커맨드에 대응한 처리를 실행하도록 메모리내부의 각 회로에 대한 제어신호를 순차 형성해서 출력하는 제어회로(시퀀서)(32)를 구비하고 있고, 커맨드가 부가되면 그것을 해독해서 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어회로(32)는 예를 들면 마이크로프로그램방식의 CPU의 제어부와 마찬가지로, 커맨드(명령)을 실행하는 데에 필요한 일련의 마이크로명령군이 저장된 ROM(Read Only Memory)으로 이루어지고, 커맨드디코더(31)이 커맨드에 대응한 마이크로명령군의 선두어드레스를 생성해서 제어회로(32)에 부가하는 것에 의해, 마이크로프로그램이 기동되도록 구성되어 있다.

도 22에 있어서, 도 16과 동일 부호가 붙여져 있는 회로부분은 동일 기능을 갖는 회로이다. 즉, (10)은 2개의 메모리매트MAT(U), MAT(D)로 구성된 메모리어레이, (20)은 외부에서 입력된 라이트데이타를 2비트마다 4진데이타로 변환하는 데이타변환회로, (11)은 변환된 라이트데이타나 리드데이타를 유지하는 센스앰프열, (12a), (12b)는 데이타래치열이다.

메모리어레이(10)에는 각 메모리매트MAT(U), MAT(D)에 대응해서 각각 X계의 어드레스디코더(13a), (13b)와 상기 디코더(13a), (13b)의 디코드결과에 따라서 각 메모리매트내의 1개의 워드선WL을 선택레벨로 구동하는 워드드라이브회로(14a), (14b)가 마련되어 있다. 특히 제한되지 않지만, 이 실시예의 메모리어레이(10)에서는 상기 워드드라이브회로가 각 메모리매트의 양측 및 중앙에 배치되어 있다. 도 16이나 도 17에는 도시되어 있지 않지만, Y계 어드레스디코더 및 이 디코더에 의해서 선택적으로 온, 오프되어 데이타변환회로(20)으로부터의 데이타를 대응하는 센스앰프로 전송시키는 컬럼스위치는 센스앰프열(11)과 일체적으로 구성되어 있다. 도 22에는 이 Y계 어드레스디코더와 컬럼스위치 및 센스앰프회로가 1개의 기능블럭Y-DEC SLT로 나타내고 있다.

이 실시예의 다진플래시메모리에는 상기 각 회로 이외에 라이트시나 소거시에 센스앰프열(11)의 데이타에 따라서 라이트 또는 소거가 종료했는지의 여부를 판정해서 상기 제어회로(32)에 알리고, 라이트시퀀스 또는 소거시퀀스를 종료시키는 라이트/소거판정회로(33)이나 내부의 동작에 필요한 타이밍클럭을 형성해서 메모리내의 각 회로에 공급하는 클럭발생회로(34), 메모리내부의 상태를 반영함과 동시에 외부에 대해서 외부에서 액세스가 가능한지의 여부를 나타내는 레디/비지신호 R/B의 신호를 형성해서 출력하거나 내부회로를 테스트하는 기능을 구비한 스테이터스 테스트계회로(35), 메모리어레이(10)에서 리드된 신호를 증폭하는 메인앰프회로(M.A.)(36), 전원계회로(37), 외부에서 입력되는 어드레스신호나 라이트데이타신호 및 커맨드를 페치해서 내부의 소정 회로에 공급함과 동시에 리드데이타신호를 외부로 출력하기 위한 입출력버퍼회로(38), 외부에서 입력되는 제어신호를 페치해서 제어회로(32), 그 밖의 내부의 소정 회로에 공급하거나 상기 입출력버퍼회로(38)을 제어하는 제어신호입력버퍼 입출력제어회로(39), 어드레스제어계회로(40), 메모리어레이내에 불량비트가 있었던 경우에 예비메모리행과 치환하기 위한 용장회로(41) 등이 마련되어 있다.

이 실시예의 플래시메모리는 어드레스신호와 라이트데이타신호 및 커맨드입력에 의해 외부단자(핀)I/O를 공용하고 있다. 그 때문에, 입출력버퍼회로(38)은 상기 제어신호입력버퍼 입출력제어회로(39)로부터의 제어신호에 따라서 이들 입력신호를 구별해서 페치하여 소정의 내부회로에 공급한다. 또, 상기 전원계회로(37)은 기판전위 등의 기준으로 되는 전압을 발생하는 기준전원발생회로나 외부에서 공급되는 전원전압Vcc에 따라서 라이트전압, 소거전압, 리드전압, 검증전압 등 칩내부에서 필요로 되는 전압을 발생하는 차지펌프 등으로 이루어지는 내부전원발생회로, 메모리의 동작상태에 따라 이들 전압중에서 원하는 전압을 선택해서 메모리어레이(10)에 공급하는 전원전환회로, 이들 회로를 제어하는 전원제어회로 등으로 이루어진다.

상기 어드레스제어계회로(40)은 외부에서 입력되는 어드레스신호를 페치해서 카운트업하는 어드레스카운터ACNT나 데이타전송시에 Y어드레스를 자동적으로 갱신하거나 데이타소거시 등에 자동적으로 X어드레스를 발생하는 어드레스생성기AGEN, 입력어드레스와 불량어드레스를 비교해서 어드레스가 일치했을 때 선택메모리의 행 또는 열을 전환하는 구제계회로 등으로 이루어진다.

외부의 CPU 등에서 이 실시예의 플래시메모리에 입력되는 제어신호로서는 예를 들면 리세트신호RES나 칩선택신호CE, 라이트제어신호WE, 출력제어신호OE, 커맨드 또는 데이타입력인지 어드레스입력인지를 나타내기 위한 커맨드인에이블신호CDE, 시스템클럭SC 등이 있다.

또한, 상기 실시예의 다진플래시메모리를 제어하는 외부의 장치로서는 어드레스생성기능과 커맨드생성기능을 구비하고 있으면 좋으므로, 범용마이크로컴퓨터LSI를 사용할 수 있다.

도 23에는 상기 플래시메모리를 기억장치로서 사용한 시스템의 구성예가 도시되어 있다. 이러한 시스템은 전원을 오프해도 플래시메모리내에 데이타가 유지되므로, 예를 들면 PC카드와 같은 휴대용 외부기억장치나 휴대용 전자기기의 제어시스템 등에 적합하다.

도 23에 있어서, (100)은 플래시메모리, (110)은 주로 플래시메모리(100)의 데이타리드나 데이타라이트, 데이타소거 등의 제어를 실행하는 반도체데이타처리장치로서의 원칩마이크로컴퓨터, (120)은 플래시메모리의 데이타라이트시에 에러정정부호를 생성하거나 데이타리드시에 리드데이타를 체크해서 에러를 정정하는 ECC(에러정정코드)회로, (130)은 EEPROM 등으로 이루어지고 플래시메모리(110)의 데이타리라이트회수를 테이블형식으로 기억하는 관리테이블메모리, (140)은 표준버스(150)을 거쳐서 도면 외의 마이크로프로세서에서 공급되는 라이트데이타를 일시 축적하기 위한 라이트버퍼, (160)은 상기 원칩마이크로컴퓨터(110)과 메모리(100), (130), ECC회로(120) 사이를 접속하는 로컬버스, (170)은 상기 로컬버스(160)과 상기 표준버스(150) 사이의 신호의 인터페이스를 실행하는 버스인터페이스회로이다. 휴대용 외부기억장치에서는 상기 각 회로는 플라스틱카드와 같은 1장의 기판에 마련된다. 또, 휴대용 전자기기에서는 상기 각 회로는 프린트배선기판과 같은 1장의 기판에 마련되고, 액정표시패널 등과 함께 도시하지 않은 본체케이스에 조립된다.

이상 설명한 바와 같이, 상기 실시예에 있어서는 데이타선의 전위를 증폭하는 센스앰프와 데이타선 사이에 마련된 스위치소자의 동작타이밍을 제어하고, 데이타선의 전위를 센스앰프로 전달하고나서 상기 스위치소자를 오프상태로 시킨 후에 센스앰프에 동작전압을 공급해서 증폭동작을 시킨다. 데이타선의 전위는 센스앰프의 증폭동작에 의해서 상승되지 않게 되고, 2층째 금속층으로 이루어지는 데이타선과 1층째 내지 3층째 금속층으로 이루어지는 신호선 사이에 기생하는 기생용량을 거쳐서 인접한 데이타선의 인접 데이타선으로 노이즈는 적어진다. 그 결과, 데이타의 오리드를 방지할 수 있다는 효과가 있다.

또, 데이타선의 전위를 증폭하는 센스앰프에 대해서 전원전압을 선택적으로 공급하는 수단을 마련하고, 그의 제어전압을 낮추어 센스앰프의 동작전압을 저감시킨다. 그 때문에, 센스앰프에 의한 데이타선의 전위변화가 지연되고, 그것에 의해서 2층째 금속층으로 이루어지는 데이타선과 1층째 내지 3층째 금속층으로 이루어지는 신호선 사이에 기생하는 기생용량을 거쳐서 인접한 데이타선의 인접 데이타선으로 전달되는 노이즈는 적어진다. 그 결과, 데이타의 오리드를 방지할 수 있다는 효과가 있다.

또, 데이타선의 전위를 증폭하는 센스앰프에 대해서 전원전압을 선택적으로 공급하는 전원공급수단을 여러개 마련해서 이들 전원공급수단을 시간을 달리 해서 기동시키도록 하였으므로, 센스앰프의 동작전류가 단계적으로 증대되어 데이타선의 레벨의 급격한 변화가 회피된다. 그것에 의해서, 2층째 금속층으로 이루어지는 데이타선과 1층째 내지 3층째 금속층으로 이루어지는 신호선 사이에 기생하는 기생용량을 거쳐서 인접한 데이타선의 인접 데이타선으로 전달되는 노이즈가 적어진다. 그 결과, 데이타의 오리드를 방지할 수 있다는 효과가 있다. 또한, 상기 실시예에 있어서는 선택된 메모리셀의 임계값이 선택워드선의 전위보다 높은 경우, 선택메모리매트측의 선택데이타선의 전위가 1V와 같은 낮은 프리차지레벨에서 5V와 같은 전원전위로 변화하고, 비선택메모리매트측의 선택데이타선의 전위는 0.5V와 같은 낮은 프리차지전위에서 0V와 같은 접지전위로 변화한다. 따라서, 선택메모리매트측의 선택데이타선의 전위변화값은 비선택메모리매트측의 선택데이타선의 그것 보다 크므로, 전원전압Vcc를 센스앰프로 선택적으로 공급하는 전원공급수단을 여러개 마련하는 것이 적절하다. 접지전위GND를 센스앰프로 선택적으로 공급하는 전원공급수단을 여러개 마련하는 것은 그다지 의미는 없다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 각 메모리셀에 대한 라이트방식도 실시예와 같이, 일단 소거를 실행해서 임계값을 높게 한 후 라이트펄스에 의해 임계값을 낮추는 방식에 한정되지 않고, 라이트펄스에 의해 임계값을 높게 하는 방식 등이라도 좋다. 또, 실시예에서는 데이타1을 유지하는 센스앰프회로에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키고 있지만, 데이타0을 유지하는 센스앰프회로에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키도록 해도 좋다.

또, 상기 실시예에서는 메모리어레이를 2개의 매트에 의해 구성한 경우에 대해서 설명하였지만, 본 발명은 그것에 한정되지 않고 우수개의 매트로 분할한 경우는 물론 1개의 매트로 구성되어 있는 경우에도 적용할 수 있다. 이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 플래시메모리에 적용한 경우에 대해서 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라 다이나믹형RAM 등 반도체기억장치에 일반적으로 널리 이용할 수 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 본 발명은 데이타선에 기생하는 기생용량을 거친 데이타선간 노이즈의 발생을 방지해서 오리드를 없앨 수 있는 반도체기억장치를 실현할 수 있다.

Claims

여러개의 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이에서 원하는 메모리셀의 데이타를 리드하는 데이타리드방법으로서,

상기 차동형 증폭회로와 이것에 대응된 데이타선 사이에 각각 스위치를 마련하고, 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 스위치를 온시켜 데이타선의 전위를 차동형 증폭회로로 전달한 후, 상기 스위치를 오프시키고 그 후 상기 차동형 증폭회로에 동작전압을 공급해서 증폭동작을 시키도록 한 것을 특징으로 하는 반도체기억장치의 데이타리드방법.
여러개의 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이에서 원하는 메모리셀의 데이타를 리드하는 데이타리드방법으로서,

상기 차동형 증폭회로에 동작전압을 선택적으로 공급할 수 있는 전압공급수단을 마련하고, 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 전압공급수단을 제어해서 상기 차동형 증폭회로에 의한 데이타선의 전위변화가 다른 데이타선에 소정 이상의 노이즈를 부가하지 않을 정도의 동작전압을 상기 차동형 증폭회로로 공급해서 증폭동작을 시키도록 한 것을 특징으로 하는 반도체기억장치의 데이타리드방법.
여러개의 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이에서 원하는 메모리셀의 데이타를 리드하는 데이타리드방법으로서,

상기 차동형 증폭회로에 동작전압을 선택적으로 공급할 수 있는 전압공급회로에 여러개의 출력트랜지스터를 마련하고, 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 여러개의 출력트랜지스터를 순번으로 기동시켜 상기 차동형 증폭회로에 대해서 순차 증가하는 동작전압을 공급해서 단계적인 증폭동작을 시키도록 한 것을 특징으로 하는 반도체기억장치의 데이타리드방법.
여러개의 불휘발성 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이를 구비하고, 상기 메모리셀의 임계값을 라이트데이타에 따라 설정하도록 구성된 불휘발성 반도체기억장치로서,

상기 차동형 증폭회로와 이것에 대응된 데이타선 사이에 각각 스위치가 마련되어 있음과 동시에, 상기 메모리어레이의 외측에는 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 스위치를 온시켜 데이타선의 전위를 차동형 증폭회로로 전달한 후, 상기 스위치를 오프시키고 그 후 상기 차동형 증폭회로에 동작전압을 공급해서 증폭동작을 시키는 제어신호를 형성하는 제어신호형성회로가 마련되어 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
여러개의 불휘발성 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이를 구비하고, 상기 메모리셀의 임계값을 라이트데이타에 따라 설정하도록 구성된 불휘발성 반도체기억장치로서,

상기 메모리어레이의 외측에는 상기 차동형 증폭회로에 동작전압을 선택적으로 공급할 수 있는 전압공급수단 및 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 전압공급수단을 제어해서 상기 차동형 증폭회로에 의한 데이타선의 전위변화가 다른 데이타선에 소정 이상의 노이즈를 부가하지 않을 정도의 동작전압을 상기 차동형 증폭회로에 공급해서 증폭동작을 시키는 제어신호를 형성하는 제어신호형성회로가 마련되어 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
여러개의 불휘발성 메모리셀, 이들 메모리셀을 선택하기 위한 여러개의 워드선, 선택된 메모리셀의 상태에 대응한 전위가 발생하는 여러개의 데이타선 및 각 데이타선의 전위를 증폭하는 차동형 증폭회로를 포함하는 메모리어레이를 구비하고, 상기 메모리셀의 임계값을 라이트데이타에 따라 설정하도록 구성된 불휘발성 반도체기억장치로서,

상기 차동형 증폭회로에 동작전압을 선택적으로 공급할 수 있는 여러개의 출력트랜지스터를 구비하는 전압공급수단 및 상기 워드선에 의해 메모리셀을 선택하고 나서 상기 여러개의 출력트랜지스터를 순번으로 기동시키고 상기 차동형 증폭회로에 대해 순차 증가하는 동작전압을 공급해서 단계적인 증폭동작을 시키는 제어신호를 형성하는 제어신호형성회로가 마련되어 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제4항∼제6항중의 어느 한 항에 있어서,

상기 제어신호형성회로는 각 데이타선에 대응된 상기 차동형 증폭회로에 1개 걸러 교대로 동작전압을 공급하고 증폭동작시키는 제어신호를 형성하여 출력하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
제5항∼제7항중의 어느 한 항에 있어서,

상기 여러개의 메모리셀이 각각 임계값을 가변의 MOSFET로 구성되고, 이들 MOSFET의 공통소오스에 정전위를 공급하는 도전층이 상기 MOSFET의 게이트를 구성하는 도전층과 상기 데이타선을 구성하는 도전층 사이에 각각 절연막을 거쳐서 마련되고, 상기 데이타선을 구성하는 도전층상에는 절연막을 거쳐서 상기 제어신호를 공급하는 신호선을 구성하는 도전층이 마련되는 것을 특징으로 하는 불휘발성 반도체기억장치.
특허청구범위 제5항∼제8항에 기재된 불휘발성 반도체기억장치 및 버스를 거쳐서 상기 불휘발성 반도체기억장치에 접속되어 데이타의 리드와 라이트를 실행하는 반도체데이타처리장치가 1개의 기판에 탑재되어 이루어지는 것을 특징으로 하는 데이타기억장치.
반도체기판,

상기 반도체기판에 형성되고 컨트롤게이트와 플로팅게이트를 각각 구비하는 여러개의 메모리셀,

상기 여러개의 메모리셀의 컨트롤게이트에 결합된 여러개의 워드선,

여러개의 기수데이타선과 여러개의 우수데이타선을 구비하고 소정의 방향으로 연장하는 제1 금속배선층에 의해서 형성된 여러개의 데이타선,

상기 반도체기판에 형성되고 상기 여러개의 메모리셀과 상기 여러개의 데이타선을 선택적으로 결합하는 선택트랜지스터,

상기 선택트랜지스터를 제어하기 위한 제어신호(SiDU/D)가 공급되고, 상기 소정의 방향과 직교하는 방향으로 연장하고, 상기 제1 금속배선층과 다른 층의 제2 금속배선층에 의해서 형성된 제어신호선,

상기 여러개의 기수데이타의 각각에 결합된 여러개의 기수센스앰프와 상기 여러개의 우수데이타의 각각에 결합된 여러개의 우수센스앰프를 구비하는 여러개의 센스앰프,

상기 여러개의 기수센스앰프가 활성화되고 또한 상기 여러개의 우수센스앰프가 비활성화될 때 상기 여러개의 우수데이타선을 소정의 전위로 설정하고, 상기 여러개의 우수센스앰프가 활성화되고 또한 상기 여러개의 기수센스앰프가 비활성화될 때 상기 여러개의 기수데이타선을 소정의 전위로 설정하는 여러개의 트랜지스터(Qd2, Qs0, Qs0', Qs1, Qs1'),

상기 기수센스앰프로 그의 동작전압을 선택적으로 공급하는 제1 전원공급회로 및

상기 우수센스앰프로 그의 동작전압을 선택적으로 공급하는 제2 전원공급회로를 포함하고,

상기 제1 전원공급회로는 상기 기수센스앰프에 그의 소오스-드레인경로가 결합된 제1 및 제2 출력트랜지스터를 구비하고, 상기 제1 출력트랜지스터가 동작상태로 된 후 상기 제2 트랜지스터가 선택적으로 동작상태로 되고,

상기 제2 전원공급회로는 상기 우수센스앰프에 그의 소오스-드레인경로가 결합된 제3 및 제4 출력트랜지스터를 구비하고, 상기 제2 출력트랜지스터가 동작상태로 된 후 상기 제4 트랜지스터가 선택적으로 동작상태로 되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체기억장치.
제10항에 있어서,

상기 제1 및 제2 출력트랜지스터의 각각은 절연게이트형 전계효과트랜지스터로이고, 상기 제1 출력트랜지스터의 게이트폭은 상기 제2 출력트랜지스터의 그것 보다 넓고,

상기 제3 및 제4 출력트랜지스터의 각각은 절연게이트형 전계효과트랜지스터이고, 상기 제3 출력트랜지스터의 게이트폭은 상기 제4 출력트랜지스터의 그것 보다 넓은 것을 특징으로 하는 일괄소거형 불휘발성 반도체기억장치.
제11항에 있어서,

상기 기수데이타선을 상기 기수센스앰프에 선택적으로 결합하는 여러개의 제1 전송트랜지스터(Qt0, Qt0')와

상기 우수데이타선을 상기 우수센스앰프에 선택적으로 결합하는 여러개의 제2 전송트랜지스터(Qt1, Qt1')를 더 포함하고,

상기 여러개의 제1 전송트랜지스터는 상기 제1 출력트랜지스터가 온상태로 되기 전에 온상태로 되고, 상기 제2 출력트랜지스터가 온상태로 될 때 오프상태로 되고,

상기 여러개의 제2 전송트랜지스터는 상기 제3 출력트랜지스터가 온상태로 되기 전에 온상태로 되고, 상기 제4 출력트랜지스터가 온상태로 될 때 오프상태로 되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체기억장치.
제12항에 있어서,

상기 여러개의 메모리셀의 각각은 4개의 임계값중 1개의 임계값을 갖도록 데이타가 라이트되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체기억장치.