JP2003229437A

JP2003229437A - 半導体装置

Info

Publication number: JP2003229437A
Application number: JP2003024390A
Authority: JP
Inventors: Setsuo Nakajima; 節男中嶋; Hisashi Otani; 久大谷; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-16
Filing date: 2003-01-31
Publication date: 2003-08-15
Anticipated expiration: 2019-11-16
Also published as: JP4583716B2

Abstract

(57)【要約】【課題】オフ電流値の十分に低いスイッチング用ＴＦＴ
と、ホットキャリア注入に強い電流制御用ＴＦＴとを有
する半導体装置を提供する。【解決手段】一つの画素に、二つのｎチャネル型薄膜ト
ランジスタを有する半導体装置において、前記ｎチャネ
ル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に
接して形成された第１の導電層と、前記第１の導電層と
前記ゲート絶縁膜とに接して形成された第２の導電層と
を有し、前記ｎチャネル型薄膜トランジスタの半導体層
は、チャネル形成領域と、前記チャネル形成領域に接し
て形成された一導電型の第１の不純物領域と、前記第１
の不純物領域に接して形成された一導電型の第２の不純
物領域とを有し、前記第１の不純物領域の一部は、前記
第２の導電層の前記ゲート絶縁膜に接する領域と重なっ
ていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタで構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
装置に代表される電気光学装置および電気光学装置を搭
載した電子機器の構成に関する。なお、本願明細書にお
いて半導体装置とは、半導体特性を利用することで機能
する装置全般を指し、上記電気光学装置およびその電気
光学装置を搭載した電子機器を範疇に含んでいる。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴと記
す）は透明ガラス基板上に作製することができるので、
アクティブマトリクス型液晶表示装置への応用開発が積
極的に進められてきた。結晶構造を有する半導体層で形
成したＴＦＴ（以下、結晶質ＴＦＴと記す）は高移動度
が得られるので、同一基板上に機能回路を集積させて高
精細な画像表示を実現することが可能になった。

【０００３】本願明細書において、前記結晶構造を有す
る半導体膜とは、単結晶半導体、多結晶半導体、微結晶
半導体を含み、さらに、特開平７−１３０６５２号公
報、特開平８−７８３２９号公報、特開平１０−１３５
４６８号公報、または特開平１０−１３５４６９号公報
で開示された半導体を含んでいる。

【０００４】アクティブマトリクス型液晶表示装置を構
成するためには、画素部だけでも１００〜２００万個の
結晶質ＴＦＴが必要であり、さらに周辺に設けられる機
能回路を付加するとそれ以上の数の結晶質ＴＦＴが必要
であった。そして、液晶表示装置を安定に動作させるた
めには、個々の結晶質ＴＦＴＦの信頼性を確保しておく
必要があった。

【０００５】ＴＦＴなどの電界効果トランジスタの特性
は、ドレイン電流とドレイン電圧が比例して増加する線
形領域と、ドレイン電圧が増加してもドレイン電流が飽
和する飽和領域と、ドレイン電圧を印加しても理想的に
は電流が流れない遮断領域とに分けて考えることができ
る。本明細書では、線形領域と飽和領域をＴＦＴのオン
領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜
上、オン領域のドレイン電流をオン電流と呼びオフ領域
の電流をオフ電流と呼ぶ。

【０００６】アクティブマトリクス型液晶表示装置の画
素部はｎチャネル型ＴＦＴ（以下、画素ＴＦＴと記す）
で構成されていて、振幅１５〜２０Ｖ程度のゲート電圧
が印加されるので、オン領域とオフ領域の両方の特性を
満足する必要があった。一方、画素部を駆動するために
設けられる周辺回路はＣＭＯＳ回路を基本として構成さ
れ、主にオン領域の特性が重要であった。しかし、結晶
質ＴＦＴはオフ電流が上がりやすいという問題点があっ
た。また、結晶質ＴＦＴを長期間駆動させると移動度や
オン電流の低下、オフ電流の増加といった劣化現象がし
ばしば観測された。この原因の一つは、ドレイン近傍の
高電界が原因で発生するホットキャリア注入現象にある
と考えられた。

【０００７】ＭＯＳトランジスタの分野では、オフ電流
を下げ、さらにドレイン近傍の高電界を緩和する方法と
して、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はソース領域とドレ
イン領域の内側、すなわちチャネル形成領域側に低濃度
の不純物領域を設けたものであり、この低濃度不純物領
域をＬＤＤ領域と呼んでいる。

【０００８】同様に結晶質ＴＦＴでもＬＤＤ構造を形成
することは知られていた。例えば、ゲート電極をマスク
として、第１の不純物添加の工程によりＬＤＤ領域とな
る低濃度不純物領域を形成しておき、その後異方性エッ
チングの技術を利用してゲート電極の両側にサイドウオ
ールを形成し、ゲート電極とサイドウオールをマスクと
して第２の不純物添加の工程によりソース領域とドレイ
ン領域となる高濃度不純物領域を形成することができ
た。

【０００９】しかし、ＬＤＤ構造は通常の構造のＴＦＴ
と比べて、オフ電流を下げることができても、構造的に
直列抵抗成分が増えてしまうため、結果としてＴＦＴの
オン電流も低下させてしまう欠点があった。また、オン
電流の劣化を完全に防ぐことはできなかった。この欠点
を補う方法として、ＬＤＤ領域をゲート絶縁膜を介して
ゲート電極とオーバーラップさせる構造が知られてい
る。この構造を形成する方法は幾つかあるが、例えば、
ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴ
ＩＤ（Large-tilt-angle implanted drain）として知
られている。このような構造とすることで、ドレイン近
傍の高電界を緩和してホットキャリアに対する耐性を高
め、同時にオン電流の低下を防ぐことができた。

【００１０】また、結晶質ＴＦＴにおいても、ソース領
域とドレイン領域とチャネル形成領域のみから形成され
た単純な構成の結晶質ＴＦＴに比べ、ＬＤＤ構造を設け
ることによりホットキャリアに対する耐性が向上し、さ
らにＧＯＬＤ構造を採用するときわめて優れた効果が得
られることが確認されていた。この事実は、「"A Nove
l Self-aligned Gate-overlapped LDD Poly-Si TF
T with High Reliability and Performance", Mu
tsuko Hatano,Hajime Akimoto and Takeshi Saka
i, IEDM97-523」に述べられている。

【００１１】

【発明が解決しようとする課題】結晶質ＴＦＴにおい
て、ホットキャリア注入現象を抑止するためにＬＤＤ構
造を形成することは有効な手段であった。さらにＧＯＬ
Ｄ構造にすると、ＬＤＤ構造で見られたオン電流の低下
を防ぐことができた。そして、信頼性の面からも良好な
結果が得られた。

【００１２】しかし、ＧＯＬＤ構造はオン電流の劣化を
防ぐことができるが、特に画素ＴＦＴのように、オフ特
性で高いゲート電圧が印加されるとき、オフ電流が増加
してしまう欠点があった。画素ＴＦＴでオフ電流が増加
すると、消費電力が増えたり、画像表示に異常が現れた
りする不都合が生じた。これはオフ領域の特性で、ゲー
ト電極とオーバーラップさせて形成されたＬＤＤ領域に
反転層が形成されるためであると考えられた。

【００１３】以上のように、結晶質ＴＦＴで高い信頼性
を達成するためには素子の構造面からの検討が必要であ
った。そのために、ＧＯＬＤ構造を形成することが望ま
しかった。しかし、従来の方法では、自己整合的にＬＤ
Ｄ領域を形成することができるが、サイドウオール膜を
異方性エッチングで形成する工程は、液晶表示装置のよ
うに大面積のガラス基板を処理するには不向きであり、
サイドウオールの幅でＬＤＤ領域の長さが決まるので、
素子寸法の設計上の自由度もきわめて限定されるもので
あった。

【００１４】また画素ＴＦＴのように、オン領域とオフ
領域の両方の特性が重視され、その信頼性を満足させ、
オフ電流の増加もなくそうとすると、従来のＧＯＬＤ構
造のままでは不十分であった。

【００１５】本発明は、従来技術よりも簡便な方法で、
ゲート電極とＬＤＤ領域とをオーバーラップさせた構造
の結晶質ＴＦＴとその作製技術を提供することを第１の
目的としている。また、ＧＯＬＤ構造ではオフ特性で高
いゲート電圧が印加されたとき、オフ電流が増加してし
まう問題点があった。そのため本発明は、オフ電流の増
加を防止できる構造とその作製方法を提供することを第
２の目的としている。

【００１６】さらに本発明は、液晶表示装置の画素部
と、その周辺に設けられるＣＭＯＳ回路を基本とした駆
動回路とその作製方法において、少なくともｎチャネル
型ＴＦＴのＬＤＤ領域がゲート電極とオーバーラップし
ている構造として、かつ、オフ電流の増加を防止できる
構造とその作製方法を提供することを第３の目的として
いる。

【００１７】

【課題を解決するための手段】図１７は、これまでの知
見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−
Ｉｄ（ゲート電圧―ドレイン電流）特性を模式的に示し
たものである。図１７（Ａ−１）は、半導体層がチャネ
ル形成領域と、ソース領域と、ドレイン領域とから成る
最も単純なＴＦＴの構造である。同図（Ｂ−１）の特性
は、＋Ｖｇ側はＴＦＴのオン領域であり、−Ｖｇ側はオ
フ領域である。そして、実線は初期特性を示し、破線は
バイアスストレスを印加した後の特性を示している。こ
の構造ではオン電流とオフ電流共に高く、また、バイア
スストレスによる劣化も大きく、画素ＴＦＴなどにこの
構造は使用できなかった。

【００１８】図１７（Ａ−２）は、（Ａ−１）にＬＤＤ
領域となる低濃度不純物領域が設けられた構造であり、
ゲート電極とオーバーラップしないＬＤＤ構造である。
このとき（Ｂ−２）に示すように、オフ電流をある程度
抑えることができるが、オン電流の劣化を防ぐことはで
きなかった。また、図１７（Ａ−３）は、ＬＤＤ領域が
ゲート電極と完全にオーバーラップした構造で、ＧＯＬ
Ｄ構造とも呼ばれるものである。このとき（Ｂ−３）に
示すように、オン電流の劣化を抑えることはできるが、
ＬＤＤ構造よりもオフ電流が増加してしまう欠点があっ
た。

【００１９】従って、図１７（Ａ−１）、（Ａ−２）、
（Ａ−３）に示す構造では、画素部に必要なオン領域の
特性とオフ領域の特性を、信頼性の問題を含めて同時に
満足させることはできなかった。しかし、図１７（Ａ−
４）の構造とすることで、オン電流の劣化を防ぎ、オフ
電流の増加を抑えることができることがわかった。これ
は、ＬＤＤ領域をゲート電極とオーバーラップする領域
と、しない領域の２つの領域に分けることで、達成でき
るものであった。ゲート電極とオーバーラップしたＬＤ
Ｄ領域でホットキャリア注入現象を抑止して、かつ、ゲ
ート電極とオーバーラップしないＬＤＤ領域でオフ電流
の増加を防ぐ効果を兼ね備えたものであった。

【００２０】本発明は、ＬＤＤ領域がゲート電極とオー
バーラップした構造を得るためにゲート電極を複数の層
から形成し、ゲート電極の第１の導電層を形成する工程
と、ゲート電極の第２の導電層を形成する工程とを有
し、前記第１の導電層を形成する工程の後で１回目の不
純物元素を添加する工程を行い、ＬＤＤ領域となる第１
の不純物領域を形成し、前記第２の導電層を形成する工
程の後で２回目の不純物元素を添加する工程を行い、ソ
ース領域とドレイン領域となる第２の不純物領域を形成
する工程を行うものである。そして、第２の導電層の一
部を除去させて、ＬＤＤ領域が第２の導電層とオーバー
ラップしない領域が設けられたＴＦＴを形成するもので
ある。

【００２１】従って、本願明細書で開示する発明の構成
は、各画素にｎチャネル型薄膜トランジスタが設けられ
た画素部を有する半導体装置において、前記ｎチャネル
型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接
して形成された第１の導電層と、前記第１の導電層と前
記ゲート絶縁膜とに接して形成された第２の導電層とを
有し、前記ｎチャネル型薄膜トランジスタの半導体層
は、チャネル形成領域と、該チャネル形成領域に接して
形成された一導電型の第１の不純物領域と、該第１の不
純物領域に接して形成された一導電型の第２の不純物領
域とを有し、前記第１の不純物領域の一部は、前記第２
の導電層の前記ゲート絶縁膜に接する領域と重なって設
けられていることを特徴としている。

【００２２】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタとｐチャネル型薄膜トランジスタとで形
成されたＣＭＯＳ回路を含む半導体装置において、前記
ｎチャネル型薄膜トランジスタのゲート電極は、ゲート
絶縁膜に接して形成された第１の導電層と、前記第１の
導電層と前記ゲート絶縁膜とに接して形成された第２の
導電層とを有し、前記ｎチャネル型薄膜トランジスタの
半導体層は、チャネル形成領域と、該チャネル形成領域
に接して形成された一導電型の第１の不純物領域と、該
第１の不純物領域に接して形成された一導電型の第２の
不純物領域とを有し、前記第１の不純物領域の一部は、
前記第２の導電層の前記ゲート絶縁膜に接する領域と重
なって設けられていることを特徴としている。

【００２３】また、他の発明の構成は、各画素にｎチャ
ネル型薄膜トランジスタが設けられた画素部と、ｎチャ
ネル型薄膜トランジスタとｐチャネル型薄膜トランジス
タとで形成されたＣＭＯＳ回路を含む半導体装置におい
て、前記ｎチャネル型薄膜トランジスタのゲート電極
は、ゲート絶縁膜に接して形成された第１の導電層と、
前記第１の導電層と前記ゲート絶縁膜とに接して形成さ
れた第２の導電層とを有し、前記ｎチャネル型薄膜トラ
ンジスタの半導体層は、チャネル形成領域と、該チャネ
ル形成領域に接して形成された一導電型の第１の不純物
領域と、該第１の不純物領域に接して形成された一導電
型の第２の不純物領域とを有し、前記第１の不純物領域
の一部は、前記第２の導電層の前記ゲート絶縁膜に接す
る領域と重なって設けられていることを特徴としてい
る。

【００２４】上記発明の構成において、前記第１の不純
物領域は、ＬＤＤ領域を形成し、前記第２の不純物領域
は、ソース領域またはドレイン領域を形成する。一方、
前記ｐチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された第１の導電層と、前記第
１の導電層と前記ゲート絶縁膜とに接して形成された第
２の導電層とから形成され、ｐチャネル型薄膜トランジ
スタの半導体層は、チャネル形成領域と、該チャネル形
成領域に接して形成された一導電型とは逆の導電型の第
３の不純物領域とから成っている。

【００２５】また、上記発明の構成において、前記第２
の不純物領域に接して設けられ、前記第１の不純物領域
と同じ導電型の半導体層と、前記ゲート絶縁膜と、前記
第１の導電層と前記第２の導電層とから成る容量配線と
から保持容量が形成されている構成をとることもでき
る。

【００２６】さらに本発明の構成において、前記第１の
導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の
一種または、該元素を主成分とする合金材料で形成され
ていれば良い。

【００２７】また、前記第１の導電層は、前記ゲート絶
縁膜に接して形成される導電層（A)と、前記導電層（A)
の上に形成される一つまたは複数の導電層から成ること
を特徴とし、前記ゲート絶縁膜に接して形成される導電
層（A)は、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の
一種または、該元素を主成分とする合金材料から成り、
前記導電層（A)の上に形成される一つまたは複数の導電
層のうち少なくとも一つの導電層は、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）から選ばれた元素の一種または、該元
素を主成分とする合金材料で形成されることが望まし
い。さらに、前記第２の導電層は、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）から選ばれた元素の一種または、該元素を主成分と
する合金材料から形成されることが望ましい。

【００２８】上記構成を得るために、本発明の半導体装
置の作製方法は、絶縁表面を有する基板上に半導体層を
形成する第１の工程と、前記半導体層に接してゲート絶
縁膜を形成する第２の工程と、前記ゲート絶縁膜に接し
て第１の導電層を形成する第３の工程と、前記第１の導
電層をマスクとして前記半導体層に周期律表１５族に属
する元素を添加して第１の不純物領域を形成する第４の
工程と、前記第１の導電層と前記ゲート絶縁膜とに接し
て第２の導電層を形成する第５の工程と、前記第２の導
電層をマスクとして前記半導体層に周期律表１５族に属
する元素を添加して第２の不純物領域を形成する第６の
工程と、前記第２の導電層の一部を除去する第７の工程
とを有することを特徴とする。

【００２９】また、他の発明の構成は、絶縁表面を有す
る基板上に第１の半導体層と第２の半導体層とを形成す
る第１の工程と、前記第１の半導体層と第２の半導体層
とに接してゲート絶縁膜を形成する第２の工程と、前記
ゲート絶縁膜に接して第１の導電層を形成する第３の工
程と、前記第１の導電層をマスクとして少なくとも前記
第１の半導体層に周期律表１５族に属する元素を添加し
て第１の不純物領域を形成する第４の工程と、前記第１
の導電層と前記ゲート絶縁膜とに接して第２の導電層を
形成する第５の工程と、前記第２の導電層をマスクとし
て少なくとも前記第１の半導体層に周期律表１５族に属
する元素を添加して第２の不純物領域を形成する第６の
工程と、前記第２の導電層をマスクとして前記第２の半
導体層のみに周期律表１３族に属する元素を添加して第
３の不純物領域を形成する第７の工程とを有することを
特徴とする。

【００３０】また、他の発明の構成は、絶縁表面を有す
る基板上に第１の半導体層と第２の半導体層とを形成す
る第１の工程と、前記第１の半導体層と第２の半導体層
とに接してゲート絶縁膜を形成する第２の工程と、前記
ゲート絶縁膜に接して第１の導電層を形成する第３の工
程と、前記第１の導電層をマスクとして少なくとも前記
第１の半導体層に周期律表１５族に属する元素を添加し
て第１の不純物領域を形成する第４の工程と、前記第１
の導電層と前記ゲート絶縁膜とに接して第２の導電層を
形成する第５の工程と、前記第２の導電層をマスクとし
て少なくとも前記第１の半導体層に周期律表１５族に属
する元素を添加して第２の不純物領域を形成する第６の
工程と、前記第２の導電層の一部を除去する第７の工程
と、前記第２の導電層をマスクとして前記第２の半導体
層のみに周期律表１３族に属する元素を添加して第３の
不純物領域を形成する第８の工程とを有することを特徴
とする。

【００３１】上記発明の構成において、前記第１の不純
物領域はＬＤＤ領域を形成し、前記第２の不純物領域は
ソース領域またはドレイン領域を形成する工程であるこ
とを特徴とする。また、前記第２の不純物領域から延在
した半導体層に前記第１の不純物領域と同じ濃度で周期
律表１５族に属する元素を添加する工程と、前記第１の
導電層と前記第２の導電層とで容量配線を形成する工程
とを有することを特徴とする。

【００３２】本発明の構成において、前記第１の導電層
は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種ま
たは、該元素を主成分とする合金材料から形成する工程
とする。

【００３３】前記第１の導電層は、前記ゲート絶縁膜に
接して形成される導電層（Ａ）と、前記導電層（Ａ）の
上に形成される一つまたは複数の導電層とを形成する工
程であり、前記導電層（Ａ）は、チタン（Ｔｉ）、タン
タル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）から選ばれた元素の一種または、該元素を主成分と
する合金材料から形成され、前記導電層（Ａ）の上に形
成される一つまたは複数の導電性層のうち、少なくとも
一つの導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）か
ら選ばれた元素の一種または、該元素を主成分とする合
金材料で形成され、前記第２の導電層は、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から選ばれた元素の一種または、該元素を
主成分とする合金材料から形成されることを特徴とす
る。

【００３４】

【発明の実施の形態】本発明の実施の形態について図１
を用いて説明する。１０１は絶縁表面を有する基板であ
る。例えば、酸化シリコン膜を設けた、ガラス基板、ス
テンレス基板、プラスチック基板、セラミックス基板、
シリコン基板を用いることができる。またその他に石英
基板を用いても良い。

【００３５】そして、基板１０１のＴＦＴが形成される
表面には、下地膜１０２が形成されている。下地膜１０
２は酸化シリコン膜や窒化シリコン膜で形成され、基板
１０１から半導体層への不純物の拡散を防ぐために設け
られている。その他に下地膜１０２は、酸化窒化シリコ
ン膜で形成してもよい。

【００３６】前記基板上に形成される半導体層は、プラ
ズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法
で形成される非晶質半導体を、レーザー結晶化法や熱処
理による固相成長法で結晶化された、結晶質半導体で形
成することが望ましい。前記成膜法で形成される微結晶
半導体を用いることも可能である。ここで適用できる半
導体材料は、シリコン、ゲルマニウム、またシリコンゲ
ルマニウム合金、炭化シリコンであり、その他にガリウ
ム砒素などの化合物半導体材料を用いることもできる。

【００３７】或いは、基板１０１上に形成する半導体層
は、単結晶シリコン層を形成したＳＯＩ（Silicon On
Insulators）基板としても良い。ＳＯＩ基板にはその
構造や作製方法によっていくつかの種類が知られている
が、代表的には、ＳＩＭＯＸ（Separation by Implan
ted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Tra
nsfer：キャノン社の登録商標）基板、Smart-Cut（SOIT
EC社の登録商標）などを使用することができる。勿論、
その他のＳＯＩ基板を使用することも可能である。

【００３８】図１では、ｎチャネル型およびｐチャネル
型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴ
およびｐチャネル型ＴＦＴのゲート電極は、第１の導電
層と第２の導電層とから成っている。図１では、第１の
導電層は３層構造となっており、ゲート絶縁膜１０３に
接して設けられた導電層（A)１１１、１１５と、その上
に積層された、導電層（B)１１２、１１６と、導電層
（C)１１３、１１７から成っている。そして、第２の導
電層１１４、１１８は、前記第１の導電層の上面及び側
面に接し、さらにゲート絶縁膜１０３上に延在して設け
られている。

【００３９】第１の導電層を構成する導電層（A)１１
１、１１５は、Ｔｉ、Ｔａ、Ｍｏ、Ｗなど元素か、これ
らの元素を主成分とする合金材料で形成されている。ま
た、導電層（B)１１２、１１６は抵抗率の低い、Ａｌや
Ｃｕを用いることが望ましい。また導電層（C)１１３、
１１７は、導電層（A)と同様にＴｉ、Ｔａ、Ｍｏ、Ｗな
ど元素か、これらの元素を主成分とする合金材料で形成
されている。ここで導電層（B)は、液晶表示装置のよう
な大面積の基板に本発明のＴＦＴを形成することを考慮
して、ゲート電極の抵抗を低くする目的で設けられるも
のである。用途によっては、第１の導電層を前記導電層
（A)のみで形成しても良く、また３層以上積層させても
構わない。

【００４０】第２の導電層１１４、１１８は、前記第１
の導電層と電気的に導通していて、ゲート絶縁膜１０３
に延在して設けられている。図１６はゲート電極の構成
を詳細に示し、第２の導電層は最初Ｌ３の長さで設けら
れ、その後エッチング処理によりＬ５の長さ分だけ除去
して最終的にＬ２の長さに形成される。従って、第１の
導電層をＬ１とすると、第２の導電層がゲート絶縁膜に
延在する長さはＬ４で表すことができる。

【００４１】ここで、本発明において、Ｌ１は０．１〜
１０μｍ、Ｌ３は０．５〜２２μｍの長さで形成するこ
とが望ましい。また、第２の導電層を除去する長さＬ５
は０．１〜３μｍとすれば良い。従って、Ｌ２は０．３
〜１６μｍ、Ｌ４は０．１〜３μｍとなる。

【００４２】第１の導電層と第２の導電層は、１回目の
不純物元素を添加する工程と２回目の不純物元素を添加
する工程でマスクとしての機能を併せ持ち、その点を考
慮してＬ１とＬ３、および、Ｌ２とＬ５の長さを決める
必要がある。図１６で示したように、第２の導電層をあ
らかじめＬ３の長さで形成しておき、その後エッチング
処理によりＬ５の長さだけ除去して、Ｌ２の長さとする
のは、本発明の構成を得るために、ＬＤＤ領域となる第
１の不純物領域１６０５が、ゲート絶縁膜を介して第２
のゲート絶縁膜と接する領域をＬ４の長さで、接しない
領域をＬ５の長さで設けるためである。

【００４３】いずれにしても、本発明を画素部に適用す
る場合には、実際的な開口率を得るために、ゲート電極
には薄膜の抵抗率が２〜３μΩ・ｃｍの低抵抗材料を用
いる必要があり、ＡｌやＣｕなどを使用することが望ま
しい。そして耐熱性を考慮すると、ゲート電極の構造と
して、低抵抗材料で形成した導電層（Ｂ）をＴａ、Ｗ、
Ｍｏなどの高融点金属かその合金から成るゲート電極の
第１の導電層の導電層（Ａ）や導電層（Ｃ）、さらに第
２の導電層で囲んだクラッド構造とすることが望まし
い。

【００４４】ｎチャネル型ＴＦＴの半導体層は、チャネ
ル形成領域１０４と、前記チャネル形成領域に接して設
けられた第１の不純物領域１０５と、前記第１の不純物
領域１０５に接して設けられたソース領域１０６とドレ
イン領域１０７とから形成されている。第１の不純物領
域１０５は、ゲート絶縁膜１０３を介して、第２の導電
層１１４がゲート絶縁膜と重なって設けられている。

【００４５】第１の不純物領域１０５はｎ型を付与する
不純物元素の濃度が１×１０¹⁶〜１×１０¹⁹atoms/c
m³、代表的には１×１０¹⁷〜５×１０¹⁸atoms/cm³であ
る。また、ソース領域１０６とドレイン領域１０７の不
純物濃度は、１×１０²⁰〜１×１０²¹atoms/cm³、代表
的には１×１０²⁰〜５×１０²⁰atoms/cm³とすれば良
い。

【００４６】この時、チャネル形成領域１０４には、あ
らかじめ１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でボ
ロンが添加されても良い。このボロンはしきい値電圧を
制御するために添加されるものであり、同様の効果が得
られるものであれば他の元素で代用することもできる。

【００４７】一方、ｐチャネル型ＴＦＴの第３の不純物
領域１０９、１１０は、ソース領域とドレイン領域とを
形成するものである。そして、第３の不純物領域１０
９、１１０にはｎ型を付与する不純物元素がｎチャネル
型ＴＦＴのソース領域１０６とドレイン領域１０７と同
じ濃度で含まれているが、その１．５〜３倍の濃度でｐ
型を付与する不純物元素が添加されている。この第３の
不純物領域１０９、１１０はゲート電極の第２の導電層
１１８の外側に設けられている。

【００４８】以上示したように本発明のＴＦＴは、ゲー
ト電極を第１の導電層と、第２の導電層とから成る構造
を有し、図１で示すように第２の導電層は、第１の導電
層とゲート絶縁膜とに接して設けられている。そして、
少なくともｎチャネル型ＴＦＴにおいて、ゲート絶縁膜
を介して半導体層に設けられた第１の不純物領域の一部
が第２の導電層と重なって設けられている構造に特徴が
ある。

【００４９】図１で示された構造は、第１の導電層をマ
スクとして、ＬＤＤ領域となる第１の不純物領域を形成
し、第２の導電層をマスクとしてソース領域とドレイン
領域となる第２の不純物領域を形成した後で、エッチン
グ処理により第２の導電層を後退させることにより実現
できる。従って、ＬＤＤ領域の長さは、第１の導電層の
長さＬ１と第２の導電層の長さＬ３で決まり、ＬＤＤ領
域が第２の導電層と重ならない長さは、第２の導電層を
後退させる量Ｌ５で任意に決めることができる。このよ
うな方法は、ＴＦＴの設計上または製作上において自由
度を広げることが可能となり非常に有効である。

【００５０】一方、ｐチャネル型ＴＦＴには第３の不純
物領域１０９、１１０が形成され、ＬＤＤ構造となる領
域は設けないものとする。第３の不純物領域は、ソース
領域１０９とドレイン領域１１０を形成する。勿論、本
発明のＬＤＤ構造を設けても良いが、ｐチャネル型ＴＦ
Ｔはもともと信頼性が高いため、オン電流を稼いでｎチ
ャネル型ＴＦＴとの特性バランスをとった方が好まし
い。本発明を図１に示すようにＣＭＯＳ回路に適用する
場合には、特にこの特性のバランスをとることが重要で
ある。但し、本発明の構造をｐチャネル型ＴＦＴに適用
しても何ら問題はない。

【００５１】こうしてｎチャネル型ＴＦＴおよびｐチャ
ネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で
覆い、ソース配線１２０、１２１ドレイン配線１２２を
設ける。ソース配線とドレイン配線は第１の層間絶縁膜
に設けたコンタクトホールで第２及び第３の不純物領域
と接触している。図１の構造では、これらを設けた後で
パッシベーション膜１２３として窒化シリコン膜を設け
ている。さらに有機樹脂材料でなる第２の層間絶縁膜１
２４が設けられている。第２の層間絶縁膜は、有機樹脂
材料に限定される必要はないが、例えば、液晶表示装置
に応用する場合には、表面の平坦性を確保するために有
機樹脂材料を用いることが好ましい。

【００５２】図１では、ｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を
例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯ
Ｓ回路や、液晶表示装置の画素部に本発明を適用するこ
ともできる。

【００５３】以上に示した本発明の構成について、以下
に示す実施例でさらに詳細に説明する。

【００５４】［実施例１］本実施例では、本発明の構成
を、画素部とその周辺に設けられる駆動回路の基本形態
であるＣＭＯＳ回路を同時に作製する方法について説明
する。

【００５５】図２において、基板２０１には、例えばコ
ーニング社の１７３７ガラス基板に代表される無アルカ
リガラス基板を用いた。そして、基板２０１のＴＦＴが
形成される表面に、酸化シリコンを主成分とする下地膜
２０２を２００ｎｍの厚さに形成した。下地膜２０２
は、窒化シリコン膜を用いても良いし、酸化窒化シリコ
ン膜を用いても良い。

【００５６】下地膜２０２は上記材料の１層で形成して
も良いし、２層以上の積層構造としても良い。いずれに
してもその厚さが１００〜３００nm程度になるように形
成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、
Ｎ₂Ｏから作製される第１の酸化窒化シリコン膜を１０
〜１００nmの厚さに形成し、ＳｉＨ₄、Ｎ₂Ｏから作製さ
れる第２の酸化窒化シリコン膜を１００〜２００ｎｍの
厚さに積層形成した２層構造として下地膜２０２を形成
する。

【００５７】次に、この下地膜２０２の上に５０ｎｍの
厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成す
る。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５００℃に加熱して脱水素処理を行い、含
有水素量を５atm％以下として、結晶化の工程を行うこ
とが望ましい。

【００５８】非晶質シリコン膜を結晶化する工程は、公
知のレーザー結晶化技術または熱結晶化の技術を用いれ
ば良い。本実施例では、パルス発振型のＫｒＦエキシマ
レーザー光を線状に集光して非晶質シリコン膜に照射し
て結晶質シリコン膜とした。

【００５９】尚、本実施例では初期膜を非晶質シリコン
膜として用いたが、初期膜として微結晶シリコン膜を用
いても構わないし、直接結晶性を有するシリコン膜を成
膜しても良い。

【００６０】こうして形成された結晶質シリコン膜をパ
ターニングして、島状の半導体層２０４、２０５、２０
６を形成した。

【００６１】次に、半導体層２０４、２０５、２０６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜２０３を形成した。ここではプラズマＣ
ＶＤ法で酸化窒化シリコン膜を１００ｎｍの厚さに形成
した。そして、図では説明しないが、ゲート絶縁膜２０
３の表面にゲート電極の第１の導電層を構成する、導電
層（Ａ）としてＴａを１０〜２００ｎｍ、例えば５０ｎ
ｍの厚さに、さらに導電層（Ｂ）としてＡｌを１００〜
１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法に
より形成した。そして、公知のパターニング技術によ
り、第１の導電層を構成する導電層（Ａ）２０７、２０
８、２０９、２１０と、導電層（Ｂ）の２１２、２１
３、２１４、２１５が形成される。このとき、図１６で
示したようにゲート電極の第１の導電層の長さＬ１は適
宣決めれば良く０．１〜１０μｍ、ここでは２μｍの長
さでパターニングした。（図２（Ａ））

【００６２】第１の導電層を構成する導電層（Ｂ）とし
て、Ａｌを用いる場合には、純Ａｌを用いても良いし、
Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atm％
添加されたＡｌ合金を用いても良い。また銅を用いる場
合には、図示しないが、ゲート絶縁膜２０３の表面に窒
化シリコン膜を３０〜１００ｎｍの厚さで設けておくと
好ましい。

【００６３】また、図２では画素部を構成するｎチャネ
ル型ＴＦＴのドレイン側に保持容量を設ける構造となっ
ている。このとき、第１の導電層と同じ材料で保持容量
の配線電極２１１、２１６が形成される。

【００６４】こうして図２（Ａ）に示す構造が形成され
たら、１回目のｎ型不純物を添加する工程を行い、第１
の不純物領域を形成した。結晶質半導体材料に対してｎ
型を付与する不純物元素としては、リン（Ｐ）、砒素
（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、
ここでは、リンを用い、フォスフィン（ＰＨ₃）を用い
たイオンドープ法で行った。この工程では、ゲート絶縁
膜２０３を通してその下の半導体層にリンを添加するた
めに、加速電圧は８０ｋｅＶと高めに設定した。また、
こうして形成された不純物領域は、後に示すｎチャネル
型ＴＦＴの第１の不純物領域２２９、２３６、２４０を
形成するもので、ＬＤＤ領域として機能するものであ
る。従ってこの領域のリンの濃度は、１×１０¹⁶〜１×
１０¹⁹atoms/cm³の範囲にするのが好ましく、ここでは
１×１０¹⁸atoms/cm³とした。(図２（Ｂ）)

【００６５】半導体層中に添加された前記不純物元素
は、レーザーアニール法や、熱処理により活性化させる
必要があった。この工程は、ソース領域およびドレイン
領域を形成する不純物添加の工程のあと実施しても良い
が、この段階でレーザーアニール法により活性化させる
ことは効果的であった。

【００６６】この工程で、第１の導電層を構成する導電
層（Ａ）２０７、２０８、２０９、２１０と導電層
（Ｂ）２１２、２１３、２１４、２１５は、リンの添加
に対してマスクとして機能する。その結果ゲート絶縁膜
を介して存在する半導体層の第１の導電層真下には、ま
ったく、あるいは殆どリンが添加されなかった。そし
て、図２（Ｂ）に示すように、リンが添加された不純物
領域２１8、２１9、２２０、２２１、２２２が形成され
た。この工程ではＣＭＯＳ回路を形成するｐチャネル型
ＴＦＴの半導体層２０５にはリンが添加されないように
レジストマスク２１７を設けた。

【００６７】そして、レジストマスク２１７を除去した
後、ゲート電極の第２の導電層を形成する工程を行っ
た。ここでは、第２の導電層の材料にＴａを用い、１０
０〜１０００ｎｍ、例えば２００ｎｍの厚さに形成し
た。そして、公知の技術によりパターニングを行い、第
２の導電層２４３、２４４、２４５、２４６を形成し
た。この時、第２の導電層の長さＬ３（図１６で示した
符号の部分に相当する長さ）は０．５〜２２μｍ、ここ
では５μｍとなるようにパターニングした。結果とし
て、第２の導電層は、第１の導電層の両側にそれぞれ
１．５μｍの長さでゲート絶縁膜と接する領域（Ｌ６）
が形成された。

【００６８】また、画素ＴＦＴのドレイン側に保持容量
が設けられるが、この保持容量の電極２４７は第２の導
電層と同時に形成される。

【００６９】そして、第２の導電層２４３、２４４、２
４５、２４６をマスクとして、２回目のｎ型を付与する
不純物元素を添加して、第２の不純物領域を形成する工
程を行った。このとき図２（Ｃ）に示す様に、第２の導
電層をパターニングするときに設けたレジストマスク２
２３、２２４、２２５、２２６、２２７をそのまま残し
ておいても良い。ここでは同様に、フォスフィン（ＰＨ
₃）を用いたイオンドープ法で行った。この工程でも、
ゲート絶縁膜２０３を通してその下の半導体層にリンを
添加するために、加速電圧は８０ｋｅＶと高めに設定し
た。そして、ここで形成される第２の不純物領域は、ｎ
チャネル型ＴＦＴのソース領域２３０、２３７、および
ドレイン領域２３１、２４１として機能させるため、こ
の領域のリンの濃度は、１×１０²⁰〜１×１０²¹atoms/
cm³とするのが好ましく、ここでは１×１０²⁰atoms/cm³
とした。(図２（Ｃ）)

【００７０】また、ここで図示はしないが、ソース領域
２３０、２３７、およびドレイン領域２３１、２４１を
覆うゲート絶縁膜を除去して、その領域の半導体層を露
出させ直接リンを添加しても良い。この工程を加える
と、イオンドープ法の加速電圧を１０ｋｅＶまで下げる
ことができ、また、効率良くリンを添加することができ
た。

【００７１】また、ｐチャネル型ＴＦＴの一部の領域２
３３、２３４にも同じ濃度でリンが添加されるが、後の
工程でその２倍の濃度でボロンを添加するため、導電型
は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はな
かった。

【００７２】図２（Ｃ）の状態が得られたら、レジスト
マスク２２３、２２４、２２５，２２６，２２７は除去
して、再度フォトレジスト膜を形成し、裏面からの露光
によってパターニングした。このとき図３（Ａ）に示す
ように、第１および第２の導電層をマスクとして自己整
合的にレジストマスク２４８、２４９、２５０、２５
６、２５７が形成された。裏面からの露光は、直接光と
散乱光を利用して行うもので、オーバー露光とすること
で、図３（Ａ）のようにレジストマスクを第２の導電層
の内側に設けることができた。

【００７３】そして、第２の導電層のマスクされていな
い部分をエッチングして除去した。エッチングは通常の
ドライエッチング技術を用いればよく、ＣＦ₄とＯ₂ガス
を用いて行った。そして、図３（Ｂ）に示すように、Ｌ
５（図１６で示した符号の部分に相当する長さ）の長さ
だけ除去した。Ｌ５の長さは０．１〜３μｍの範囲で適
宣調整すれば良く、ここでは０．５μｍとした。その結
果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第
１の不純物領域の長さ１．５μｍの内、１μｍ（Ｌ４）
の長さで第２の導電層と重なる領域が形成され、０．５
μｍ（Ｌ５）の長さで第２の導電層と重ならない領域を
形成することができた。

【００７４】次にフォトレジスト膜をマスクとして、ｎ
チャネル型ＴＦＴを形成する領域をレジストマスク２５
８、２５９で覆って、ｐチャネル型ＴＦＴが形成される
領域のみにｐ型を付与する不純物添加の工程を行った。
ｐ型を付与する不純物元素としては、ボロン（Ｂ）、ア
ルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られている
が、ここではボロンをその不純物元素として、ジボラン
（Ｂ₂Ｈ₆）を用いてイオンドープ法で添加した。ここで
も加速電圧を８０ｋｅＶとして、２×１０²⁰atoms/cm³
の濃度にボロンを添加した。そして、図３（Ｂ）に示す
ようにボロンが高濃度に添加された第３の不純物領域２
６２、２６１が形成された。この第３の不純物領域は後
にｐチャネル型ＴＦＴのソース領域２６１、ドレイン領
域領域２６２となった。(図３（Ｂ）)

【００７５】それぞれの濃度で添加されたｎ型またはｐ
型を付与する不純物元素は、このままでは活性化せず有
効に作用しないので、活性化の工程を行う必要があっ
た。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法
や、ハロゲンランプを用いたラピットサーマルアニール
法（ＲＴＡ法）で行うことができた。

【００７６】熱アニール法では、窒素雰囲気中において
５５０℃、２時間の加熱処理をして活性化を行った。本
実施例では、第１の導電層を構成する導電層（Ｂ）にＡ
ｌを用いたクラッド構造としてあり、Ｔａで形成された
導電層（Ａ）と第２の導電層がＡｌを覆って形成されて
いるため、Ｔａがブロッキング層として機能して、Ａｌ
原子が他の領域に拡散することを防ぐことができた。ま
た、レーザーアニール法では、パルス発振型のＫｒＦエ
キシマレーザー光を線状に集光して照射することにより
活性化が行われた。また、レーザーアニール法を実施し
た後に熱アニール法を実施すると、さらに良い結果が得
られた。またこの工程は、イオンドーピングによって結
晶性が破壊された領域をアニールする効果も兼ね備えて
いて、その領域の結晶性を改善することもできた。

【００７７】以上の工程で、ゲート電極を第１の導電層
と、その第１の導電層に接して第２の導電層が設けら
れ、半導体層２０４、２０６にはＬＤＤ領域となる第１
の不純物領域と、ソース領域とドレイン領域となる第２
の不純物領域が形成された。そして、第１の不純物領域
は、ゲート絶縁膜を介して第２の導電層と重なる領域と
重ならない領域が形成された。一方、ｐチャネル型ＴＦ
Ｔでは、チャネル形成領域と、ソース領域と、ドレイン
領域とが形成された。

【００７８】図３（Ｂ）の状態が得られたら、レジスト
マスク２５８、２５９を除去して、第１の層間絶縁膜２
６３を１０００ｎｍの厚さに形成した。第１の層間絶縁
膜２６３としては、酸化シリコン膜、窒化シリコン膜、
酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層
膜を用いることができる。本実施例では、図示しない
が、最初に窒化シリコン膜を５０ｎｍ形成し、さらに酸
化シリコン膜を９５０ｎｍ形成した２層構造とした。

【００７９】第１の層間絶縁膜２６３はその後、パター
ニングでそれぞれのＴＦＴのソース領域と、ドレイン領
域にコンタクトホールを形成した。そして、ソース配線
２６４、２６５、２６６、とドレイン配線２６７、２６
８を形成した。図示していないが、本実施例ではこの電
極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎ
ｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した
３層構造の配線として用いた。

【００８０】そして、ソース配線２６４、２６５、２６
６とドレイン配線２６７、２６８と、第１の層間絶縁膜
２６３を覆ってパッシベーション膜２６９を形成した。
パッシベーション膜２６９は、窒化シリコン膜で５０ｎ
ｍの厚さで形成した。さらに、有機樹脂からなる第２の
層間絶縁膜２７０を約１０００ｎｍの厚さに形成した。
有機樹脂膜としては、ポリイミド、アクリル、ポリイミ
ドアミド等を使用することができる。有機性樹脂膜を用
いることの利点は、成膜方法が簡単である点や、比誘電
率が低いので、寄生容量を低減できる点、平坦性に優れ
る点などが上げられる。なお上述した以外の有機性樹脂
膜を用いることもできる。ここでは、基板に塗布後、熱
重合するタイプのポリイミドを用い、３００℃で焼成し
て形成した。

【００８１】こうして図３（Ｃ）に示すように、基板２
０１上にＣＭＯＳ回路と、画素部が形成されたアクティ
ブマトリクス基板が作製された。また、画素ＴＦＴのド
レイン側には、保持容量が同時に形成された。

【００８２】[実施例２]本実施例では、実施例１と同じ
工程で図２（Ｃ）に示す状態得た後、他の方法で第２の
導電層の一部を除去して、第１の不純物領域が第２の導
電層と重なる領域と重ならない領域とを形成する例を示
す。

【００８３】まず、図２（Ｃ）に示すように、第２の導
電層のパターニング工程で使用したレジストマスク２２
３、２２４、２２５、２２６、２２７をそのまま使用し
て、エッチングにより、第２のゲート電の一部を図４
（Ａ）に示すようにＬ５の長さだけ除去した。

【００８４】この工程は、ドライエッチングで行うこと
ができた。第２の導電層の材料にもよるが、基本的には
フッ素（Ｆ）系ガスを用いることにより等方性エッチン
グが進み、レジストマスクの下にある第２の導電層材料
を除去することができた。例えば、Ｔａの場合にはＣＦ
₄ガスで可能であり、Ｔｉの場合にはＣＦ₄やＣＣｌ₄ガ
スで可能であり、Ｍｏの場合にはＳＦ₆やＮＦ₃で可能で
あった。

【００８５】そして、図４（Ｂ）に示すように、Ｌ５の
長さだけ、ここでは０．７μｍ除去した。その結果、ｎ
チャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不
純物領域は１．５μｍの長さ（Ｌ６）で形成されてお
り、０．８μｍの長さ（Ｌ４）で第２の導電層と重なる
領域が形成され、０．７μｍの長さ（Ｌ５）で第２の導
電層と重ならない領域を形成することができた。

【００８６】以降の工程は、実施例１と同様に行うこと
で、図４（Ｃ）に示すアクティブマトリクス基板が形成
された。

【００８７】[実施例３]本実施例では、実施例１または
実施例２で形成されたアクティブマトリクス基板から、
アクティブマトリクス型液晶表示装置を作製する工程を
説明する。

【００８８】図３（Ｃ）または図４（Ｃ）の状態のアク
ティブマトリクス基板に対して、第２の層間絶縁膜２７
０にドレイン配線２６８に達するコンタクトホールを形
成し、画素電極２７１を形成した。画素電極２７１は、
透過型液晶表示装置とする場合には透明導電膜を用い、
反射型の液晶表示装置とする場合には金属膜を用いれば
良い。ここでは透過型の液晶表示装置とするために、酸
化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成し、画素電極２７１を形成した。

【００８９】図５（Ａ）の状態が形成されたら、配向膜
２７２を第２の層間絶縁膜２７０と画素電極２７１形成
する。通常液晶表示素子の配向膜にはポリイミド樹脂が
多く用いられている。対向側の基板２７３には、透明導
電膜２７４と、配向膜２７５とを形成した。配向膜は形
成された後、ラビング処理を施して液晶分子がある一定
のプレチルト角を持って平行配向するようにした。

【００９０】上記の工程を経て、画素部と、ＣＭＯＳ回
路が形成されたアクティブマトリクス基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
（共に図示せず）などを介して貼りあわせる。その後、
両基板の間に液晶材料２７６を注入し、封止剤（図示せ
ず）によって完全に封止した。よって図５（Ｂ）に示す
アクティブマトリクス型液晶表示装置が完成した。

【００９１】次に本実施例のアクティブマトリクス型液
晶表示装置の構成を、図７と図８を用いて説明する。図
７は本実施例のアクティブマトリクス基板の斜視図であ
る。アクティブマトリクス基板は、ガラス基板２０１上
に形成された、画素部７０１と、走査（ゲート）線駆動
回路７０２と、データ(ソース)線駆動回路７０３で構成
される。画素部の画素ＴＦＴ７００はｎチャネル型ＴＦ
Ｔであり、周辺に設けられる駆動回路はＣＭＯＳ回路を
基本として構成されている。走査（ゲート）線駆動回路
７０２と、データ（ソース）線駆動回路７０３はそれぞ
れゲート配線８０２とソース配線８０３で画素部７０１
に接続されている。

【００９２】図８（Ａ）は画素部７０１の上面図であ
り、ほぼ１画素の上面図である。画素部にはｎチャネル
型ＴＦＴが設けられている。ゲート配線８０２に連続し
て形成されるゲート電極８２０は、図示されていないゲ
ート絶縁膜を介してその下の半導体層８０１と交差して
いる。図示はしていないが、半導体層には第２の不純物
領域として形成されたソース領域、ドレイン領域と第１
の不純物領域が形成されている。また、画素ＴＦＴのド
レイン側には、半導体層と、ゲート絶縁膜と、第１及び
第２の導電層と同じ材料で形成された電極とから、保持
容量８０７が形成されている。そして、保持容量８０７
に接続した容量配線８２１が、ゲート配線８０２と平行
に設けられている。また、図８（Ａ）で示すＡ―Ａ‘に
沿った断面構造は、図３（Ｃ）および図４（Ｃ）に示す
画素部の断面図に対応している。

【００９３】一方、図８（Ｂ）に示すＣＭＯＳ回路で
は、ゲート配線８１９から延在するゲート電極８１３、
８１４が、図示されていないゲート絶縁膜を介してその
下の半導体層８１０、８１２とそれぞれ交差している。
図示はしていないが、同様にｎチャネル型ＴＦＴの半導
体層には第２の不純物領域として形成されたソース領
域、ドレイン領域と、第１の不純物領域が形成されてい
る。また、ｐチャネル型ＴＦＴの半導体層には第３の不
純物領域として形成されたソース領域とドレイン領域が
形成されている。そして、その位置関係は、Ｂ―Ｂ‘に
沿った断面構造は、図３（Ｃ）または図４（Ｃ）に示す
画素部の断面図に対応している。

【００９４】本実施例では、画素ＴＦＴ７００をダブル
ゲートの構造としているが、シングルゲートの構造でも
良いし、トリプルゲートとしたマルチゲート構造にして
も構わない。本実施例のアクティブマトリクス基板の構
造は、本実施例の構造に限定されるものではない。本発
明の構造は、ゲート電極の構造と、ゲート絶縁膜を介し
て設けられた半導体層のソース領域と、ドレイン領域
と、その他の不純物領域の構成に特徴があるので、それ
以外の構成については実施者が適宣決定すれば良い。

【００９５】[実施例４]本実施例は、実施例１と同じ工
程であるが、画素ＴＦＴとＣＭＯＳ回路のｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴの、ゲート電極の第２
の導電層の構造が異なる一例を示す。このとき、図６
（Ａ）に示すように、第２の導電層２８０、２８１、２
８２、２８３は、第１の導電層に接していて、各ＴＦＴ
のドレイン側にのみ延在した形態となっている。第２の
導電層をこのような形態としても、ｎチャネル型ＴＦＴ
のドレイン領域２３１、２３８、２４１に接する第１の
不純物領域２２９、２３６、２４０を形成することで、
ドレイン側に形成される高電界領域を緩和することがで
きた。

【００９６】本実施例の工程は、基本的に実施例１で示
す工程に従えば良く、第２の導電層の形状はパターニン
グの工程で使用するフォトマスクを変更すだけで、他の
工程は何ら変更する必要はない。しかし、ｎチャネル型
ＴＦＴの第１の不純物領域２２９はドレイン領域側のみ
に形成される。

【００９７】第１の不純物領域はゲート絶縁膜を介して
第２の導電層と重なる領域と重ならない領域が形成され
る。一方、ｐチャネル型ＴＦＴでは、チャネル形成領域
２６０、ソース領域２６１とドレイン領域２６２とが形
成される。そして、第１の層間絶縁膜２６３、ソース配
線２６４、２６５、２６６、とドレイン配線２６７、２
６８、パッシベーション膜２６９を形成した。有機樹脂
からなる第２の層間絶縁膜２７０を形成した。

【００９８】そして、図６（Ｂ）に示すように、ｎチャ
ネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物
領域は、Ｌ４の長さで第２の導電層と重なる領域が形成
され、Ｌ５の長さで第２の導電層と重ならない領域を形
成することができた。以降の工程は、実施例１と同様に
行うことで、図４（Ｃ）に示すアクティブマトリクス基
板が形成された。このようなアクティブマトリクス基板
を用いて、実施例３で示した方法に従えば同様に液晶表
示装置を作製することができる。

【００９９】［実施例５］本実施例では、実施形態およ
び実施例１、２、４において半導体層として用いる結晶
質半導体膜を、触媒元素を用いた熱アニール法により形
成する例を示す。触媒元素を用いる場合、特開平７−１
３０６５２号公報、特開平８−７８３２９号公報で開示
された技術を用いることが望ましい。

【０１００】ここで、特開平７−１３０６５２号公報に
開示されている技術を本発明に適用する場合の例を図９
に示す。まず基板９０１に酸化シリコン膜９０２を設
け、その上に非晶質シリコン膜９０３を形成した。さら
に、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケ
ル塩溶液を塗布してニッケル含有層９０４を形成する
（図９（Ａ））。

【０１０１】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜９０５を
形成する。こうして得られた結晶質シリコン膜９０５は
非常に優れた結晶性を有している（図９（Ｂ））。

【０１０２】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本発明に適用した場合について図１０
で説明する。

【０１０３】まず、ガラス基板１００１に酸化シリコン
膜１００２を設け、その上に非晶質シリコン膜１００
３、酸化シリコン膜１００４を連続的に形成する。この
時、酸化シリコン膜１００４の厚さは１５０ｎｍとす
る。

【０１０４】次に酸化シリコン膜１００４をパターニン
グして、選択的に開孔部１００５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布する。これにより、ニッケル含有層１００６が
形成され、ニッケル含有層１００６は開孔部１００５の
底部のみで非晶質シリコン膜１００２と接触している
（図１０（Ａ））。

【０１０５】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１００７を形成する。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１００７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある(図１０（Ｂ）)。

【０１０６】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも鉄（Ｆｅ）、パ
ラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバル
ト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）と
いった元素を用いても良い。

【０１０７】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れている。しかしながら、本発明のＴＦＴ構造を採用す
ることで、本実施例の技術を最大限に生かしたＴＦＴを
作製することが可能となる。

【０１０８】［実施例６］本実施例は、実施形態および
実施例１、２、４で用いられる半導体層を形成する方法
として、非晶質半導体膜を初期膜として前記触媒元素を
用いて結晶質半導体膜を形成した後で、その触媒元素を
結晶質半導体膜から除去する工程を行った例を示す。本
実施例ではその方法として、特開平１０−２４７７３
５、特開平１０−１３５４６８号公報または特開平１０
−１３５４６９号公報に記載された技術を用いる。

【０１０９】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０¹⁷atoms/cm³以下、好ましくは１×１０¹⁶atoms/cm³に
まで低減することができる。

【０１１０】本実施例の構成について図１１を用いて説
明する。ガラス基板１１０１はコーニング社の１７３７
基板に代表される無アルカリガラス基板を用いている。
図１１（Ａ）では、実施例５で示した結晶化の技術を用
いて、下地１１０２、結晶質シリコン膜１１０３が形成
された状態を示している。そして、結晶質シリコン膜１
１０３の表面にマスク用の酸化シリコン膜１１０４が１
５０ｎｍの厚さに形成され、パターニングにより開孔部
が設けられ、結晶質シリコン膜を露出させた領域を設け
てある。そして、リンを添加する工程を実施して、結晶
質シリコン膜にリンが添加された領域１１０５が設け
る。

【０１１１】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１１０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１１０３に残存していた触媒元素はリンが添加さ
れた領域１１０５に偏析させることができる。

【０１１２】そして、マスク用の酸化シリコン膜１１０
４と、リンが添加された領域１１０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度が１×１０¹⁷atoms/cm³以下にまで低減された
結晶質シリコン膜を得ることができる。この結晶質シリ
コン膜はそのまま実施例１、２、４で示した本発明のＴ
ＦＴの半導体層として使用することができる。

【０１１３】［実施例７］本実施例では、実施形態およ
び実施例１、２、４で示した本発明のＴＦＴを作製する
工程において、半導体層とゲート絶縁膜を形成する他の
実施例を示す。そして、本実施例の構成を図１２で説明
する。

【０１１４】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板１２
０１が用いる。そして実施例５で示した技術を用い、結
晶質半導体を形成する。これをＴＦＴの半導体層とする
ために、島状にパターニングして半導体層１２０２、１
２０３を形成する。そして、半導体層１２０２、１２０
３を覆って、ゲート絶縁膜１２０４を酸化シリコンを主
成分とする膜で形成した。本実施例では、プラズマＣＶ
Ｄ法で酸化窒化シリコン膜を７０ｎｍの厚さで形成する
（図１２（Ａ））。

【０１１５】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行う。本実施例では、９５
０℃、３０分とする。尚、処理温度は７００〜１１００
℃の範囲で選択すれば良く、処理時間も１０分から８時
間の間で選択すれば良い（図１２（Ｂ））。

【０１１６】その結果、本実施例の条件では、半導体層
１２０２、１２０３とゲート絶縁膜１２０４との界面で
熱酸化膜が形成され、ゲート絶縁膜１２０７が形成され
る。また、ハロゲン雰囲気での酸化の過程で、ゲート絶
縁膜１２０４と半導体層１２０２、１２０３に含まれる
不純物で、特に金属不純物元素はハロゲンと化合物を形
成し、気相中に除去することができる。

【０１１７】以上の工程で作製されるゲート絶縁膜１２
０７は、絶縁耐圧が高く半導体層１２０５、１２０６と
ゲート絶縁膜１２０７の界面は非常に良好なものであっ
た。本発明のＴＦＴの構成を得るためには、以降の工程
は実施例１、２、４に従えば良い。

【０１１８】［実施例８］本実施例では、実施例１と異
なる工程順序で結晶質ＴＦＴを作製する例を図１３に示
す。まず、実施例１において、図２（Ａ）で示される半
導体層２０４、２０５、２０６は、実施例５で示す方法
で作製された結晶性シリコン膜を用いている。このと
き、結晶化の工程で用いられた触媒元素が半導体層中に
わずかに残存していた。そして、その後の工程は、実施
例１に従い図３（Ｂ）に示すｐ型を付与する不純物添加
の工程までを実施した。そして、レジストマスク２５
８、２５９を除去した。

【０１１９】このとき、図１３に示すように、ｎチャネ
ル型ＴＦＴのソース領域２３０、２３７と、ドレイン領
域２３１、２３８、２４１と、ｐチャネル型ＴＦＴのソ
ース領域２６１と、ドレイン領域２６２とにはいずれも
図２（Ｃ）の工程で添加されたリンが添加されていた。
実施例１に従えばこのときリン濃度は１×１０¹⁹〜１×
１０²¹atoms/cm³であった。

【０１２０】この状態で、窒素雰囲気中で５００〜８０
０℃、１〜２４時間、例えば６００℃、１２時間の加熱
処理の工程を行った。この工程により、添加されたｎ型
及びｐ型を付与する不純物元素を活性化することができ
た。さらに、前記リンが添加された領域がゲッタリング
サイトとなり、結晶化の工程の後残存していた触媒元素
を偏析させることができた。その結果、チャネル形成領
域から触媒元素を除去することができた。

【０１２１】図１３の工程が終了したら、以降の工程は
実施例１の工程に従い、図３（Ｃ）の状態を形成するこ
とにより、アクティブマトリクス基板を作製することが
できた。このようなアクティブマトリクス基板を用い
て、実施例３で示した方法に従えば同様に液晶表示装置
を作製することができる。

【０１２２】［実施例９］本実施例では、本発明のＴＦ
Ｔにおけるゲート電極の構成の例を図１４で示す。ゲー
ト電極は、第１の導電層と、第１の導電層に接して形成
される第２の導電層とから成っている。そして、第１の
導電層は、一つまたは複数の導電層から形成されるもの
である。

【０１２３】図１４（Ａ）は、第１の導電層のゲート絶
縁膜に接して形成される導電層（A)をＴａ膜で形成し、
その導電層（A)上に積層して、導電層（B)をＴｉで形成
し、導電層（C)をＡｌを主成分とする膜で形成し、第４
の導電層をＴｉで形成した構造を有している。ここで、
導電層（A)の厚さは３０〜２００ｎｍの厚さに、また、
他の導電層の厚さは５０〜１００ｎｍの厚さで形成する
ことが望ましい。

【０１２４】ゲート絶縁膜に接する導電層（A)は、その
上に形成する導電層の構成元素がゲート絶縁膜中にしみ
込むのを防ぐバリア層としての役割を果たすものであ
り、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その
合金材料を用いることが望ましい。また、図１４（Ａ）
で形成された導電層（C)はＡｌを主成分とする膜であ
り、これはゲート電極の抵抗率を下げるために設けられ
る。そして、形成されるＡｌ膜の平坦性を高めるため
に、スカンジウム（Ｓｃ）、Ｔｉ、シリコン（Ｓｉ）な
どの元素を０．１〜５atm％の割合で含有させたＡｌ合
金膜を用いると望ましい。いずれにしても、本発明を１
０インチクラスかそれ以上の液晶表示装置に適用する場
合には、ゲート電極の抵抗を下げるために、Ａｌまたは
Ｃｕを主成分とする抵抗率の低い材料を用いることが望
ましい。さらに、第１の導電層とゲート絶縁膜に接して
形成される第２の導電層は、耐熱性を高めるために、Ｔ
ｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その合金材
料を用いることが望ましい。

【０１２５】図１４（Ｂ）は他の構成例であり、第１の
導電層をＭｏ−Ｗ合金膜から成る一つの層で第２の導電
層をＴｉ−Ｍｏ合金膜で形成したものである。第１の導
電層は１層のみで形成しても良く、このとき厚さは５０
〜１００ｎｍとすれば良い。

【０１２６】図１４（Ｃ）は、第１の導電層を構成する
導電層（A)をＴｉ膜で形成し、導電層（B)を銅（Ｃｕ）
を主成分とする膜で形成し、導電層（C)をＴｉ膜で形成
したものである。Ａｌ膜と同様にＣｕ膜を用いてもゲー
ト電極の抵抗率を下げることが可能である。また、第２
の導電層はＴｉ膜で形成した。

【０１２７】図１４（Ｄ）は、第１の導電層を構成する
導電層（A)をＴｉ膜で形成し、導電層（B)をＡｌを主成
分とする膜で形成し、導電層（C)をＴｉ膜で形成したも
のである。第２の導電層はＭｏ膜で形成した。

【０１２８】［実施例１０］本実施例では、図１６のＬ
４に相当する長さをＴＦＴ形成部と配線部とで異ならせ
る場合について図１８を用いて説明する。

【０１２９】図１８において、半導体層１４０上には第
１の導電層１４１及び第２の導電層１４２が形成されて
いる。この時、第２の導電層１４２は第１の導電層１４
１を覆い隠すように形成されるが、本明細書中では第１
の導電層１４１と重ならない部分の長さをＬ４と定義し
ている。

【０１３０】本実施例の場合、ＴＦＴ形成部（半導体層
の上）ではＬ４の長さ（ここではＷ _LDDと表す）を０．
１〜２μｍ（代表的には０．３〜１．５μm）とする。
そして、配線部（半導体層の上以外）ではＬ４'の長さ
（ここではＷ_Lと表す）を０．０５〜０．５μm（代表的
には０．１〜０．３μm）とする。

【０１３１】即ち、本実施例はＴＦＴ形成部よりも配線
形成部の方において第２の導電層の線幅を狭くすること
に特徴がある。なぜならば配線形成部ではＬ４に相当す
る領域は必要なく、却って配線の高密度集積化を妨げる
要因となってしまうため、可能な限り線幅を狭くした方
が好ましいからである。

【０１３２】従って、本実施例の構成を用いることで配
線の高密度集積化が容易となり、延いては半導体装置の
高密度集積化が可能となる。なお、本実施例の構成は実
施例１〜１２のいずれの構成とも自由に組み合わせるこ
とが可能である。

【０１３３】［実施例１１］本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。

【０１３４】図２１（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図２１（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０１３５】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０１３６】また、図２１（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴ
ＦＴは公知の構造（トップゲート構造またはボトムゲー
ト構造）を用いれば良い。

【０１３７】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦ４０２３に際して用いることができる。

【０１３８】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【０１３９】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０１４０】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０１４１】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０１４２】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０１４３】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０１４４】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０１４５】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【０１４６】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１４７】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１４８】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１４９】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１５０】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１５１】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０１５２】[実施例１２]本実施例では、本願発明を用
いて実施例１５とは異なる形態のＥＬ表示装置を作製し
た例について、図２２（Ａ）、（Ｂ）を用いて説明す
る。図２１（Ａ）、（Ｂ）と同じ番号のものは同じ部分
を指しているので説明は省略する。

【０１５３】図２２（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図２２（Ａ）をＡ-Ａ'で切断した断面図
を図２２（Ｂ）に示す。

【０１５４】実施例１１に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。

【０１５５】さらに、EL素子を覆うようにして充填材６
００４を設ける。この充填材６００４は、カバー材６０
００を接着するための接着剤としても機能する。充填材
６００４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材６００４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。

【０１５６】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１５７】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１５８】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１５９】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１６０】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０１６１】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０１６２】[実施例１３]実施例１１および１２のよう
な構成からなるＥＬ表示パネルにおいて、本願発明を用
いることができる。画素部の詳細な断面構造を図２３
に、上面構造を図２４（Ａ）に、回路図を図２４（Ｂ）
に示す。図２３、図２４（Ａ）及び図２４（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。

【０１６３】図２３において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明のｎチャ
ネル型ＴＦＴを用いて形成される（実施例１〜１０参
照）。本実施例ではダブルゲート構造としているが、構
造及び作製プロセスに大きな違いはないので説明は省略
する。但し、ダブルゲート構造とすることで実質的に二
つのＴＦＴが直列された構造となり、オフ電流値を低減
することができるという利点がある。なお、本実施例で
はダブルゲート構造としているが、シングルゲート構造
でも構わないし、トリプルゲート構造やそれ以上のゲー
ト本数を持つマルチゲート構造でも構わない。また、本
願発明のｐチャネル型ＴＦＴを用いて形成しても構わな
い。

【０１６４】また、電流制御用ＴＦＴ３５０３は本願発
明のｎチャネル型ＴＦＴを用いて形成される。このと
き、スイッチング用ＴＦＴ３５０２のドレイン配線３５
は配線３６によって電流制御用ＴＦＴのゲート電極３７
に電気的に接続されている。また、３８で示される配線
は、スイッチング用ＴＦＴ３５０２のゲート電極３９
a、３９bを電気的に接続するゲート配線である。

【０１６５】このとき、電流制御用ＴＦＴ３５０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。

【０１６６】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０１６７】また、図２４（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３７となる配線は３５
０４で示される領域で、電流制御用ＴＦＴ３５０３のド
レイン配線４０と絶縁膜を介して重なる。このとき、３
５０４で示される領域ではコンデンサが形成される。こ
のコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線４０は電流供給線（電源
線）３５０６に接続され、常に一定の電圧が加えられて
いる。

【０１６８】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。

【０１６９】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。

【０１７０】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。

【０１７１】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０１７２】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０１７３】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０１７４】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０１７５】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。

【０１７６】陽極４７まで形成された時点でＥＬ素子３
５０５が完成する。なお、ここでいうＥＬ素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２４
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。

【０１７７】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。

【０１７８】以上のように本願発明のＥＬ表示パネルは
図２３のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０１７９】なお、本実施例の構成は、実施例１〜１０
構成と自由に組み合わせて実施することが可能である。
また、実施例１８の電子機器の表示部として本実施例の
ＥＬ表示パネルを用いることは有効である。

【０１８０】[実施例１４]本実施例では、実施例１３に
示した画素部において、ＥＬ素子３５０５の構造を反転
させた構造について説明する。説明には図２５を用い
る。なお、図２３の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０１８１】図２５において、電流制御用ＴＦＴ３５０
３は本願発明のｐチャネル型ＴＦＴを用いて形成され
る。作製プロセスは実施例１〜１０を参照すれば良い。

【０１８２】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。

【０１８３】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子３７０１が形成さ
れる。

【０１８４】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。

【０１８５】なお、本実施例の構成は、実施例１〜１０
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例１８の電子機器の表示部として本実施
例のＥＬ表示パネルを用いることは有効である。

【０１８６】[実施例１５]本実施例では、図２４（Ｂ）
に示した回路図とは異なる構造の画素とした場合の例に
ついて図２６（Ａ）〜（Ｃ）に示す。なお、本実施例に
おいて、３８０１はスイッチング用ＴＦＴ３８０２のソ
ース配線、３８０３はスイッチング用ＴＦＴ３８０２の
ゲート配線、３８０４は電流制御用ＴＦＴ、３８０５は
コンデンサ、３８０６、３８０８は電流供給線、３８０
７はＥＬ素子とする。

【０１８７】図２６（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０１８８】また、図２６（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、図２６（Ｂ）では電流供給線３８０８とゲー
ト配線３８０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３８０８とゲート配線３８０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０１８９】また、図２６（Ｃ）は、図２６（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３と
平行に設け、さらに、二つの画素を電流供給線３８０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０１９０】なお、本実施例の構成は、実施例１〜１２
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例１８の電子機器の表示部として本実施
例の画素構造を有するＥＬ表示パネルを用いることは有
効である。

【０１９１】[実施例１６]実施例１３に示した図２４
（Ａ）、２４（Ｂ）では電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためにコンデンサ３５０４
を設ける構造としているが、コンデンサ３５０４を省略
することも可能である。実施例１３の場合、電流制御用
ＴＦＴ３５０３として実施例１〜１０に示すような本願
発明のｎチャネル型ＴＦＴを用いているため、ゲート絶
縁膜を介してゲート電極に重なるように設けられたＬＤ
Ｄ領域を有している。この重なり合った領域には一般的
にゲート容量と呼ばれる寄生容量が形成されるが、本実
施例ではこの寄生容量をコンデンサ３５０４の代わりと
して積極的に用いる点に特徴がある。

【０１９２】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０１９３】また、実施例１５に示した図２６（Ａ）、
（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３
８０５を省略することは可能である。

【０１９４】なお、本実施例の構成は、実施例１〜１２
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例１８の電子機器の表示部として本実施
例の画素構造を有するＥＬ表示パネルを用いることは有
効である。

【０１９５】［実施例１７］実施例３で示したの液晶表
示装置にはネマチック液晶以外にも様々な液晶を用いる
ことが可能である。例えば、1998, SID, "Characterist
ics and Driving Scheme of Polymer-Stabilized Monos
table FLCD Exhibiting Fast Response Timeand High C
ontrast Ratio with Gray-Scale Capability" by H. Fu
rue et al.や、1997, SID DIGEST, 841, "A Full-Color
Thresholdless AntiferroelectricLCD Exhibiting Wid
e Viewing Angle with Fast Response Time" by T. Yos
hida et al.や、1996, J. Mater. Chem. 6(4), 671-67
3, "Thresholdless antiferroelectricity in liquid c
rystals and its application to displays" by S. Inu
i et al.や、米国特許第5594569 号に開示された液晶を
用いることが可能である。

【０１９６】等方相−コレステリック相−カイラルスメ
クティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）
を用い、ＤＣ電圧を印加しながらコレステリック相−カ
イラルスメクティックＣ相転移をさせ、かつコーンエッ
ジをほぼラビング方向に一致させた単安定ＦＬＣの電気
光学特性を図３９に示す。図３９に示すような強誘電性
液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチング
モード」と呼ばれている。図３９に示すグラフの縦軸は
透過率（任意単位）、横軸は印加電圧である。「Ｈａｌ
ｆ−Ｖ字スイッチングモード」については、寺田らの”
Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６
回応用物理学関係連合講演会講演予稿集、１９９９年３
月、第１３１６頁、および吉原らの”強誘電性液晶によ
る時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９
０頁に詳しい。

【０１９７】図２７に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本願発明の液晶表示装置には、
このような電気光学特性を示す強誘電性液晶も用いるこ
とができる。

【０１９８】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０１９９】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０２００】なお、このような無しきい値反強誘電性混
合液晶を本願発明の液晶表示装置に用いることによって
低電圧駆動が実現されるので、低消費電力化が実現され
る。

【０２０１】［実施例１８］本実施例では、本願発明の
ＴＦＴ回路によるアクティブマトリクス型液晶表示装置
を組み込んだ半導体装置について説明する。

【０２０２】このような半導体装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図１５、図１
９、図２０に示す。

【０２０３】図１５（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示装置９００４に適用することができる。

【０２０４】図１５（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本願発明は音声入力部９１０３、
及びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。

【０２０５】図１５（Ｃ）はモバイルコンピュータであ
り、本体９２０１、カメラ部９２０２、受像部９２０
３、操作スイッチ９２０４、表示装置９２０５で構成さ
れている。本願発明は受像部９２０３、及びアクティブ
マトリクス基板を備えた表示装置９２０５に適用するこ
とができる。

【０２０６】図１５（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示装置９３０２、アーム部
９３０３で構成される。本願発明は表示装置９３０２に
適用することができる。また、表示されていないが、そ
の他の信号制御用回路に使用することもできる。

【０２０７】図１５（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置９５０２、９５０３は直視型の表示装
置であり、本願発明はこの適用することができる。

【０２０８】図１９（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。

【０２０９】図１９（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。

【０２１０】図１９（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。

【０２１１】図２０（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本願発明は表示装置やその他の信号制御回路に
適用することができる。

【０２１２】図２０（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本願発明は表示
装置やその他の信号制御回路に適用することができる。

【０２１３】なお、図２７（Ｃ）は、図２０（Ａ）及び
図２０（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０、投射レンズを含む光学系で構成される。本実施例
は三板式の例を示したが、特に限定されず、例えば単板
式であってもよい。また、図２０（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０２１４】また、図２０（Ｄ）は、図２０（Ｃ）中に
おける光源光学系２８１０の構造の一例を示した図であ
る。本実施例では、光源光学系２８１０は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２０（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。また、本願発明はその他にも、イ
メージセンサやＥＬ型表示素子に適用することも可能で
ある。このように、本願発明の適用範囲はきわめて広
く、あらゆる分野の電子機器に適用することが可能であ
る。

【０２１５】［実施例１９］本実施例では、本発明をア
クティブマトリクス型有機エレクトロルミネッセンス
（有機ＥＬ）材料を用いた表示装置（有機ＥＬ表示装
置）に適用した例を図２８で説明する。図２８（Ａ）は
ガラス基板上に表示領域とその周辺に駆動回路を設けた
アクティブマトリクス型有機ＥＬ表示装置の回路図を示
す。この有機ＥＬ表示装置は、基板上に設けられた表示
領域２８１１、Ｘ方向周辺駆動回路２８１２、Ｙ方向周
辺駆動回路２８１３から成る。この表示領域２８１１
は、スイッチ用ＴＦＴ２８３０、保持容量２８３２、電
流制御用ＴＦＴ２８３１、有機ＥＬ素子２８３３、Ｘ方
向信号線２８１８ａ、２８１８ｂ、電源線２８１９ａ、
２８１９ｂ、Ｙ方向信号線２８２０ａ、２８２０ｂ、２
８２０ｃなどにより構成される。

【０２１６】図２８（Ｂ）はほぼ一画素分の上面図を示
している。スイッチ用ＴＦＴ２８３０と電流制御用ＴＦ
Ｔ２８３１は、実施例１、３の工程に基づいて作製され
るｎチャネル型ＴＦＴと同様にして形成する。

【０２１７】図２９は図２８（Ｂ）におけるＢ−Ｂ'断
面図であり、スイッチ用ＴＦＴ２８３０、保持容量２８
３２、電流制御用ＴＦＴ２８３１および有機ＥＬ素子部
の断面図を示している。そして、基板２８４０上に下地
膜２８４１、２８４２、ゲート絶縁膜２８４５、第1の
層間絶縁膜２８４６、ゲート電極２８４７、２８４８、
容量配線２８４９、ソースおよびドレイン配線２８１８
ａ、２８１９ａ、２８５１、２８５２、第2の層間絶縁
膜２８５０は実施例１、３と同様にして作製する。そし
て、その上に第２の層間絶縁膜２８５０と同様にして、
第３の層間絶縁膜２８５３を形成し、さらにドレイン配
線２８５２に達するコンタクトホールを形成した後、透
明導電膜から成る画素電極２８５４を形成する。有機Ｅ
Ｌ素子部は、この画素電極２８５４とその画素電極上と
第３の層間絶縁膜２８５３上に渡って形成された有機Ｅ
Ｌ層２８５５と、その上に形成されたＭｇＡｇ化合物か
らなる第１の電極２８５６、Ａｌから成る第２の電極２
８５７により形成されている。そして、図示しないがカ
ラーフィルターを設ければカラー表示をすることも可能
である。いずれにしても、実施例１、３で示したアクテ
ィブマトリクス基板の作製方法を応用すれば容易にアク
ティブマトリクス型有機ＥＬ表示装置を作製することが
できる。

【０２１８】本実施例のアクティブマトリクス型の有機
ＥＬ表示装置のＴＦＴは、実施形態および実施例１、３
で示した発明に基づいて作製する。このような有機ＥＬ
表示装置に好適に用いることが可能である。

【０２１９】

【発明の効果】本発明を実施することで、画素部のｎチ
ャネル型ＴＦＴに１５〜２０Ｖのゲート電圧を印加して
駆動させても、安定した動作を得ることができた。その
結果、結晶性ＴＦＴで作製されたＣＭＯＳ回路を含む半
導体装置、また、具体的には液晶表示装置の画素部や、
その周辺に設けられる駆動回路の信頼性を高め、長時間
の使用に耐える液晶表示装置を得ることができる。

【図面の簡単な説明】

【図１】本実施形態のＴＦＴの断面図。

【図２】ＴＦＴの作製工程を示す断面図。

【図３】ＴＦＴの作製工程を示す断面図。

【図４】ＴＦＴの作製工程を示す断面図。

【図５】ＴＦＴの作製工程を示す断面図。

【図６】ＴＦＴの作製工程を示す断面図。

【図７】アクティブマトリクス基板の斜視図。

【図８】画素部とＣＭＯＳ回路の上面図

【図９】結晶性シリコン膜の作製工程を示す図。

【図１０】結晶性シリコン膜の作製工程を示す図。

【図１１】結晶性シリコン膜の作製工程を示す図。

【図１２】結晶性シリコン膜の作製工程を示す図。

【図１３】ＴＦＴの作製工程を示す断面図。

【図１４】ゲート電極の構成を示す図。

【図１５】半導体装置の一例を示す図。

【図１６】ゲート電極の構成を示す図。

【図１７】ＴＦＴの構造と電気的特性を説明する図。

【図１８】ゲート電極の構成を示す図。

【図１９】半導体装置の一例を示す図。

【図２０】プロジェクターの構成を説明する図。

【図２１】アクティブマトリクス型のＥＬ表示装置の
構成を示す図。

【図２２】アクティブマトリクス型のＥＬ表示装置の
構成を示す図。

【図２３】アクティブマトリクス型のＥＬ表示装置の
画素部の構成を示す断面図。

【図２４】アクティブマトリクス型のＥＬ表示装置の
画素部の構成を示す上面図と回路図。

【図２５】アクティブマトリクス型のＥＬ表示装置の
画素部の構成を示す断面図。

【図２６】アクティブマトリクス型のＥＬ表示装置の
画素部の構成を示す回路図。

【図２７】反強誘電性混合液晶の光透過率特性の一例
を示す図。

【図２８】アクティブマトリクス型のＥＬ表示装置の
構成を示す図。

【図２９】アクティブマトリクス型のＥＬ表示装置の
画素部の構成を示す断面図。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 3K007 AB11 BA06 DB03 GA00 5F110 AA06 BB02 BB04 CC02 DD02 DD03 DD13 DD14 DD15 DD17 EE02 EE03 EE04 EE06 EE14 EE22 EE28 EE44 FF02 FF03 FF04 FF30 GG01 GG02 GG13 GG25 GG45 HJ01 HJ04 HJ12 HJ23 HL04 HL06 HL12 HL23 HM15 NN01 NN03 NN22 NN23 NN24 NN27 NN72 NN73 NN78 PP03 PP10 PP34 PP35 QQ04 QQ09 QQ11 QQ12 QQ28

Claims

【特許請求の範囲】

【請求項１】一つの画素に二つのｎチャネル型薄膜トラ
ンジスタを有し、前記ｎチャネル型薄膜トランジスタの
一方には発光層を有する素子が接続されている半導体装
置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された第１の導電層と、前記第
１の導電層と前記ゲート絶縁膜とに接して形成された第
２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接して形成さ
れた一導電型の第１の不純物領域と、前記第１の不純物
領域に接して形成された一導電型の第２の不純物領域と
を有し、前記第１の不純物領域の一部は、前記第２の導電層の前
記ゲート絶縁膜に接する領域と重なっていることを特徴
とする半導体装置。
【請求項２】一つの画素に二つのｎチャネル型薄膜トラ
ンジスタを有し、前記ｎチャネル型薄膜トランジスタの
一方には発光層を有する素子が接続されている半導体装
置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜上に形成された第１の導電層と、前記第１の
導電層の上面及び側面に接して形成され、さらに前記ゲ
ート絶縁膜上に延在して設けられた第２の導電層とを有
し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接して形成さ
れた一導電型の第１の不純物領域と、前記第１の不純物
領域に接して形成された一導電型の第２の不純物領域と
を有し、前記第１の不純物領域の一部は、前記ゲート絶
縁膜上に延在した前記第２の導電層と重なっていること
を特徴とする半導体装置。
【請求項３】請求項１または請求項２において、少なく
とも一つの前記ｎチャネル型薄膜トランジスタはマルチ
ゲート構造を有することを特徴とする半導体装置。
【請求項４】一つの画素にｎチャネル型薄膜トランジス
タとｐチャネル型薄膜トランジスタとを有し、前記ｐチ
ャネル型薄膜トランジスタには発光層を有する素子が接
続されている半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された第１の導電層と、前記第
１の導電層と前記ゲート絶縁膜とに接して形成された第
２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接して形成さ
れた一導電型の第１の不純物領域と、前記第１の不純物
領域に接して形成された一導電型の第２の不純物領域と
を有し、前記第１の不純物領域の一部は、前記第２の導電層の前
記ゲート絶縁膜に接する領域と重なっていることを特徴
とする半導体装置。
【請求項５】請求項４において、前記ｐチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された第１の導電層と、前記第
１の導電層と前記ゲート絶縁膜とに接して形成された第
２の導電層とを有し、前記ｐチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接して形成さ
れた一導電型の第３の不純物領域とを有することを特徴
とする半導体装置。
【請求項６】一つの画素にｎチャネル型薄膜トランジス
タとｐチャネル型薄膜トランジスタとを有し、前記ｐチ
ャネル型薄膜トランジスタには発光層を有する素子が接
続されている半導体装置において、前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル
型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に
形成された第１の導電層と、前記第１の導電層の上面及
び側面に接して形成され、さらに前記ゲート絶縁膜上に
延在して設けられた第２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、第１
のチャネル形成領域と、前記第１のチャネル形成領域に
接して形成された一導電型の第１の不純物領域と、前記
第１の不純物領域に接して形成された一導電型の第２の
不純物領域とを有し、前記ｐチャネル型薄膜トランジスタの半導体層は、第２
のチャネル形成領域と、前記第２のチャネル形成領域に
接して形成された一導電型の第３の不純物領域とを有
し、前記第１の不純物領域の一部は、前記ゲート絶縁膜上に
延在した前記第２の導電層と重なり、前記第３の不純物
領域は、前記第２の導電層と重ならないことを特徴とす
る半導体装置。
【請求項７】請求項４乃至請求項６のいずれか１項にお
いて、前記ｎチャネル型薄膜トランジスタはマルチゲー
ト構造を有することを特徴とする半導体装置。
【請求項８】請求項１乃至請求項７のいずれか１項にお
いて、前記第１の不純物領域は低濃度不純物領域であり、前記
第２の不純物領域はソース領域またはドレイン領域であ
ることを特徴とする半導体装置。
【請求項９】請求項１乃至請求項８のいずれか１項にお
いて、前記第１の不純物領域と同じ導電型の半導体層と、前記
ゲート絶縁膜と、前記第１の導電層と前記第２の導電層
とから成る保持容量が形成されていることを特徴とする
半導体装置。
【請求項１０】請求項１乃至請求項９のいずれか１項に
おいて、前記第１の導電層はチタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選
ばれた元素または、前記元素を主成分とする合金材料で
形成されることを特徴とする半導体装置。
【請求項１１】請求項１乃至請求項９のいずれか１項に
おいて、前記第１の導電層は、前記ゲート絶縁膜に接して形成さ
れる導電層（A)と、前記導電層（A)の上に形成される、
一または複数の導電層から形成されることを特徴とする
半導体装置。
【請求項１２】請求項１１において、前記導電層（A）は、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選
ばれた元素または、前記元素を主成分とする合金材料か
ら形成され、前記導電層（A）の上に形成される一また
は複数の導電層のうち、少なくとも一つの導電層は、ア
ルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素また
は、前記元素を主成分とする合金材料で形成されること
を特徴とする半導体装置。
【請求項１３】請求項１乃至請求項１２のいずれか１項
において、前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選
ばれた元素または、前記元素を主成分とする合金材料か
ら形成されることを特徴とする半導体装置。
【請求項１４】請求項１乃至請求項１３のいずれか１項
において、前記第１の不純物領域に含まれる不純物元素の濃度は１
×１０¹⁶〜１×１０¹⁹atoms/cm³であることを特徴とす
る半導体装置。
【請求項１５】請求項１乃至請求項１４のいずれか１項
において、前記半導体装置は、ＥＬ表示装置であることを特徴とす
る半導体装置。
【請求項１６】請求項１乃至請求項１４のいずれか１項
において、前記半導体装置は、携帯電話、ビデオカメラ、携帯型情
報端末、ゴーグル型ディスプレイ、プロジェクションＴ
Ｖ、携帯型電子書籍、パーソナルコンピュータ、デジタ
ルビデオディスクプレーヤー、デジタルカメラ、プロジ
ェクター、液晶テレビから選ばれた一つであることを特
徴とする半導体装置。