JP4583716B2

JP4583716B2 - 半導体装置

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Publication number: JP4583716B2
Application number: JP2003024390A
Authority: JP
Inventors: 節男中嶋; 久大谷; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-16
Filing date: 2003-01-31
Publication date: 2010-11-17
Anticipated expiration: 2019-11-16
Also published as: JP2003229437A

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）は透明ガラス基板上に作製することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。結晶構造を有する半導体層で形成したＴＦＴ（以下、結晶質ＴＦＴと記す）は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能になった。
【０００３】
本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含み、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００４】
アクティブマトリクス型液晶表示装置を構成するためには、画素部だけでも１００〜２００万個の結晶質ＴＦＴが必要であり、さらに周辺に設けられる機能回路を付加するとそれ以上の数の結晶質ＴＦＴが必要であった。そして、液晶表示装置を安定に動作させるためには、個々の結晶質ＴＦＴＦの信頼性を確保しておく必要があった。
【０００５】
ＴＦＴなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。本明細書では、線形領域と飽和領域をＴＦＴのオン領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。
【０００６】
アクティブマトリクス型液晶表示装置の画素部はｎチャネル型ＴＦＴ（以下、画素ＴＦＴと記す）で構成されていて、振幅１５〜２０Ｖ程度のゲート電圧が印加されるので、オン領域とオフ領域の両方の特性を満足する必要があった。一方、画素部を駆動するために設けられる周辺回路はＣＭＯＳ回路を基本として構成され、主にオン領域の特性が重要であった。しかし、結晶質ＴＦＴはオフ電流が上がりやすいという問題点があった。また、結晶質ＴＦＴを長期間駆動させると移動度やオン電流の低下、オフ電流の増加といった劣化現象がしばしば観測された。この原因の一つは、ドレイン近傍の高電界が原因で発生するホットキャリア注入現象にあると考えられた。
【０００７】
ＭＯＳトランジスタの分野では、オフ電流を下げ、さらにドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はソース領域とドレイン領域の内側、すなわちチャネル形成領域側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【０００８】
同様に結晶質ＴＦＴでもＬＤＤ構造を形成することは知られていた。例えば、ゲート電極をマスクとして、第１の不純物添加の工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後異方性エッチングの技術を利用してゲート電極の両側にサイドウオールを形成し、ゲート電極とサイドウオールをマスクとして第２の不純物添加の工程によりソース領域とドレイン領域となる高濃度不純物領域を形成することができた。
【０００９】
しかし、ＬＤＤ構造は通常の構造のＴＦＴと比べて、オフ電流を下げることができても、構造的に直列抵抗成分が増えてしまうため、結果としてＴＦＴのオン電流も低下させてしまう欠点があった。また、オン電流の劣化を完全に防ぐことはできなかった。この欠点を補う方法として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極とオーバーラップさせる構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）として知られている。このような構造とすることで、ドレイン近傍の高電界を緩和してホットキャリアに対する耐性を高め、同時にオン電流の低下を防ぐことができた。
【００１０】
また、結晶質ＴＦＴにおいても、ソース領域とドレイン領域とチャネル形成領域のみから形成された単純な構成の結晶質ＴＦＴに比べ、ＬＤＤ構造を設けることによりホットキャリアに対する耐性が向上し、さらにＧＯＬＤ構造を採用するときわめて優れた効果が得られることが確認されていた。この事実は、「"A Novel Self-aligned Gate-overlapped LDD Poly-Si TFT with High Reliability and Performance", Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai, IEDM97-523」に述べられている。
【００１１】
【発明が解決しようとする課題】
結晶質ＴＦＴにおいて、ホットキャリア注入現象を抑止するためにＬＤＤ構造を形成することは有効な手段であった。さらにＧＯＬＤ構造にすると、ＬＤＤ構造で見られたオン電流の低下を防ぐことができた。そして、信頼性の面からも良好な結果が得られた。
【００１２】
しかし、ＧＯＬＤ構造はオン電流の劣化を防ぐことができるが、特に画素ＴＦＴのように、オフ特性で高いゲート電圧が印加されるとき、オフ電流が増加してしまう欠点があった。画素ＴＦＴでオフ電流が増加すると、消費電力が増えたり、画像表示に異常が現れたりする不都合が生じた。これはオフ領域の特性で、ゲート電極とオーバーラップさせて形成されたＬＤＤ領域に反転層が形成されるためであると考えられた。
【００１３】
以上のように、結晶質ＴＦＴで高い信頼性を達成するためには素子の構造面からの検討が必要であった。そのために、ＧＯＬＤ構造を形成することが望ましかった。しかし、従来の方法では、自己整合的にＬＤＤ領域を形成することができるが、サイドウオール膜を異方性エッチングで形成する工程は、液晶表示装置のように大面積のガラス基板を処理するには不向きであり、サイドウオールの幅でＬＤＤ領域の長さが決まるので、素子寸法の設計上の自由度もきわめて限定されるものであった。
【００１４】
また画素ＴＦＴのように、オン領域とオフ領域の両方の特性が重視され、その信頼性を満足させ、オフ電流の増加もなくそうとすると、従来のＧＯＬＤ構造のままでは不十分であった。
【００１５】
本発明は、従来技術よりも簡便な方法で、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造の結晶質ＴＦＴとその作製技術を提供することを第１の目的としている。また、ＧＯＬＤ構造ではオフ特性で高いゲート電圧が印加されたとき、オフ電流が増加してしまう問題点があった。そのため本発明は、オフ電流の増加を防止できる構造とその作製方法を提供することを第２の目的としている。
【００１６】
さらに本発明は、液晶表示装置の画素部と、その周辺に設けられるＣＭＯＳ回路を基本とした駆動回路とその作製方法において、少なくともｎチャネル型ＴＦＴのＬＤＤ領域がゲート電極とオーバーラップしている構造として、かつ、オフ電流の増加を防止できる構造とその作製方法を提供することを第３の目的としている。
【００１７】
【課題を解決するための手段】
図１７は、これまでの知見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−Ｉｄ（ゲート電圧―ドレイン電流）特性を模式的に示したものである。図１７（Ａ−１）は、半導体層がチャネル形成領域と、ソース領域と、ドレイン領域とから成る最も単純なＴＦＴの構造である。同図（Ｂ−１）の特性は、＋Ｖｇ側はＴＦＴのオン領域であり、−Ｖｇ側はオフ領域である。そして、実線は初期特性を示し、破線はバイアスストレスを印加した後の特性を示している。この構造ではオン電流とオフ電流共に高く、また、バイアスストレスによる劣化も大きく、画素ＴＦＴなどにこの構造は使用できなかった。
【００１８】
図１７（Ａ−２）は、（Ａ−１）にＬＤＤ領域となる低濃度不純物領域が設けられた構造であり、ゲート電極とオーバーラップしないＬＤＤ構造である。このとき（Ｂ−２）に示すように、オフ電流をある程度抑えることができるが、オン電流の劣化を防ぐことはできなかった。また、図１７（Ａ−３）は、ＬＤＤ領域がゲート電極と完全にオーバーラップした構造で、ＧＯＬＤ構造とも呼ばれるものである。このとき（Ｂ−３）に示すように、オン電流の劣化を抑えることはできるが、ＬＤＤ構造よりもオフ電流が増加してしまう欠点があった。
【００１９】
従って、図１７（Ａ−１）、（Ａ−２）、（Ａ−３）に示す構造では、画素部に必要なオン領域の特性とオフ領域の特性を、信頼性の問題を含めて同時に満足させることはできなかった。しかし、図１７（Ａ−４）の構造とすることで、オン電流の劣化を防ぎ、オフ電流の増加を抑えることができることがわかった。これは、ＬＤＤ領域をゲート電極とオーバーラップする領域と、しない領域の２つの領域に分けることで、達成できるものであった。ゲート電極とオーバーラップしたＬＤＤ領域でホットキャリア注入現象を抑止して、かつ、ゲート電極とオーバーラップしないＬＤＤ領域でオフ電流の増加を防ぐ効果を兼ね備えたものであった。
【００２０】
本発明は、ＬＤＤ領域がゲート電極とオーバーラップした構造を得るためにゲート電極を複数の層から形成し、ゲート電極の第１の導電層を形成する工程と、ゲート電極の第２の導電層を形成する工程とを有し、前記第１の導電層を形成する工程の後で１回目の不純物元素を添加する工程を行い、ＬＤＤ領域となる第１の不純物領域を形成し、前記第２の導電層を形成する工程の後で２回目の不純物元素を添加する工程を行い、ソース領域とドレイン領域となる第２の不純物領域を形成する工程を行うものである。そして、第２の導電層の一部を除去させて、ＬＤＤ領域が第２の導電層とオーバーラップしない領域が設けられたＴＦＴを形成するものである。
【００２１】
従って、本願明細書で開示する発明の構成は、各画素にｎチャネル型薄膜トランジスタが設けられた画素部を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、前記第１の導電層と前記ゲート絶縁膜とに接して形成された第２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第１の不純物領域と、該第１の不純物領域に接して形成された一導電型の第２の不純物領域とを有し、前記第１の不純物領域の一部は、前記第２の導電層の前記ゲート絶縁膜に接する領域と重なって設けられていることを特徴としている。
【００２２】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を含む半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、前記第１の導電層と前記ゲート絶縁膜とに接して形成された第２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第１の不純物領域と、該第１の不純物領域に接して形成された一導電型の第２の不純物領域とを有し、前記第１の不純物領域の一部は、前記第２の導電層の前記ゲート絶縁膜に接する領域と重なって設けられていることを特徴としている。
【００２３】
また、他の発明の構成は、各画素にｎチャネル型薄膜トランジスタが設けられた画素部と、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を含む半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、前記第１の導電層と前記ゲート絶縁膜とに接して形成された第２の導電層とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第１の不純物領域と、該第１の不純物領域に接して形成された一導電型の第２の不純物領域とを有し、前記第１の不純物領域の一部は、前記第２の導電層の前記ゲート絶縁膜に接する領域と重なって設けられていることを特徴としている。
【００２４】
上記発明の構成において、前記第１の不純物領域は、ＬＤＤ領域を形成し、前記第２の不純物領域は、ソース領域またはドレイン領域を形成する。一方、前記ｐチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、前記第１の導電層と前記ゲート絶縁膜とに接して形成された第２の導電層とから形成され、ｐチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型とは逆の導電型の第３の不純物領域とから成っている。
【００２５】
また、上記発明の構成において、前記第２の不純物領域に接して設けられ、前記第１の不純物領域と同じ導電型の半導体層と、前記ゲート絶縁膜と、前記第１の導電層と前記第２の導電層とから成る容量配線とから保持容量が形成されている構成をとることもできる。
【００２６】
さらに本発明の構成において、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料で形成されていれば良い。
【００２７】
また、前記第１の導電層は、前記ゲート絶縁膜に接して形成される導電層（A)と、前記導電層（A)の上に形成される一つまたは複数の導電層から成ることを特徴とし、前記ゲート絶縁膜に接して形成される導電層（A)は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料から成り、前記導電層（A)の上に形成される一つまたは複数の導電層のうち少なくとも一つの導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素の一種または、該元素を主成分とする合金材料で形成されることが望ましい。さらに、前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料から形成されることが望ましい。
【００２８】
上記構成を得るために、本発明の半導体装置の作製方法は、絶縁表面を有する基板上に半導体層を形成する第１の工程と、前記半導体層に接してゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜に接して第１の導電層を形成する第３の工程と、前記第１の導電層をマスクとして前記半導体層に周期律表１５族に属する元素を添加して第１の不純物領域を形成する第４の工程と、前記第１の導電層と前記ゲート絶縁膜とに接して第２の導電層を形成する第５の工程と、前記第２の導電層をマスクとして前記半導体層に周期律表１５族に属する元素を添加して第２の不純物領域を形成する第６の工程と、前記第２の導電層の一部を除去する第７の工程とを有することを特徴とする。
【００２９】
また、他の発明の構成は、絶縁表面を有する基板上に第１の半導体層と第２の半導体層とを形成する第１の工程と、前記第１の半導体層と第２の半導体層とに接してゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜に接して第１の導電層を形成する第３の工程と、前記第１の導電層をマスクとして少なくとも前記第１の半導体層に周期律表１５族に属する元素を添加して第１の不純物領域を形成する第４の工程と、前記第１の導電層と前記ゲート絶縁膜とに接して第２の導電層を形成する第５の工程と、前記第２の導電層をマスクとして少なくとも前記第１の半導体層に周期律表１５族に属する元素を添加して第２の不純物領域を形成する第６の工程と、前記第２の導電層をマスクとして前記第２の半導体層のみに周期律表１３族に属する元素を添加して第３の不純物領域を形成する第７の工程とを有することを特徴とする。
【００３０】
また、他の発明の構成は、絶縁表面を有する基板上に第１の半導体層と第２の半導体層とを形成する第１の工程と、前記第１の半導体層と第２の半導体層とに接してゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜に接して第１の導電層を形成する第３の工程と、前記第１の導電層をマスクとして少なくとも前記第１の半導体層に周期律表１５族に属する元素を添加して第１の不純物領域を形成する第４の工程と、前記第１の導電層と前記ゲート絶縁膜とに接して第２の導電層を形成する第５の工程と、前記第２の導電層をマスクとして少なくとも前記第１の半導体層に周期律表１５族に属する元素を添加して第２の不純物領域を形成する第６の工程と、前記第２の導電層の一部を除去する第７の工程と、前記第２の導電層をマスクとして前記第２の半導体層のみに周期律表１３族に属する元素を添加して第３の不純物領域を形成する第８の工程とを有することを特徴とする。
【００３１】
上記発明の構成において、前記第１の不純物領域はＬＤＤ領域を形成し、前記第２の不純物領域はソース領域またはドレイン領域を形成する工程であることを特徴とする。また、前記第２の不純物領域から延在した半導体層に前記第１の不純物領域と同じ濃度で周期律表１５族に属する元素を添加する工程と、前記第１の導電層と前記第２の導電層とで容量配線を形成する工程とを有することを特徴とする。
【００３２】
本発明の構成において、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料から形成する工程とする。
【００３３】
前記第１の導電層は、前記ゲート絶縁膜に接して形成される導電層（Ａ）と、前記導電層（Ａ）の上に形成される一つまたは複数の導電層とを形成する工程であり、前記導電層（Ａ）は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料から形成され、前記導電層（Ａ）の上に形成される一つまたは複数の導電性層のうち、少なくとも一つの導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素の一種または、該元素を主成分とする合金材料で形成され、前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素の一種または、該元素を主成分とする合金材料から形成されることを特徴とする。
【００３４】
【発明の実施の形態】
本発明の実施の形態について図１を用いて説明する。１０１は絶縁表面を有する基板である。例えば、酸化シリコン膜を設けた、ガラス基板、ステンレス基板、プラスチック基板、セラミックス基板、シリコン基板を用いることができる。
またその他に石英基板を用いても良い。
【００３５】
そして、基板１０１のＴＦＴが形成される表面には、下地膜１０２が形成されている。下地膜１０２は酸化シリコン膜や窒化シリコン膜で形成され、基板１０１から半導体層への不純物の拡散を防ぐために設けられている。その他に下地膜１０２は、酸化窒化シリコン膜で形成してもよい。
【００３６】
前記基板上に形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体で形成することが望ましい。前記成膜法で形成される微結晶半導体を用いることも可能である。ここで適用できる半導体材料は、シリコン、ゲルマニウム、またシリコンゲルマニウム合金、炭化シリコンであり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００３７】
或いは、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００３８】
図１では、ｎチャネル型およびｐチャネル型ＴＦＴの断面構造を示している。
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのゲート電極は、第１の導電層と第２の導電層とから成っている。図１では、第１の導電層は３層構造となっており、ゲート絶縁膜１０３に接して設けられた導電層（A)１１１、１１５と、その上に積層された、導電層（B)１１２、１１６と、導電層（C)１１３、１１７から成っている。そして、第２の導電層１１４、１１８は、前記第１の導電層の上面及び側面に接し、さらにゲート絶縁膜１０３上に延在して設けられている。
【００３９】
第１の導電層を構成する導電層（A)１１１、１１５は、Ｔｉ、Ｔａ、Ｍｏ、Ｗなど元素か、これらの元素を主成分とする合金材料で形成されている。また、導電層（B)１１２、１１６は抵抗率の低い、ＡｌやＣｕを用いることが望ましい。
また導電層（C)１１３、１１７は、導電層（A)と同様にＴｉ、Ｔａ、Ｍｏ、Ｗなど元素か、これらの元素を主成分とする合金材料で形成されている。ここで導電層（B)は、液晶表示装置のような大面積の基板に本発明のＴＦＴを形成することを考慮して、ゲート電極の抵抗を低くする目的で設けられるものである。用途によっては、第１の導電層を前記導電層（A)のみで形成しても良く、また３層以上積層させても構わない。
【００４０】
第２の導電層１１４、１１８は、前記第１の導電層と電気的に導通していて、ゲート絶縁膜１０３に延在して設けられている。図１６はゲート電極の構成を詳細に示し、第２の導電層は最初Ｌ３の長さで設けられ、その後エッチング処理によりＬ５の長さ分だけ除去して最終的にＬ２の長さに形成される。従って、第１の導電層をＬ１とすると、第２の導電層がゲート絶縁膜に延在する長さはＬ４で表すことができる。
【００４１】
ここで、本発明において、Ｌ１は０．１〜１０μｍ、Ｌ３は０．５〜２２μｍの長さで形成することが望ましい。また、第２の導電層を除去する長さＬ５は０．１〜３μｍとすれば良い。従って、Ｌ２は０．３〜１６μｍ、Ｌ４は０．１〜３μｍとなる。
【００４２】
第１の導電層と第２の導電層は、１回目の不純物元素を添加する工程と２回目の不純物元素を添加する工程でマスクとしての機能を併せ持ち、その点を考慮してＬ１とＬ３、および、Ｌ２とＬ５の長さを決める必要がある。図１６で示したように、第２の導電層をあらかじめＬ３の長さで形成しておき、その後エッチング処理によりＬ５の長さだけ除去して、Ｌ２の長さとするのは、本発明の構成を得るために、ＬＤＤ領域となる第１の不純物領域１６０５が、ゲート絶縁膜を介して第２のゲート絶縁膜と接する領域をＬ４の長さで、接しない領域をＬ５の長さで設けるためである。
【００４３】
いずれにしても、本発明を画素部に適用する場合には、実際的な開口率を得るために、ゲート電極には薄膜の抵抗率が２〜３μΩ・ｃｍの低抵抗材料を用いる必要があり、ＡｌやＣｕなどを使用することが望ましい。そして耐熱性を考慮すると、ゲート電極の構造として、低抵抗材料で形成した導電層（Ｂ）をＴａ、Ｗ、Ｍｏなどの高融点金属かその合金から成るゲート電極の第１の導電層の導電層（Ａ）や導電層（Ｃ）、さらに第２の導電層で囲んだクラッド構造とすることが望ましい。
【００４４】
ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域１０４と、前記チャネル形成領域に接して設けられた第１の不純物領域１０５と、前記第１の不純物領域１０５に接して設けられたソース領域１０６とドレイン領域１０７とから形成されている。第１の不純物領域１０５は、ゲート絶縁膜１０３を介して、第２の導電層１１４がゲート絶縁膜と重なって設けられている。
【００４５】
第１の不純物領域１０５はｎ型を付与する不純物元素の濃度が１×１０¹⁶〜１×１０¹⁹atoms/cm³、代表的には１×１０¹⁷〜５×１０¹⁸atoms/cm³である。また、ソース領域１０６とドレイン領域１０７の不純物濃度は、１×１０²⁰〜１×１０²¹atoms/cm³、代表的には１×１０²⁰〜５×１０²⁰atoms/cm³とすれば良い。
【００４６】
この時、チャネル形成領域１０４には、あらかじめ１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でボロンが添加されても良い。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００４７】
一方、ｐチャネル型ＴＦＴの第３の不純物領域１０９、１１０は、ソース領域とドレイン領域とを形成するものである。そして、第３の不純物領域１０９、１１０にはｎ型を付与する不純物元素がｎチャネル型ＴＦＴのソース領域１０６とドレイン領域１０７と同じ濃度で含まれているが、その１．５〜３倍の濃度でｐ型を付与する不純物元素が添加されている。この第３の不純物領域１０９、１１０はゲート電極の第２の導電層１１８の外側に設けられている。
【００４８】
以上示したように本発明のＴＦＴは、ゲート電極を第１の導電層と、第２の導電層とから成る構造を有し、図１で示すように第２の導電層は、第１の導電層とゲート絶縁膜とに接して設けられている。そして、少なくともｎチャネル型ＴＦＴにおいて、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域の一部が第２の導電層と重なって設けられている構造に特徴がある。
【００４９】
図１で示された構造は、第１の導電層をマスクとして、ＬＤＤ領域となる第１の不純物領域を形成し、第２の導電層をマスクとしてソース領域とドレイン領域となる第２の不純物領域を形成した後で、エッチング処理により第２の導電層を後退させることにより実現できる。従って、ＬＤＤ領域の長さは、第１の導電層の長さＬ１と第２の導電層の長さＬ３で決まり、ＬＤＤ領域が第２の導電層と重ならない長さは、第２の導電層を後退させる量Ｌ５で任意に決めることができる。このような方法は、ＴＦＴの設計上または製作上において自由度を広げることが可能となり非常に有効である。
【００５０】
一方、ｐチャネル型ＴＦＴには第３の不純物領域１０９、１１０が形成され、ＬＤＤ構造となる領域は設けないものとする。第３の不純物領域は、ソース領域１０９とドレイン領域１１０を形成する。勿論、本発明のＬＤＤ構造を設けても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００５１】
こうしてｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で覆い、ソース配線１２０、１２１ドレイン配線１２２を設ける。ソース配線とドレイン配線は第１の層間絶縁膜に設けたコンタクトホールで第２及び第３の不純物領域と接触している。図１の構造では、これらを設けた後でパッシベーション膜１２３として窒化シリコン膜を設けている。さらに有機樹脂材料でなる第２の層間絶縁膜１２４が設けられている。第２の層間絶縁膜は、有機樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために有機樹脂材料を用いることが好ましい。
【００５２】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本発明を適用することもできる。
【００５３】
以上に示した本発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５４】
［実施例１］
本実施例では、本発明の構成を、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【００５５】
図２において、基板２０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板２０１のＴＦＴが形成される表面に、酸化シリコンを主成分とする下地膜２０２を２００ｎｍの厚さに形成した。下地膜２０２は、窒化シリコン膜を用いても良いし、酸化窒化シリコン膜を用いても良い。
【００５６】
下地膜２０２は上記材料の１層で形成しても良いし、２層以上の積層構造としても良い。いずれにしてもその厚さが１００〜３００nm程度になるように形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、ＳｉＨ₄、Ｎ₂Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造として下地膜２０２を形成する。
【００５７】
次に、この下地膜２０２の上に５０ｎｍの厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、含有水素量を５atm％以下として、結晶化の工程を行うことが望ましい。
【００５８】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜とした。
【００５９】
尚、本実施例では初期膜を非晶質シリコン膜として用いたが、初期膜として微結晶シリコン膜を用いても構わないし、直接結晶性を有するシリコン膜を成膜しても良い。
【００６０】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層２０４、２０５、２０６を形成した。
【００６１】
次に、半導体層２０４、２０５、２０６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜２０３を形成した。ここではプラズマＣＶＤ法で酸化窒化シリコン膜を１００ｎｍの厚さに形成した。そして、図では説明しないが、ゲート絶縁膜２０３の表面にゲート電極の第１の導電層を構成する、導電層（Ａ）としてＴａを１０〜２００ｎｍ、例えば５０ｎｍの厚さに、さらに導電層（Ｂ）としてＡｌを１００〜１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法により形成した。そして、公知のパターニング技術により、第１の導電層を構成する導電層（Ａ）２０７、２０８、２０９、２１０と、導電層（Ｂ）の２１２、２１３、２１４、２１５が形成される。このとき、図１６で示したようにゲート電極の第１の導電層の長さＬ１は適宣決めれば良く０．１〜１０μｍ、ここでは２μｍの長さでパターニングした。（図２（Ａ））
【００６２】
第１の導電層を構成する導電層（Ｂ）として、Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atm％添加されたＡｌ合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜２０３の表面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けておくと好ましい。
【００６３】
また、図２では画素部を構成するｎチャネル型ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第１の導電層と同じ材料で保持容量の配線電極２１１、２１６が形成される。
【００６４】
こうして図２（Ａ）に示す構造が形成されたら、１回目のｎ型不純物を添加する工程を行い、第１の不純物領域を形成した。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜２０３を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。
また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域２２９、２３６、２４０を形成するもので、ＬＤＤ領域として機能するものである。従ってこの領域のリンの濃度は、１×１０¹⁶〜１×１０¹⁹atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。(図２（Ｂ）)
【００６５】
半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。この工程は、ソース領域およびドレイン領域を形成する不純物添加の工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的であった。
【００６６】
この工程で、第１の導電層を構成する導電層（Ａ）２０７、２０８、２０９、２１０と導電層（Ｂ）２１２、２１３、２１４、２１５は、リンの添加に対してマスクとして機能する。その結果ゲート絶縁膜を介して存在する半導体層の第１の導電層真下には、まったく、あるいは殆どリンが添加されなかった。そして、図２（Ｂ）に示すように、リンが添加された不純物領域２１8、２１9、２２０、２２１、２２２が形成された。この工程ではＣＭＯＳ回路を形成するｐチャネル型ＴＦＴの半導体層２０５にはリンが添加されないようにレジストマスク２１７を設けた。
【００６７】
そして、レジストマスク２１７を除去した後、ゲート電極の第２の導電層を形成する工程を行った。ここでは、第２の導電層の材料にＴａを用い、１００〜１０００ｎｍ、例えば２００ｎｍの厚さに形成した。そして、公知の技術によりパターニングを行い、第２の導電層２４３、２４４、２４５、２４６を形成した。
この時、第２の導電層の長さＬ３（図１６で示した符号の部分に相当する長さ）は０．５〜２２μｍ、ここでは５μｍとなるようにパターニングした。結果として、第２の導電層は、第１の導電層の両側にそれぞれ１．５μｍの長さでゲート絶縁膜と接する領域（Ｌ６）が形成された。
【００６８】
また、画素ＴＦＴのドレイン側に保持容量が設けられるが、この保持容量の電極２４７は第２の導電層と同時に形成される。
【００６９】
そして、第２の導電層２４３、２４４、２４５、２４６をマスクとして、２回目のｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。このとき図２（Ｃ）に示す様に、第２の導電層をパターニングするときに設けたレジストマスク２２３、２２４、２２５、２２６、２２７をそのまま残しておいても良い。ここでは同様に、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜２０３を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、ここで形成される第２の不純物領域は、ｎチャネル型ＴＦＴのソース領域２３０、２３７、およびドレイン領域２３１、２４１として機能させるため、この領域のリンの濃度は、１×１０²⁰〜１×１０²¹atoms/cm³とするのが好ましく、ここでは１×１０²⁰atoms/cm³とした。(図２（Ｃ）)
【００７０】
また、ここで図示はしないが、ソース領域２３０、２３７、およびドレイン領域２３１、２４１を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ直接リンを添加しても良い。この工程を加えると、イオンドープ法の加速電圧を１０ｋｅＶまで下げることができ、また、効率良くリンを添加することができた。
【００７１】
また、ｐチャネル型ＴＦＴの一部の領域２３３、２３４にも同じ濃度でリンが添加されるが、後の工程でその２倍の濃度でボロンを添加するため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はなかった。
【００７２】
図２（Ｃ）の状態が得られたら、レジストマスク２２３、２２４、２２５，２２６，２２７は除去して、再度フォトレジスト膜を形成し、裏面からの露光によってパターニングした。このとき図３（Ａ）に示すように、第１および第２の導電層をマスクとして自己整合的にレジストマスク２４８、２４９、２５０、２５６、２５７が形成された。裏面からの露光は、直接光と散乱光を利用して行うもので、オーバー露光とすることで、図３（Ａ）のようにレジストマスクを第２の導電層の内側に設けることができた。
【００７３】
そして、第２の導電層のマスクされていない部分をエッチングして除去した。
エッチングは通常のドライエッチング技術を用いればよく、ＣＦ₄とＯ₂ガスを用いて行った。そして、図３（Ｂ）に示すように、Ｌ５（図１６で示した符号の部分に相当する長さ）の長さだけ除去した。Ｌ５の長さは０．１〜３μｍの範囲で適宣調整すれば良く、ここでは０．５μｍとした。その結果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域の長さ１．５μｍの内、１μｍ（Ｌ４）の長さで第２の導電層と重なる領域が形成され、０．５μｍ（Ｌ５）の長さで第２の導電層と重ならない領域を形成することができた。
【００７４】
次にフォトレジスト膜をマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク２５８、２５９で覆って、ｐチャネル型ＴＦＴが形成される領域のみにｐ型を付与する不純物添加の工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０²⁰atoms/cm³の濃度にボロンを添加した。そして、図３（Ｂ）に示すようにボロンが高濃度に添加された第３の不純物領域２６２、２６１が形成された。この第３の不純物領域は後にｐチャネル型ＴＦＴのソース領域２６１、ドレイン領域領域２６２となった。(図３（Ｂ）)
【００７５】
それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができた。
【００７６】
熱アニール法では、窒素雰囲気中において５５０℃、２時間の加熱処理をして活性化を行った。本実施例では、第１の導電層を構成する導電層（Ｂ）にＡｌを用いたクラッド構造としてあり、Ｔａで形成された導電層（Ａ）と第２の導電層がＡｌを覆って形成されているため、Ｔａがブロッキング層として機能して、Ａｌ原子が他の領域に拡散することを防ぐことができた。また、レーザーアニール法では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化が行われた。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られた。またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできた。
【００７７】
以上の工程で、ゲート電極を第１の導電層と、その第１の導電層に接して第２の導電層が設けられ、半導体層２０４、２０６にはＬＤＤ領域となる第１の不純物領域と、ソース領域とドレイン領域となる第２の不純物領域が形成された。そして、第１の不純物領域は、ゲート絶縁膜を介して第２の導電層と重なる領域と重ならない領域が形成された。一方、ｐチャネル型ＴＦＴでは、チャネル形成領域と、ソース領域と、ドレイン領域とが形成された。
【００７８】
図３（Ｂ）の状態が得られたら、レジストマスク２５８、２５９を除去して、第１の層間絶縁膜２６３を１０００ｎｍの厚さに形成した。第１の層間絶縁膜２６３としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜を用いることができる。本実施例では、図示しないが、最初に窒化シリコン膜を５０ｎｍ形成し、さらに酸化シリコン膜を９５０ｎｍ形成した２層構造とした。
【００７９】
第１の層間絶縁膜２６３はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域にコンタクトホールを形成した。そして、ソース配線２６４、２６５、２６６、とドレイン配線２６７、２６８を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の配線として用いた。
【００８０】
そして、ソース配線２６４、２６５、２６６とドレイン配線２６７、２６８と、第１の層間絶縁膜２６３を覆ってパッシベーション膜２６９を形成した。パッシベーション膜２６９は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜２７０を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００８１】
こうして図３（Ｃ）に示すように、基板２０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素ＴＦＴのドレイン側には、保持容量が同時に形成された。
【００８２】
[実施例２]
本実施例では、実施例１と同じ工程で図２（Ｃ）に示す状態得た後、他の方法で第２の導電層の一部を除去して、第１の不純物領域が第２の導電層と重なる領域と重ならない領域とを形成する例を示す。
【００８３】
まず、図２（Ｃ）に示すように、第２の導電層のパターニング工程で使用したレジストマスク２２３、２２４、２２５、２２６、２２７をそのまま使用して、エッチングにより、第２のゲート電の一部を図４（Ａ）に示すようにＬ５の長さだけ除去した。
【００８４】
この工程は、ドライエッチングで行うことができた。第２の導電層の材料にもよるが、基本的にはフッ素（Ｆ）系ガスを用いることにより等方性エッチングが進み、レジストマスクの下にある第２の導電層材料を除去することができた。例えば、Ｔａの場合にはＣＦ₄ガスで可能であり、Ｔｉの場合にはＣＦ₄やＣＣｌ₄ガスで可能であり、Ｍｏの場合にはＳＦ₆やＮＦ₃で可能であった。
【００８５】
そして、図４（Ｂ）に示すように、Ｌ５の長さだけ、ここでは０．７μｍ除去した。その結果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域は１．５μｍの長さ（Ｌ６）で形成されており、０．８μｍの長さ（Ｌ４）で第２の導電層と重なる領域が形成され、０．７μｍの長さ（Ｌ５）で第２の導電層と重ならない領域を形成することができた。
【００８６】
以降の工程は、実施例１と同様に行うことで、図４（Ｃ）に示すアクティブマトリクス基板が形成された。
【００８７】
[実施例３]
本実施例では、実施例１または実施例２で形成されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【００８８】
図３（Ｃ）または図４（Ｃ）の状態のアクティブマトリクス基板に対して、第２の層間絶縁膜２７０にドレイン配線２６８に達するコンタクトホールを形成し、画素電極２７１を形成した。画素電極２７１は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極２７１を形成した。
【００８９】
図５（Ａ）の状態が形成されたら、配向膜２７２を第２の層間絶縁膜２７０と画素電極２７１形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板２７３には、透明導電膜２７４と、配向膜２７５とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【００９０】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料２７６を注入し、封止剤（図示せず）によって完全に封止した。よって図５（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成した。
【００９１】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図７と図８を用いて説明する。図７は本実施例のアクティブマトリクス基板の斜視図である。
アクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部７０１と、走査（ゲート）線駆動回路７０２と、データ(ソース)線駆動回路７０３で構成される。画素部の画素ＴＦＴ７００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路７０２と、データ（ソース）線駆動回路７０３はそれぞれゲート配線８０２とソース配線８０３で画素部７０１に接続されている。
【００９２】
図８（Ａ）は画素部７０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線８０２に連続して形成されるゲート電極８２０は、図示されていないゲート絶縁膜を介してその下の半導体層８０１と交差している。図示はしていないが、半導体層には第２の不純物領域として形成されたソース領域、ドレイン領域と第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、第１及び第２の導電層と同じ材料で形成された電極とから、保持容量８０７が形成されている。そして、保持容量８０７に接続した容量配線８２１が、ゲート配線８０２と平行に設けられている。また、図８（Ａ）で示すＡ―Ａ‘に沿った断面構造は、図３（Ｃ）および図４（Ｃ）に示す画素部の断面図に対応している。
【００９３】
一方、図８（Ｂ）に示すＣＭＯＳ回路では、ゲート配線８１９から延在するゲート電極８１３、８１４が、図示されていないゲート絶縁膜を介してその下の半導体層８１０、８１２とそれぞれ交差している。図示はしていないが、同様にｎチャネル型ＴＦＴの半導体層には第２の不純物領域として形成されたソース領域、ドレイン領域と、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴの半導体層には第３の不純物領域として形成されたソース領域とドレイン領域が形成されている。そして、その位置関係は、Ｂ―Ｂ‘に沿った断面構造は、図３（Ｃ）または図４（Ｃ）に示す画素部の断面図に対応している。
【００９４】
本実施例では、画素ＴＦＴ７００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【００９５】
[実施例４]
本実施例は、実施例１と同じ工程であるが、画素ＴＦＴとＣＭＯＳ回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの、ゲート電極の第２の導電層の構造が異なる一例を示す。このとき、図６（Ａ）に示すように、第２の導電層２８０、２８１、２８２、２８３は、第１の導電層に接していて、各ＴＦＴのドレイン側にのみ延在した形態となっている。第２の導電層をこのような形態としても、ｎチャネル型ＴＦＴのドレイン領域２３１、２３８、２４１に接する第１の不純物領域２２９、２３６、２４０を形成することで、ドレイン側に形成される高電界領域を緩和することができた。
【００９６】
本実施例の工程は、基本的に実施例１で示す工程に従えば良く、第２の導電層の形状はパターニングの工程で使用するフォトマスクを変更すだけで、他の工程は何ら変更する必要はない。しかし、ｎチャネル型ＴＦＴの第１の不純物領域２２９はドレイン領域側のみに形成される。
【００９７】
第１の不純物領域はゲート絶縁膜を介して第２の導電層と重なる領域と重ならない領域が形成される。一方、ｐチャネル型ＴＦＴでは、チャネル形成領域２６０、ソース領域２６１とドレイン領域２６２とが形成される。そして、第１の層間絶縁膜２６３、ソース配線２６４、２６５、２６６、とドレイン配線２６７、２６８、パッシベーション膜２６９を形成した。有機樹脂からなる第２の層間絶縁膜２７０を形成した。
【００９８】
そして、図６（Ｂ）に示すように、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域は、Ｌ４の長さで第２の導電層と重なる領域が形成され、Ｌ５の長さで第２の導電層と重ならない領域を形成することができた。以降の工程は、実施例１と同様に行うことで、図４（Ｃ）に示すアクティブマトリクス基板が形成された。このようなアクティブマトリクス基板を用いて、実施例３で示した方法に従えば同様に液晶表示装置を作製することができる。
【００９９】
［実施例５］
本実施例では、実施形態および実施例１、２、４において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１００】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図９に示す。まず基板９０１に酸化シリコン膜９０２を設け、その上に非晶質シリコン膜９０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層９０４を形成する（図９（Ａ））。
【０１０１】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜９０５を形成する。こうして得られた結晶質シリコン膜９０５は非常に優れた結晶性を有している（図９（Ｂ））。
【０１０２】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について図１０で説明する。
【０１０３】
まず、ガラス基板１００１に酸化シリコン膜１００２を設け、その上に非晶質シリコン膜１００３、酸化シリコン膜１００４を連続的に形成する。この時、酸化シリコン膜１００４の厚さは１５０ｎｍとする。
【０１０４】
次に酸化シリコン膜１００４をパターニングして、選択的に開孔部１００５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層１００６が形成され、ニッケル含有層１００６は開孔部１００５の底部のみで非晶質シリコン膜１００２と接触している（図１０（Ａ））。
【０１０５】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１００７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１００７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある(図１０（Ｂ）)。
【０１０６】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。
【０１０７】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されている。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１０８】
［実施例６］
本実施例は、実施形態および実施例１、２、４で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いる。
【０１０９】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０¹⁷atoms/cm³以下、好ましくは１×１０¹⁶atoms/cm³にまで低減することができる。
【０１１０】
本実施例の構成について図１１を用いて説明する。ガラス基板１１０１はコーニング社の１７３７基板に代表される無アルカリガラス基板を用いている。図１１（Ａ）では、実施例５で示した結晶化の技術を用いて、下地１１０２、結晶質シリコン膜１１０３が形成された状態を示している。そして、結晶質シリコン膜１１０３の表面にマスク用の酸化シリコン膜１１０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１１０５が設ける。
【０１１１】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１１０５がゲッタリングサイトとして働き、結晶質シリコン膜１１０３に残存していた触媒元素はリンが添加された領域１１０５に偏析させることができる。
【０１１２】
そして、マスク用の酸化シリコン膜１１０４と、リンが添加された領域１１０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度が１×１０¹⁷atoms/cm³以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例１、２、４で示した本発明のＴＦＴの半導体層として使用することができる。
【０１１３】
［実施例７］
本実施例では、実施形態および実施例１、２、４で示した本発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施例を示す。そして、本実施例の構成を図１２で説明する。
【０１１４】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板１２０１が用いる。そして実施例５で示した技術を用い、結晶質半導体を形成する。これをＴＦＴの半導体層とするために、島状にパターニングして半導体層１２０２、１２０３を形成する。そして、半導体層１２０２、１２０３を覆って、ゲート絶縁膜１２０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で酸化窒化シリコン膜を７０ｎｍの厚さで形成する（図１２（Ａ））。
【０１１５】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。
本実施例では、９５０℃、３０分とする。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い（図１２（Ｂ））。
【０１１６】
その結果、本実施例の条件では、半導体層１２０２、１２０３とゲート絶縁膜１２０４との界面で熱酸化膜が形成され、ゲート絶縁膜１２０７が形成される。
また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１２０４と半導体層１２０２、１２０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができる。
【０１１７】
以上の工程で作製されるゲート絶縁膜１２０７は、絶縁耐圧が高く半導体層１２０５、１２０６とゲート絶縁膜１２０７の界面は非常に良好なものであった。
本発明のＴＦＴの構成を得るためには、以降の工程は実施例１、２、４に従えば良い。
【０１１８】
［実施例８］
本実施例では、実施例１と異なる工程順序で結晶質ＴＦＴを作製する例を図１３に示す。まず、実施例１において、図２（Ａ）で示される半導体層２０４、２０５、２０６は、実施例５で示す方法で作製された結晶性シリコン膜を用いている。このとき、結晶化の工程で用いられた触媒元素が半導体層中にわずかに残存していた。そして、その後の工程は、実施例１に従い図３（Ｂ）に示すｐ型を付与する不純物添加の工程までを実施した。そして、レジストマスク２５８、２５９を除去した。
【０１１９】
このとき、図１３に示すように、ｎチャネル型ＴＦＴのソース領域２３０、２３７と、ドレイン領域２３１、２３８、２４１と、ｐチャネル型ＴＦＴのソース領域２６１と、ドレイン領域２６２とにはいずれも図２（Ｃ）の工程で添加されたリンが添加されていた。実施例１に従えばこのときリン濃度は１×１０¹⁹〜１×１０²¹atoms/cm³であった。
【０１２０】
この状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加された領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。
【０１２１】
図１３の工程が終了したら、以降の工程は実施例１の工程に従い、図３（Ｃ）の状態を形成することにより、アクティブマトリクス基板を作製することができた。このようなアクティブマトリクス基板を用いて、実施例３で示した方法に従えば同様に液晶表示装置を作製することができる。
【０１２２】
［実施例９］
本実施例では、本発明のＴＦＴにおけるゲート電極の構成の例を図１４で示す。ゲート電極は、第１の導電層と、第１の導電層に接して形成される第２の導電層とから成っている。そして、第１の導電層は、一つまたは複数の導電層から形成されるものである。
【０１２３】
図１４（Ａ）は、第１の導電層のゲート絶縁膜に接して形成される導電層（A)をＴａ膜で形成し、その導電層（A)上に積層して、導電層（B)をＴｉで形成し、導電層（C)をＡｌを主成分とする膜で形成し、第４の導電層をＴｉで形成した構造を有している。ここで、導電層（A)の厚さは３０〜２００ｎｍの厚さに、また、他の導電層の厚さは５０〜１００ｎｍの厚さで形成することが望ましい。
【０１２４】
ゲート絶縁膜に接する導電層（A)は、その上に形成する導電層の構成元素がゲート絶縁膜中にしみ込むのを防ぐバリア層としての役割を果たすものであり、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その合金材料を用いることが望ましい。また、図１４（Ａ）で形成された導電層（C)はＡｌを主成分とする膜であり、これはゲート電極の抵抗率を下げるために設けられる。そして、形成されるＡｌ膜の平坦性を高めるために、スカンジウム（Ｓｃ）、Ｔｉ、シリコン（Ｓｉ）などの元素を０．１〜５atm％の割合で含有させたＡｌ合金膜を用いると望ましい。いずれにしても、本発明を１０インチクラスかそれ以上の液晶表示装置に適用する場合には、ゲート電極の抵抗を下げるために、ＡｌまたはＣｕを主成分とする抵抗率の低い材料を用いることが望ましい。さらに、第１の導電層とゲート絶縁膜に接して形成される第２の導電層は、耐熱性を高めるために、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その合金材料を用いることが望ましい。
【０１２５】
図１４（Ｂ）は他の構成例であり、第１の導電層をＭｏ−Ｗ合金膜から成る一つの層で第２の導電層をＴｉ−Ｍｏ合金膜で形成したものである。第１の導電層は１層のみで形成しても良く、このとき厚さは５０〜１００ｎｍとすれば良い。
【０１２６】
図１４（Ｃ）は、第１の導電層を構成する導電層（A)をＴｉ膜で形成し、導電層（B)を銅（Ｃｕ）を主成分とする膜で形成し、導電層（C)をＴｉ膜で形成したものである。Ａｌ膜と同様にＣｕ膜を用いてもゲート電極の抵抗率を下げることが可能である。また、第２の導電層はＴｉ膜で形成した。
【０１２７】
図１４（Ｄ）は、第１の導電層を構成する導電層（A)をＴｉ膜で形成し、導電層（B)をＡｌを主成分とする膜で形成し、導電層（C)をＴｉ膜で形成したものである。第２の導電層はＭｏ膜で形成した。
【０１２８】
［実施例１０］
本実施例では、図１６のＬ４に相当する長さをＴＦＴ形成部と配線部とで異ならせる場合について図１８を用いて説明する。
【０１２９】
図１８において、半導体層１４０上には第１の導電層１４１及び第２の導電層１４２が形成されている。この時、第２の導電層１４２は第１の導電層１４１を覆い隠すように形成されるが、本明細書中では第１の導電層１４１と重ならない部分の長さをＬ４と定義している。
【０１３０】
本実施例の場合、ＴＦＴ形成部（半導体層の上）ではＬ４の長さ（ここではＷ_LDDと表す）を０．１〜２μｍ（代表的には０．３〜１．５μm）とする。そして、配線部（半導体層の上以外）ではＬ４'の長さ（ここではＷ_Lと表す）を０．０５〜０．５μm（代表的には０．１〜０．３μm）とする。
【０１３１】
即ち、本実施例はＴＦＴ形成部よりも配線形成部の方において第２の導電層の線幅を狭くすることに特徴がある。なぜならば配線形成部ではＬ４に相当する領域は必要なく、却って配線の高密度集積化を妨げる要因となってしまうため、可能な限り線幅を狭くした方が好ましいからである。
【０１３２】
従って、本実施例の構成を用いることで配線の高密度集積化が容易となり、延いては半導体装置の高密度集積化が可能となる。なお、本実施例の構成は実施例１〜１２のいずれの構成とも自由に組み合わせることが可能である。
【０１３３】
［実施例１１］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１３４】
図２１（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２１（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１３５】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１３６】
また、図２１（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０１３７】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０１３８】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。
そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１３９】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１４０】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０１４１】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１４２】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１４３】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１４４】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１４５】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１４６】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１４７】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４８】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４９】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１５０】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１５１】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１５２】
[実施例１２]
本実施例では、本願発明を用いて実施例１５とは異なる形態のＥＬ表示装置を作製した例について、図２２（Ａ）、（Ｂ）を用いて説明する。図２１（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１５３】
図２２（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２２（Ａ）をＡ-Ａ'で切断した断面図を図２２（Ｂ）に示す。
【０１５４】
実施例１１に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１５５】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１５６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１５７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１５８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１５９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１６０】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１６１】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１６２】
[実施例１３]
実施例１１および１２のような構成からなるＥＬ表示パネルにおいて、本願発明を用いることができる。画素部の詳細な断面構造を図２３に、上面構造を図２４（Ａ）に、回路図を図２４（Ｂ）に示す。図２３、図２４（Ａ）及び図２４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１６３】
図２３において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜１０参照）。
本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１６４】
また、電流制御用ＴＦＴ３５０３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０１６５】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０１６６】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１６７】
また、図２４（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０１６８】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１６９】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１７０】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１７１】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１７２】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１７３】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１７４】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１７５】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。
そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１７６】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２４（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１７７】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１７８】
以上のように本願発明のＥＬ表示パネルは図２３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１７９】
なお、本実施例の構成は、実施例１〜１０構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０１８０】
[実施例１４]
本実施例では、実施例１３に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図２５を用いる。なお、図２３の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０１８１】
図２５において、電流制御用ＴＦＴ３５０３は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜１０を参照すれば良い。
【０１８２】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１８３】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０１８４】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０１８５】
なお、本実施例の構成は、実施例１〜１０の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０１８６】
[実施例１５]
本実施例では、図２４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２６（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０１８７】
図２６（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１８８】
また、図２６（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２６（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１８９】
また、図２６（Ｃ）は、図２６（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１９０】
なお、本実施例の構成は、実施例１〜１２の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０１９１】
[実施例１６]
実施例１３に示した図２４（Ａ）、２４（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１３の場合、電流制御用ＴＦＴ３５０３として実施例１〜１０に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０１９２】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０１９３】
また、実施例１５に示した図２６（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０１９４】
なお、本実施例の構成は、実施例１〜１２の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０１９５】
［実施例１７］
実施例３で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１９６】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図３９に示す。図３９に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図３９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。
「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０１９７】
図２７に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０１９８】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１９９】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２００】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２０１】
［実施例１８］
本実施例では、本願発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について説明する。
【０２０２】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１５、図１９、図２０に示す。
【０２０３】
図１５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０２０４】
図１５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０２０５】
図１５（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０２０６】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０２０７】
図１５（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本願発明はこの適用することができる。
【０２０８】
図１９（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。
【０２０９】
図１９（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２１０】
図１９（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。
【０２１１】
図２０（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０２１２】
図２０（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０２１３】
なお、図２７（Ｃ）は、図２０（Ａ）及び図２０（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２１４】
また、図２０（Ｄ）は、図２０（Ｃ）中における光源光学系２８１０の構造の一例を示した図である。本実施例では、光源光学系２８１０は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。また、本願発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２１５】
［実施例１９］
本実施例では、本発明をアクティブマトリクス型有機エレクトロルミネッセンス（有機ＥＬ）材料を用いた表示装置（有機ＥＬ表示装置）に適用した例を図２８で説明する。図２８（Ａ）はガラス基板上に表示領域とその周辺に駆動回路を設けたアクティブマトリクス型有機ＥＬ表示装置の回路図を示す。この有機ＥＬ表示装置は、基板上に設けられた表示領域２８１１、Ｘ方向周辺駆動回路２８１２、Ｙ方向周辺駆動回路２８１３から成る。この表示領域２８１１は、スイッチ用ＴＦＴ２８３０、保持容量２８３２、電流制御用ＴＦＴ２８３１、有機ＥＬ素子２８３３、Ｘ方向信号線２８１８ａ、２８１８ｂ、電源線２８１９ａ、２８１９ｂ、Ｙ方向信号線２８２０ａ、２８２０ｂ、２８２０ｃなどにより構成される。
【０２１６】
図２８（Ｂ）はほぼ一画素分の上面図を示している。スイッチ用ＴＦＴ２８３０と電流制御用ＴＦＴ２８３１は、実施例１、３の工程に基づいて作製されるｎチャネル型ＴＦＴと同様にして形成する。
【０２１７】
図２９は図２８（Ｂ）におけるＢ−Ｂ'断面図であり、スイッチ用ＴＦＴ２８３０、保持容量２８３２、電流制御用ＴＦＴ２８３１および有機ＥＬ素子部の断面図を示している。そして、基板２８４０上に下地膜２８４１、２８４２、ゲート絶縁膜２８４５、第1の層間絶縁膜２８４６、ゲート電極２８４７、２８４８、容量配線２８４９、ソースおよびドレイン配線２８１８ａ、２８１９ａ、２８５１、２８５２、第2の層間絶縁膜２８５０は実施例１、３と同様にして作製する。そして、その上に第２の層間絶縁膜２８５０と同様にして、第３の層間絶縁膜２８５３を形成し、さらにドレイン配線２８５２に達するコンタクトホールを形成した後、透明導電膜から成る画素電極２８５４を形成する。有機ＥＬ素子部は、この画素電極２８５４とその画素電極上と第３の層間絶縁膜２８５３上に渡って形成された有機ＥＬ層２８５５と、その上に形成されたＭｇＡｇ化合物からなる第１の電極２８５６、Ａｌから成る第２の電極２８５７により形成されている。そして、図示しないがカラーフィルターを設ければカラー表示をすることも可能である。いずれにしても、実施例１、３で示したアクティブマトリクス基板の作製方法を応用すれば容易にアクティブマトリクス型有機ＥＬ表示装置を作製することができる。
【０２１８】
本実施例のアクティブマトリクス型の有機ＥＬ表示装置のＴＦＴは、実施形態および実施例１、３で示した発明に基づいて作製する。このような有機ＥＬ表示装置に好適に用いることが可能である。
【０２１９】
【発明の効果】
本発明を実施することで、画素部のｎチャネル型ＴＦＴに１５〜２０Ｖのゲート電圧を印加して駆動させても、安定した動作を得ることができた。その結果、結晶性ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】本実施形態のＴＦＴの断面図。
【図２】ＴＦＴの作製工程を示す断面図。
【図３】ＴＦＴの作製工程を示す断面図。
【図４】ＴＦＴの作製工程を示す断面図。
【図５】ＴＦＴの作製工程を示す断面図。
【図６】ＴＦＴの作製工程を示す断面図。
【図７】アクティブマトリクス基板の斜視図。
【図８】画素部とＣＭＯＳ回路の上面図
【図９】結晶性シリコン膜の作製工程を示す図。
【図１０】結晶性シリコン膜の作製工程を示す図。
【図１１】結晶性シリコン膜の作製工程を示す図。
【図１２】結晶性シリコン膜の作製工程を示す図。
【図１３】ＴＦＴの作製工程を示す断面図。
【図１４】ゲート電極の構成を示す図。
【図１５】半導体装置の一例を示す図。
【図１６】ゲート電極の構成を示す図。
【図１７】ＴＦＴの構造と電気的特性を説明する図。
【図１８】ゲート電極の構成を示す図。
【図１９】半導体装置の一例を示す図。
【図２０】プロジェクターの構成を説明する図。
【図２１】アクティブマトリクス型のＥＬ表示装置の構成を示す図。
【図２２】アクティブマトリクス型のＥＬ表示装置の構成を示す図。
【図２３】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す断面図。
【図２４】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す上面図と回路図。
【図２５】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す断面図。
【図２６】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す回路図。
【図２７】反強誘電性混合液晶の光透過率特性の一例を示す図。
【図２８】アクティブマトリクス型のＥＬ表示装置の構成を示す図。
【図２９】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す断面図。

Claims

基板上に設けられたｎチャネル型薄膜トランジスタを有する半導体装置であって、
前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に形成された第１の導電層と、前記第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、前記チャネル形成領域に接して形成された一導電型の一対の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の一対の第２の不純物領域とを有し、
前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記第１の不純物領域に含まれる不純物元素の濃度は、前記第２の不純物領域に含まれる不純物元素の濃度よりも低く、
前記第１の不純物領域は、前記ゲート絶縁膜上に延在した前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域とを有することを特徴とする半導体装置。
基板上に設けられたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタで形成されたＣＭＯＳ回路を有する半導体装置であって、
前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に形成された第１の導電層と、前記第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、前記チャネル形成領域に接して形成された一導電型の一対の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の一対の第２の不純物領域とを有し、
前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記第１の不純物領域に含まれる不純物元素の濃度は、前記第２の不純物領域に含まれる不純物元素の濃度よりも低く、
前記第１の不純物領域は、前記ゲート絶縁膜上に延在した前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域とを有することを特徴とする半導体装置。
各画素に二つのｎチャネル型薄膜トランジスタが設けられた画素部を基板上に有し、前記ｎチャネル型薄膜トランジスタの一方に発光層を有する素子が接続されている半導体装置であって、
前記二つのｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に形成された第１の導電層と、前記第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とをそれぞれ有し、
前記二つのｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、前記チャネル形成領域に接して形成された一導電型の一対の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の一対の第２の不純物領域とをそれぞれ有し、
前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記第１の不純物領域に含まれる不純物元素の濃度は、前記第２の不純物領域に含まれる不純物元素の濃度よりも低く、
前記第１の不純物領域は、前記ゲート絶縁膜上に延在した前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域とを有することを特徴とする半導体装置。
請求項３において、少なくとも一つの前記ｎチャネル型薄膜トランジスタはマルチゲート構造を有することを特徴とする半導体装置。
各画素にｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとが設けられた画素部を基板上に有し、前記ｎチャネル型薄膜トランジスタに発光層を有する素子が接続されている半導体装置であって、
前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に形成された第１の導電層と、前記第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、前記チャネル形成領域に接して形成された一導電型の一対の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の一対の第２の不純物領域とを有し、
前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記第１の不純物領域に含まれる不純物元素の濃度は、前記第２の不純物領域に含まれる不純物元素の濃度よりも低く、
前記第１の不純物領域は、前記ゲート絶縁膜上に延在した前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域とを有することを特徴とする半導体装置。
各画素にｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとが設けられた画素部を基板上に有し、前記ｎチャネル型薄膜トランジスタに発光層を有する素子が接続されている半導体装置であって、
前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜上に形成された第１の導電層と、前記第１の導電層の上面及び側面に接して形成され、さらに前記ゲート絶縁膜上に延在して設けられた第２の導電層とをそれぞれ有し、
前記ｎチャネル型薄膜トランジスタの半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域に接して形成された一導電型の一対の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の一対の第２の不純物領域とを有し、
前記ｐチャネル型薄膜トランジスタの半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域に接して形成された前記一導電型と逆の導電型の一対の第３の不純物領域とを有し、
前記第１のチャネル形成領域は、前記ｎチャネル型薄膜トランジスタの有する前記第１の導電層と重なるように設けられ、
前記第２のチャネル形成領域は、前記ｐチャネル型薄膜トランジスタの有する前記第１の導電層及び前記第２の導電層と重なるように設けられ、
前記第１の不純物領域に含まれる不純物元素の濃度は、前記第２の不純物領域に含まれる不純物元素の濃度よりも低く、
前記第１の不純物領域は、前記ゲート絶縁膜上に延在した前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域とを有し、
前記第３の不純物領域は、前記第２の導電層と重ならないことを特徴とする半導体装置。
請求項５または６において、前記ｎチャネル型薄膜トランジスタはマルチゲート構造を有することを特徴とする半導体装置。
請求項１または２において、前記半導体装置は、透過型あるいは反射型の液晶表示装置、またはＥＬ表示装置であることを特徴とする半導体装置。
請求項３乃至７のいずれか一において、前記半導体装置は、ＥＬ表示装置であることを特徴とする半導体装置。
請求項１乃至９のいずれか一において、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素または前記元素を主成分とする合金材料で形成されることを特徴とする半導体装置。
請求項１乃至９のいずれか一において、前記第１の導電層は、前記ゲート絶縁膜に接して形成される導電層（Ａ）と、前記導電層（Ａ）の上に形成される一または複数の導電層から形成されることを特徴とする半導体装置。
請求項１１において、前記導電層（Ａ）は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素または前記元素を主成分とする合金材料から形成され、前記導電層（Ａ）の上に形成される一または複数の導電層のうち、少なくとも一つの導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素または前記元素を主成分とする合金材料で形成されることを特徴とする半導体装置。
請求項１乃至１２のいずれか一において、前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素または前記元素を主成分とする合金材料から形成されることを特徴とする半導体装置。
請求項１乃至１３のいずれか一において、前記第１の不純物領域に含まれる不純物元素の濃度は１×１０^１６〜１×１０^１９ａｔｏｍｓ／ｃｍ^３であることを特徴とする半導体装置。
請求項１乃至１４のいずれか一において、前記第１の導電層、前記第２の導電層、及び前記ゲート絶縁膜は、前記半導体層と重ならない領域まで延在し、前記半導体層と重なる領域において前記ゲート絶縁膜上に延在する前記第２の導電層の幅は、前記半導体層と重ならない領域において前記ゲート絶縁膜上に延在する前記第２の導電層の幅より広いことを特徴とする半導体装置。
請求項１５において、前記半導体層と重なる領域において前記ゲート絶縁膜上に延在する前記第２の導電層の幅は、０．１〜２μｍであり、前記半導体層と重ならない領域において前記ゲート絶縁膜上に延在する前記第２の導電層の幅は、０．０５〜０．５μｍであることを特徴とする半導体装置。
請求項１乃至１６のいずれか一において、前記半導体装置は、携帯電話、ビデオカメラ、携帯型情報端末、ゴーグル型ディスプレイ、プロジェクションＴＶ、携帯型電子書籍、パーソナルコンピュータ、デジタルビデオディスクプレーヤー、デジタルカメラ、プロジェクター、液晶テレビから選ばれた一つであることを特徴とする半導体装置。