WO2022131811A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2022131811A1
WO2022131811A1 PCT/KR2021/019161 KR2021019161W WO2022131811A1 WO 2022131811 A1 WO2022131811 A1 WO 2022131811A1 KR 2021019161 W KR2021019161 W KR 2021019161W WO 2022131811 A1 WO2022131811 A1 WO 2022131811A1
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electrode
insulating layer
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light emitting
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이현욱
이승민
김태우
채경태
홍정은
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An inorganic light emitting diode using an inorganic semiconductor as a fluorescent material has durability even in a high temperature environment, and has an advantage in that blue light efficiency is higher than that of an organic light emitting diode.
  • a transfer method using a dielectrophoresis (DEP) method has been developed. Accordingly, research on inorganic light emitting diodes having superior durability and efficiency compared to organic light emitting diodes is continuing.
  • An object of the present invention is to provide a display device formed with a small number of masks.
  • Another object of the present invention is to provide a method of manufacturing a display device using a small mask.
  • a display device includes: a first substrate including a display area and a non-display area positioned around the display area; an active material layer disposed on the first substrate and including a channel region, a first doped region on one side of the channel region, and a second doped region on the other side of the channel region; a gate insulating layer disposed on the active material layer; a first conductive layer disposed on the gate insulating layer and including a gate electrode overlapping the channel region and a signal applying electrode; an interlayer insulating layer disposed on the first conductive layer; a via layer disposed on the interlayer insulating layer; a first electrode disposed on the via layer and electrically connected to the first doped region through a contact hole penetrating the via layer and the interlayer insulating layer, and a contact hole penetrating the via layer and the interlayer insulating layer; a second conductive layer including a second electrode electrically connected to the second doped region through a second electrode and a third electrode
  • a display device includes: a first substrate; a first lower metal pattern and a second lower metal pattern disposed on the first substrate; a buffer layer disposed on the first lower metal pattern and the second lower metal pattern; an active material layer disposed on the first substrate and including a channel region, a first doped region on one side of the channel region, and a second doped region on the other side of the channel region; a gate insulating layer disposed on the active material layer; a first conductive layer disposed on the gate insulating layer and including a gate electrode overlapping the channel region; an interlayer insulating layer disposed on the first conductive layer; a via layer disposed on the interlayer insulating layer; A contact hole disposed on the via layer, electrically connected to the first doped region through a contact hole penetrating the via layer and the interlayer insulating layer, and penetrating the via layer, the interlayer insulating layer, and the buffer layer.
  • a method of manufacturing a display device includes forming a lower metal layer and a buffer layer on the lower metal layer on a first substrate; forming an active material layer including a channel region, a first doped region on one side of the channel region, and a second doped region on the other side of the channel region on the buffer layer; forming a first gate insulating layer and a second gate insulating layer on the active material layer; forming a gate electrode on the first gate insulating layer and a signal applying electrode on the second gate insulating layer; forming an interlayer insulating layer on the gate electrode and the signal applying electrode; forming a via layer on the interlayer insulating layer; forming first to fourth contact holes penetrating the via layer; extending the first to fourth contact holes to the lower metal layer, the active material layer, and the signal applying electrode, respectively; forming an electrode layer inside the first to fourth contact holes and on the via layer; forming a first electrode, a second electrode, and a third electrode by patterning the
  • a display device may be manufactured with a small mask, thereby simplifying a manufacturing process.
  • the method of manufacturing the display device according to the exemplary embodiment may simplify the process by manufacturing the display device using a small mask.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating pixels of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 2 .
  • FIG. 4 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is an equivalent circuit diagram of a sub-pixel of a display device according to an exemplary embodiment.
  • FIG. 6 is a cross-sectional view taken along line II-II' of FIG. 4 and line III-III' of FIG. 1 .
  • FIG. 7 is a schematic diagram of a light emitting device according to an embodiment.
  • FIGS. 8 to 14 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • 15 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • 16 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • 17 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 18 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • Examples of the display panel include an LED display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, and a field emission display panel.
  • an LED display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light emitting devices emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • a flexible printed circuit board FPCB may be attached to the non-display area NDA.
  • a plurality of flexible printed circuit boards FPCB may be provided, and the plurality of flexible printed circuit boards FPCB may be arranged in the first direction DR1 .
  • a driving integrated circuit (SIC) may be mounted on each flexible printed circuit board (FPCB).
  • the driving integrated circuit SIC may be provided in the form of a driving chip.
  • the non-display area NDA may further include a pad area PA in which a pad electrode PAD coupled to the flexible printed circuit board FPCB is disposed.
  • a plurality of pad electrodes PAD may be provided and may be arranged in the first direction DR1 .
  • FIG. 2 is a plan view illustrating pixels of a display device according to an exemplary embodiment.
  • each of the plurality of pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels PX1 to PX3 may emit light of the same color.
  • the pixel PX includes three sub-pixels in FIG. 2
  • the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels.
  • Each of the sub-pixels PX1 to PX3 of the display device 10 may include an area defined as the emission area LA.
  • the first sub-pixel PX1 has a first emission area LA1
  • the second sub-pixel PX2 has a second emission area LA2
  • the third sub-pixel PX3 has a third emission area LA2 .
  • the light emitting area LA may be defined as an area in which a light emitting device ( 300 of FIG. 3 ) included in the display device 10 is disposed and light of a specific wavelength band is emitted.
  • the light emitting device includes an active layer ( 330 in FIG. 7 ), and the active layer 330 may emit light in a specific wavelength band without direction. Lights emitted from the active layer 330 of the light emitting device 300 may also be emitted in a lateral direction of the light emitting device 300 including both ends of the light emitting device 300 .
  • the light emitting area LA may include an area in which the light emitting device 300 is disposed, and an area adjacent to the light emitting device 300 , from which lights emitted from the light emitting device 300 are emitted.
  • the light emitting area LA is not limited thereto, and the light emitted from the light emitting device 300 may also include a region where light emitted from the light emitting device 300 is reflected or refracted by other members.
  • the plurality of light emitting devices 300 may be disposed in each of the sub-pixels PX1 to PX3 , and may form a light emitting area LA including an area in which they are disposed and an area adjacent thereto.
  • each of the sub-pixels PX1 to PX3 of the display device 10 may include a non-emission area BA defined as an area other than the light-emitting area LA.
  • the non-emission area BA may be an area in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach, and thus the light is not emitted.
  • FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 2 .
  • the display device may include a first substrate 110 , a buffer layer 115 , a thin film transistor layer (TFTL), and a light emitting device layer (EML).
  • TFTL thin film transistor layer
  • EML light emitting device layer
  • the first substrate 110 may be a base substrate or a base member, and may be made of an insulating material such as a polymer resin.
  • the first substrate 110 may be a rigid substrate.
  • the buffer layer 115 may be disposed on the first substrate 110 .
  • the buffer layer 115 may be formed of an inorganic film capable of preventing penetration of air or moisture.
  • the thin film transistor layer TFTL may include a thin film transistor, a gate insulating layer, an interlayer insulating layer, and a via layer.
  • the thin film transistor TFT may be disposed on the buffer layer and may constitute a pixel circuit of each of the plurality of pixels.
  • the light emitting device layer EML may include a light emitting device 300 , an anode electrode, a cathode electrode, an outer bank 450 , and a first passivation layer PAS1 .
  • the light emitting device 300 may be provided on a thin film transistor.
  • the display device 10 includes a second planarization layer OC2 , a first capping layer CAP1 , a first bank BK1 , a first wavelength converter WLC1 , a second wavelength converter WLC2 , and a light transmitting part ( LTU), the second capping layer CAP2, the third planarization layer OC3, the second bank BK2, the first to third color filters CF1, CF2, CF3, the second passivation layer PAS2, and An encapsulation layer ENC may be further included.
  • LTU light transmitting part
  • the second planarization layer OC2 may be provided on the light emitting device layer EML to planarize an upper end of the light emitting device layer EML.
  • the second planarization layer OC2 may include an organic material.
  • the first capping layer CAP1 may be disposed on the second planarization layer OC2 .
  • the first capping layer CAP1 may seal lower surfaces of the first and second wavelength converters WLC1 and WLC2 and the light transmitting part LTU.
  • the first capping layer CAP1 may include an inorganic material.
  • the first bank BK1 may be disposed in the light blocking area BA on the first capping layer CAP1 .
  • the first bank BK1 may overlap the second bank BNK2 in the thickness direction.
  • the first bank BK1 may block light transmission.
  • the first bank BK1 may include an organic light blocking material and a liquid repellent component.
  • the first and second wavelength converters WLC1 and WLC2 and the light transmitting part LTU may be separated into a corresponding light emitting area LA.
  • the first wavelength converter WLC1 may be disposed in the first light emitting area LA1 on the first capping layer CAP1 .
  • the first wavelength converter WLC1 may be surrounded by the first bank BK1 .
  • the first wavelength converter WLC1 may include a first base resin BS1 , a first scatterer SCT1 , and a first wavelength shifter WLS1 .
  • the first base resin BS1 may include a material having a relatively high light transmittance.
  • the first base resin BS1 may be formed of a transparent organic material.
  • the first base resin BS1 may include at least one of an organic material such as an epoxy-based resin, an acrylic resin, a cardo-based resin, and an imide-based resin.
  • the first scatterer SCT1 may have a refractive index different from that of the first base resin BS1 , and may form an optical interface with the first base resin BS1 .
  • the first wavelength shifter WLS1 may convert or shift the peak wavelength of the incident light into the first peak wavelength.
  • the first wavelength shifter WLS1 may convert blue light provided from the display device into red light having a single peak wavelength in a range of 610 nm to 650 nm and emit it.
  • the first wavelength shifter WLS1 may be a quantum dot, a quantum rod, or a phosphor. Quantum dots may be particulate matter that emits a specific color as electrons transition from a conduction band to a valence band.
  • Light emitted by the first wavelength shifter WLS1 may have a full width of half maximum (FWHM) of an emission wavelength spectrum of 45 nm or less, or 40 nm or less, or 30 nm or less, and the color purity of the color displayed by the display device and color reproducibility can be further improved.
  • FWHM full width of half maximum
  • a portion of the blue light provided from the light emitting device layer EML may pass through the first wavelength converter WLC1 without being converted into red light by the first wavelength shifter WLS1 .
  • the blue light provided from the light emitting device layer EML light incident to the first color filter CF1 without being converted by the first wavelength converter WLC1 may be blocked by the first color filter CF1 .
  • the red light converted by the first wavelength converter WLC1 among the blue light provided by the display device may pass through the first color filter CF1 and be emitted to the outside. Accordingly, the first light emitting area LA1 may emit red light.
  • the second wavelength converter WLC2 may be disposed in the second light emitting area LA2 on the first capping layer CAP1 .
  • the second wavelength converter WLC2 may be surrounded by the first bank BK1 .
  • the second wavelength converter WLC2 may include a second base resin BS2 , a second scatterer SCT2 , and a second wavelength shifter WLS2 .
  • the second base resin BS2 may include a material having a relatively high light transmittance.
  • the second base resin BS2 may be formed of a transparent organic material.
  • the second scatterer SCT2 may have a refractive index different from that of the second base resin BS2 , and may form an optical interface with the second base resin BS2 .
  • the second scatterer SCT2 may include a light scattering material or light scattering particles that scatter at least a portion of transmitted light.
  • the second wavelength shifter WLS2 may convert or shift the peak wavelength of the incident light into a second peak wavelength different from the first peak wavelength of the first wavelength shifter WLS1 .
  • the second wavelength shifter WLS2 may convert blue light provided from the display device into green light having a single peak wavelength in a range of 510 nm to 550 nm and emit it.
  • the second wavelength shifter WLS2 may be a quantum dot, a quantum rod, or a phosphor.
  • the second wavelength shifter WLS2 may include the same material as the material exemplified in the first wavelength shifter WLS1 .
  • the light transmitting part LTU may be disposed in the third light emitting area LA3 on the first capping layer CAP1 .
  • the light transmitting part LTU may be surrounded by the first bank BK1 .
  • the light transmitting unit LTU may transmit the incident light while maintaining the peak wavelength.
  • the light transmitting part LTU may include a third base resin BS3 and a third scattering body SCT3.
  • the third base resin BS3 may include a material having a relatively high light transmittance.
  • the third base resin BS3 may be formed of a transparent organic material.
  • the third scattering body SCT3 may have a refractive index different from that of the third base resin BS3 , and may form an optical interface with the third base resin BS3 .
  • the third scatterer SCT3 may include a light scattering material or light scattering particles that scatter at least a portion of transmitted light.
  • the first and second wavelength converters WLC1 and WLC2 and the light transmitting part LTU are disposed on the light emitting element layer EML through the second planarization layer OC2 and the first capping layer CAP1, so that the display device may not require a separate substrate for the first and second wavelength converters WLC1 and WLC2 and the light transmission unit LTU.
  • the second capping layer CAP2 may cover the first and second wavelength conversion units WLC1 and WLC2 , the light transmitting unit LTU, and the first bank BK1 .
  • the third planarization layer OC3 may be disposed on the second capping layer CAP2 to planarize upper ends of the first and second wavelength converters WLC1 and WLC2 and the light transmitting part LTU.
  • the third planarization layer OC3 may include an organic material.
  • the second bank BK2 may be disposed in the light blocking area BA on the third planarization layer OC3 .
  • the second bank BK2 may overlap the first bank BK1 in the thickness direction.
  • the second bank BK2 may block light transmission.
  • the first color filter CF1 may be disposed in the first emission area LA1 on the third planarization layer OC3 .
  • the first color filter CF1 may be surrounded by the second bank BK2 .
  • the first color filter CF1 may overlap the first wavelength converter WLC1 in the thickness direction.
  • the first color filter CF1 selectively transmits light of a first color (eg, red light), and light of a second color (eg, green light) and light of a third color (eg, light) , blue light) can be blocked or absorbed.
  • the second color filter CF2 may be disposed in the second light emitting area LA2 on the third planarization layer OC3 .
  • the second color filter CF2 may be surrounded by the second bank BK2 .
  • the second color filter CF2 may overlap the second wavelength converter WLC2 in the thickness direction.
  • the second color filter CF2 selectively transmits light of a second color (eg, green light), and light of a first color (eg, red light) and light of a third color (eg, light) , blue light) can be blocked or absorbed.
  • the third color filter CF3 may be disposed in the third light emitting area LA3 on the third planarization layer OC3 .
  • the third color filter CF3 may be surrounded by the second bank BK2 .
  • the third color filter CF3 may overlap the light transmitting part LTU in a thickness direction.
  • the third color filter CF3 selectively transmits light of a third color (eg, blue light), and light of a first color (eg, red light) and light of a second color (eg, light) , green light) can be blocked or absorbed.
  • the first to third color filters CF1 , CF2 , and CF3 may absorb a portion of light introduced from the outside of the display device to reduce reflected light due to external light. Accordingly, the first to third color filters CF1 , CF2 , and CF3 may prevent color distortion due to reflection of external light.
  • the second passivation layer PAS2 may cover the first to third color filters CF1 , CF2 , and CF3 .
  • the second passivation layer PAS2 may protect the first to third color filters CF1 , CF2 , and CF3 .
  • the encapsulation layer ENC may be disposed on the second passivation layer PAS2 .
  • the encapsulation layer ENC may include at least one inorganic layer to prevent penetration of oxygen or moisture.
  • the encapsulation layer ENC may include at least one organic layer to protect the display device from foreign substances such as dust.
  • FIG. 4 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each sub-pixel PX1 to PX3 may further include a first contact electrode PXL1 , a second contact electrode PXL2 , a second electrode RMTL2 , and a third electrode RMTL3 .
  • the first contact electrode PXL1 overlaps with one end (the other side in the first direction DR1 ) of the light emitting device 300 and contacts, and the second contact electrode PXL2 It may overlap and contact the other end (one side of the first direction DR1 ) of the light emitting device 300 .
  • the plurality of electrodes RMTL2 and RMTL3 may be electrically connected to the light emitting devices 300 , and a predetermined voltage may be applied to the light emitting devices 300 to emit light.
  • the plurality of electrodes RMTL2 and RMTL3 are electrically connected to the light emitting device 300 through the contact electrodes PXL1 and PXL2 and transmit an electrical signal applied to the electrodes RMTL2 and RMTL3 to the contact electrode PXL1 . , PXL2) may be transmitted to the light emitting device 300 .
  • the second electrode RMTL2 may be a separate pixel electrode for each sub-pixel, and the third electrode RMTL3 may be a common electrode commonly connected along each sub-pixel.
  • One of the second electrode RMTL2 and the third electrode RMTL3 may be an anode electrode of the light emitting device 300 , and the other may be a cathode electrode of the light emitting device 300 .
  • the present invention is not limited thereto and vice versa.
  • FIG. 5 is an equivalent circuit diagram of a sub-pixel of a display device according to an exemplary embodiment.
  • each sub-pixel of the display device includes three transistors DTR, STR1 and STR2 and one storage capacitor CST in addition to the light emitting device 300 .
  • the light emitting device 300 emits light according to a current supplied through the driving transistor DTR.
  • the light emitting device 300 may be implemented as an organic light emitting diode, a micro light emitting diode, or a nano light emitting diode.
  • the anode electrode of the light emitting device 300 is connected to the source electrode (see 126b of FIG. 6 ) of the driving transistor DTR, and the cathode electrode has a high potential voltage of the first power line ELVDL (or RMTL1 of FIG. 6 ). It may be connected to the second power line ELVSL (or refer to 123 and 123 ′ of FIG. 6 ) to which a lower potential voltage (second power voltage) than (first power voltage) is supplied.
  • the driving transistor DTR adjusts a current flowing from the first power line ELVDL to which the first power voltage is supplied to the light emitting device 300 according to a voltage difference between the gate electrode and the source electrode.
  • the gate electrode of the driving transistor DTR is connected to the first source/drain electrode of the first switching transistor STR1 , the source electrode is connected to the first electrode of the light emitting device 300 , and the drain electrode is connected to the first power voltage It may be connected to the first power line ELVDL to which this is applied.
  • the first switching transistor STR1 is turned on by the scan signal of the scan line SCL to connect the data line DTL to the gate electrode of the driving transistor DTR.
  • a gate electrode of the first switching transistor STR1 is connected to the scan line SCL, a first source/drain electrode is connected to a gate electrode of the driving transistor DTR1, and a second source/drain electrode is connected to the data line DTL. ) can be connected to
  • the second switching transistor STR2 is turned on by the sensing signal of the sensing signal line SSL to connect the reference voltage line RVL to the source electrode of the driving transistor DTR.
  • the gate electrode of the second switching transistor STR2 is connected to the sensing signal line SSL, the first source/drain electrode is connected to the reference voltage line RVL, and the second source/drain electrode is connected to the driving transistor DTR. It may be connected to the source electrode.
  • the first source/drain electrode of each of the first and second switching transistors STR1 and STR2 may be a source electrode, and the second source/drain electrode may be a drain electrode, but is not limited thereto, and the The opposite may be the case.
  • the capacitor CST is formed between the gate electrode and the source electrode of the driving transistor DTR.
  • the storage capacitor CST stores a difference voltage between the gate voltage and the source voltage of the driving transistor DTR.
  • the driving transistor DTR and the first and second switching transistors STR1 and STR2 may be formed of thin film transistors. Also, in FIG. 3 , the driving transistor DTR and the first and second switching transistors STR1 and STR2 have been mainly described as being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto. That is, the driving transistor DTR and the first and second switching transistors STR1 and STR2 may be formed of a P-type MOSFET, some may be formed of an N-type MOSFET, and some may be formed of a P-type MOSFET.
  • N-type MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 6 is a cross-sectional view taken along line II-II' of FIG. 4 and line III-III' of FIG. 1 .
  • FIG. 6 illustrates only a cross-section of the first sub-pixel PX1 of FIG. 4 , the same may be applied to other pixels PX or sub-pixels.
  • FIG. 6 illustrates a cross-section crossing one end and the other end of the light emitting device 300 disposed in the first sub-pixel PX1 of FIG. 4 .
  • FIG. 6 shows a cross section of the driving transistor DTR of FIG. 5 .
  • the first substrate 110 may be an insulating substrate.
  • the first substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate 110 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the lower metal layer UML may be disposed on the first substrate 110 .
  • the lower metal layer UML may include a first lower metal pattern BML1 and a second lower metal pattern BML2 .
  • the first lower metal pattern BML1 may be disposed to overlap the active material layer 126 of the driving transistor in the thickness direction.
  • the second lower metal pattern BML2 may be overlapped with the third electrode RMTL3 in the thickness direction.
  • the first lower metal pattern BML1 and the second lower metal pattern BML2 are positioned on the same layer.
  • the lower metal layer UML may include, for example, a material that blocks light.
  • the first lower metal pattern BML1 may prevent light from being incident on the active material layer 126 .
  • the lower metal layer UML may be formed of an opaque metal material that blocks light transmission.
  • the lower metal layer UML is not limited to the above-described light blocking function.
  • the first lower metal pattern BML1 may be electrically connected to a first electrode RMTL1 to be described later.
  • the buffer layer 115 may be entirely disposed on the first substrate 110 including the lower metal layer UML.
  • the buffer layer 115 is formed on the first substrate 110 to protect the active material layer 126 from moisture penetrating through the first substrate 110 vulnerable to moisture permeation, and is formed by a chemical vapor deposition (CVD) method. ) can be formed through
  • the buffer layer 115 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer 115 may be formed as a multi-layer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), and a silicon oxynitride (SiON) are alternately stacked.
  • the active material layer 126 may be disposed to partially overlap the gate electrode 121 of the first gate conductive layer GCL1 .
  • the active material layer 126 may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon. Examples of the crystallization method include a rapid thermal annealing (RTA) method, a solid phase crystallization (SPC) method, an excimer laser annealing (ELA) method, a metal induced crystallization (MILC) method, and a sequential lateral solidification (SLS) method. , but is not limited thereto.
  • the active material layer 126 when the active material layer 126 includes polycrystalline silicon, the active material layer 126 may include a first doped region 126a, a second doped region 126b, and a channel region 126c. have.
  • the channel region 126c may be disposed between the first doped region 126a and the second doped region 126b.
  • the first doped region 126a and the second doped region 126b may be regions in which a partial region of the active material layer 126 is doped with impurities.
  • the active material layer 126 is not necessarily limited to the above description.
  • the active material layer 126 may include an oxide semiconductor.
  • the first doped region 126a may be a first conductive region
  • the second doped region 126b may be a second conductive region.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide, IGZTO), or Indium-Gallium-Zinc Oxide (IGZO), but is not limited thereto.
  • the gate insulating layer 130 may be disposed on the buffer layer 115 and the active material layer 126 .
  • the gate insulating layer 130 functions as a gate electrode insulating layer of the driving transistor.
  • the gate insulating layer 130 may be formed as a multilayer in which one or more inorganic layers of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) are alternately stacked.
  • the gate insulating layer 130 may include a plurality of patterns.
  • the gate insulating layer 130 includes the first gate insulating pattern 130 overlapping the gate electrode 121 and the channel region 126c of the active material layer 126 , and the second gate insulating pattern overlapping the signal applying electrode 123 . It may include a pattern 130_1 and a third gate insulating pattern 130_2 positioned in the pad area PA and overlapping the first pad part 125 .
  • the side surfaces of the gate electrode 121 and the first gate insulating pattern 130 overlapping the same are aligned, and the side surfaces of the signal application electrode 123 and the second gate insulating pattern 130_1 overlapping the same are aligned, Sides of the first pad part 125 and the third gate insulating pattern 130_2 overlapping it may be aligned.
  • the present invention is not limited thereto, and the gate insulating layer 130 may be formed entirely without including patterns.
  • the first gate conductive layer GCL1 is disposed on the gate insulating layer 130 .
  • the first gate conductive layer GCL1 may include a gate electrode 121 , a signal application electrode 123 , and a first pad part 125 positioned in the pad area PA.
  • the gate electrode 121 , the signal applying electrode 123 , and the first pad part 125 of the pad electrode 125 positioned in the pad area PA are formed through the same process and may be made of the same material.
  • the gate electrode 121 is disposed to overlap at least a partial region of the active material layer 126 .
  • the gate electrode 121 may be disposed to overlap the channel region 126c of the active material layer 126 in the thickness direction.
  • the gate electrode 121 may overlap the first gate insulating pattern 130 , and side surfaces of the gate electrode 121 may be aligned with the side surfaces of the first gate insulating pattern 130 .
  • the signal applying electrode 123 may overlap the second gate insulating pattern 130_1 , and side surfaces of the signal applying electrode 123 may be aligned with the side surfaces of the second gate insulating pattern 130_1 .
  • the first pad part 125 may overlap the third gate insulating pattern 130_2 , and side surfaces of the first pad part 125 may be aligned with the side surfaces of the third gate insulating pattern 130_2 .
  • the electrodes 121 and 123 and the pad part 125 of the first gate conductive layer GCL1 may be formed through the same mask as the gate insulating patterns 130 of the lower gate insulating layer.
  • the first gate conductive layer GCL1 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of one or an alloy thereof. However, the present invention is not limited thereto.
  • the second gate conductive layer GCL2 may be disposed on the first gate conductive layer GCL1 .
  • the second gate conductive layer GCL2 includes a sub gate electrode 121 ′ overlapping the gate electrode 121 in the thickness direction, a sub signal applying electrode 123 ′ overlapping the signal application electrode 123 in the thickness direction, and A second pad part 125 ′ overlapping the first pad part 125 in the thickness direction may be included.
  • Side surfaces of the sub gate electrode 121 ′ are aligned with side surfaces of the gate electrode 121
  • side surfaces of the sub signal application electrode 123 ′ are aligned with side surfaces of the signal application electrode 123
  • the side surfaces of the 125 ′ may be aligned with the side surfaces of the first pad unit 125 .
  • the electrodes 121 ′ and 123 ′ and the pad portion 125 ′ of the second gate conductive layer GCL2 may be formed through the same mask as the first gate conductive layer GCL1 .
  • the first pad part 125 of the pad area PA may be vulnerable to corrosion by external air or moisture.
  • the contact electrode layer PXL to which a transparent conductive material in contact with the light emitting device is applied
  • a capping conductive layer on the first pad part 125 together, corrosion of the first pad part 125 was suppressed.
  • the cross-sectional structure of the display device in which the first pad part 125 is disposed on the first gate conductive layer GCL1 as in the embodiment is applied, as shown in FIG. 6 , the interlayer insulating layer 140 is A high level difference occurs.
  • the contact electrode layer PXL when the contact electrode layer PXL is formed, when the capping conductive layer is formed on the upper surface of the interlayer insulating layer 140 , the exposed side surface, and the upper surface of the first pad part 125 , due to the high step difference of the interlayer insulating layer 140 , , it may not be easy to form a capping conductive layer on the exposed side of the interlayer insulating layer 140 .
  • the second pad part 125 ′ is directly formed on the first pad part 125 .
  • the formation of the capping conductive layer is easier and corrosion of the first pad part 125 is suppressed.
  • the second gate conductive layer GCL2 may include a transparent conductive material.
  • the second gate conductive layer GCL2 may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO), but is not limited thereto.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITZO indium tin-zinc oxide
  • the electrodes 121 ′ and 123 ′ and the pad part 125 ′ of the second gate conductive layer GCL2 cap the electrodes 121 and 123 and the pad part 125 of the lower first gate conductive layer GCL1 . (Capping), corrosion can be prevented.
  • the interlayer insulating layer 140 is disposed on the second gate conductive layer GCL2 .
  • the interlayer insulating layer 140 may function as an insulating layer between the second gate conductive layer GCL2 and other layers disposed thereon.
  • the interlayer insulating layer 140 may be formed of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or a structure in which these are stacked.
  • the interlayer insulating layer 140 may partially expose a top surface of the second pad part 125 ′ in the pad area PA.
  • an electrode of a flexible printed circuit board FPCB may be attached to the exposed upper surface of the second pad part 125 ′.
  • a via layer 160 may be disposed on the interlayer insulating layer 140 .
  • the via layer 160 may include an organic insulating material to perform a surface planarization function.
  • the via layer 160 may not be disposed in the pad area PA.
  • An electrode layer RML may be disposed on the via layer 160 .
  • the electrode layer RML may include a first electrode RMTL1 , a second electrode RMTL2 , and a third electrode RMTL3 .
  • the first electrode RMTL1 may be electrically connected to the first doped region 126a of the active material layer 126 and the first lower metal pattern BML1 .
  • the first electrode RMTL1 is electrically connected to the first lower metal pattern BML1 through the first contact hole CNT1 penetrating the via layer 160 , the interlayer insulating layer 140 , and the buffer layer 115 , and , the via layer 160 , and the second contact hole CNT2 penetrating the interlayer insulating layer 140 may be electrically connected to the first doped region 126a of the active material layer 126 .
  • the second electrode RMTL2 may be electrically connected to the second doped region 126b of the active material layer 126 .
  • the second electrode RMTL2 is to be electrically connected to the second doped region 126b of the active material layer 126 through the third contact hole CNT3 penetrating the via layer 160 and the interlayer insulating layer 140 .
  • the third electrode RMTL3 may be electrically connected to the sub-signal application electrode 123 ′ through the fourth contact hole CNT4 passing through the via layer 160 and the interlayer insulating layer 140 .
  • the second electrode RMTL2 and the third electrode RMTL3 may be used to form an electric field in the sub-pixel to align the light emitting device 300 , respectively. Furthermore, the second electrode RMTL2 and the third electrode RMTL3 may be electrically connected to the light emitting device 300 , respectively.
  • the first power voltage is applied through the first lower metal pattern BML1
  • the first power voltage applied through the first lower metal pattern BML1 is the first electrode RMTL1
  • the active material layer may be applied to the second electrode RMTL2 through 126
  • a second power voltage is applied through the signal application electrode 123
  • the second power voltage applied through the signal application electrode 123 is a sub-signal It may be applied to the third electrode RMTL3 through the application electrode 123 ′.
  • the first power voltage applied to the second electrode RMTL2 and the second power voltage applied to the third electrode RMTL3 may be used to align the light emitting device 300 as described above.
  • the light emitting device 300 is sprayed onto the second electrode RMTL2 and the third electrode RMTL3 in a state of being dispersed in a predetermined ink through an inkjet process, and is disposed between the second electrode RMTL2 and the third electrode RMTL3 .
  • By applying an alignment signal to the light emitting device 300 may be aligned between them through a method of applying a dieletrophoretic force (Dieletrophoretic Force).
  • Dieletrophoretic Force Dieletrophoretic Force
  • the first power voltage applied to the second electrode RMTL2 is connected to one end of the light emitting device 300 through the first contact electrode PXL1 , and the second power voltage applied to the third electrode RMTL3 .
  • the light emitting device 300 may be connected to the other end through the second contact electrode PXL2 to drive the light emitting device 300 .
  • the second electrode RMTL2 may be an anode electrode
  • the third electrode RMTL3 may be a cathode electrode.
  • the protective layer 170 may be disposed on the electrode layer RML.
  • the protective layer 170 may be formed of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or a structure in which these are stacked.
  • the protective layer 170 serves to protect the lower electrode layer RML from external air or moisture.
  • the contact electrode layer PXL may be disposed on the protective layer 170 .
  • the contact electrode layer PXL includes a first contact electrode PXL1 connected to the second electrode RMTL2 through a fifth contact hole CNT5 passing through the passivation layer 170 , and a first contact electrode PXL1 passing through the passivation layer 170 .
  • a second contact electrode PXL2 connected to the third electrode RMTL3 through the 6 contact hole CNT6 may be included.
  • the first power voltage is applied to the first contact electrode PXL1 through the second electrode RMTL2
  • the second power voltage is applied to the second contact electrode PXL2 through the third electrode RMTL3 .
  • the first contact electrode PXL1 may be in direct contact while covering a side surface of one end of the light emitting device 300 and a part of the upper surface, and the second contact electrode PXL2 may be a side surface of the other end of the light emitting device 300, and a portion of the upper surface may be directly contacted.
  • the first and second contact electrodes PXL1 and PXL2 may serve to suppress the flow of the light emitting device 300 by making contact with a portion of the side and upper surfaces of the light emitting device 300 , respectively.
  • the first contact electrode PXL1 and the second contact electrode PXL2 may be physically spaced apart from each other.
  • the contact electrodes PXL1 and PXL2 may include a transparent conductive material.
  • the contact electrodes PXL1 and PXL2 may include a material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin-Zinc Oxide (ITZO), or the like, but an organic layer OGL on the contact electrode layer PXL. This can be arranged.
  • the organic layer OGL may include a first organic pattern 460 overlapping the first contact electrode PXL1 and a second organic pattern 470 overlapping the second contact electrode PXL2 .
  • the first organic pattern 460 and the second organic pattern 470 may be physically spaced apart from each other.
  • a space between the first and second organic patterns 460 may overlap with a space between the first and second contact electrodes PXL1 and PXL2 in a thickness direction.
  • An inner surface of the first organic pattern 460 may be aligned with an inner surface of the first contact electrode PXL1
  • an inner surface of the second organic pattern 470 may be aligned with an inner surface of the second contact electrode PXL2 .
  • the outer surface of the first organic pattern 460 may be aligned with the outer surface of the first contact electrode PXL1, but is not limited thereto.
  • the outer surface of the second organic pattern 460 may be aligned with the second contact electrode (PXL1). It may be aligned with the outer surface of the PXL2), but is not limited thereto.
  • an inner bank layer IBL and an outer bank 450 may be disposed on the passivation layer 170 .
  • the inner bank layer IBL is directly disposed on the passivation layer 170 .
  • the inner bank layer IBL may include a first inner bank 410 positioned on one side of the light emitting device 300 and a second inner bank 420 positioned on the other side of the light emitting device 300 .
  • the first inner bank 410 and the second inner bank 420 may be disposed to face each other and spaced apart from each other.
  • the inner banks 410 and 420 may be spaced apart from each other to face each other, thereby forming a region in which the light emitting device 300 is disposed.
  • first inner bank 410 and the second inner bank 420 may have a structure in which at least a portion protrudes from the top surface of the protective layer 170 .
  • the protruding portions of the first inner bank 410 and the second inner bank 420 may have inclined side surfaces.
  • the inner banks 410 and 420 may provide regions in which the light emitting device 300 is disposed.
  • the inner banks 410 and 420 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the outer bank 450 may be located on the same layer as the inner bank layer IBL.
  • the outer bank 450 may be positioned outside the first inner bank 410 and the second outer bank 420 , respectively.
  • the outer bank 450 may be formed through the same process as the inner bank layer IBL.
  • the outer bank 450 and the inner bank layer IBL are formed through the same mask process, and the height h2 of the outer bank 450 may be greater than the height h1 of the inner banks 410 and 420 .
  • the outer bank 450 and the inner banks 410 and 420 having different heights may be formed using a half tone mask.
  • the light emitting device 300 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 300 has a size of a micrometer (micro-meter) or nanometer (nano-meter) unit, and is made of an inorganic material. It may be an inorganic light emitting diode made of.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light emitting device 300 is not limited thereto, and has a shape of a polygonal prism such as a cube, a rectangular parallelepiped, or a hexagonal prism, or a light emitting device such as extending in one direction and having a partially inclined shape. 300) may have various forms.
  • a plurality of semiconductors included in the light emitting device 300 to be described later may have a structure in which they are sequentially arranged or stacked along the one direction.
  • the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may receive an electrical signal applied from an external power source and emit it as light in a specific wavelength band.
  • FIG. 4 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device 300 may include a first semiconductor layer 310 , a second semiconductor layer 320 , an active layer 330 , an electrode layer 370 , and an insulating layer 380 .
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in the blue wavelength band, the first semiconductor layer 310 may be AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 310 may be doped with an n-type dopant, and for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 is disposed on the active layer 330 to be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 may be AlxGayIn1-x-yN (0 ⁇ It may include a semiconductor material having a chemical formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant, and for example, the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like. In an exemplary embodiment, the second semiconductor layer 320 may be p-GaN doped with p-type Mg. The length of the second semiconductor layer 320 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the drawing shows that the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, the present invention is not limited thereto. According to some embodiments, depending on the material of the active layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 have a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing). It may further include a layer. This will be described later with reference to other drawings.
  • the active layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the active layer 330 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 when the active layer 330 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer. As described above, the active layer 330 has a central wavelength band of 450 nm to 495 nm. can emit
  • the active layer 330 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the active layer 330 is not limited to the light of the blue wavelength band, and in some cases, light of the red and green wavelength bands may be emitted.
  • the length of the active layer 330 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 330 may be emitted not only from the longitudinal outer surface of the light emitting device 300 , but also from both sides.
  • the direction of the light emitted from the active layer 330 is not limited in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370 . 4 illustrates that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include a larger number of electrode layers 370 or may be omitted. The description of the light emitting device 300 to be described later may be equally applied even if the number of the electrode layers 370 is different or it further includes a different structure.
  • the electrode layer 370 may reduce resistance between the light emitting device 300 and the electrode or contact electrode when the light emitting device 300 is electrically connected to the electrodes 210 and 220 or the contact electrodes 261 and 262 .
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type.
  • the electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 is disposed to surround outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 380 may be disposed to surround at least the outer surface of the active layer 330 , and may extend in one direction in which the light emitting device 300 extends.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 may be formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating layer 380 extends in the longitudinal direction of the light emitting device 300 and is formed to cover from the first semiconductor layer 310 to the side surface of the electrode layer 370 , but is not limited thereto.
  • the insulating layer 380 may cover only the outer surface of a portion of the semiconductor layer including the active layer 330 , or cover only a portion of the outer surface of the electrode layer 370 so that the outer surface of each electrode layer 370 is partially exposed.
  • the insulating layer 380 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device 300 .
  • the thickness of the insulating layer 380 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 380 may be about 40 nm.
  • the insulating layer 380 is formed of materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (Al2O3) and the like. Accordingly, an electrical short that may occur when the active layer 330 is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting device 300 can be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active layer 330 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 380 may be treated with hydrophobicity or hydrophilicity.
  • the light emitting device 300 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display device 10 may have different diameters according to a difference in composition of the active layer 330 .
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • the number of masks may be reduced by forming the inner bank layer IBL and the outer bank 450 on the same layer through the same process.
  • FIGS. 8 to 14 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • a via layer 160 is formed on the interlayer insulating layer 140 .
  • the formation of the via layer 160 includes forming a via material layer on the interlayer insulating layer 140 , and forming first through holes CNT1 ′ to fourth through holes CNT4 ′. Each of the through holes CNT1 ′ to CNT4 ′ extends from the upper surface of the via layer 160 to the lower surface of the via layer 160 (the upper surface of the interlayer insulating layer 140 ).
  • first to fourth contact holes CNT1 to CNT4 are formed.
  • the interlayer insulating layer 140 and the buffer layer 115 are further penetrated from the first through hole CNT1 ′.
  • the first contact hole CNT1 is formed
  • the second contact hole CNT2 is formed by further penetrating the interlayer insulating layer 140 from the second through hole CNT2 ′
  • the third through hole CNT3 ′ is formed.
  • a third contact hole CNT3 is formed by further penetrating the interlayer insulating layer 140
  • a fourth contact hole CNT4 is formed by further penetrating the interlayer insulating layer 140 from the fourth through hole CNT4 ′.
  • an electrode layer RML is formed on the via layer 160 .
  • the electrode layer RML fills the first to fourth contact holes CNT4 and fills the first lower metal pattern BML1 , the first doped region 126a , the second doped region 126b , and the sub-signal application electrode 123 , respectively. ') is electrically connected to
  • first to fourth electrodes RMTL1 to RMTL4 are formed from the electrode layer RML. Each of the electrodes RMTL1 to RMTL4 are physically separated from each other.
  • a protective material layer is formed on the electrodes RMTL1 to RMTL4 , and fifth and sixth contact holes CNT5 and CNT6 are formed in the protective material layer to form the protective layer 170 . ) to form
  • the fifth contact hole CNT5 overlaps the second electrode RMTL2 in the thickness direction
  • the sixth contact hole CNT6 overlaps the third electrode RMTL3 in the thickness direction.
  • the inner bank layer IBL and the outer bank 450 may be simultaneously formed through the same process.
  • the inner bank layer IBL and the outer bank 450 are formed through a mask process.
  • the inner bank layer IBL and the outer bank 450 may have different heights by being formed through a halftone mask.
  • the outer bank 450 is not exposed in the exposure process of the mask process, the region between the inner bank layer IBL and the outer bank 450 is fully exposed, and the inner bank layer IBL is half-exposed.
  • the light emitting device 300 is formed between the first and second inner banks 410 and 420 on the protective layer 170 .
  • the light emitting device 300 is formed in alignment with the alignment signal applied from the second electrode RMTL2 and the third electrode RMTL3 described above with reference to FIG. 6 .
  • a contact electrode layer PXL is formed on the protective layer 170 and the light emitting device 300 .
  • the contact electrode layer PXL may be electrically connected to the second and third electrodes RMTL2 and RMTL3 by filling the fifth and sixth contact holes CNT5 and CNT6 , respectively.
  • an organic layer OGL is formed on the contact electrode layer PXL.
  • the organic layer OGL may include a first organic pattern 460 and a second organic pattern 470 .
  • the first organic pattern 460 and the second organic pattern 470 may be spaced apart from each other with a predetermined space therebetween.
  • the first contact electrode PXL1 and the second contact electrode PXL2 are formed using the first and second organic patterns 460 and 470 .
  • the first and second contact electrodes PXL1 and PXL2 are spaced apart from each other with a predetermined spacing therebetween, and the first and second spaced spaces between the first and second contact electrodes PXL1 and PXL2 are spaced apart from each other.
  • the organic patterns 460 and 470 overlap the spaced apart space in the thickness direction.
  • 15 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • the display device is different from the display device of FIG. 6 in that the outer bank 450 and the inner bank layer IBL of FIG. 6 are integrally formed.
  • the outer bank 450 is not exposed in the exposure process of the mask process, the inner bank layer IBL is half-exposed, and the region between the inner bank layer and the outer bank 450 is also the inner bank layer ( IBL) can be half-exposed.
  • 16 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • the display device according to the present exemplary embodiment is different from the display device according to FIG. 6 in that the first contact electrode PXL1_1 and the second contact electrode PXL2_1 are not located on the same layer.
  • the display device may further include a first insulating layer 52 , a second insulating layer 53 , and a third insulating layer 54 .
  • a first insulating layer 52 is disposed on the light emitting device 300 .
  • the first insulating layer 52 may be directly disposed on the central portion of the upper surface of the light emitting device 300 .
  • the first contact electrode PXL1_1 may be in contact with one end side surface and an upper surface of the light emitting device 300 , and may be in contact with one end side side surface and an upper surface of the first insulating layer 952 .
  • the second insulating layer 53 may be disposed on the outer bank 450 , the first inner bank 410 , and the first contact electrode PXL1_1 .
  • the other end side of the second insulating layer 53 may be aligned with the other end side of the first insulating layer 52 , but is not limited thereto.
  • the second contact electrode PXL2_1 is in contact with the other end side surface and the upper surface of the light emitting device 300, the other end side side surface of the first insulating layer 52, the other end side side surface of the first insulating layer 52, and the upper surface.
  • a third insulating layer 54 may be disposed on the second insulating layer 53 , the second contact electrode PXL2_1 , the second inner bank 420 , and the outer bank 450 .
  • 17 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the display device according to the present exemplary embodiment is different from the display device according to FIG. 3 in that it further includes a second substrate 110_1 facing the first substrate 110 .
  • the second substrate 110_1 faces the first substrate 110 .
  • the second substrate 110_1 may include the same material as the exemplified material of the first substrate 110 .
  • a first bank BK1 is disposed on one surface of the second substrate 110_1 facing the first substrate 110 .
  • the first bank BK1 may be disposed in the light blocking area BA.
  • First to third color filters CF1 , CF2 , and CF3 may be disposed on one surface of the first bank BK1 and the second substrate 110_1 facing the first substrate 110 .
  • the first color filter CF1 is in the first emission area LA1
  • the second color filter CF2 is in the second emission area LA2
  • the third color filter CF3 is in the third emission area LA3 . can be placed.
  • a first capping layer CAP1 may be disposed on the first to third color filters CF1 , CF2 , and CF3 .
  • a second bank BK2 may be disposed on the first capping layer CAP1 .
  • the second bank BK2 may be disposed in the light blocking area BA.
  • the first and second wavelength conversion units WLC1 and WLC2 and the light transmitting unit LTU may be disposed between the adjacent second banks BK2 .
  • a second capping layer CAP2 may be disposed on the first and second wavelength converters WLC1 and WLC2 , the light transmitting part LTU, and the second bank BK2 .
  • a filling layer FIL may be disposed between the first passivation layer PAS1 and the second capping layer CAP2 .
  • FIG. 18 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • the third electrode RMTL3 may be further connected to the second lower metal pattern BML2 through the fourth contact hole CNT4_1 . It is different from the display device.
  • the fourth contact hole CNT4_1 may pass through the via layer 160 , the interlayer insulating layer 140 , and the buffer layer 115 in the thickness direction.
  • the second power voltage may be applied from the second lower metal pattern BML2 to be provided to the third electrode RMTL3 .
  • the fourth contact hole CNT4 may be omitted, and the second power voltage may be provided to the third electrode RMTL3 only through the fourth contact hole CNT4_1 .
  • the second power voltage is applied through the second lower metal pattern BML2 and the third electrode RMTL3 is used as a bridge electrode to form the second lower metal pattern BML2 and the sub-signal application electrode. (123') is exemplified.
  • the second power voltage is applied through the sub-signal application electrode 123' and the third electrode RMTL3 is used as a bridge electrode to form the sub-signal application electrode 123' and the second lower metal pattern ( BML2) is exemplified.

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Abstract

적은 마스크로 제조되어 제조시 공정 단순화를 도모할 수 있는 표시 장치 및 표시 장치의 제조 방법이 제공되고, 표시 장치는 제1 기판; 활성 물질층; 게이트 절연층; 게이트 전극 및 신호 인가 전극을 포함하는 제1 도전층; 층간 절연층; 비아층; 비아층과 층간 절연층을 관통하는 콘택홀을 통해 제1 도핑 영역과 전기적으로 연결된 제1 전극, 비아층과 층간 절연층을 관통하는 콘택홀을 통해 제2 도핑 영역과 전기적으로 연결된 제2 전극, 및 비아층과 층간 절연층을 관통하는 콘택홀을 통해 신호 인가 전극과 전기적으로 연결된 제3 전극을 포함하는 제2 도전층; 제1 절연층; 발광 소자; 및 제1 접촉 전극 및 제2 접촉 전극을 포함하는 제3 도전층을 포함한다

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 적은 마스크 개수로 형성되는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 적은 마스크를 이용하여 표시 장치를 제조하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 제1 기판; 상기 제1 기판 상에 배치되고 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층; 상기 활성 물질층 상에 배치된 게이트 절연층; 상기 게이트 절연층 상에 배치되고 상기 채널 영역과 중첩 배치된 게이트 전극, 및 신호 인가 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 층간 절연층; 상기 층간 절연층 상에 배치된 비아층; 상기 비아층 상에 배치되고, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제1 도핑 영역과 전기적으로 연결된 제1 전극, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제2 도핑 영역과 전기적으로 연결된 제2 전극, 및 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 신호 인가 전극과 전기적으로 연결된 제3 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치된 제1 절연층; 상기 표시 영역의 상기 제1 절연층 상에 배치된 발광 소자; 및 상기 발광 소자 상에 배치되고 상기 발광 소자와 연결되며, 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제2 전극과 전기적으로 연결되는 제1 접촉 전극, 및 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제3 전극과 전기적으로 연결되는 제2 접촉 전극을 포함하는 제3 도전층을 포함한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판; 상기 제1 기판 상에 배치된 제1 하부 메탈 패턴과 제2 하부 메탈 패턴; 상기 제1 하부 메탈 패턴, 및 상기 제2 하부 메탈 패턴 상에 배치된 버퍼층; 상기 제1 기판 상에 배치되고 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층; 상기 활성 물질층 상에 배치된 게이트 절연층; 상기 게이트 절연층 상에 배치되고 상기 채널 영역과 중첩 배치된 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 층간 절연층; 상기 층간 절연층 상에 배치된 비아층; 상기 비아층 상에 배치되고, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제1 도핑 영역과 전기적으로 연결되고 상기 비아층, 상기 층간 절연층, 및 상기 버퍼층을 관통하는 콘택홀을 통해 상기 제1 하부 메탈 패턴과 전기적으로 연결된 제1 전극, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제2 도핑 영역과 전기적으로 연결된 제2 전극, 및 상기 비아층, 상기 층간 절연층, 및 상기 버퍼층을 관통하는 콘택홀을 통해 상기 제2 하부 메탈 패턴과 전기적으로 연결된 제3 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 발광 소자; 및 상기 발광 소자 상에 배치되고 상기 발광 소자와 연결되며, 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제2 전극과 전기적으로 연결되는 제1 접촉 전극, 및 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제3 전극과 전기적으로 연결되는 제2 접촉 전극을 포함하는 제3 도전층을 포함한다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 하부 메탈층과 상기 하부 메탈층 상의 버퍼층을 형성하는 단계; 상기 버퍼층 상에 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층을 형성하는 단계; 상기 활성 물질층 상에 제1 게이트 절연층, 및 제2 게이트 절연층을 형성하는 단계; 상기 제1 게이트 절연층 상에 게이트 전극을 형성하고 상기 제2 게이트 절연층 상에 신호 인가 전극을 형성하는 단계; 상기 게이트 전극 및 상기 신호 인가 전극 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층 상에 비아층을 형성하는 단계; 상기 비아층을 관통하는 제1 내지 제4 콘택홀을 형성하는 단계; 상기 제1 내지 제4 콘택홀을 각각 상기 하부 메탈층, 상기 활성 물질층, 및 상기 신호 인가 전극까지 확장하는 단계; 상기 제1 내지 제4 콘택홀 내부, 및 비아층 상에 전극층을 형성하는 단계; 상기 전극층을 패터닝하여 제1 전극, 제2 전극, 및 제3 전극을 형성하는 단계; 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 내측 뱅크들, 및 외측 뱅크들을 하프톤 마스크를 통해 형성하는 단계; 상기 제1 절연층 상에 상기 제2 전극 및 상기 제3 전극에 정렬 신호를 인가하여 발광 소자를 형성하는 단계; 상기 발광 소자 상에 접촉 전극층을 형성하는 단계; 상기 접촉 전극층 상에 상호 분리된 제1 유기 패턴, 및 제2 유기 패턴을 형성하는 단계; 및 상기 접촉 전극층을 상기 제1 유기 패턴과 중첩하는 제1 접촉 전극, 및 상기 제2 유기 패턴과 중첩하는 제2 접촉 전극으로 분리하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 적은 마스크로 제조되어 제조시 공정 단순화를 도모할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 적은 마스크로 표시 장치를 제조함으로써 공정 단순화를 도모할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소들을 보여주는 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도다.
도 6은 도 4의 Ⅱ-Ⅱ' 선과 도 1의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 15는 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 가요성 인쇄 회로 보드(FPCB)가 부착될 수 있다. 가요성 인쇄 회로 보드(FPCB)는 복수개로 마련되고, 복수개의 가요성 인쇄 회로 보드(FPCB)는 제1 방향(DR1)을 따라 배열될 수 있다. 각 가요성 인쇄 회로 보드(FPCB) 상에는 구동 집적 회로(SIC)가 실장될 수 있다. 구동 집적 회로(SIC)는 구동칩 형태로 제공될 수 있다.
한편, 비표시 영역(NDA)은 가요성 인쇄 회로 보드(FPCB)와 결합하는 패드 전극(PAD)이 배치되는 패드 영역(PA)을 더 포함할 수 있다. 패드 전극(PAD)은 복수개로 마련되고 제1 방향(DR1)을 따라 배열될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 화소들을 보여주는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PX1~PX3)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PX1~PX3)들은 발광 영역(LA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(LA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(LA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(LA2)을 포함할 수 있다.
발광 영역(LA)은 표시 장치(10)에 포함되는 발광 소자(도 3의 300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자는 활성층(도 7의 330)을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 발광 영역(LA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
또한, 이에 제한되지 않고, 발광 영역(LA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PX1~PX3)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(LA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PX1~PX3)들은 발광 영역(LA) 이외의 영역으로 정의된 비발광 영역(BA)을 포함할 수 있다. 비발광 영역(BA)은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 3을 참조하면, 표시 장치(도 1의 10)는 제1 기판(110), 버퍼층(115), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함할 수 있다.
제1 기판(110)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(110)은 리지드(Rigid) 기판일 수 있다.
버퍼층(115)은 제1 기판(110) 상에 배치될 수 있다. 버퍼층(115)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다.
박막 트랜지스터층(TFTL)은 박막 트랜지스터, 게이트 절연층, 층간 절연층, 비아층을 포함할 수 있다. 박막 트랜지스터(TFT)는 버퍼층 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다.
발광 소자층(EML)은 발광 소자(300), 애노드 전극, 캐소드 전극, 외측 뱅크(450), 및 제1 보호층(PAS1)을 포함할 수 있다. 발광 소자(300)는 박막 트랜지스터 상에 마련될 수 있다.
표시 장치(10)는 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 제1 뱅크(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 제2 캡핑층(CAP2), 제3 평탄화층(OC3), 제2 뱅크(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 제2 보호층(PAS2), 및 봉지층(ENC)을 더 포함할 수 있다.
제2 평탄화층(OC2)은 발광 소자층(EML)의 상부에 마련되어, 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 제2 평탄화층(OC2)은 유기 물질을 포함할 수 있다.
제1 캡핑층(CAP1)은 제2 평탄화층(OC2) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 하면을 밀봉할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제1 뱅크(BK1)는 제1 캡핑층(CAP1) 상의 차광 영역(BA)에 배치될 수 있다. 제1 뱅크(BK1)는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제1 뱅크(BK1)는 광의 투과를 차단할 수 있다.
제1 뱅크(BK1)는 유기 차광 물질과 발액 성분을 포함할 수 있다.
제1 뱅크(BK1)는 발액 성분을 포함함으로써, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 대응되는 발광 영역(LA)으로 분리시킬 수 있다.
제1 파장 변환부(WLC1)는 제1 캡핑층(CAP1) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 파장 변환부(WLC1)는 제1 뱅크(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환부(WLC1)는 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 시프터(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다.
제1 파장 시프터(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 시프터(WLS1)는 표시 장치에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 시프터(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
제1 파장 시프터(WLS1)가 방출하는 광은 45nm 이하, 또는 40nm 이하, 또는 30nm 이하의 발광 파장 스펙트럼 반치폭(Full Width of Half Maximum, FWHM)을 가질 수 있고, 표시 장치가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다.
발광 소자층(EML)에서 제공된 청색 광의 일부는 제1 파장 시프터(WLS1)에 의해 적색 광으로 변환되지 않고 제1 파장 변환부(WLC1)를 투과할 수 있다. 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환되지 않고 제1 컬러 필터(CF1)에 입사한 광은 제1 컬러 필터(CF1)에 의해 차단될 수 있다. 그리고, 표시 장치에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환된 적색 광은 제1 컬러 필터(CF1)를 투과하여 외부로 출사될 수 있다. 따라서, 제1 발광 영역(LA1)은 적색 광을 방출할 수 있다.
제2 파장 변환부(WLC2)는 제1 캡핑층(CAP1) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 파장 변환부(WLC2)는 제1 뱅크(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환부(WLC2)는 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 시프터(WLS2)를 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제2 파장 시프터(WLS2)는 입사광의 피크 파장을 제1 파장 시프터(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 시프터(WLS2)는 표시 장치에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 시프터(WLS2)는 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 시프터(WLS2)는 제1 파장 시프터(WLS1)에서 예시된 물질과 동일 취지의 물질을 포함할 수 있다.
광 투과부(LTU)는 제1 캡핑층(CAP1) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 광 투과부(LTU)는 제1 뱅크(BK1)에 의해 둘러싸일 수 있다. 광 투과부(LTU)는 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과부(LTU)는 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 제2 평탄화층(OC2) 및 제1 캡핑층(CAP1)을 통해 발광 소자층(EML) 상에 배치됨으로써, 표시 장치는 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 위한 별도의 기판을 필요로 하지 않을 수 있다.
제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2), 광 투과부(LTU), 및 제1 뱅크(BK1)를 덮을 수 있다.
제3 평탄화층(OC3)은 제2 캡핑층(CAP2)의 상부에 배치되어, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 상단을 평탄화시킬 수 있다. 제3 평탄화층(OC3)은 유기 물질을 포함할 수 있다.
제2 뱅크(BK2)는 제3 평탄화층(OC3) 상의 차광 영역(BA)에 배치될 수 있다. 제2 뱅크(BK2)는 제1 뱅크(BK1)와 두께 방향으로 중첩될 수 있다. 제2 뱅크(BK2)는 광의 투과를 차단할 수 있다.
제1 컬러 필터(CF1)는 제3 평탄화층(OC3) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 뱅크(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환부(WLC1)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제2 컬러 필터(CF2)는 제3 평탄화층(OC3) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 뱅크(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환부(WLC2)와 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제3 컬러 필터(CF3)는 제3 평탄화층(OC3) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 뱅크(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과부(LTU)와 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제2 보호층(PAS2)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제2 보호층(PAS2)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
봉지층(ENC)은 제2 보호층(PAS2) 상에 배치될 수 있다. 예를 들어, 봉지층(ENC)은 적어도 하나의 무기막을 포함하여, 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 봉지층(ENC)은 적어도 하나의 유기막을 포함하여, 표시 장치를 먼지와 같은 이물질로부터 보호할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 4를 참조하면, 각 서브 화소(PX1~PX3)는 제1 접촉 전극(PXL1), 제2 접촉 전극(PXL2), 제2 전극(RMTL2), 및 제3 전극(RMTL3)을 더 포함할 수 있다. 제1 서브 화소(PX1) 기준으로 설명하면, 제1 접촉 전극(PXL1)은 발광 소자(300)의 일 단부(제1 방향(DR1) 타측)와 중첩하여 접촉하고 제2 접촉 전극(PXL2)은 발광 소자(300)의 타 단부(제1 방향(DR1) 일측)와 중첩하여 접촉할 수 있다.
복수의 전극(RMTL2, RMTL3)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압을 인가받을 수 있다. 예를 들어, 복수의 전극(RMTL2, RMTL3)들은 접촉 전극(PXL1, PXL2)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(RMTL2, RMTL3)들로 인가된 전기 신호를 접촉 전극(PXL1, PXL2)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제2 전극(RMTL2)은 각 서브 화소마다 분리된 화소 전극이고, 제3 전극(RMTL3)은 각 서브 화소를 따라 공통으로 연결된 공통 전극일 수 있다. 제2 전극(RMTL2)과 제3 전극(RMTL3) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도다.
도 5를 참조하면, 일 실시예에 따른 표시 장치의 각 서브 화소는 발광 소자(300) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.
발광 소자(300)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(300)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(300)의 애노드 전극은 구동 트랜지스터(DTR)의 소스 전극(도 6의 126b 참조)에 연결되고, 캐소드 전극은 제1 전원 라인(ELVDL)(또는 도 6의 RMTL1 참조)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)(또는 도 6의 123, 123' 참조)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(300)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(300)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 6은 도 4의 Ⅱ-Ⅱ' 선과 도 1의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 6은 도 4의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소의 경우에도 동일하게 적용될 수 있다. 도 6은 도 4의 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다. 또한, 도 6은 도 5의 구동 트랜지스터(DTR)의 단면을 도시하고 있다.
도 6을 참조하면, 표시 장치(10)는 제1 기판(110)과 버퍼층(115) 사이에 배치된 하부 메탈층(UML), 박막 트랜지스터층(TFTL)의 활성 물질층(126), 게이트 절연층(130), 제1 게이트 도전층(GCL1), 제2 게이트 도전층(GCL2), 층간 절연층(140), 비아층(160), 및 발광 소자층(EML)의 전극층(RML), 보호층(170), 접촉 전극층(PXL), 유기층(OGL), 내측 뱅크층(IBL), 및 외측 뱅크(450)를 더 포함할 수 있다.
제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
하부 메탈층(UML)은 제1 기판(110) 상에 배치될 수 있다. 하부 메탈층(UML)은 제1 하부 메탈 패턴(BML1) 및 제2 하부 메탈 패턴(BML2)을 포함할 수 있다. 제1 하부 메탈 패턴(BML1)은 구동 트랜지스터의 활성 물질층(126)과 두께 방향에서 중첩 배치될 수 있다. 제2 하부 메탈 패턴(BML2)은 제3 전극(RMTL3)과 두께 방향에서 중첩 배치될 수 있다. 제1 하부 메탈 패턴(BML1) 및 제2 하부 메탈 패턴(BML2)은 동일층에 위치한다.
하부 메탈층(UML)은 예를 들어, 광을 차단하는 재료를 포함할 수 있다. 제1 하부 메탈 패턴(BML1)은 활성 물질층(126)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 하부 메탈층(UML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 하부 메탈층(UML)은 상술한 광 차단 기능에 제한되는 것은 아니다.
제1 하부 메탈 패턴(BML1)은 후술하는 제1 전극(RMTL1)과 전기적으로 연결될 수 있다.
버퍼층(115)은 하부 메탈층(UML)을 포함하여 제1 기판(110) 상에 전면적으로 배치될 수 있다. 버퍼층(115)은 투습에 취약한 제1 기판(110)을 통해 침투하는 수분으로부터 활성 물질층(126)을 보호하기 위해 제1 기판(110) 상에 형성되며, 화학 기상 증착법(Chemical Vapor Deposition, CVD)을 통해 형성될 수 있다. 버퍼층(115)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(115)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
활성 물질층(126)은 제1 게이트 도전층(GCL1)의 게이트 전극(121)과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 활성 물질층(126)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 활성 물질층(126)이 다결정 실리콘을 포함하는 경우, 활성 물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 채널 영역(126c)을 포함할 수 있다. 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 제1 도핑 영역(126a), 및 제2 도핑 영역(126b)은 활성 물질층(126)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
다만, 활성 물질층(126)이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 활성 물질층(126)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 도핑 영역(126a)은 제1 도체화 영역일 수 있고, 제2 도핑 영역(126b) 제2 도체화 영역일 수 있다. 활성 물질층(126)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO), 또는 인듐-갈륨-아연- 산화물(Indium-Gallium-Zinc Oxide, IGZO) 등일 수 있지만, 이에 제한되지 않는다.
게이트 절연층(130)은 버퍼층(115) 및 활성 물질층(126) 상에 배치될 수 있다. 게이트 절연층(130)은 구동 트랜지스터의 게이트 전극 절연층으로 기능한다. 게이트 절연층(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
게이트 절연층(130)은 도 6에 도시된 바와 같이, 복수의 패턴들을 포함할 수 있다. 게이트 절연층(130)은 게이트 전극(121) 및 활성 물질층(126)의 채널 영역(126c)과 중첩하는 제1 게이트 절연 패턴(130), 신호 인가 전극(123)과 중첩하는 제2 게이트 절연 패턴(130_1), 및 패드 영역(PA)에 위치하고 제1 패드부(125)와 중첩하는 제3 게이트 절연 패턴(130_2)을 포함할 수 있다. 게이트 전극(121), 및 이와 중첩하는 제1 게이트 절연 패턴(130)은 측면들이 정렬되고, 신호 인가 전극(123), 및 이와 중첩하는 제2 게이트 절연 패턴(130_1)은 측면들이 정렬되며, 제1 패드부(125), 및 이와 중첩하는 제3 게이트 절연 패턴(130_2)은 측면들이 정렬될 수 있다.
몇몇 실시예에서 이에 제한되지 않고 게이트 절연층(130)이 패턴들을 포함하지 않고 전면적으로 형성될 수도 있다.
제1 게이트 도전층(GCL1)은 게이트 절연층(130) 상에 배치된다. 제1 게이트 도전층(GCL1)은 게이트 전극(121), 신호 인가 전극(123), 및 패드 영역(PA)에 위치하는 제1 패드부(125)를 포함할 수 있다. 게이트 전극(121), 신호 인가 전극(123), 및 패드 영역(PA)에 위치하는 패드 전극(125)의 제1 패드부(125)는 동일 공정을 통해 형성되며, 동일한 물질로 이루어질 수 있다.
게이트 전극(121)은 활성 물질층(126)의 적어도 일부 영역과 중첩하도록 배치된다. 예를 들어, 게이트 전극(121)은 활성 물질층(126)의 채널 영역(126c)과 두께 방향으로 중첩하도록 배치될 수 있다. 게이트 전극(121)은 제1 게이트 절연 패턴(130)과 중첩하고 게이트 전극(121)의 측면들이 제1 게이트 절연 패턴(130)의 측면들과 정렬될 수 있다. 신호 인가 전극(123)은 제2 게이트 절연 패턴(130_1)과 중첩하고 신호 인가 전극(123)의 측면들이 제2 게이트 절연 패턴(130_1)의 측면들과 정렬될 수 있다. 제1 패드부(125)는 제3 게이트 절연 패턴(130_2)과 중첩하고 제1 패드부(125)의 측면들이 제3 게이트 절연 패턴(130_2)의 측면들과 정렬될 수 있다. 제1 게이트 도전층(GCL1)의 전극(121, 123) 및 패드부(125)는 하부의 게이트 절연층의 게이트 절연 패턴(130)들과 동일한 마스크를 통해 형성될 수 있다.
제1 게이트 도전층(GCL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 게이트 도전층(GCL2)은 제1 게이트 도전층(GCL1) 상에 배치될 수 있다. 제2 게이트 도전층(GCL2)은 게이트 전극(121)과 두께 방향에서 중첩하는 서브 게이트 전극(121'), 신호 인가 전극(123)과 두께 방향에서 중첩하는 서브 신호 인가 전극(123'), 및 제1 패드부(125)와 두께 방향에서 중첩하는 제2 패드부(125')를 포함할 수 있다. 서브 게이트 전극(121')의 측면들은 게이트 전극(121)의 측면들과 정렬되고, 서브 신호 인가 전극(123')의 측면들은 신호 인가 전극(123)의 측면들과 정렬되며, 제2 패드부(125')의 측면들은 제1 패드부(125)의 측면들과 정렬될 수 있다. 제2 게이트 도전층(GCL2)의 전극(121', 123'), 및 패드부(125')는 제1 게이트 도전층(GCL1)과 동일한 마스크를 통해 형성될 수 있다.
특히, 패드 영역(PA)의 제1 패드부(125)는 외기, 또는 수분에 의한 부식에 취약할 수 있는데, 기존에는 발광 소자와 접촉하는 투명성 전도성 물질이 적용된 접촉 전극층(PXL)을 형성할 때, 제1 패드부(125) 상에 캡핑 도전층을 함께 형성함으로써, 제1 패드부(125)의 부식을 억제하였다. 그러나, 일 실시예와 같은 제1 패드부(125)가 제1 게이트 도전층(GCL1)에 배치되는 표시 장치의 단면 구조가 적용된 경우, 도 6에 도시된 바와 같이, 층간 절연층(140)의 높은 단차가 발생한다. 접촉 전극층(PXL) 형성시 캡핑 도전층을 층간 절연층(140)의 상면, 노출된 측면, 및 제1 패드부(125)의 상면에 형성하게 되면, 층간 절연층(140)의 높은 단차로 인해, 층간 절연층(140)의 노출된 측면에서의 캡핑 도전층 형성이 쉽지 않을 수 있다.
일 실시예에 의하면, 제1 게이트 도전층(GCL1)을 형성한 후, 제2 게이트 도전층(GCL2) 형성시, 제1 패드부(125) 상에 제2 패드부(125')를 바로 형성하여 캡핑 도전층 형성을 보다 용이하게 하면서, 제1 패드부(125)의 부식을 억제하는 이점이 있다.
제2 게이트 도전층(GCL2)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 제2 게이트 도전층(GCL2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 게이트 도전층(GCL2)의 전극(121', 123') 및 패드부(125')는 하부의 제1 게이트 도전층(GCL1)의 전극(121, 123) 및 패드부(125)를 캡핑(Capping)하여, 부식을 방지할 수 있다.
층간 절연층(140)은 제2 게이트 도전층(GCL2) 상에 배치된다. 층간 절연층(140)은 제2 게이트 도전층(GCL2)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 층간 절연층(140)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
층간 절연층(140)은 패드 영역(PA)에서, 제2 패드부(125')의 상면을 부분적으로 노출할 수 있다. 도시되지 않았지만, 노출된 제2 패드부(125')의 상면에는 가요성 인쇄 회로 보드(FPCB)의 전극이 부착될 수 있다.
층간 절연층(140) 상에는 비아층(160)이 배치될 수 있다. 비아층(160)은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다. 비아층(160)은 패드 영역(PA)에는 배치되지 않을 수 있다.
비아층(160) 상에는 전극층(RML)이 배치될 수 있다. 전극층(RML)은 제1 전극(RMTL1), 제2 전극(RMTL2), 제3 전극(RMTL3)을 포함할 수 있다.
제1 전극(RMTL1)은 활성 물질층(126)의 제1 도핑 영역(126a) 및 제1 하부 메탈 패턴(BML1)과 전기적으로 연결될 수 있다. 제1 전극(RMTL1)은 비아층(160), 층간 절연층(140), 및 버퍼층(115)을 관통하는 제1 콘택홀(CNT1)을 통해 제1 하부 메탈 패턴(BML1)과 전기적으로 연결되고, 비아층(160), 및 층간 절연층(140)을 관통하는 제2 콘택홀(CNT2)을 통해 활성 물질층(126)의 제1 도핑 영역(126a)과 전기적으로 연결될 수 있다.
제2 전극(RMTL2)은 활성 물질층(126)의 제2 도핑 영역(126b)과 전기적으로 연결될 수 있다. 제2 전극(RMTL2)은 비아층(160), 및 층간 절연층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 활성 물질층(126)의 제2 도핑 영역(126b)과 전기적으로 연결될 수 있다.
제3 전극(RMTL3)은 비아층(160), 및 층간 절연층(140)을 관통하는 제4 콘택홀(CNT4)을 통해 서브 신호 인가 전극(123')과 전기적으로 연결될 수 있다.
제2 전극(RMTL2) 및 제3 전극(RMTL3)은 각각 발광 소자(300)를 정렬시키기 위해 서브 화소 내에 전기장을 형성하는 데에 활용될 수 있다. 나아가, 제2 전극(RMTL2) 및 제3 전극(RMTL3)은 각각 발광 소자(300)와 전기적으로 연결될 수 있다.
일 실시예에서, 제1 하부 메탈 패턴(BML1)을 통해 제1 전원 전압이 인가되고, 제1 하부 메탈 패턴(BML1)을 통해 인가된 제1 전원 전압은 제1 전극(RMTL1), 활성 물질층(126)을 통해 제2 전극(RMTL2)에 인가될 수 있고, 신호 인가 전극(123)을 통해 제2 전원 전압이 인가되고, 신호 인가 전극(123)을 통해 인가된 제2 전원 전압은 서브 신호 인가 전극(123')을 통해 제3 전극(RMTL3)에 인가될 수 있다.
제2 전극(RMTL2)에 인가된 제1 전원 전압과 제3 전극(RMTL3)에 인가된 제2 전원 전압은 상술한 바와 같이 발광 소자(300)의 정렬에 이용될 수 있다. 발광 소자(300)는 잉크젯 공정을 통해 소정의 잉크에 분산된 상태로 제2 전극(RMTL2)과 제3 전극(RMTL3) 상에 분사되고, 제2 전극(RMTL2)과 제3 전극(RMTL3) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
또한, 제2 전극(RMTL2)에 인가된 제1 전원 전압은 제1 접촉 전극(PXL1)을 통해 발광 소자(300)의 일 단부에 연결되고, 제3 전극(RMTL3)에 인가된 제2 전원 전압은 제2 접촉 전극(PXL2)을 통해 발광 소자(300)가 타 단부에 연결되어 발광 소자(300)를 구동할 수 있다. 제2 전극(RMTL2)은 애노드 전극일 수 있고, 제3 전극(RMTL3)은 캐소드 전극일 수 있다.
보호층(170)은 전극층(RML) 상에 배치될 수 있다. 보호층(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 보호층(170)은 하부의 전극층(RML)을 외기, 또는 수분으로부터 보호하는 역할을 한다.
접촉 전극층(PXL)은 보호층(170) 상에 배치될 수 있다. 접촉 전극층(PXL)은 보호층(170)을 관통하는 제5 콘택홀(CNT5)을 통해 제2 전극(RMTL2)과 연결되는 제1 접촉 전극(PXL1), 및 보호층(170)을 관통하는 제6 콘택홀(CNT6)을 통해 제3 전극(RMTL3)과 연결되는 제2 접촉 전극(PXL2)을 포함할 수 있다. 제1 접촉 전극(PXL1)은 제2 전극(RMTL2)을 통해 제1 전원 전압이 인가되고, 제2 접촉 전극(PXL2)은 제3 전극(RMTL3)을 통해 제2 전원 전압이 인가된다. 제1 접촉 전극(PXL1)은 발광 소자(300)의 일 단부의 측면, 및 상면의 일부를 커버하며 직접 접할 수 있고, 제2 접촉 전극(PXL2)은 발광 소자(300)의 타 단부의 측면, 및 상면의 일부를 커버하며 직접 접할 수 있다.
제1 및 제2 접촉 전극(PXL1, PXL2)은 각각 발광 소자(300)의 측면 및 상면의 일부와 접함으로써 발광 소자(300)의 유동을 억제하는 역할을 할 수 있다.
제1 접촉 전극(PXL1)과 제2 접촉 전극(PXL2)은 물리적으로 상호 이격되어 배치될 수 있다. 접촉 전극(PXL1, PXL2)은 투명성 전도성 물질을 포함할 수 있다. 접촉 전극(PXL1, PXL2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 접촉 전극층(PXL) 상에 유기층(OGL)이 배치될 수 있다. 유기층(OGL)은 제1 접촉 전극(PXL1)과 중첩하는 제1 유기 패턴(460), 및 제2 접촉 전극(PXL2)과 중첩하는 제2 유기 패턴(470)을 포함할 수 있다. 제1 유기 패턴(460) 및 제2 유기 패턴(470)은 물리적으로 상호 이격되어 배치될 수 있다. 제1 및 제2 유기 패턴(460)의 이격 공간은 두께 방향에서 제1 및 제2 접촉 전극(PXL1, PXL2)의 이격 공간과 중첩할 수 있다.
제1 유기 패턴(460)의 내측면은 제1 접촉 전극(PXL1)의 내측면과 정렬되고, 제2 유기 패턴(470)의 내측면은 제2 접촉 전극(PXL2)의 내측면과 정렬될 수 있다. 제1 유기 패턴(460)의 외측면은 제1 접촉 전극(PXL1)의 외측면과 정렬될 수 있으나, 이에 제한되는 것은 아니며, 마찬가지로 제2 유기 패턴(460)의 외측면은 제2 접촉 전극(PXL2)의 외측면과 정렬될 수 있으나, 이에 제한되는 것은 아니다.
한편, 보호층(170) 상에 내측 뱅크층(IBL), 및 외측 뱅크(450)들이 배치될 수 있다. 내측 뱅크층(IBL)은 보호층(170) 상에 직접 배치된다. 내측 뱅크층(IBL)은 발광 소자(300)의 일측에 위치한 제1 내측 뱅크(410) 및 발광 소자(300)의 타측에 위치한 제2 내측 뱅크(420)를 포함할 수 있다.
제1 내측 뱅크(410)와 제2 내측 뱅크(420)는 서로 이격 대향하도록 배치될 수 있다. 내측 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다.
또한, 제1 내측 뱅크(410)와 제2 내측 뱅크(420)는 보호층(170)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내측 뱅크(410)와 제2 내측 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있다. 내측 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공할 수 있다. 예시적인 실시예에서 내측 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
외측 뱅크(450)는 내측 뱅크층(IBL)과 동일층에 위치할 수 있다. 외측 뱅크(450)는 각각 제1 내측 뱅크(410)의 외측 및 제2 외측 뱅크(420)의 외측에 위치할 수 있다.
외측 뱅크(450)는 내측 뱅크층(IBL)과 동일 공정을 통해 형성될 수 있다. 외측 뱅크(450) 및 내측 뱅크층(IBL)은 동일한 마스크 공정을 통해 형성되는데, 외측 뱅크(450)의 높이(h2)가 내측 뱅크(410, 420)의 높이(h1)보다 클 수 있다. 이를 위해, 하프톤 마스크(Half tone mask)를 이용하여 서로 높이가 다른 외측 뱅크(450)와 내측 뱅크(410, 420)를 형성할 수 있다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 4를 참조하면 참조하면, 발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(330), 전극층(370) 및 절연막(380)을 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 4에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(261, 262)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
일 실시예에 따른 표시 장치(10)는 상술한 바와 같이, 내측 뱅크층(IBL)과 외측 뱅크(450)를 동일층에 동일 공정을 통해 형성함으로써, 마스크 개수를 절감할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다. 이하에서는 표시 장치(10)의 제조 공정의 순서에 대하여 설명하면서 각 부재들의 형성 방법에 대한 설명은 생략하여 서술하기로 한다.
도 8 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 6 및 도 8을 참조하면, 층간 절연층(140) 상에 비아층(160)을 형성한다. 비아층(160) 형성은 층간 절연층(140) 상에 비아 물질층을 형성하고, 제1 관통홀(CNT1') 내지 제4 관통홀(CNT4')을 형성하는 단계를 포함한다. 각 관통홀(CNT1'~CNT4')은 비아층(160)의 상면으로부터 비아층(160)의 하면(층간 절연층(140)의 상면)까지 연장된다.
이어서, 도 6, 도 8 및 도 9를 참조하면, 제1 내지 제4 콘택홀(CNT1~CNT4)을 형성한다. 도 8에서 설명한 바와 같이, 제1 내지 제4 관통홀(CNT1'~CNT4')을 형성한 뒤, 제1 관통홀(CNT1')으로부터 층간 절연층(140) 및 버퍼층(115)을 더 관통하여 제1 콘택홀(CNT1)을 형성하고, 제2 관통홀(CNT2')으로부터 층간 절연층(140)을 더 관통하여 제2 콘택홀(CNT2)을 형성하고, 제3 관통홀(CNT3')으로부터 층간 절연층(140)을 더 관통하여 제3 콘택홀(CNT3)을 형성하며, 제4 관통홀(CNT4')으로부터 층간 절연층(140)을 더 관통하여 제4 콘택홀(CNT4)을 형성한다.
이어서, 도 6, 도 10을 참조하면, 비아층(160) 상에 전극층(RML)을 형성한다. 전극층(RML)은 제1 내지 제4 콘택홀(CNT4)을 채워 각각 제1 하부 메탈 패턴(BML1), 제1 도핑 영역(126a), 제2 도핑 영역(126b), 및 서브 신호 인가 전극(123')과 전기적으로 연결된다.
이어서, 도 6 및 도 11을 참조하면, 전극층(RML)으로부터 제1 내지 제4 전극(RMTL1~RMTL4)을 형성한다. 각 전극(RMTL1~RMTL4)은 물리적으로 이격된다.
이어서, 도 6 및 도 12를 참조하면, 전극들(RMTL1~RMTL4) 상에 보호 물질층을 형성하고, 보호 물질층에 제5 및 제6 콘택홀(CNT5, CNT6)을 형성하여 보호층(170)을 형성한다.
제5 콘택홀(CNT5)은 두께 방향에서 제2 전극(RMTL2)과 중첩하고, 제6 콘택홀(CNT6)은 두께 방향에서 제3 전극(RMTL3)과 중첩한다.
이어서, 도 6, 및 도 13을 참조하면, 보호층(170) 상에 제1 내측 뱅크(410), 및 제2 내측 뱅크(420)를 포함하는 내측 뱅크층(IBL)과 외측 뱅크(450)를 형성한다. 내측 뱅크층(IBL)과 외측 뱅크(450)는 동일 공정을 통해 동시에 형성될 수 있다. 내측 뱅크층(IBL)과 외측 뱅크(450)는 마스크 공정을 통해 형성된다. 내측 뱅크층(IBL)과 외측 뱅크(450)는 하프톤 마스크를 통해 형성됨으로써, 서로 다른 높이를 가질 수 있다. 외측 뱅크(450)는 마스크 공정의 노광 공정에서 노광이 되지 않고, 내측 뱅크층(IBL)과 외측 뱅크(450) 사이 영역은 풀-노광되며, 내측 뱅크층(IBL)은 하프-노광된다.
이어서, 도 6, 및 도 14를 참조하면, 보호층(170) 상의 제1 및 제2 내측 뱅크(410, 420) 사이에 발광 소자(300)를 형성한다. 발광 소자(300)는 도 6에서 상술한 제2 전극(RMTL2) 및 제3 전극(RMTL3)으로부터 인가된 정렬 신호를 통해 정렬되어 형성된다.
이어서, 보호층(170) 및 발광 소자(300) 상에 접촉 전극층(PXL)을 형성한다. 접촉 전극층(PXL)은 각각 제5 및 제6 콘택홀(CNT5, CNT6)을 채워 제2 및 제3 전극(RMTL2, RMTL3)과 전기적으로 연결될 수 있다.
접촉 전극층(PXL)을 형성한 후, 접촉 전극층(PXL) 상에 유기층(OGL)을 형성한다. 유기층(OGL)은 제1 유기 패턴(460)과 제2 유기 패턴(470)을 포함할 수 있다. 제1 유기 패턴(460)과 제2 유기 패턴(470)은 소정의 이격 공간을 사이에 두고 이격되어 위치할 수 있다.
이어서, 제1 및 제2 유기 패턴(460, 470)을 이용하여 제1 접촉 전극(PXL1)과 제2 접촉 전극(PXL2)을 형성한다. 제1 접촉 전극(PXL1)과 제2 접촉 전극(PXL2)은 소정의 이격 공간을 사이에 두고 이격되며, 제1 및 제2 접촉 전극(PXL1, PXL2)의 이격 공간은 상술한 제1 및 제2 유기 패턴(460, 470)의 이격 공간과 두께 방향에서 중첩한다.
도 15는 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치는 도 6의 외측 뱅크(450)와 내측 뱅크층(IBL)이 일체로 형성된다는 점에서, 도 6에 따른 표시 장치와 상이하다. 상술한 바와 같이, 외측 뱅크(450)는 마스크 공정의 노광 공정에서 노광이 되지 않고, 내측 뱅크층(IBL)은 하프-노광되며, 내측 뱅크층과 외측 뱅크(450) 사이 영역도 내측 뱅크층(IBL)과 마찬가지로 하프-노광될 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치는 제1 접촉 전극(PXL1_1)과 제2 접촉 전극(PXL2_1)이 동일층에 위치하지 않는다는 점에서, 도 6에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 표시 장치는 제1 절연층(52), 제2 절연층(53), 및 제3 절연층(54)을 더 포함할 수 있다. 발광 소자(300) 상에 제1 절연층(52)이 배치된다. 제1 절연층(52)은 발광 소자(300)의 상면의 중앙부에 직접 배치될 수 있다. 제1 접촉 전극(PXL1_1)은 발광 소자(300)의 일 단부측 측면, 상면에 접하고, 제1 절연층952)의 일 단부측 측면, 및 상면에 접할 수 있다. 제2 절연층(53)은 외측 뱅크(450), 제1 내측 뱅크(410), 및 제1 접촉 전극(PXL1_1) 상에 배치될 수 있다. 제2 절연층(53)의 타 단부측 측면은 제1 절연층(52)의 타 단부측 측면과 정렬될 수 있으나, 이에 제한되는 것은 아니다. 제2 접촉 전극(PXL2_1)은 발광 소자(300)의 타 단부측 측면, 및 상면에 접하고, 제1 절연층(52)의 타 단부측 측면, 제1 절연층(52)의 타 단부측 측면, 및 상면에 접할 수 있다. 제2 절연층(53), 제2 접촉 전극(PXL2_1), 제2 내측 뱅크(420), 및 외측 뱅크(450) 상에 제3 절연층(54)이 배치될 수 있다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치는 제1 기판(110)과 대향하는 제2 기판(110_1)을 더 포함한다는 점에서 도 3에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 제2 기판(110_1)은 제1 기판(110)과 대향한다. 제2 기판(110_1)은 제1 기판(110)의 예시된 물질과 동일 물질을 포함할 수 있다.
제2 기판(110_1)의 제1 기판(110)을 바라보는 일면 상에 제1 뱅크(BK1)가 배치된다. 제1 뱅크(BK1)는 차광 영역(BA) 내에 배치될 수 있다.
제1 뱅크(BK1) 및 제2 기판(110_1)의 제1 기판(110)을 바라보는 일면 상에 제1 내지 제3 컬러 필터(CF1, CF2, CF3)가 배치될 수 있다. 제1 컬러 필터(CF1)는 제1 발광 영역(LA1)에, 제2 컬러 필터(CF2)는 제2 발광 영역(LA2)에, 제3 컬러 필터(CF3)는 제3 발광 영역(LA3)에 배치될 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3) 상에 제1 캡핑층(CAP1)이 배치될 수 있다. 제1 캡핑층(CAP1) 상에 제2 뱅크(BK2)가 배치될 수 있다. 제2 뱅크(BK2)는 차광 영역(BA) 내에 배치될 수 있다. 인접한 제2 뱅크(BK2) 사이에 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)가 배치될 수 있다. 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU), 및 제2 뱅크(BK2) 상에 제2 캡핑층(CAP2)이 배치될 수 있다.
제1 보호층(PAS1)과 제2 캡핑층(CAP2) 사이에는 충진층(FIL)이 배치될 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치는 제3 전극(RMTL3)이 제4 콘택홀(CNT4_1)을 통해 제2 하부 메탈 패턴(BML2)과 더 연결될 수 있다는 점에서, 도 6에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 제4 콘택홀(CNT4_1)은 비아층(160), 층간 절연층(140), 및 버퍼층(115)을 두께 방향에서 관통할 수 있다. 제2 전원 전압은 제2 하부 메탈 패턴(BML2)으로부터 인가되어 제3 전극(RMTL3)에 제공될 수 있다.
몇몇 실시예에서, 도 18에 도시된 바와 달리, 제4 콘택홀(CNT4)이 생략되고, 제4 콘택홀(CNT4_1)을 통해서만 제3 전극(RMTL3)이 제2 전원 전압이 제공받을 수 있다.
도 18에 도시된 실시예는 제2 하부 메탈 패턴(BML2)을 통해 제2 전원 전압을 인가받고 제3 전극(RMTL3)을 브릿지 전극으로 이용하여 제2 하부 메탈 패턴(BML2)과 서브 신호 인가 전극(123')을 연결한 것을 예시한다.
다른 몇몇 실시예에서, 제2 전원 전압이 서브 신호 인가 전극(123')을 통해 인가되고 제3 전극(RMTL3)을 브릿지 전극으로 이용하여 서브 신호 인가 전극(123')과 제2 하부 메탈 패턴(BML2)을 연결한 것을 예시한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역, 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되고 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층;
    상기 활성 물질층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치되고 상기 채널 영역과 중첩 배치된 게이트 전극, 및 신호 인가 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치된 비아층;
    상기 비아층 상에 배치되고, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제1 도핑 영역과 전기적으로 연결된 제1 전극, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제2 도핑 영역과 전기적으로 연결된 제2 전극, 및 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 신호 인가 전극과 전기적으로 연결된 제3 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 절연층;
    상기 표시 영역의 상기 제1 절연층 상에 배치된 발광 소자; 및
    상기 발광 소자 상에 배치되고 상기 발광 소자와 연결되며, 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제2 전극과 전기적으로 연결되는 제1 접촉 전극, 및 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제3 전극과 전기적으로 연결되는 제2 접촉 전극을 포함하는 제3 도전층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 게이트 절연층은 상기 게이트 전극과 두께 방향에서 중첩 배치되는 제1 게이트 절연 패턴, 및 상기 제1 게이트 절연 패턴과 분리되고 상기 신호 인가 전극과 두께 방향에서 중첩 배치되는 제2 게이트 절연 패턴을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 절연 패턴의 크기와 게이트 전극의 크기는 동일하고,
    상기 신호 인가 전극의 크기와 상기 제2 게이트 절연 패턴의 크기는 동일한 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 접촉 전극, 및 상기 제2 접촉 전극은 각각 상기 발광 소자의 상면에 직접 접촉하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 접촉 전극은 상기 발광 소자의 일 단부, 및 상기 발광 소자 상면의 일부에 접촉하고,
    상기 제2 접촉 전극은 상기 제1 접촉 전극과 분리되며 상기 발광 소자의 타 단부, 및 상기 발광 소자 상면의 다른 일부에 접촉하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 접촉 전극과 상기 제2 접촉 전극의 분리 영역은 상기 발광 소자의 상면을 노출하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 접촉 전극과 중첩 배치되는 제1 유기 패턴, 및 상기 제2 접촉 전극과 중첩 배치되는 제2 유기 패턴을 더 포함하고,
    상기 제1 유기 패턴, 및 상기 제2 유기 패턴은 상호 분리되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 유기 패턴의 내측면은 상기 제1 접촉 전극의 내측면과 두께 방향에서 정렬되고,
    상기 제2 유기 패턴의 내측면은 상기 제2 접촉 전극의 내측면과 두께 방향에서 정렬되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 절연층 상에 배치된 내측 뱅크층을 더 포함하고, 상기 내측 뱅크층은 상기 제1 접촉 전극의 외측에 배치된 제1 내측 뱅크과 상기 제2 접촉 전극의 외측에 배치된 제2 내측 뱅크를 포함하되,
    상기 제1 내측 뱅크의 표면 높이는 상기 제1 유기 패턴의 표면 높이보다 크고,
    상기 제2 내측 뱅크의 표면 높이는 상기 제2 유기 패턴의 표면 높이보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 내측 뱅크층과 동일층에 배치된 외측 뱅크를 더 포함하고,
    상기 외측 뱅크는 각각 상기 제1 내측 뱅크, 및 상기 제2 내측 뱅크의 외측에 위치하는 표시 장치.
  11. 제10 항에 있어서,
    상기 외측 뱅크의 표면 높이는 각각 상기 제1 내측 뱅크의 표면 높이 및 상기 제2 내측 뱅크의 표면 높이보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 내측 뱅크층, 및 상기 외측 뱅크는 동일한 공정을 통해 형성되고,
    상기 내측 뱅크층, 상기 외측 뱅크는 하프톤(Half tone) 마스크를 통해 형성되는 표시 장치.
  13. 제1 항에 있어서,
    상기 비표시 영역은 패드 영역을 더 포함하고,
    상기 제1 도전층은 상기 패드 영역에 배치된 제1 패드부를 더 포함하며,
    상기 제1 도전층과 상기 층간 절연층 사이에 배치되어 상기 제1 패드부의 상면에 배치되는 제2 패드부를 더 포함하되,
    상기 층간 절연층은 상기 제2 패드부의 상면의 중앙부를 노출하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 패드부는 불투명 도전 물질을 포함하고,
    상기 제2 패드부는 투명 도전 물질을 포함하는 표시 장치.
  15. 제10 항에 있어서,
    상기 발광 소자, 상기 내측 뱅크층,
    상기 외측 뱅크 상에 배치된 제2 절연층,
    상기 제2 절연층 상에 배치된 제1 평탄화층, 및 상기 제1 평탄화층 상에 배치된 파장 변환층을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 파장 변환층 상에 배치된 제2 평탄화층, 및 상기 제2 평탄화층 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  17. 제10 항에 있어서,
    상기 발광 소자, 상기 내측 뱅크층, 상기 외측 뱅크 상에 배치된 제2 절연층,
    상기 제2 절연층 상에 배치되고 상기 제1 기판과 대향하는 제2 기판,
    상기 제2 기판과 상기 제2 절연층 사이에 배치된 컬러 필터층,
    상기 컬러 필터층과 상기 제2 절연층 사이에 배치된 파장 변환층, 및
    상기 파장 변환층과 상기 제2 절연층 사이에 배치된 충진층을 더 포함하는 표시 장치.
  18. 제5 항에 있어서,
    상기 발광 소자와 상기 제1 접촉 전극 사이에 배치된 제1 소자 전극 간 절연층, 및
    상기 제1 소자 전극 간 절연층과 상기 제2 접촉 전극 사이에 배치된 제2 소자 전극 간 절연층을 더 포함하는 표시 장치.
  19. 제1 기판;
    상기 제1 기판 상에 배치된 제1 하부 메탈 패턴과 제2 하부 메탈 패턴;
    상기 제1 하부 메탈 패턴, 및 상기 제2 하부 메탈 패턴 상에 배치된 버퍼층;
    상기 제1 기판 상에 배치되고 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층;
    상기 활성 물질층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치되고 상기 채널 영역과 중첩 배치된 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치된 비아층;
    상기 비아층 상에 배치되고, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제1 도핑 영역과 전기적으로 연결되고 상기 비아층, 상기 층간 절연층, 및 상기 버퍼층을 관통하는 콘택홀을 통해 상기 제1 하부 메탈 패턴과 전기적으로 연결된 제1 전극, 상기 비아층과 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 제2 도핑 영역과 전기적으로 연결된 제2 전극, 및 상기 비아층, 상기 층간 절연층, 및 상기 버퍼층을 관통하는 콘택홀을 통해 상기 제2 하부 메탈 패턴과 전기적으로 연결된 제3 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 발광 소자; 및
    상기 발광 소자 상에 배치되고 상기 발광 소자와 연결되며, 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제2 전극과 전기적으로 연결되는 제1 접촉 전극, 및 상기 제1 절연층을 관통하는 콘택홀을 통해 상기 제3 전극과 전기적으로 연결되는 제2 접촉 전극을 포함하는 제3 도전층을 포함하는 표시 장치.
  20. 제1 기판 상에 하부 메탈층과 상기 하부 메탈층 상의 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 채널 영역, 상기 채널 영역의 일측의 제1 도핑 영역, 및 상기 채널 영역의 타측의 제2 도핑 영역을 포함하는 활성 물질층을 형성하는 단계;
    상기 활성 물질층 상에 제1 게이트 절연층, 및 제2 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 게이트 전극을 형성하고 상기 제2 게이트 절연층 상에 신호 인가 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 신호 인가 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 비아층을 형성하는 단계;
    상기 비아층을 관통하는 제1 내지 제4 콘택홀을 형성하는 단계;
    상기 제1 내지 제4 콘택홀을 각각 상기 하부 메탈층, 상기 활성 물질층, 및 상기 신호 인가 전극까지 확장하는 단계;
    상기 제1 내지 제4 콘택홀 내부, 및 비아층 상에 전극층을 형성하는 단계;
    상기 전극층을 패터닝하여 제1 전극, 제2 전극, 및 제3 전극을 형성하는 단계;
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 내측 뱅크들, 및 외측 뱅크들을 하프톤 마스크를 통해 형성하는 단계;
    상기 제1 절연층 상에 상기 제2 전극 및 상기 제3 전극에 정렬 신호를 인가하여 발광 소자를 형성하는 단계;
    상기 발광 소자 상에 접촉 전극층을 형성하는 단계;
    상기 접촉 전극층 상에 상호 분리된 제1 유기 패턴, 및 제2 유기 패턴을 형성하는 단계; 및
    상기 접촉 전극층을 상기 제1 유기 패턴과 중첩하는 제1 접촉 전극, 및 상기 제2 유기 패턴과 중첩하는 제2 접촉 전극으로 분리하는 단계를 포함하는 표시 장치의 제조 방법.
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