WO2022139401A1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
WO2022139401A1
WO2022139401A1 PCT/KR2021/019488 KR2021019488W WO2022139401A1 WO 2022139401 A1 WO2022139401 A1 WO 2022139401A1 KR 2021019488 W KR2021019488 W KR 2021019488W WO 2022139401 A1 WO2022139401 A1 WO 2022139401A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
light emitting
disposed
sub
connection electrode
Prior art date
Application number
PCT/KR2021/019488
Other languages
English (en)
French (fr)
Inventor
김경배
박노경
채종철
박도영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202180086241.0A priority Critical patent/CN116636007A/zh
Publication of WO2022139401A1 publication Critical patent/WO2022139401A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장된 제1 전극, 및 제1 전극과 제2 방향으로 이격되고 제1 방향으로 연장된 제2 전극, 제1 전극 및 제2 전극 상에 배치된 제1 절연층, 제1 절연층 상에 배치되고 일 단부가 제1 전극 또는 제2 전극 상에 배치된 발광 소자들, 발광 소자들 상에 배치되어 제1 방향으로 연장된 제2 절연층, 및 제1 전극 상에 배치되어 발광 소자와 전기적으로 접촉하는 제1 연결 전극, 및 제2 전극 상에 배치되어 발광 소자와 전기적으로 접촉하는 제2 연결 전극을 포함하고, 제1 연결 전극 및 제2 연결 전극은 각각 발광 소자와 접촉하는 메인부, 및 메인부보다 작은 폭을 갖고 메인부와 연결된 서브부를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 각 서브 화소들이 균일한 휘도를 갖도록 연결된 발광 소자들의 개수를 제어할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 전극, 및 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고 양 단부 중 적어도 일 단부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 발광 소자들, 상기 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제2 절연층, 및 상기 제1 전극 상에 배치되어 상기 발광 소자와 전기적으로 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되어 상기 발광 소자와 전기적으로 접촉하는 제2 연결 전극을 포함하고, 상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 상기 발광 소자와 전기적으로 접촉하는 메인부, 및 상기 메인부보다 작은 폭을 갖고 상기 메인부와 전기적으로 연결된 서브부를 포함한다.
상기 제1 연결 전극의 제1 메인부와 상기 제2 연결 전극의 제2 메인부 사이의 제1 간격은 상기 제1 연결 전극의 제1 서브부 및 상기 제2 연결 전극의 제2 서브부 사이의 제2 간격보다 작을 수 있다.
상기 제1 간격은 상기 발광 소자들 각각의 일 방향으로 연장된 길이보다 작을 수 있다.
상기 제2 간격은 상기 발광 소자들 각각의 일 방향으로 연장된 길이보다 클 수 있다.
상기 제1 전극과 상기 제2 전극 사이의 제3 간격은 상기 발광 소자들 각각의 길이보다 작을 수 있다.
상기 발광 소자는 양 단부가 각각 상기 제1 연결 전극의 상기 제1 메인부 및 상기 제2 연결 전극의 상기 제2 메인부와 전기적으로 접촉하는 제1 타입 발광 소자, 및 적어도 일 단부가 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉하지 않고 상기 제1 연결 전극의 상기 제1 서브부 또는 상기 제2 연결 전극의 상기 제2 서브부와 상기 제2 방향으로 이격된 제2 타입 발광 소자를 포함할 수 있다.
상기 제2 타입 발광 소자들 중 적어도 일부는 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉하지 않는 단부들을 포함하고, 상기 제1 연결 전극의 상기 제1 서브부 및 상기 제2 연결 전극의 상기 제2 서브부와 상기 제2 방향으로 이격될 수 있다.
상기 제2 절연층은 상기 제1 타입 발광 소자들 및 상기 제2 타입 발광 소자들과 중첩하고, 상기 제1 메인부 및 상기 제2 메인부는 각각 상기 발광 소자들 상에 배치된 상기 제2 절연층의 측면과 접촉할 수 있다.
상기 발광 소자들이 배치된 발광 영역, 및 상기 발광 영역과 상기 제1 방향으로 이격된 서브 영역을 둘러싸는 뱅크를 더 포함하고, 상기 제1 서브부와 상기 제2 서브부는 각각 상기 제1 메인부 및 상기 제2 메인부의 상기 제1 방향 일 측으로부터 상기 제1 방향으로 연장되어 상기 서브 영역에 배치될 수 있다.
상기 제1 연결 전극은 상기 서브 영역에 배치되어 상기 제1 연결 전극의 상기 제1 서브부와 전기적으로 연결된 제1 전극 컨택부를 포함하고, 상기 제2 연결 전극은 상기 서브 영역에 배치되어 상기 제2 연결 전극의 상기 제2 서브부와 전기적으로 연결된 제2 전극 컨택부를 포함하며, 상기 제1 전극 컨택부와 상기 제2 전극 컨택부는 각각 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된할 수 있다.
상기 제1 연결 전극은 상기 제1 연결 전극의 제1 메인부의 상기 제1 방향 타 측에 전기적으로 연결된 다른 제1 서브부를 더 포함하고, 상기 제2 연결 전극은 상기 상기 제2 연결 전극의 제2 메인부의 상기 제1 방향 전기적으로 타 측에 연결된 다른 제2 서브부를 더 포함하며, 상기 발광 영역은 상기 제1 메인부와 상기 제2 메인부가 배치된 발광부, 및 상기 발광부 이외의 영역으로 상기 제1 서브부 및 상기 제2 서브부가 배치된 비발광부를 포함할 수 있다.
상기 제2 절연층의 상기 제1 방향으로 측정된 길이는 상기 발광부의 상기 제1 방향 폭보다 길 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고 서로 상기 제1 방향과 수직한 제2 방향으로 이격된 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 포함하는 전극들, 상기 전극들 상에 배치된 제1 절연층, 상기 제1 전극 및 상기 제3 전극 상에 배치되어 상기 제1 방향으로 배열된 단부들을 포함하는 제1 발광 소자들, 및 상기 제2 전극 및 상기 제4 전극 상에 배치된 단부들을 포함하고, 상기 제1 방향으로 배열된 제2 발광 소자들, 상기 제1 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제1 패턴부, 및 상기 제2 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제2 패턴부를 포함하는 제2 절연층, 및 상기 제1 전극 상에 배치된 제1 연결 전극, 상기 제2 전극 상에 배치된 제2 연결 전극, 상기 제1 전극과 상기 제3 전극에 걸쳐 배치된 제3 연결 전극, 상기 제3 전극과 상기 제4 전극에 걸쳐 배치된 제4 연결 전극, 및 상기 제2 전극과 상기 제4 전극에 걸쳐 배치된 제5 연결 전극을 포함하고, 상기 연결 전극들 각각은 상기 발광 소자와 전기적으로 접촉하는 메인부, 및 상기 메인부보다 작은 폭을 갖고 상기 메인부와 전기적으로 연결된 서브부를 포함하며, 상기 연결 전극들의 상기 메인부와 상기 서브부들은 각각 다른 상기 연결 전극의 상기 메인부 및 상기 서브부와 상기 제2 방향으로 이격 대향하고, 상기 메인부 사이의 제1 간격은 상기 서브부 사이의 제2 간격보다 작다.
상기 제1 간격은 상기 발광 소자의 일 방향으로 연장된 길이보다 작을 수 있다.
상기 제2 간격은 상기 발광 소자의 일 방향으로 연장된 길이보다 클 수 있다.
상기 발광 소자는 상기 연결 전극들 각각의 상기 메인부들과 전기적으로 접촉하는 단부들을 포함하는 제1 타입 발광 소자, 및 적어도 어느 일 단부는 상기 연결 전극과 접촉하지 않고, 상기 연결 전극들 각각의 상기 서브부와 상기 제2 방향으로 이격된 제2 타입 발광 소자를 포함할 수 있다.
상기 제2 절연층은 상기 제2 전극과 상기 제3 전극 상에 부분적으로 배치되고 상기 제1 방향으로 연장된 제1 지지 패턴부, 및 상기 제2 방향으로 연장된 형상을 갖고 상기 제1 패턴부 및 상기 제2 패턴부 중 적어도 어느 하나 및 상기 제1 지지 패턴부에 전기적으로 연결된 브릿지부들을 포함할 수 있다.
상기 제1 지지 패턴부 및 상기 브릿지부들은 각각 상기 제1 패턴부 및 상기 제2 패턴부보다 큰 폭을 가질 수 있다.
상기 제1 지지 패턴부는 상기 제2 연결 전극의 제2 메인부 및 상기 제3 연결 전극의 제3 메인부와 각각 이격될 수 있다.
상기 제1 패턴부는 상기 제1 연결 전극의 메인부, 및 상기 제3 연결 전극의 메인부와 전기적으로 접촉하고, 상기 제2 패턴부는 상기 제2 연결 전극의 메인부, 및 상기 제4 연결 전극의 메인부와 전기적으로 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 영역 중 지정된 영역 내에 배치된 발광 소자들만을 선택적으로 전극과 연결하여 휘도 차이를 줄일 수 있다. 표시 장치는 연결 전극들의 형상을 통해 각 서브 화소의 특정 영역이 발광부로 정의될 수 있고, 각 서브 화소마다 발광부에 균일한 개수의 발광 소자들이 배치될 수 있다. 이에 따라 일 실시예에 따른 표시 장치는 복수의 서브 화소들 간 휘도 차이를 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 일 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 4는 도 2의 Q1-Q1'선을 따라 자른 단면도이다.
도 5는 도 2의 Q2-Q2'선을 따라 자른 단면도이다.
도 6은 도 2의 A1부분의 확대도이다.
도 7은 도 2의 Q3-Q3'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 표시 장치에서 제2 발광 소자가 배치된 부분을 나타내는 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 11은 도 10의 A2부분의 확대도이다.
도 12는 도 10의 Q4-Q4'선을 따라 자른 단면도이다.
도 13은 도 10의 Q5-Q5'선을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 15는 도 14의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 16은 도 14의 Q6-Q6'선을 따라 자른 단면도이다.
도 17은 도 14의 Q7-Q7'선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 19는 도 18의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 21은 도 20의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 제2 절연층의 상대적인 배치를 나타내는 평면도이다.
도 22는 도 20의 A3부분의 확대도이다.
도 23은 도 20의 A4부분의 확대도이다.
도 24는 도 20의 Q8-Q8'선을 따라 자른 단면도이다.
도 25는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 실질적으로 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2에서는 하나의 화소(PX)에 더하여 이와 제1 방향(DR1)으로 이웃한 다른 화소(PX)의 일부분이 함께 도시되어 있다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
발광 영역(EMA)들 및 서브 영역(SA)들 사이에는 뱅크(BNL)가 배치된다. 뱅크(BNL)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크(BNL)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크(BNL)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 발광 영역(EMA)들 사이, 서브 영역(SA)들 사이, 및 발광 영역(EMA)과 서브 영역(SA) 사이의 간격은 뱅크(BNL)의 폭에 따라 달라질 수 있다.
도 3은 도 2의 일 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다. 도 4는 도 2의 Q1-Q1'선을 따라 자른 단면도이다. 도 5는 도 2의 Q2-Q2'선을 따라 자른 단면도이다. 도 6은 도 2의 A1부분의 확대도이다. 도 7은 도 2의 Q3-Q3'선을 따라 자른 단면도이다.
도 3은 일 화소(PX)에 배치된 복수의 층들 중, 일부를 생략하여 몇몇 층들만을 도시하고 있다. 도 4는 제1 서브 화소(SPX1)의 발광부(ELA)에 배치된 제1 타입 발광 소자(ED#1)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 5는 제1 서브 화소(SPX1)의 서브 영역(SA)에 배치된 복수의 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다. 도 6은 제1 서브 화소(SPX1)의 발광부(ELA)와 제1 비발광부(NEA1)를 확대하여 도시하고 있고, 도 7은 제1 서브 화소(SPX1)의 제1 비발광부(NEA1)에 배치된 제2 타입 발광 소자(ED#2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 7을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
예를 들어, 제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 도전 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 도전 패턴(CDP2)은 후술하는 제1 전극(RME1)과 연결될 수 있다. 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 서로 분리되어 배치된 것으로 예시되어 있으나, 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VL1)은 다른 도전 패턴을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 전극(RME; RME1, RME2)들과 돌출 패턴(BN; BN1, BN2)들 및 뱅크(BNL), 발광 소자(ED)들과 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 절연층(PAS1, PAS2)들이 배치될 수 있다.
돌출 패턴(BN)들은 비아층(VIA) 상에 직접 배치될 수 있다. 돌출 패턴들(BN)들은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되고, 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 돌출 패턴(BN)들은 발광 영역(EMA)의 중심을 기준으로 제2 방향(DR2)의 일 측인 좌측에 배치된 제1 돌출 패턴(BN1), 및 발광 영역(EMA)의 중심을 기준으로 제2 방향(DR2)의 타 측인 우측에 배치된 제2 돌출 패턴(BN2)을 포함할 수 있다.
돌출 패턴(BN)들은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 몇몇 돌출 패턴(BN1, BN2)은 다른 돌출 패턴과 다른 폭을 가질 수도 있다. 각 돌출 패턴(BN)들은 제1 방향(DR1)으로 연장된 길이가 뱅크(BNL)에 의해 둘러싸인 발광 영역(EMA)의 제1 방향(DR1) 길이보다 클 수 있다. 뱅크(BNL) 중 제2 방향(DR2)으로 연장된 부분은 돌출 패턴(BN)들과 일부 중첩할 수 있다. 돌출 패턴(BN)들은 표시 영역(DPA) 전면에서 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다. 서로 이격된 돌출 패턴(BN1, BN2)들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
돌출 패턴(BN)들은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 돌출 패턴(BN)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 돌출 패턴(BN)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 돌출 패턴(BN)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 전극(RME)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함한다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다.
제1 전극(RME1)은 일부분이 제1 돌출 패턴(BN1) 상에 배치되고, 제2 전극(RME2)은 일부분이 제2 돌출 패턴(BN2) 상에 배치될 수 있다. 복수의 전극(RME)들은 적어도 각 돌출 패턴(BN1, BN2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 돌출 패턴(BN1, BN2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 돌출 패턴들(BN)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 돌출 패턴(BN1, BN2)들 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크(BNL)와 중첩하는 부분에 형성된 제1 컨택홀(CTD) 및 제2 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 컨택홀(CTD)을 통해 제2 전극 패턴(CDP2)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CDP2) 및 제1 전극 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 도면에서는 제1 컨택홀(CTD)과 제2 컨택홀(CTS)이 뱅크(BNL)의 하부에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 각 컨택홀(CTD, CTS)들은 발광 영역(EMA) 또는 서브 영역(SA)에 배치될 수도 있다.
제1 방향(DR1)으로 이웃한 서로 다른 서브 화소(SPXn)에 배치된 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 이격될 수 있다. 이러한 전극(RME)의 배치는 제1 방향(DR1)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다.
발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 분리부(ROP)에서 분리하여 서로 제1 방향(DR1)으로 이격된 복수의 전극(RME)들을 형성할 수 있다. 상기 전극 라인을 분리하는 공정은 후술하는 제2 절연층(PAS2)을 형성하는 공정 이후에 수행될 수 있고, 분리부(ROP)에서는 제2 절연층(PAS2)이 배치되지 않을 수 있다. 제2 절연층(PAS2)은 전극 라인을 분리하는 공정에서 마스크 패턴으로 활용될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)들 중 일부와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 돌출 패턴들(BN)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA), 돌출 패턴들(BN)들 및 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 비아층(VIA) 상에서 전극(RME)들과 돌출 패턴(BN)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 서브 영역(SA)에서 제1 방향(DR1)으로 이웃한 전극(RME)들이 이격된 분리부(ROP)에는 배치되지 않을 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 전극(RME)과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들은 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)과 접촉할 수 있다.
뱅크(BNL)는 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크(BNL)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 뱅크(BNL)는 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 뱅크(BNL)가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크(BNL)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 뱅크(BNL)는 상면의 높이가 돌출 패턴(BN)들보다 높을 수 있고, 그 두께는 돌출 패턴(BN)과 같거나 더 클 수 있다. 뱅크(BNL)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크(BNL)는 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 뱅크(BNL)는 돌출 패턴(BN)과 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 서로 다른 돌출 패턴(BN1, BN2)들 사이에서, 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 최단 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 서로 다른 전극(RME)들 중 어느 하나 상에 배치되거나, 양 단부가 각각 서로 다른 전극(RME)들 상에 놓이도록 배치될 수 있다. 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 복수의 반도체층을 포함하고, 상기 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다. 발광 소자(ED)들은 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 예를 들어, 발광 소자(ED)는 제1 전극(RME1) 상에 배치된 부분이 제1 단부이고, 제2 전극(RME2) 상에 배치된 부분은 제2 단부일 수 있다. 표시 장치(10)가 더 많은 수의 전극(RME)들을 포함하는 실시예에서, 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED)들은 제1 단부가 향하는 방향이 서로 다를 수 있다.
발광 소자(ED)들 중 일부는 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전기적으로 연결될 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 상에 배치될 수 있다. 제2 절연층(PAS2)은 제1 방향(DR1)으로 연장되어 제1 돌출 패턴(BN1)과 제2 돌출 패턴(BN2) 사이에서 복수의 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 제2 절연층(PAS2)은평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
한편, 후술할 바와 같이, 제2 절연층(PAS2)은 돌출 패턴(BN1, BN2)들, 뱅크(BNL) 및 서브 영역(SA) 상에도 부분적으로 배치될 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)들을 덮는 부분, 및 상기 부분과 연결되어 돌출 패턴(BN1, BN2)들, 뱅크(BNL) 및 서브 영역(SA) 상에 배치된 부분을 포함할 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
연결 전극(CNE; CNE1, CNE2)들은 전극(RME)들, 및 발광 소자(ED)들 상에 배치될 수 있다. 또한, 연결 전극(CNE)들은 부분적으로 제2 절연층(PAS2)의 패턴부의 측면에 걸쳐 배치되며, 다른 연결 전극(CNE)과 상기 패턴부를 사이에 두고 제2 방향(DR2)으로 이격될 수 있다. 각 연결 전극(CNE)들 중 제2 절연층(PAS2)의 패턴부 측면에 배치된 부분은 그 높이가 패턴부의 높이보다 낮을 수 있고, 제2 절연층(PAS2)의 상면에는 연결 전극(CNE)들이 배치되지 않을 수 있다. 일 실시예에서 복수의 연결 전극(CNE)들은 제2 절연층(PAS2)과 두께 방향으로 중첩하지 않을 수 있다. 복수의 연결 전극(CNE)들은 제2 절연층(PAS2) 상부에 배치되는 연결 전극들의 재료를 제거하는 공정을 통해 서로 이격된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 형성될 수 있고, 제2 절연층(PAS2) 상에는 연결 전극(CNE)들이 배치되지 않을 수 있다.
연결 전극(CNE)들은 각각 발광 소자(ED) 및 전극(RME)들과 접촉할 수 있다. 연결 전극(CNE)은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 제1 절연층(PAS1)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 연결 전극(CNE1, CNE2)들을 통해 전극(RME)과 전기적으로 연결될 수 있다. 다만, 발광 소자(ED)의 양 측부에는 반드시 반도체층이 배치되지 않을 수 있으며, 발광 소자(ED)은 적어도 일 측에 반도체층이 아닌 전극층이 배치될 수 있다. 발광 소자(ED)는 상기 전극층이 연결 전극(CNE1, CNE2)과 연결될 수도 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 돌출 패턴(BN1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크(BNL)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제2 방향(DR2) 폭이 큰 확장부를 포함하고, 상기 확장부는 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부 및 제1 전극(RME1)과 접촉하여 제1 트랜지스터(T1)로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 돌출 패턴(BN2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크(BNL)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 방향(DR2) 폭이 큰 확장부를 포함하고, 상기 확장부는 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부 및 제2 전극(RME2)과 접촉하여 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 평면도 상 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 직접 접촉하지 않도록 배치되고, 각 연결 전극(CNE)에 인가된 전기 신호는 발광 소자(ED)를 통해 흐를 수 있다. 한편, 도면에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 실질적으로 동일한 층에 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 다른 층에 배치될 수 있고, 이들 사이에는 다른 절연층이 더 배치될 수 있다.
일 실시예에 따르면, 연결 전극(CNE)들은 제2 방향(DR2)으로 측정된 폭이 서로 다른 메인부(CMP1, CMP2) 및 서브부(CSP1, CSP2)를 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 메인부(CMP1)와 이에 연결되어 제1 메인부(CMP1)보다 폭이 작은 제1 서브부(CSP1)들을 포함하고, 제2 연결 전극(CNE2)은 제2 메인부(CMP2)와 이에 연결되어 제2 메인부(CMP2)보다 폭이 작은 제2 서브부(CSP2)들을 포함할 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)에 배치된 부분 중, 폭이 큰 부분이 제1 메인부(CMP1)이고, 이로부터 제1 방향(DR1)의 양 측에 각각 제1 서브부(CSP1)들이 연결될 수 있다. 제2 연결 전극(CNE2)도 발광 영역(EMA)에 배치된 부분 중, 폭이 큰 부분이 제2 메인부(CMP2)이고, 이로부터 제1 방향(DR1)의 양 측에 각각 제2 서브부(CSP2)들이 연결될 수 있다. 각 연결 전극(CNE)들의 서브부(CSP1, CSP2)들 중, 메인부(CMP1, CMP2)의 상측에 연결된 서브부(CSP1, CSP2)는 발광 영역(EMA) 내에 배치되고, 메인부(CMP1, CMP2)의 하측에 연결된 서브부(CSP1, CSP2)는 제1 방향(DR1)으로 연장되어 뱅크(BNL)를 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 메인부(CMP1)와 제2 메인부(CMP2)는 서로 제2 방향(DR2)으로 이격되어 대향하고, 제1 서브부(CSP1)와 제2 서브부(CSP2)도 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 제1 메인부(CMP1)와 제2 메인부(CMP2)는 서로 대향하는 일 측변의 반대편 타 측변들이 각각 제1 서브부(CSP1)와 제2 서브부(CSP2)의 타 측변들과 나란할 수 있다. 제1 메인부(CMP1)와 제2 메인부(CMP2)가 제1 서브부(CSP1)와 제2 서브부(CSP2)보다 큰 폭을 가짐에 따라, 이들 사이의 이격된 간격이 서로 다를 수 있다.
일 실시예에 따르면, 각 연결 전극(CNE)들의 메인부(CMP1, CMP2)들이 제2 방향(DR2)으로 이격된 제1 간격(W1)은 서브부(CSP1, CSP2)들이 제2 방향(DR2)으로 이격된 제2 간격(W2)보다 작을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 절연층(PAS2)을 사이에 두고 서로 제2 방향(DR2)으로 이격되고, 제1 메인부(CMP1)와 제2 메인부(CMP2)는 각각 제2 절연층(PAS2)의 측면과 맞닿을 수 있다. 제1 메인부(CMP1)와 제2 메인부(CMP2)가 이격된 제1 간격(W1)은 제2 절연층(PAS2) 중 발광 소자(ED)들 상에 배치된 패턴부의 폭과 동일할 수 있다.
한편, 서로 제2 방향(DR2)으로 이격되어 대향하는 연결 전극(CNE)들은 제1 방향(DR1)으로 연장된 가상선을 기준으로 일정한 간격 이격되어 배치될 수 있다. 일 예로, 연결 전극(CNE)들과 전극(RME)들은 각각 동일한 가상선을 기준으로 일정 간격 이격되어 배치될 수 있다. 예를 들어, 제1 방향(DR1)으로 연장된 상기 가상선을 기준으로, 제1 전극(RME1)과 제2 전극(RME2)이 각각 제2 방향(DR2) 일 측 및 타 측으로 등간격 이격되고, 상기 가상선을 기준으로 제1 연결 전극(CNE1)과 제2 전극(CNE2)도 각각 제2 방향(DR2) 일 측 및 타 측으로 등간격 이격될 수 있다. 다만, 각 전극(RME)들이 상기 가상선으로부터 이격된 간격과 각 연결 전극(CNE)들이 상기 가상선으로부터 이격된 간격은 서로 다를 수 있고, 제1 전극(RME1)과 제2 전극(RME2) 사이의 제3 간격(W3)은 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이의 제1 간격(W1)보다 클 수 있다. 전극(RME1, RME2)들 사이의 제3 간격(W3)은 발광부(ELA) 내에서 일정한 간격으로 유지될 수 있는 반면, 연결 전극(CNE1, CNE2)들 사이의 간격은 발광부(ELA 내에서 제1 간격(W1) 또는 제2 간격(W2)으로 변할 수 있다. 발광 소자(ED)들은 양 단부가 각각 제1 전극(RME1) 및 제2 전극(RME2)에 놓이도록 배치될 수 있고, 발광 소자(ED)들은 서로 다른 전극(RME)들이 등간격으로 이격된 상기 가상선을 따라 제1 방향(DR1)으로 배열될 수 있다. 전극(RME)들, 발광 소자(ED)들, 및 연결 전극(CNE)들은 상기 가상선을 기준으로 이로부터 이격된 간격, 또는 각 부재들이 갖는 폭이나 길이에 따라 그 배치 관계가 결정될 수 있다.
예시적인 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 길이(LD)가 제1 전극(RME1)과 제2 전극(RME2) 사이의 제3 간격(W3)보다 클 수 있다. 몇몇 실시예에서, 발광 소자(ED)들은 잉크에 분산된 상태로 발광 영역(EMA)에 토출될 수 있고, 전극(RME)들 상에 생성된 전기장에 의해 힘을 받아 배향 방향 및 위치가 변하면서 전극(RME)들 상에 정렬될 수 있다. 여기서, 각 발광 소자(ED)들이 전극(RME)들 사이의 제3 간격(W3)보다 긴 길이(LD)를 가짐에 따라, 대부분의 발광 소자(ED)들은 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
발광 소자(ED) 상에 배치되는 제2 절연층(PAS2)의 패턴부도 상기 가상선을 따라 제1 방향(DR1)으로 연장되어 배치된다. 일 실시예에서, 제2 절연층(PAS2)의 패턴부는 제2 방향(DR2)으로 측정된 폭이 발광 소자(ED)들의 길이(LD)보다 작을 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다.
전극(RME)들 상에 배치되는 연결 전극(CNE)들은 상기 가상선으로부터 이격된 간격, 또는 서로 이격된 간격(W1, W2)에 따라 발광 소자(ED)의 양 단부와 접촉 여부가 결정될 수 있다. 일 실시예에 따르면, 각 연결 전극(CNE)의 메인부(CMP1, CMP2)들 사이의 제1 간격(W1)은 발광 소자(ED)의 제2 방향(DR2)으로 연장된 길이(LD)보다 작을 수 있고, 서브부(CSP1, CSP2)들 사이의 제2 간격(W2)은 발광 소자(ED)의 길이(LD)보다 클 수 있다. 발광 소자(ED)들은 양 단부가 각각 연결 전극(CNE)들의 메인부(CMP1, CMP2)와 접촉하는 제1 타입 발광 소자(ED#1)와, 양 단부 중 적어도 일 단부는 연결 전극(CNE)과 접촉하지 않고 서브부(CSP1, CSP2)와 이격된 제2 타입 발광 소자(ED#2)로 구분될 수 있다.
제1 타입 발광 소자(ED#1)들은 제1 단부가 제1 연결 전극(CNE1)의 제1 메인부(CMP1)와 접촉하고, 제2 단부는 제2 연결 전극(CNE2)의 제2 메인부(CMP2)와 접촉할 수 있다. 각 메인부(CMP1, CMP2)들은 서브부(CSP1, CSP2)보다 큰 폭을 가질 수 있고, 이들 사이의 제1 간격(W1)은 발광 소자(ED)의 길이(LD)보다 작을 수 있다. 그에 따라, 각 메인부(CMP1, CMP2)들은 서로 이격된 간격과 발광 소자(ED)의 길이(LD)와의 관계에서 발광 소자(ED)와 접촉할 수 있는 배치 구조를 가질 수 있다. 제1 타입 발광 소자(ED#1)들은 양 단부가 각각 연결 전극(CNE)들과 접촉함으로써, 전극(RME)으로 흐르는 전기 신호가 인가될 수 있고, 상기 전기 신호에 의해 광을 발광할 수 있는 연결 발광 소자일 수 있다.
반면, 각 서브부(CSP1, CSP2)들은 이들 사이의 제2 간격(W2)이 발광 소자(ED)의 길이(LD)보다 클 수 있다. 발광 소자(ED)들 중 양 단부가 각각 제1 서브부(CSP1) 및 제2 서브부(CSP2)와 이격된 제2 타입 발광 소자(ED#2)는 제1 타입 발광 소자(ED#1)와 달리 연결 전극(CNE)들과 접촉하지 않을 수 있다. 제2 타입 발광 소자(ED#2)는 전극(RME)으로 흐르는 전기 신호가 인가되지 않는 비연결 발광 소자일 수 있다. 제1 타입 발광 소자(ED#1)들은 제2 타입 발광 소자(ED#2)들 사이에 배치될 수 있다.
상술한 바와 같이, 발광 소자(ED)들은 잉크 내에 분산된 상태로 뱅크(BNL)가 둘러싸는 발광 영역(EMA)에 분사되고, 전극(RME) 상에 생성된 전기장에 의해 정렬될 수 있다. 잉크가 발광 영역(EMA)에 분사되면, 잉크의 형태에 따라 영역 별 체적이 달라질 수 있고, 잉크의 체적에 따라 잉크 내 분산된 발광 소자(ED)들의 개수가 달라질 수 있다. 발광 영역(EMA)에서 뱅크(BNL)와 인접한 부분으로 발광 영역(EMA)의 상측과 하측의 잉크 외곽부에서는 잉크의 체적에 따라 발광 소자(ED)들의 개수가 균일하지 않을 수 있다. 제2 절연층(PAS2)이 전극(RME)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들을 덮음으로써, 대부분의 발광 소자(ED)들은 양 단부가 노출된 상태로 제2 절연층(PAS2)에 의해 고정될 수 있다. 각 서브 화소(SPXn)마다 정렬된 발광 소자(ED)들의 개수가 균일하지 않고 각 발광 영역(EMA)에서 전극(RME)들 상에 정렬된 발광 소자(ED)들이 모두 연결되는 경우, 서브 화소(SPXn)마다 휘도 차이가 발생할 수 있다.
표시 장치(10)는 발광 영역(EMA) 중 지정된 영역 내에 배치된 발광 소자(ED)들만을 선택적으로 전극(RME)과 연결하여 휘도 차이를 줄일 수 있다. 예를 들어, 잉크의 체적이 균일하여 발광 소자(ED)들의 개수 제어가 가능한 영역을 지정하여, 해당 영역에 배치된 발광 소자(ED)들만을 연결한다면, 각 서브 화소(SPXn)들 사이의 휘도 차이를 최소화할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들과 직접 접촉하는 연결 전극(CNE)들을 활용하여 지정된 영역에 배치된 발광 소자(ED)들만을 전극(RME)과 전기적으로 연결할 수 있다. 연결 전극(CNE)들은 제2 방향(DR2)으로 이격 대향하는 다른 연결 전극(CNE)과의 간격이 서로 다른 메인부(CMP1, CMP2)와 서브부(CSP1, CSP2)를 포함한다. 연결 전극(CNE)들은 전극(RME)들 상에 배열된 발광 소자(ED)들 중 일부 영역 내에 배치된 발광 소자(ED)들만을 전극(RME)과 전기적으로 연결할 수 있다. 제1 타입 발광 소자(ED#1)들은 발광 소자(ED)들 중 양 단부가 메인부(CMP1, CMP2)과 접촉할 수 있다. 제1 타입 발광 소자(ED#1)들은 발광 영역(EMA)의 발광부(ELA) 내에 배치되어 전극(RME)과 전기적으로 연결된 연결 발광 소자로 특정 파장대의 광을 방출할 수 있다. 반면, 제2 타입 발광 소자(ED#2)는 양 단부가 서브부(CSP1, CSP2)와 이격되거나 어느 한 단부만이 연결 전극(CNE)과 연결될 수 있다. 제2 타입 발광 소자(ED#2)들은 발광 영역(EMA)의 비발광부(NEA1, NEA2) 내에 배치되어 전극(RME)과 전기적으로 연결되지 않는 비연결 발광 소자로, 광을 방출하지 않을 수 있다. 다만, 제1 타입 발광 소자(ED#1)들과 제2 타입 발광 소자(ED#2)들은 각각 제2 절연층(PAS2)의 패턴부에 의해 고정될 수 있다. 제2 절연층(PAS2)의 패턴부의 길이는 발광부(ELA)의 제1 방향(DR1) 폭보다 클 수 있다.
각 서브 화소(SPXn)의 발광 영역(EMA)은 제1 타입 발광 소자(ED#1)들이 배치된 발광부(ELA)와, 제2 타입 발광 소자(ED#2)들이 배치된 비발광부(NEA1, NEA2)들을 포함할 수 있다. 발광부(ELA)는 연결 전극(CNE)들의 메인부(CMP1, CMP2)들이 배치된 부분으로 제1 타입 발광 소자(ED#1)들과 함께 발광 영역(EMA)의 중심부에 위치할 수 있다. 발광부(ELA)는 뱅크(BNL) 중 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 발광부(ELA)의 제1 방향(DR1) 일 측인 상측에는 제1 비발광부(NEA1)가 위치하고, 제1 방향(DR1) 타 측인 하측에는 제2 비발광부(NEA2)가 위치할 수 있다. 비발광부(NEA1, NEA2)들은 연결 전극(CNE)들의 서브부(CSP1, CSP2)들이 배치된 부분으로 제2 타입 발광 소자(ED#2)들과 함께 발광 영역(EMA)의 상측과 하측에 각각 위치할 수 있다. 비발광부(NEA1, NEA2)들은 뱅크(BNL) 중 제2 방향(DR2)으로 연장된 부분과 인접한 영역일 수 있다.
한편, 도 7에서는 제2 타입 발광 소자(ED#2)의 양 단부가 모두 연결 전극(CNE)들과 접촉하지 않는 것이 예시되어 있으나, 이에 제한되지 않는다. 상술한 바와 같이, 전극(RME)들과 연결 전극(CNE)들은 제1 방향(DR1)으로 연장된 동일한 가상선을 기준으로 일정 간격 이격되도록 배치된다. 다만, 연결 전극(CNE)들의 형성 공정에서 패턴 형성을 위한 마스크가 오정렬될 경우, 각 연결 전극(CNE)들은 특정 방향으로 쉬프트(Shift)될 수 있다. 다만, 각 연결 전극(CNE)들의 서브부(CSP1, CSP2)들은 이들 사이의 제2 간격(W2)이 발광 소자(ED)의 길이(LD)보다 크게 형성되므로, 연결 전극(CNE)들이 쉬프트 되더라도 제2 타입 발광 소자(ED#2)는 비연결 발광 소자가 될 수 있다.
도 8은 일 실시예에 따른 표시 장치에서 제2 발광 소자가 배치된 부분을 나타내는 단면도이다.
도 8을 더 참조하면, 제2 타입 발광 소자(ED#2)는 경우에 따라 제1 단부는 제1 연결 전극(CNE1)과 이격되고, 제2 단부는 제2 연결 전극(CNE2)과 접촉할 수 있다. 연결 전극(CNE)들이 제2 방향(DR2) 타 측인 좌측으로 쉬프트될 경우, 제2 타입 발광 소자(ED#2)의 우측 단부인 제2 단부는 제2 연결 전극(CNE2)의 제2 서브부(CSP2)와 접촉할 수 있다. 다만, 제1 연결 전극(CNE1)의 제1 서브부(CSP1)와 제2 연결 전극(CNE2)의 제2 서브부(CSP2)는 발광 소자(ED)의 길이(LD)보다 큰 제2 간격(W2)으로 이격되므로, 제2 타입 발광 소자(ED#2)의 좌측 단부인 제1 단부는 제1 서브부(CSP1)와 접촉하지 않고 이격될 수 있다. 그에 따라, 연결 전극(CNE)들이 제2 방향(DR2) 일 측 또는 타 측으로 쉬프트 되더라도, 제2 타입 발광 소자(ED#2)는 비연결 발광 소자가 될 수 있다.
다시, 도 3 내지 도 7을 참조하면, 일 실시예에 따르면 각 연결 전극(CNE)들은 서브부(CSP1, CSP2)와 연결되고, 제2 방향(DR2)으로 측정된 폭이 서브부(CSP1, CSP2)보다 큰 전극 컨택부(CTP1, CTP2)들을 포함할 수 있다. 제1 연결 전극(CNE1)의 제1 전극 컨택부(CTP1)는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 연결 전극(CNE2)의 제2 전극 컨택부(CTP2)는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
일 실시예에서, 복수의 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 도면에서는 복수의 컨택부(CT1, CT2)들이 서브 영역(SA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않고 복수의 컨택부(CT1, CT2)들은 발광 영역(EMA) 중 발광 소자(ED)들이 배치되지 않는 부분에 형성될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면으로 도시하지 않았으나, 제2 절연층(PAS2), 및 복수의 연결 전극(CNE)들 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함하고, 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(10)는 연결 전극(CNE)들이 다른 폭을 갖고 대향하는 다른 연결 전극(CNE)과의 간격이 달라지는 메인부(CMP1, CMP2)와 서브부(CSP1, CSP2)를 포함할 수 있다. 전극(RME)들 상에 배열된 발광 소자(ED)들은 연결 전극(CNE)의 메인부(CMP1, CMP2) 또는 서브부(CSP1, CSP2)와의 배치 관계에 따라 연결 발광 소자와 비연결 발광 소자로 구분될 수 있고, 각 서브 화소(SPXn)의 발광 영역(EMA)은 발광부(ELA)와 비발광부(NEA1, NEA2)를 포함할 수 있다. 표시 장치(10)는 연결 전극(CNE)들의 형상을 통해 각 서브 화소(SPXn)의 특정 영역을 발광부(ELA)로 지정할 수 있고, 각 서브 화소(SPXn)마다 발광부(ELA)에 균일한 개수의 발광 소자(ED)들이 배치될 수 있다. 이에 따라 일 실시예에 따른 표시 장치(10)는 복수의 서브 화소(SPXn)들 간 휘도 차이를 줄일 수 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 예를 들어 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Se, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN, InGaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 10은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 11은 도 10의 A2부분의 확대도이다. 도 12는 도 10의 Q4-Q4'선을 따라 자른 단면도이다. 도 13은 도 10의 Q5-Q5'선을 따라 자른 단면도이다. 도 12는 연결 발광 소자인 제1 타입 발광 소자(ED#1)와 제3 발광 소자(ED#3)의 양 단부를 가로지르는 단면을 도시하고, 도 13은 비연결 발광 소자인 제2 타입 발광 소자(ED#2)와 제4 발광 소자(ED#4)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 10 내지 도 13을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 각 서브 화소(SPXn)마다 더 많은 수의 전극(RME_1)들을 포함할 수 있고, 각 서브 화소(SPXn)에 배치되는 발광 소자(ED)들의 개수가 증가할 수 있다. 그에 따라, 메인부(CMP1, CMP2, CMP3)와 서브부(CSP1, CSP2, CSP3)를 포함하는 연결 전극(CNE_1)들이 더 많은 수로 배치될 수 있다.
예를 들어 설명하면, 돌출 패턴(BN_1)들은 제1 돌출 패턴(BN1) 및 제2 돌출 패턴(BN2)에 더하여 이들과 다른 폭을 갖는 제3 돌출 패턴(BN3)을 더 포함할 수 있다. 제3 돌출 패턴(BN3)은 제1 돌출 패턴(BN1) 및 제2 돌출 패턴(BN2) 사이에 배치되고, 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 돌출 패턴(BN1), 제2 돌출 패턴(BN2) 및 제3 돌출 패턴(BN3)은 각각 제1 방향(DR1)으로 연장된 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 제3 돌출 패턴(BN3)이 다른 돌출 패턴들보다 클 수 있다.
제3 돌출 패턴(BN3)은 제1 돌출 패턴(BN1) 및 제2 돌출 패턴(BN2)들과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제3 돌출 패턴(BN3)은 후술하는 제3 전극(RME3)이 배치될 수 있도록 제1 돌출 패턴(BN1)보다 큰 폭을 가질 수 있다. 제1 돌출 패턴(BN1)과 제3 돌출 패턴(BN3) 사이, 및 제2 돌출 패턴(BN2)과 제3 돌출 패턴(BN3) 사이에는 각각 발광 소자(ED)들이 배치될 수 있다.
제1 전극(RME1)은 제1 돌출 패턴(BN1) 상에 배치되고, 제2 전극(RME2)은 제2 돌출 패턴(BN2) 상에 배치될 수 있다. 이에 대한 설명은 도 2 및 도 3을 참조하여 상술한 바와 동일하다.
제3 전극(RME3)은 제3 돌출 패턴(BN3) 상에 배치된다. 제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 몇몇 실시예에서, 제3 전극(RME3)의 폭은 제1 전극(RME1) 및 제2 전극(RME2)보다 크고, 제3 돌출 패턴(BN3)의 폭보다 클 수 있다. 제3 전극(RME3)은 제3 돌출 패턴(BN3)의 양 측면을 덮도록 배치되며, 각각 제1 전극(RME1) 및 제2 전극(RME2)과 제2 방향(DR2)으로 이격되어 대향할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 유사하게 비아층(VIA) 하부의 제3 도전층과 연결될 수 있다. 제3 전극(RME3)은 뱅크(BNL)와 두께 방향으로 중첩하는 부분에 형성된 제2 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 연결될 수 있다. 그에 따라, 제2 전극(RME2)은 제1 전극(RME1) 및 제3 전극(RME3)과 달리 제3 도전층과 연결되지 않을 수 있다. 제2 전극(RME2)은 제2 연결 전극(CNE2)과 연결되고, 발광 소자(ED)들을 따라 흐르는 전기 신호가 인가될 수 있다. 후술할 바와 같이, 제2 전극(RME2)은 제2 연결 전극(CNE2)과 함께 서로 다른 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
발광 소자(ED)들은 제1 돌출 패턴(BN1)과 제3 돌출 패턴(BN3) 사이, 및 제3 돌출 패턴(BN3)과 제2 돌출 패턴(BN2) 사이에 배치될 수 있다. 제1 돌출 패턴(BN1)과 제3 돌출 패턴(BN3) 사이에 배치된 제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부가 제3 전극(RME3)의 일 측 상에 배치될 수 있다. 제3 돌출 패턴(BN3)과 제2 돌출 패턴(BN2) 사이에 배치된 제2 발광 소자(ED2)는 제1 단부가 제2 전극(RME2) 상에 배치되고, 제2 단부가 제3 전극(RME3)의 타 측 상에 배치될 수 있다. 일 실시예에서 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대 방향일 수 있다.
제2 절연층(PAS2)은 돌출 패턴(BN1, BN2, BN3)들 사이에서 각 발광 소자(ED)들 상에 배치된 복수의 패턴부들을 포함할 수 있다. 제2 절연층(PAS2)의 각 패턴부들은 제1 방향(DR1)으로 연장되어 제1 발광 소자(ED1)들 및 제2 발광 소자(ED2)들을 덮을 수 있다. 이들은 복수의 발광 소자(ED)들을 감싸면서 고정시킬 수 있다.
복수의 연결 전극(CNE_1)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1), 제3 전극(RME3)의 타 측 상에 배치된 제2 연결 전극(CNE2), 및 제3 전극(RME3)의 일 측과 제2 전극(RME2) 상에 걸쳐 배치된 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 전극(RME1) 및 몇몇 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 제3 전극(RME3) 및 몇몇 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제3 전극(RME3)과 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 발광 영역(EMA)으로부터 서브 영역(SA)까지 연장되어 배치될 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3)의 일 측 상에 배치되어 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1), 제2 전극(RME2) 상에 배치되어 제1 방향(DR1)으로 연장된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 제2 연결 전극(CNE2)을 사이에 두고 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 이격 대향하고, 제2 연장부(CN_E2)는 제2 연결 전극(CNE2)과 이격 대향할 수 있다. 제1 연장부(CN_E1)는 몇몇 제1 발광 소자(ED1)의 제2 단부와 접촉하고, 제2 연장부(CN_E2)는 몇몇 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다.
제1 연결부(CN_B1)는 서브 영역(SA)에서 제2 방향(DR2)으로 연장된 형상을 갖고, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 서로 연결할 수 있다. 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)는 서브 영역(SA)까지 연장되어 배치되고, 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 연결될 수 있다. 일 실시예에서, 제1 연결부(CN_B1)의 폭은 제3 서브부(CSP3)의 폭과 동일할 수 있다. 후술할 바와 같이 제1 연결부(CN_B1)는 각 연장부(CN_E1, CN_E2)들의 제3 서브부(CSP3)를 연결할 수 있고, 이들은 서로 동일한 폭을 가질 수 있다.
상술한 바와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 메인부(CMP1, CMP2), 및 서브부(CSP1, CSP2)들을 포함한다. 이와 유사하게, 제3 연결 전극(CNE3)도 제3 메인부(CMP3)와 제3 서브부(CSP3)를 포함하고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 각각 연결 발광 소자(ED#1, ED#3)과 비연결 발광 소자(ED#2, ED#4)로 구분될 수 있다.
일 실시예에 따르면, 제3 연결 전극(CNE3)의 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 각각 제3 메인부(CMP3)와 이에 연결되어 작은 폭을 갖는 제3 서브부(CSP3)를 포함할 수 있다. 제1 연장부(CN_E1)의 제3 메인부(CMP3)는 제1 메인부(CMP1)와 제2 방향(DR2)으로 이격되어 대향하고, 제3 서브부(CSP3)는 제3 메인부(CMP3)의 제1 방향(DR1) 양 측에 연결된다. 제1 연장부(CN_E1)의 제3 서브부(CSP3)는 발광 영역(EMA) 내에 배치될 수 있다. 제3 메인부(CMP3)는 제2 절연층(PAS2)과 맞닿아 배치되고, 제1 메인부(CMP1)와 제3 메인부(CMP3) 사이의 제1 간격(W1)은 제1 서브부(CSP1)와 제3 서브부(CSP3) 사이의 제2 간격(W2)보다 작을 수 있다. 제1 발광 소자(ED1)는 양 단부가 각각 제1 메인부(CMP1)와 제3 메인부(CMP3)에 접촉하는 제1 타입 발광 소자(ED#1)와, 양 단부 중 적어도 어느 한 단부가 연결 전극(CNE_1)들과 접촉하지 않는 제2 타입 발광 소자(ED#2)를 포함할 수 있다. 복수의 제1 타입 발광 소자(ED#1)들은 제2 타입 발광 소자(ED#2)들 사이에 배치될 수 있다.
제2 연장부(CN_E2)의 제3 메인부(CMP3)는 제2 메인부(CMP2)와 제2 방향(DR2)으로 이격되어 대향하고, 제3 서브부(CSP3)는 제3 메인부(CMP3)의 제1 방향(DR1) 양 측에 연결된다. 제2 연장부(CN_E2)의 제3 서브부(CSP3)는 발광 영역(EMA)을 넘어 서브 영역(SA)에 배치되고, 서브 영역(SA)에 배치된 제3 전극 컨택부(CTP3)와 연결될 수 있다. 제3 전극 컨택부(CTP3)는 제3 컨택부(CT3)를 통해 제2 전극(RME2)과 접촉할 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)의 제3 서브부(CSP3)들 중, 제3 메인부(CMP3)의 상측에 배치된 제3 서브부(CSP3)들은 제1 연결부(CN_B1)를 통해 서로 연결될 수 있다. 제3 메인부(CMP3)는 제2 절연층(PAS2)과 맞닿아 배치되고, 제2 메인부(CMP2)와 제3 메인부(CMP3) 사이의 제1 간격(W1)은 제2 서브부(CSP2)와 제3 서브부(CSP3) 사이의 제2 간격(W2)보다 작을 수 있다. 제2 발광 소자(ED2)는 양 단부가 각각 제2 메인부(CMP2)와 제3 메인부(CMP3)에 접촉하는 제3 타입 발광 소자(ED#3)와, 양 단부 중 적어도 어느 한 단부가 연결 전극(CNE_1)들과 접촉하지 않는 제4 타입 발광 소자(ED#4)를 포함할 수 있다. 복수의 제3 타입 발광 소자(ED#3)들은 제4 타입 발광 소자(ED#4)들 사이에 배치될 수 있다.
제1 발광 소자(ED1)들 중 제1 타입 발광 소자(ED#1)의 제1 단부는 제1 연결 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 제2 발광 소자(ED2)들 중 제3 타입 발광 소자(ED#3)의 제2 단부는 제2 연결 전극(CNE2)을 통해 제3 전극(RME3)과 전기적으로 연결될 수 있다. 제1 타입 발광 소자(ED#1)의 제2 단부와 제3 타입 발광 소자(ED#3)의 제1 단부는 서로 제3 연결 전극(CNE3)을 통해 직렬로 연결될 수 있다. 복수의 발광 소자(ED)들은 각각 병렬 연결 구조에 더하여, 제3 돌출 패턴(BN3)을 기준으로 배치된 위치가 다른 발광 소자(ED; ED1, ED2)들은 직렬 연결 구조를 가질 수 있다. 도 2의 실시예와 달리, 본 실시예에 따른 표시 장치(10_1)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 증가할 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 15는 도 14의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다. 도 16은 도 14의 Q6-Q6'선을 따라 자른 단면도이다. 도 17은 도 14의 Q7-Q7'선을 따라 자른 단면도이다. 도 16은 연결 발광 소자의 양 단부를 가로지르는 단면을 도시하고, 도 17은 비연결 발광 소자의 양 단부를 가로지르는 단면을 도시하고 있다.
도 14 내지 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn)마다 더 많은 수의 전극(RME_2)들을 포함할 수 있고, 각 서브 화소(SPXn)에 배치되는 발광 소자(ED)들의 개수가 증가할 수 있다. 그에 따라, 메인부(CMP1, CMP2, CMP3, CMP4, CMP5)와 서브부(CSP1, CSP2, CSP3, CSP4, CSP5)를 포함하는 연결 전극(CNE_2)들이 더 많은 수로 배치될 수 있다. 표시 장치(10_2)는 각 서브 화소(SPXn)마다 4개의 전극(RME_2; RME1, RME2, RME3, RME4)들이 배치되고, 이들 사이에 배치된 발광 소자(ED; ED1, ED2, ED3, ED4)들의 직렬 연결 구성을 위한 5개의 연결 전극(CNE_2; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 전극(RME_2)들은 제1 전극(RME1_2)을 기준으로 제2 방향(DR2)을 따라 제3 전극(RME3_2), 제2 전극(RME2_2) 및 제4 전극(RME4_2)이 순차적으로 배치된다. 각 전극(RME_2)들은 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다.
제1 전극(RME1)은 제1 돌출 패턴(BN1) 상에 배치되고, 제3 전극(RME3)은 제3 돌출 패턴(BN3)의 일 측 상에 배치된다. 제2 전극(RME2)은 제3 돌출 패턴(BN3)의 타 측 상에 배치되고, 제4 전극(RME4)은 제2 돌출 패턴(BN2) 상에 배치될 수 있다. 각 전극(RME_2)들은 서로 제2 방향(DR2)으로 이격되면서, 제1 전극(RME1)과 제3 전극(RME3)이 서로 대향하고, 제2 전극(RME2)과 제4 전극(RME4)이 서로 대향할 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크(BNL)와 중첩하는 부분에서 비아층(VIA)을 관통하는 제1 컨택홀(CTD) 및 제2 컨택홀(CTS)을 통해 제3 도전층과 직접 연결될 수 있다. 반면, 제3 전극(RME3)과 제4 전극(RME4)은 제3 도전층과 직접 연결되지 않을 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 각각 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 연결되고, 발광 소자(ED)들을 따라 흐르는 전기 신호가 인가될 수 있다. 후술할 바와 같이, 제3 전극(RME3)과 제4 전극(RME4)은 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 함께 서로 다른 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
발광 소자(ED)들 중 제1 돌출 패턴(BN1)과 제3 돌출 패턴(BN3) 사이에는 제1 발광 소자(ED1)들 및 제3 발광 소자(ED3)들이 배치되고, 제3 돌출 패턴(BN3)과 제2 돌출 패턴(BN2) 사이에는 제2 발광 소자(ED2)들과 제4 발광 소자(ED4)들이 배치될 수 있다. 제1 발광 소자(ED1)들 및 제2 발광 소자(ED2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 해당 서브 화소(SPXn)의 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)들 및 제4 발광 소자(ED4)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 다른 서브 화소(SPXn)의 서브 영역(SA)에 인접하여 배치될 수 있다. 즉, 제1 발광 소자(ED1)들 및 제2 발광 소자(ED2)들은 발광 영역(EMA)에서 제1 방향(DR1) 타 측인 하측에 배치되고, 제3 발광 소자(ED3)들 및 제4 발광 소자(ED4)들은 발광 영역(EMA)에서 제1 방향(DR1) 일 측인 상측에 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE_2)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE_2)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE_2)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE_2)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제3 발광 소자(ED3)는 제1 단부가 제1 전극(RME1) 상에 배치되고 제2 단부가 제3 전극(RME3) 상에 배치될 수 있다. 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)는 제1 단부가 제4 전극(RME4) 상에 배치되고 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)는 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)와 제1 단부가 향하는 방향이 서로 다를 수 있다.
제2 절연층(PAS2)은 돌출 패턴(BN1, BN2, BN3)들 사이에서 각 발광 소자(ED)들 상에 배치된 패턴부들을 포함할 수 있다. 제2 절연층(PAS2)의 각 패턴부들은 제1 방향(DR1)으로 연장되어 발광 소자(ED; ED1, ED2, ED3, ED4)들을 덮을 수 있다. 이들은 발광 소자(ED)들을 감싸면서 고정시킬 수 있다.
연결 전극(CNE_2)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 전극(RME_2)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 2 및 도 10의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 전극(RME1) 및 제2 전극(RME2)과 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 서브부(CSP1, CSP2)들이 메인부(CMP1, CMP2)의 제1 방향(DR1) 일 측에만 연결될 수 있다. 제1 연결 전극(CNE1)의 제1 메인부(CMP1)는 발광 영역(EMA) 내에 배치되고, 그 하측에는 제1 서브부(CSP1)가 연결되어 서브 영역(SA)까지 배치될 수 있다. 제1 메인부(CMP1)의 상측에는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 이격되어 배치될 수 있다. 이와 유사하게, 제2 연결 전극(CNE2)의 제2 메인부(CMP2)는 발광 영역(EMA) 내에 배치되고, 그 하측에는 제2 서브부(CSP2)가 연결되어 서브 영역(SA)까지 배치될 수 있다. 제2 메인부(CMP2)의 상측에는 제5 연결 전극(CNE5)의 제3 연결부(CN_B3)가 이격되어 배치될 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 연결될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3) 상에 배치된 제3 연장부(CN_E3), 제4 전극(RME4) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제4 연장부(CN_E4)는 후술하는 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)와 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3) 및 제4 연장부(CN_E4)는 각각 발광 영역(EMA)의 상측에 배치되고, 제2 연결부(CN_B2)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 평면도 상 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)를 둘러싸는 형상으로 배치될 수 있다.
제5 연결 전극(CNE5)은 제2 전극(RME2) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향하며, 제6 연장부(CN_E6)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격될 수 있다. 제5 연장부(CN_E5)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 상측에 배치되며, 제6 연장부(CN_E6)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제6 연장부(CN_E6)는 발광 영역(EMA) 및 서브 영역(SA)에 배치되어 제4 전극 컨택부(CTP4)와 연결되고, 제4 전극 컨택부(CTP4)는 서브 영역(SA)에 형성된 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 연결될 수 있다. 제3 연결부(CN_B3)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5_2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제5 연결 전극(CNE5)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극이며, 제4 연결 전극(CNE4)은 전극(RME_2)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)과 유사하게, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)도 메인부(CMP3, CMP4, CMP5)와 서브부(CSP3, CSP4, CSP5)를 포함할 수 있다. 제3 연결 전극(CNE3)은 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)가 각각 제3 메인부(CMP3)와 제3 서브부(CSP3)를 포함한다. 제1 연장부(CN_E1)의 제3 메인부(CMP3)는 제1 메인부(CMP1)와 이격 대향하고, 제2 연장부(CN_E2)의 제3 메인부(CMP3)는 제3 연장부(CN_E3)의 제4 메인부(CMP4)와 이격 대향할 수 있다. 제1 연장부(CN_E1)의 제3 서브부(CSP3)는 제3 메인부(CMP3)의 하측에 연결되어 서브 영역(SA)까지 배치되고, 제1 연장부(CN_E1)의 제3 서브부(CSP3)는 제3 전극 컨택부(CTP3)와 연결될 수 있다. 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)는 각 연장부(CN_E1, CN_E2)들의 제3 메인부(CMP3)들을 연결할 수 있다.
제4 연결 전극(CNE4)은 제3 연장부(CN_E3) 및 제4 연장부(CN_E4)가 각각 제4 메인부(CMP4)와 제4 서브부(CSP4)를 포함한다. 제3 연장부(CN_E3)의 제4 메인부(CMP4)는 제1 연장부(CN_E1)의 제3 메인부(CMP3)와 이격 대향하고, 제4 연장부(CN_E4)의 제4 메인부(CMP4)는 제5 연장부(CN_E5)의 제5 메인부(CMP5)와 이격 대향할 수 있다. 제4 서브부(CSP4)들은 각 제4 메인부(CMP4)의 상측에 연결되어 제2 연결부(CN_B2)를 통해 연결될 수 있다.
제5 연결 전극(CNE5)은 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)가 각각 제5 메인부(CMP5)와 제5 서브부(CSP5)를 포함한다. 제5 연장부(CN_E5)의 제5 메인부(CMP5)는 제4 연장부(CN_E4)의 제4 메인부(CMP5)와 이격 대향하고, 제6 연장부(CN_E6)의 제5 메인부(CMP5)는 제2 메인부(CMP2)와 이격 대향할 수 있다. 제5 연장부(CN_E5)의 제5 서브부(CSP5)는 제5 메인부(CMP5)의 상측에 연결되고, 제6 연장부(CN_E6)의 제5 서브부(CSP5)는 제5 메인부(CMP5)의 하측에 연결되어 서브 영역(SA)까지 배치되고, 제6 연장부(CN_E6)의 제5 서브부(CSP5)는 제5 전극 컨택부(CTP5)와 연결될 수 있다. 제5 연결 전극(CNE5)의 제3 연결부(CN_B3)는 각 연장부(CN_E5, CN_E6)들의 제5 메인부(CMP5)들을 연결할 수 있다.
상술한 바와 같이, 연결 전극(CNE_2)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE_2)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1)는 양 단부가 제1 메인부(CMP1) 및 제3 메인부(CMP3)와 접촉하는 제1 타입 발광 소자(ED#1)와, 양 단부 중 적어도 일 단부가 연결 전극(CNE_2)들과 접촉하지 않는 제2 타입 발광 소자(ED#2)를 포함할 수 있다. 몇몇 실시예에서 제2 타입 발광 소자(ED#2)는 양 단부가 제1 서브부(CSP1) 및 제3 서브부(CSP3)와 이격되어 이들과 접촉하지 않을 수 있다. 제2 발광 소자(ED2)는 양 단부가 제2 메인부(CMP2) 및 제5 메인부(CMP5)와 접촉하는 제3 타입 발광 소자(ED#3)와, 양 단부 중 적어도 일 단부가 연결 전극(CNE_2)들과 접촉하지 않는 제4 타입 발광 소자(ED#4)를 포함할 수 있다. 몇몇 실시예에서 제4 타입 발광 소자(ED#4)는 양 단부가 제2 서브부(CSP2) 및 제5 서브부(CSP5)와 이격되어 이들과 접촉하지 않을 수 있다.
제3 발광 소자(ED3)는 양 단부가 제3 메인부(CMP3) 및 제4 메인부(CMP4)와 접촉하는 제5 타입 발광 소자(ED#5)와, 양 단부 중 적어도 일 단부가 연결 전극(CNE_2)들과 접촉하지 않는 제6 타입 발광 소자(ED#6)를 포함할 수 있다. 몇몇 실시예에서 제6 타입 발광 소자(ED#6)는 양 단부가 제3 서브부(CSP3) 및 제4 서브부(CSP4)와 이격되어 이들과 접촉하지 않을 수 있다. 제4 발광 소자(ED4)는 양 단부가 제4 메인부(CMP4) 및 제5 메인부(CMP5)와 접촉하는 제7 타입 발광 소자(ED#7)와, 양 단부 중 적어도 일 단부가 연결 전극(CNE_2)들과 접촉하지 않는 제8 타입 발광 소자(ED#8)를 포함할 수 있다. 몇몇 실시예에서 제8 타입 발광 소자(ED#8)는 양 단부가 제4 서브부(CSP4) 및 제5 서브부(CSP5)와 이격되어 이들과 접촉하지 않을 수 있다. 제1 타입 발광 소자(ED#1), 제3 타입 발광 소자(ED#3), 제5 타입 발광 소자(ED#5) 및 제7 타입 발광 소자(ED#7)는 각각 연결 발광 소자이고, 제2 타입 발광 소자(ED#2), 제4 타입 발광 소자(ED#4), 제6 타입 발광 소자(ED#6) 및 제8 타입 발광 소자(ED#8)는 각각 비연결 발광 소자일 수 있다. 연결 발광 소자들은 복수의 연결 전극(CNE_2)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 19는 도 18의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 각 연결 전극(CNE_3)들이 메인부(CMP1, CMP2, CMP3, CMP4, CMP5)와 메인부의 제1 방향(DR1) 양 측에 각각 연결된 서브부(CSP1, CSP2, CSP3, CSP4, CSP5)를 포함할 수 있다. 그에 따라, 발광 영역(EMA) 내에서 뱅크(BNL)와 인접한 제1 비발광부(NEA1) 및 제2 비발광부(NEA2) 사이에는 서로 구분된 복수의 발광부(ELA1, ELA2)들이 위치하고, 발광부(ELA1, ELA2)들 사이에는 제3 비발광부(NEA3)가 배치될 수 있다. 본 실시예는 연결 전극(CNE_3)의 형상이 다른 점에서 도 14의 실시예와 차이가 있다. 이하, 중복된 내명은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(SPXn)의 발광 영역(EMA)에서 그 중심을 기준으로 상측에는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)의 제3 메인부(CMP3), 제4 연결 전극(CNE4)의 복수의 제4 메인부(CMP4)들, 및 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)의 제5 메인부(CMP5)가 배치된다. 상기 메인부들이 배치된 부분은 제1 발광부(ELA1)로 정의될 수 있다.
각 서브 화소(SPXn)의 발광 영역(EMA)에서 그 중심을 기준으로 하측에는 제1 연결 전극(CNE1)의 제1 메인부(CMP1), 제2 연결 전극(CNE2)의 제2 메인부(CMP2), 제3 연결 전극(CNE3) 제1 연장부(CN_E1)의 제3 메인부(CMP3), 및 제5 연결 전극(CNE5) 제6 연장부(CN_E6)의 제5 메인부(CMP5)가 배치된다. 상기 메인부들이 배치된 부분은 제2 발광부(ELA2)로 정의될 수 있다.
제1 발광부(ELA1)의 상측에는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)의 제3 서브부(CSP3), 제4 연결 전극(CNE4)의 복수의 제4 서브부(CSP4)들, 및 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)의 제5 서브부(CSP5)가 배치될 수 있다. 상기 서브부들이 배치된 부분은 제1 비발광부(NEA1)로 정의될 수 있다. 제2 발광부(ELA2)의 하측에는 제1 연결 전극(CNE1)의 제1 서브부(CSP1), 제2 연결 전극(CNE2)의 제2 서브부(CSP2), 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)의 제3 서브부(CSP3), 및 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)의 제5 서브부(CSP5)가 배치될 수 있다. 상기 서브부들이 배치된 부분은 제2 비발광부(NEA2)로 정의될 수 있다.
제1 발광부(ELA1)와 제2 발광부(ELA2) 사이에는 각 연결 전극(CNE_3)들의 서브부들이 배치될 수 있다. 제1 발광부(ELA1)와 제2 발광부(ELA2) 사이에는 제3 비발광부(NEA3)가 정의될 수 있다. 본 실시예는 표시 장치(10_3)의 연결 전극(CNE_3)들이 각 서브 화소(SPXn)들에 더 많은 비발광부(NEA1, NEA2, NEA3)들이 정의되는 구조를 가질 수 있다.
한편, 제2 절연층(PAS2) 중 발광 소자(ED)를 덮는 패턴부들은 발광 소자(ED)의 양 측은 노출하면서 제1 방향(DR1)으로 연장된 형상을 가짐에 따라, 제2 방향(DR2)으로 측정된 폭 대비 제1 방향(DR1)의 길이가 길 수 있다. 이러한 형상의 패턴부들은 후속 공정에서 쉽게 박리될 수 있는데, 제2 절연층(PAS2)은 더 큰 폭을 갖고 패턴부와 연결된 부분을 포함하여 복수의 패턴부들의 박리를 방지하는 구조를 가질 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 21은 도 20의 일 서브 화소에 배치된 돌출 패턴들과 뱅크, 복수의 연결 전극들 및 제2 절연층의 상대적인 배치를 나타내는 평면도이다. 도 22는 도 20의 A3부분의 확대도이다. 도 23은 도 20의 A4부분의 확대도이다. 도 24는 도 20의 Q8-Q8'선을 따라 자른 단면도이다.
도 20 내지 도 24를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 절연층(PAS2_4)이 발광 소자(ED)들을 덮는 패턴부(PT1, PT2, PT3, PT4)들과, 이들의 박리를 방지하기 위한 제1 지지 패턴부(SP1)와 베이스부(BP1, BP2), 및 패턴부(PT1, PT2, PT3, PT4)들을 제1 지지 패턴부(SP1) 또는 베이스부(BP1, BP2)와 연결하는 브릿지부(BR1, BR2, BR3, BR4, BR5)들을 포함할 수 있다. 본 실시예는 제2 절연층(PAS2_4)이 패턴부 패턴부(PT1, PT2, PT3, PT4)들의 박리 방지 구조를 갖는 점에서 도 14의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 절연층(PAS2_4)은 제1 발광 소자(ED1)들 상에 배치된 제1 패턴부(PT1), 제2 발광 소자(ED2)들 상에 배치된 제2 패턴부(PT2), 제3 발광 소자(ED3)들 상에 배치된 제3 패턴부(PT3), 및 제4 발광 소자(ED4)들 상에 배치된 제4 패턴부(PT4)를 포함할 수 있다.
제1 패턴부(PT1)와 제3 패턴부(PT3)는 각각 제1 돌출 패턴(BN1) 및 제3 돌출 패턴(BN3) 사이에 배치되고, 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)를 사이에 두고 서로 제1 방향(DR1)으로 이격되어 위치할 수 있다. 제1 패턴부(PT1)와 제3 패턴부(PT3)는 각각 제1 연결부(CN_B1)와 이격될 수 있다. 제1 패턴부(PT1)의 제1 방향(DR1) 타 측은 뱅크(BNL)를 넘어 제1 베이스부(BP1)와 연결되고, 제3 패턴부(PT3)의 제1 방향(DR1) 일 측은 뱅크(BNL) 상에 배치된 제2 베이스부(BP2)와 연결될 수 있다.
제2 패턴부(PT2)와 제4 패턴부(PT4)는 각각 제3 돌출 패턴(BN3) 및 제2 돌출 패턴(BN2) 사이에 배치되고, 제5 연결 전극(CNE5)의 제3 연결부(CN_B3)를 사이에 두고 서로 제1 방향(DR1)으로 이격되어 위치할 수 있다. 제2 패턴부(PT2)와 제4 패턴부(PT4)는 각각 제3 연결부(CN_B3)와 이격될 수 있다. 제2 패턴부(PT2)의 제1 방향(DR1) 타 측은 뱅크(BNL)를 넘어 제1 베이스부(BP1)와 연결되고, 제4 패턴부(PT4)의 제1 방향(DR1) 일 측은 뱅크(BNL) 상에 배치된 제2 베이스부(BP2)와 연결될 수 있다.
제2 절연층(PAS2_4)은 서브 영역(SA)에 배치된 제1 베이스부(BP1)와 뱅크(BNL) 상에 배치된 제2 베이스부(BP2)를 포함할 수 있다. 발광 영역(EMA)에 배치된 패턴부들 중 일부는 제1 방향(DR1)으로 연장되어 제1 베이스부(BP1) 또는 제2 베이스부(BP2)와 연결될 수 있다.
제1 베이스부(BP1)는 서브 영역(SA) 중 분리부(ROP)와 연결 전극(CNE_4)들이 위치한 부분을 제외하고 서브 영역(SA) 전면에 배치될 수 있다. 분리부(ROP)에서는 제2 절연층(PAS2_4)을 형성한 뒤, 그 하부의 전극(RME)들을 분리하는 공정이 수행되므로 제1 베이스부(BP1)가 배치되지 않을 수 있다. 연결 전극(CNE)들은 제2 절연층(PAS2_4)이 배치되지 않는 부분에 배치되고 제2 절연층(PAS2_4)의 측면에 걸쳐 배치되므로, 제1 베이스부(BP1)는 연결 전극(CNE)과 두께 방향으로 중첩하지 않을 수 있다.
제2 베이스부(BP2)는 뱅크(BNL) 상에 배치된다. 제2 베이스부(BP2)는 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분 및 제2 방향(DR2)으로 돌출된 부분을 포함할 수 있다. 제2 베이스부(BP2)는 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들 사이에서 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)으로 이웃한 서브 화소(SPXn) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 각 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA) 사이에는 제2 베이스부(BP2)의 제1 방향(DR1)으로 연장된 부분에서 일부분이 제2 방향(DR2)으로 돌출되어 뱅크(BNL) 상에 배치될 수 있다. 각 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA) 사이에는 연결 전극(CNE)들이 뱅크(BNL) 상에 배치되므로, 제2 베이스부(BP2)는 각 연결 전극(CNE)들과 중첩하지 않도록 제1 방향(DR1)으로 연장된 부분에서 일부분이 돌출되어 뱅크(BNL) 상에 배치될 수 있다. 뱅크(BNL)가 둘러싸는 서브 영역(SA)의 경계에서, 제1 베이스부(BP1)와 제2 베이스부(BP2)는 서로 맞닿아 연결될 수 있다.
제1 베이스부(BP1)와 제2 베이스부(BP2)는 각각 패턴부들과 동일한 두께를 갖고, 그보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 패턴부(PT1, PT2, PT3, PT4)들은 발광 소자(ED)의 길이보다 작은 폭을 가지나, 제1 베이스부(BP1) 및 제2 베이스부(BP2)는 그 폭이 뱅크(BNL)보다 크거나 뱅크(BNL)가 둘러싸는 영역과 동일할 수 있다. 패턴부(PT1, PT2, PT3, PT4)들 대비 제1 베이스부(BP1) 및 제2 베이스부(BP2)는 박리되지 않고 제1 절연층(PAS1), 및 뱅크(BNL) 상에 견고하게 배치될 수 있다.
제1 지지 패턴부(SP1)는 제3 돌출 패턴(BN3) 상에 배치된다. 제1 지지 패턴부(SP1)는 제2 전극(RME2) 및 제3 전극(RME3)과 각각 부분적으로 중첩할 수 있다. 제1 지지 패턴부(SP1)는 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 지지 패턴부(SP1)도 제1 베이스부(BP1) 및 제2 베이스부(BP2)와 유사하게 제1 절연층(PAS1) 상에 견고하게 배치될 수 있다.
제2 절연층(PAS2_4)은 각 패턴부(PT1, PT2, PT3, PT4)들을 제2 베이스부(BP2) 또는 제1 지지 패턴부(SP1)와 연결하는 브릿지부들을 포함할 수 있다.
제1 브릿지부(BR1)는 제1 패턴부(PT1)와 제2 베이스부(BP2) 중 제1 방향(DR1)으로 연장된 부분과 연결될 수 있다. 제1 브릿지부(BR1)는 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)의 제2 연장부(CN_E2) 사이에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 브릿지부(BR1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 이격될 수 있다. 제2 브릿지부(BR2)는 제2 패턴부(PT2) 및 제1 지지 패턴부(SP1)와 연결될 수 있다. 제2 브릿지부(BR2)는 제2 연결 전극(CNE2)과 제5 연결 전극(CNE5)의 제5 연장부(CN_E5) 사이에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 브릿지부(BR2)는 제2 연결 전극(CNE2) 및 제5 연결 전극(CNE5)과 이격될 수 있다.
제3 브릿지부(BR3)는 제3 패턴부(PT3) 및 제1 지지 패턴부(SP1)와 연결될 수 있다. 제3 브릿지부(BR3)는 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)와 제4 연결 전극(CNE4)의 제3 연장부(CN_E3) 사이에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 브릿지부(BR3)는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)과 이격될 수 있다. 제4 브릿지부(BR4)는 제4 패턴부(PT4) 및 제1 지지 패턴부(SP1)와 연결될 수 있다. 제4 브릿지부(BR4)는 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)와 제5 연결 전극(CNE5)의 제5 연장부(CN_E5) 사이에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제4 브릿지부(BR4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 이격될 수 있다.
제5 브릿지부(BR5)는 제4 패턴부(PT4) 및 제2 베이스부(BP2) 중 제1 방향(DR1)으로 연장된 부분과 연결될 수 있다. 제5 브릿지부(BR5)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제5 연결 전극(CNE5)의 제6 연장부(CN_E6) 사이에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제5 브릿지부(BR5)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 이격될 수 있다.
일 실시예에 따르면, 제2 절연층(PAS2_4)의 브릿지부(BR1, BR2, BR3, BR4, BR5)들과 제1 지지 패턴부(SP1)는 연결 전극(CNE_4)들과 이격되되, 패턴부(PT1, PT2, PT3, PT4)들보다 큰 폭을 가질 수 있다. 상술한 바와 같이, 제2 절연층(PAS2_4)은 연결 전극(CNE_2)들과 두께 방향으로 비중첩하도록 배치된다. 제2 절연층(PAS2_4)의 패턴부(PT1, PT2, PT3, PT4)들 및 브릿지부(BR1, BR2, BR3, BR4, BR5)들은 서로 연결되어 박리되지 않는 구조를 가질 수 있으면서, 각 연결 전극(CNE_4)들과 이격될 수 있다.
제2 절연층(PAS2_4) 중 제1 패턴부(PT1), 제2 패턴부(PT2) 및 제3 패턴부(PT3)는 제1 방향(DR1)으로 연장되어 각각 제1 베이스부(BP1) 또는 제2 베이스부(BP2)와 연결될 수 있다. 제1 패턴부(PT1), 제2 패턴부(PT2) 및 제3 패턴부(PT3)는 연결 발광 소자인지 비연결 발광 소자인지 무관하게 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)들을 덮을 수 있다. 제2 절연층(PAS2_4)이 이러한 구조를 가짐에 따라, 발광 영역(EMA)의 상측과 하측의 뱅크(BNL)와 인접한 부분에 정렬되는 발광 소자(ED)들이 전극(RME)들 상에서 고정될 수 있고, 상술한 바와 같이 해당 부분에서는 발광 소자(ED)들의 개수 제어가 용이하지 않다. 일 실시예에 따른 표시 장치(10_4)는 제2 절연층(PAS2_4)이 패턴부들의 박리를 방지하는 구조를 가지면서도, 연결 전극(CNE_4)들이 전극 메인부와 전극 서브부를 포함하여 연결 발광 소자들이 배치되는 발광부(ELA)와 비발광부(NEA1, NEA2)가 정의될 수 있다. 이에 따라, 제2 절연층(PAS2_4)이 원하지 않는 발광 소자(ED)들을 고정시키더라도, 이들 중 몇몇 발광 소자(ED)들만이 연결 전극(CNE_4)과 연결될 수 있고, 각 서브 화소(SPXn)마다 발광하는 연결 발광 소자의 개수 제어가 가능한 이점이 있다.
도 25는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 25는 연결 발광 소자들의 양 단부를 가로지르는 단면을 도시하고 있다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 절연층(PAS2)의 패턴부(PT1, PT2, PT3, PT4)들과 발광 소자(ED) 사이에 배치된 제3 절연층(PAS3_5)을 더 포함할 수 있다. 제3 절연층(PAS3_5)은 제2 절연층(PAS2) 보다 먼저 형성되어 발광 소자(ED)들을 고정하는 기능을 수행할 수 있고, 제2 절연층(PAS2)은 전극(RME)들을 분리부(ROP)에서 분리하는 공정 이후에 형성될 수 있다.
제3 절연층(PAS3_5)은 제2 절연층(PAS2)의 패턴부(PT1, PT2, PT3, PT4)들 및 제1 지지 패턴부(SP1)의 하부에 배치되어 실질적으로 동일한 형상을 가질 수 있다. 도면에 도시되지 않았으나, 제3 절연층(PAS3_5)은 각 돌출 패턴(BN1, BN2, BN3)들 사이에서 제1 방향(DR1)으로 연장된 형상을 가질 수 있고, 복수의 발광 소자(ED)들을 덮을 수 있다. 제3 절연층(PAS3_5)의 양 측면은 각각 제2 절연층(PAS2)의 패턴부(PT1, PT2, PT3, PT4)의 양 측면과 나란할 수 있다. 제3 절연층(PAS3_5)은 절연 물질이 복수의 발광 소자(ED)들을 덮도록 형성되었다가 제2 절연층(PAS2)과 동일한 공정에서 패터닝되어 형성될 수 있다. 그에 따라, 제3 절연층(PAS3_5)의 평면 및 단면도 상 패턴 형상은 실질적으로 제2 절연층(PAS2)과 동일할 수 있다.
일 실시예에서, 제3 절연층(PAS3_5)은 제2 절연층(PAS2_4)과 달리 무기 절연 물질을 포함할 수 있다. 제3 절연층(PAS3_5)은 제2 절연층(PAS2)보다 제1 절연층(PAS1)에 가까운 재료로 이루어질 수 있고, 발광 소자(ED)들을 감싸며 이들을 고정하고 보호할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향으로 연장된 제1 전극, 및 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 양 단부 중 적어도 일 단부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 발광 소자들;
    상기 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제2 절연층; 및
    상기 제1 전극 상에 배치되어 상기 발광 소자와 전기적으로 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되어 상기 발광 소자와 전기적으로 접촉하는 제2 연결 전극을 포함하고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 상기 발광 소자와 전기적으로 접촉하는 메인부, 및 상기 메인부보다 작은 폭을 갖고 상기 메인부와 전기적으로 연결된 서브부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 전극의 제1 메인부와 상기 제2 연결 전극의 제2 메인부 사이의 제1 간격은 상기 제1 연결 전극의 제1 서브부 및 상기 제2 연결 전극의 제2 서브부 사이의 제2 간격보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 간격은 상기 발광 소자들 각각의 일 방향으로 연장된 길이보다 작은 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 간격은 상기 발광 소자들 각각의 일 방향으로 연장된 길이보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 제3 간격은 상기 발광 소자들 각각의 길이보다 작은 표시 장치.
  6. 제2 항에 있어서,
    상기 발광 소자는 양 단부가 각각 상기 제1 연결 전극의 상기 제1 메인부 및 상기 제2 연결 전극의 상기 제2 메인부와 전기적으로 접촉하는 제1 타입 발광 소자, 및
    적어도 일 단부가 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉하지 않고 상기 제1 연결 전극의 상기 제1 서브부 또는 상기 제2 연결 전극의 상기 제2 서브부와 상기 제2 방향으로 이격된 제2 타입 발광 소자를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 타입 발광 소자들 중 적어도 일부는 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉하지 않는 단부들을 포함하고, 상기 제1 연결 전극의 상기 제1 서브부 및 상기 제2 연결 전극의 상기 제2 서브부와 상기 제2 방향으로 이격된 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 절연층은 상기 제1 타입 발광 소자들 및 상기 제2 타입 발광 소자들과 중첩하고,
    상기 제1 메인부 및 상기 제2 메인부는 각각 상기 발광 소자들 상에 배치된 상기 제2 절연층의 측면과 접촉하는 표시 장치.
  9. 제2 항에 있어서,
    상기 발광 소자들이 배치된 발광 영역, 및 상기 발광 영역과 상기 제1 방향으로 이격된 서브 영역을 둘러싸는 뱅크를 더 포함하고,
    상기 제1 서브부와 상기 제2 서브부는 각각 상기 제1 메인부 및 상기 제2 메인부의 상기 제1 방향 일 측으로부터 상기 제1 방향으로 연장되어 상기 서브 영역에 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극은 상기 서브 영역에 배치되어 상기 제1 연결 전극의 상기 제1 서브부와 전기적으로 연결된 제1 전극 컨택부를 포함하고,
    상기 제2 연결 전극은 상기 서브 영역에 배치되어 상기 제2 연결 전극의 상기 제2 서브부와 전기적으로 연결된 제2 전극 컨택부를 포함하며,
    상기 제1 전극 컨택부와 상기 제2 전극 컨택부는 각각 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 연결 전극은 상기 제1 연결 전극의 제1 메인부의 상기 제1 방향 타 측에 전기적으로 연결된 다른 제1 서브부를 더 포함하고,
    상기 제2 연결 전극은 상기 상기 제2 연결 전극의 제2 메인부의 상기 제1 방향 전기적으로 타 측에 연결된 다른 제2 서브부를 더 포함하며,
    상기 발광 영역은 상기 제1 메인부와 상기 제2 메인부가 배치된 발광부, 및
    상기 발광부 이외의 영역으로 상기 제1 서브부 및 상기 제2 서브부가 배치된 비발광부를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 절연층의 상기 제1 방향으로 측정된 길이는 상기 발광부의 상기 제1 방향 폭보다 긴 표시 장치.
  13. 제1 방향으로 연장되고 서로 상기 제1 방향과 수직한 제2 방향으로 이격된 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 포함하는 전극들;
    상기 전극들 상에 배치된 제1 절연층;
    상기 제1 전극 및 상기 제3 전극 상에 배치되어 상기 제1 방향으로 배열된 단부들을 포함하는 제1 발광 소자들, 및
    상기 제2 전극 및 상기 제4 전극 상에 배치된 단부들을 포함하고, 상기 제1 방향으로 배열된 제2 발광 소자들;
    상기 제1 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제1 패턴부, 및 상기 제2 발광 소자들 상에 배치되어 상기 제1 방향으로 연장된 제2 패턴부를 포함하는 제2 절연층; 및
    상기 제1 전극 상에 배치된 제1 연결 전극, 상기 제2 전극 상에 배치된 제2 연결 전극, 상기 제1 전극과 상기 제3 전극에 걸쳐 배치된 제3 연결 전극, 상기 제3 전극과 상기 제4 전극에 걸쳐 배치된 제4 연결 전극, 및 상기 제2 전극과 상기 제4 전극에 걸쳐 배치된 제5 연결 전극을 포함하고,
    상기 연결 전극들 각각은 상기 발광 소자와 전기적으로 접촉하는 메인부, 및 상기 메인부보다 작은 폭을 갖고 상기 메인부와 전기적으로 연결된 서브부를 포함하며,
    상기 연결 전극들의 상기 메인부와 상기 서브부들은 각각 다른 상기 연결 전극의 상기 메인부 및 상기 서브부와 상기 제2 방향으로 이격 대향하고,
    상기 메인부 사이의 제1 간격은 상기 서브부 사이의 제2 간격보다 작은 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 간격은 상기 발광 소자의 일 방향으로 연장된 길이보다 작은 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 간격은 상기 발광 소자의 일 방향으로 연장된 길이보다 큰 표시 장치.
  16. 제13 항에 있어서,
    상기 발광 소자는 상기 연결 전극들 각각의 상기 메인부들과 전기적으로 접촉하는 단부들을 포함하는 제1 타입 발광 소자, 및
    적어도 어느 일 단부는 상기 연결 전극과 접촉하지 않고, 상기 연결 전극들 각각의 상기 서브부와 상기 제2 방향으로 이격된 제2 타입 발광 소자를 포함하는 표시 장치.
  17. 제13 항에 있어서,
    상기 제2 절연층은 상기 제2 전극과 상기 제3 전극 상에 부분적으로 배치되고 상기 제1 방향으로 연장된 제1 지지 패턴부, 및
    상기 제2 방향으로 연장된 형상을 갖고 상기 제1 패턴부 및 상기 제2 패턴부 중 적어도 어느 하나 및 상기 제1 지지 패턴부에 전기적으로 연결된 브릿지부들을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 지지 패턴부 및 상기 브릿지부들은 각각 상기 제1 패턴부 및 상기 제2 패턴부보다 큰 폭을 갖는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 지지 패턴부는 상기 제2 연결 전극의 제2 메인부 및 상기 제3 연결 전극의 제3 메인부와 각각 이격된 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 패턴부는 상기 제1 연결 전극의 메인부, 및 상기 제3 연결 전극의 메인부와 전기적으로 접촉하고,
    상기 제2 패턴부는 상기 제2 연결 전극의 메인부, 및 상기 제4 연결 전극의 메인부와 전기적으로 접촉하는 표시 장치.
PCT/KR2021/019488 2020-12-23 2021-12-21 표시 장치 WO2022139401A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202180086241.0A CN116636007A (zh) 2020-12-23 2021-12-21 显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0182278 2020-12-23
KR1020200182278A KR20220091675A (ko) 2020-12-23 2020-12-23 표시 장치

Publications (1)

Publication Number Publication Date
WO2022139401A1 true WO2022139401A1 (ko) 2022-06-30

Family

ID=82022381

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/019488 WO2022139401A1 (ko) 2020-12-23 2021-12-21 표시 장치

Country Status (4)

Country Link
US (1) US20220199598A1 (ko)
KR (1) KR20220091675A (ko)
CN (1) CN116636007A (ko)
WO (1) WO2022139401A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429095B1 (ko) * 2013-07-09 2014-08-12 피에스아이 주식회사 초소형 led 전극어셈블리를 이용한 led 램프
US20140367705A1 (en) * 2013-06-17 2014-12-18 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR20200010704A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200010706A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200118937A (ko) * 2019-04-08 2020-10-19 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210007082A (ko) * 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367705A1 (en) * 2013-06-17 2014-12-18 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR101429095B1 (ko) * 2013-07-09 2014-08-12 피에스아이 주식회사 초소형 led 전극어셈블리를 이용한 led 램프
KR20200010704A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200010706A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200118937A (ko) * 2019-04-08 2020-10-19 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20220091675A (ko) 2022-07-01
CN116636007A (zh) 2023-08-22
US20220199598A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
WO2021149863A1 (ko) 표시 장치
WO2021162180A1 (ko) 표시 장치
WO2020242116A1 (ko) 표시 장치
WO2021241937A1 (ko) 표시 장치 및 이의 제조 방법
WO2021242074A1 (ko) 표시 장치
WO2021125704A1 (ko) 표시 장치
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2022045698A1 (ko) 표시 장치
WO2022154517A1 (ko) 표시 장치
WO2022035233A1 (ko) 표시 장치
WO2021091062A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2022149813A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2022031104A1 (ko) 표시 장치
WO2022059986A1 (ko) 표시 장치
WO2022035232A1 (ko) 표시 장치
WO2022146131A1 (ko) 표시 장치
WO2022050685A1 (ko) 표시 장치
WO2022025395A1 (ko) 표시 장치
WO2021206217A1 (ko) 표시 장치 및 이의 제조 방법
WO2021230426A1 (ko) 표시 장치
WO2022139401A1 (ko) 표시 장치
WO2021091061A1 (ko) 표시 장치
WO2022055297A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21911468

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180086241.0

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21911468

Country of ref document: EP

Kind code of ref document: A1