WO2020149517A1 - 표시 장치 - Google Patents

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WO2020149517A1
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layer
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light emitting
transistor
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PCT/KR2019/016252
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도영락
박후근
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삼성디스플레이 주식회사
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    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device, and more particularly, to a display device including a light emitting device having a size of a micrometer or nanometer and an oxide thin film transistor.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel a light emitting device may be included.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An inorganic light emitting diode using an inorganic semiconductor as a fluorescent material has an advantage in that it has durability even in a high temperature environment, and has higher efficiency of blue light than an organic light emitting diode.
  • a transfer method using a dielectrophoresis (DEP) method has been developed. Accordingly, research on inorganic light emitting diodes having superior durability and efficiency has been continued.
  • An object to be solved by the present invention is to provide a display device including an oxide thin film transistor as a circuit element layer for driving a light emitting device having a fine size.
  • the display device includes a light emitting device, a first transistor transmitting a driving current to the light emitting device, and a second transistor transmitting a data signal to the first transistor.
  • the transistor includes a first active layer
  • the second transistor includes a second active layer including an oxide semiconductor
  • the light emitting device has a second polarity different from the first polarity of the first conductive semiconductor having a first polarity.
  • a second conductive type semiconductor and an active material layer disposed between the first conductive type semiconductor and the second conductive type semiconductor.
  • the first active layer of the first transistor may include an oxide semiconductor.
  • the oxide semiconductor may include indium-gallium-tin oxide (IGTO) or indium-gallium-zinc-tin oxide (IGZTO).
  • IGTO indium-gallium-tin oxide
  • IGZTO indium-gallium-zinc-tin oxide
  • the light emitting device may have a length extending in one direction in a range of 4 ⁇ m to 7 ⁇ m, and an aspect ratio of 1.2 to 100.
  • the first transistor may include a first gate electrode disposed under the first active layer.
  • the first active layer may include a first conductor region, a second conductor region, and a channel region disposed between the first conductor region and the second conductor region.
  • the first transistor is a first source connected to the first conductor region through a third gate electrode disposed on the first active layer and a first contact hole passing through an interlayer insulating layer disposed on the third gate electrode.
  • a first drain electrode connected to the second conductor region through the electrode and the second contact hole passing through the interlayer insulating layer may be further included.
  • the first active layer may include polycrystalline silicon.
  • the first transistor may further include a light blocking layer disposed under the first active layer.
  • the second transistor further includes a second gate electrode disposed under the second active layer, a second source electrode connected to one side of the second active layer, and a second drain electrode connected to the other side of the second active layer. can do.
  • the data line is disposed spaced apart from the second source electrode of the second transistor, and further includes a conductive pattern connected to the data line and the second source electrode can do.
  • a display device for solving the above problems is disposed on a substrate, a first gate electrode disposed on the substrate, a first gate insulating layer disposed on the first gate electrode, and a first gate insulating layer , A first active layer partially overlapping the first gate electrode and including an oxide semiconductor, a first interlayer insulating film disposed on the first active layer, a second gate electrode disposed on the first interlayer insulating film, and the second A second interlayer insulating film disposed on the gate electrode, a second active layer disposed on the second interlayer insulating film and partially overlapping the second gate electrode and including an oxide semiconductor, and a first disposed on the second interlayer insulating film A first conductive layer including a signal line and a source electrode formed on one side of the second active layer, wherein the first conductive layer partially overlaps one side of the source electrode and the first signal line It may further include a pattern.
  • drain electrode disposed on the first gate insulating layer and contacting one side of the first active layer, a via layer disposed on the first conductive layer, and at least one light emitting element disposed on the via layer.
  • the drain electrode may be electrically connected to one end of the light emitting element.
  • the light emitting device may include a first conductivity type semiconductor having a first polarity, a second conductivity type semiconductor having a second polarity different from the first polarity, and an activity disposed between the first conductivity type semiconductor and the second conductivity type semiconductor. It may include a material layer.
  • a display device for solving the above-described problem may include at least one of a base layer, first and second electrodes spaced apart in a first direction on the base layer, and the first electrode and the second electrode. And at least one light emitting device having a shape extending in the first direction and a driving transistor for transmitting a driving current to the light emitting device, wherein the driving transistor includes an active layer having an oxide semiconductor, and the light emitting device Is a first conductivity type semiconductor having a first polarity; A second conductivity type semiconductor having a second polarity different from the first polarity and an active material layer disposed between the first conductivity type semiconductor and the second conductivity type semiconductor may be included.
  • a gate electrode may be disposed under the active layer.
  • the first electrode and the second electrode may have a shape extending on the base layer in a second direction different from the first direction.
  • the first electrode may further include a first contact electrode contacting one end of the light emitting element and a second contact electrode contacting the second electrode and the other end of the light emitting element.
  • the light emitting device may have a length extending in the first direction in a range of 4 ⁇ m to 7 ⁇ m, and an aspect ratio in a range of 1.2 to 100.
  • the first conductivity type semiconductor, the active material layer, and the second conductivity type semiconductor may be disposed in a direction parallel to an upper surface of the base layer.
  • the display device may provide a display device including a light emitting device having a size of micrometers or nanometers.
  • the display device may include a driving transistor including an oxide semiconductor to drive the light emitting device having the fine size.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a block diagram schematically illustrating a display device according to an exemplary embodiment.
  • FIG. 3 is a schematic plan view illustrating the display panel of FIG. 1.
  • FIG. 4 is a circuit diagram illustrating one pixel of FIG. 2.
  • FIG. 5 is an enlarged schematic view of part A of FIG. 3.
  • FIG. 6 is a cross-sectional view of the circuit element layer taken along the line I-I' of FIG. 5.
  • FIG. 7 is a partial plan view of a circuit element layer according to an embodiment.
  • FIG. 8 is a cross-sectional view taken along line IIa-IIa' of FIG. 7.
  • FIG. 9 is a cross-sectional view of the display element layer taken along the line I-I' and II-II' of FIG. 5.
  • 10 to 12 are cross-sectional views of an element layer according to another embodiment.
  • FIG. 13 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 14 is a schematic diagram of a light emitting device according to another embodiment.
  • An element or layer being referred to as the "on" of another element or layer includes all cases in which another layer or other element is interposed immediately above or in between.
  • the same reference numerals refer to the same components throughout the specification.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • 2 is a block diagram schematically illustrating a display device according to an exemplary embodiment.
  • 3 is a schematic plan view illustrating the display panel of FIG. 1.
  • the display device 1 includes a display panel 10, an integrated driving circuit 20, a scan driver 30, a circuit board 400, and a power supply circuit ( 50).
  • the integrated driving circuit 20 may include a data driving unit 21 and a timing control unit 22.
  • “upper”, “top”, and “upper surface” indicate the Z-axis direction
  • “lower”, “bottom”, and “lower surface” indicate the opposite direction to the Z-axis direction
  • “left”, “right”, “upper”, and “lower” indicate a direction when the display panel 10 is viewed from a plane. For example, “left” indicates the opposite direction of the X-axis direction, “right” indicates the X-axis direction, “up” indicates the Y-axis direction, and “lower” indicates the opposite direction of the Y-axis direction.
  • the display panel 10 may be formed in a rectangular shape on a plane.
  • the display panel 10 may have a rectangular planar shape having short sides in the first direction (X-axis direction) and long sides in the second direction (Y-axis direction).
  • the corner where the short side of the first direction (X-axis direction) and the long side of the second direction (Y-axis direction) meet may be formed at right angles or rounded to have a predetermined curvature.
  • the planar shape of the display panel 10 is not limited to a rectangle, and may be formed in another polygon, circle or oval shape.
  • the display panel 10 is formed to be flat, the present invention is not limited thereto. At least one side of the display panel 10 may be formed to bend at a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area in which a plurality of pixels PX are formed to display an image.
  • the display panel 10 includes data lines (DL1 to DLm, m is an integer of 2 or more), scan lines (SL1 to SLn, n is an integer of 2 or more) intersecting the data lines DL1 to DLm, and a first voltage
  • the plurality of pixels PX may display colors by including one or more light emitting devices 300 emitting light of a specific wavelength.
  • the light emitted from the light emitting device 300 may be externally displayed through the display area DA of the display panel 10.
  • Each of the plurality of pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue, but is not limited thereto.
  • each sub-pixel PXn may emit light of the same color.
  • FIG. 2 illustrates that each of the pixels PX includes three sub-pixels, the present invention is not limited thereto, and each of the pixels PX may include four or more sub-pixels.
  • the integrated driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the integrated driving circuit 20 may include a data driving unit 21 and a timing control unit 22.
  • the data driving unit 21 receives digital video data DATA and a source control signal DCS from the timing control unit 22.
  • the data driver 21 converts digital video data DATA into analog data voltages according to the source control signal DCS and supplies the data lines DL1 to DLm of the display panel 10.
  • the timing controller 22 receives digital video data DATA and timing signals from the host system. Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smartphone or tablet PC, a system on a chip of a monitor or TV, or the like.
  • the timing controller 22 generates control signals for controlling the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30.
  • the integrated driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10.
  • the integrated driving circuit 20 is formed of an integrated circuit (IC) and can be mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method a method that bonds to the integrated driving circuit 20
  • the present invention is not limited thereto, and for example, the integrated driving circuit 20 may be mounted on the circuit board 400 rather than the display panel 10.
  • FIG. 2 illustrates that the integrated driving circuit 20 includes a data driving unit 21 and a timing control unit 22, the present invention is not limited thereto.
  • the data driving unit 21 and the timing control unit 22 are not formed of one integrated circuit, but may be formed of separate integrated circuits.
  • the data driver 21 is mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 is a circuit board 400 ).
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal SCS from the timing control unit 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines SL1 to SLn of the display panel 10.
  • the scan driver 30 may be formed in the non-display area NDA of the display panel 10 including a plurality of transistors.
  • the scan driver 30 may be formed of an integrated circuit, and in this case, may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the circuit board 400 may be attached on pads provided at one edge of the display panel 10 using an anisotropic conductive film. Accordingly, lead lines of the circuit board 400 may be electrically connected to pads.
  • the circuit board 400 may be a flexible film, such as a flexible printed circuit board, a printed circuit board, or a chip on film.
  • the circuit board 400 may be bent to the lower portion of the display panel 10. In this case, one side of the circuit board 400 is attached to an edge of one side of the display panel 10, and the other side is disposed under the display panel 10 and connected to a system board on which the host system is mounted.
  • the power supply circuit 50 may generate voltages required for driving the display panel 10 from the main power applied from the system board and supply it to the display panel 10.
  • the power supply circuit 50 generates a first voltage QVDD and a second voltage QVSS for driving the light-emitting elements 300 of the display panel 10 from the main power supply, and thus the display panel 10 It may be supplied to the first voltage line (QVDDL) and the second voltage line (QVSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the integrated driving circuit 20 and the scan driving unit 30 from the main power.
  • the power supply circuit 50 is formed of an integrated circuit and mounted on the circuit board 400, the embodiment of the present invention is not limited thereto.
  • the power supply circuit 50 may be integrally formed in the integrated driving circuit 20.
  • FIG. 3 shows a plan view of the display panel 10 of FIG. 1 in comparative detail.
  • data pads DP1 to DPp, p are integers of 2 or more, floating pads FD1 and FD2, power pads PP1 and PP2, and floating lines FL1 and FL2 , Only the second voltage line QVSSL, the data lines DL1 to DLm, the first electrode lines 210, and the second electrode lines 220 are illustrated.
  • a plurality of pixels PXs are disposed in the display area DA of the display panel 10, and a plurality of electrode lines 210 and 220 and a light emitting device therebetween are disposed in each pixel PX. 300) can be aligned.
  • the plurality of pixels PX may be arranged in a first direction (X-axis direction) that is horizontal in the drawing, and a second direction (Y-axis direction) that is vertical.
  • three sub-pixels PX1, PX2, and PX3 are exemplarily illustrated, but the display panel 10 includes a larger number of pixels PX or sub-pixels PX1, PX2, and PX3. It is obvious that you can.
  • the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX include first electrode lines 210, second electrode lines 220, And regions defined in a matrix form by the data lines DL1 to DLm.
  • the pixels PX of FIG. 3 may be divided into a plurality, and each may constitute one pixel PX.
  • various structures are possible, such as pixels not being arranged in parallel in the first direction (X-axis direction) and the second direction (Y-axis direction) but in a zigzag manner.
  • the pixel PX is not disposed in the non-display area NDA, and may be defined as an area other than the display area DA in the display panel 10.
  • the non-display area NDA may be covered by specific members so as not to be viewed from the outside of the display panel 10.
  • Various members for driving the light emitting device 300 disposed in the display area DA may be disposed in the non-display area NDA.
  • the display panel 10 may be provided with a plurality of pads DP, FP, and PP on one side of the display area DA, for example, a non-display area NDA located on a flat surface. Can.
  • the plurality of pads may include a data pad (DP), a power pad (PP), and a floating pad (FP).
  • the data pad DP may be connected to a plurality of data lines DL extending to each pixel PX of the display area DA.
  • the data pad DP may transmit a data signal for driving each pixel PX to each pixel PX through the data line DL.
  • the number of sub-pixels PXn in which one data line DL is connected to one data pad DP and the display panel 10 is arranged along the first direction (X-axis direction) of the display area DA. It may include as many data pads DP.
  • the data lines DL1 to DLm may extend long in the second direction (Y-axis direction).
  • One side of the data lines DL1 to DLm may be connected to the integrated driving circuit 20. Accordingly, data voltages of the integrated driving circuit 20 may be applied to the data lines DL1 to DLm.
  • the first electrode lines 210 may be spaced apart at predetermined intervals in the first direction (X-axis direction). Due to this, the first electrode lines 210 may not overlap the data lines DL1 to DLm.
  • the first electrode line 210 is connected to the first floating line FL1 and the second floating line FL2 of the non-display area NDA, respectively, at both ends. Then, it may be formed by being disconnected for each pixel PX or sub-pixel PXn.
  • Each of the second electrode lines 220 may extend in a first direction (X-axis direction). Due to this, the second electrode lines 220 may overlap the data lines DL1 to DLm. Also, unlike the first electrode line 210, the second electrode lines 220 may be connected to the second voltage line QVSSL in the non-display area NDA. Accordingly, the second voltage QVSS of the second voltage line QVSSL may be applied to the second electrode lines 220.
  • the non-display area NDA of the display panel 10 includes a pad portion PA including data pads DP1 to DPp, floating pads FD1 and FD2, and power pads PP1 and PP2.
  • the driving circuit 20, the first floating line FL1, the second floating line FL2, and the second voltage line QVSSL may be disposed.
  • the pad portion PA including data pads DP1 to DPp, floating pads FD1 and FD2, and power pads PP1 and PP2 has one side edge of the display panel 10, for example, It can be placed on the side edge.
  • the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 may be arranged side by side in the first direction (X-axis direction) in the pad portion PA.
  • the circuit board 400 may be attached to the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 using an anisotropic conductive film. Due to this, the circuit board 400 and the data pads DP1 to DPp, floating pads FD1 and FD2, and power pads PP1 and PP2 may be electrically connected.
  • the integrated driving circuit 20 may be connected to the data pads DP1 to DPp through the link lines LL.
  • the integrated driving circuit 20 may receive digital video data DATA and timing signals through the data pads DP1 to DPp.
  • the integrated driving circuit 20 may convert digital video data DATA into analog data voltages and supply the data lines DL1 to DLm of the display panel 10.
  • the second voltage line QVSSL may be connected to the first power pad PP1 and the second power pad PP2 of the pad portion PA.
  • the second voltage line QVSSL may extend in the second direction (Y-axis direction) in the non-display area NDA of the left outer side and the right outer side of the display area DA.
  • the second voltage line QVSSL may be connected to the second electrode line 220. Due to this, the second voltage (QVSS) of the power supply circuit 50 is provided through the circuit board 400, the first power pad (PP1), the second power pad (PP2), and the second voltage line (QVSSL) 2 may be applied to the electrode line 220.
  • the first floating line FL1 may be connected to the first floating pad FD1 of the pad portion PA.
  • the first floating line FL1 may extend in the second direction (Y-axis direction) in the non-display area NDA of the left outer side and the right outer side of the display area DA.
  • the second floating line FL2 may be connected to the second floating pad FD2 of the pad portion PA.
  • the second floating line FL2 may extend in the second direction (Y-axis direction) in the non-display areas NDA of the left outer side and the right outer side of the display area DA.
  • the first and second floating pads FD1 and FD2 and the first and second floating lines FL1 and FL2 may be dummy pads and dummy lines to which no voltage is applied.
  • the first floating line FL1 and the second floating line FL2 are lines for applying an alignment signal during the manufacturing process, and no voltage may be applied to the completed display device. Alternatively, a ground voltage may be applied to the first floating line FL1 and the second floating line FL2 to prevent static electricity in the completed display device.
  • the display panel 10 may further include a first voltage line QVDDL for applying the first voltage QVDD to each pixel PX.
  • the first voltage line QVDDL may be connected to another pad (not shown) on one side to apply a predetermined voltage to each pixel PX or sub-pixel PXn.
  • an electric field may be formed in each of the pixels PX or sub-pixels PXn to align the light emitting devices 300.
  • the light emitting devices 300 may be aligned by applying a dielectrophoretic force to the light emitting devices 300 using a dielectrophoresis method during a manufacturing process.
  • a ground voltage is applied to the first electrode lines 210 and an alternating voltage is applied to the second electrode lines 220 to form an electric field in the pixel PX or the sub-pixel PXn, so that the light-emitting element 300 They can be arranged between each electrode by transmitting the dielectric force through the electric field.
  • FIG. 4 is a circuit diagram illustrating one pixel of FIG. 2.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 includes at least one of the data lines DL1 to DLm and at least one of the scan lines SL1 to SLn, And a first voltage line QVDDL.
  • the data line DLj may transmit a data signal to each sub-pixel PXn
  • the scan line SLk may transmit scan signals GW and GB
  • the first voltage line QVDDL may transmit a driving current or an alignment signal.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 is for supplying current to the light-emitting elements 300 and the light-emitting elements 300 as shown in FIG. 4. It may include a plurality of transistors and at least one capacitor.
  • the plurality of transistors includes a first transistor TR1 applying a driving voltage to the light emitting devices 300 and a second transistor TR2 applying a data signal DATA to the gate electrode of the first transistor TR1.
  • a first transistor TR1 applying a driving voltage to the light emitting devices 300
  • a second transistor TR2 applying a data signal DATA to the gate electrode of the first transistor TR1.
  • the sub-pixel PXn is a 2T1C (2Transistor-1capacitor) structure having one first transistor TR1 and a second transistor TR2 and one capacitor Cst, but is not limited thereto. no.
  • the sub-pixel PXn may include a larger number of transistors and a plurality of capacitors.
  • Each of the first and second transistors TR1 and TR2 may include a first electrode, a second electrode, and a gate electrode.
  • One of the first electrode and the second electrode may be a source electrode, and the other may be a drain electrode.
  • Each of the first and second transistors TR1 and TR2 may be formed of a thin film transistor.
  • each of the first and second transistors TR1 and TR2 is formed as a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto.
  • the first transistor TR1 and the second transistor TR2 may be formed of N-type MOSFETs. In this case, the positions of the source and drain electrodes of each of the first transistor TR1 and the second transistor TR2 may be changed.
  • the first and second transistors TR1 and TR2 are P-type MOSFETs will be described.
  • One end of the light emitting device 300 is connected to the first electrode line 210 of the display panel 10, and the other end of the light emitting device 300 is connected to the second electrode line 220.
  • one of the first electrode line 210 and the second electrode line 220 may be an anode electrode and the other may be a cathode electrode. However, it is not limited to this, and may be the opposite.
  • a case where the first electrode line 210 is an anode electrode and the second electrode line 220 is a cathode electrode is illustrated.
  • the first electrode line 210 connected to the light emitting device 300 may be connected to the third node N3 of FIG. 4, and the second electrode line 220 may be connected to the second voltage line QVSSL.
  • the light emitting device 300 may receive a predetermined current or signal transmitted to the first node N1 through the third node N3.
  • the first transistor TR1 (or the driving transistor) is a first electrode connected to (or electrically connected to) the first node N1, a second electrode connected to the first voltage line QVDDL, and a second node A gate electrode connected to (N2) may be included.
  • the first transistor TR1 applies the driving voltage applied from the first voltage line QVDDL to the light emitting device 300 based on the voltage of the second node N2 (or the voltage stored in the capacitor Cst described later). Can provide.
  • the second transistor TR2 (or the switching transistor) includes a first electrode connected to the data line DLj, j is an integer satisfying 1 ⁇ j ⁇ m, a second electrode connected to the second node N2, and A gate electrode connected to the first scan line (SLk, k is an integer satisfying 1 ⁇ k ⁇ n) for supplying the first scan signal GW may be included.
  • the second transistor TR2 is turned on in response to the first scan signal GW, and may transmit the data signal DATA transmitted from the data line DLj to the second node N2.
  • the capacitor Cst may be connected between the second node N2 and the first voltage line QVDDL.
  • the capacitor Cst may store or maintain the data signal DATA provided.
  • 5 is an enlarged schematic view of part A of FIG. 3. 5 may be understood as an enlarged view by rotating part A of FIG. 3 180°.
  • the pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX include scan lines SLk, SLk+1 and data lines DLj, DLj. +1, DLj+2, DLj+3) may be arranged in a matrix form in regions defined by the cross structure.
  • the scan lines SLk, SLk+1 are arranged to extend in the first direction (X-axis direction), and the data lines DLj, DLj+1, DLj+2, DLj+3 are arranged in the first direction (X-axis).
  • Direction and may extend and extend in a second direction (Y-axis direction) intersecting.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 includes a first electrode line 210, a second electrode line 220, and a plurality of light emitting devices 300 It may include.
  • the first electrode line 210 and the second electrode line 220 are electrically connected to the light emitting devices 300 and may be respectively applied with voltage so that the light emitting devices 300 emit light.
  • the voltage applied to the light emitting device 300 to emit light may be transmitted through the first transistor TR1 of FIG. 4.
  • each of the electrode lines 210 and 220 may be used to form an electric field in the pixel PX to align the light emitting device 300.
  • the voltage applied to align the light emitting device 300 may be transmitted through the first transistor TR1 of FIG. 4.
  • the plurality of electrode lines 210 and 220 may include a first electrode line 210 and a second electrode line 220.
  • the first electrode line 210 is a pixel electrode separated for each pixel PX
  • the second electrode line 220 can be a common electrode commonly connected along a plurality of pixels PX.
  • One of the first electrode line 210 and the second electrode line 220 may be an anode electrode of the light emitting device 300, and the other may be a cathode electrode of the light emitting device 300.
  • the present invention is not limited thereto, and may be the opposite.
  • the first electrode line 210 and the second electrode line 220 are first in the electrode stem portions 210S and 220S and the electrode stem portions 210S and 220S, respectively, which are disposed to extend in the first direction (X-axis direction). It may include at least one electrode branch portion 210B and 220B extending and branching in a second direction (Y-axis direction) that is a direction intersecting the direction (X-axis direction).
  • the first electrode line 210 is branched from the first electrode stem portion 210S and the first electrode stem portion 210S extending in the first direction (the X-axis direction), but in the second direction (Y It may include at least one first electrode branch portion 210B extending in the axial direction).
  • the first electrode stem portion 210S of any one pixel is substantially the same straight line as the first electrode stem portion 210S of neighboring pixels belonging to the same row (eg, adjacent in the first direction (X-axis direction)). Can be set on.
  • the first electrode stem portion 210S of one pixel is terminated with both ends spaced between each pixel PX, but the first electrode stem portion 210S of the neighboring pixel is the first electrode row of the one pixel. It may be aligned with the extension line of the base 210S. Accordingly, the first electrode stem portion 210S disposed in each pixel PX may apply different electric signals to each of the first electrode branch portions 210B, and each of the first electrode branch portions 210B may be applied. It can be driven separately.
  • the arrangement of the first electrode stem portion 210S may be formed as one connected stem electrode in the manufacturing process, and may be formed by cutting through a laser or the like before aligning the light emitting device 300.
  • the first electrode branch portion 210B is branched from at least a portion of the first electrode stem portion 210S, and is disposed to extend in the second direction (Y-axis direction), and is disposed to face the first electrode stem portion 210S. It can be terminated in a state spaced apart from the second electrode stem 220S.
  • first electrode branch portions 210B may be disposed in each pixel PX.
  • two first electrode branch portions 210B are disposed, and the second electrode branch portion 220B is disposed therebetween, but the present invention is not limited thereto.
  • 210B may be disposed.
  • the second electrode branch portion 220B is disposed between the first electrode branch portions 210B, so that each sub-pixel PXn has a symmetrical structure based on the second electrode branch portion 220B. Can. However, it is not limited thereto.
  • the second electrode line 220 extends in the first direction (X-axis direction) and is spaced apart from the first electrode stem portion 210S to face the second electrode stem portion 220S and the second electrode stem portion 220S. ), but may include at least one second electrode branch portion 220B extending in the second direction (Y-axis direction) to be spaced apart from the first electrode branch portion 210B.
  • the second electrode stem portion 220S may extend to the plurality of pixels PX whose other ends are adjacent in the first direction D1. Accordingly, one end of the second electrode stem portion 220S of any one pixel may be connected to one end of the second electrode stem portion 220S of a neighboring pixel between each pixel PX.
  • the second electrode branch portion 220B may be spaced apart from the first electrode branch portion 210B to face each other, and may be terminated while being spaced apart from the first electrode stem portion 210S. That is, one end of the second electrode branch part 220B may be connected to the second electrode stem part 220S, and the other end may be disposed in the pixel PX while being spaced apart from the first electrode stem part 210S. have.
  • the first electrode branch portion 210B extends in one direction in the second direction (Y-axis direction), and the second electrode branch portion 220B extends in the other direction in the second direction (Y-axis direction), and each branch One end of the portion may be disposed in opposite directions to each other based on the center of the pixel PX.
  • the present invention is not limited thereto, and the first electrode stem portion 210S and the second electrode stem portion 220S may be spaced apart from each other in the same direction based on the center of the pixel PX.
  • the first electrode branch portions 210B and the second electrode branch portions 220B branched from the electrode stem portions 210S and 220S may extend in the same direction.
  • a plurality of light emitting devices 300 may be arranged between the first electrode branch portion 210B and the second electrode branch portion 220B. At least a part of the plurality of light emitting devices 300 may have one end electrically connected to the first electrode branch portion 210B, and the other end electrically connected to the second electrode branch portion 220B.
  • the plurality of light emitting devices 300 may be spaced apart in the second direction (Y-axis direction) and may be substantially parallel to each other.
  • the spacing between the light emitting elements 300 is not particularly limited.
  • a plurality of light-emitting elements 300 are arranged adjacently to form a group, and the other plurality of light-emitting elements 300 may be grouped to be spaced apart at regular intervals, and have uneven density, but in one direction. It may be oriented and aligned.
  • Contact electrodes 260 may be disposed on the first electrode branch portion 210B and the second electrode branch portion 220B, respectively.
  • the plurality of contact electrodes 260 may be disposed to extend in the second direction (Y-axis direction), but may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the contact electrode 260 may be in contact with at least one end of the light emitting device 300, and the contact electrode 260 may be contacted with the first electrode line 210 or the second electrode line 220 to receive an electric signal. Can. Accordingly, the contact electrode 260 may transmit an electrical signal transmitted from each electrode line 210 or 220 to the light emitting device 300.
  • the contact electrodes 260 are disposed to partially cover them on the electrode branch portions 210B and 220B, and the first contact electrode 261 and the second contact electrode contacting one end or the other end of the light emitting device 300 (262) may be included.
  • the first contact electrode 261 is disposed on the first electrode branch portion 210B, and may be in contact with one end electrically connected to the first electrode line 210 of the light emitting device 300.
  • the second contact electrode 262 is disposed on the second electrode branch portion 220B and may be in contact with the other end electrically connected to the second electrode line 220 of the light emitting device 300.
  • both ends of the light emitting device 300 electrically connected to the first electrode branch portion 210B or the second electrode branch portion 220B may be an n-type or p-type conductive semiconductor layer doped.
  • the light emitting device 300 electrically connected to the second electrode branch part 220B May be an n-type doped conductive semiconductor layer.
  • the present invention is not limited thereto, and may be the opposite.
  • the first electrode stem portion 210S may be electrically connected to the first transistor TR1 described later through the electrode contact hole CNTD.
  • the second electrode stem portion 220S may be connected to the second voltage line QVSSL through an electrode contact hole located in the non-display area NDA.
  • a separate electrode contact hole may be omitted for each sub-pixel PXn, unlike the first electrode stem portion 210S of the second electrode stem portion 220S.
  • the present invention is not limited thereto, and a predetermined electrode contact hole may be formed on the second electrode stem portion 220S to be electrically connected to the second voltage line QVSSL.
  • FIG. 5 shows only a plan view in which the first electrode line 210, the second electrode line 220, and the light emitting devices 300 of the display panel 10 are disposed.
  • the first electrode line 210 and the second electrode line 220 of the display panel 10 may be electrically connected to members disposed on a circuit element layer positioned below.
  • the members disposed on the circuit element layer may constitute a plurality of elements, including a semiconductor layer and a plurality of conductive layers.
  • FIG. 6 is a cross-sectional view of the circuit element layer taken along the line I-I' of FIG. 5.
  • 7 is a partial plan view of a circuit element layer according to an embodiment
  • FIG. 8 is a cross-sectional view taken along line IIa-IIa' of FIG. 7.
  • 9 is a cross-sectional view of the display element layer taken along the line I-I' and II-II' of FIG. 5.
  • the display panel 10 may include a circuit element layer 10a and a display element layer 10b.
  • the circuit element layer 10a includes first and second transistors TR1 and TR2 and a capacitor Cst described with reference to FIG. 4, and the display element layer 10b includes a first electrode line 210 and a first 2 may include an electrode line 220 and a light emitting device 300.
  • the layout diagram of one sub-pixel PXn is illustrated in the drawing, it is obvious that other sub-pixels PXn also have the same layout. Hereinafter, it will be described based on one sub-pixel PXn.
  • the I-I' line and the II-II' line of FIG. 6 may correspond to the I-I' line and the II-II' line of FIG. 5, respectively. That is, the sectional view illustrated in FIG. 6 may be understood to include a configuration located in the circuit element layer 10a of the plan view of FIG. 5.
  • the I-I' line and the II-II' line of FIG. 9 partially correspond to the I-I' line and the II-II' line of FIG. 5, and partially show the configuration located in the display element layer 10b. It can be understood as.
  • a plurality of members of the display panel 10 will be described in detail with reference to FIGS. 5 to 9.
  • the circuit element layer 10a includes a first transistor 120 and a second transistor 140, a data line 191, a conductive pattern 193, a voltage line 195, and a via layer It may include 200.
  • the display element layer 10b is disposed on the via layer 200, the partition walls 410, 420, the reflective layers 211, 221 and the electrode layers 212, 222, the first insulating layer 510, and the first contact electrode 261 and the second contact electrode 262, the second insulating layer 520, and the passivation layer 550.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form one electrode line 210 and 220.
  • Each of the above-described layers may be formed of a single film, but may also be formed of a laminated film including a plurality of films. Also, another layer may be further disposed between each layer.
  • the circuit element layer 10a is not limited to the structure illustrated in FIGS. 6 to 8, and in addition, more conductive layers, insulating layers, signal lines, and the like may be further disposed.
  • circuit element layer 10a of the display panel 10 will be described with reference to FIGS. 6 to 8, and the display element layer 10b will be described later with reference to FIGS. 5 and 9.
  • the substrate 100 supports layers disposed thereon.
  • the substrate 100 may be an insulating substrate made of an insulating material such as glass, quartz, or polymer resin.
  • the polymer material are polyethersulphone (PES), polyacrylate (PA), polyarylate (PAR), polyetherimide (PEI), polyethylene napthalate (PEN) ), polyethylene terepthalate (PET), polyphenylene sulfide (PPS), polyallylate, polyimide (PI), polycarbonate (PC), cellulose triacetate ( cellulose triacetate (CAT), cellulose acetate propionate (CAP), or combinations thereof.
  • the substrate 100 may include a metal material.
  • the substrate 100 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like. However, it is not limited thereto.
  • the buffer layer 110 may be disposed on the substrate 100.
  • the buffer layer 110 may prevent the diffusion of impurity ions, prevent penetration of moisture or outside air, and may perform a surface flattening function.
  • the buffer layer 110 may include silicon nitride, silicon oxide or silicon oxynitride. Meanwhile, another plurality of layers may be further disposed between the substrate 100 and the buffer layer 110.
  • the first transistors 120 121, 123, 124, and 126 and the second transistors 140: 141, 143, 144, and 146 are disposed on the substrate 100.
  • the first transistor 120 is a driving transistor for driving the display element layer 10b with the first transistor TR1 of FIG. 4, and the second transistor 140 is a data signal with the second transistor TR2 of FIG. 4. It may be a switching transistor for transferring (DATA) to the first transistor TR1.
  • the first transistor 120 includes a first gate electrode 121, a first active layer 126, a first source electrode 123 and a first drain electrode 124.
  • the second transistor 140 includes a second gate electrode 141, a second active layer 146, a second source electrode 143, and a second drain electrode 144.
  • the first gate electrode 121 and the second gate electrode 141 are disposed on the buffer layer 110.
  • the first gate electrode 121 is a gate electrode of the first transistor 120
  • the second gate electrode 141 can constitute a gate electrode of the second transistor 140.
  • the first gate electrode 121 and the second gate electrode 141 may be formed of a conductive metal layer.
  • the first gate electrode 121 and the second gate electrode 141 are molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), Nickel (Ni), Neodymium (Nd), Iridium (Ir), Chromium (Cr), Calcium (Ca), Titanium (Ti), Tantalum (Ta), Tungsten (W), Copper (Cu) It may include one or more metals.
  • the first gate insulating layer 130 is disposed on the first gate electrode 121 and the second gate electrode 141.
  • the first gate insulating layer 130 may be a gate insulating layer having a gate insulating function.
  • the first gate insulating layer 130 may include a silicon compound, a metal oxide, or the like.
  • the first gate insulating layer 130 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, and the like. These may be used alone or in combination with each other.
  • the first gate insulating layer 130 may be a single layer or a multi-layer layer formed of a stacked layer of different materials.
  • the first active layer 126 and the second active layer 146 are disposed on the first gate insulating layer 130.
  • the first active layer 126 and the second active layer 146 may be active layers forming channels of the first transistor 120 and the second transistor 140, respectively.
  • the first active layer 126 and the second active layer 146 may each include a channel region.
  • the first active layer 126 overlaps the first gate electrode 121 with the first gate insulating layer 130 therebetween, and the overlapped region may form a first channel region.
  • the second active layer 146 overlaps the second gate electrode 141 with the first gate insulating layer 130 therebetween, and the overlapped region may form a second channel region.
  • the first active layer 126 and the second active layer 146 may be oxide semiconductors.
  • the oxide semiconductors include indium, zinc, gallium, tin, titanium, aluminum, hafnium (Hf), zirconium (Zr), magnesium (Mg), etc., a bicomponent compound (ABx), a ternary compound (ABxCy), and a quaternary component Compound (ABxCyDz).
  • the oxide semiconductor may include ITZO (oxide containing indium, tin, and titanium) or IGZO (oxide including indium, gallium, and tin).
  • the first transistor 120 and the second transistor 140 have a bottom-gate structure in which a channel region is disposed above the gate electrodes 121 and 141, respectively.
  • the channel region may include an oxide semiconductor. Accordingly, in manufacturing the display device 1, the manufacturing cost of the circuit element layer 10a can be reduced.
  • the first source/drain electrodes 123 and 124 and the second source/drain electrodes 143 and 144 are disposed on the first active layer 126 and the second active layer 146 on the first gate insulating layer 130, respectively. .
  • the first source electrode 123 is disposed on one side of the first active layer 126, and the first drain electrode 124 is disposed on the other side of the first active layer 126.
  • the second source electrode 143 is disposed on one side of the second active layer 146, and the second drain electrode 144 is disposed on the other side of the second active layer 146.
  • the first source/drain electrodes 123, 124 and the second source/drain electrodes 143, 144 are molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), and magnesium (Mg), Gold (Au), Nickel (Ni), Neodymium (Nd), Iridium (Ir), Chromium (Cr), Calcium (Ca), Titanium (Ti), Tantalum (Ta), Tungsten (W), Copper (Cu) may include one or more metals selected from.
  • a data line 191 and a conductive pattern 193 may be further disposed on the first gate insulating layer 130.
  • the data line 191 may transmit a data signal ('DATA' in FIG. 4, hereinafter the same).
  • One side of the conductive pattern 193 is disposed on the data line 191, and the other side is disposed on the second source electrode 143 of the second transistor 140.
  • the second transistor 140 may receive a data signal DATA transmitted to the data line 191 through the conductive pattern 193.
  • the data line 191 may extend in one direction. As illustrated in FIG. 5, the data line 191 may extend in the second direction (Y-axis direction) to extend to a neighboring pixel or sub-pixel beyond the boundary of the pixel PX or sub-pixel PXn. have.
  • the data line 191 may be disposed adjacent to one side of a pixel or sub-pixel, for example, on the left side.
  • the gate line GL extends in one direction but partially overlaps with the data line 191.
  • the gate line GL may extend in the first direction (X-axis direction) and overlap the data line 191 extending in the second direction (Y-axis direction).
  • the data line 191 may include a protrusion 191a protruding in a first direction (X-axis direction) in an area overlapping with the gate line GL.
  • the protrusion 191a of FIG. 7 may be the data line 191 of FIG. 8.
  • the protrusion 191a of the data line 191 may protrude in the first direction (X-axis direction), and may be spaced apart from the second source electrode 143 of the second transistor 140 and terminated.
  • the protrusion 191a of the data line 191 and the second source electrode 143 of the second transistor 140 are spaced apart from each other, and a conductive pattern 193 may be disposed between them.
  • the data line 191 and the conductive pattern 193 may include the same material as the second source electrode 143. That is, the conductive pattern 193 may include a conductive metal material to electrically connect the data line 191 and the second source electrode 143.
  • the data signal DATA transmitted from the data line 191 may be transmitted to the second source electrode 143 of the second transistor 140 through the protrusion 191a and the conductive pattern 193.
  • the first passivation layer 150 is disposed on the first source/drain electrodes 123 and 124, the second source/drain electrodes 143 and 144, the data line 191, and the conductive pattern 193.
  • the first passivation layer 150 may be formed of an inorganic layer, for example, a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or multiple layers thereof.
  • the voltage line 195 is disposed on the first passivation layer 150. Although not illustrated in the drawing, the voltage line 195 is electrically connected to the first transistor 120 to transmit a voltage signal ('QVDD' or'QVSS' in FIG. 4).
  • the voltage line 195 may extend in one direction.
  • the voltage line 195 may extend in a second direction (Y-axis direction), and may extend beyond a boundary of the pixel PX or sub-pixel PXn to neighboring pixels or sub-pixels.
  • the voltage line 195 may be disposed adjacent to one side of a pixel or sub-pixel, for example, on the right side.
  • the second passivation layer 170 is disposed on the voltage line 195 and the first passivation layer 150.
  • the second passivation layer 170 may be disposed to cover other members not shown in the drawing, including the voltage line 195.
  • the second passivation layer 170 may substantially perform the same function as the first passivation layer 150.
  • the via layer 200 may be formed on the second passivation layer 170.
  • the via layer 200 is disposed to completely cover the circuit element layer 10a, and may function to support members of the display element layer 10b, which will be described later.
  • the via layer 200 may function to flatten the step due to the first and second transistors 120 and 140 of the circuit element layer 10a, the voltage line 195, and the like.
  • the via layer 200 may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. have.
  • the first drain electrode 124 of the first transistor 120 has an electrode contact hole (CNTD) penetrating through the via layer 200, the second passivation layer 170, and the first passivation layer 150. Through this, it can be electrically connected to the first electrode line 210 of the display element layer 10b described later.
  • the first transistor 120 is connected to the voltage line 195 and the second drain electrode 144 of the second transistor 140 to transmit an electrical signal to the first electrode line 210 of the display element layer 10b. have.
  • circuit element layer 10a shows only some members of the circuit element layer 10a, and the present embodiment is not limited thereto.
  • the circuit element layer 10a may include a larger number of members not shown in the figure.
  • a plurality of partition walls 410, 420, and 430 are disposed on the via layer 200.
  • the plurality of partition walls 410, 420, and 430 may be disposed to be spaced apart from each other in each sub-pixel PXn.
  • the plurality of partition walls 410, 420, and 430 are disposed at a boundary between the first partition wall 410, the second partition wall 420, and the sub-pixel PXn adjacent to the center of the sub-pixel PXn. 430 may be included.
  • the third partition wall 430 has a function of blocking the ink I from exceeding the boundary of the sub-pixel PXn when the ink I is jetted by using the inkjet printing device during manufacture of the display panel 10. It can be done.
  • the member is disposed on the third partition wall 430 so that the third partition wall 430 supports it.
  • it is not limited thereto.
  • the first partition wall 410 and the second partition wall 420 are spaced apart from each other and disposed to face each other.
  • the first electrode line 210 may be disposed on the first partition wall 410
  • the second electrode line 220 may be disposed on the second partition wall 420. 5 and 9, it may be understood that the first electrode branch portion 210B is disposed on the first partition wall 410 and the second partition wall 420 is disposed on the second partition wall 420.
  • the first partition wall 410, the second partition wall 420, and the third partition wall 430 may be formed in substantially the same process. Accordingly, the partition walls 410, 420, and 430 may form one grid pattern.
  • the plurality of partition walls 410, 420, and 430 may include polyimide (PI).
  • the plurality of partition walls 410, 420, and 430 may have a structure in which at least a portion of the via layer 200 protrudes.
  • the partition walls 410, 420, and 430 may protrude upwards with respect to a plane on which the light emitting device 300 is disposed, and at least a portion of the protruding portions may have a slope.
  • the shape of the partition walls 410, 420, and 430 of the protruding structure is not particularly limited. As shown in the figure, the first partition wall 410 and the second partition wall 420 protrude to the same height, but the third partition wall 430 may have a shape protruding to a higher position.
  • the reflective layers 211 and 221 may be disposed on the first partition wall 410 and the second partition wall 420, and the electrode layers 212 and 222 may be disposed on the reflective layers 211 and 221.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may constitute electrodes 21 and 22, respectively.
  • the reflective layers 211 and 221 include a first reflective layer 211 and a second reflective layer 221.
  • the first reflective layer 211 may cover the first partition wall 410 and the second reflective layer 221 may cover the second partition wall 420.
  • a portion of the reflective layers 211 and 221 is electrically connected to the circuit element layer 10a through a contact hole passing through the via layer 200.
  • the reflective layers 211 and 221 may reflect light emitted from the light emitting device 300 including a material having high reflectance.
  • the reflective layers 211 and 221 may include materials such as silver (Ag), copper (Cu), indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO). , But is not limited thereto.
  • the electrode layers 212 and 222 include a first electrode layer 210B and a second electrode layer 220B.
  • the electrode layers 212 and 222 may have substantially the same pattern as the reflective layers 211 and 221.
  • the first reflective layer 211 and the first electrode layer 210B are disposed to be spaced apart from the second reflective layer 221 and the second electrode layer 220B.
  • the electrode layers 212 and 222 may include materials such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), and Indium Tin-Zinc Oxide (ITZO), but are not limited thereto.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin-Zinc Oxide
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form a structure in which one or more layers of a transparent conductive layer such as ITO, IZO, ITZO, and a metal layer such as silver and copper are stacked, respectively.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form a stacked structure of ITO/silver (Ag)/ITO/IZO.
  • the first electrode line 210 and the second electrode line 220 may be formed as one layer. That is, the reflective layers 211 and 221 and the electrode layers 212 and 222 may be formed as one single layer to transmit electric signals to the light emitting device 300 and reflect light.
  • the first electrode line 210 and the second electrode line 220 may be alloys including aluminum (Al), nickel (Ni), and lanthanum (La) as a highly reflective conductive material. However, it is not limited thereto.
  • the first insulating layer 510 is disposed to partially cover the first electrode line 210 and the second electrode line 220.
  • the first insulating layer 510 is disposed to cover most of the top surfaces of the first electrode line 210 and the second electrode line 220, but a portion of the first electrode line 210 and the second electrode line 220 is disposed. Can be exposed.
  • the first insulating layer 510 is a region in which the first electrode line 210 and the second electrode line 220 are spaced apart, and an opposite side of the region of the first electrode line 210 and the second electrode line 220. It can be arranged to partially cover.
  • the first insulating layer 510 is disposed such that the relatively flat upper surfaces of the first electrode line 210 and the second electrode line 220 are exposed, and each electrode line 210 and 220 is provided with the first partition wall 410. 2 is arranged to overlap the inclined side of the partition 420.
  • the first insulating layer 510 forms a flat upper surface so that the light emitting device 300 is disposed, and the upper surface extends in one direction toward the first electrode line 210 and the second electrode line 220.
  • the extended portion of the first insulating layer 510 ends on the inclined side surfaces of the first electrode line 210 and the second electrode line 220. Accordingly, the contact electrode 260 is in contact with the exposed first electrode line 210 and the second electrode line 220, and smoothly with the light emitting device 300 on a flat top surface of the first insulating layer 510 Can contact you.
  • the first insulating layer 510 may protect the first electrode line 210 and the second electrode line 220 and insulate them from each other. Further, the light emitting device 300 disposed on the first insulating layer 510 may be prevented from being directly damaged by contact with other members.
  • the light emitting device 300 may be disposed on the first insulating layer 510.
  • the light emitting device 300 may be disposed on at least one of the first insulating layer 510 between the first electrode line 210 and the second electrode line 220.
  • the light emitting device 300 may be provided with a plurality of layers in a horizontal direction to the via layer 200.
  • the light emitting device 300 of the display panel 10 includes the above-described conductive type semiconductor and an active layer, and they may be sequentially arranged in a horizontal direction on the via layer 200.
  • the light emitting device 300 includes a first conductivity type semiconductor 310, an active material layer 330, a second conductivity type semiconductor 320, and a conductive electrode layer 370 in the via layer 200. It may be sequentially arranged in a horizontal direction. However, it is not limited thereto.
  • the order in which the plurality of layers of the light emitting device 300 are arranged may be in the opposite direction, and in some cases, when the light emitting device 300 has a different structure, the plurality of layers are in a direction perpendicular to the via layer 200. It may be deployed.
  • the second insulating layer 520 may be partially disposed on the light emitting device 300.
  • the second insulating layer 520 may function to protect the light emitting device 300 and fix the light emitting device 300 in the manufacturing process of the display panel 10.
  • the second insulating layer 520 may be disposed to surround the outer surface of the light emitting device 300. That is, some of the materials of the second insulating layer 520 may be disposed between the lower surface of the light emitting device 300 and the first insulating layer 510.
  • the second insulating layer 520 may extend in the second direction D2 between the first electrode branch portion 210B and the second electrode branch portion 220B in a planar shape and have an island-like or linear shape.
  • the contact electrode 260 is disposed on each electrode line 210 and 220 and the second insulating layer 520.
  • the first contact electrode 261 and the second contact electrode 262 are spaced apart from each other on the second insulating layer 520. Accordingly, the second insulating layer 520 may insulate the first contact electrode 261 and the second contact electrode 262 from each other.
  • the first contact electrode 261 may contact at least one end of the first electrode line 210 and the light emitting device 300 to which at least the first insulating layer 510 is patterned and exposed.
  • the second contact electrode 262 may contact the other end of the second electrode line 220 and the light emitting device 300 to which at least the first insulating layer 510 is patterned and exposed.
  • the first and second contact electrodes 26a and 26b respectively contact both end sides of the light emitting device 300, for example, the first conductivity type semiconductor 310, the second conductivity type semiconductor 320, or the conductive electrode layer 370, respectively. can do.
  • the first insulating layer 510 forms a flat upper surface, so that the contact electrode 260 can smoothly contact the side surface of the light emitting device 300.
  • the contact electrode 260 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al). However, it is not limited thereto.
  • the passivation layer 550 is formed on the second insulating layer 520 and the second contact electrode 262 to function to protect members of the display element layer 10b against the external environment.
  • first insulating layer 510, second insulating layer 520, and passivation layer 550 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 510 and the passivation layer 550 are silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN) and the like.
  • the second insulating layer 520 may include a photoresist or the like as an organic insulating material. However, it is not limited thereto.
  • circuit element layer 10a of the display panel 10 according to another embodiment will be described.
  • the active layers 126 and 146 in which the first and second transistors 120 and 140 of the circuit element layer 10a each include a channel region are gate electrodes. It has been shown to have a structure formed on top of (121, 141). However, the present invention is not limited thereto, and the first and second transistors 120 and 140 have different structures, for example, the active layers 126 and 146 are formed below the gate electrodes 121 and 141 or further include other conductive layers. You may.
  • FIG. 10 is a cross-sectional view of an ash element layer according to another embodiment.
  • the first transistor 120 and the second transistor 140 are formed on the active layers 126 and 146 in which the gate electrodes 121 and 141 include a channel region. That is, the first and second transistors 120 and 140 may have a top-gate structure.
  • the first active layer 126 and the second active layer 146 are disposed on the buffer layer 110.
  • the first active layer 126 and the second active layer 146 may include first conductor regions 126a and 146a, second conductor regions 126b and 146b, and channel regions 126c and 146c, respectively. .
  • the channel regions 126c and 146c may be disposed between the first conductor regions 126a and 146a and the second conductor regions 126b and 146b.
  • the first and second active layers 126 and 146 may be oxide semiconductors.
  • the first gate insulating layer 130 is disposed on the first active layer 126 and the second active layer 146.
  • the first and second gate electrodes 121 and 141 are disposed on the first gate insulating layer 130.
  • the first active layer 126 overlaps the first gate electrode 121 with the first gate insulating layer 130 interposed therebetween, and the first channel region 126c is formed in the overlapped region.
  • the second active layer 146 overlaps the second gate electrode 141 with the first gate insulating layer 130 formed thereon, and the second channel region 146c is formed in the overlapped region.
  • the drawings illustrate that the first gate insulating layer 130 is disposed only between the first and second gate electrodes 121 and 141 and the first and second active layers 126 and 146, but is not limited thereto. That is, the first gate insulating layer 130 may include the first and second active layers 126 and 146 as shown in FIG. 6 to be disposed on the buffer layer 110 entirely.
  • the interlayer insulating layer 132 is disposed on the first and second gate electrodes 121 and 141 and is disposed to cover the first and second active layers 126 and 146 and the buffer layer 110 entirely.
  • a first contact hole (CNT1) that penetrates the interlayer insulating layer 132 and penetrates the interlayer insulating layer 132 to expose a portion of the upper surface of the first active layer 126, and exposes another portion of the upper surface of the first active layer 126.
  • the second contact hole CNT2 is formed.
  • the interlayer insulating layer 132 penetrates the interlayer insulating layer 132 to expose a part of the upper surface of the second active layer 146, a third contact hole CNT3, and another portion of the upper surface of the second active layer 146.
  • the fourth contact hole CNT4 is formed.
  • the region exposed by the first contact hole CNT1 is the first conductor region 126a of the first active layer 126
  • the second contact hole CNT2 is the second conductor region of the first active layer 126 ( 126b)
  • the third contact hole (CNT3) is the first conductor region 146a of the second active layer 146
  • the fourth contact hole (CNT4) is the second conductor region of the second active layer 146 ( 146b).
  • the first source/drain electrodes 123 and 124 and the second source/drain electrodes 143 and 144 are disposed on the interlayer insulating layer 132, respectively.
  • the first source electrode 123 contacts the first conductive region 126a formed on one side of the first active layer 126 through the first contact hole CNT1.
  • the first drain electrode 124 is in contact with the second conductor region 126b formed on the other side of the first active layer 126 through the second contact hole CNT2.
  • the second source electrode 143 contacts the first conductor region 146a formed on one side of the second active layer 146 through the third contact hole CNT3.
  • the second drain electrode 144 contacts the second conductor region 146b formed on the other side of the second active layer 146 through the fourth contact hole CNT4.
  • the first transistor 120 and the second transistor 140 have gate electrodes 121 and 141 formed on top of the active layers 126 and 146, and the active layers 126 and 146 form an oxide semiconductor. Including channel regions 126c and 146c may be formed.
  • descriptions of other members are the same as described above, and thus will be omitted.
  • FIG. 11 is a cross-sectional view of an ash element layer according to another embodiment.
  • the circuit element layer 10a may further include a light blocking layer 180 disposed between the substrate 100 and the buffer layer 110.
  • a light blocking layer 180 disposed between the substrate 100 and the buffer layer 110.
  • the first transistor 120 is illustrated in FIG. 11 as one transistor, the same may be applied to the second transistor 140.
  • the light blocking layer 180 may be disposed on at least one of the substrate 100.
  • the light blocking layer 180 is disposed between the substrate 100 and the buffer layer 110 and may function to block light incident on the first active layer 126 from the substrate 100.
  • the light blocking layer 180 is disposed to overlap the first active layer 126 disposed on the buffer layer 110, and for example, the light blocking layer 180 has a light blocking layer 180 to cover the first active layer 126
  • the area of the disposed region may be larger than the area of the first active layer 126.
  • the light blocking layer 180 may include a material that absorbs incident light or blocks transmission.
  • the light shielding layer 180 may be formed of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed of a single layer or multiple layers of one or alloys thereof.
  • first transistor 120 and the second transistor 140 may be formed to have different structures, or may be disposed on different layers.
  • FIG. 12 is a cross-sectional view of a circuit element layer according to another embodiment.
  • a plurality of interlayer insulating films 132a and 132b are disposed on the first active layer 126 of the first transistor 120, and the second transistor (
  • the second gate electrode 141 of 140 is disposed between the interlayer insulating films 132a and 132b.
  • the interlayer insulating films 132a and 132b include a first interlayer insulating film 132a and a second interlayer insulating film 132b, which may be sequentially disposed on the first active layer 126.
  • the second gate electrode 141 is disposed on the first interlayer insulating film 132a, and the second active layer 146 is disposed on the second interlayer insulating film 132b.
  • the first transistor 120 has a structure in which the first gate electrode 121 is formed on the first active layer 126 and may have a shape substantially the same as the first transistor 120 of FIG. 10.
  • the first contact hole CNT1 and the second contact hole CNT2 exposing the first conductor region 126a and the second conductor region 126b are first and second. It is the same except that it passes through the two interlayer insulating films 132a and 132b.
  • the first active layer 126 of the first transistor 120 may include other semiconductor materials in addition to the oxide semiconductor.
  • the first active layer 126 may include polycrystalline silicon.
  • Polycrystalline silicon can be formed by crystallizing amorphous silicon. Examples of the crystallization method include rapid thermal annealing (RTA) method, solid phase crystallzation (SPC) method, excimer laser annealing (ELA) method, metal induced crystallzation (MIC) method, metal induced lateral crystallzation (MILC) method, and SLS (sequential) lateral solidification), and the like, but is not limited thereto.
  • the first active layer 126 may include monocrystalline silicon, low temperature polycrystalline silicon, amorphous silicon, or the like. However, it is not limited thereto.
  • the second transistor 140 includes a second gate electrode 141 disposed on the first interlayer insulating film 132a, a second active layer 146 disposed on the second interlayer insulating film 132b, and a second source/drain electrode. (143, 144).
  • a data line 191 to which the data signal DATA is applied and a conductive pattern 193 connecting the data line 191 and the second source electrode 143 may also be disposed on the second interlayer insulating layer 132b.
  • the first active layer 126 and the second active layer 146, the first gate electrode 121 and the second gate electrode 141 may be disposed on different layers, respectively.
  • the first active layer 126 and the second active layer 146 including a semiconductor may constitute a lower semiconductor layer and an upper semiconductor layer in the circuit element layer 10a.
  • the first transistor 120 and the second transistor 140 may be formed of different types of transistors.
  • the first and second transistors 120 and 140 are respectively described as being formed of a P type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but at least one of them may be formed of an N type MOSFET.
  • one of the first and second transistors 120 and 140 is a P-type MOSFET, and the other may be formed of an N-type MOSFET. Detailed description of other members will be omitted.
  • the light emitting device 300 may emit light of a specific wavelength band including semiconductor crystals.
  • the light emitting device 300 may emit light toward the upper portion of the display device layer 10b.
  • FIG. 13 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device 300 may be a light emitting diode, and specifically, the light emitting device 300 has a size of a micrometer or a nanometer, and is an inorganic material. It may be a light emitting diode. Inorganic light emitting diodes can be aligned between the two electrodes where polarity is formed by forming an electric field in a specific direction between the two electrodes facing each other. The light emitting device 300 may be aligned between electrodes by an electric field formed on two electrodes.
  • the light emitting device 300 may include semiconductor crystals doped with any conductivity type (eg, p-type or n-type) impurities.
  • the semiconductor crystal may receive an electric signal applied from an external power source and emit it as light in a specific wavelength band.
  • the light emitting device 300 may include a first conductivity type semiconductor 310, a second conductivity type semiconductor 320, an active material layer 330, and an insulating layer 380. have. Further, the light emitting device 300 according to an embodiment may further include at least one conductive electrode layer 370. 13 illustrates that the light emitting device 300 further includes one conductive electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include a larger number of conductive electrode layers 370 or may be omitted. The description of the light emitting device 300 to be described later may be equally applied even if the number of conductive electrode layers 370 is different or further includes other structures.
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape of a nano rod, nano wire, or nano tube.
  • the light emitting device 300 may be cylindrical or rod.
  • the shape of the light emitting device 300 is not limited thereto, and may have various shapes such as a regular cube, a rectangular parallelepiped, and a hexagonal columnar shape.
  • the plurality of semiconductors included in the light emitting device 300 described below may have a structure sequentially arranged or stacked along the one direction.
  • the light emitting device 300 may emit light of a specific wavelength band.
  • the light emitted from the active material layer 330 may emit blue light having a center wavelength range of 450 nm to 495 nm.
  • the central wavelength band of blue light is not limited to the above-described range, and includes all wavelength ranges that can be recognized as blue in the art.
  • light emitted from the active material layer 330 of the light emitting device 300 is not limited thereto, and green light having a center wavelength band of 495 nm to 570 nm or green wavelength having a center wavelength band of 620 nm to 750 nm It may be a red (Red) light having a.
  • the first conductivity type semiconductor 310 may be, for example, an n-type semiconductor having a first conductivity type.
  • the first conductivity-type semiconductor 310 is In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 It may include a semiconductor material having a formula of ⁇ x+y ⁇ 1).
  • it may be any one or more of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first conductive semiconductor 310 ′ may be doped with a first conductive dopant, for example, the first conductive dopant may be Si, Ge, Sn, or the like.
  • the first conductivity-type semiconductor 310 may be n-GaN doped with n-type Si.
  • the length of the first conductivity type semiconductor 310 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second conductivity type semiconductor 320 is disposed on the active material layer 330 to be described later.
  • the second conductivity-type semiconductor 320 may be a p-type semiconductor having a second conductivity type, for example, when the light emitting device 300 emits light in a blue or green wavelength band, the second conductivity-type semiconductor 320 ) May include a semiconductor material having the formula In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). For example, it may be any one or more of InAlGaN, GaN, AlGaNN, InGaN, AlN, and InN doped with p-type.
  • the second conductive semiconductor 320 may be doped with a second conductive dopant, for example, the second conductive dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second conductivity-type semiconductor 320 may be p-GaN doped with p-type Mg.
  • the length of the second conductivity type semiconductor 320 may have a range of 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the drawing shows that the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320 are configured as one layer, but is not limited thereto.
  • the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320 may have a larger number of layers, such as a clad layer or TSBR (Tensile strain). barrier reducing) layer.
  • the active material layer 330 is disposed between the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320.
  • the active material layer 330 may include a single or multiple quantum well structure material.
  • a quantum layer and a well layer may be alternately stacked in a plurality.
  • the active material layer 330 may emit light by a combination of electron-hole pairs according to electric signals applied through the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320.
  • the active material layer 330 may include a material such as AlGaN, AlInGaN.
  • the active material layer 330 when the active material layer 330 is a structure in which quantum layers and well layers are alternately stacked in a multi-quantum well structure, the quantum layer may include a material such as AlGaN or AlInGaN, and the well layer is GaN or AlInN. .
  • the active material layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer, and the active material layer 330 has a blue center wavelength range of 450 nm to 495 nm. (Blue) It can emit light.
  • the active material layer 330 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, and emit light. Other group 3 to 5 semiconductor materials may be included according to the wavelength band of light.
  • the light emitted by the active material layer 330 is not limited to light in the blue wavelength band, and may emit light in the red and green wavelength bands in some cases.
  • the length of the active material layer 330 may have a range of 0.05 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the light emitted from the active material layer 330 may be emitted on both sides as well as the longitudinal outer surface of the light emitting device 300.
  • the light emitted from the active material layer 330 is not limited in direction in one direction.
  • the conductive electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the conductive electrode layer 370 may include a conductive metal.
  • the conductive electrode layer 370 includes aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO (Indium Tin-Zinc Oxide).
  • the conductive electrode layer 370 may include a semiconductor material doped with n-type or p-type.
  • the conductive electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 is disposed to surround the outer surfaces of the plurality of semiconductors described above.
  • the insulating layer 380 is disposed to surround at least the outer surface of the active material layer 330, and the light emitting device 300 may extend in one extended direction.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 is formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating film 380 is formed to extend in the longitudinal direction of the light emitting device 300 to cover the first conductive semiconductor 310 to the conductive electrode layer 370, but is not limited thereto.
  • the insulating layer 380 may cover only the outer surfaces of some conductive semiconductors including the active material layer 330, or may cover only a portion of the outer surfaces of the conductive electrode layers 370 to expose some outer surfaces of the conductive electrode layers 370.
  • the thickness of the insulating film 380 may have a range of 10nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating film 380 may be 40 nm.
  • the insulating film 380 includes materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (Aluminum) nitride, AlN), and aluminum oxide (Al 2 O 3 ). Accordingly, it is possible to prevent an electrical short circuit that may occur when the active material layer 330 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device 300. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active material layer 330, it is possible to prevent a decrease in luminous efficiency.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be aligned by spraying on the electrode in a dispersed state in a predetermined ink.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic in order to maintain the dispersed state of the light emitting device 300 without aggregation with other light emitting devices 300 adjacent in the ink.
  • the light emitting device 300 may have a length (h) of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 5 ⁇ m, and preferably have a length of about 4 ⁇ m or more.
  • the diameter of the light emitting device 300 has a range of 300nm to 700nm
  • the aspect ratio (Aspect ratio) of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display panel 10 may have different diameters according to a difference in composition of the active material layer 330.
  • the diameter of the light emitting device 300 may have a range of about 500nm.
  • the display panel 10 may further include a light emitting device 300 having a different structure from the light emitting device 300 of FIG. 13.
  • FIG. 14 is a schematic diagram of a light emitting device according to another embodiment.
  • each layer may be formed to surround the outer surface of any other layer.
  • the light emitting device 300 ′ of FIG. 14 is the same as the light emitting device 300 of FIG. 13, except that the shape of each layer is partially different.
  • the same contents will be omitted and differences will be described.
  • the first conductivity type semiconductor 310 ′ may extend in one direction and both ends may be formed to be inclined toward the center.
  • the first conductivity-type semiconductor 310 ′ of FIG. 14 may have a rod-shaped or cylindrical body portion, and conical ends formed on upper and lower portions of the body portion, respectively.
  • the upper end of the main body may have a steeper slope than the lower end.
  • the active material layer 330' is disposed to surround the outer surface of the body portion of the first conductivity-type semiconductor 310'.
  • the active material layer 330 ′ may have an annular shape extending in one direction.
  • the active material layer 330' is not formed on the upper and lower portions of the first conductivity-type semiconductor 310'. That is, the active material layer 330' may contact only the parallel side surface of the first conductivity type semiconductor 310'.
  • the second conductivity type semiconductor 320 ′ is disposed to surround the outer surface of the active material layer 330 ′ and the upper end of the first conductivity type semiconductor 310 ′.
  • the second conductivity-type semiconductor 320 ′ may include an annular body portion extending in one direction and an upper portion formed such that the side surface is inclined. That is, the second conductivity type semiconductor 320 ′ may directly contact the parallel side surface of the active material layer 330 ′ and the inclined upper portion of the first conductivity type semiconductor 310 ′. However, the second conductivity type semiconductor 320 ′ is not formed on the lower end of the first conductivity type semiconductor 310 ′.
  • the electrode material layer 370' is disposed to surround the outer surface of the second conductivity-type semiconductor 320'. That is, the shape of the electrode material layer 370' may be substantially the same as the second conductivity type semiconductor 320'. That is, the electrode material layer 370' may be in full contact with the outer surface of the second conductivity-type semiconductor 320'.
  • the insulating layer 380 ′ may be disposed to surround the outer surfaces of the electrode material layer 370 ′ and the first conductivity type semiconductor 310 ′.
  • the insulating layer 380 ′ includes an electrode material layer 370 ′, a lower end portion of the first conductivity type semiconductor 310 ′, and an exposed lower portion of the active material layer 330 ′ and the second conductivity type semiconductor 320 ′. You can make direct contact with.

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Abstract

표시 장치가 제공된다. 표시 장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 활성층을 포함하고, 상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체, 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 마이크로 미터 또는 나노 미터 단위의 크기를 갖는 발광 소자와 산화물 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 미세한 크기를 갖는 발광 소자를 구동하기 위한 회로소자층으로 산화물 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 활성층을 포함하고, 상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함한다.
상기 제1 트랜지스터의 상기 제1 활성층은 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 발광 소자는 일 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 가질 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층의 하부에 배치된 제1 게이트 전극을 포함할 수 있다.
상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 상에 배치된 제3 게이트 전극, 상기 제3 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극 및 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함할 수 있다.
상기 제1 활성층은 다결정 실리콘을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치되는 차광층을 더 포함할 수 있다.
상기 제2 트랜지스터는 상기 제2 활성층 하부에 배치된 제2 게이트 전극, 상기 제2 활성층의 일 측에 접속된 제2 소스 전극 및 상기 제2 활성층의 타 측에 접속된 제2 드레인 전극을 더 포함할 수 있다.
상기 데이터 신호를 전달하는 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제2 트랜지스터의 상기 제2 소스 전극과 이격되어 배치되고, 상기 데이터 라인과 상기 제2 소스 전극에 접속하는 도전 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고, 상기 제1 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제1 활성층, 상기 제1 활성층 상에 배치된 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치된 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치된 제2 층간 절연막, 상기 제2 층간 절연막 상에 배치되고 상기 제2 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제2 활성층 및 상기 제2 층간 절연막 상에 배치되는 제1 신호 라인 및 상기 제2 활성층의 일 측 상에 형성된 소스 전극을 포함하는 제1 도전층을 포함하되,상기 제1 도전층은 상기 소스 전극의 일 측 및 상기 제1 신호 라인과 부분적으로 중첩하는 도전 패턴을 더 포함할 수 있다.
상기 제1 게이트 절연막 상에 배치되고 상기 제1 활성층의 일 측과 접촉하는 드레인 전극, 상기 제1 도전층 상에 배치된 비아층 및 상기 비아층 상에 배치된 적어도 하나의 발광 소자를 더 포함하고, 상기 드레인 전극은 상기 발광 소자의 일 단과 전기적으로 연결될 수 있다.
상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체, 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 제1 방향으로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나에 연결되고 상기 제1 방향으로 연장된 형상을 갖는 적어도 하나의 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 구동 트랜지스터를 포함하고, 상기 구동 트랜지스터는 산화물 반도체를 갖는 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함할 수 있다.
상기 구동 트랜지스터는 게이트 전극이 상기 활성층의 하부에 배치될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 베이스층 상에서 상기 제1 방향과 다른 제2 방향으로 연장된 형상을 가질 수 있다.
상기 제1 전극과 상기 발광 소자의 일 단부에 접촉하는 제1 접촉 전극 및 상기 제2 전극과 상기 발광 소자의 타 단부에 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 제1 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 가질 수 있다.
상기 제1 도전형 반도체, 상기 활성물질층 및 상기 제2 도전형 반도체는 상기 베이스층의 상면과 평행한 방향으로 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 마이크로 미터, 또는 나노 미터 단위의 크기를 갖는 발광 소자를 포함하는 표시 장치를 제공할 수 있다.
또한, 일 실시예에 따른 표시 장치는 산화물 반도체를 포함하는 구동 트랜지스터를 포함하여, 상기 미세한 크기를 갖는 발광 소자를 구동할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 3은 도 1의 표시 패널을 나타내는 개략적인 평면도이다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 5는 도 3의 A부분을 확대한 개략도이다.
도 6은 도 5의 I-I'선을 따라 자른 회로소자층의 단면도이다.
도 7은 일 실시예에 따른 회로소자층의 부분적인 평면도이다.
도 8은 도 7의 Ⅱa-Ⅱa' 선을 따라 자른 단면도이다.
도 9는 도 5의 I-I'선 및 Ⅱ-Ⅱ' 선을 따라 자른 표시소자층의 단면도이다.
도 10 내지 도 12는 다른 실시예에 따른 회소소자층의 단면도이다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 14는 다른 실시예에 따른 발광 소자의 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다. 도 3은 도 1의 표시 패널을 나타내는 개략적인 평면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 통합 구동 회로(20), 스캔 구동부(30), 회로 보드(400), 및 전원 공급 회로(50)를 포함한다. 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
본 명세서에서, “상부”, “탑”, “상면”은 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(10)은 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 또한, 도 1에서는 표시 패널(10)이 평탄하게 형성된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 복수의 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 표시 패널(10)은 데이터 라인들(DL1~DLm, m은 2 이상의 정수), 데이터 라인들(DL1~DLm)과 교차되는 스캔 라인들(SL1~SLn, n은 2 이상의 정수), 제1 전압이 공급되는 제1 전압 라인(QVDDL), 제2 전압이 공급되는 제2 전압 라인(QVSSL) 및 데이터 라인들(DL1~DLm)과 스캔 라인들(SL1~SLn)에 접속된 화소(PX)들을 포함할 수 있다.
복수의 화소(PX)들은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 색을 표시할 수 있다. 발광 소자(300)에서 방출되는 광은 표시 패널(10)의 표시영역(DA)을 통해 외부에서 표시될 수 있다.
복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 제한되지 않는다. 경우에 따라서는 각 서브 화소(PXn)들이 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)의 일 측에 마련된 비표시영역(NDA)에서 배치될 수 있다. 통합 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착될 수 있다. 다만, 이에 제한되는 것은 아니며, 일 예로 통합 구동 회로(20)는 표시 패널(10)이 아닌 회로 보드(400) 상에 장착될 수도 있다.
또한, 도 2에서는 통합 구동 회로(20)가 데이터 구동부(21)와 타이밍 제어부(22)를 포함하는 것을 예시하였지만, 본 발명은 이에 한정되지 않는다. 데이터 구동부(21)와 타이밍 제어부(22)는 하나의 집적회로로 형성되지 않고, 각각 별개의 집적회로로 형성될 수 있다. 이 경우, 데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드(400) 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 표시 패널(10)의 스캔 라인들(SL1~SLn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 표시 패널(10)의 비표시영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 표시 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드(400)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이에 따라, 회로 보드(400)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(400)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드(400)는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이 경우, 회로 보드(400)의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 표시 패널(10)의 발광 소자(300)들을 구동하기 위한 제1 전압(QVDD)과 제2 전압(QVSS)을 생성하여 표시 패널(10)의 제1 전압 라인(QVDDL)과 제2 전압 라인(QVSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 통합 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 1에서는 전원 공급 회로(50)가 집적 회로로 형성되어 회로 보드(400) 상에 장착된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 전원 공급 회로(50)는 통합 구동 회로(20)에 통합 형성될 수 있다.
도 3은 도 1의 표시 패널(10)의 평면도를 비교적 상세히 도시하고 있다. 도 3에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 제2 전압 라인(QVSSL), 데이터 라인들(DL1~DLm), 제1 전극라인(210)들, 및 제2 전극라인(220)들 만을 도시하였다.
도 3을 참조하면, 표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들이 배치되고, 각 화소(PX)에는 복수의 전극라인(210, 220)과 이들 사이에 발광 소자(300)가 정렬될 수 있다. 복수의 화소(PX)들은 도면 상 가로방향인 제1 방향(X축 방향)과, 세로 방향인 제2 방향(Y축 방향)으로 배열될 수 있다. 도 3의 A 부분에는 3개의 서브 화소(PX1, PX2, PX3)들을 예시적으로 도시하였으나, 표시 패널(10)이 더 많은 수의 화소(PX) 또는 서브 화소(PX1, PX2, PX3)들을 포함할 수 있음은 자명하다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 전극라인(210)들, 제2 전극라인(220)들, 및 데이터 라인들(DL1~DLm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다.
또한, 도 3의 화소(PX)들이 복수개로 분할되어 각각이 하나의 화소(PX)를 구성할 수도 있다. 반드시 도 3과 같이 화소들이 평행하게 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로만 배치되지 않고 지그재그형으로 배치되는 등 다양한 구조가 가능하다.
비표시영역(NDA)은 화소(PX)가 배치되지 않으며, 표시 패널(10)에서 표시 영역(DA) 이외의 영역으로 정의될 수 있다. 비표시영역(NDA)은 표시 패널(10)의 외부에서 시인되지 않도록 특정 부재들에 의해 커버될 수 있다. 비표시영역(NDA)에는 표시영역(DA)에 배치되는 발광 소자(300)를 구동하기 위한 다양한 부재들이 배치될 수 있다. 도 3에 도시된 바와 같이, 표시 패널(10)은 표시 영역(DA)의 일 측, 예컨대 평면상 상부에 위치한 비표시영역(NDA)에 복수의 패드들(DP, FP, PP)이 배치될 수 있다.
복수의 패드들은 데이터 패드(DP), 전원패드(PP), 플로팅 패드(FP)를 포함할 수 있다. 데이터 패드(DP)는 표시 영역(DA)의 각 화소(PX)로 연장되는 복수의 데이터 라인(DL)이 연결될 수 있다. 데이터 패드(DP)는 각 화소(PX)를 구동하기 위한 데이터 신호를 데이터 라인(DL)을 통해 각 화소(PX)로 전달할 수 있다. 하나의 데이터 패드(DP)는 하나의 데이터 라인(DL)이 연결되고, 표시 패널(10)은 표시 영역(DA)의 제1 방향(X축 방향)을 따라 배열되는 서브 화소(PXn)의 개수만큼의 데이터 패드(DP)를 포함할 수 있다.
데이터 라인들(DL1~DLm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(DL1~DLm)의 일 측들은 통합 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(DL1~DLm)에는 통합 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 전극라인(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 전극라인(210)들은 데이터 라인들(DL1~DLm)과 중첩되지 않을 수 있다. 제1 전극라인(210)은 표시 패널(10)의 제조 시, 하나의 전극 라인이 양 단부에서 각각 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결되었다가, 각 화소(PX) 또는 서브 화소(PXn)마다 단선되어 형성된 것일 수 있다.
제2 전극라인(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 전극라인(220)들은 데이터 라인들(DL1~DLm)과 중첩될 수 있다. 또한, 제1 전극라인(210)과 달리 제2 전극라인(220)들은 비표시 영역(NDA)에서 제2 전압 라인(QVSSL)에 연결될 수 있다. 이로 인해, 제2 전극라인(220)들에는 제2 전압 라인(QVSSL)의 제2 전압(QVSS)이 인가될 수 있다.
표시 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원패드들(PP1, PP2)을 포함하는 패드부(PA), 통합 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2), 및 제2 전압 라인(QVSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시 패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2) 상에는 회로 보드(400)가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드(400)와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
통합 구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 통합 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLm)에 공급할 수 있다.
제2 전압 라인(QVSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 제2 전압 라인(QVSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 전압 라인(QVSSL)은 제2 전극라인(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 제2 전압(QVSS)은 회로 보드(400), 제1 전원 패드(PP1), 제2 전원 패드(PP2), 및 제2 전압 라인(QVSSL)을 통해 제2 전극라인(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제2 플로팅 라인(FL2)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 및 제2 플로팅 패드(FD1, FD2)와 제1 및 제2 플로팅 라인(FL1, FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 정렬 신호를 인가하기 위한 라인이며, 완성된 표시 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 표시 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 접지 전압이 인가될 수도 있다.
또한, 도면에서는 도시하지 않았으나, 표시 패널(10)은 각 화소(PX)에 제1 전압(QVDD)을 인가하기 위한 제1 전압 라인(QVDDL)이 더 배치될 수 있다. 제1 전압 라인(QVDDL)은 일 측에 다른 패드(미도시)와 연결되어 각 화소(PX) 또는 서브 화소(PXn)로 소정의 전압을 인가할 수 있다.
한편, 표시 패널(10)의 제조 공정 중에는 발광 소자(300)들을 정렬하기 위해 화소(PX) 또는 서브 화소(PXn)들 각각에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제1 전극라인(210)들에 접지 전압을 인가하고, 제2 전극라인(220)들에 교류 전압을 인가하여 화소(PX) 또는 서브 화소(PXn)에 전기장을 형성하여, 발광 소자(300)들은 상기 전기장을 통해 유전영동힘이 전달되어 각 전극사이에 정렬될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 데이터 라인들(DL1~DLm) 중 적어도 하나, 스캔 라인들(SL1~SLn) 중 적어도 하나, 및 제1 전압 라인(QVDDL)에 접속될 수 있다. 데이터 라인(DLj)은 각 서브 화소(PXn)에 데이터 신호를, 스캔 라인(SLk)은 주사 신호(GW, GB)를, 제1 전압 라인(QVDDL)은 구동 전류 또는 정렬 신호를 전달할 수 있다.
한편, 본 명세서에서 각 구성요소들을 지칭하는 '제1', '제2'등이 사용되나, 이는 상기 구성요소들을 단순히 구별하기 위해 사용되는 것이며, 반드시 해당 구성요소를 의미하는 것은 아니다. 즉, 제1, 제2 등으로 정의된 구성이 반드시 특정 구조 또는 위치에 제한되는 구성은 아니며, 경우에 따라서는 다른 번호들이 부여될 수 있다. 따라서, 각 구성요소들에 부여된 번호는 도면 및 이하의 서술을 통해 설명될 수 있으며, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 도 4와 같이 발광 소자(300)들과, 발광 소자(300)들에 전류를 공급하기 위한 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
복수의 트랜지스터들은 발광 소자(300)들에 구동 전압을 인가하는 제1 트랜지스터(TR1), 제1 트랜지스터(TR1)의 게이트 전극에 데이터 신호(DATA)를 인가하는 제2 트랜지스터(TR2)를 포함할 수 있다.
도 4에서는 서브 화소(PXn)가 하나의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)와 하나의 커패시터(Cst)를 갖는 2T1C (2Transistor - 1capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 서브 화소(PXn)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 제1 및 제2 트랜지스터(TR1, TR2) 각각이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 제1 및 제2 트랜지스터(TR1, TR2)은 P타입 MOSFET인 경우를 예시하여 설명한다.
발광 소자(300)는 일 단이 표시 패널(10)의 제1 전극라인(210)에 연결되고, 타 단은 제2 전극라인(220)에 연결된다. 후술할 바와 같이, 제1 전극라인(210) 및 제2 전극라인(220) 중 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다. 이하에서는 제1 전극라인(210)이 애노드 전극이고, 제2 전극라인(220)이 캐소드 전극인 경우를 예시한다.
발광 소자(300)와 연결된 제1 전극라인(210)은 도 4의 제3 노드(N3)에 연결되고, 제2 전극라인(220)은 제2 전압 배선(QVSSL)에 연결될 수 있다. 발광 소자(300)는 제1 노드(N1)로 전달되는 소정의 전류 또는 신호를 제3 노드(N3)를 통해 전달받을 수 있다.
제1 트랜지스터(TR1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결(또는, 전기적으로 연결)되는 제1 전극, 제1 전압 라인(QVDDL)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(TR1)는 제2 노드(N2)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 전압)에 기초하여 제1 전압 라인(QVDDL)에서 인가되는 구동 전압을 발광 소자(300)에 제공할 수 있다.
제2 트랜지스터(TR2)(또는, 스위칭 트랜지스터)는 데이터 라인(DLj, j는 1≤j≤m을 만족하는 정수)에 접속되는 제1 전극, 제2 노드(N2)에 접속되는 제2 전극 및 제1 주사 신호(GW)를 공급하는 제1 스캔 라인(SLk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(TR2)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 라인(DLj)으로부터 전달되는 데이터 신호(DATA)를 제2 노드(N2)에 전달할 수 있다.
커패시터(Cst)는 제2 노드(N2)와 제1 전압 라인(QVDDL) 사이에 연결될 수 있다. 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장하거나 유지시킬 수 있다.
이하에서는 각 서브 화소(PXn)에 배치되는 부재들의 구조 및 배치에 대하여 설명하기로 한다.
도 5는 도 3의 A부분을 확대한 개략도이다. 도 5는 도 3의 A 부분을 180° 회전시켜 확대한 도면으로 이해될 수 있다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 스캔 라인(SLk, SLk+1)들과 데이터 라인들(DLj, DLj+1, DLj+2, DLj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다. 스캔 라인(SLk, SLk+1)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(DLj, DLj+1, DLj+2, DLj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 제1 전극라인(210), 제2 전극라인(220), 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 전극라인(210)과 제2 전극라인(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다. 여기서 발광 소자(300)가 발광하도록 인가되는 전압은 도 4의 제1 트랜지스터(TR1)를 통해 전달될 수 있다.
또한, 각 전극라인(210, 220)들의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다. 발광 소자(300)가 정렬되도록 인가되는 전압은 도 4의 제1 트랜지스터(TR1)를 통해 전달될 수 있다.
복수의 전극라인(210, 220)은 제1 전극라인(210) 및 제2 전극라인(220)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극라인(210)은 각 화소(PX)마다 분리된 화소 전극이고, 제2 전극라인(220)은 복수의 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극라인(210)과 제2 전극라인(220) 중 어느 하나는 발광 소자(300)의 애노드 전극이고, 다른 하나는 발광 소자(300)의 캐소드 전극일 수 있다. 다만, 이에 제한되지 않고 그 반대의 경우일 수도 있다.
제1 전극라인(210)과 제2 전극라인(220)은 각각 제1 방향(X축 방향)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(X축 방향)과 교차하는 방향인 제2 방향(Y축 방향)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
구체적으로, 제1 전극라인(210)은 제1 방향(X축 방향)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되되, 제2 방향(Y축 방향)으로 연장되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 동일 행에 속하는(예컨대, 제1 방향(X축 방향)으로 인접한) 이웃하는 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 다시 말해, 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 이웃 화소의 제1 전극 줄기부(210S)는 상기 일 화소의 제1 전극 줄기부(210S)의 연장선에 정렬될 수 있다. 이에 따라, 각 화소(PX)에 배치되는 제1 전극 줄기부(210S)는 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(210B)는 각각 별개로 구동될 수 있다.
이와 같은 제1 전극 줄기부(210S)의 배치는 제조 과정에서 하나의 연결된 줄기 전극으로 형성되었다가, 발광 소자(300)를 정렬하기 전에 레이저 등을 통해 단선되어 형성된 것일 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고, 제2 방향(Y축 방향)으로 연장되어 배치되되, 제1 전극 줄기부(210S)에 대향되어 배치되는 제2 전극 줄기부(220S)와 이격된 상태에서 종지될 수 있다.
또한, 제1 전극 가지부(210B)는 각 화소(PX)에 하나 이상 배치될 수 있다. 도 5에서는 두개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제1 전극 가지부(210B)가 배치될 수 있다. 몇몇 실시예에서, 제1 전극 가지부(210B)들 사이에 제2 전극 가지부(220B)가 배치되어, 각 서브 화소(PXn)는 제2 전극 가지부(220B)를 기준으로 대칭구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제2 전극라인(220)은 제1 방향(X축 방향)으로 연장되어 제1 전극 줄기부(210S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되되, 제2 방향(Y축 방향)으로 연장되어 제1 전극 가지부(210B)와 이격되어 대향하도록 배치되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 다만, 제2 전극 줄기부(220S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 화소(PX)로 연장될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(220S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(220S)의 일 단에 연결될 수 있다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하고, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(220B)는 일 단부가 제2 전극 줄기부(220S)와 연결되고, 타 단부는 제1 전극 줄기부(210S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다.
제1 전극 가지부(210B)는 제2 방향(Y축 방향)의 일 방향으로 연장되고, 제2 전극 가지부(220B)는 제2 방향(Y축 방향)의 타 방향으로 연장되어, 각 가지부의 일 단부는 화소(PX)의 중심부를 기준으로 서로 반대방향에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 화소(PX)의 중심부를 기준으로 동일한 방향에서 서로 이격되어 배치될 수도 있다. 이 경우, 각 전극 줄기부(210S, 220S)에서 분지되는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 동일한 방향으로 연장될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(210B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(220B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 접촉 전극(260)이 배치될 수 있다.
복수의 접촉 전극(260)은 제2 방향(Y축 방향)으로 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 접촉 전극(260)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(260)은 제1 전극라인(210) 또는 제2 전극라인(220)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(260)은 각 전극라인(210, 220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(260)은 각 전극 가지부(210B, 220B) 상에서 이들을 부분적으로 덮도록 배치되며, 발광 소자(300)의 일 단부 또는 타 단부와 접촉되는 제1 접촉 전극(261)과 제2 접촉 전극(262)을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극 가지부(210B) 상에 배치되며, 발광 소자(300)의 제1 전극라인(210)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제2 접촉 전극(262)은 제2 전극 가지부(220B) 상에 배치되며, 발광 소자(300)의 제2 전극라인(220)과 전기적으로 연결되는 타 단부와 컨택될 수 있다.
몇몇 실시예에서, 제1 전극 가지부(210B) 또는 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 양 단부는 n형 또는 p형으로 도핑된 도전형 반도체층일 수 있다. 제1 전극 가지부(210B)와 전기적으로 연결되는 발광 소자(300)의 일 단부가 p형으로 도핑된 도전형 반도체층일 경우, 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 타 단부는 n형으로 도핑된 도전형 반도체층일 수 있다. 다만, 이에 제한되는 것은 아니며, 그 반대의 경우일 수도 있다.
한편, 제1 전극 줄기부(210S)는 전극 컨택홀(CNTD)을 통해 후술하는 제1 트랜지스터(TR1)와 전기적으로 연결될 수 있다. 또한 도면에서는 도시하지 않았으나, 제2 전극 줄기부(220S)는 비표시 영역(NDA)에 위치한 전극 컨택홀을 통해 제2 전압 라인(QVSSL)에 연결될 수 있다. 이 경우, 각 서브 화소(PXn)는 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 별도의 전극 컨택홀이 생략될 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 전극 줄기부(220S) 상에도 소정의 전극 컨택홀이 형성되어 제2 전압 라인(QVSSL)과 전기적으로 연결될 수도 있다.
한편, 도 5에서는 표시 패널(10)의 제1 전극라인(210), 제2 전극라인(220) 및 발광 소자(300)들이 배치된 평면도만을 도시하고 있다. 다만, 후술할 바와 같이 표시 패널(10)의 제1 전극라인(210) 및 제2 전극라인(220)은 하부에 위치하는 회로소자층에 배치된 부재들과 전기적으로 연결될 수 있다. 상기 회로소자층에 배치된 부재들은 반도체층, 복수의 도전층 등을 포함하여 복수의 소자들을 구성할 수 있다.
이하에서는 표시 패널(10)의 평면 및 단면도 등을 참조하여, 표시 패널(10)의 구체적인 구성에 대하여 자세히 설명하기로 한다.
도 6은 도 5의 I-I'선을 따라 자른 회로소자층의 단면도이다. 도 7은 일 실시예에 따른 회로소자층의 부분적인 평면도이고, 도 8은 도 7의 Ⅱa-Ⅱa' 선을 따라 자른 단면도이다. 도 9는 도 5의 I-I'선 및 Ⅱ-Ⅱ' 선을 따라 자른 표시소자층의 단면도이다.
일 실시예에 따르면, 표시 패널(10)은 회로소자층(10a) 및 표시소자층(10b)을 포함할 수 있다. 회로소자층(10a)은 도 4를 참조하여 설명한 제1 및 제2 트랜지스터(TR1, TR2)와 커패시터(Cst) 등을 포함하고, 표시소자층(10b)은 제1 전극라인(210), 제2 전극라인(220) 및 발광 소자(300) 등을 포함할 수 있다. 도면에서는 하나의 서브 화소(PXn)에 대한 레이아웃도만을 도시하였으나, 다른 서브 화소(PXn)들도 동일한 레이아웃을 가지는 것은 자명하다. 이하에서는 하나의 서브 화소(PXn)를 기준으로 설명하기로 한다.
또한, 이하의 설명에서, 일부의 구성 요소에 대해서는 도 1 내지 도 4에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
한편, 도 6의 I-I'선 및 Ⅱ-Ⅱ'선은 도 5의 I-I'선 및 Ⅱ-Ⅱ'선에 각각 대응할 수 있다. 즉, 도 6에 도시된 단면도는 도 5의 평면도의 회로소자층(10a)에 위치하는 구성을 포함하여 도시하는 것으로 이해될 수 있다. 또한, 도 9의 I-I'선 및 Ⅱ-Ⅱ'선은 도 5의 I-I'선 및 Ⅱ-Ⅱ'선에 대응하여, 표시소자층(10b)에 위치하는 구성을 부분적으도 도시하는 것으로 이해될 수 있다. 이하에서는 도 5 내지 도 9를 참조하여 표시 패널(10)의 복수의 부재들에 대하여 자세하게 설명하기로 한다.
도 5 내지 도 9를 참조하면, 회로소자층(10a)은 제1 트랜지스터(120)와 제2 트랜지스터(140), 데이터 라인(191), 도전 패턴(193), 전압라인(195) 및 비아층(200)을 포함할 수 있다.
표시소자층(10b)은 비아층(200) 상에 배치되며, 격벽(410, 420), 반사층(211, 221) 및 전극층(212, 222), 제1 절연층(510), 제1 접촉 전극(261) 및 제2 접촉 전극(262), 제2 절연층(520) 및 패시베이션층(550)을 포함할 수 있다. 반사층(211, 221) 및 전극층(212, 222)은 하나의 전극라인(210, 220)을 형성할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 또한, 각 층들 사이에는 다른 층이 더 배치될 수도 있다. 특히, 회로소자층(10a)은 도 6 내지 도 8에 도시된 구조로 제한되지 않으며, 이외에 더 많은 도전층, 절연층, 신호 라인 등이 더 배치될 수 있다.
이하에서는 도 6 내지 도 8을 참조하여 표시 패널(10)의 회로소자층(10a)에 대하여 설명하고, 이후에 도 5 및 도 9를 참조하여 표시소자층(10b)을 설명하기로 한다.
먼저, 도 6 내지 도 8을 참조하면, 기판(100)은 그 위에 배치되는 층들을 지지한다. 기판(100)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어진 절연 기판일 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(100)은 금속 재질의 물질을 포함할 수도 있다.
또한, 기판(100)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다. 다만, 이에 제한되는 것은 아니다.
버퍼층(110)은 기판(100) 상에 배치될 수 있다. 버퍼층(110)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(110)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수 있다. 한편, 기판(100)과 버퍼층(110) 사이에는 다른 복수의 층이 더 배치될 수 있다.
제1 트랜지스터(120: 121, 123, 124, 126)와 제2 트랜지스터(140: 141, 143, 144, 146)는 기판(100) 상에 배치된다. 제1 트랜지스터(120)는 도 4의 제1 트랜지스터(TR1)로 표시소자층(10b)을 구동하기 위한 구동 트랜지스터이고, 제2 트랜지스터(140)는 도 4의 제2 트랜지스터(TR2)로 데이터 신호(DATA)를 제1 트랜지스터(TR1)로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(120)는 제1 게이트 전극(121), 제1 활성층(126), 제1 소스 전극(123) 및 제1 드레인 전극(124)을 포함한다. 제2 트랜지스터(140)는 제2 게이트 전극(141), 제2 활성층(146), 제2 소스 전극(143) 및 제2 드레인 전극(144)을 포함한다.
제1 게이트 전극(121)과 제2 게이트 전극(141)은 버퍼층(110)에 배치된다. 제1 게이트 전극(121)은 제1 트랜지스터(120)의 게이트 전극이고, 제2 게이트 전극(141)은 제2 트랜지스터(140)의 게이트 전극을 구성할 수 있다. 제1 게이트 전극(121)과 제2 게이트 전극(141)은 도전성 금속층으로 형성될 수 있다. 일 예로, 제1 게이트 전극(121)과 제2 게이트 전극(141)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(121)과 제2 게이트 전극(141) 상에 배치된다. 제1 게이트 절연막(130)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 게이트 절연막(130)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 게이트 절연막(130)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 제1 게이트 절연막(130) 상에 배치된다. 제1 활성층(126) 및 제2 활성층(146)은 각각 제1 트랜지스터(120)와 제2 트랜지스터(140)의 채널을 이루는 액티브층일 수 있다. 제1 활성층(126) 및 제2 활성층(146)은 각각 채널 영역을 포함할 수 있다.
제1 활성층(126)은 제1 게이트 절연막(130)을 사이에 두고 제1 게이트 전극(121)과 중첩하고, 상기 중첩된 영역은 제1 채널 영역을 형성할 수 있다. 제2 활성층(146)은 제1 게이트 절연막(130)을 사이에 두고 제2 게이트 전극(141)과 중첩하고, 상기 중첩된 영역은 제2 채널 영역을 형성할 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 산화물 반도체일 수 있다. 상기 산화물 반도체는 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 산화물 반도체는 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다. 즉, 일 실시예에 따르면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)보다 채널 영역이 상부에 배치된 바텀 게이트(bottom-gate)구조를 가지며, 각각의 채널 영역은 산화물 반도체(Oxide semiconductor)를 포함할 수 있다. 이에 따라 표시 장치(1)의 제조 시, 회로소자층(10a)의 제조 단가를 감소시킬 수 있다.
제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)은 각각 제1 게이트 절연막(130) 상에서 제1 활성층(126) 및 제2 활성층(146) 상에 배치된다. 제1 소스 전극(123)은 제1 활성층(126)의 일 측 상에 배치되고, 제1 드레인 전극(124)은 제1 활성층(126)의 타 측 상에 배치된다. 제2 소스 전극(143)은 제2 활성층(146)의 일 측 상에 배치되고, 제2 드레인 전극(144)은 제2 활성층(146)의 타 측 상에 배치된다. 제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)는 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
한편, 제1 게이트 절연막(130) 상에는 데이터 라인(191) 및 도전 패턴(193)이 더 배치될 수 있다. 데이터 라인(191)은 데이터 신호(도 4의 'DATA', 이하 동일)를 전달할 수 있다. 도전 패턴(193)은 일 측이 데이터 라인(191) 상에 배치되고, 타 측이 제2 트랜지스터(140)의 제2 소스 전극(143) 상에 배치된다. 제2 트랜지스터(140)는 도전 패턴(193)을 통해 데이터 라인(191)으로 전달되는 데이터 신호(DATA)를 전달받을 수 있다.
구체적으로 도 5, 도 7 및 도 8을 참조하여 설명하면, 데이터 라인(191)은 일 방향으로 연장될 수 있다. 도 5에 도시된 바와 같이, 데이터 라인(191)은 제2 방향(Y축 방향)으로 연장되어, 화소(PX) 또는 서브 화소(PXn)의 경계를 넘어 이웃하는 화소 또는 서브화소로 연장될 수 있다. 데이터 라인(191)은 일 화소 또는 서브 화소의 일 측, 예컨대 좌측에 인접하여 배치될 수 있다.
게이트 라인(GL)은 일 방향으로 연장되되 데이터 라인(191)과 부분적으로 중첩할 수 있다. 게이트 라인(GL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 연장된 데이터 라인(191)과 중첩할 수 있다. 일 실시예에 따르면, 데이터 라인(191)은 게이트 라인(GL)과 중첩된 영역에서 제1 방향(X축 방향)으로 돌출된 돌출부(191a)를 포함할 수 있다.
도 7의 돌출부(191a)는 도 8의 데이터 라인(191)일 수 있다. 데이터 라인(191)의 돌출부(191a)는 제1 방향(X축 방향)으로 돌출되되, 제2 트랜지스터(140)의 제2 소스 전극(143)과 이격되어 종지할 수 있다. 데이터 라인(191)의 돌출부(191a)와 제2 트랜지스터(140)의 제2 소스 전극(143)은 서로 이격되어 배치되고, 이들 사이에는 도전 패턴(193)이 배치될 수 있다.
데이터 라인(191)과 도전 패턴(193)은 제2 소스 전극(143)과 동일한 재료를 포함할 수 있다. 즉, 도전 패턴(193)은 도전성 금속 물질을 포함하여, 데이터 라인(191)과 제2 소스 전극(143)을 전기적으로 연결할 수 있다. 데이터 라인(191)에서 전달되는 데이터 신호(DATA)는 돌출부(191a) 및 도전 패턴(193)을 통해 제2 트랜지스터(140)의 제2 소스 전극(143)으로 전달될 수 있다.
제1 보호막(150)은 제1 소스/드레인 전극(123, 124), 제2 소스/드레인 전극(143, 144), 데이터 라인(191) 및 도전 패턴(193) 상에 배치된다. 제1 보호막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
전압라인(195)은 제1 보호막(150) 상에 배치된다. 도면에서는 도시하지 않았으나, 전압라인(195)은 제1 트랜지스터(120)와 전기적으로 연결되어 전압 신호(도 4의 'QVDD' 또는 'QVSS')를 전달할 수 있다. 전압라인(195)은 일 방향으로 연장될 수 있다. 전압라인(195)은 제2 방향(Y축 방향)으로 연장되어, 화소(PX) 또는 서브 화소(PXn)의 경계를 넘어 이웃하는 화소 또는 서브화소로 연장될 수 있다. 전압라인(195)은 일 화소 또는 서브 화소의 일 측, 예컨대 우측에 인접하여 배치될 수 있다.
제2 보호막(170)은 전압라인(195)과 제1 보호막(150) 상에 배치된다. 제2 보호막(170)은 전압라인(195)을 포함하여 도면에 도시되지 않은 다른 부재들을 덮도록 배치될 수 있다. 제2 보호막(170)은 실질적으로 제1 보호막(150)과 동일한 기능을 수행할 수 있다.
비아층(200)은 제2 보호막(170) 상에 형성될 수 있다. 비아층(200)은 회로소자층(10a)을 전면적으로 덮도록 배치되며, 후술하는 표시소자층(10b)의 부재들을 지지하는 기능을 수행할 수 있다. 또한, 비아층(200)은 회로소자층(10a)의 제1 및 제2 트랜지스터(120, 140), 전압라인(195) 등으로 인한 단차를 평탄하게 하는 기능을 수행할 수 있다. 비아층(200)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 후술할 바와 같이, 제1 트랜지스터(120)의 제1 드레인 전극(124)은 비아층(200), 제2 보호막(170), 제1 보호막(150)을 관통하는 전극 컨택홀(CNTD)을 통해 후술하는 표시소자층(10b)의 제1 전극라인(210)과 전기적으로 연결될 수 있다. 제1 트랜지스터(120)는 전압라인(195), 제2 트랜지스터(140)의 제2 드레인 전극(144)과 연결되어 표시소자층(10b)의 제1 전극라인(210)에 전기신호를 전달할 수 있다.
도 6 내지 도 8에서는 회로소자층(10a)의 일부 부재들만을 도시한 것으로, 본 실시예가 이에 제한되는 것은 아니다. 회로소자층(10a)은 도면에 도시되지 않은 더 많은 수의 부재들을 포함할 수 있다.
다음으로, 도 5 및 도 9를 참조하여, 표시소자층(10b)에 대하여 설명하기로 한다.
비아층(200) 상에는 복수의 격벽(410, 420, 430)이 배치된다. 복수의 격벽(410, 420, 430)은 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 격벽(410, 420, 430)은 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 격벽(410) 및 제2 격벽(420), 서브 화소(PXn)간의 경계에 배치된 제3 격벽(430)을 포함할 수 있다.
제3 격벽(430)은 표시 패널(10)의 제조 시, 잉크젯 프린팅 장치를 이용하여 잉크(I)를 분사할 때, 잉크(I)가 서브 화소(PXn)의 경계를 넘지 않도록 차단하는 기능을 수행할 수 있다. 또는, 표시 패널(10)이 다른 부재를 더 포함하는 경우, 제3 격벽(430) 상에 상기 부재가 배치되어 제3 격벽(430)이 이를 지지하는 기능을 수행할 수도 있다. 다만, 이에 제한되는 것은 아니다.
제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치된다. 제1 격벽(410) 상에는 제1 전극라인(210)이, 제2 격벽(420) 상에는 제2 전극라인(220)이 배치될 수 있다. 도 5 및 도 9에서는 제1 격벽(410) 상에는 제1 전극 가지부(210B)가, 제2 격벽(420) 상에는 제2 격벽(420)이 배치된 것으로 이해될 수 있다.
상술한 바와 같이, 제1 격벽(410), 제2 격벽(420) 및 제3 격벽(430)은 실질적으로 동일한 공정에서 형성될 수 있다. 이에 따라, 격벽(410, 420, 430)은 하나의 격자형 패턴을 이룰 수도 있다. 복수의 격벽(410, 420, 430)은 폴리이미드(Polyimide, PI)를 포함할 수 있다.
복수의 격벽(410, 420, 430)은 비아층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420, 430)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 돌출된 구조의 격벽(410, 420, 430)의 형상은 특별히 제한되지 않는다. 도면에 도시된 바와 같이, 제1 격벽(410)과 제2 격벽(420)은 동일한 높이로 돌출되되, 제3 격벽(430)은 더 높은 위치까지 돌출된 형상을 가질 수 있다.
제1 격벽(410)과 제2 격벽(420) 상에는 반사층(211, 221)이 배치되고, 반사층(211, 221) 상에는 전극층(212, 222)이 배치될 수 있다. 반사층(211, 221)과 전극층(212, 222)은 각각 전극(21, 22)을 구성할 수 있다.
반사층(211, 221)은 제1 반사층(211)과 제2 반사층(221)을 포함한다. 제1 반사층(211)은 제1 격벽(410)을 덮고, 제2 반사층(221)은 제2 격벽(420)을 덮을 수 있다. 반사층(211, 221)의 일부는 비아층(200)을 관통하는 컨택홀을 통해 회로소자층(10a)과 전기적으로 된다.
반사층(211, 221)은 반사율이 높은 물질을 포함하여 발광 소자(300)에서 방출되는 광을 반사시킬 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
전극층(212, 222)은 제1 전극층(210B)과 제2 전극층(220B)을 포함한다. 전극층(212, 222)은 실질적으로 반사층(211, 221)과 동일한 패턴을 가질 수 있다. 제1 반사층(211) 및 제1 전극층(210B)은 제2 반사층(221) 및 제2 전극층(220B)과 서로 이격되도록 배치된다.
전극층(212, 222)은 투명성 전도성 물질을 포함하여 발광 소자(300)에서 방출되는 광이 반사층(211, 221)으로 입사될 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO/IZO의 적층구조를 형성할 수도 있다.
한편, 몇몇 실시예에서, 제1 전극라인(210)과 제2 전극라인(220)은 하나의 층으로 형성될 수 있다. 즉, 반사층(211, 221)과 전극층(212, 222)이 하나의 단일층으로 형성되어 발광 소자(300)에 전기 신호를 전달함과 동시에 광을 반사할 수 있다. 일 예로, 제1 전극라인(210) 및 제2 전극라인(220)은 반사율이 높은 전도성 물질로 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만 이에 제한되는 것은 아니다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)을 부분적으로 덮도록 배치된다. 제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)의 상면을 대부분 덮도록 배치되되, 제1 전극라인(210)과 제2 전극라인(220)의 일부를 노출시킬 수 있다. 제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)이 이격된 영역과, 제1 전극라인(210) 및 제2 전극라인(220)의 상기 영역의 반대편도 부분적으로 덮도록 배치될 수 있다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)의 비교적 평탄한 상면이 노출되도록 배치되며, 각 전극라인(210, 220)이 제1 격벽(410)과 제2 격벽(420)의 경사진 측면과 중첩하도록 배치된다. 제1 절연층(510)은 발광 소자(300)가 배치되도록 평탄한 상면을 형성하고, 상기 상면이 제1 전극라인(210)과 제2 전극라인(220)을 향해 일 방향으로 연장된다. 제1 절연층(510)의 상기 연장된 부분은 제1 전극라인(210)과 제2 전극라인(220)의 경사진 측면에서 종지한다. 이에 따라, 접촉 전극(260)은 상기 노출된 제1 전극라인(210) 및 제2 전극라인(220)과 접촉하고, 제1 절연층(510)의 평탄한 상면에서 발광 소자(300)와 원활하게 접촉할 수 있다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
발광 소자(300)는 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(300)는 제1 전극라인(210)과 제2 전극라인(220) 사이의 제1 절연층(510) 상에 적어도 하나 배치될 수 있다. 발광 소자(300)는 비아층(200)에 수평한 방향으로 복수의 층들이 배치될 수 있다.
일 실시예에 따른 표시 패널(10)의 발광 소자(300)는 상술한 도전형 반도체와 활성층을 포함하고, 이들은 비아층(200)에 수평한 방향으로 순차적으로 배치될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300)는 제1 도전형 반도체(310), 활성물질층(330), 제2 도전형 반도체(320) 및 도전성 전극층(370)이 비아층(200)에 수평한 방향으로 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(300)의 복수의 층들이 배치된 순서는 반대방향일 수도 있으며, 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 비아층(200)에 수직한 방향으로 배치될 수도 있다.
제2 절연층(520)은 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(300)를 보호함과 동시에 표시 패널(10)의 제조 공정에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510) 사이에 배치될 수도 있다. 제2 절연층(520)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에서 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 가질 수 있다.
접촉 전극(260)은 각 전극라인(210, 220) 및 제2 절연층(520) 상에 배치된다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520) 상에서 서로 이격되어 배치된다. 이에 따라, 제2 절연층(520)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 상호 절연시킬 수 있다.
제1 접촉 전극(261)은 적어도 제1 절연층(510)이 패터닝되어 노출된 제1 전극라인(210) 및 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(262)은 적어도 제1 절연층(510)이 패터닝되어 노출된 제2 전극라인(220) 및 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 및 제2 접촉 전극(26a, 26b)은 발광 소자(300)의 양 단부 측면, 예컨대 제1 도전형 반도체(310), 제2 도전형 반도체(320) 또는 도전성 전극층(370)에 각각 접촉할 수 있다. 상술한 바와 같이, 제1 절연층(510)은 평탄한 상면을 형성함으로써, 접촉 전극(260)이 발광 소자(300)의 측면에 원활하게 접촉할 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(550)은 제2 절연층(520) 및 제2 접촉 전극(262)의 상부에 형성되어, 외부 환경에 대하여 표시소자층(10b)의 부재들을 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520) 및 패시베이션층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al 2O 3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제2 절연층(520)은 유기물 절연성 물질로 포토레지스트 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 다른 실시예에 따른 표시 패널(10)의 회로소자층(10a)에 대하여 설명하기로 한다.
도 5 내지 도 9를 참조하여 상술한 표시 패널(10)은 회로소자층(10a)의 제1 및 제2 트랜지스터(120, 140)가 각각 채널 영역을 포함하는 활성층(126, 146)이 게이트 전극(121, 141)보다 상부에 형성된 구조를 갖는 것을 도시하였다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터(120, 140)는 다른 구조, 예컨대 활성층(126, 146)이 게이트 전극(121, 141)의 하부에 형성되거나, 다른 도전층을 더 포함할 수도 있다.
도 10은 다른 실시예에 따른 회소소자층의 단면도이다.
도 10을 참조하면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)이 채널 영역을 포함하는 활성층(126, 146) 상에 형성된다. 즉, 제1 및 제2 트랜지스터(120, 140)는 탑 게이트(Top-gate)의 구조를 가질 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 버퍼층(110) 상에 배치된다. 제1 활성층(126) 및 제2 활성층(146)은 각각 제1 도체화 영역(126a, 146a), 제2 도체화 영역(126b, 146b), 및 채널 영역(126c, 146c)을 포함할 수 있다. 채널 영역(126c, 146c))은 제1 도체화 영역(126a, 146a)과 제2 도체화 영역(126b, 146b) 사이에 배치될 수 있다. 상술한 바와 같이, 제1 및 제2 활성층(126, 146)은 산화물 반도체일 수 있다.
제1 게이트 절연막(130)은 제1 활성층(126)과 제2 활성층(146) 상에 배치된다. 제1 게이트 절연막(130) 상에는 제1 및 제2 게이트 전극(121, 141)이 배치된다. 제1 활성층(126)은 제1 게이트 절연막(130)을 사이에 두고 제1 게이트 전극(121)과 중첩되고, 상기 중첩된 영역은 제1 채널 영역(126c)이 형성된다. 제2 활성층(146)은 제1 게이트 절연막(130)을 두고 제2 게이트 전극(141)과 중첩되고, 상기 중첩된 영역은 제2 채널 영역(146c)이 형성된다.
한편, 도면에서는 제1 게이트 절연막(130)이 제1 및 제2 게이트 전극(121, 141)과 제1 및 제2 활성층(126, 146) 사이에만 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 즉, 제1 게이트 절연막(130)은 도 6과 같이 제1 및 제2 활성층(126, 146)을 포함하여 버퍼층(110) 상에 전면적으로 배치될 수도 있다.
층간 절연막(132)은 제1 및 제2 게이트 전극(121, 141) 상에 배치되고, 제1 및 제2 활성층(126, 146) 및 버퍼층(110) 을 전면적으로 덮도록 배치된다. 층간 절연막(132)에는 관통하여 층간 절연막(132)을 관통하여 제1 활성층(126)의 상면 중 일부를 노출시키는 제1 컨택홀(CNT1), 제1 활성층(126)의 상면 중 다른 일부를 노출시키는 제2 컨택홀(CNT2)이 형성된다. 또한, 층간 절연막(132)에는 층간 절연막(132)을 관통하여 제2 활성층(146)의 상면 중 일부를 노출시키는 제3 컨택홀(CNT3), 제2 활성층(146)의 상면 중 다른 일부를 노출시키는 제4 컨택홀(CNT4)이 형성된다. 제1 컨택홀(CNT1)이 노출시키는 영역은 제1 활성층(126)의 제1 도체화 영역(126a)이고, 제2 컨택홀(CNT2)은 제1 활성층(126)의 제2 도체화 영역(126b)을, 제3 컨택홀(CNT3)은 제2 활성층(146)의 제1 도체화 영역(146a)을, 제4 컨택홀(CNT4)은 제2 활성층(146)의 제2 도체화 영역(146b)을 노출시킬 수 있다.
제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)은 각각 층간 절연막(132) 상에 배치된다. 제1 소스 전극(123)은 제1 컨택홀(CNT1)을 통해 제1 활성층(126)의 일 측에 형성된 제1 도체화 영역(126a)에 접촉된다. 제1 드레인 전극(124)은 제2 컨택홀(CNT2)을 통해 제1 활성층(126)의 타 측에 형성된 제2 도체화 영역(126b)에 접촉된다. 제2 소스 전극(143)은 제3 컨택홀(CNT3)을 통해 제2 활성층(146)의 일 측에 형성된 제1 도체화 영역(146a)에 접촉된다. 제2 드레인 전극(144)은 제4 컨택홀(CNT4)을 통해 제2 활성층(146)의 타 측에 형성된 제2 도체화 영역(146b)에 접촉된다.
일 실시예에 따르면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)이 활성층(126, 146)의 상부에 형성되고, 활성층(126, 146)은 산화물 반도체를 포함하여 채널 영역(126c, 146c)이 형성될 수 있다. 이하, 다른 부재들에 대한 설명은 상술한 바와 동일하므로 생략하도록 한다.
도 11은 또 다른 실시예에 따른 회소소자층의 단면도이다.
도 11을 참조하면, 일 실시예에 따른 회로소자층(10a)은 기판(100)과 버퍼층(110) 사이에 배치되는 차광층(180)을 더 포함할 수 있다. 도 11에서는 하나의 트랜지스터로 제1 트랜지스터(120)만을 도시하고 있으나, 제2 트랜지스터(140)의 경우에도 동일하게 적용될 수 있다.
차광층(180)은 기판(100) 상에 적어도 하나 배치될 수 있다. 차광층(180)은 기판(100)과 버퍼층(110) 사이에 배치되며, 기판(100)으로부터 제1 활성층(126)에 입사되는 광을 차단하는 기능을 수행할 수 있다. 차광층(180)은 버퍼층(110) 상에 배치되는 제1 활성층(126)과 중첩되도록 배치되며, 일 예로, 차광층(180)은 제1 활성층(126)을 커버하도록 차광층(180)이 배치된 영역의 면적은 제1 활성층(126)의 면적보다 클 수 있다. 차광층(180)은 입사되는 광을 흡수하거나 투과를 차단하는 재료를 포함할 수 있다. 일 예로, 차광층(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 제1 트랜지스터(120)와 제2 트랜지스터(140)는 서로 다른 구조를 갖도록 형성될 수 있고, 서로 다른 층에 배치될 수도 있다.
도 12는 또 다른 실시예에 따른 회로소자층의 단면도이다.
도 12를 참조하면, 일 실시예에 따른 회로소자층(10a)은 제1 트랜지스터(120)의 제1 활성층(126) 상에 복수의 층간 절연막(132a, 132b)이 배치되고, 제2 트랜지스터(140)의 제2 게이트 전극(141)은 층간 절연막(132a, 132b) 사이에 배치된다. 층간 절연막(132a, 132b)은 제1 층간 절연막(132a) 및 제2 층간 절연막(132b)을 포함하여, 이들은 제1 활성층(126) 상에 순차적으로 배치될 수 있다. 제2 게이트 전극(141)은 제1 층간 절연막(132a) 상에 배치되고, 제2 활성층(146)은 제2 층간 절연막(132b) 상에 배치된다.
도 12에서는 제1 트랜지스터(120)는 제1 활성층(126) 상에 제1 게이트 전극(121)이 형성된 구조로, 도 10의 제1 트랜지스터(120)와 실질적으로 동일한 형상을 가질 수 있다. 도 12의 제1 트랜지스터(120)는 제1 도체화 영역(126a)과 제2 도체화 영역(126b)을 노출시키는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 제1 및 제2 층간 절연막(132a, 132b)를 관통하는 것을 제외하고는 동일하다.
한편, 이 경우, 제1 트랜지스터(120)의 제1 활성층(126)은 산화물 반도체 이외에 다른 반도체 물질을 포함할 수 있다. 일 예로, 제1 활성층(126)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성층(126)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 제1 트랜지스터(120)에 대한 자세한 설명은 생략하고, 제2 트랜지스터(140)에 대하여 설명하기로 한다.
제2 트랜지스터(140)는 제1 층간 절연막(132a) 상에 배치되는 제2 게이트 전극(141), 제2 층간 절연막(132b) 상에 배치되는 제2 활성층(146), 제2 소스/드레인 전극(143, 144)을 포함할 수 있다. 데이터 신호(DATA)가 인가되는 데이터 라인(191) 및 데이터 라인(191)과 제2 소스 전극(143)을 연결하는 도전 패턴(193)도 제2 층간 절연막(132b) 상에 배치될 수 있다.
제1 활성층(126)과 제2 활성층(146), 제1 게이트 전극(121)과 제2 게이트 전극(141)은 각각 서로 다른 층에 배치될 수 있다. 반도체를 포함하는 제1 활성층(126)과 제2 활성층(146)이 회로소자층(10a) 내에서 하부 반도체층과 상부 반도체층을 구성할 수 있다.
또한, 이 경우, 제1 트랜지스터(120)와 제2 트랜지스터(140)는 서로 다른 타입의 트랜지스터로 형성될 수 있다. 이상에서는 제1 및 제2 트랜지스터(120, 140)가 각각 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이들 중 적어도 어느 하나는 N 타입 MOSFET으로 형성될 수 있다. 또한, 제1 및 제2 트랜지스터(120, 140) 중 어느 하나는 P 타입 MOSFET이고, 다른 하나는 N 타입 MOSFET으로 형성될 수도 있다. 다른 부재들에 대한 자세한 설명은 생략하기로 한다.
한편, 발광 소자(300)는 반도체 결정을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광 소자(300)는 표시소자층(10b)의 상부를 향해 광을 방출할 수 있다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체 결정을 포함할 수 있다. 반도체 결정은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 13을 참조하면, 일 실시예에 따른 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 활성물질층(330) 및 절연막(380)을 포함할 수 있다. 또한, 일 실시예예 따른 발광 소자(300)는 적어도 하나의 도전성 전극층(370)을 더 포함할 수도 있다. 도 13에서는 발광 소자(300)가 하나의 도전성 전극층(370)을 더 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 도전성 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 도전성 전극층(370)의 수가 달라지더거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 나노 로드, 나노 와이어, 나노 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
일 실시예에 따른 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성물질층(330)에서 방출되는 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 청색(Blue) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 청색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다. 또한, 발광 소자(300)의 활성물질층(330)에서 방출되는 광은 이에 제한되지 않고, 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광 또는 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수도 있다.
도 13을 참조하여 발광 소자(300)에 대하여 구체적으로 설명하면, 제1 도전형 반도체(310)는 제1 도전형을 갖는, 예컨대 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 In xAl yGa 1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310')는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 도전형 반도체(310)는 n형 Si로 도핑된 n-GaN일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 후술하는 활성물질층(330) 상에 배치된다. 제2 도전형 반도체(320)는 제2 도전형을 갖는, 예컨대 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 In xAl yGa 1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaNN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 도전형 반도체(320)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 도전형 반도체(310)와 제2 도전형 반도체(320)가 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 경우에 따라서는 활성물질층(330)의 물질에 따라 제1 도전형 반도체(310)와 제2 도전형 반도체(320)는 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성물질층(330)은 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치된다. 활성물질층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성물질층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성물질층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성물질층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있다. 특히, 활성물질층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성물질층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성물질층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성물질층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성물질층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성물질층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성물질층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성물질층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도전성 전극층(370)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 도전성 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 도전성 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 도전성 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 도전성 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성물질층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 도전형 반도체(310)부터 도전성 전극층(370)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성물질층(330)을 포함하여 일부의 도전형 반도체의 외면만을 커버하거나, 도전성 전극층(370) 외면의 일부만 커버하여 도전성 전극층(370)의 일부 외면이 노출될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiO x), 실리콘 질화물(Silicon nitride, SiN x), 산질화 실리콘(SiO xN y), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al 2O 3) 등을 포함할 수 있다. 이에 따라 활성물질층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성물질층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 패널(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 패널(10)에 포함되는 복수의 발광 소자(300)들은 활성물질층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 표시 패널(10)은 도 13의 발광 소자(300)와 다른 구조를 갖는 발광 소자(300)를 더 포함할 수 도 있다.
도 14는 다른 실시예에 따른 발광 소자의 개략도이다.
도 14를 참조하면, 발광 소자(300')는 복수의 층들이 일 방향으로 적층되지 않고, 각 층들이 어느 다른 층의 외면을 둘러싸도록 형성될 수 있다. 도 14의 발광 소자(300')는 각 층들의 형상이 일부 상이한 것을 제외하고는 도 13의 발광 소자(300)와 동일하다. 이하에서는 동일한 내용은 생략하고 차이점에 대하여 서술한다.
일 실시예에 따르면, 제1 도전형 반도체(310')는 일 방향으로 연장되고 양 단부가 중심부를 향해 경사지게 형성될 수 있다. 도 14의 제1 도전형 반도체(310')는 로드형 또는 원통형의 본체부와, 상기 본체부의 상부 및 하부에 각각 원뿔형의 단부가 형성된 형상일 수 있다. 상기 본체부의 상단부는 하단부에 비해 더 가파른 경사를 가질 수 있다.
활성물질층(330')은 제1 도전형 반도체(310')의 상기 본체부의 외면을 둘러싸도록 배치된다. 활성물질층(330')은 일 방향으로 연장된 고리형의 형상을 가질 수 있다. 활성물질층(330')은 제1 도전형 반도체(310')의 상단부 및 하단부 상에는 형성되지 않는다. 즉, 활성물질층(330')은 제1 도전형 반도체(310')의 평행한 측면에만 접촉할 수 있다.
제2 도전형 반도체(320')는 활성물질층(330')의 외면과 제1 도전형 반도체(310')의 상단부를 둘러싸도록 배치된다. 제2 도전형 반도체(320')는 일 방향으로 연장된 고리형의 본체부와 측면이 경사지도록 형성된 상단부를 포함할 수 있다. 즉, 제2 도전형 반도체(320')는 활성물질층(330')의 평행한 측면과 제1 도전형 반도체(310')의 경사진 상단부에 직접 접촉할 수 있다. 다만, 제2 도전형 반도체(320')는 제1 도전형 반도체(310')의 하단부에는 형성되지 않는다.
전극 물질층(370')은 제2 도전형 반도체(320')의 외면을 둘러싸도록 배치된다. 즉, 전극 물질층(370')의 형상은 실질적으로 제2 도전형 반도체(320')와 동일할 수 있다. 즉, 전극 물질층(370')은 제2 도전형 반도체(320')의 외면에 전면적으로 접촉할 수 있다.
절연막(380')은 전극 물질층(370') 및 제1 도전형 반도체(310')의 외면을 둘러싸도록 배치될 수 있다. 절연막(380')은 전극 물질층(370')을 포함하여, 제1 도전형 반도체(310')의 하단부 및 활성물질층(330')과 제2 도전형 반도체(320')의 노출된 하단부와 직접 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 제1 활성층을 포함하고,
    상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 활성층은 산화물 반도체를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자는 일 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 갖는 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층의 하부에 배치된 제1 게이트 전극을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층 상에 배치된 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극; 및
    상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 활성층은 다결정 실리콘을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치되는 차광층을 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 제2 활성층 하부에 배치된 제2 게이트 전극;
    상기 제2 활성층의 일 측에 접속된 제2 소스 전극; 및
    상기 제2 활성층의 타 측에 접속된 제2 드레인 전극을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 데이터 신호를 전달하는 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제2 트랜지스터의 상기 제2 소스 전극과 이격되어 배치되고, 상기 데이터 라인과 상기 제2 소스 전극에 접속하는 도전 패턴을 더 포함하는 표시 장치.
  12. 기판;
    상기 기판 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고, 상기 제1 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제1 활성층;
    상기 제1 활성층 상에 배치된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치된 제2 게이트 전극;
    상기 제2 게이트 전극 상에 배치된 제2 층간 절연막;
    상기 제2 층간 절연막 상에 배치되고 상기 제2 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제2 활성층; 및
    상기 제2 층간 절연막 상에 배치되는 제1 신호 라인 및 상기 제2 활성층의 일 측 상에 형성된 소스 전극을 포함하는 제1 도전층을 포함하되,
    상기 제1 도전층은 상기 소스 전극의 일 측 및 상기 제1 신호 라인과 부분적으로 중첩하는 도전 패턴을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 절연막 상에 배치되고 상기 제1 활성층의 일 측과 접촉하는 드레인 전극;
    상기 제1 도전층 상에 배치된 비아층; 및
    상기 비아층 상에 배치된 적어도 하나의 발광 소자를 더 포함하고, 상기 드레인 전극은 상기 발광 소자의 일 단과 전기적으로 연결된 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  15. 베이스층;
    상기 베이스층 상에 제1 방향으로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나에 연결되고 상기 제1 방향으로 연장된 형상을 갖는 적어도 하나의 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 구동 트랜지스터를 포함하고,
    상기 구동 트랜지스터는 산화물 반도체를 갖는 활성층을 포함하며,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 구동 트랜지스터는 게이트 전극이 상기 활성층의 하부에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 베이스층 상에서 상기 제1 방향과 다른 제2 방향으로 연장된 형상을 갖는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극과 상기 발광 소자의 일 단부에 접촉하는 제1 접촉 전극 및 상기 제2 전극과 상기 발광 소자의 타 단부에 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 발광 소자는 상기 제1 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 갖는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 도전형 반도체, 상기 활성물질층 및 상기 제2 도전형 반도체는 상기 베이스층의 상면과 평행한 방향으로 배치된 표시 장치.
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