KR20220060664A - 전계발광 표시장치 - Google Patents

Abstract

본 명세서의 실시예에 따른 전계발광 표시장치는, 발광부와 상기 발광부 주변의 비발광부를 갖는 화소 영역을 포함하는 기판, 상기 화소 영역의 발광부에 배치된 제1 전극, 상기 화소 영역의 비발광부에 배치되고 상기 제1 전극으로부터 이격된 보조 전극, 상기 제1 전극 상에 배치된 발광층, 상기 화소 영역 상에 배치되고 상기 발광층에 연결된 제2 전극, 및 상기 제1 전극 아래에 배치되고 상기 보조 전극과 전기적으로 연결된 보조 전원 전극을 포함할 수 있다.

Description

전계발광 표시장치{ELECTROLUMINESCENCE DISPLAY DEVICE}

본 명세서는 전계발광 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정 표시장치(liquid crystal display; LCD), 전계방출 표시장치(Field Emission Display; FED), 플라즈마 표시장치(plasma display panel; PDP), 전계발광 표시장치(Electroluminescence Display)와 같은 여러가지 표시장치가 활용되고 있다.

이들 표시장치 중에서 전계발광 표시장치는 발광층의 재료에 따라 무기발광 표시장치와 유기발광 표시장치로 대별된다. 유기발광 표시장치는 자체발광형(self-luminance)으로서, 정공(hole) 주입을 위한 전극(anode)과 전자(electron) 주입을 위한 전극(cathode)으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하는 유기발광 소자(Organic Light Emitting Diode; OLED)를 이용한 표시장치이다.

유기발광 표시장치는 액정 표시장치(liquid crystal display; LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 유기발광 표시장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암비(contrast ratio; CR)도 우수하며, 차세대 디스플레이 장치로서 연구되고 있다.

유기발광 표시장치는 크게 박막 트랜지스터(Thin Film Transistor; TFT)를 형성하는 제조공정과 박막 트랜지스터 상에 유기발광 소자를 형성하는 제조공정을 통해 제작된다.

이러한 제조공정 중에서 유기발광 소자를 형성하는 제조공정은 애노드와 캐소드 사이에 발생된 이물질로 인해 쇼트(short)가 발생하여 암점(dark defect)을 유발시킬 수 있다.

이러한 문제점은, 상부발광형(top emission) 표시장치에서 더욱 문제된다. 즉, 상부발광형 표시장치에서는, 유기발광 소자에서 상층에 위치하는 캐소드의 투과도를 확보할 필요가 있기 때문에, 캐소드를 ITO(Indium Tin Oxide)와 같은 투명 도전물질 또는 매우 얇은 두께의 불투명 도전물질을 스퍼터링(sputtering) 방식으로 형성하게 된다. 이 경우, 애노드 상에 이물질이 놓여질 때, 캐소드가 이물질에 의한 공극 사이로 증착되기 때문에, 애노드와 캐소드 사이가 쇼트되는 현상이 현저히 커지게 된다.

그리고, 유기발광 소자를 구성하는 캐소드는 기판 전체 표면의 대부분에 걸쳐 형성되는데, 캐소드를 ITO와 같은 투명 도전물질로 형성하는 경우, 전기저항이 커지기 때문에, 저전위 전원 전압이 캐소드의 전체 면적에 걸쳐 일정한 전압 값을 갖지 못하여 화질이 저하되는 문제가 발생한다.

이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.

본 명세서는 애노드와 캐소드 사이의 쇼트(short)에 의한 불량을 제거하는 에이징(aging) 공정의 효과를 향상시킬 수 있으며, 캐소드의 전기저항을 최소화할 수 있는 전계발광 표시장치를 제공하는 것을 과제로 한다.

위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 실시예에 따른 전계발광 표시장치는, 발광부와 상기 발광부 주변의 비발광부를 갖는 화소 영역을 포함하는 기판, 상기 화소 영역의 발광부에 배치된 제1 전극, 상기 화소 영역의 비발광부에 배치되고 상기 제1 전극으로부터 이격된 보조 전극, 상기 제1 전극 상에 배치된 발광층, 상기 화소 영역 상에 배치되고 상기 발광층에 연결된 제2 전극, 및 상기 제1 전극 아래에 배치되고 상기 보조 전극과 전기적으로 연결된 보조 전원 전극을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는, 표시 영역과 패드 영역을 갖는 기판, 상기 표시 영역에 배치되고, 제1 전극과 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 개재된 발광층을 갖는 발광 소자, 상기 제1 전극으로부터 이격된 보조 전극, 및 상기 패드 영역에 배치되고, 상기 제2 전극과 상기 보조 전극에 연결된 전원 패드를 포함하며, 상기 전원 패드는, 상기 제2 전극과 전기적으로 연결된 제1 공통 전원 패드 및 상기 보조 전극과 전기적으로 연결된 제2 공통 전원 패드를 포함할 수 있다.

본 명세서에 따른 전계발광 표시장치는 에이징 공정을 위한 에이징 신호가 구동 박막 트랜지스터를 우회하도록 하는 보조 배선을 추가함으로써 에이징 신호에 의한 최대 허용 전류 값을 극대화할 수 있음으로 에이징 공정의 효과를 향상시킬 수 있다.

또한, 본 명세서에 따른 전계발광 표시장치는 에이징 공정을 위한 보조 배선을 캐소드의 보조 전극으로 활용함으로써 캐소드의 전기저항을 최소화할 수 있다.

위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 전계발광 표시장치의 서브 픽셀 구조를 설명하기 위한 회로도이다.
도 3은 본 명세서의 실시예에 따른 전계발광 표시장치의 에이징 공정의 원리를 설명하기 위한 도면이다.
도 4는 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다.
도 5 내지 도 7은 도 4의 일부 단층 구조를 나타낸 평면도들이다.
도 8은 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 9는 도 4의 Ⅱ-Ⅱ'의 단면도이다.
도 10은 본 명세서의 실시예에 따른 에이징 공정 이후 도 4의 Ⅱ-Ⅱ'의 단면도이다.
도 11 내지 도 15는 본 명세서의 실시예에 따른 에이징 공정을 설명하기 위한 회로도들이다.
도 16은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다.
도 17은 도 16의 Ⅲ-Ⅲ'의 단면도이다.
도 18은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다.
도 19는 도 18의 Ⅳ-Ⅳ'의 단면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 명세서의 실시예에 따른 전계발광 표시장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 블록도이다.

도 1을 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140), 스캔 구동부(150), 및 전원 공급부(160)를 포함할 수 있다.

표시 패널(110)은 데이터 구동부(140)로부터 공급된 데이터신호(DATA)와 스캔 구동부(150)로부터 공급된 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시할 수 있다. 표시 패널(110)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함할 수 있다.

서브 픽셀들(SP)은 구조에 따라 상부발광(top emission) 방식, 하부발광(bottom emission) 방식 또는 양면발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다. 하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치되거나, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 예를 들어, 쿼드 타입의 배치로 첫 번째 스캔 라인에는 청색 및 적색 서브 픽셀이 각각 배치되고, 두 번째 스캔 라인에는 녹색 및 백색 서브 픽셀이 각각 배치될 수 있다. 하지만, 본 명세서에 따른 실시예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.

본 명세서의 실시예에 따른 전계발광 표시장치의 서브 픽셀들(SP)은 기판 상에 제1 전극층(예: 애노드), 발광층(예: 유기물) 및 제2 전극층(예: 캐소드)을 순차적으로 증착하는 방식으로 형성될 수 있다. 이와 같이, 유기물을 증착하는 과정에서 제1 전극층과 제2 전극층 사이에 발생된 이물질로 인해 쇼트(short)가 발생할 수 있고, 이로 인해 서브 픽셀에 암점 또는 휘점 불량이 발현될 수 있으므로, 생산이 완료된 전계발광 표시장치에 대해서는 모듈화 전에 이물질에 의한 쇼트를 제거하여 암점을 정상화하는 에이징(aging) 공정을 수행할 수 있다.

영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(130)는 영상 처리부(120)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.

데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다.

스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL1~GLm)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.

전원 공급부(160)는 표시 패널(110)을 구동하기 위한 고전위전압 및 저전위전압 등을 출력할 수 있다. 전원 공급부(160)는 고전위전압을 제1 전원라인(EVDD)을 통해 표시 패널(110)에 공급할 수 있고, 저전위전압을 제2 전원라인(EVSS)을 통해 표시 패널(110)에 공급할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에서 표시 패널(110)에는 에이징 공정을 위한 에이징 신호가 인가될 수 있다. 에이징 신호는 표시 패널(110)의 에이징 시 제2 전원라인(EVSS)을 통해 발광 소자의 제2 전극(예: 캐소드)에 공급될 수 있다. 에이징 신호는 발광 소자의 제1 전극(예: 애노드)과 제2 전극(예: 캐소드) 간에 입력되는 역전류 신호로서, 역전류가 인가되면 발열 반응에 의해 이물질, 제1 전극 및 제2 전극 간의 쇼트된 부분들이 열에 의해 이격되어 쇼트 상태를 제거하고, 이를 통해 쇼트에 의한 암점을 정상화할 수 있다. 예를 들어, 전계발광 표시장치의 정상 구동 시 전원 공급부(160)는 고전위전압을 출력하여 제1 전원라인(EVDD)을 통해 입력하고, 저전위전압을 출력하여 제2 전원라인(EVSS)을 통해 입력할 수 있다. 반면에, 전계발광 표시장치의 에이징 시 전원 공급부(160)는 펄스 구동되는 고전위전압인 에이징 신호를 생성하여 출력하고, 이를 제2 전원라인(EVSS)을 통해 발광 소자의 제2 전극(예: 캐소드)에 입력할 수 있고, 고전위전압을 출력하지 않고 제1 전원라인(EVDD)에 무신호 또는 그라운드 전압(GND)을 입력할 수 있다. 또는, 에이징 신호는 전원 공급부(160)와는 무관하게 입력되는 외부 신호일 수 있고, 외부로부터 입력된 에이징 신호가 제2 전원라인(EVSS)을 통해 발광 소자의 제2 전극(예: 캐소드)에 입력될 수 있다.

도 2는 도 1에 도시된 전계발광 표시장치의 서브 픽셀 구조를 설명하기 위한 회로도이다.

도 2를 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치에서 단위 픽셀을 구성하는 하나의 서브 픽셀(SP)에는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 센싱 박막 트랜지스터(ST), 커패시터(Cst) 및 발광 소자(EL)를 포함할 수 있다.

스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1 전극이 연결되고, 구동 박막 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결될 수 있다.

구동 박막 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원라인(EVDD)(예: 고전위전압)과 제2 전원라인(EVSS)(예: 저전위전압) 사이로 구동 전류가 흐르도록 동작할 수 있다. 예를 들어, 구동 박막 트랜지스터(DR)는 제1 전원라인(EVDD)에 제1 전극이 연결되고, 발광 소자(EL)의 애노드 전극(또는 제1 전극)에 제2 전극이 연결될 수 있다.

커패시터(Cst)는 구동 박막 트랜지스터(DR)의 게이트와 소스 사이에 형성되어, 스위칭 박막 트랜지스터(SW)를 통해 전송된 데이터 전압을 충전하며, 구동 박막 트랜지스터(DR)는 커패시터(Cst)에 충전된 전압에 따라 구동될 수 있다.

발광 소자(EL)는 구동 박막 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작할 수 있다. 예를 들어, 발광 소자(EL)는 구동 박막 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고, 제2 전원 라인(EVSS)에 캐소드 전극이 연결될 수 있다. 예를 들면, 발광 소자(EL)는 유기 발광다이오드(Organic Light Emitting Diode; OLED)일 수 있다.

센싱 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DR)의 제2 전극과 발광 소자(EL)의 애노드 전극 사이(이하, 센싱 노드)에 접속될 수 있다. 센싱 박막 트랜지스터(ST)는 레퍼런스 라인(VREF)을 통해 전달되는 초기화 전압(또는 센싱 전압)을 구동 박막 트랜지스터(DR)의 센싱 노드에 공급하거나, 구동 박막 트랜지스터(DR)의 센싱 노드 또는 레퍼런스 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작할 수 있다.

센싱 박막 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 박막 트랜지스터(SW)와 유사, 동일, 또는 다를 수 있다. 일 예로, 스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 박막 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달될 수 있다. 다른 예로, 스위칭 박막 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 박막 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

또한, 도 2의 예에서는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 커패시터(Cst), 발광 소자(EL), 센싱 박막 트랜지스터(ST)를 포함하는 3T(Transistor) 1C(Capacitor) 구조의 서브 픽셀을 일 예로 설명하였지만, 보상회로의 구성에 따라 각 서브 픽셀은 3T2C, 4T2C, 5T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수도 있다.

한편, 전원 공급부(160)는 각 서브 픽셀(SP)의 구동을 위해 필요한 고전위전압과 저전위전압 등을 생성하여 공급할 수 있고, 전원 공급부(160)에서 생성된 고전위전압은 제1 전원라인(EVDD)을 통해 발광 소자(EL)의 애노드 전극으로 입력되고, 전원 공급부(160)에서 생성된 저전위전압은 제2 전원라인(EVSS)을 통해 발광 소자(EL)의 캐소드 전극으로 입력될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치의 서브 픽셀(SP)에서 발광 소자(EL)는 기판 상에 애노드층(또는 제1 전극층)과, 발광층(또는 유기물층)과, 캐소드층(또는 제2 전극층)을 순차적으로 증착하는 방식으로 형성될 수 있다. 이와 같이, 유기물을 증착하는 과정에서 애노드층과 캐소드층 사이에 발생된 이물질로 인해 쇼트(short)가 발생할 수 있고, 이로 인해 서브 픽셀에 암점 또는 휘점 불량이 발현될 수 있으므로, 생산이 완료된 전계발광 표시장치에 대해서는 모듈화 전에 이물질에 의한 쇼트를 제거하여 암점을 정상화하는 에이징(aging) 공정을 수행할 수 있다.

도 3은 본 명세서의 실시예에 따른 전계발광 표시장치의 에이징 공정의 원리를 설명하기 위한 도면이다.

도 3을 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치는 기판 상에 애노드층(예: 제1 전극), 유기발광층, 캐소드층(예: 제2 전극)을 순차적으로 증착하여 픽셀(또는 발광 소자)을 형성할 수 있다. 그런데, 이물질 등으로 인해 애노드와 캐소드 간 쇼트(short)가 발생할 수 있다. 애노드와 캐소드가 쇼트되면 해당 픽셀은 암점이 발생될 수 있다.

이를 방지하기 위해, 기판 상에 표시 패널의 구성들을 형성한 후 애노드와 캐소드 간에 에이징 신호를 인가하는 에이징 공정을 수행할 수 있다. 에이징 신호는 애노드와 캐소드 간에 입력되는 역전류 신호로서, 역전류가 인가되면 발열 반응에 의해, 이물질, 애노드 및 캐소드 간의 쇼트된 부분들이 열에 의해 이격되어 쇼트 상태를 제거하고, 이를 통해 쇼트에 의한 암점을 정상화할 수 있다. 예를 들어, 전계발광 표시장치의 정상 구동시 전원 공급부(160)는 고전위전압을 출력하여 제1 전원라인(EVDD)을 통해 입력하고, 저전위전압을 출력하여 제2 전원라인(EVSS)을 통해 입력할 수 있다. 반면에, 전계발광 표시장치의 에이징 시 전원 공급부(160)는 펄스 구동되는 고전위전압인 에이징 신호를 생성하여 출력하고, 이를 제2 전원라인(EVSS)을 통해 발광 소자의 제2 전극(예: 캐소드)에 입력할 수 있고, 고전위전압을 출력하지 않고 제1 전원라인(EVDD)에 무신호 또는 그라운드 전압(GND)을 입력할 수 있다. 또는, 에이징 신호는 전원 공급부(160)와는 무관하게 입력되는 외부 신호일 수 있고, 외부로부터 입력된 에이징 신호가 제2 전원라인(EVSS)을 통해 발광 소자의 제2 전극(예: 캐소드)에 입력될 수 있다.

이와 같은, 에이징 공정에 의해 애노드와 캐소드 간의 쇼트 상태가 제거되기 위해서는 에이징 신호에 의한 역전류의 최대 허용 전류 값이 충분히 커지는 것이 필요하다. 그런데, 전계발광 표시장치의 에이징 시 제2 전원라인(EVSS)을 통해 입력된 에이징 신호는 애노드 및 캐소드에서 발열 반응을 일으킨 후, 구동 박막 트랜지스터(DR)를 거쳐서 제1 전원라인(EVDD)으로 인출되기 때문에 에이징 신호에 의한 역전류의 최대 허용 전류 값이 구동 박막 트랜지스터(DR)의 허용 전류 값으로 제한될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는 에이징 공정을 위한 에이징 신호가 구동 박막 트랜지스터를 우회하도록 하는 보조 배선을 추가함으로써 에이징 신호에 의한 최대 허용 전류 값을 극대화할 수 있는 픽셀 구조를 제안한다.

도 4는 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다. 도 5 내지 도 7은 도 4의 일부 단층 구조를 나타낸 평면도들이다. 도 8은 도 4의 Ⅰ-Ⅰ'의 단면도이다. 도 9는 에이징 공정 이전 도 4의 Ⅱ-Ⅱ'의 단면도이다. 도 10은 에이징 공정 이후 도 4의 Ⅱ-Ⅱ'의 단면도이다.

도 4 내지 도 10을 도 1을 결부하여 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치(100)는 도 1에 도시된 데이터 구동부(140) 및 스캔 구동부(150)로부터 공급된 데이터신호(DATA) 및 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시하는 표시 패널(110)을 포함할 수 있다. 표시 패널(110)은 도 1에 도시된 복수의 데이터 라인들(DL1~DLn) 및 복수의 게이트 라인들(GL1~GLm)이 서로 교차하여 정의되는 복수의 서브 픽셀들(SP)이 형성되어 화상이 표시되는 영역인 표시 영역(AA)과, 표시 영역의 일측에 형성되는 패드 영역(PA)을 포함할 수 있다.

도 4에 도시된 바와 같이, 표시 영역(AA)에는 복수의 서브 픽셀들(SP)이 배치될 수 있다. 각 서브 픽셀(SP)은 발광부와 발광부 주변의 비발광부를 갖는 화소 영역을 포함할 수 있다. 발광부와 비발광부는 개구부를 갖는 뱅크에 의해 정의될 수 있다. 뱅크의 개구부에 대응하여 발광부가 위치하고, 뱅크에 대응하여 비발광부가 위치할 수 있다. 각 서브 픽셀(SP)은 제1 전극(210)(예: 애노드), 보조 전극(215)(예: 보조 애노드), 발광층(미도시) 및 제2 전극(220)(예: 캐소드)을 포함할 수 있다.

제1 전극(210)은 각 서브 픽셀(SP)의 화소 영역의 발광부에 배치되고, 보조 전극(215)은 화소 영역의 비발광부에 배치되고 제1 전극(210)으로부터 이격되게 배치될 수 있다. 제1 전극(210)과 보조 전극(215) 사이에는 이격부(216)가 배치될 수 있다. 제1 전극(210) 상에는 발광층이 배치될 수 있다. 예를 들어, 제1 전극(210)과 보조 전극(215)은 동일 평면 상에 배치되고, 동일한 물질로 이루어질 수 있다. 제1 전극(210)과 보조 전극(215)은 표시 패널(110)의 제조 과정에서 에이징 공정 이전에는 서로 전기적으로 연결될 수 있고, 에이징 공정 이후에 서로 이격되어 전기적으로 분리될 수 있다.

제2 전극(220)은 각 서브 픽셀(SP)의 화소 영역 상에 배치되고 발광층에 연결될 수 있다. 제2 전극(220)은 표시 패널(110)의 표시 영역(AA)의 전면에 걸쳐 형성될 수 있다.

도 4에 도시된 바와 같이, 표시 영역(AA) 일 측의 패드 영역(PA)에는 복수의 전원 패드들(310, 320)이 배치될 수 있다. 각각의 전원 패드들(310, 320)은 표시 패널(110)의 외부에 배치되는 전원 공급부(160)와 전기적으로 연결되어 표시 패널(110)의 구동을 위한 각종 전원 전압을 수신할 수 있다.

제1 전원 패드(310)(또는 제1 공통 전원 패드)는 전원 공급부(160)로부터 출력된 저전위전압을 표시 패널(110)로 공급하기 위한 저전위전압 패드일 수 있다. 또는, 에이징 공정시에는, 제1 전원 패드(310)는 발광 소자의 제1 전극(210)(또는 애노드)과 제2 전극(220)(또는 캐소드) 간에 역전류를 인가하기 위한 신호를 공급하기 위한 고전위전압 패드일 수 있다. 따라서, 에이징 공정을 진행할 때, 제1 전원 패드(310)는 고전위전압인 제1 에이징 신호를 표시 패널(110)로 공급하기 위한 제1 에이징 신호 패드일 수 있다.

예를 들어, 제1 전원 패드(310)는 전계발광 표시장치의 에이징 공정시 제1 배선라인(410)(또는 제1 에이징 배선)과 전기적으로 연결되고, 전원 공급부(160)로부터 출력된 고전위전압인 제1 에이징 신호를 제1 배선라인(410)을 통해 발광 소자의 제2 전극(220)(또는 캐소드)에 인가할 수 있다. 또는, 제1 전원 패드(310)는 전계발광 표시장치의 정상 구동시 제1 배선라인(410)(또는 제2 전원라인(EVSS))과 전기적으로 연결되고, 전원 공급부(160)로부터 출력된 저전위전압을 제1 배선라인(410)을 통해 발광 소자의 제2 전극(220)(또는 캐소드)에 인가할 수 있다.

제2 전원 패드(320)(또는 제2 공통 전원 패드)는 전원 공급부(160)로부터 출력된 보조전원 전압을 표시 패널(110)로 공급하기 위한 보조전압 패드일 수 있다. 예컨대, 보조전압 전압은 그라운드전압이거나, 저전위전압일 수 있다. 또는, 제2 전원 패드(320)는 에이징 공정시 발광 소자의 제1 전극(210)(또는 애노드)과 제2 전극(220)(또는 캐소드) 간에 역전류를 인가하기 위한 신호일 수 있다. 따라서, 제2 전원 패드(320)는 제1 에이징 신호와 일정 전위차를 갖는 저전위전압인 제2 에이징 신호를 표시 패널(110)로 공급하기 위한 제2 에이징 신호 패드일 수 있다.

예를 들면, 제2 전원 패드(320)는 제2 배선라인(420)(또는 보조 전원라인)과 전기적으로 연결될 수 있다. 또한, 제2 배선라인(420)은 적어도 하나의 절연막을 사이에 두고서 발광 소자의 제1 전극(210)(또는 애노드) 및 보조 전극(215)(또는 보조 애노드)과 적어도 일부 중첩되게 배치된 보조 전원 전극(425)과 전기적으로 연결될 수 있다. 예를 들어, 보조 전원 전극(425)은 도 9 및 도 10에 도시된 바와 같이, 적어도 하나의 절연막(예: 오버 코트층(OC))을 사이에 두고 제1 전극(210)과 보조 전극(215) 아래에 배치되고, 언더컷(UC) 구조를 통해 보조 전원 전극(425)의 끝단에서 보조 전극(215) 및 제2 전극(220)과 전기적으로 연결될 수 있다. 본 명세서의 실시예에 따르면, 제1 전극(210)과 보조 전극(215)은 도 9에 도시된 바와 같이, 표시 패널(110)의 제조 과정에서 에이징 공정 이전에는 서로 전기적으로 연결될 수 있다. 또한, 제1 전극(210)과 보조 전극(215)은 도 10에 도시된 바와 같이, 표시 패널(110)의 제조 과정에서 에이징 공정 이후에는 서로 이격되어 전기적으로 분리될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는 에이징 공정 이전에 제1 전극(210)과 보조 전극(215)이 서로 전기적으로 연결될 수 있다. 도 9를 참조하면, 에이징 공정 이전에는, 보조 전극(215)은 제1 전극(210)과 전기적으로 연결되어 있다. 이때, 보조 전원 전극(425)의 끝단은 언더컷(UC) 구조를 통해 보조 전극(215) 및 제2 전극(220)과 전기적으로 연결될 수 있다.

그리고, 전계발광 표시장치의 에이징 공정시, 전원 공급부(160)로부터 출력된 저전위전압인 제2 에이징 신호를 제2 배선라인(420)을 통해 보조 전원 전극(425)에 인가할 수 있다. .

에이징 공정에 따라, 제1 전원 패드(310)로부터 제1 배선라인(410)을 통해 제2 전극(220)에 고전위전압인 제1 에이징 신호가 인가될 수 있다. 그리고, 제2 전원 패드(320)로부터 제2 배선라인(420)을 통해 보조 전원 전극(425)에 저전위전압인 제2 에이징 신호가 인가될 수 있다. 도 4 및 도 9를 참조하면, 보조 전원 전극(425)은 보조 전극(215)과 연결되고, 보조 전극(215)은 제1 전극(210) 및 제2 전극(220)과 연결되어 있다. 따라서, 제1 전극 (210), 보조 전극(215), 제2 전극(220), 및 보조 전원 전극(425)이 전기적으로 연결될 수 있다. 이에 따라, 제1 에이징 신호와 제2 에이징 신호의 전위차에 의한 역전류가 제1 전극(210)과 제2 전극(220) 사이에 열을 발생시키고, 제1 전극(210)과 보조 전극(215) 및 보조 전원 전극(425)을 거쳐서 제2 배선라인(420)을 통해 외부로 인출될 수 있다. 따라서, 발광 소자와 연결된 구동 박막 트랜지스터에 영향을 주지 아니하고, 에이징 공정을 수행할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는 에이징 공정 이후에, 도 4에 도시된 바와 같이, 제1 전극(210)과 보조 전극(215)이 이격부(216)를 사이에 두고 서로 이격되어 전기적으로 분리될 수 있다. 그리고, 전계발광 표시장치의 정상 구동시, 제2 전원 패드(320)는 제2 배선라인(420) 및 보조 전원 전극(425)과 전기적으로 연결될 수 있다. 또한, 발광 소자의 제2 전극(220)의 전기저항을 낮출 수 있도록, 보조전원 전압을 제2 배선라인(420)을 통해 제2 전극(220)과 전기적으로 연결된 보조 전원 전극(425)에 인가할 수 있다. 이때, 보조 전원 전극(425)의 끝단은 언더컷(UC) 구조를 통해 보조 전극(215)과 연결된다. 그러나, 에이징 공정을 통하여, 보조 전극(215)과 제1 전극(210)간의 전기적 연결이 분리될 수 있다. 따라서, 보조 전원 전극(425)과 제1 전극(210) 간의 전기적 연결이 분리되고, 보조 전원 전극(425)과 제2 전극(220) 간의 전기적 연결만이 유지될 수 있다. 보조 전원 전극(425)은 제1 전극(210)과의 전기적 연결이 분리된 보조 전극(215)을 통하여 제2 전극(220)과 전기적으로 연결된다. 또한, 제2 전극(220)과 전기적으로 연결된 보조 전원 전극 (425)에 의하여, 제2 전극(220)의 전기저항이 작아질 수 있다. 따라서, 보조 전원 전극(425)은 제2 전극(22)의 전기 저항을 줄일 수 있는 캐소드 보조 전극의 역할을 할 수 있다. 이때, 보조 전원 전극(425)과 전기적으로 연결된 제2 전원 패드(320)는 전기적으로 플로팅된 상태일 수 있다.

도 5 내지 도 10을 도 4와 결부하여 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 보다 구체적으로 살펴보면 다음과 같다.

도 5에 도시된 바와 같이, 기판 상에는 복수의 전원 패드들(310, 320)이 배치되고, 복수의 전원 패드들(310, 320) 각각에 연결된 제1 배선라인(410)과 제2 배선라인(420)이 형성될 수 있다.

복수의 전원 패드(310, 320)는 COF(Chip On Film)와 같은 연성 필름과 연결될 수 있고, 전원 공급부(160)에서 출력된 각종 전원 전압을 연성 필름을 통해 수신할 수 있다. 복수의 전원 패드들(310, 320) 중 제1 전원 패드(310)(또는 제1 공통 전원 패드)는 전원 공급부(160)로부터 출력된 저전위전압을 표시 패널(110)로 공급하거나, 에이징 공정시 발광 소자의 제1 전극(210)(또는 애노드)와 제2 전극(220)(또는 캐소드) 간에 역전류를 인가하기 위한 신호로서, 고전위전압인 제1 에이징 신호를 표시 패널(110)로 공급할 수 있다.

또한, 제2 전원 패드(320)(또는 제2 공통 전원 패드)는 전원 공급부(160)로부터 출력된 보조전원 전압을 표시 패널(110)로 공급하거나, 에이징 공정시 발광 소자의 제1 전극(210)(또는 애노드)와 제2 전극(220)(또는 캐소드) 간에 역전류를 인가하기 위한 신호로서, 제1 에이징 신호와 일정 전위차를 갖는 저전위전압인 제2 에이징 신호를 표시 패널(110)로 공급할 수 있다.

제1 배선라인(410)은 제1 전원 패드(310)와 전기적으로 연결되고, 발광 소자의 제2 전극(220)(또는 캐소드)에 연결되어 제1 전원 패드(310)를 통해 공급된 저전위전압을 제2 전극(220)에 인가할 수 있다. 또한, 에이징 공정시, 제1 배선라인(410)은 제1 전원 패드(310)를 통해 공급된 제1 에이징 신호를 제2 전극(220)에 인가할 수 있다.

제2 배선라인(420)은 제2 전원 패드(320)와 전기적으로 연결될 수 있다. 그리고, 제2 배선라인(420)은 보조 전원 전극(425)과 전기적으로 연결될 수 있다. 보조 전원 전극(425)은 도 9 및 도 10에 도시된 바와 같이, 적어도 하나의 절연막(예: 오버 코트층(OC))을 사이에 두고서, 발광 소자의 제1 전극(210)(또는 애노드) 및 보조 전극(215)(또는 보조 애노드)과 적어도 일부 중첩되게 배치될 수 있다. 제2 배선라인(420)과 보조 전원 전극(425)은 보조 전극(215)에 연결되어 제2 전원 패드(320)를 통해 공급된 보조전원 전압을 보조 전극(215)에 인가할 수 있다. 또한, 에이징 공정시, 제2 배선라인(420)은 제2 전원 패드(320)를 통하여 공급된 제2 에이징 신호를 보조 전극(215)에 인가할 수 있다.

복수의 전원 패드(310, 320)와 제1 및 제2 배선라인(410, 420)의 아래에는 도 8에 도시된 바와 같이, 적어도 하나의 박막 트랜지스터(TFT)가 배치되고, 박막 트랜지스터(TFT)를 커버하는 보호층(PAS)이 형성될 수 있다.

도 5에 도시된 구성요소들의 아래에는 적어도 하나의 박막 트랜지스터(TFT)가 배치되고, 박막 트랜지스터(TFT)를 커버하는 보호층(PAS)이 형성될 수 있다. 그리고, 도 5에 도시된 구성요소들 상에는 이들을 커버하도록 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 하부 구조에 의해 발생된 단차를 완화하는 평탄화막일 수 있다. 또한, 보호층(PAS)과 오버 코트층(OC)에는 보조 전원 전극(425)의 끝단이 노출될 수 있도록 하는 언더컷(UC) 구조가 형성될 수 있다.

오버 코트층(OC) 상에는 제1 전극(210)(또는 애노드), 제2 전극(220)(또는 캐소드) 및 제1 전극(210)과 제2 전극(220) 사이에 개재된 발광층을 갖는 발광 소자가 형성될 수 있다.

도 6에 도시된 바와 같이, 오버 코트층(OC) 상에는 제1 전극(210)(또는 애노드)을 구성하는 적어도 하나의 제1 금속 패턴(210a)과, 제1 전극(210)으로부터 이격된 보조 전극(215)(또는 보조 애노드)을 구성하는 제1 금속층(215a)이 형성될 수 있다. 제1 금속 패턴(210a)과 제1 금속층(215a)은 동일 평면 상에 배치되고, 동일한 물질로 이루어질 수 있다. 제1 금속층(215a)은 제1 금속 패턴(210a)과의 사이에 이격부(216a)를 두고, 아일랜드 패턴으로 형성될 수 있다. 보조 전원 전극(425)은 오버 코트층(OC)을 사이에 두고 제1 전극(210)의 제1 금속 패턴(210a) 및 보조 전극(215)의 제1 금속층(215a) 아래에 배치되고, 보조 전원 전극(425)의 끝단이 보호층(PAS) 및 오버 코트층(OC)의 언더컷(UC) 구조를 통해 보조 전극(215)의 제1 금속층(215a)과 전기적으로 연결될 수 있다.

도 7에 도시된 바와 같이, 제1 전극(210)의 제1 금속 패턴(210a) 및 보조 전극(215)의 제1 금속층(215a) 상에는 제1 금속 패턴(210a) 및 제1 금속층(215a)을 일체로 덮는 금속층이 형성될 수 있다. 금속층은 제1 금속 패턴(210a)에 대응하는 제2 금속 패턴(210b), 제1 금속층(215a)에 대응하는 제2 금속층(215b) 및 제1 금속 패턴(210a)과 제1 금속층(215a) 사이의 이격부(216a)에 대응하는 고저항 금속층(216b)을 포함할 수 있다. 본 명세서의 실시예에 따른 전계발광 표시장치는 에이징 공정 이전에 제1 전극(210)과 보조 전극(215)은 고저항 금속층(216b)에 의해 전기적으로 연결될 수 있다.

제1 전극(210) 및 보조 전극(215)이 형성된 이후, 발광부와 비발광부를 정의하는 뱅크(BA)가 형성되고, 제1 전극(210) 상에 발광층(230)이 형성되고, 발광층(230) 상에 제2 전극(220)이 형성될 수 있다.

도 8 및 도 9는 본 명세서의 실시예에 따른 전계발광 표시장치가 에이징 공정 이전의 단면 형상을 나타내는 것이고, 도 10은 에이징 공정 이후의 단면 형상을 나타내는 것이다.

도 8에 도시된 바와 같이, 기판(SUB) 상에 박막 트랜지스터(TFT)가 형성되고, 박막 트랜지스터(TFT) 상에 보호층(PAS)이 형성될 수 있다. 그리고, 보호층(PAS) 상에 오버 코트층(OC)이 형성되고, 오버 코트층(OC) 상에 제1 전극(210)이 형성될 수 있다. 또한, 제1 전극(210) 상에 발광부와 비발광부를 정의하는 뱅크(BA)가 형성되고, 뱅크(BA)의 개구부를 통해 노출된 제1 전극(210)과 뱅크(BA) 상에 발광층(230)이 형성될 수 있다. 제1 전극(210)과 뱅크(BA)상에 형성된 발광층(230) 상에 제2 전극(220)이 형성될 수 있다. 제1 전극(210)은 보호층(PAS) 및 오버 코트층(OC) 상에 형성된 컨택홀(CNT)을 통해 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 제1 전극(210)은 하부의 제1 금속 패턴(210a)과 상부의 제2 금속 패턴(210b)을 포함할 수 있다.

도 9에 도시된 바와 같이, 기판(SUB) 상에 보호층(PAS)이 형성되고, 보호층(PAS) 상에 보조 전원 전극(425)이 형성될 수 있다. 그리고, 보조 전원 전극(425) 상에 오버 코트층(OC)이 형성되고, 오버 코트층(OC) 상에 제1 전극(210) 및 보조 전극(215)이 형성될 수 있다. 또한, 제1 전극(210) 및 보조 전극(215) 상에 발광부와 비발광부를 정의하는 뱅크(BA)가 형성되고, 뱅크(BA)의 개구부를 통해 노출된 제1 전극(210)과 뱅크(BA) 상에 발광층(230)이 형성될 수 있다. 제1 전극(210)과 뱅크(BA) 상에 배치된 발광층(230) 상에 제2 전극(220)이 형성될 수 있다. 제1 전극(210)은 하부의 제1 금속 패턴(210a)과 상부의 제2 금속 패턴(210b)을 포함하며, 뱅크(BA)의 개구부에 대응하는 발광부에 위치할수 있다. 그리고, 보조 전극(215)은 하부의 제1 금속층(215a)과 상부의 제2 금속층(215b)을 포함하며, 뱅크(BA)에 대응하는 비발광부에 위치할 수 있다. 제1 전극(210)의 제2 금속 패턴(210b)과 보조 전극(215)의 제2 금속층(215b)은 고저항 금속층(216b)에 의해 전기적으로 연결될 수 있다. 또한, 보조 전원 전극(425)의 끝단에는 보호층(PAS) 및 오버 코트층(OC)에 걸쳐 언더컷(UC) 구조가 형성될 수 있다. 예를 들어, 언더컷(UC) 구조는 보조 전원 전극(425)의 끝단이 처마(eave)로 기능하고, 보조 전원 전극(425)의 끝단에 의한 처마 구조에 대향하는 보호층(PAS)과 오버 코트층(OC)이 단차 구조를 갖도록 형성될 수 있다. 언더컷(UC) 구조는 보조 전원 전극(425)의 끝단 아래가 노출되도록 보호층(PAS)이 안쪽으로 들어가는 형태로 형성될 수 있다. 또한, 언더컷(UC) 구조는 보조 전원 전극(425)의 끝단 상부가 노출되도록 오버 코트층(OC)이 안쪽으로 들어가는 형태로 형성될 수 있다. 이러한 언더컷(UC) 구조를 통해 오버 코트층(OC) 상에 형성되는 보조 전극(215)이 보조 전원 전극(425)의 끝단과 전기적으로 연결될 수 있다. 또한, 제2 전극(220)은 보호층(PAS) 및 오버 코트층(OC)의 언더컷(UC) 구조에서 보조 전극(215)을 매개로 보조 전원 전극(425)과 전기적으로 연결될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는 도 9와 같이, 에이징 공정 이전에는 제1 전극(210)과 보조 전극(215)이 고저항 금속층(216b)에 의해 전기적으로 연결될 수 있다. 이러한 구조에서 전계발광 표시장치의 에이징 공정시, 제2 전극(220)에는 제1 전원 패드(310)에 연결된 제1 배선라인(410)을 통해 고전위전압인 제1 에이징 신호가 인가될 수 있다. 또한, 보조 전원 전극(425)에는 제2 전원 패드(320)에 연결된 제2 배선라인(420)을 통해 저전위전압인 제2 에이징 신호가 인가될 수 있다. 그러면, 제1 전극(210), 보조 전극(215), 제2 전극(220) 및 보조 전원 전극(425)이 전기적으로 연결됨에 따라, 제1 에이징 신호와 제2 에이징 신호의 전위차에 의한 역전류가 제1 전극(210)과 제2 전극(220) 사이에 열을 발생시킬수 있다. 또한, 제1 전극(210)및 제2 전극(220) 사이에 발생된 열은 제1 전극(210), 보조 전극(215) 및 보조 전원 전극(425)을 거쳐서 제2 배선라인(420)을 통해 외부로 인출될 수 있으므로, 박막 트랜지스터(TFT)에 영향을 주지 아니하고 에이징 공정을 수행할 수 있다.

도 10에 도시된 바와 같이, 본 명세서의 실시예에 따른 전계발광 표시장치는 에이징 공정 이후에 제1 전극(210)과 보조 전극(215) 사이의 고저항 금속층(216b)이 단선되거나 제거되고, 그 사이에 이격부(216)가 배치될 수 있다. 예를 들어, 에이징 공정은 1차적으로 제1 전극(210)과 제2 전극(220) 사이에 이물질로 인해 쇼트(short)된 영역을 제거할 수 있고, 2차적으로 제1 전극(210)과 보조 전극(215) 사이의 고저항 금속층(216b)을 제거할 수 있다. 예를 들면, 1차 에이징 공정에서 제1 전위차를 가진 1차 에이징 신호를 인가하여 제1 전극(210) 및 제2 전극(220) 사이의 쇼트(short) 상태를 해소하고, 2차 에이징 공정에서 제1 전위차보다 큰 제2 전위차를 가진 2차 에이징 신호를 인가하여 제1 전극(210)과 보조 전극(215) 사이의 고저항 금속층(216b)을 제거할 수 있다. 또는, 에이징 공정시 인가되는 에이징 신호는 점진적으로 전위차가 커지도록 설정하여 제1 전극(210) 및 제2 전극(220)사이의 쇼트 제거와 고저항 금속층(216b) 제거가 순차적으로 진행될 수 있도록 할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는, 도 10과 같이, 에이징 공정 이후에는 제1 전극(210)과 보조 전극(215)이 이격부(216)를 사이에 두고 서로 이격되어 전기적으로 분리될 수 있다. 그리고, 이러한 구조에서 전계발광 표시장치의 정상 구동시, 제2 전원 패드(320)는 제2 배선라인(420) 및 보조 전원 전극(425)과 전기적으로 연결되고, 발광 소자의 제2 전극(220)의 전기저항을 낮출 수 있도록 보조전원 전압을 제2 배선라인(420)을 통해 제2 전극(220)과 전기적으로 연결된 보조 전원 전극(425)에 인가할 수 있다. 에이징 공정을 통하여 제1 전극(210)과 보조 전극(215)의 전기적 연결이 분리됨에 따라, 보조 전원 전극(425)과 제1 전극(210) 간의 전기적 연결이 분리될 수 있다. 따라서, 보조 전원 전극(425)과 제2 전극(220) 간의 전기적 연결만이 유지될 수 있다. 보조 전원 전극(425)은 제2 전극(220)과 전기적으로 연결됨에 따라, 제2 전극(220)의 전기저항을 줄일 수 있는 캐소드 보조 전극의 역할을 할 수 있다. 이때, 보조 전원 전극(425)과 전기적으로 연결된 제2 전원 패드(320)는 전기적으로 플로팅된 상태일 수 있다.

도 11 내지 도 15는 본 명세서의 실시예에 따른 에이징 공정을 설명하기 위한 회로도들이다.

도 11 내지 도 15를 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치에서의 에이징 공정을 보다 구체적으로 살펴보면 다음과 같다.

도 11에 도시된 바와 같이, 발광 소자(EL)의 애노드(또는 제1 전극)과 캐소드(또는 제2 전극)에는 보조 전원 전극(425)이 병렬적으로 연결되고, 제2 배선라인(420)을 통해 그라운드(GND)에 연결될 수 있다. 발광 소자(EL)의 애노드(또는 제1 전극)와 보조 전원 전극(425) 사이에는 고저항 금속층(216b)에 의한 저항이 배치될 수 있다.

도 12에 도시된 바와 같이, 발광 소자(EL)의 애노드(또는 제1 전극)과 캐소드(또는 제2 전극) 사이에 이물질(PA)이 놓여지게 되면, 이물질(PA)에 의해 발광 소자(EL)의 애노드(또는 제1 전극)과 캐소드(또는 제2 전극) 사이에 쇼트(short)가 발생할 수 있다.

도 13에 도시된 바와 같이, 1차 에이징 공정에서 제2 전원라인(EVSS)에는 정상 구동시의 저전위전압과 상이하게 고전위전압인 제1 에이징 신호를 발광 소자(EL)의 캐소드(또는 제2 전극)에 인가하고, 그라운드(GND)에는 제1 에이징 신호와 일정 전위차를 갖는 저전위전압인 제2 에이징 신호를 인가하는 것에 의해 역전류 신호인 1차 에이징 신호가 캐소드와 애노드 사이에 열을 발생시키고, 보조 전원 전극(425)과 제2 배선라인(420)을 통해 그라운드(GND)로 인출될 수 있다. 그러면, 캐소드와 애노드 사이에 발생된 열에 의해 이물질(PA)로 인한 쇼트가 제거되어 발광 소자(EL)가 정상화될 수 있다. 이때, 1차 에이징 신호는 제1 전원라인(EVDD) 측으로 흐르지 않고, 그라운드(GND)로 인출될 수 있기 때문에 구동 박막 트랜지스터(DR)에 영향을 주지 아니하고, 에이징 공정을 수행할 수 있다. 따라서, 1차 에이징 신호는 구동 박막 트랜지스터(DR)의 허용 전류 값에 제한되지 않고, 최대 허용 전류 값을 극대화할 수 있음으로 에이징 공정의 효과를 향상시킬 수 있다.

도 14에 도시된 바와 같이, 2차 에이징 공정에서 1차 에이징 신호보다 큰 전위차를 가진 2차 에이징 신호를 인가할 수 있다. 2차 에이징 신호는 발광 소자(EL)의 애노드(또는 제1 전극)와 보조 전원 전극(425) 사이의 고저항 금속층(216b)에 열을 발생시키고, 발생된 열에 의해 고저항 금속층(216b)을 제거할 수 있다. 또는, 에이징 공정시 인가되는 에이징 신호는 점진적으로 전위차가 커지도록 설정하여 제1 전극(210) 및 제2 전극(220)사이의 쇼트 제거와 고저항 금속층(216b) 제거가 순차적으로 진행될 수 있도록 할 수 있다. 또한, 에이징 공정시 이물질(PA)에 의한 애노드와 캐소드 간에 쇼트가 발생되지 않은 발광 소자의 경우, 고저항 금속층(216b)을 제거하는 2차 에이징 공정만이 수행될 수도 있다.

도 15에 도시된 바와 같이, 에이징 공정 이후에는 발광 소자(EL)의 애노드(또는 제1 전극)와 보조 전원 전극(425) 사이의 고저항 금속층(216b)이 제거되어 이격부(216)가 위치하게 되고, 제2 배선라인(420) 및 보조 전원 전극(425)이 발광 소자(EL)의 캐소드에만 전기적으로 연결되어, 캐소드 보조 전극(425', 420')이 될 수 있다.

도 16은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다. 도 17은 도 16의 Ⅲ-Ⅲ'의 단면도이다. 도 16은 도 4에 도시된 전계발광 표시장치에서 보조 전원 전극(425)에 반사 금속 패턴(430)이 추가되도록 구조를 변형한 것이다. 이에 따라, 이하의 설명에서는 도 4의 전계발광 표시장치에서 변형된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.

도 16 및 도 17을 결부하여 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치(100)의 보조 전원 전극(425)에는 제1 전극(210)의 아래에 배치되고 화소 영역의 발광부와 중첩되는 반사 금속 패턴(430)을 포함할 수 있다.

도 17에 도시된 바와 같이, 반사 금속 패턴(430)은 뱅크(BA)의 개구부에 대응하는 발광부가 위치한 제1 전극(210) 아래에 중첩되게 배치될 수 있다. 반사 금속 패턴(430)은 뱅크(BA)가 투명한 물질로 이루어진 경우, 뱅크(BA)를 통해 굴절된 광이 오버 코트층(OC)과 보호층(PAS) 아래에 배치된 박막 트랜지스터(TFT)로 향하는 것을 차단하는 역할을 수행할 수 있다.

도 18은 본 명세서의 실시예에 따른 전계발광 표시장치를 개략적으로 나타낸 평면도이다. 도 19는 도 18의 Ⅳ-Ⅳ'의 단면도이다. 도 18은 도 4에 도시된 전계발광 표시장치에서 제1 전극(210)이 그리드 형태의 제1 전극(210')으로 변형되고, 보조 전원 전극(425)에 그리드 반사 금속 패턴(435)이 추가되도록 구조를 변형한 것이다. 이에 따라, 이하의 설명에서는 도 4의 전계발광 표시장치에서 변형된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.

도 18 및 도 19를 결부하여 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치(100)의 제1 전극(210')은 복수의 제1 금속 패턴(210c)과 복수의 제1 금속 패턴(210c) 전체를 덮는 제2 금속 패턴(210d)을 포함하고, 복수의 제1 금속 패턴들(210c) 사이에 오버 코트층(OC)과 직접 접하는 제2 금속 패턴(210d)으로 이루어진 그리드 패턴(210e)을 포함할 수 있다. 제1 전극(210')은 복수의 제1 금속 패턴(210c)이 서로 이격 분리되고, 이들을 제2 금속 패턴(210d)에 의해 전기적으로 연결되게 형성됨으로써, 복수의 제1 금속 패턴(210c) 중 특정 위치에 이물질이 놓여지게 되어 애노드와 캐소드 간의 쇼트(short)가 발생된 경우, 에이징 공정에 의해 쇼트가 발생된 제1 금속 패턴(210c) 주변의 제2 금속 패턴(210d)만이 국부적으로 제거될 수 있다. 그러면, 제1 전극(210') 전체가 암점화되지 않고, 제1 전극(210')의 일부 영역 즉, 이물질이 위치한 특정의 제1 금속 패턴(210c)과 그 주변의 제2 금속 패턴(210d)이 위치한 부분만을 암점화하고, 이를 제외한 제1 전극(210')의 나머지 영역은 정상적으로 발광할 수 있다.

도 19에 도시된 바와 같이, 그리드 반사 금속 패턴(435)은 뱅크(BA)의 개구부에 대응하는 발광부가 위치한 제1 전극(210) 아래에 중첩되게 배치될 수 있다. 그리드 반사 금속 패턴(435)은 제1 전극(210')의 복수의 제1 금속 패턴(210c)과는 중첩되지 않고, 그리드 패턴(210e)과 중첩되게 형성되는 그리드 구조로 형성될 수 있다. 그리드 반사 금속 패턴(435)은 제1 전극(210')의 그리드 패턴(210e)을 통해 통과된 광이 오버 코트층(OC)과 보호층(PAS) 아래에 배치된 박막 트랜지스터(TFT)로 향하는 것을 차단하는 역할을 수행할 수 있다.

도 18 및 도 19에 도시된 전계발광 표시장치(100)는 제1 전극(210')에 트랜치 구조의 그리드 패턴(210e)이 형성됨에 따라, 에이징 공정시 복수의 제1 금속 패턴(210c) 중 특정 패턴에 이물질이 놓여질 때, 해당 패턴 주변의 그리드 패턴(210e)이 쉽게 제거되기 때문에 에이징 공정의 효과가 향상될 수 있는 장점을 가질 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는 아래와 같이 설명될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는, 발광부와 상기 발광부 주변의 비발광부를 갖는 화소 영역을 포함하는 기판, 화소 영역의 발광부에 배치된 제1 전극, 화소 영역의 비발광부에 배치되고 제1 전극으로부터 이격된 보조 전극, 제1 전극 상에 배치된 발광층, 화소 영역 상에 배치되고 발광층에 연결된 제2 전극, 및 제1 전극 아래에 배치되고 보조 전극과 전기적으로 연결된 보조 전원 전극을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 전극은 적어도 하나의 제1 금속 패턴 및 적어도 하나의 제1 금속 패턴을 덮는 제2 금속 패턴을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전극은 제1 전극의 적어도 하나의 제1 금속 패턴으로부터 이격된 제1 금속층 및 제1 금속층을 덮는 제2 금속층을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 금속층은 적어도 하나의 제1 금속 패턴과 동일한 물질로 이루어지고, 제2 금속층은 제2 금속 패턴과 동일한 물질로 이루어질 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전원 전극은 화소 영역의 발광부와 중첩되는 반사 금속 패턴을 더 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 전극은 복수의 제1 금속 패턴 및 복수의 제1 금속 패턴 전체를 덮는 제2 금속 패턴을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전극은, 제1 전극의 복수의 제1 금속 패턴으로부터 이격된 제1 금속층 및 제1 금속층을 덮는 제2 금속층을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 금속층은 복수의 제1 금속 패턴과 동일한 물질로 이루어지고, 제2 금속층은 제2 금속 패턴과 동일한 물질로 이루어질 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전원 전극은 화소 영역의 발광부와 중첩되고, 복수의 제1 금속 패턴과 중첩되지 않는 그리드 반사 금속 패턴을 더 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전극과 보조 전원 전극을 전기적으로 연결하는 컨택부를 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제2 전극은 컨택부에서 보조 전극을 매개로 보조 전원 전극과 전기적으로 연결될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 전극과 보조 전극은 에이징 공정 이후에 단선되거나 제거된 고저항 금속층에 의해 서로 이격되어 전기적으로 분리될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치는, 표시 영역과 패드 영역을 갖는 기판, 표시 영역에 배치되고, 제1 전극과 제2 전극 및 제1 전극과 제2 전극 사이에 개재된 발광층을 갖는 발광 소자, 제1 전극으로부터 이격된 보조 전극, 및 패드 영역에 배치되고, 제2 전극과 보조 전극에 연결된 전원 패드를 포함하며, 전원 패드는, 제2 전극과 전기적으로 연결된 제1 공통 전원 패드 및 보조 전극과 전기적으로 연결된 제2 공통 전원 패드를 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 공통 전원 패드는 제1 배선라인을 통해 제2 전극에 전원을 입력할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제2 공통 전원 패드는 제2 배선라인을 통해 제2 전극 및 보조 전극과 전기적으로 연결되고, 전기적으로 플로팅될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 전극 아래에 배치되고 제2 배선라인과 보조 전극을 전기적으로 연결하는 보조 전원 전극을 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 보조 전극과 보조 전원 전극을 전기적으로 연결하는 컨택부를 포함할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제2 전극은 컨택부에서 보조 전극을 매개로 보조 전원 전극과 전기적으로 연결될 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 에이징 공정 이전에 제1 전극과 보조 전극은 고저항 금속층에 의해 서로 전기적으로 연결되고, 에이징 공정시 제2 전극에 제1 공통 전원 패드를 통해 제1 에이징 신호를 입력하고, 고저항 금속층에 의해 전기적으로 연결된 제1 전극 및 보조 전극과 보조 전원 전극에 제2 공통 전원 패드를 통해 제2 에이징 신호를 입력할 수 있다.

본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 제1 전극과 보조 전극은 에이징 공정 이후에 단선되거나 제거된 고저항 금속층에 의해 서로 이격되어 전기적으로 분리될 수 있다.

이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.

100: 전계발광 표시장치
310: 제1 전원 패드 320: 제2 전원 패드
410: 제1 배선라인 420: 제2 배선 라인
210: 제1 전극 220: 제2 전극
215: 보조 전극 425: 보조 전원 전극

Claims (20)

1. 발광부와 상기 발광부 주변의 비발광부를 갖는 화소 영역을 포함하는 기판;
   상기 화소 영역의 발광부에 배치된 제1 전극;
   상기 화소 영역의 비발광부에 배치되고 상기 제1 전극으로부터 이격된 보조 전극;
   상기 제1 전극 상에 배치된 발광층;
   상기 화소 영역 상에 배치되고 상기 발광층에 연결된 제2 전극; 및
   상기 제1 전극 아래에 배치되고 상기 보조 전극과 전기적으로 연결된 보조 전원 전극을 포함하는, 전계발광 표시장치.
2. 제1항에 있어서,
   상기 제1 전극은,
   적어도 하나의 제1 금속 패턴; 및
   상기 적어도 하나의 제1 금속 패턴을 덮는 제2 금속 패턴을 포함하는, 전계발광 표시장치.
3. 제2항에 있어서,
   상기 보조 전극은,
   상기 제1 전극의 상기 적어도 하나의 제1 금속 패턴으로부터 이격된 제1 금속층; 및
   상기 제1 금속층을 덮는 제2 금속층을 포함하는, 전계발광 표시장치.
4. 제3항에 있어서,
   상기 제1 금속층은 상기 적어도 하나의 제1 금속 패턴과 동일한 물질로 이루어지고,
   상기 제2 금속층은 상기 제2 금속 패턴과 동일한 물질로 이루어진, 전계발광 표시장치.
5. 제4항에 있어서,
   상기 보조 전원 전극은 상기 화소 영역의 발광부와 중첩되는 반사 금속 패턴을 더 포함하는, 전계발광 표시장치.
6. 제1항에 있어서,
   상기 제1 전극은 복수의 제1 금속 패턴; 및
   상기 복수의 제1 금속 패턴 전체를 덮는 제2 금속 패턴을 포함하는, 전계발광 표시장치.
7. 제6항에 있어서,
   상기 보조 전극은,
   상기 제1 전극의 상기 복수의 제1 금속 패턴으로부터 이격된 제1 금속층; 및
   상기 제1 금속층을 덮는 제2 금속층을 포함하는, 전계발광 표시장치.
8. 제7항에 있어서,
   상기 제1 금속층은 상기 복수의 제1 금속 패턴과 동일한 물질로 이루어지고,
   상기 제2 금속층은 상기 제2 금속 패턴과 동일한 물질로 이루어진, 전계발광 표시장치.
9. 제8항에 있어서,
   상기 보조 전원 전극은 상기 화소 영역의 발광부와 중첩되고, 상기 복수의 제1 금속 패턴과 중첩되지 않는 그리드 반사 금속 패턴을 더 포함하는, 전계발광 표시장치.
10. 제1항에 있어서,
    상기 보조 전극과 상기 보조 전원 전극을 전기적으로 연결하는 컨택부를 포함하는, 전계발광 표시장치.
11. 제10항에 있어서,
    상기 제2 전극은 상기 컨택부에서 상기 보조 전극을 매개로 상기 보조 전원 전극과 전기적으로 연결된, 전계발광 표시장치.
12. 제1항에 있어서,
    상기 제1 전극과 상기 보조 전극은 에이징 공정 이후에 단선되거나 제거된 고저항 금속층에 의해 서로 이격되어 전기적으로 분리되는, 전계발광 표시장치.
13. 표시 영역과 패드 영역을 갖는 기판;
    상기 표시 영역에 배치되고, 제1 전극과 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 개재된 발광층을 갖는 발광 소자;
    상기 제1 전극으로부터 이격된 보조 전극; 및
    상기 패드 영역에 배치되고, 상기 제2 전극과 상기 보조 전극에 연결된 전원 패드를 포함하며,
    상기 전원 패드는,
    상기 제2 전극과 전기적으로 연결된 제1 공통 전원 패드; 및
    상기 보조 전극과 전기적으로 연결된 제2 공통 전원 패드를 포함하는, 전계발광 표시장치.
14. 제13항에 있어서,
    상기 제1 공통 전원 패드는 제1 배선라인을 통해 상기 제2 전극에 전원을 입력하는, 전계발광 표시장치.
15. 제13항에 있어서,
    상기 제2 공통 전원 패드는 제2 배선라인을 통해 상기 제2 전극 및 상기 보조 전극과 전기적으로 연결되고, 전기적으로 플로팅된, 전계발광 표시장치.
16. 제15항에 있어서,
    상기 제1 전극 아래에 배치되고 상기 제2 배선라인과 상기 보조 전극을 전기적으로 연결하는 보조 전원 전극을 포함하는, 전계발광 표시장치.
17. 제16항에 있어서,
    상기 보조 전극과 상기 보조 전원 전극을 전기적으로 연결하는 컨택부를 포함하는, 전계발광 표시장치.
18. 제17항에 있어서,
    상기 제2 전극은 상기 컨택부에서 상기 보조 전극을 매개로 상기 보조 전원 전극과 전기적으로 연결된, 전계발광 표시장치.
19. 제18항에 있어서,
    에이징 공정 이전에 상기 제1 전극과 상기 보조 전극은 고저항 금속층에 의해 서로 전기적으로 연결되고,
    에이징 공정시 상기 제2 전극에 상기 제1 공통 전원 패드를 통해 제1 에이징 신호를 입력하고,
    상기 고저항 금속층에 의해 전기적으로 연결된 상기 제1 전극 및 상기 보조 전극과 상기 보조 전원 전극에 상기 제2 공통 전원 패드를 통해 제2 에이징 신호를 입력하는, 전계발광 표시장치.
20. 제19항에 있어서,
    상기 제1 전극과 상기 보조 전극은 에이징 공정 이후에 단선되거나 제거된 상기 고저항 금속층에 의해 서로 이격되어 전기적으로 분리되는, 전계발광 표시장치.

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