KR20200088951A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20200088951A
KR20200088951A KR1020190005433A KR20190005433A KR20200088951A KR 20200088951 A KR20200088951 A KR 20200088951A KR 1020190005433 A KR1020190005433 A KR 1020190005433A KR 20190005433 A KR20190005433 A KR 20190005433A KR 20200088951 A KR20200088951 A KR 20200088951A
Authority
KR
South Korea
Prior art keywords
electrode
layer
disposed
light emitting
transistor
Prior art date
Application number
KR1020190005433A
Other languages
English (en)
Other versions
KR102602527B1 (ko
Inventor
도영락
박후근
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190005433A priority Critical patent/KR102602527B1/ko
Priority to EP19909925.0A priority patent/EP3913672A4/en
Priority to US17/423,321 priority patent/US20220102331A1/en
Priority to PCT/KR2019/016252 priority patent/WO2020149517A1/ko
Priority to CN201980089216.0A priority patent/CN113383419A/zh
Publication of KR20200088951A publication Critical patent/KR20200088951A/ko
Application granted granted Critical
Publication of KR102602527B1 publication Critical patent/KR102602527B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 활성층을 포함하고,상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체, 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 마이크로 미터 또는 나노 미터 단위의 크기를 갖는 발광 소자와 산화물 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 미세한 크기를 갖는 발광 소자를 구동하기 위한 회로소자층으로 산화물 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 활성층을 포함하고, 상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함한다.
상기 제1 트랜지스터의 상기 제1 활성층은 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 발광 소자는 일 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 가질 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층의 하부에 배치된 제1 게이트 전극을 포함할 수 있다.
상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 상에 배치된 제3 게이트 전극, 상기 제3 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극 및 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함할 수 있다.
상기 제1 활성층은 다결정 실리콘을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치되는 차광층을 더 포함할 수 있다.
상기 제2 트랜지스터는 상기 제2 활성층 하부에 배치된 제2 게이트 전극, 상기 제2 활성층의 일 측에 접속된 제2 소스 전극 및 상기 제2 활성층의 타 측에 접속된 제2 드레인 전극을 더 포함할 수 있다.
상기 데이터 신호를 전달하는 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제2 트랜지스터의 상기 제2 소스 전극과 이격되어 배치되고, 상기 데이터 라인과 상기 제2 소스 전극에 접속하는 도전 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고, 상기 제1 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제1 활성층, 상기 제1 활성층 상에 배치된 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치된 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치된 제2 층간 절연막, 상기 제2 층간 절연막 상에 배치되고 상기 제2 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제2 활성층 및 상기 제2 층간 절연막 상에 배치되는 제1 신호 라인 및 상기 제2 활성층의 일 측 상에 형성된 소스 전극을 포함하는 제1 도전층을 포함하되,상기 제1 도전층은 상기 소스 전극의 일 측 및 상기 제1 신호 라인과 부분적으로 중첩하는 도전 패턴을 더 포함할 수 있다.
상기 제1 게이트 절연막 상에 배치되고 상기 제1 활성층의 일 측과 접촉하는 드레인 전극, 상기 제1 도전층 상에 배치된 비아층 및 상기 비아층 상에 배치된 적어도 하나의 발광 소자를 더 포함하고, 상기 드레인 전극은 상기 발광 소자의 일 단과 전기적으로 연결될 수 있다.
상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체, 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 제1 방향으로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나에 연결되고 상기 제1 방향으로 연장된 형상을 갖는 적어도 하나의 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 구동 트랜지스터를 포함하고, 상기 구동 트랜지스터는 산화물 반도체를 갖는 활성층을 포함하며, 상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함할 수 있다.
상기 구동 트랜지스터는 게이트 전극이 상기 활성층의 하부에 배치될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 베이스층 상에서 상기 제1 방향과 다른 제2 방향으로 연장된 형상을 가질 수 있다.
상기 제1 전극과 상기 발광 소자의 일 단부에 접촉하는 제1 접촉 전극 및 상기 제2 전극과 상기 발광 소자의 타 단부에 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 제1 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 가질 수 있다.
상기 제1 도전형 반도체, 상기 활성물질층 및 상기 제2 도전형 반도체는 상기 베이스층의 상면과 평행한 방향으로 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 마이크로 미터, 또는 나노 미터 단위의 크기를 갖는 발광 소자를 포함하는 표시 장치를 제공할 수 있다.
또한, 일 실시예에 따른 표시 장치는 산화물 반도체를 포함하는 구동 트랜지스터를 포함하여, 상기 미세한 크기를 갖는 발광 소자를 구동할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 3은 도 1의 표시 패널을 나타내는 개략적인 평면도이다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 5는 도 3의 A부분을 확대한 개략도이다.
도 6은 도 5의 I-I'선을 따라 자른 회로소자층의 단면도이다.
도 7은 일 실시예에 따른 회로소자층의 부분적인 평면도이다.
도 8은 도 7의 Ⅱa-Ⅱa' 선을 따라 자른 단면도이다.
도 9는 도 5의 I-I'선 및 Ⅱ-Ⅱ' 선을 따라 자른 표시소자층의 단면도이다.
도 10 내지 도 12는 다른 실시예에 따른 회소소자층의 단면도이다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 14는 다른 실시예에 따른 발광 소자의 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다. 도 3은 도 1의 표시 패널을 나타내는 개략적인 평면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 통합 구동 회로(20), 스캔 구동부(30), 회로 보드(400), 및 전원 공급 회로(50)를 포함한다. 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
본 명세서에서, “상부”, “탑”, “상면”은 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(10)은 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 또한, 도 1에서는 표시 패널(10)이 평탄하게 형성된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 복수의 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 표시 패널(10)은 데이터 라인들(DL1~DLm, m은 2 이상의 정수), 데이터 라인들(DL1~DLm)과 교차되는 스캔 라인들(SL1~SLn, n은 2 이상의 정수), 제1 전압이 공급되는 제1 전압 라인(QVDDL), 제2 전압이 공급되는 제2 전압 라인(QVSSL) 및 데이터 라인들(DL1~DLm)과 스캔 라인들(SL1~SLn)에 접속된 화소(PX)들을 포함할 수 있다.
복수의 화소(PX)들은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 색을 표시할 수 있다. 발광 소자(300)에서 방출되는 광은 표시 패널(10)의 표시영역(DA)을 통해 외부에서 표시될 수 있다.
복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 제한되지 않는다. 경우에 따라서는 각 서브 화소(PXn)들이 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)의 일 측에 마련된 비표시영역(NDA)에서 배치될 수 있다. 통합 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착될 수 있다. 다만, 이에 제한되는 것은 아니며, 일 예로 통합 구동 회로(20)는 표시 패널(10)이 아닌 회로 보드(400) 상에 장착될 수도 있다.
또한, 도 2에서는 통합 구동 회로(20)가 데이터 구동부(21)와 타이밍 제어부(22)를 포함하는 것을 예시하였지만, 본 발명은 이에 한정되지 않는다. 데이터 구동부(21)와 타이밍 제어부(22)는 하나의 집적회로로 형성되지 않고, 각각 별개의 집적회로로 형성될 수 있다. 이 경우, 데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드(400) 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 표시 패널(10)의 스캔 라인들(SL1~SLn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 표시 패널(10)의 비표시영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 표시 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드(400)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이에 따라, 회로 보드(400)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(400)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드(400)는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이 경우, 회로 보드(400)의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 표시 패널(10)의 발광 소자(300)들을 구동하기 위한 제1 전압(QVDD)과 제2 전압(QVSS)을 생성하여 표시 패널(10)의 제1 전압 라인(QVDDL)과 제2 전압 라인(QVSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 통합 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 1에서는 전원 공급 회로(50)가 집적 회로로 형성되어 회로 보드(400) 상에 장착된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 전원 공급 회로(50)는 통합 구동 회로(20)에 통합 형성될 수 있다.
도 3은 도 1의 표시 패널(10)의 평면도를 비교적 상세히 도시하고 있다. 도 3에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 제2 전압 라인(QVSSL), 데이터 라인들(DL1~DLm), 제1 전극라인(210)들, 및 제2 전극라인(220)들 만을 도시하였다.
도 3을 참조하면, 표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들이 배치되고, 각 화소(PX)에는 복수의 전극라인(210, 220)과 이들 사이에 발광 소자(300)가 정렬될 수 있다. 복수의 화소(PX)들은 도면 상 가로방향인 제1 방향(X축 방향)과, 세로 방향인 제2 방향(Y축 방향)으로 배열될 수 있다. 도 3의 A 부분에는 3개의 서브 화소(PX1, PX2, PX3)들을 예시적으로 도시하였으나, 표시 패널(10)이 더 많은 수의 화소(PX) 또는 서브 화소(PX1, PX2, PX3)들을 포함할 수 있음은 자명하다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 전극라인(210)들, 제2 전극라인(220)들, 및 데이터 라인들(DL1~DLm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다.
또한, 도 3의 화소(PX)들이 복수개로 분할되어 각각이 하나의 화소(PX)를 구성할 수도 있다. 반드시 도 3과 같이 화소들이 평행하게 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로만 배치되지 않고 지그재그형으로 배치되는 등 다양한 구조가 가능하다.
비표시영역(NDA)은 화소(PX)가 배치되지 않으며, 표시 패널(10)에서 표시 영역(DA) 이외의 영역으로 정의될 수 있다. 비표시영역(NDA)은 표시 패널(10)의 외부에서 시인되지 않도록 특정 부재들에 의해 커버될 수 있다. 비표시영역(NDA)에는 표시영역(DA)에 배치되는 발광 소자(300)를 구동하기 위한 다양한 부재들이 배치될 수 있다. 도 3에 도시된 바와 같이, 표시 패널(10)은 표시 영역(DA)의 일 측, 예컨대 평면상 상부에 위치한 비표시영역(NDA)에 복수의 패드들(DP, FP, PP)이 배치될 수 있다.
복수의 패드들은 데이터 패드(DP), 전원패드(PP), 플로팅 패드(FP)를 포함할 수 있다. 데이터 패드(DP)는 표시 영역(DA)의 각 화소(PX)로 연장되는 복수의 데이터 라인(DL)이 연결될 수 있다. 데이터 패드(DP)는 각 화소(PX)를 구동하기 위한 데이터 신호를 데이터 라인(DL)을 통해 각 화소(PX)로 전달할 수 있다. 하나의 데이터 패드(DP)는 하나의 데이터 라인(DL)이 연결되고, 표시 패널(10)은 표시 영역(DA)의 제1 방향(X축 방향)을 따라 배열되는 서브 화소(PXn)의 개수만큼의 데이터 패드(DP)를 포함할 수 있다.
데이터 라인들(DL1~DLm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(DL1~DLm)의 일 측들은 통합 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(DL1~DLm)에는 통합 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 전극라인(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 전극라인(210)들은 데이터 라인들(DL1~DLm)과 중첩되지 않을 수 있다. 제1 전극라인(210)은 표시 패널(10)의 제조 시, 하나의 전극 라인이 양 단부에서 각각 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결되었다가, 각 화소(PX) 또는 서브 화소(PXn)마다 단선되어 형성된 것일 수 있다.
제2 전극라인(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 전극라인(220)들은 데이터 라인들(DL1~DLm)과 중첩될 수 있다. 또한, 제1 전극라인(210)과 달리 제2 전극라인(220)들은 비표시 영역(NDA)에서 제2 전압 라인(QVSSL)에 연결될 수 있다. 이로 인해, 제2 전극라인(220)들에는 제2 전압 라인(QVSSL)의 제2 전압(QVSS)이 인가될 수 있다.
표시 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원패드들(PP1, PP2)을 포함하는 패드부(PA), 통합 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2), 및 제2 전압 라인(QVSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시 패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2) 상에는 회로 보드(400)가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드(400)와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
통합 구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 통합 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLm)에 공급할 수 있다.
제2 전압 라인(QVSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 제2 전압 라인(QVSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 전압 라인(QVSSL)은 제2 전극라인(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 제2 전압(QVSS)은 회로 보드(400), 제1 전원 패드(PP1), 제2 전원 패드(PP2), 및 제2 전압 라인(QVSSL)을 통해 제2 전극라인(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제2 플로팅 라인(FL2)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 및 제2 플로팅 패드(FD1, FD2)와 제1 및 제2 플로팅 라인(FL1, FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 정렬 신호를 인가하기 위한 라인이며, 완성된 표시 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 표시 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 접지 전압이 인가될 수도 있다.
또한, 도면에서는 도시하지 않았으나, 표시 패널(10)은 각 화소(PX)에 제1 전압(QVDD)을 인가하기 위한 제1 전압 라인(QVDDL)이 더 배치될 수 있다. 제1 전압 라인(QVDDL)은 일 측에 다른 패드(미도시)와 연결되어 각 화소(PX) 또는 서브 화소(PXn)로 소정의 전압을 인가할 수 있다.
한편, 표시 패널(10)의 제조 공정 중에는 발광 소자(300)들을 정렬하기 위해 화소(PX) 또는 서브 화소(PXn)들 각각에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제1 전극라인(210)들에 접지 전압을 인가하고, 제2 전극라인(220)들에 교류 전압을 인가하여 화소(PX) 또는 서브 화소(PXn)에 전기장을 형성하여, 발광 소자(300)들은 상기 전기장을 통해 유전영동힘이 전달되어 각 전극사이에 정렬될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 데이터 라인들(DL1~DLm) 중 적어도 하나, 스캔 라인들(SL1~SLn) 중 적어도 하나, 및 제1 전압 라인(QVDDL)에 접속될 수 있다. 데이터 라인(DLj)은 각 서브 화소(PXn)에 데이터 신호를, 스캔 라인(SLk)은 주사 신호(GW, GB)를, 제1 전압 라인(QVDDL)은 구동 전류 또는 정렬 신호를 전달할 수 있다.
한편, 본 명세서에서 각 구성요소들을 지칭하는 '제1', '제2'등이 사용되나, 이는 상기 구성요소들을 단순히 구별하기 위해 사용되는 것이며, 반드시 해당 구성요소를 의미하는 것은 아니다. 즉, 제1, 제2 등으로 정의된 구성이 반드시 특정 구조 또는 위치에 제한되는 구성은 아니며, 경우에 따라서는 다른 번호들이 부여될 수 있다. 따라서, 각 구성요소들에 부여된 번호는 도면 및 이하의 서술을 통해 설명될 수 있으며, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 도 4와 같이 발광 소자(300)들과, 발광 소자(300)들에 전류를 공급하기 위한 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
복수의 트랜지스터들은 발광 소자(300)들에 구동 전압을 인가하는 제1 트랜지스터(TR1), 제1 트랜지스터(TR1)의 게이트 전극에 데이터 신호(DATA)를 인가하는 제2 트랜지스터(TR2)를 포함할 수 있다.
도 4에서는 서브 화소(PXn)가 하나의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)와 하나의 커패시터(Cst)를 갖는 2T1C (2Transistor - 1capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 서브 화소(PXn)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 제1 및 제2 트랜지스터(TR1, TR2) 각각이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 제1 및 제2 트랜지스터(TR1, TR2)은 P타입 MOSFET인 경우를 예시하여 설명한다.
발광 소자(300)는 일 단이 표시 패널(10)의 제1 전극라인(210)에 연결되고, 타 단은 제2 전극라인(220)에 연결된다. 후술할 바와 같이, 제1 전극라인(210) 및 제2 전극라인(220) 중 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다. 이하에서는 제1 전극라인(210)이 애노드 전극이고, 제2 전극라인(220)이 캐소드 전극인 경우를 예시한다.
발광 소자(300)와 연결된 제1 전극라인(210)은 도 4의 제3 노드(N3)에 연결되고, 제2 전극라인(220)은 제2 전압 배선(QVSSL)에 연결될 수 있다. 발광 소자(300)는 제1 노드(N1)로 전달되는 소정의 전류 또는 신호를 제3 노드(N3)를 통해 전달받을 수 있다.
제1 트랜지스터(TR1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결(또는, 전기적으로 연결)되는 제1 전극, 제1 전압 라인(QVDDL)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(TR1)는 제2 노드(N2)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 전압)에 기초하여 제1 전압 라인(QVDDL)에서 인가되는 구동 전압을 발광 소자(300)에 제공할 수 있다.
제2 트랜지스터(TR2)(또는, 스위칭 트랜지스터)는 데이터 라인(DLj, j는 1≤j≤m을 만족하는 정수)에 접속되는 제1 전극, 제2 노드(N2)에 접속되는 제2 전극 및 제1 주사 신호(GW)를 공급하는 제1 스캔 라인(SLk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(TR2)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 라인(DLj)으로부터 전달되는 데이터 신호(DATA)를 제2 노드(N2)에 전달할 수 있다.
커패시터(Cst)는 제2 노드(N2)와 제1 전압 라인(QVDDL) 사이에 연결될 수 있다. 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장하거나 유지시킬 수 있다.
이하에서는 각 서브 화소(PXn)에 배치되는 부재들의 구조 및 배치에 대하여 설명하기로 한다.
도 5는 도 3의 A부분을 확대한 개략도이다. 도 5는 도 3의 A 부분을 180° 회전시켜 확대한 도면으로 이해될 수 있다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 스캔 라인(SLk, SLk+1)들과 데이터 라인들(DLj, DLj+1, DLj+2, DLj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다. 스캔 라인(SLk, SLk+1)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(DLj, DLj+1, DLj+2, DLj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 제1 전극라인(210), 제2 전극라인(220), 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 전극라인(210)과 제2 전극라인(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다. 여기서 발광 소자(300)가 발광하도록 인가되는 전압은 도 4의 제1 트랜지스터(TR1)를 통해 전달될 수 있다.
또한, 각 전극라인(210, 220)들의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다. 발광 소자(300)가 정렬되도록 인가되는 전압은 도 4의 제1 트랜지스터(TR1)를 통해 전달될 수 있다.
복수의 전극라인(210, 220)은 제1 전극라인(210) 및 제2 전극라인(220)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극라인(210)은 각 화소(PX)마다 분리된 화소 전극이고, 제2 전극라인(220)은 복수의 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극라인(210)과 제2 전극라인(220) 중 어느 하나는 발광 소자(300)의 애노드 전극이고, 다른 하나는 발광 소자(300)의 캐소드 전극일 수 있다. 다만, 이에 제한되지 않고 그 반대의 경우일 수도 있다.
제1 전극라인(210)과 제2 전극라인(220)은 각각 제1 방향(X축 방향)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(X축 방향)과 교차하는 방향인 제2 방향(Y축 방향)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
구체적으로, 제1 전극라인(210)은 제1 방향(X축 방향)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되되, 제2 방향(Y축 방향)으로 연장되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 동일 행에 속하는(예컨대, 제1 방향(X축 방향)으로 인접한) 이웃하는 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 다시 말해, 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 이웃 화소의 제1 전극 줄기부(210S)는 상기 일 화소의 제1 전극 줄기부(210S)의 연장선에 정렬될 수 있다. 이에 따라, 각 화소(PX)에 배치되는 제1 전극 줄기부(210S)는 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(210B)는 각각 별개로 구동될 수 있다.
이와 같은 제1 전극 줄기부(210S)의 배치는 제조 과정에서 하나의 연결된 줄기 전극으로 형성되었다가, 발광 소자(300)를 정렬하기 전에 레이저 등을 통해 단선되어 형성된 것일 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고, 제2 방향(Y축 방향)으로 연장되어 배치되되, 제1 전극 줄기부(210S)에 대향되어 배치되는 제2 전극 줄기부(220S)와 이격된 상태에서 종지될 수 있다.
또한, 제1 전극 가지부(210B)는 각 화소(PX)에 하나 이상 배치될 수 있다. 도 5에서는 두개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제1 전극 가지부(210B)가 배치될 수 있다. 몇몇 실시예에서, 제1 전극 가지부(210B)들 사이에 제2 전극 가지부(220B)가 배치되어, 각 서브 화소(PXn)는 제2 전극 가지부(220B)를 기준으로 대칭구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제2 전극라인(220)은 제1 방향(X축 방향)으로 연장되어 제1 전극 줄기부(210S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되되, 제2 방향(Y축 방향)으로 연장되어 제1 전극 가지부(210B)와 이격되어 대향하도록 배치되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 다만, 제2 전극 줄기부(220S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 화소(PX)로 연장될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(220S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(220S)의 일 단에 연결될 수 있다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하고, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(220B)는 일 단부가 제2 전극 줄기부(220S)와 연결되고, 타 단부는 제1 전극 줄기부(210S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다.
제1 전극 가지부(210B)는 제2 방향(Y축 방향)의 일 방향으로 연장되고, 제2 전극 가지부(220B)는 제2 방향(Y축 방향)의 타 방향으로 연장되어, 각 가지부의 일 단부는 화소(PX)의 중심부를 기준으로 서로 반대방향에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 화소(PX)의 중심부를 기준으로 동일한 방향에서 서로 이격되어 배치될 수도 있다. 이 경우, 각 전극 줄기부(210S, 220S)에서 분지되는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 동일한 방향으로 연장될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(210B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(220B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 접촉 전극(260)이 배치될 수 있다.
복수의 접촉 전극(260)은 제2 방향(Y축 방향)으로 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 접촉 전극(260)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(260)은 제1 전극라인(210) 또는 제2 전극라인(220)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(260)은 각 전극라인(210, 220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(260)은 각 전극 가지부(210B, 220B) 상에서 이들을 부분적으로 덮도록 배치되며, 발광 소자(300)의 일 단부 또는 타 단부와 접촉되는 제1 접촉 전극(261)과 제2 접촉 전극(262)을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극 가지부(210B) 상에 배치되며, 발광 소자(300)의 제1 전극라인(210)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제2 접촉 전극(262)은 제2 전극 가지부(220B) 상에 배치되며, 발광 소자(300)의 제2 전극라인(220)과 전기적으로 연결되는 타 단부와 컨택될 수 있다.
몇몇 실시예에서, 제1 전극 가지부(210B) 또는 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 양 단부는 n형 또는 p형으로 도핑된 도전형 반도체층일 수 있다. 제1 전극 가지부(210B)와 전기적으로 연결되는 발광 소자(300)의 일 단부가 p형으로 도핑된 도전형 반도체층일 경우, 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 타 단부는 n형으로 도핑된 도전형 반도체층일 수 있다. 다만, 이에 제한되는 것은 아니며, 그 반대의 경우일 수도 있다.
한편, 제1 전극 줄기부(210S)는 전극 컨택홀(CNTD)을 통해 후술하는 제1 트랜지스터(TR1)와 전기적으로 연결될 수 있다. 또한 도면에서는 도시하지 않았으나, 제2 전극 줄기부(220S)는 비표시 영역(NDA)에 위치한 전극 컨택홀을 통해 제2 전압 라인(QVSSL)에 연결될 수 있다. 이 경우, 각 서브 화소(PXn)는 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 별도의 전극 컨택홀이 생략될 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 전극 줄기부(220S) 상에도 소정의 전극 컨택홀이 형성되어 제2 전압 라인(QVSSL)과 전기적으로 연결될 수도 있다.
한편, 도 5에서는 표시 패널(10)의 제1 전극라인(210), 제2 전극라인(220) 및 발광 소자(300)들이 배치된 평면도만을 도시하고 있다. 다만, 후술할 바와 같이 표시 패널(10)의 제1 전극라인(210) 및 제2 전극라인(220)은 하부에 위치하는 회로소자층에 배치된 부재들과 전기적으로 연결될 수 있다. 상기 회로소자층에 배치된 부재들은 반도체층, 복수의 도전층 등을 포함하여 복수의 소자들을 구성할 수 있다.
이하에서는 표시 패널(10)의 평면 및 단면도 등을 참조하여, 표시 패널(10)의 구체적인 구성에 대하여 자세히 설명하기로 한다.
도 6은 도 5의 I-I'선을 따라 자른 회로소자층의 단면도이다. 도 7은 일 실시예에 따른 회로소자층의 부분적인 평면도이고, 도 8은 도 7의 Ⅱa-Ⅱa' 선을 따라 자른 단면도이다. 도 9는 도 5의 I-I'선 및 Ⅱ-Ⅱ' 선을 따라 자른 표시소자층의 단면도이다.
일 실시예에 따르면, 표시 패널(10)은 회로소자층(10a) 및 표시소자층(10b)을 포함할 수 있다. 회로소자층(10a)은 도 4를 참조하여 설명한 제1 및 제2 트랜지스터(TR1, TR2)와 커패시터(Cst) 등을 포함하고, 표시소자층(10b)은 제1 전극라인(210), 제2 전극라인(220) 및 발광 소자(300) 등을 포함할 수 있다. 도면에서는 하나의 서브 화소(PXn)에 대한 레이아웃도만을 도시하였으나, 다른 서브 화소(PXn)들도 동일한 레이아웃을 가지는 것은 자명하다. 이하에서는 하나의 서브 화소(PXn)를 기준으로 설명하기로 한다.
또한, 이하의 설명에서, 일부의 구성 요소에 대해서는 도 1 내지 도 4에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
한편, 도 6의 I-I'선 및 Ⅱ-Ⅱ'선은 도 5의 I-I'선 및 Ⅱ-Ⅱ'선에 각각 대응할 수 있다. 즉, 도 6에 도시된 단면도는 도 5의 평면도의 회로소자층(10a)에 위치하는 구성을 포함하여 도시하는 것으로 이해될 수 있다. 또한, 도 9의 I-I'선 및 Ⅱ-Ⅱ'선은 도 5의 I-I'선 및 Ⅱ-Ⅱ'선에 대응하여, 표시소자층(10b)에 위치하는 구성을 부분적으도 도시하는 것으로 이해될 수 있다. 이하에서는 도 5 내지 도 9를 참조하여 표시 패널(10)의 복수의 부재들에 대하여 자세하게 설명하기로 한다.
도 5 내지 도 9를 참조하면, 회로소자층(10a)은 제1 트랜지스터(120)와 제2 트랜지스터(140), 데이터 라인(191), 도전 패턴(193), 전압라인(195) 및 비아층(200)을 포함할 수 있다.
표시소자층(10b)은 비아층(200) 상에 배치되며, 격벽(410, 420), 반사층(211, 221) 및 전극층(212, 222), 제1 절연층(510), 제1 접촉 전극(261) 및 제2 접촉 전극(262), 제2 절연층(520) 및 패시베이션층(550)을 포함할 수 있다. 반사층(211, 221) 및 전극층(212, 222)은 하나의 전극라인(210, 220)을 형성할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 또한, 각 층들 사이에는 다른 층이 더 배치될 수도 있다. 특히, 회로소자층(10a)은 도 6 내지 도 8에 도시된 구조로 제한되지 않으며, 이외에 더 많은 도전층, 절연층, 신호 라인 등이 더 배치될 수 있다.
이하에서는 도 6 내지 도 8을 참조하여 표시 패널(10)의 회로소자층(10a)에 대하여 설명하고, 이후에 도 5 및 도 9를 참조하여 표시소자층(10b)을 설명하기로 한다.
먼저, 도 6 내지 도 8을 참조하면, 기판(100)은 그 위에 배치되는 층들을 지지한다. 기판(100)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어진 절연 기판일 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(100)은 금속 재질의 물질을 포함할 수도 있다.
또한, 기판(100)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다. 다만, 이에 제한되는 것은 아니다.
버퍼층(110)은 기판(100) 상에 배치될 수 있다. 버퍼층(110)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(110)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수 있다. 한편, 기판(100)과 버퍼층(110) 사이에는 다른 복수의 층이 더 배치될 수 있다.
제1 트랜지스터(120: 121, 123, 124, 126)와 제2 트랜지스터(140: 141, 143, 144, 146)는 기판(100) 상에 배치된다. 제1 트랜지스터(120)는 도 4의 제1 트랜지스터(TR1)로 표시소자층(10b)을 구동하기 위한 구동 트랜지스터이고, 제2 트랜지스터(140)는 도 4의 제2 트랜지스터(TR2)로 데이터 신호(DATA)를 제1 트랜지스터(TR1)로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(120)는 제1 게이트 전극(121), 제1 활성층(126), 제1 소스 전극(123) 및 제1 드레인 전극(124)을 포함한다. 제2 트랜지스터(140)는 제2 게이트 전극(141), 제2 활성층(146), 제2 소스 전극(143) 및 제2 드레인 전극(144)을 포함한다.
제1 게이트 전극(121)과 제2 게이트 전극(141)은 버퍼층(110)에 배치된다. 제1 게이트 전극(121)은 제1 트랜지스터(120)의 게이트 전극이고, 제2 게이트 전극(141)은 제2 트랜지스터(140)의 게이트 전극을 구성할 수 있다. 제1 게이트 전극(121)과 제2 게이트 전극(141)은 도전성 금속층으로 형성될 수 있다. 일 예로, 제1 게이트 전극(121)과 제2 게이트 전극(141)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(121)과 제2 게이트 전극(141) 상에 배치된다. 제1 게이트 절연막(130)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 게이트 절연막(130)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 게이트 절연막(130)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 제1 게이트 절연막(130) 상에 배치된다. 제1 활성층(126) 및 제2 활성층(146)은 각각 제1 트랜지스터(120)와 제2 트랜지스터(140)의 채널을 이루는 액티브층일 수 있다. 제1 활성층(126) 및 제2 활성층(146)은 각각 채널 영역을 포함할 수 있다.
제1 활성층(126)은 제1 게이트 절연막(130)을 사이에 두고 제1 게이트 전극(121)과 중첩하고, 상기 중첩된 영역은 제1 채널 영역을 형성할 수 있다. 제2 활성층(146)은 제1 게이트 절연막(130)을 사이에 두고 제2 게이트 전극(141)과 중첩하고, 상기 중첩된 영역은 제2 채널 영역을 형성할 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 산화물 반도체일 수 있다. 상기 산화물 반도체는 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 산화물 반도체는 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다. 즉, 일 실시예에 따르면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)보다 채널 영역이 상부에 배치된 바텀 게이트(bottom-gate)구조를 가지며, 각각의 채널 영역은 산화물 반도체(Oxide semiconductor)를 포함할 수 있다. 이에 따라 표시 장치(1)의 제조 시, 회로소자층(10a)의 제조 단가를 감소시킬 수 있다.
제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)은 각각 제1 게이트 절연막(130) 상에서 제1 활성층(126) 및 제2 활성층(146) 상에 배치된다. 제1 소스 전극(123)은 제1 활성층(126)의 일 측 상에 배치되고, 제1 드레인 전극(124)은 제1 활성층(126)의 타 측 상에 배치된다. 제2 소스 전극(143)은 제2 활성층(146)의 일 측 상에 배치되고, 제2 드레인 전극(144)은 제2 활성층(146)의 타 측 상에 배치된다. 제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)는 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
한편, 제1 게이트 절연막(130) 상에는 데이터 라인(191) 및 도전 패턴(193)이 더 배치될 수 있다. 데이터 라인(191)은 데이터 신호(도 4의 'DATA', 이하 동일)를 전달할 수 있다. 도전 패턴(193)은 일 측이 데이터 라인(191) 상에 배치되고, 타 측이 제2 트랜지스터(140)의 제2 소스 전극(143) 상에 배치된다. 제2 트랜지스터(140)는 도전 패턴(193)을 통해 데이터 라인(191)으로 전달되는 데이터 신호(DATA)를 전달받을 수 있다.
구체적으로 도 5, 도 7 및 도 8을 참조하여 설명하면, 데이터 라인(191)은 일 방향으로 연장될 수 있다. 도 5에 도시된 바와 같이, 데이터 라인(191)은 제2 방향(Y축 방향)으로 연장되어, 화소(PX) 또는 서브 화소(PXn)의 경계를 넘어 이웃하는 화소 또는 서브화소로 연장될 수 있다. 데이터 라인(191)은 일 화소 또는 서브 화소의 일 측, 예컨대 좌측에 인접하여 배치될 수 있다.
게이트 라인(GL)은 일 방향으로 연장되되 데이터 라인(191)과 부분적으로 중첩할 수 있다. 게이트 라인(GL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 연장된 데이터 라인(191)과 중첩할 수 있다. 일 실시예에 따르면, 데이터 라인(191)은 게이트 라인(GL)과 중첩된 영역에서 제1 방향(X축 방향)으로 돌출된 돌출부(191a)를 포함할 수 있다.
도 7의 돌출부(191a)는 도 8의 데이터 라인(191)일 수 있다. 데이터 라인(191)의 돌출부(191a)는 제1 방향(X축 방향)으로 돌출되되, 제2 트랜지스터(140)의 제2 소스 전극(143)과 이격되어 종지할 수 있다. 데이터 라인(191)의 돌출부(191a)와 제2 트랜지스터(140)의 제2 소스 전극(143)은 서로 이격되어 배치되고, 이들 사이에는 도전 패턴(193)이 배치될 수 있다.
데이터 라인(191)과 도전 패턴(193)은 제2 소스 전극(143)과 동일한 재료를 포함할 수 있다. 즉, 도전 패턴(193)은 도전성 금속 물질을 포함하여, 데이터 라인(191)과 제2 소스 전극(143)을 전기적으로 연결할 수 있다. 데이터 라인(191)에서 전달되는 데이터 신호(DATA)는 돌출부(191a) 및 도전 패턴(193)을 통해 제2 트랜지스터(140)의 제2 소스 전극(143)으로 전달될 수 있다.
제1 보호막(150)은 제1 소스/드레인 전극(123, 124), 제2 소스/드레인 전극(143, 144), 데이터 라인(191) 및 도전 패턴(193) 상에 배치된다. 제1 보호막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
전압라인(195)은 제1 보호막(150) 상에 배치된다. 도면에서는 도시하지 않았으나, 전압라인(195)은 제1 트랜지스터(120)와 전기적으로 연결되어 전압 신호(도 4의 'QVDD' 또는 'QVSS')를 전달할 수 있다. 전압라인(195)은 일 방향으로 연장될 수 있다. 전압라인(195)은 제2 방향(Y축 방향)으로 연장되어, 화소(PX) 또는 서브 화소(PXn)의 경계를 넘어 이웃하는 화소 또는 서브화소로 연장될 수 있다. 전압라인(195)은 일 화소 또는 서브 화소의 일 측, 예컨대 우측에 인접하여 배치될 수 있다.
제2 보호막(170)은 전압라인(195)과 제1 보호막(150) 상에 배치된다. 제2 보호막(170)은 전압라인(195)을 포함하여 도면에 도시되지 않은 다른 부재들을 덮도록 배치될 수 있다. 제2 보호막(170)은 실질적으로 제1 보호막(150)과 동일한 기능을 수행할 수 있다.
비아층(200)은 제2 보호막(170) 상에 형성될 수 있다. 비아층(200)은 회로소자층(10a)을 전면적으로 덮도록 배치되며, 후술하는 표시소자층(10b)의 부재들을 지지하는 기능을 수행할 수 있다. 또한, 비아층(200)은 회로소자층(10a)의 제1 및 제2 트랜지스터(120, 140), 전압라인(195) 등으로 인한 단차를 평탄하게 하는 기능을 수행할 수 있다. 비아층(200)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 후술할 바와 같이, 제1 트랜지스터(120)의 제1 드레인 전극(124)은 비아층(200), 제2 보호막(170), 제1 보호막(150)을 관통하는 전극 컨택홀(CNTD)을 통해 후술하는 표시소자층(10b)의 제1 전극라인(210)과 전기적으로 연결될 수 있다. 제1 트랜지스터(120)는 전압라인(195), 제2 트랜지스터(140)의 제2 드레인 전극(144)과 연결되어 표시소자층(10b)의 제1 전극라인(210)에 전기신호를 전달할 수 있다.
도 6 내지 도 8에서는 회로소자층(10a)의 일부 부재들만을 도시한 것으로, 본 실시예가 이에 제한되는 것은 아니다. 회로소자층(10a)은 도면에 도시되지 않은 더 많은 수의 부재들을 포함할 수 있다.
다음으로, 도 5 및 도 9를 참조하여, 표시소자층(10b)에 대하여 설명하기로 한다.
비아층(200) 상에는 복수의 격벽(410, 420, 430)이 배치된다. 복수의 격벽(410, 420, 430)은 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 격벽(410, 420, 430)은 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 격벽(410) 및 제2 격벽(420), 서브 화소(PXn)간의 경계에 배치된 제3 격벽(430)을 포함할 수 있다.
제3 격벽(430)은 표시 패널(10)의 제조 시, 잉크젯 프린팅 장치를 이용하여 잉크(I)를 분사할 때, 잉크(I)가 서브 화소(PXn)의 경계를 넘지 않도록 차단하는 기능을 수행할 수 있다. 또는, 표시 패널(10)이 다른 부재를 더 포함하는 경우, 제3 격벽(430) 상에 상기 부재가 배치되어 제3 격벽(430)이 이를 지지하는 기능을 수행할 수도 있다. 다만, 이에 제한되는 것은 아니다.
제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치된다. 제1 격벽(410) 상에는 제1 전극라인(210)이, 제2 격벽(420) 상에는 제2 전극라인(220)이 배치될 수 있다. 도 5 및 도 9에서는 제1 격벽(410) 상에는 제1 전극 가지부(210B)가, 제2 격벽(420) 상에는 제2 격벽(420)이 배치된 것으로 이해될 수 있다.
상술한 바와 같이, 제1 격벽(410), 제2 격벽(420) 및 제3 격벽(430)은 실질적으로 동일한 공정에서 형성될 수 있다. 이에 따라, 격벽(410, 420, 430)은 하나의 격자형 패턴을 이룰 수도 있다. 복수의 격벽(410, 420, 430)은 폴리이미드(Polyimide, PI)를 포함할 수 있다.
복수의 격벽(410, 420, 430)은 비아층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420, 430)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 돌출된 구조의 격벽(410, 420, 430)의 형상은 특별히 제한되지 않는다. 도면에 도시된 바와 같이, 제1 격벽(410)과 제2 격벽(420)은 동일한 높이로 돌출되되, 제3 격벽(430)은 더 높은 위치까지 돌출된 형상을 가질 수 있다.
제1 격벽(410)과 제2 격벽(420) 상에는 반사층(211, 221)이 배치되고, 반사층(211, 221) 상에는 전극층(212, 222)이 배치될 수 있다. 반사층(211, 221)과 전극층(212, 222)은 각각 전극(21, 22)을 구성할 수 있다.
반사층(211, 221)은 제1 반사층(211)과 제2 반사층(221)을 포함한다. 제1 반사층(211)은 제1 격벽(410)을 덮고, 제2 반사층(221)은 제2 격벽(420)을 덮을 수 있다. 반사층(211, 221)의 일부는 비아층(200)을 관통하는 컨택홀을 통해 회로소자층(10a)과 전기적으로 된다.
반사층(211, 221)은 반사율이 높은 물질을 포함하여 발광 소자(300)에서 방출되는 광을 반사시킬 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
전극층(212, 222)은 제1 전극층(210B)과 제2 전극층(220B)을 포함한다. 전극층(212, 222)은 실질적으로 반사층(211, 221)과 동일한 패턴을 가질 수 있다. 제1 반사층(211) 및 제1 전극층(210B)은 제2 반사층(221) 및 제2 전극층(220B)과 서로 이격되도록 배치된다.
전극층(212, 222)은 투명성 전도성 물질을 포함하여 발광 소자(300)에서 방출되는 광이 반사층(211, 221)으로 입사될 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO/IZO의 적층구조를 형성할 수도 있다.
한편, 몇몇 실시예에서, 제1 전극라인(210)과 제2 전극라인(220)은 하나의 층으로 형성될 수 있다. 즉, 반사층(211, 221)과 전극층(212, 222)이 하나의 단일층으로 형성되어 발광 소자(300)에 전기 신호를 전달함과 동시에 광을 반사할 수 있다. 일 예로, 제1 전극라인(210) 및 제2 전극라인(220)은 반사율이 높은 전도성 물질로 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만 이에 제한되는 것은 아니다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)을 부분적으로 덮도록 배치된다. 제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)의 상면을 대부분 덮도록 배치되되, 제1 전극라인(210)과 제2 전극라인(220)의 일부를 노출시킬 수 있다. 제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)이 이격된 영역과, 제1 전극라인(210) 및 제2 전극라인(220)의 상기 영역의 반대편도 부분적으로 덮도록 배치될 수 있다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)의 비교적 평탄한 상면이 노출되도록 배치되며, 각 전극라인(210, 220)이 제1 격벽(410)과 제2 격벽(420)의 경사진 측면과 중첩하도록 배치된다. 제1 절연층(510)은 발광 소자(300)가 배치되도록 평탄한 상면을 형성하고, 상기 상면이 제1 전극라인(210)과 제2 전극라인(220)을 향해 일 방향으로 연장된다. 제1 절연층(510)의 상기 연장된 부분은 제1 전극라인(210)과 제2 전극라인(220)의 경사진 측면에서 종지한다. 이에 따라, 접촉 전극(260)은 상기 노출된 제1 전극라인(210) 및 제2 전극라인(220)과 접촉하고, 제1 절연층(510)의 평탄한 상면에서 발광 소자(300)와 원활하게 접촉할 수 있다.
제1 절연층(510)은 제1 전극라인(210)과 제2 전극라인(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
발광 소자(300)는 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(300)는 제1 전극라인(210)과 제2 전극라인(220) 사이의 제1 절연층(510) 상에 적어도 하나 배치될 수 있다. 발광 소자(300)는 비아층(200)에 수평한 방향으로 복수의 층들이 배치될 수 있다.
일 실시예에 따른 표시 패널(10)의 발광 소자(300)는 상술한 도전형 반도체와 활성층을 포함하고, 이들은 비아층(200)에 수평한 방향으로 순차적으로 배치될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300)는 제1 도전형 반도체(310), 활성물질층(330), 제2 도전형 반도체(320) 및 도전성 전극층(370)이 비아층(200)에 수평한 방향으로 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(300)의 복수의 층들이 배치된 순서는 반대방향일 수도 있으며, 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 비아층(200)에 수직한 방향으로 배치될 수도 있다.
제2 절연층(520)은 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(300)를 보호함과 동시에 표시 패널(10)의 제조 공정에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510) 사이에 배치될 수도 있다. 제2 절연층(520)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에서 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 가질 수 있다.
접촉 전극(260)은 각 전극라인(210, 220) 및 제2 절연층(520) 상에 배치된다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520) 상에서 서로 이격되어 배치된다. 이에 따라, 제2 절연층(520)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 상호 절연시킬 수 있다.
제1 접촉 전극(261)은 적어도 제1 절연층(510)이 패터닝되어 노출된 제1 전극라인(210) 및 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(262)은 적어도 제1 절연층(510)이 패터닝되어 노출된 제2 전극라인(220) 및 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 및 제2 접촉 전극(26a, 26b)은 발광 소자(300)의 양 단부 측면, 예컨대 제1 도전형 반도체(310), 제2 도전형 반도체(320) 또는 도전성 전극층(370)에 각각 접촉할 수 있다. 상술한 바와 같이, 제1 절연층(510)은 평탄한 상면을 형성함으로써, 접촉 전극(260)이 발광 소자(300)의 측면에 원활하게 접촉할 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(550)은 제2 절연층(520) 및 제2 접촉 전극(262)의 상부에 형성되어, 외부 환경에 대하여 표시소자층(10b)의 부재들을 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520) 및 패시베이션층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제2 절연층(520)은 유기물 절연성 물질로 포토레지스트 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 다른 실시예에 따른 표시 패널(10)의 회로소자층(10a)에 대하여 설명하기로 한다.
도 5 내지 도 9를 참조하여 상술한 표시 패널(10)은 회로소자층(10a)의 제1 및 제2 트랜지스터(120, 140)가 각각 채널 영역을 포함하는 활성층(126, 146)이 게이트 전극(121, 141)보다 상부에 형성된 구조를 갖는 것을 도시하였다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터(120, 140)는 다른 구조, 예컨대 활성층(126, 146)이 게이트 전극(121, 141)의 하부에 형성되거나, 다른 도전층을 더 포함할 수도 있다.
도 10은 다른 실시예에 따른 회소소자층의 단면도이다.
도 10을 참조하면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)이 채널 영역을 포함하는 활성층(126, 146) 상에 형성된다. 즉, 제1 및 제2 트랜지스터(120, 140)는 탑 게이트(Top-gate)의 구조를 가질 수 있다.
제1 활성층(126) 및 제2 활성층(146)은 버퍼층(110) 상에 배치된다. 제1 활성층(126) 및 제2 활성층(146)은 각각 제1 도체화 영역(126a, 146a), 제2 도체화 영역(126b, 146b), 및 채널 영역(126c, 146c)을 포함할 수 있다. 채널 영역(126c, 146c))은 제1 도체화 영역(126a, 146a)과 제2 도체화 영역(126b, 146b) 사이에 배치될 수 있다. 상술한 바와 같이, 제1 및 제2 활성층(126, 146)은 산화물 반도체일 수 있다.
제1 게이트 절연막(130)은 제1 활성층(126)과 제2 활성층(146) 상에 배치된다. 제1 게이트 절연막(130) 상에는 제1 및 제2 게이트 전극(121, 141)이 배치된다. 제1 활성층(126)은 제1 게이트 절연막(130)을 사이에 두고 제1 게이트 전극(121)과 중첩되고, 상기 중첩된 영역은 제1 채널 영역(126c)이 형성된다. 제2 활성층(146)은 제1 게이트 절연막(130)을 두고 제2 게이트 전극(141)과 중첩되고, 상기 중첩된 영역은 제2 채널 영역(146c)이 형성된다.
한편, 도면에서는 제1 게이트 절연막(130)이 제1 및 제2 게이트 전극(121, 141)과 제1 및 제2 활성층(126, 146) 사이에만 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 즉, 제1 게이트 절연막(130)은 도 6과 같이 제1 및 제2 활성층(126, 146)을 포함하여 버퍼층(110) 상에 전면적으로 배치될 수도 있다.
층간 절연막(132)은 제1 및 제2 게이트 전극(121, 141) 상에 배치되고, 제1 및 제2 활성층(126, 146) 및 버퍼층(110) 을 전면적으로 덮도록 배치된다. 층간 절연막(132)에는 관통하여 층간 절연막(132)을 관통하여 제1 활성층(126)의 상면 중 일부를 노출시키는 제1 컨택홀(CNT1), 제1 활성층(126)의 상면 중 다른 일부를 노출시키는 제2 컨택홀(CNT2)이 형성된다. 또한, 층간 절연막(132)에는 층간 절연막(132)을 관통하여 제2 활성층(146)의 상면 중 일부를 노출시키는 제3 컨택홀(CNT3), 제2 활성층(146)의 상면 중 다른 일부를 노출시키는 제4 컨택홀(CNT4)이 형성된다. 제1 컨택홀(CNT1)이 노출시키는 영역은 제1 활성층(126)의 제1 도체화 영역(126a)이고, 제2 컨택홀(CNT2)은 제1 활성층(126)의 제2 도체화 영역(126b)을, 제3 컨택홀(CNT3)은 제2 활성층(146)의 제1 도체화 영역(146a)을, 제4 컨택홀(CNT4)은 제2 활성층(146)의 제2 도체화 영역(146b)을 노출시킬 수 있다.
제1 소스/드레인 전극(123, 124) 및 제2 소스/드레인 전극(143, 144)은 각각 층간 절연막(132) 상에 배치된다. 제1 소스 전극(123)은 제1 컨택홀(CNT1)을 통해 제1 활성층(126)의 일 측에 형성된 제1 도체화 영역(126a)에 접촉된다. 제1 드레인 전극(124)은 제2 컨택홀(CNT2)을 통해 제1 활성층(126)의 타 측에 형성된 제2 도체화 영역(126b)에 접촉된다. 제2 소스 전극(143)은 제3 컨택홀(CNT3)을 통해 제2 활성층(146)의 일 측에 형성된 제1 도체화 영역(146a)에 접촉된다. 제2 드레인 전극(144)은 제4 컨택홀(CNT4)을 통해 제2 활성층(146)의 타 측에 형성된 제2 도체화 영역(146b)에 접촉된다.
일 실시예에 따르면, 제1 트랜지스터(120) 및 제2 트랜지스터(140)는 게이트 전극(121, 141)이 활성층(126, 146)의 상부에 형성되고, 활성층(126, 146)은 산화물 반도체를 포함하여 채널 영역(126c, 146c)이 형성될 수 있다. 이하, 다른 부재들에 대한 설명은 상술한 바와 동일하므로 생략하도록 한다.
도 11은 또 다른 실시예에 따른 회소소자층의 단면도이다.
도 11을 참조하면, 일 실시예에 따른 회로소자층(10a)은 기판(100)과 버퍼층(110) 사이에 배치되는 차광층(180)을 더 포함할 수 있다. 도 11에서는 하나의 트랜지스터로 제1 트랜지스터(120)만을 도시하고 있으나, 제2 트랜지스터(140)의 경우에도 동일하게 적용될 수 있다.
차광층(180)은 기판(100) 상에 적어도 하나 배치될 수 있다. 차광층(180)은 기판(100)과 버퍼층(110) 사이에 배치되며, 기판(100)으로부터 제1 활성층(126)에 입사되는 광을 차단하는 기능을 수행할 수 있다. 차광층(180)은 버퍼층(110) 상에 배치되는 제1 활성층(126)과 중첩되도록 배치되며, 일 예로, 차광층(180)은 제1 활성층(126)을 커버하도록 차광층(180)이 배치된 영역의 면적은 제1 활성층(126)의 면적보다 클 수 있다. 차광층(180)은 입사되는 광을 흡수하거나 투과를 차단하는 재료를 포함할 수 있다. 일 예로, 차광층(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 제1 트랜지스터(120)와 제2 트랜지스터(140)는 서로 다른 구조를 갖도록 형성될 수 있고, 서로 다른 층에 배치될 수도 있다.
도 12는 또 다른 실시예에 따른 회로소자층의 단면도이다.
도 12를 참조하면, 일 실시예에 따른 회로소자층(10a)은 제1 트랜지스터(120)의 제1 활성층(126) 상에 복수의 층간 절연막(132a, 132b)이 배치되고, 제2 트랜지스터(140)의 제2 게이트 전극(141)은 층간 절연막(132a, 132b) 사이에 배치된다. 층간 절연막(132a, 132b)은 제1 층간 절연막(132a) 및 제2 층간 절연막(132b)을 포함하여, 이들은 제1 활성층(126) 상에 순차적으로 배치될 수 있다. 제2 게이트 전극(141)은 제1 층간 절연막(132a) 상에 배치되고, 제2 활성층(146)은 제2 층간 절연막(132b) 상에 배치된다.
도 12에서는 제1 트랜지스터(120)는 제1 활성층(126) 상에 제1 게이트 전극(121)이 형성된 구조로, 도 10의 제1 트랜지스터(120)와 실질적으로 동일한 형상을 가질 수 있다. 도 12의 제1 트랜지스터(120)는 제1 도체화 영역(126a)과 제2 도체화 영역(126b)을 노출시키는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 제1 및 제2 층간 절연막(132a, 132b)를 관통하는 것을 제외하고는 동일하다.
한편, 이 경우, 제1 트랜지스터(120)의 제1 활성층(126)은 산화물 반도체 이외에 다른 반도체 물질을 포함할 수 있다. 일 예로, 제1 활성층(126)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성층(126)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 제1 트랜지스터(120)에 대한 자세한 설명은 생략하고, 제2 트랜지스터(140)에 대하여 설명하기로 한다.
제2 트랜지스터(140)는 제1 층간 절연막(132a) 상에 배치되는 제2 게이트 전극(141), 제2 층간 절연막(132b) 상에 배치되는 제2 활성층(146), 제2 소스/드레인 전극(143, 144)을 포함할 수 있다. 데이터 신호(DATA)가 인가되는 데이터 라인(191) 및 데이터 라인(191)과 제2 소스 전극(143)을 연결하는 도전 패턴(193)도 제2 층간 절연막(132b) 상에 배치될 수 있다.
제1 활성층(126)과 제2 활성층(146), 제1 게이트 전극(121)과 제2 게이트 전극(141)은 각각 서로 다른 층에 배치될 수 있다. 반도체를 포함하는 제1 활성층(126)과 제2 활성층(146)이 회로소자층(10a) 내에서 하부 반도체층과 상부 반도체층을 구성할 수 있다.
또한, 이 경우, 제1 트랜지스터(120)와 제2 트랜지스터(140)는 서로 다른 타입의 트랜지스터로 형성될 수 있다. 이상에서는 제1 및 제2 트랜지스터(120, 140)가 각각 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이들 중 적어도 어느 하나는 N 타입 MOSFET으로 형성될 수 있다. 또한, 제1 및 제2 트랜지스터(120, 140) 중 어느 하나는 P 타입 MOSFET이고, 다른 하나는 N 타입 MOSFET으로 형성될 수도 있다. 다른 부재들에 대한 자세한 설명은 생략하기로 한다.
한편, 발광 소자(300)는 반도체 결정을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광 소자(300)는 표시소자층(10b)의 상부를 향해 광을 방출할 수 있다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체 결정을 포함할 수 있다. 반도체 결정은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 13을 참조하면, 일 실시예에 따른 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 활성물질층(330) 및 절연막(380)을 포함할 수 있다. 또한, 일 실시예예 따른 발광 소자(300)는 적어도 하나의 도전성 전극층(370)을 더 포함할 수도 있다. 도 13에서는 발광 소자(300)가 하나의 도전성 전극층(370)을 더 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 도전성 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 도전성 전극층(370)의 수가 달라지더거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 나노 로드, 나노 와이어, 나노 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
일 실시예에 따른 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성물질층(330)에서 방출되는 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 청색(Blue) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 청색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다. 또한, 발광 소자(300)의 활성물질층(330)에서 방출되는 광은 이에 제한되지 않고, 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광 또는 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수도 있다.
도 13을 참조하여 발광 소자(300)에 대하여 구체적으로 설명하면, 제1 도전형 반도체(310)는 제1 도전형을 갖는, 예컨대 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310')는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 도전형 반도체(310)는 n형 Si로 도핑된 n-GaN일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 후술하는 활성물질층(330) 상에 배치된다. 제2 도전형 반도체(320)는 제2 도전형을 갖는, 예컨대 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaNN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 도전형 반도체(320)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 도전형 반도체(310)와 제2 도전형 반도체(320)가 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 경우에 따라서는 활성물질층(330)의 물질에 따라 제1 도전형 반도체(310)와 제2 도전형 반도체(320)는 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성물질층(330)은 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치된다. 활성물질층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성물질층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성물질층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성물질층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있다. 특히, 활성물질층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성물질층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성물질층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성물질층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성물질층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성물질층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성물질층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성물질층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도전성 전극층(370)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 도전성 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 도전성 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 도전성 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 도전성 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성물질층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 도전형 반도체(310)부터 도전성 전극층(370)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성물질층(330)을 포함하여 일부의 도전형 반도체의 외면만을 커버하거나, 도전성 전극층(370) 외면의 일부만 커버하여 도전성 전극층(370)의 일부 외면이 노출될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성물질층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성물질층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 패널(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 패널(10)에 포함되는 복수의 발광 소자(300)들은 활성물질층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 표시 패널(10)은 도 13의 발광 소자(300)와 다른 구조를 갖는 발광 소자(300)를 더 포함할 수 도 있다.
도 14는 다른 실시예에 따른 발광 소자의 개략도이다.
도 14를 참조하면, 발광 소자(300')는 복수의 층들이 일 방향으로 적층되지 않고, 각 층들이 어느 다른 층의 외면을 둘러싸도록 형성될 수 있다. 도 14의 발광 소자(300')는 각 층들의 형상이 일부 상이한 것을 제외하고는 도 13의 발광 소자(300)와 동일하다. 이하에서는 동일한 내용은 생략하고 차이점에 대하여 서술한다.
일 실시예에 따르면, 제1 도전형 반도체(310')는 일 방향으로 연장되고 양 단부가 중심부를 향해 경사지게 형성될 수 있다. 도 14의 제1 도전형 반도체(310')는 로드형 또는 원통형의 본체부와, 상기 본체부의 상부 및 하부에 각각 원뿔형의 단부가 형성된 형상일 수 있다. 상기 본체부의 상단부는 하단부에 비해 더 가파른 경사를 가질 수 있다.
활성물질층(330')은 제1 도전형 반도체(310')의 상기 본체부의 외면을 둘러싸도록 배치된다. 활성물질층(330')은 일 방향으로 연장된 고리형의 형상을 가질 수 있다. 활성물질층(330')은 제1 도전형 반도체(310')의 상단부 및 하단부 상에는 형성되지 않는다. 즉, 활성물질층(330')은 제1 도전형 반도체(310')의 평행한 측면에만 접촉할 수 있다.
제2 도전형 반도체(320')는 활성물질층(330')의 외면과 제1 도전형 반도체(310')의 상단부를 둘러싸도록 배치된다. 제2 도전형 반도체(320')는 일 방향으로 연장된 고리형의 본체부와 측면이 경사지도록 형성된 상단부를 포함할 수 있다. 즉, 제2 도전형 반도체(320')는 활성물질층(330')의 평행한 측면과 제1 도전형 반도체(310')의 경사진 상단부에 직접 접촉할 수 있다. 다만, 제2 도전형 반도체(320')는 제1 도전형 반도체(310')의 하단부에는 형성되지 않는다.
전극 물질층(370')은 제2 도전형 반도체(320')의 외면을 둘러싸도록 배치된다. 즉, 전극 물질층(370')의 형상은 실질적으로 제2 도전형 반도체(320')와 동일할 수 있다. 즉, 전극 물질층(370')은 제2 도전형 반도체(320')의 외면에 전면적으로 접촉할 수 있다.
절연막(380')은 전극 물질층(370') 및 제1 도전형 반도체(310')의 외면을 둘러싸도록 배치될 수 있다. 절연막(380')은 전극 물질층(370')을 포함하여, 제1 도전형 반도체(310')의 하단부 및 활성물질층(330')과 제2 도전형 반도체(320')의 노출된 하단부와 직접 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
120: 제1 트랜지스터 140: 제2 트랜지스터
191: 데이터 라인 193: 도전 패턴
195: 전압라인
210: 제1 전극 라인 220: 제2 전극라인 260: 접촉 전극
300: 발광 소자

Claims (20)

  1. 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 제1 활성층을 포함하고,
    상기 제2 트랜지스터는 산화물 반도체를 포함하는 제2 활성층을 포함하며,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 활성층은 산화물 반도체를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자는 일 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 갖는 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층의 하부에 배치된 제1 게이트 전극을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층 상에 배치된 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극; 및
    상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 활성층은 다결정 실리콘을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치되는 차광층을 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 제2 활성층 하부에 배치된 제2 게이트 전극;
    상기 제2 활성층의 일 측에 접속된 제2 소스 전극; 및
    상기 제2 활성층의 타 측에 접속된 제2 드레인 전극을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 데이터 신호를 전달하는 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제2 트랜지스터의 상기 제2 소스 전극과 이격되어 배치되고, 상기 데이터 라인과 상기 제2 소스 전극에 접속하는 도전 패턴을 더 포함하는 표시 장치.
  12. 기판;
    상기 기판 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고, 상기 제1 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제1 활성층;
    상기 제1 활성층 상에 배치된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치된 제2 게이트 전극;
    상기 제2 게이트 전극 상에 배치된 제2 층간 절연막;
    상기 제2 층간 절연막 상에 배치되고 상기 제2 게이트 전극과 부분적으로 중첩하며 산화물 반도체를 포함하는 제2 활성층; 및
    상기 제2 층간 절연막 상에 배치되는 제1 신호 라인 및 상기 제2 활성층의 일 측 상에 형성된 소스 전극을 포함하는 제1 도전층을 포함하되,
    상기 제1 도전층은 상기 소스 전극의 일 측 및 상기 제1 신호 라인과 부분적으로 중첩하는 도전 패턴을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 절연막 상에 배치되고 상기 제1 활성층의 일 측과 접촉하는 드레인 전극;
    상기 제1 도전층 상에 배치된 비아층; 및
    상기 비아층 상에 배치된 적어도 하나의 발광 소자를 더 포함하고, 상기 드레인 전극은 상기 발광 소자의 일 단과 전기적으로 연결된 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  15. 베이스층;
    상기 베이스층 상에 제1 방향으로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나에 연결되고 상기 제1 방향으로 연장된 형상을 갖는 적어도 하나의 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 구동 트랜지스터를 포함하고,
    상기 구동 트랜지스터는 산화물 반도체를 갖는 활성층을 포함하며,
    상기 발광 소자는 제1 극성을 갖는 제1 도전형 반도체; 상기 제1 극성과 다른 제2 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치된 활성물질층을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 구동 트랜지스터는 게이트 전극이 상기 활성층의 하부에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 베이스층 상에서 상기 제1 방향과 다른 제2 방향으로 연장된 형상을 갖는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극과 상기 발광 소자의 일 단부에 접촉하는 제1 접촉 전극 및 상기 제2 전극과 상기 발광 소자의 타 단부에 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 발광 소자는 상기 제1 방향으로 연장된 길이가 4㎛ 내지 7㎛ 의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 갖는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 도전형 반도체, 상기 활성물질층 및 상기 제2 도전형 반도체는 상기 베이스층의 상면과 평행한 방향으로 배치된 표시 장치.
KR1020190005433A 2019-01-15 2019-01-15 표시 장치 KR102602527B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190005433A KR102602527B1 (ko) 2019-01-15 2019-01-15 표시 장치
EP19909925.0A EP3913672A4 (en) 2019-01-15 2019-11-25 INDICATOR
US17/423,321 US20220102331A1 (en) 2019-01-15 2019-11-25 Display device
PCT/KR2019/016252 WO2020149517A1 (ko) 2019-01-15 2019-11-25 표시 장치
CN201980089216.0A CN113383419A (zh) 2019-01-15 2019-11-25 显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190005433A KR102602527B1 (ko) 2019-01-15 2019-01-15 표시 장치

Publications (2)

Publication Number Publication Date
KR20200088951A true KR20200088951A (ko) 2020-07-24
KR102602527B1 KR102602527B1 (ko) 2023-11-15

Family

ID=71614163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190005433A KR102602527B1 (ko) 2019-01-15 2019-01-15 표시 장치

Country Status (5)

Country Link
US (1) US20220102331A1 (ko)
EP (1) EP3913672A4 (ko)
KR (1) KR102602527B1 (ko)
CN (1) CN113383419A (ko)
WO (1) WO2020149517A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022145889A1 (ko) * 2020-12-30 2022-07-07 삼성디스플레이 주식회사 표시 장치
WO2022265343A1 (ko) * 2021-06-16 2022-12-22 삼성디스플레이 주식회사 표시 장치
WO2023008857A1 (ko) * 2021-07-28 2023-02-02 삼성디스플레이 주식회사 표시 장치
WO2023163455A1 (ko) * 2022-02-22 2023-08-31 삼성디스플레이 주식회사 표시 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106053A (ko) * 2020-02-19 2021-08-30 삼성디스플레이 주식회사 표시 장치
KR20220048505A (ko) * 2020-10-12 2022-04-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220060664A (ko) * 2020-11-05 2022-05-12 엘지디스플레이 주식회사 전계발광 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140055919A (ko) * 2012-10-26 2014-05-09 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 그 제조방법 및 디스플레이 장치
US20160372497A1 (en) * 2015-06-19 2016-12-22 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9329433B2 (en) * 2010-03-12 2016-05-03 Sharp Kabushiki Kaisha Light-emitting device manufacturing method, light-emitting device, lighting device, backlight, liquid-crystal panel, display device, display device manufacturing method, display device drive method and liquid-crystal display device
JP6169005B2 (ja) * 2014-01-17 2017-07-26 株式会社ジャパンディスプレイ 発光素子表示装置
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
CN108987482B (zh) * 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140055919A (ko) * 2012-10-26 2014-05-09 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 그 제조방법 및 디스플레이 장치
US20160372497A1 (en) * 2015-06-19 2016-12-22 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
KR20160150199A (ko) * 2015-06-19 2016-12-29 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022145889A1 (ko) * 2020-12-30 2022-07-07 삼성디스플레이 주식회사 표시 장치
WO2022265343A1 (ko) * 2021-06-16 2022-12-22 삼성디스플레이 주식회사 표시 장치
WO2023008857A1 (ko) * 2021-07-28 2023-02-02 삼성디스플레이 주식회사 표시 장치
WO2023163455A1 (ko) * 2022-02-22 2023-08-31 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
EP3913672A1 (en) 2021-11-24
EP3913672A4 (en) 2022-10-19
US20220102331A1 (en) 2022-03-31
KR102602527B1 (ko) 2023-11-15
CN113383419A (zh) 2021-09-10
WO2020149517A1 (ko) 2020-07-23

Similar Documents

Publication Publication Date Title
US11514846B2 (en) Display device and method of fabricating the same
KR102602527B1 (ko) 표시 장치
KR102587133B1 (ko) 표시 장치
KR102545982B1 (ko) 표시 장치 및 그 제조 방법
KR102591777B1 (ko) 표시 장치 및 이의 제조 방법
US20230361259A1 (en) Display device
US12035582B2 (en) Display device having a light emitting element between a branch wiring and a common branch wiring
US11393798B2 (en) Display device
KR20210124564A (ko) 표시 장치
US20210367024A1 (en) Display device
US20220393071A1 (en) Display device
CN116057614A (zh) 显示装置
CN115668504A (zh) 显示装置
US20230261143A1 (en) Display device
US20220406759A1 (en) Display device
KR102690987B1 (ko) 표시 장치 및 이의 제조 방법
KR102689823B1 (ko) 표시 장치 및 이의 제조 방법
US20230420615A1 (en) Display device and manufacturing method of the same
US20230253412A1 (en) Display device and manufacturing method of the same
CN114695418A (zh) 显示设备
KR20210039521A (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant