WO2023008857A1 - 표시 장치 - Google Patents

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WO2023008857A1
WO2023008857A1 PCT/KR2022/010874 KR2022010874W WO2023008857A1 WO 2023008857 A1 WO2023008857 A1 WO 2023008857A1 KR 2022010874 W KR2022010874 W KR 2022010874W WO 2023008857 A1 WO2023008857 A1 WO 2023008857A1
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electrode
disposed
gate lines
gate
line
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PCT/KR2022/010874
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신동희
손선권
차나현
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • An object to be solved by the present invention is to provide a display device capable of securing reliability by recognizing a plurality of unit pixel areas as the same in an optical inspection.
  • the display device may further include a gate electrode disposed on the same layer as the plurality of second gate lines.
  • the display device may further include first and second electrodes disposed on the cover pattern and extending in parallel in the first direction.
  • a display device for solving the above problems includes a substrate, a plurality of data lines disposed on the substrate and extending in a first direction, and a plurality of data lines disposed on the same layer as the plurality of data lines and extending in the first direction.
  • FIG. 5 is a plan view illustrating a portion of a display area in a display device according to an exemplary embodiment.
  • FIG. 22 is a cross-sectional view taken along line VIII-VIII' in FIG. 19 .
  • connection relationship between the plurality of pixels SP, the gate line GL, the data line DL, the initialization voltage line VIL, the first voltage line VDL, and the second voltage line VSL is a plurality of pixels ( The design can be changed according to the number and arrangement of SP).
  • the display area DA may include first to third display areas DA1 , DA2 , and DA3 .
  • the nth horizontal gate line HGLn may be disposed on the third metal layer SDL.
  • the nth horizontal gate line HGLn may be disposed below the pixel circuit of the second pixel SP2.
  • the nth horizontal gate line HGLn may be connected to the nth vertical gate line VGLn through the contact part MDC.
  • the contact portion MDC may correspond to a portion where the nth horizontal gate line HGLn is inserted into the sixth contact hole CNT6 and contacts the nth vertical gate line VGLn.
  • the nth horizontal gate line HGLn may be connected to the first auxiliary gate line BGL1 through the plurality of seventh contact holes CNT7 and the second auxiliary gate line BGL2 through the eighth contact hole CNT8. ) can be accessed.
  • the nth horizontal gate line HGLn may supply the gate signal received from the nth vertical gate line VGLn to the first and second auxiliary gate lines BGL1 and BGL2 .
  • the source electrode SE1 of the first transistor ST1 may be connected to the first connection electrode BE1 of the third metal layer SDL through the tenth contact hole CNT10.
  • the first connection electrode BE1 may be connected to the second capacitor electrode CPE2 of the first metal layer BML through the eleventh contact hole CNT11. Accordingly, the first capacitor C1 may be double formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2 and between the first capacitor electrode CPE1 and the first connection electrode BE1.
  • the source electrode SE3 of the third transistor ST3 may be connected to the first connection electrode BE1 through the seventeenth contact hole CNT17.
  • the first connection electrode BE1 is connected to the source electrode SE1 of the first transistor ST1 through the tenth contact hole CNT10 and is connected to the first metal layer BML through the eleventh contact hole CNT11. It is connected to the second capacitor electrode CPE2 and can be connected to the first electrode RME1 of the first pixel SP1 through the 36th contact hole CNT36.
  • the gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer GTL.
  • the gate electrode GE1 of the first transistor ST1 may be a portion of the first capacitor electrode CPE1 of the first capacitor C1.
  • the first capacitor electrode CPE1 may be connected to the sixth connection electrode BE6 of the third metal layer SDL through the twenty-fourth contact hole CNT24, and the sixth connection electrode BE6 may be connected to the twenty-third contact hole ( It may be connected to the source electrode SE2 of the second transistor ST2 through CNT23.
  • the pixel circuit of the third pixel SP3 may include first to third transistors ST1 , ST2 , and ST3 .
  • the first transistor ST1 of the third pixel SP3 may include an active region ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1.
  • the active region ACT1 of the first transistor ST1 may be disposed in the active layer and may overlap the gate electrode GE1 of the first transistor ST1 in a thickness direction (Z-axis direction).
  • the seventh connection electrode BE7 may be connected to the source electrode SE3 of the third transistor ST3 through the 35th contact hole CNT35.
  • the seventh connection electrode BE7 may be connected to the first electrode RME1 of the third pixel SP3 through the 38th contact hole CNT38.
  • the first electrode RME1 of the third pixel SP3 may be disposed on the fourth electrode layer RML, and the 38th contact hole CNT38 may be formed through the via layer VIA.
  • the gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer GTL.
  • the gate electrode GE3 of the third transistor ST3 may be a portion of the second auxiliary gate line BGL2.
  • the source electrode SE3 of the third transistor ST3 may be connected to the seventh connection electrode BE7 through the 35th contact hole CNT35.
  • the seventh connection electrode BE7 is connected to the source electrode SE1 of the first transistor ST1 through the twenty-eighth contact hole CNT28 and is connected to the first metal layer BML through the twenty-ninth contact hole CNT29. It is connected to the second capacitor electrode CPE2 and can be connected to the first electrode RME1 of the third pixel SP3 through the thirty-eighth contact hole CNT38.
  • the light emitting element layer of the display panel 100 may include a fourth electrode layer RML.
  • the first to third electrodes RME1 , RME2 , and RME3 of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the fourth electrode layer RML.
  • the cover pattern CPT disposed on the intersection of the n+1th vertical gate line VGLn+1 and the nth horizontal gate line HGLn is located on the right side of the second electrode RME2 of the third pixel SP3. can be placed.
  • the cover pattern CPT may be floated, but is not limited thereto.
  • the cover pattern CPT may reflect at least a portion of incident light.
  • the contact portion MDC and the non-contact portion NMC may be recognized as different from each other in an optical inspection. In FIG.
  • the light emitting element layer EML of the display device 10 may be disposed on the thin film transistor layer TFTL.
  • the light emitting element layer EML includes first to third bank patterns BP1 , BP2 , and BP3 , first to third electrodes RME1 , RME2 , and RME3 , a cover pattern CPT, and first and second light emitting elements ( ED1 and ED2), a first insulating layer PAS1, a bank layer BNL, a second insulating layer PAS2, first to third contact electrodes CTE1, CTE2, and CTE3, and a third insulating layer PAS3. there is.
  • the third electrode RME3 may extend in the second direction (Y-axis direction) from the left side of the light emitting area EMA.
  • the third electrode RME3 may cover the upper surface and the inclined side surface of the third bank pattern BP3. Accordingly, the third electrode RME3 may reflect light emitted from the second light emitting element ED2 in an upward direction (Z-axis direction).
  • the first to third contact electrodes CTE1 , CTE2 , and CTE3 of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the first to third electrodes RME1 , RME2 , and RME3 .
  • the second insulating layer PAS2 may be disposed on the central portion of the bank layer BNL, the first insulating layer PAS1, and the light emitting element ED.
  • the third insulating layer PAS3 may cover the second insulating layer PAS2 and the first to third contact electrodes CTE1 , CTE2 , and CTE3 .
  • the second and third insulating layers PAS2 may insulate each of the first to third contact electrodes CTE1 , CTE2 , and CTE3 .
  • the second contact electrode CTE2 may be connected between the other end of the plurality of first light emitting elements ED1 and one end of the plurality of second light emitting elements ED2 .
  • the second contact electrode CTE2 may correspond to the third node N3 of FIG. 4 .
  • the second contact electrode CTE2 may correspond to the cathode electrode of the plurality of first light emitting elements ED1, but is not limited thereto.
  • the second contact electrode CTE2 may correspond to an anode electrode of the plurality of second light emitting elements ED2, but is not limited thereto.
  • the first to third electrodes RME1 , RME2 , and RME3 of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the fourth electrode layer RML.
  • the first to third electrodes RME1 , RME2 , and RME3 of the first pixel SP1 are disposed on the left side of the pixel area, and the first to third electrodes RME1 , RME2 , and RME3 of the second pixel SP2 are It is disposed in the center of the pixel area, and the first to third electrodes RME1 , RME2 , and RME3 of the third pixel SP3 may be disposed on the right side of the pixel area.
  • the second electrode RME2 of the third pixel SP3 may include a cover pattern CPT.
  • the cover pattern CPT may protrude from the second electrode RME2 of the third pixel SP3 in a first direction (X-axis direction).
  • the cover pattern CPT may be disposed on an intersection of the plurality of vertical gate lines VGL and the plurality of horizontal gate lines HGL.
  • the cover pattern CPT may be disposed on the plurality of contact portions MDC and the plurality of non-contact portions NMC.
  • the cover pattern CPT disposed on the intersection of the n+1th vertical gate line VGLn+1 and the nth horizontal gate line HGLn is the second electrode RME2 of the third pixel SP3.
  • the cover pattern CPT may reflect at least a portion of incident light.
  • the cover pattern CPT is disposed on the plurality of contact portions MDC and the plurality of non-contact portions NMC, the plurality of unit pixel areas may be recognized as the same in an optical inspection. Reliability of the display device may be secured through an optical inspection.
  • FIG. 15 is a plan view illustrating a portion of a display area in a display device according to another exemplary embodiment
  • FIGS. 16 and 17 are enlarged views illustrating a thin film transistor layer in area A2 of FIG. 15
  • FIG. It is a cross section along the line VII-VII'. 15 to 18 show different configurations of the horizontal gate line HGL and the cover pattern CPT in the display devices of FIGS. 5 to 11, and the same configurations as the above-described configurations will be briefly described or omitted.

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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인, 및 상기 복수의 제2 게이트 라인 상에 배치되어 플로팅되고, 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.
본 발명이 해결하고자 하는 과제는 복수의 단위 화소 영역이 광학 검사에서 동일하게 인식되어 신뢰성을 확보할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인, 및 상기 복수의 제2 게이트 라인 상에 배치되어 플로팅되고, 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함한다.
상기 복수의 커버 패턴은 상기 제1 방향 및 상기 제2 방향으로 서로 이격되는 아일랜드 형상을 가질 수 있다.
상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며, 상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩될 수 있다.
상기 표시 장치는 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인 사이의 층에 배치되는 게이트 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 커버 패턴과 동일 층에서 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극을 더 포함할 수 있다.
상기 제1 및 제2 전극은 상기 제1 게이트 라인과 평면 상에서 이격될 수 있다.
상기 표시 장치는 상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 더 포함할 수 있다.
상기 표시 장치는 상기 제1 전극과 상기 복수의 제1 발광 소자의 일단 사이에 접속된 제1 접촉 전극, 및 상기 제2 전극과 상기 복수의 제1 발광 소자의 타단 사이에 접속된 제2 접촉 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 복수의 제2 게이트 라인과 동일 층에 배치된 게이트 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 커버 패턴 상에 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 복수의 데이터 라인 및 상기 복수의 제2 게이트 라인에 접속되는 복수의 화소의 화소 회로, 및 상기 화소 회로에 접속되는 제1 전압 라인, 초기화 전압 라인, 및 제1 발광 소자를 더 포함할 수 있다.
상기 화소 회로는 상기 제1 전압 라인과 상기 제1 발광 소자 사이에 접속되어 상기 제1 발광 소자에 구동 전류를 공급하는 제1 트랜지스터, 상기 제2 게이트 라인의 게이트 신호를 기초로 상기 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터, 및 상기 게이트 신호를 기초로 상기 초기화 전압 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인, 상기 복수의 제2 게이트 라인 상에 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극, 및 상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 포함하고, 상기 제1 및 제2 전극 중 적어도 하나는 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함한다.
상기 커버 패턴은 상기 제1 전극 또는 제2 전극으로부터 상기 제2 방향으로 돌출될 수 있다.
상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며,
상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩될 수 있다.
상기 제1 또는 제2 전극 중 상기 커버 패턴을 제외한 부분은 상기 제1 게이트 라인과 평면 상에서 이격될 수 있다.
상기 표시 장치는 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인 사이의 층에 배치되는 게이트 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인, 상기 복수의 제2 게이트 라인 상에 배치되어 상기 제2 방향으로 연장되는 전압 라인, 상기 복수의 전압 라인 상에 배치 되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극, 및 상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 포함하고, 상기 전압 라인은 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함한다.
상기 커버 패턴은 상기 전압 라인으로부터 상기 제1 방향으로 돌출될 수 있다.
상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며, 상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 수직 게이트 라인과 수평 게이트 라인의 교차 지점 상부에 배치된 복수의 커버 패턴을 포함함으로써, 광학 검사에서 복수의 단위 화소 영역이 동일하게 인식될 수 있다. 따라서, 표시 장치는 복수의 단위 화소 영역의 광학 검사 과정에서 정상적으로 불량 가능성을 판단하여 신뢰성을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부 및 비컨택부를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 6 및 도 7은 도 5의 A1 영역의 박막 트랜지스터층을 나타내는 확대도이다.
도 8은 도 5의 선 I-I'을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다.
도 10은 도 9의 선 II-II', III-III', 및 IV-IV'을 따라 자른 단면도이다.
도 11은 도 9의 선 V-V'을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 13은 도 12의 선 VI-VI'을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 16 및 도 17은 도 15의 A2 영역의 박막 트랜지스터층을 나타내는 확대도이다.
도 18은 도 15의 선 VII-VII'을 따라 자른 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 20 및 도 21은 도 19의 A3 영역의 박막 트랜지스터층을 나타내는 확대도이다.
도 22는 도 19의 선 VIII-VIII'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치는 표시 패널(100), 연성 필름(210), 표시 구동부(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다. 복수의 화소(SP)는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성될 수 있다. 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 수평 게이트 라인(HGL) 및 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
제1 화소(SP1)는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광 또는 청색 광을 방출할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 제1 및 제2 보조 게이트 라인(BGL1, BGL2)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 표시 구동부(220)와 접속되어 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 게이트 라인(VGL)은 제1 게이트 라인일 수 있다. 수직 게이트 라인(VGL)은 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 게이트 라인(HGL)은 제2 게이트 라인일 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 컨택부(MDC)는 수평 게이트 라인(HGL)이 컨택홀에 삽입되어 수직 게이트 라인(VGL)에 컨택되는 부분에 해당할 수 있다. 제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 수평 게이트 라인(HGL)으로부터 연장되어 제1 내지 제3 화소(SP1, SP2, SP3)에 게이트 신호를 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.
복수의 초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 초기화 전압 라인(VIL)은 표시 구동부(220)로부터 수신된 초기화 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.
복수의 제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 전압 라인(VDL)은 전원 공급부(250)로부터 수신된 구동 전압 또는 고전위 전압을 복수의 화소(SP)에 공급할 수 있다.
복수의 수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 수신된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 제2 전압 라인(VSL)은 복수의 화소(SP)에 저전위 전압을 공급할 수 있다.
복수의 화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 제2 전압 라인(VSL)의 접속 관계는 복수의 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 수직 게이트 라인(VGL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 수직 전압 라인(VVSL)과 표시 구동부(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부(미도시)를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.
표시 구동부(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동부(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 표시 구동부(220)의 구성들 간의 신호 및 전원을 전달할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 전원 전압을 표시 구동부(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 복수의 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템 또는 그래픽 장치로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 표시 구동부(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동부(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동부(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동부(220)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 구동 전압 또는 고전위 전압을 생성하여 제1 전압 라인(VDL)에 공급할 수 있고, 저전위 전압을 생성하여 수직 전압 라인(VVSL)에 공급할 수 있으며, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급할 수 있다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부 및 비컨택부를 나타내는 평면도이다.
도 2를 참조하면, 표시 영역(DA)은 제1 내지 제3 표시 영역(DA1, DA2, DA3)을 포함할 수 있다.
복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 하나의 수평 게이트 라인(HGL)은 나머지 수직 게이트 라인(VGL)과 비컨택부(NMC)에서 서로 절연될 수 있다. 비컨택부(NMC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 교차 영역에서 서로 절연되는 부분에 해당할 수 있다.
제1 표시 영역(DA1)의 컨택부(MDC)는 제1 표시 영역(DA1)의 좌측 상단에서부터 제1 표시 영역(DA1)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 제2 표시 영역(DA2)의 컨택부(MDC)는 제2 표시 영역(DA2)의 좌측 상단에서부터 제2 표시 영역(DA2)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 제3 표시 영역(DA3)의 컨택부(MDC)는 제3 표시 영역(DA3)의 좌측 상단에서부터 제3 표시 영역(DA3)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 따라서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있다.
표시 장치(10)는 데이터 구동부와 게이트 구동부의 역할을 수행하는 표시 구동부(220)를 포함할 수 있다. 따라서, 데이터 라인(DL)은 표시 영역(DA)의 상측에 배치된 표시 구동부(220)로부터 데이터 전압을 수신하고, 수직 게이트 라인(GL)은 표시 영역(DA)의 상측에 배치된 표시 구동부(220)로부터 게이트 신호를 수신함으로써, 표시 장치(10)는 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다.
도 3은 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 3을 참조하면, 복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
복수의 화소(SP) 각각은 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 게이트 라인(GL), 및 데이터 라인(DL)에 접속될 수 있다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 복수의 화소(SP)에 구동 전압 또는 고전위 전압을 공급할 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압을 공급할 수 있다.
수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제2 보조 게이트 라인(BGL2)의 일측 또는 좌측에 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 초기화 전압을 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 제1 및 제2 보조 게이트 라인(BGL1, BGL2)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 게이트 라인(VGL)은 초기화 전압 라인(VIL)의 일측 또는 좌측에 배치될 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.
예를 들어, 제n 수직 게이트 라인(VGLn, n은 양의 정수)은 제j 열(COLj, j는 양의 정수)에 배치된 제1 내지 제3 화소들(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 비컨택부(NMC)를 통해 제n+1 수평 게이트 라인(HGLn+1)과 절연될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 제j+1 열(COLj+1)에 배치된 제1 내지 제3 화소들(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 비컨택부(NMC)를 통해 제n 수평 게이트 라인(HGLn)과 절연될 수 있고, 컨택부(MDC)를 통해 제n+1 수평 게이트 라인(HGLn+1)에 접속될 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 제1 및 제2 보조 게이트 라인(BGL1, BGL2) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 공급할 수 있다.
예를 들어, 제n 수평 게이트 라인(HGLn)은 제k 행(ROWk, k는 양의 정수)에 배치된 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있고, 비컨택부(NMC)를 통해 제n+1 수직 게이트 라인(VGLn+1)과 절연될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 제k+1 행(ROWk+1)에 배치된 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 비컨택부(NMC)를 통해 제n 수직 게이트 라인(VGLn)과 절연될 수 있고, 컨택부(MDC)를 통해 제n+1 수직 게이트 라인(VGLn+1)에 접속될 수 있다.
제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 제1 보조 게이트 라인(BGL1)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 제2 보조 게이트 라인(BGL2)은 초기화 전압 라인(VIL) 및 제1 전압 라인(VDL)의 사이에 배치될 수 있다. 제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 복수의 화소(SP)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 제1 보조 게이트 라인(BGL1)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 표시 구동부(220)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 표시 구동부(220)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 표시 구동부(220)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 전압 라인(VSL) 사이에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 수평 게이트 라인(HGL)의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층에 공급할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 4를 참조하면, 복수의 화소(SP) 각각은 제1 전압 라인(VDL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 및 제2 보조 게이트 라인(BGL1, BGL2), 및 제2 전압 라인(VSL)에 접속될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 내지 제3 트랜지스터(ST1, ST2, ST3), 제1 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압을 기초로 드레인-소스 간 전류(또는, 구동 전류)를 제어할 수 있다.
복수의 발광 소자(ED)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 제1 및 제2 발광 소자(ED1, EL2)는 직렬로 연결될 수 있다. 제1 및 제2 발광 소자(ED1, EL2)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있으나, 이에 한정되지 않는다.
제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)에 접속되고 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 소스 전극, 및 제1 커패시터(C1)의 제2 커패시터 전극에 접속될 수 있다. 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)를 통해 제2 발광 소자(ED2)의 제1 전극에 접속될 수 있다.
제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)에 접속되고 제2 발광 소자(ED2)의 제2 전극은 제2 전압 라인(VSL)에 접속될 수 있다. 제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)를 통해 제1 발광 소자(ED1)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 제1 보조 게이트 라인(BGL1) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 보조 게이트 라인(BGL1)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제2 보조 게이트 라인(BGL2) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 보조 게이트 라인(BGL2)에 접속되고, 드레인 전극은 초기화 전압 라인(VIL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제1 커패시터(C1)의 제2 커패시터 전극, 및 제1 발광 소자(ED1)의 제1 전극에 접속될 수 있다.
도 5는 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이고, 도 6 및 도 7은 도 5의 A1 영역의 박막 트랜지스터층을 나타내는 확대도이며, 도 8은 도 5의 선 I-I'을 따라 자른 단면도이다.
도 5 내지 도 8을 참조하면, 표시 패널(100)은 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로는 화소 영역에 배치될 수 있다.
제1 전압 라인(VDL)은 기판(SUB) 상의 제1 금속층(BML)에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제3 금속층(SDL)의 제10 연결 전극(BE10)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 제1 전압 라인(VDL)은 복수의 제2 컨택홀(CNT2)을 통해 제10 연결 전극(BE10)에 접속될 수 있다. 제10 연결 전극(BE10)은 제9 컨택홀(CNT9)을 통해 제1 화소(SP1)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속되고, 제18 컨택홀(CNT18)을 통해 제2 화소(SP2)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속되며, 제27 컨택홀(CNT27)을 통해 제3 화소(SP3)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속될 수 있다. 따라서, 제1 전압 라인(VDL)은 제10 연결 전극(BE10)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)에 구동 전압을 공급할 수 있다.
수평 전압 라인(HVDL)은 제3 금속층(SDL)에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 컨택홀(CNT1)을 통해 복수의 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다. 수평 전압 라인(HVDL)은 복수의 제1 전압 라인(VDL)에 접속됨으로써, 복수의 제1 전압 라인(VDL)의 구동 전압 또는 고전위 전압을 안정적으로 유지할 수 있다.
초기화 전압 라인(VIL)은 제1 금속층(BML)에 배치될 수 있다. 초기화 전압 라인(VIL)은 제2 보조 게이트 라인(BGL2)의 일측 또는 좌측에 배치될 수 있다. 초기화 전압 라인(VIL)은 복수의 제3 컨택홀(CNT3)을 통해 제3 금속층(SDL)의 제11 연결 전극(BE11)에 접속될 수 있다. 제11 연결 전극(BE11)은 제16 컨택홀(CNT16)을 통해 제1 화소(SP1)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 제11 연결 전극(BE11)은 제25 컨택홀(CNT25)을 통해 제2 화소(SP2)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 제11 연결 전극(BE11)은 제34 컨택홀(CNT34)을 통해 제3 화소(SP3)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 따라서, 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 트랜지스터(ST3)에 초기화 전압을 공급할 수 있고, 제3 트랜지스터(ST3)로부터 센싱 신호를 수신할 수 있다.
제n 수직 게이트 라인(VGLn)은 제1 금속층(BML)에 배치될 수 있다. 제n 수직 게이트 라인(VGLn)은 초기화 전압 라인(VIL)의 일측 또는 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGLn)은 제2 금속층(GTL)의 제1 보조 전극(AUE1)과 두께 방향(Z축 방향)으로 중첩될 수 있고, 복수의 제4 컨택홀(CNT4)을 통해 제1 보조 전극(AUE1)에 접속될 수 있다. 제n 수직 게이트 라인(VGLn)은 제3 금속층(SDL)의 제2 보조 전극(AUE2)과 두께 방향(Z축 방향)으로 중첩되고, 제5 컨택홀(CNT5)을 통해 제2 보조 전극(AUE2)에 접속될 수 있다. 따라서, 제n 수직 게이트 라인(VGLn)은 제1 및 제2 보조 전극(AUE1, AUE2)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제n 수평 게이트 라인(HGLn)은 제3 금속층(SDL)에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 컨택부(MDC)는 제n 수평 게이트 라인(HGLn)이 제6 컨택홀(CNT6)에 삽입되어 제n 수직 게이트 라인(VGLn)에 컨택되는 부분에 해당할 수 있다. 제n 수평 게이트 라인(HGLn)은 복수의 제7 컨택홀(CNT7)을 통해 제1 보조 게이트 라인(BGL1)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 제2 보조 게이트 라인(BGL2)에 접속될 수 있다. 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)으로부터 수신된 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 공급할 수 있다.
제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 제2 금속층(GTL)에 배치될 수 있다. 제1 보조 게이트 라인(BGL1)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 제1 보조 게이트 라인(BGL1)은 제n 수평 게이트 라인(HGLn)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 제2 트랜지스터(ST2)에 공급할 수 있다. 제2 보조 게이트 라인(BGL2)은 초기화 전압 라인(VIL) 및 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제2 보조 게이트 라인(BGL2)은 제n 수평 게이트 라인(HGLn)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 제3 트랜지스터(ST3)에 공급할 수 있다.
제1 데이터 라인(DL1)은 제1 금속층(BML)에 배치될 수 있다. 제1 데이터 라인(DL1)은 제1 보조 게이트 라인(BGL1)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 제12 컨택홀(CNT12)을 통해 제3 금속층(SDL)의 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제13 컨택홀(CNT13)을 통해 제1 화소(SP1)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
제2 데이터 라인(DL2)은 제1 금속층(BML)에 배치될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 제21 컨택홀(CNT21)을 통해 제3 금속층(SDL)의 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제22 컨택홀(CNT22)을 통해 제2 화소(SP2)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제2 데이터 라인(DL2)은 제2 화소(SP2)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
제3 데이터 라인(DL3)은 제1 금속층(BML)에 배치될 수 있다. 제3 데이터 라인(DL3)은 제2 게이트 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 제30 컨택홀(CNT30)을 통해 제3 금속층(SDL)의 제8 연결 전극(BE8)에 접속될 수 있고, 제8 연결 전극(BE8)은 제31 컨택홀(CNT31)을 통해 제3 화소(SP3)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제3 데이터 라인(DL3)은 제3 화소(SP3)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
수직 전압 라인(VVSL)은 제1 금속층(BML)에 배치될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 제39 컨택홀(CNT39)을 통해 제3 금속층(SDL)의 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 저전위 전압을 공급할 수 있다.
제2 전압 라인(VSL)은 제3 금속층(SDL)에 배치될 수 있다. 제2 전압 라인(VSL)은 제n 수평 게이트 라인(HGLn)의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극(RME3)에 공급할 수 있다. 예를 들어, 제2 전압 라인(VSL)은 제40 컨택홀(CNT40)을 통해 제1 화소(SP1)의 제3 전극(RME3)에 접속될 수 있다. 제2 전압 라인(VSL)은 제41 컨택홀(CNT41)을 통해 제2 화소(SP2)의 제3 전극(RME3)에 접속될 수 있다. 제2 전압 라인(VSL)은 제42 컨택홀(CNT42)을 통해 제3 화소(SP3)의 제3 전극(RME3)에 접속될 수 있다. 여기에서, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극(RME3)은 제4 전극층(RML)에 배치될 수 있고, 제40 내지 제42 컨택홀(CNT40, CNT41, CNT42)은 비아층(VIA)을 관통하여 형성될 수 있다.
제n+1 수직 게이트 라인(VGLn+1)은 제1 금속층(BML)에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 수직 전압 라인(VVSL)의 타측 또는 우측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 복수의 제4 컨택홀(CNT4)을 통해 제2 금속층(GTL)의 제1 보조 전극(AUE1)에 접속될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 제5 컨택홀(CNT5)을 통해 제3 금속층(SDL)의 제2 보조 전극(AUE2)에 접속될 수 있다. 따라서, 제n+1 수직 게이트 라인(VGLn+1)은 제1 및 제2 보조 전극(AUE1, AUE2)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제n 수평 게이트 라인(HGLn)은 비컨택부(NMC)를 통해 제n+1 수직 게이트 라인(VGLn+1)과 절연될 수 있다. 비컨택부(NMC)는 제1 금속층(BML)의 제n+1 수직 게이트 라인(VGLn+1)과 제3 금속층(SDL)의 제n 수평 게이트 라인(HGLn)이 버퍼층(BF), 게이트 절연막(GI), 및 층간 절연막(ILD)에 의해 절연되는 부분에 해당할 수 있다. 따라서, 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)을 제외한 모든 수직 게이트 라인들(VGL)과 절연될 수 있다.
제1 화소(SP1)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제1 화소(SP1)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제15 컨택홀(CNT15)을 통해 제3 금속층(SDL)의 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제14 컨택홀(CNT14)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제9 컨택홀(CNT9)을 통해 제3 금속층(SDL)의 제10 연결 전극(BE10)에 접속될 수 있고, 제10 연결 전극(BE10)은 복수의 제2 컨택홀(CNT2)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제10 컨택홀(CNT10)을 통해 제3 금속층(SDL)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1 연결 전극(BE1)은 제11 컨택홀(CNT11)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제1 연결 전극(BE1) 사이에서 이중으로 형성될 수 있다.
제1 연결 전극(BE1)은 제17 컨택홀(CNT17)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제1 연결 전극(BE1)은 제36 컨택홀(CNT36)을 통해 제1 화소(SP1)의 제1 전극(RME1)에 접속될 수 있다. 여기에서, 제1 화소(SP1)의 제1 전극(RME1)은 제4 전극층(RML)에 배치될 수 있고, 제36 컨택홀(CNT36)은 비아층(VIA)을 관통하여 형성될 수 있다.
제1 화소(SP1)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제1 보조 게이트 라인(BGL1)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제13 컨택홀(CNT13)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제12 컨택홀(CNT12)을 통해 제1 데이터 라인(DL1)에 직접 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제1 데이터 라인(DL1)으로부터 제1 화소(SP1)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제14 컨택홀(CNT14)을 통해 제3 연결 전극(BE3)에 접속될 수 있다. 제3 연결 전극(BE3)은 제15 컨택홀(CNT15)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제1 화소(SP1)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 보조 게이트 라인(BGL2)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제16 컨택홀(CNT16)을 통해 제11 연결 전극(BE3)에 접속될 수 있고, 제11 연결 전극(BE11)은 복수의 제3 컨택홀(CNT3)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제17 컨택홀(CNT17)을 통해 제1 연결 전극(BE1)에 접속될 수 있다. 제1 연결 전극(BE1)은 제10 컨택홀(CNT10)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제11 컨택홀(CNT11)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제36 컨택홀(CNT36)을 통해 제1 화소(SP1)의 제1 전극(RME1)에 접속될 수 있다.
제2 화소(SP2)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제2 화소(SP2)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제24 컨택홀(CNT24)을 통해 제3 금속층(SDL)의 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제23 컨택홀(CNT23)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제18 컨택홀(CNT18)을 통해 제10 연결 전극(BE10)에 접속될 수 있다. 제10 연결 전극(BE10)은 복수의 제2 컨택홀(CNT2)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제19 컨택홀(CNT19)을 통해 제3 금속층(SDL)의 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제20 컨택홀(CNT20)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제4 연결 전극(BE4) 사이에서 이중으로 형성될 수 있다.
제4 연결 전극(BE4)은 제26 컨택홀(CNT26)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제4 연결 전극(BE4)은 제37 컨택홀(CNT37)을 통해 제2 화소(SP2)의 제1 전극(RME1)에 접속될 수 있다. 여기에서, 제2 화소(SP2)의 제1 전극(RME1)은 제4 전극층(RML)에 배치될 수 있고, 제37 컨택홀(CNT37)은 비아층(VIA)을 관통하여 형성될 수 있다.
제2 화소(SP2)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제1 보조 게이트 라인(BGL1)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제22 컨택홀(CNT22)을 통해 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제21 컨택홀(CNT21)을 통해 제2 데이터 라인(DL2)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제2 데이터 라인(DL2)으로부터 제2 화소(SP2)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제23 컨택홀(CNT23)을 통해 제6 연결 전극(BE6)에 접속될 수 있다. 제6 연결 전극(BE6)은 제24 컨택홀(CNT24)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제2 화소(SP2)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 보조 게이트 라인(BGL2)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제25 컨택홀(CNT25)을 통해 제11 연결 전극(BE11)에 접속될 수 있고, 제11 연결 전극(BE11)은 복수의 제3 컨택홀(CNT3)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제26 컨택홀(CNT26)을 통해 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제19 컨택홀(CNT19)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제20 컨택홀(CNT20)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제37 컨택홀(CNT37)을 통해 제2 화소(SP2)의 제1 전극(RME1)에 접속될 수 있다.
제3 화소(SP3)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제3 화소(SP3)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제33 컨택홀(CNT33)을 통해 제3 금속층(SDL)의 제9 연결 전극(BE9)에 접속될 수 있고, 제9 연결 전극(BE9)은 제32 컨택홀(CNT32)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제27 컨택홀(CNT27)을 통해 제10 연결 전극(BE10)에 접속될 수 있다. 제10 연결 전극(BE10)은 복수의 제2 컨택홀(CNT2)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제28 컨택홀(CNT28)을 통해 제3 금속층(SDL)의 제7 연결 전극(BE7)에 접속될 수 있다. 제7 연결 전극(BE7)은 제29 컨택홀(CNT29)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제7 연결 전극(BE7) 사이에서 이중으로 형성될 수 있다.
제7 연결 전극(BE7)은 제35 컨택홀(CNT35)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제7 연결 전극(BE7)은 제38 컨택홀(CNT38)을 통해 제3 화소(SP3)의 제1 전극(RME1)에 접속될 수 있다. 여기에서, 제3 화소(SP3)의 제1 전극(RME1)은 제4 전극층(RML)에 배치될 수 있고, 제38 컨택홀(CNT38)은 비아층(VIA)을 관통하여 형성될 수 있다.
제3 화소(SP3)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제1 보조 게이트 라인(BGL1)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제31 컨택홀(CNT31)을 통해 제8 연결 전극(BE8)에 접속될 수 있고, 제8 연결 전극(BE8)은 제30 컨택홀(CNT30)을 통해 제3 데이터 라인(DL3)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제3 데이터 라인(DL3)으로부터 제3 화소(SP3)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제32 컨택홀(CNT32)을 통해 제9 연결 전극(BE9)에 접속될 수 있다. 제9 연결 전극(BE9)은 제33 컨택홀(CNT33)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제3 화소(SP3)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 보조 게이트 라인(BGL2)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제34 컨택홀(CNT34)을 통해 제11 연결 전극(BE11)에 접속될 수 있고, 제11 연결 전극(BE11)은 복수의 제3 컨택홀(CNT3)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제35 컨택홀(CNT35)을 통해 제7 연결 전극(BE7)에 접속될 수 있다. 제7 연결 전극(BE7)은 제28 컨택홀(CNT28)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제29 컨택홀(CNT29)을 통해 제1 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제38 컨택홀(CNT38)을 통해 제3 화소(SP3)의 제1 전극(RME1)에 접속될 수 있다.
표시 패널(100)의 발광 소자층은 제4 전극층(RML)을 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제4 전극층(RML)에 배치될 수 있다. 제1 화소(SP1)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 좌측에 배치되고, 제2 화소(SP2)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 중앙에 배치되며, 제3 화소(SP3)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 우측에 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(RME1)은 제2 및 제3 전극(RME2, RME3) 사이에 배치될 수 있고, 제2 전극(RME2)은 제1 전극(RME1)의 우측에 배치될 수 있으며, 제3 전극(RME3)은 제1 전극(RME1)의 좌측에 배치될 수 있다.
제1 내지 제3 전극(RME1, RME2, RME3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 제1 및 제2 발광 소자(ED1, ED2)를 정렬하는 정렬 전극일 수 있다. 따라서, 제1 내지 제3 전극(RME1, RME2, RME3)은 복수의 발광 소자(ED)의 정렬 과정이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
커버 패턴(CPT)은 제4 전극층(RML)에 배치될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제1 화소(SP1)의 제3 전극(RME3)의 좌측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제3 화소(SP3)의 제2 전극(RME2)의 우측에 배치될 수 있다. 커버 패턴(CPT)은 플로팅될 수 있으나, 이에 한정되지 않는다. 커버 패턴(CPT)은 입사광의 적어도 일부를 반사시킬 수 있다. 커버 패턴(CPT)이 존재하지 않는 경우, 컨택부(MDC)와 비컨택부(NMC)는 광학 검사에서 서로 다르게 인식될 수 있다. 도 2에서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있고, 단위 화소 영역은 컨택부(MDC)의 위치에 따라 서로 다른 형태를 가질 수 있다. 단위 화소 영역은 수 개의 화소 영역을 포함할 수 있으나, 이에 한정되지 않는다. 따라서, 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치됨으로써, 복수의 단위 화소 영역은 광학 검사에서 동일하게 인식될 수 있다. 표시 장치는 복수의 단위 화소 영역의 광학 검사 과정에서 정상적으로 불량 가능성을 판단하여 신뢰성을 확보할 수 있다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이고, 도 10은 도 9의 선 II-II', III-III', 및 IV-IV'을 따라 자른 단면도이며, 도 11은 도 9의 선 V-V'을 따라 자른 단면도이다.
도 9 내지 도 11을 참조하면, 표시 장치(10)의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3), 제1 내지 제3 전극(RME1, RME2, RME3), 커버 패턴(CPT), 제1 및 제2 발광 소자(ED1, ED2), 제1 절연막(PAS1), 뱅크층(BNL), 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3), 제3 절연막(PAS3)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중앙에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 좌측에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 비아층(VIA) 상에서 상부 방향(Z축 방향)으로 돌출될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 경사진 측면을 가질 수 있다. 복수의 제1 발광 소자(ED1)는 제1 및 제2 뱅크 패턴(BP1, BP2)이 이격된 사이에 배치될 수 있고, 복수의 제2 발광 소자(ED2)는 제2 및 제3 뱅크 패턴(BP2, BP3)이 이격된 사이에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 제2 방향(Y축 방향)의 길이가 동일하고, 제1 방향(X축 방향)의 길이가 서로 다를 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 표시 영역(DA)의 전면에서 섬형 패턴으로 배치될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제4 전극층(RML)에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제1 전극(RME1)은 제1 및 제2 발광 소자(ED1, ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제2 전극(RME2)은 발광 영역(EMA)의 우측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제2 전극(RME1)은 제1 발광 소자(ED1)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제3 전극(RME3)은 발광 영역(EMA)의 좌측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 전극(RME3)은 제3 뱅크 패턴(BP3)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제3 전극(RME3)은 제2 발광 소자(ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제1 내지 제3 전극(RME1, RME2, RME3)의 일단은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 제1 및 제2 발광 소자(ED1, ED2)를 정렬하는 정렬 전극일 수 있다. 따라서, 제1 내지 제3 전극(RME1, RME2, RME3)은 복수의 발광 소자(ED)의 정렬 과정이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
제1 화소(SP1)의 제1 전극(RME1)은 제36 컨택홀(CNT36)을 통해 제3 금속층(SDL)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1 전극(RME1)은 제1 연결 전극(BE1)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 화소(SP1)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 제40 컨택홀(CNT40)을 통해 제3 금속층(SDL)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제2 화소(SP2)의 제1 전극(RME1)은 제37 컨택홀(CNT37)을 통해 제3 금속층(SDL)의 제4 연결 전극(BE4)에 접속될 수 있다. 제1 전극(RME1)은 제4 연결 전극(BE4)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제2 화소(SP2)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제2 화소(SP2)의 제3 전극(RME3)은 제41 컨택홀(CNT41)을 통해 제3 금속층(SDL)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제3 화소(SP3)의 제1 전극(RME1)은 제38 컨택홀(CNT38)을 통해 제3 금속층(SDL)의 제7 연결 전극(BE7)에 접속될 수 있다. 제1 전극(RME1)은 제7 연결 전극(BE7)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제3 화소(SP3)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제3 화소(SP3)의 제3 전극(RME3)은 제42 컨택홀(CNT42)을 통해 제3 금속층(SDL)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
커버 패턴(CPT)은 제4 전극층(RML)에 배치될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제1 화소(SP1)의 제3 전극(RME3)의 좌측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제3 화소(SP3)의 제2 전극(RME2)의 우측에 배치될 수 있다. 커버 패턴(CPT)은 플로팅될 수 있으나, 이에 한정되지 않는다. 커버 패턴(CPT)은 입사광의 적어도 일부를 반사시킬 수 있다. 커버 패턴(CPT)이 존재하지 않는 경우, 컨택부(MDC)와 비컨택부(NMC)는 광학 검사에서 서로 다르게 인식될 수 있다. 도 2에서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있고, 단위 화소 영역은 컨택부(MDC)의 위치에 따라 서로 다른 형태를 가질 수 있다. 단위 화소 영역은 수 개의 화소 영역을 포함할 수 있으나, 이에 한정되지 않는다. 따라서, 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치됨으로써, 복수의 단위 화소 영역은 광학 검사에서 동일하게 인식될 수 있다. 표시 장치는 광학 검사를 통해 신뢰성을 확보할 수 있다.
복수의 제1 발광 소자(ED1)는 제1 전극(RME1) 및 제2 전극(RME2) 사이에 정렬될 수 있다. 제1 절연막(PAS1)은 제1 내지 제3 전극(RME1, RME2, RME3)을 덮을 수 있다. 제1 발광 소자(ED1)는 제1 절연막(PAS1)에 의해 제1 및 제2 전극(RME1, RME2)으로부터 절연될 수 있다. 제1 및 제2 전극(RME1, RME2)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(ED1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
복수의 제2 발광 소자(ED2)는 제1 전극(RME1) 및 제3 전극(RME3) 사이에 정렬될 수 있다. 제2 발광 소자(ED2)는 제1 절연막(PAS1)에 의해 제1 및 제3 전극(RME1, RME3)으로부터 절연될 수 있다. 제1 및 제3 전극(RME1, RME3)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제3 전극(RME1, RME3) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제3 전극(RME1, RME3) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(ED2)는 잉크젯 프린팅 공정을 통해 제1 및 제3 전극(RME1, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)은 제1 내지 제3 전극(RME1, RME2, RME3) 상에 배치될 수 있다. 제2 절연막(PAS2)은 뱅크층(BNL), 제1 절연막(PAS1), 및 발광 소자(ED)의 중앙부의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 덮을 수 있다. 제2 및 제3 절연막(PAS2)은 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3) 각각을 절연시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1) 상에 배치되고, 제43 컨택홀(CNT43)을 통해 제1 전극(RME1)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 복수의 제1 발광 소자(ED1)의 일단 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 복수의 제1 발광 소자(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 접촉 전극(CTE2)은 제1 및 제2 전극(RME1, RME2) 상에 배치되고, 제1 및 제2 전극(RME1, RME2)과 절연될 수 있다. 제2 접촉 전극(CTE2)의 제1 부분은 제2 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분은 제1 부분의 하측으로부터 절곡되어 제1 방향(X축 방향)의 반대 방향으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제3 부분은 제2 부분의 좌측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 전극(RME1) 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 타단과 복수의 제2 발광 소자(ED2)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 4의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 복수의 제2 발광 소자(ED2)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제3 접촉 전극(CTE3)은 제3 전극(RME3) 상에 배치되고, 제44 컨택홀(CNT44)을 통해 제3 전극(RME3)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 타단과 제3 전극(RME3) 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제3 접촉 전극(CTE3)은 제3 전극(RME3)을 통해 저전위 전압을 수신할 수 있다.
박막 트랜지스터(T1)는 액티브 영역(ACT), 게이트 전극(GE), 드레인 전극(DE), 및 소스 전극(SE)을 포함할 수 있다. 박막 트랜지스터(T1)의 드레인 전극(DE)은 연결 전극(BE)을 통해 제1 전극층(BML)의 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다. 박막 트랜지스터(TFT)의 소스 전극(SE)은 연결 전극(BE)에 접속될 수 있다. 여기에서, 박막 트랜지스터(TFT)는 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로를 구성할 수 있다.
도 12는 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이고, 도 13은 도 12의 선 VI-VI'을 따라 자른 단면도이며, 도 14는 다른 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다. 도 12 내지 도 14의 표시 장치는 도 5 내지 도 11의 표시 장치에서 커버 패턴(CPT)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 12 내지 도 14를 참조하면, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제4 전극층(RML)에 배치될 수 있다. 제1 화소(SP1)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 좌측에 배치되고, 제2 화소(SP2)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 중앙에 배치되며, 제3 화소(SP3)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역의 우측에 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(RME1)은 제2 및 제3 전극(RME2, RME3) 사이에 배치될 수 있고, 제2 전극(RME2)은 제1 전극(RME1)의 우측에 배치될 수 있으며, 제3 전극(RME3)은 제1 전극(RME1)의 좌측에 배치될 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 커버 패턴(CPT)을 포함할 수 있다. 커버 패턴(CPT)은 제1 화소(SP1)의 제3 전극(RME3)으로부터 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제1 화소(SP1)의 제3 전극(RME3)의 좌측으로 돌출될 수 있다.
제3 화소(SP3)의 제2 전극(RME2)은 커버 패턴(CPT)을 포함할 수 있다. 커버 패턴(CPT)은 제3 화소(SP3)의 제2 전극(RME2)으로부터 제1 방향(X축 방향)으로 돌출될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n+1 수직 게이트 라인(VGLn+1)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제3 화소(SP3)의 제2 전극(RME2)의 우측으로 돌출될 수 있다. 커버 패턴(CPT)은 입사광의 적어도 일부를 반사시킬 수 있다.
커버 패턴(CPT)이 존재하지 않는 경우, 컨택부(MDC)와 비컨택부(NMC)는 광학 검사에서 서로 다르게 인식될 수 있다. 도 2에서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있고, 단위 화소 영역은 컨택부(MDC)의 위치에 따라 서로 다른 형태를 가질 수 있다. 단위 화소 영역은 수 개의 화소 영역을 포함할 수 있으나, 이에 한정되지 않는다. 따라서, 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치됨으로써, 복수의 단위 화소 영역은 광학 검사에서 동일하게 인식될 수 있다. 표시 장치는 광학 검사를 통해 신뢰성을 확보할 수 있다.
커버 패턴(CPT)은 제1 화소(SP1)의 제3 전극(RME3) 및 제3 화소(SP3)의 제2 전극(RME2)과 일체로 형성됨으로써, 정전기 발생을 방지하고 커버 패턴(CPT)의 유실 또는 이탈 가능성을 방지할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이고, 도 16 및 도 17은 도 15의 A2 영역의 박막 트랜지스터층을 나타내는 확대도이며, 도 18은 도 15의 선 VII-VII'을 따라 자른 단면도이다. 도 15 내지 도 18은 도 5 내지 도 11의 표시 장치에서 수평 게이트 라인(HGL) 및 커버 패턴(CPT)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 15 내지 도 18을 참조하면, 게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 제1 및 제2 보조 게이트 라인(BGL1, BGL2)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 게이트 라인(VGL)은 초기화 전압 라인(VIL)의 일측 또는 좌측에 배치될 수 있다. 수직 게이트 라인(VGL)은 제1 금속층(BML)에 배치될 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 수평 게이트 라인(HGL)은 제2 금속층(GTL)에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 제1 및 제2 보조 게이트 라인(BGL1, BGL2) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 제1 및 제2 보조 게이트 라인(BGL1, BGL2)과 일체로 형성될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 공급할 수 있다. 수평 게이트 라인(HGL)은 제1 및 제2 보조 게이트 라인(BGL1, BGL2)과 일체로 형성됨으로써, 컨택홀의 개수를 감소시킬 수 있고, 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 용이하게 공급할 수 있다.
제n 수평 게이트 라인(HGLn)은 제2 금속층(GTL)에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 컨택부(MDC)는 제n 수평 게이트 라인(HGLn)이 제6 컨택홀(CNT6)에 삽입되어 제n 수직 게이트 라인(VGLn)에 컨택되는 부분에 해당할 수 있다. 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)으로부터 수신된 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 공급할 수 있다.
제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 제2 금속층(GTL)에 배치될 수 있다. 제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 제n 수평 게이트 라인(HGLn)과 일체로 형성될 수 있다. 제1 및 제2 보조 게이트 라인(BGL1, BGL2) 각각은 제n 수평 게이트 라인(HGLn)으로부터 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 보조 게이트 라인(BGL1)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 제1 보조 게이트 라인(BGL1)은 제n 수평 게이트 라인(HGLn)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 제2 트랜지스터(ST2)에 공급할 수 있다. 제2 보조 게이트 라인(BGL2)은 초기화 전압 라인(VIL) 및 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제2 보조 게이트 라인(BGL2)은 제n 수평 게이트 라인(HGLn)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 제3 트랜지스터(ST3)에 공급할 수 있다.
커버 패턴(CPT)은 제3 전극층(SDL)에 배치될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제n 수직 게이트 라인(VGLn)에 접속된 제2 보조 전극(AUE2) 및 제2 전압 라인(VSL) 사이에 배치될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제n+1 수직 게이트 라인(VGLn+1)에 접속된 제2 보조 전극(AUE2) 및 제2 전압 라인(VSL) 사이에 배치될 수 있다. 커버 패턴(CPT)은 플로팅될 수 있으나, 이에 한정되지 않는다. 커버 패턴(CPT)은 입사광의 적어도 일부를 반사시킬 수 있다. 커버 패턴(CPT)이 존재하지 않는 경우, 컨택부(MDC)와 비컨택부(NMC)는 광학 검사에서 서로 다르게 인식될 수 있다. 도 2에서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있고, 단위 화소 영역은 컨택부(MDC)의 위치에 따라 서로 다른 형태를 가질 수 있다. 단위 화소 영역은 수 개의 화소 영역을 포함할 수 있으나, 이에 한정되지 않는다. 따라서, 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치됨으로써, 복수의 단위 화소 영역은 광학 검사에서 동일하게 인식될 수 있다. 표시 장치는 광학 검사를 통해 신뢰성을 확보할 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이고, 도 20 및 도 21은 도 19의 A3 영역의 박막 트랜지스터층을 나타내는 확대도이며, 도 22는 도 19의 선 VIII-VIII'을 따라 자른 단면도이다. 도 19 내지 도 22의 표시 장치는 도 15 내지 도 18의 표시 장치에서 커버 패턴(CPT)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 19 내지 도 22를 참조하면, 제n 수평 게이트 라인(HGLn)은 제2 금속층(GTL)에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 컨택부(MDC)는 제n 수평 게이트 라인(HGLn)이 제6 컨택홀(CNT6)에 삽입되어 제n 수직 게이트 라인(VGLn)에 컨택되는 부분에 해당할 수 있다. 제1 및 제2 보조 게이트 라인(BGL1, BGL2)은 제n 수평 게이트 라인(HGLn)과 일체로 형성될 수 있다. 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)으로부터 수신된 게이트 신호를 제1 및 제2 보조 게이트 라인(BGL1, BGL2)에 공급할 수 있다.
제2 전압 라인(VSL)은 제3 금속층(SDL)에 배치될 수 있다. 제2 전압 라인(VSL)은 제n 수평 게이트 라인(HGLn)의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극(RME3)에 공급할 수 있다. 예를 들어, 제2 전압 라인(VSL)은 제40 컨택홀(CNT40)을 통해 제1 화소(SP1)의 제3 전극(RME3)에 접속될 수 있다. 제2 전압 라인(VSL)은 제41 컨택홀(CNT41)을 통해 제2 화소(SP2)의 제3 전극(RME3)에 접속될 수 있다. 제2 전압 라인(VSL)은 제42 컨택홀(CNT42)을 통해 제3 화소(SP3)의 제3 전극(RME3)에 접속될 수 있다. 여기에서, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극(RME3)은 제4 전극층(RML)에 배치될 수 있고, 제40 내지 제42 컨택홀(CNT40, CNT41, CNT42)은 비아층(VIA)을 관통하여 형성될 수 있다.
제2 전압 라인(VSL)은 커버 패턴(CPT)을 포함할 수 있다. 커버 패턴(CPT)은 제2 전압 라인(VSL)으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 커버 패턴(CPT)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)의 교차 지점 상에 배치될 수 있다. 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)의 교차 지점 상에 배치된 커버 패턴(CPT)은 제2 전압 라인(VSL)의 상측으로 돌출될 수 있다. 커버 패턴(CPT)은 입사광의 적어도 일부를 반사시킬 수 있다.
커버 패턴(CPT)이 존재하지 않는 경우, 컨택부(MDC)와 비컨택부(NMC)는 광학 검사에서 서로 다르게 인식될 수 있다. 도 2에서, 복수의 컨택부(MDC)는 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있고, 단위 화소 영역은 컨택부(MDC)의 위치에 따라 서로 다른 형태를 가질 수 있다. 단위 화소 영역은 수 개의 화소 영역을 포함할 수 있으나, 이에 한정되지 않는다. 따라서, 커버 패턴(CPT)은 복수의 컨택부(MDC) 및 복수의 비컨택부(NMC) 상에 배치됨으로써, 복수의 단위 화소 영역은 광학 검사에서 동일하게 인식될 수 있다. 표시 장치는 광학 검사를 통해 신뢰성을 확보할 수 있다. 커버 패턴(CPT)은 제2 전압 라인(VSL)과 일체로 형성됨으로써, 정전기 발생을 방지하고 커버 패턴(CPT)의 유실 또는 이탈 가능성을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인;
    상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인;
    상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인; 및
    상기 복수의 제2 게이트 라인 상에 배치되어 플로팅되고, 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 커버 패턴은 상기 제1 방향 및 상기 제2 방향으로 서로 이격되는 아일랜드 형상을 갖는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며,
    상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩되는 표시 장치.
  4. 제1 항에 있어서,
    상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인 사이의 층에 배치되는 게이트 전극을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 커버 패턴과 동일 층에서 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 전극은 상기 제1 게이트 라인과 평면 상에서 이격되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전극과 상기 복수의 제1 발광 소자의 일단 사이에 접속된 제1 접촉 전극; 및
    상기 제2 전극과 상기 복수의 제1 발광 소자의 타단 사이에 접속된 제2 접촉 전극을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인과 동일 층에 배치된 게이트 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 커버 패턴 상에 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 데이터 라인 및 상기 복수의 제2 게이트 라인에 접속되는 복수의 화소의 화소 회로; 및
    상기 화소 회로에 접속되는 제1 전압 라인, 초기화 전압 라인, 및 제1 발광 소자를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 화소 회로는,
    상기 제1 전압 라인과 상기 제1 발광 소자 사이에 접속되어 상기 제1 발광 소자에 구동 전류를 공급하는 제1 트랜지스터;
    상기 제2 게이트 라인의 게이트 신호를 기초로 상기 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터; 및
    상기 게이트 신호를 기초로 상기 초기화 전압 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함하는 표시 장치.
  13. 기판;
    상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인;
    상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인;
    상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인;
    상기 복수의 제2 게이트 라인 상에 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극; 및
    상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 포함하고,
    상기 제1 및 제2 전극 중 적어도 하나는 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 커버 패턴은 상기 제1 전극 또는 제2 전극으로부터 상기 제2 방향으로 돌출되는 표시 장치.
  15. 제13 항에 있어서,
    상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며,
    상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩되는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 또는 제2 전극 중 상기 커버 패턴을 제외한 부분은 상기 제1 게이트 라인과 평면 상에서 이격되는 표시 장치.
  17. 제13 항에 있어서,
    상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인 사이의 층에 배치되는 게이트 전극을 더 포함하는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되어 제1 방향으로 연장되는 복수의 데이터 라인;
    상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인;
    상기 복수의 제1 게이트 라인 상에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인;
    상기 복수의 제2 게이트 라인 상에 배치되어 상기 제2 방향으로 연장되는 전압 라인;
    상기 복수의 전압 라인 상에 배치되어 상기 제1 방향으로 나란하게 연장되는 제1 및 제2 전극; 및
    상기 제1 및 제2 전극 사이에서 상기 제1 방향을 따라 정렬된 복수의 제1 발광 소자를 포함하고,
    상기 전압 라인은 상기 복수의 제1 게이트 라인 및 상기 복수의 제2 게이트 라인의 교차 지점을 덮는 복수의 커버 패턴을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 커버 패턴은 상기 전압 라인으로부터 상기 제1 방향으로 돌출되는 표시 장치.
  20. 제18 항에 있어서,
    상기 복수의 제2 게이트 라인 각각은 컨택부를 통해 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되고, 비컨택부를 통해 나머지 제1 게이트 라인과 절연되며,
    상기 복수의 커버 패턴은 상기 컨택부 및 상기 비컨택부와 두께 방향으로 중첩되는 표시 장치.
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