WO2020032338A1 - 표시 장치 - Google Patents

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WO2020032338A1
WO2020032338A1 PCT/KR2019/002265 KR2019002265W WO2020032338A1 WO 2020032338 A1 WO2020032338 A1 WO 2020032338A1 KR 2019002265 W KR2019002265 W KR 2019002265W WO 2020032338 A1 WO2020032338 A1 WO 2020032338A1
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WO
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display area
driving
wires
connection
signal
Prior art date
Application number
PCT/KR2019/002265
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English (en)
French (fr)
Inventor
조승환
최종현
윤주선
이종혁
정민재
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/266,410 priority patent/US20210296424A1/en
Priority to EP19847310.0A priority patent/EP3832728A4/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Definitions

  • the present invention relates to a display device.
  • LCDs liquid crystal displays
  • OLEDs organic light emitting displays
  • an organic light emitting display device displays an image using an organic light emitting diode (OLED) that generates light by recombination of electrons and holes.
  • OLED organic light emitting diode
  • the OLED display has high response speed, high luminance, large viewing angle, and can be driven at low power consumption.
  • the display device generally displays an image only on the front portion, but recently, a display device for displaying an image on the side portion has been developed.
  • the display device transmits an image signal to the display area through signal wires arranged in parallel with each other.
  • the display area may include a front display area and a side display area positioned in a direction perpendicular to the extending direction of the signal lines with respect to the front display area.
  • an area of the signal wiring area may increase, and an area of a non-display area of the display device used as the signal wiring area may increase.
  • An object of the present invention is to provide a display device capable of minimizing a non-display area of a display device and preventing degradation of display quality.
  • a display device including a substrate including a display area and a non-display area formed outside the display area; A plurality of signal wires formed in the display area extending in a first direction from the non-display area on the substrate; And at least one connection wire on the substrate extending from a first non-display area of the non-display area to a second non-display area of the non-display area via the display area.
  • the non-display area is connected to any one of the plurality of signal wires.
  • the at least one connection line may include a plurality of connection lines, and the plurality of connection lines may have different lengths.
  • the second non-display area may be adjacent to the first non-display area, and the length of the first connection wire among the plurality of connection wires may be longer than the length of the second connection wire among the plurality of connection wires.
  • the plurality of connection lines may be spaced apart from each other in the display area and may not cross each other.
  • the at least one connection line may include a first portion extending in the first direction, and the first portion may overlap one of the signal lines in a thickness direction of the substrate.
  • the at least one connection line may further include a second portion extending from one end of the first portion in the second direction.
  • the at least one connection line may further include a third portion extending from one end of the second portion in the first direction, and the third portion may be spaced apart from the first portion.
  • the first non-display area further includes a corner portion protruding from an edge of the display area, one end of the first signal wire among the signal wires is located in the corner part, and the second signal wire among the signal wires
  • the first signal wire may be spaced apart from the corner portion, and the first signal wire may be longer than the second signal wire.
  • the display device further includes an insulating layer that insulates the at least one connection wire and the signal wires from each other, and exposes one of the signal wires through the insulating layer in the second non-display area.
  • Contact holes may be formed, and the at least one connection line may be directly connected to any one of the signal lines through the contact hole.
  • the display device further includes a plurality of driving wires sequentially disposed along the second direction on the driving area of the substrate, wherein the driving area is adjacent to the second non-display area and spaced apart from the display area, At least one of the driving wires may be directly connected to the at least one connection wire, and the remaining driving wires of the driving wires may be directly connected to at least one signal wire of the signal wires.
  • the display device may include: a first insulating layer and a second insulating layer sequentially disposed between the at least one driving wiring and the remaining driving wiring; And a power supply voltage line disposed between the first insulating layer and the second insulating layer.
  • the display device may include an insulating layer on the driving lines on the substrate; And a power supply voltage line disposed on the insulating layer.
  • the display device may further include power supply voltage wires disposed on the substrate between the signal wires, the power supply voltage wires are electrically connected to each other, and the at least one connection wire extends in the first direction.
  • One portion may be included, and the first portion may overlap one of the power voltage lines in the thickness direction of the substrate.
  • the at least one connection wire may include a plurality of connection wires, and the plurality of connection wires may have the same length.
  • the second non-display area may be spaced apart from the first non-display area, and the plurality of connection lines may cross the display area.
  • the display device may further include a plurality of driving wires sequentially disposed along the second direction on the driving area of the substrate, the driving area including pads connected to an external device, and the second non-display area. Adjacent to and spaced apart from the display area, at least one of the driving wires is directly connected to the at least one connection wire, and the remaining of the driving wires is at least one of the signal wires. It can be directly connected to the signal wire of.
  • the at least one driving wire is disposed on a layer different from the layer on which the remaining driving wires are disposed and is insulated from the remaining driving wires, and the at least one driving wire is connected to the at least one driving hole through a contact hole formed in the driving area. It may be electrically connected to the wiring.
  • a display device includes a display area and a non-display area, and includes a substrate; A driving device layer on the substrate, the driving device layer including a transistor formed in the display area; A first insulating layer disposed on the driving device layer; A first conductive layer disposed on the first insulating layer, the first conductive layer including a signal wire electrically connected to the first electrode of the transistor; A second insulating layer disposed on the first conductive layer; And a second conductive layer disposed on the second insulating layer, the second conductive layer including a connection wire electrically connected to the signal wire, wherein the connection wire passes through the second insulating layer in the non-display area. It may be directly connected to the signal line through a hole.
  • connection line may overlap the signal line in the display area.
  • the display device may further include a first power supply voltage wire electrically connected to the second electrode of the transistor, and the connection wire may overlap the first power supply voltage wire in the display area. have.
  • a display device includes connection wires arranged in a display area and transferring image signals to signal wires arranged in a specific display area (for example, a side display area), thereby providing a dead space of the display device. Can be reduced.
  • connection lines are disposed to extend to the non-display area via the display area, and are connected to the signal wires through the contact holes formed in the non-display area, whereby deterioration of display quality due to the contact holes can be prevented.
  • FIG. 1 is a perspective view of a display device according to an exemplary embodiment.
  • FIG. 2 is a developed view illustrating an unfolded state of the display device of FIG. 1.
  • FIG. 3 is a plan view illustrating an example of the display device of FIG. 1.
  • FIG. 4 is an enlarged view of region A of FIG. 3.
  • FIG. 5 is an enlarged view of region B of FIG. 3.
  • FIG. 6 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 1.
  • FIG. 7 is a cross-sectional view illustrating an example of the display device taken along the line II ′ of FIG. 3.
  • FIG. 8 is a cross-sectional view illustrating an example of the display device taken along the line II-II ′ of FIG. 3.
  • FIG. 9 is a cross-sectional view illustrating an example of the display device taken along the line III-III ′ of FIG. 3.
  • FIG. 10 is a cross-sectional view illustrating another example of the display device taken along the line III-III ′ of FIG. 3.
  • FIG. 11 is a cross-sectional view illustrating another example of the display device taken along the line II ′ of FIG. 3.
  • connection line 12 and 13 illustrate examples of a connection relationship between a connection line and a driving chip included in the display device of FIG. 1.
  • FIG. 14 is a plan view illustrating another example of the display device of FIG. 1.
  • FIG. 15 is a plan view illustrating still another example of the display device of FIG. 1.
  • FIG. 16 is an enlarged view of region D of FIG. 15.
  • 17 is a cross-sectional view illustrating an example of the display device taken along lines IV-IV ′ and V-V ′ of FIG. 16.
  • references to elements or layers as “on” of another element or layer include all instances where another layer or other element is interposed on or in the middle of another element.
  • FIG. 1 is a perspective view of a display device according to an exemplary embodiment.
  • FIG. 2 is an exploded view illustrating the display device of FIG. 1 unfolded.
  • FIG. 1 is a perspective view of a display device according to an exemplary embodiment.
  • FIG. 2 is an exploded view illustrating the display device of FIG. 1 unfolded.
  • FIG. 1 is a perspective view of a display device according to an exemplary embodiment.
  • FIG. 2 is an exploded view illustrating the display device of FIG. 1 unfolded.
  • the display device 1 may display an image.
  • the display device 1 may be an organic light emitting display (OLED), a liquid crystal display (LCD), a plasma display (PDP), a field emission display (FED), an electrophoretic display (EPD), or the like.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • PDP plasma display
  • FED field emission display
  • EPD electrophoretic display
  • the display device 1 will be described as an example of an organic light emitting display device, but the present invention is not limited thereto.
  • the display device 1 is a mobile phone, a smart phone, a tablet PC (Personal Computer), a smart watch, a smart phone, a mobile communication terminal, an electronic notebook, an e-book, a portable multimedia player (PMP), navigation, UMPC
  • the present invention can be applied to various products such as a television, a laptop, a monitor, a billboard, an internet of things, etc. as well as a portable electronic device such as an ultra mobile PC.
  • the display device 1 may include a main display surface 10 and sub display surfaces 11 to 14.
  • the main display surface 10 generally has a plate shape and is located on one plane of the display device 1, and has the largest area (or size) of the main display surface 10 and the sub display surfaces 11 to 14. It can have for example, the main display surface 10 may be located on the upper surface of the display device 11.
  • the main display surface 10 may have a polygonal shape such as a rectangle, a planar shape such as a circle, or an oval.
  • the subdisplay surfaces 11 to 14 may be positioned on a plane different from the plane on which the main display surface 10 is located. Each of the subdisplay surfaces 11 to 14 may have an area smaller than that of the main display surface 10, and the subdisplay surfaces 11 to 14 may be disposed on different planes.
  • the subdisplay surfaces 11 to 14 may be connected to the sides of the main display surface 10, respectively, and may be bent or bent from the main display surface 10 (or the sides of the main display surface 10).
  • the display device 1 when the main display surface 10 has a rectangular shape, the display device 1 includes first to fourth subdisplay surfaces 11 to 14, and the first to fourth subdisplay surfaces 11 to 14. 14 may be connected to four sides of the rectangle, respectively.
  • the first sub display surface 11 may be connected to the first long side of the main display surface 10 and bent in a vertical direction from the main display surface 10 to form a left side of the display device 1.
  • the second sub display surface 12 may be connected to the second long side of the main display surface 10 and bent in the vertical direction from the main display surface 10 to form the right side of the display device 1.
  • the third sub display surface 13 is connected to the first short side of the main display surface 10 to form an upper side of the display device 1
  • the fourth sub display surface 14 is the second side of the main display surface 10.
  • the lower side of the display device 1 may be connected to the short side.
  • the display device 1 may be a multi-dimensional display device that displays a screen from an upper surface and side surfaces connected thereto.
  • the bottom surface of the display device 1 is illustrated as not including a display surface, but this is merely an example and the present disclosure is not limited thereto.
  • the display device 1 may further include a bottom surface for displaying an image.
  • the display device 1 may include a display area DA and a non-display area NDA.
  • the display area is an area for displaying an image and may include a pixel PX which is a light emitting unit of a minimum unit for displaying an image.
  • the non-display area does not display an image and may not include the pixel PX.
  • the pixel PX will be described later with reference to FIG. 6.
  • the display area DA may include a main display area DA0 and first to fourth sub display areas DA1 to DA4.
  • the main display area DA0 may be located on the main display surface 11.
  • the main display surface 11 may include only the main display area DA0.
  • the first display area DA1 may be positioned on the first sub display surface 11, and the first display area DA1 may be connected to the main display area DA0.
  • the second to fourth display areas DA2 to DA4 are positioned on the second to fourth subdisplay surfaces 12 to 14, respectively, and each of the second to fourth display areas DA2 to DA4 is a main body. It may be connected to the display area DA0.
  • the non-display area NDA is along the edge of the display area DA (or the outermost edges of the entire main display surface 10 and the sub display surfaces 11 to 14) on the developed view of the display device 1. Can be arranged. In the non-display area NDA, a driving line, a driving circuit, and the like may be disposed.
  • the non-display area NDA may include a black matrix, a decoration ink, and the like, which block leakage light, but is not limited thereto.
  • the non-display area NDA may include first to fourth non-display areas NDA1 to DNA4 (or first to fourth sub non-display areas).
  • the first non-display area NDA1 may be located on the first sub display surface 11.
  • the second to fourth non-display areas NDA2 to NDA4 may be positioned on the second to fourth subdisplay surfaces 12 to 14, respectively.
  • the non-display area NDA may include the first to fourth corner wings 21 to 24 (or corner portions, corner regions, corner wing regions). It may include.
  • Each of the first to fourth corner wings 21 to 24 may be disposed adjacent to an edge of the main display surface 11 (that is, a portion where two sides meet).
  • the first to fourth corner wings 21 to 24 may be substantially identical to each other except for a position thereof.
  • common features of the first to fourth corner wings 21 to 24 will be described based on the first corner wings 21, and overlapping descriptions will not be repeated.
  • the first corner wing 21 may have a shape protruding outward from an edge of the main display surface 10.
  • the first corner wing 21 is positioned between the first sub display surface 11 and the fourth sub display surface 14 (or is positioned between the first sub display area DA1 and the fourth sub display area DA4 or
  • the intersection angle between the first non-display area NDA1 and the fourth non-display area NDA4 and the first sub display surface 11 and the fourth sub display surface 14 may be alleviated at an obtuse angle.
  • One end of the first corner wing 21 may be located on the first subdisplay surface 11 and the other end may be located on the fourth subdisplay surface 14.
  • the first corner wing 21 may provide a space through which the signal wires are arranged or routed.
  • the first corner wing 21 may be folded inwardly (that is, in a direction toward the inner space or the center of gravity of the display device 1). have.
  • the first corner wing 21 is bent along the bend line 20 so that one end of the first corner wing 21 (ie, the first portion adjacent to the first sub-display surface 11) and the first corner.
  • the other ends of the wings 21 ie, the second portions adjacent to the fourth subdisplay surface 14
  • One end and the other end of the first corner wing 21 may be in contact with each other or through a bonding layer or the like.
  • first corner wing 21 Since the first corner wing 21 is folded inward when the first sub display surface 11 and the fourth sub display surface 14 are bent, the first corner wing 21 is not exposed to the outside, and similarly, The second corner wing 22, the third corner wing 23, and the fourth corner wing 24 may not be exposed to the outside. Therefore, the first to fourth corner wings 21 to 24 may be included in the non-display area NDA.
  • the non-display area NDA (or the display device 1) further includes a driving area 30, and the driving area 30 is connected to at least one of the first to fourth subdisplay surfaces 11 to 14. Can be.
  • the driving region 30 may be connected to one side of the fourth sub display surface 14 (for example, a lower side of the fourth sub display surface 14 on the developed view of the display device 1).
  • the driving region 30 is once vertically with respect to the fourth subdisplay surface 14. It may be further bent (that is, bent at an angle of 180 ° with respect to the main display surface 10) and disposed below the main display surface 1 in the thickness direction of the main display surface 10. The driving region 30 may overlap the main display surface 10 and be parallel to the main display surface 10.
  • the display device 1 may include a driving chip 40 (or a pad part in which the driving chip is disposed and electrically connected to the driving chip), and the driving chip 40 may be disposed in the driving region 30. .
  • the driving chip 40 may generate a driving signal for driving the pixel PX and provide the driving signal to the display area DA (or the pixel PX).
  • the driving chip 40 may generate a data signal for determining the light emission luminance of the pixel PX.
  • the driving chip 40 may include driving wirings (not shown) formed in the driving region, and signal wirings (not shown) formed on the main display surfaces 10 and the sub display surfaces 11 to 14 (eg, data). A data signal can be provided to the pixel PX through the wiring.
  • FIG. 3 is a plan view illustrating an example of the display device of FIG. 1.
  • FIG. 4 is an enlarged view of region A of FIG. 3.
  • FIG. 5 is an enlarged view of region B of FIG. 3.
  • the display device 1 may include a signal wire 136, a connection wire 146, and a driving wire 60.
  • the arrangement structure of the signal wiring 136, the connection wiring 146, and the driving wiring 60 has a reference axis extending in the first direction W1 and penetrating the area center of the display device 1 (not shown). May be symmetric with respect to Hereinafter, the signal wire 136, the connection wire 146, and the driving wire 60 which are adjacent to the first sub display surface 11 will be described.
  • the signal wire 136 may include the data wires D1 to Dm (or signal wires), where m is an integer of 3 or more.
  • the data lines D1 to Dm extend in the first direction W1 and may be sequentially arranged at a specific interval along the second direction W2. Each of the data lines D1 to Dm may extend across the display area DA in the first direction W1.
  • the first to k th data lines among the data lines D1 to Dm may be disposed on only one display surface (where k is a positive integer greater than or equal to 2 and smaller than m). In the following description, k is 7 and m is greater than 14.
  • the first to seventh data wires D1 to D7 extend from one end of the first non-display area NDA1 to the other end across the fourth display area DA4 (eg, the lower part). To the upper side).
  • the eighth to fourteenth data wires D8 to D14 cross the fourth sub display area DA4, the main display area DA0, and the third sub display area DA3 from the fourth non-display area NDA4. It may extend to the third non-display area NDA3.
  • some of the data lines D1 to Dm may extend from one of the corner wings 21 to 24 to the other.
  • the third to seventh data wires D3 to D7 may extend from the first corner wing 21 to the third corner wing 23.
  • connection line 146 may electrically connect some of the signal wires 136 and some of the driving wires 60.
  • the connection line 146 may be disposed on a layer different from a layer in which the signal line 136 is disposed, and the connection line 146 may be insulated from the signal line 136 through an insulating layer. This will be described later with reference to FIG. 8.
  • the connection line 146 includes first to kth data connection wires DM1 to DMk (or first to kth connection wires) corresponding to the first to kth data wires D1 to Dk. can do.
  • the connection line 146 may include first to seventh data connection wires DM1 to DM7.
  • the data connection wires DM1 to DM7 may correspond to the data wires D1 to D7 disposed on the first sub display surface 11, respectively.
  • the first to seventh data connection wires DM1 to DM7 are displayed from the fourth non-display area NDA4 (eg, the lower portion of the fourth non-display area NDA4) of the fourth sub display surface 14. To one end of the corresponding signal line 136 via the area DA (for example, to the lower part of the first non-display area NDA1 of the first sub display surface 11 and the first corner wing 21). ) Can be extended.
  • the first to seventh data connection wires DM1 to DM7 may be spaced apart from each other at specific intervals. The interval between the first to seventh data connection wires DM1 to DM7 may be equal to the interval between the first to seventh data wires D1 to D7.
  • the first to seventh data connection wires DM1 to DM7 may have a fourth non-display area NDA4 (eg, a fourth non-display area) of the fourth sub display surface 14. It extends from the lower portion of the display area NDA4 in the first direction W1 (for example, the upper side) and moves in the second direction W2 (for example, the left side) in the display area DA. Switch to extend and extend from an area adjacent to or crossing the corresponding signal line 136 to one end of the corresponding signal line 136 (that is, the lower portion of the first non-display area NDA1 of the first sub display surface 11). To the sides).
  • a fourth non-display area NDA4 eg, a fourth non-display area of the fourth sub display surface 14. It extends from the lower portion of the display area NDA4 in the first direction W1 (for example, the upper side) and moves in the second direction W2 (for example, the left side) in the display area DA. Switch to extend and extend from an area adjacent to or crossing
  • each of the first to seventh data connection wires DM1 to DM7 extends from the fourth non-display area NDA4 in the first direction W1 and from one end of the first part to the second direction. It may include a second portion extending in the (W2), and a third portion extending in the first direction (W1) (or the opposite direction of the first direction (W1)) at one end of the second portion.
  • the first portion of each of the first to seventh data connection wires DM1 to DM7 is, on a plan view, in the display area DA, on the first to mth data wires D1 to. Can overlap one of Dm).
  • a first portion of the second data connection line DM2 overlaps the eighth data line D8, and a first portion of the seventh data connection line DM7 overlaps the fourteenth data line D14. can do.
  • a first portion of each of the first to seventh data connection wires DM1 to DM7 overlaps the first to mth data wires D1 to Dm on a plan view in the display area DA. You may not.
  • the third portion of each of the first to seventh data connection wires DM1 to DM7 may be connected to one of the first to mth data wires D1 to Dm in plan view. It may be arranged in an overlap.
  • the third portion of the first data connection line DM1 overlaps the seventh data line D7
  • the third portion of the second data connection line DM2 overlaps the sixth data line D6. can do.
  • connection wiring 146 in Figures 4 and 5 is shown to be bent at a right angle, but is not limited thereto.
  • the first to seventh data connection wires DM1 to DM7 do not cross each other on a plane, and thus may be arranged by bypassing other data connection wires relatively adjacent to the first corner wing 21.
  • the first data connection line DM1 may be arranged to bypass the second data connection line DM2. That is, as the connection wiring 146 is adjacent to the corner wing (eg, the first corner wing 21), the position where the connection wiring 146 is bent is closer to the driving region 30, and the connection wiring 146 is As the distance from the corner wing increases, the bending position of the connection line 146 may be further separated from the driving region 30.
  • the first to seventh data connection wires DM1 to 7. DM7) may have mutually different lengths.
  • the length of the second data connection line DM2 may be longer than the length of the first data connection line DM1. That is, the length of the i + 1 th data connection line DMi + 1 may be longer than the length of the i th data connection line DMi (where i is a positive integer).
  • the first to seventh data connection wires DM1 to DM7 may have the same resistance value.
  • the width of the first data connection line DM1 is the width of the second data connection line DM2.
  • Each of the first to seventh data connection wires DM1 to DM7 has a contact hole CNT formed in the lower portion of the first non-display area NDA1 and the second corner wing 22 (ie, the non-display area NDA). ) May be directly connected to the first to seventh data lines D1 to D7 through the contact hole CNT) formed in the bottom line).
  • the first data connection line DM1 may be electrically connected to the seventh data line D7
  • the seventh data connection line DM7 may be electrically connected to the first data line D1. That is, the i th data connection line DMi may be electrically connected to the k + 1-i data line DMk + 1-i.
  • the drive wire 60 includes drive wires 61a to 67a and 61b to 67b (or pad wires and pad connection wires), and the drive wires 61a to 67a and 61b to 67b include a driving chip ( 40 (or the pad portion on which the driving chip 40 is disposed) of the fourth non-display area NDA4 of the fourth sub display surface 14 (or the driving region 30 and the fourth sub display surface 14). It can extend to the tangent 51).
  • the driving wires 61a to 67a and 61b to 67b may be divided into a first driving wire group 60a and a second driving wire group 60b.
  • the drive wires 61a to 67a included in the first drive wire group 60a are disposed on a different layer from the layer on which the drive wires 61b to 67b included in the second drive wire group 60b are disposed.
  • the driving wires 61a to 67a included in the first driving wire group 60a may cross the driving wires 61b to 67b included in the second driving wire group 60b in plan view.
  • the drive wires 61a to 67a included in the first drive wire group 60a may be insulated from the drive wires 61b to 67b included in the second drive wire group 60b through a separate insulating layer. .
  • the driving wires 61a to 67a included in the first driving wire group 60a are connected to the data wires D1 to D7 disposed on the first sub display surface 11 through the data connection wires DM1 to DM7. Each may be electrically connected.
  • the driving wires 61b to 67b included in the second driving wire group 60b may be electrically connected to the data wires D8 to D14 disposed on the main display surface 10, respectively.
  • the display device 1 includes connection wirings 146 disposed through the display area DA, and the first sub-display portion 11 from the driving chip 40 through the connection wirings 146.
  • the image signal may be provided to the signal line 136 (eg, the first to seventh data lines D1 to D7) disposed on the second sub display unit 12. Therefore, an additional dead space required for directly connecting the signal wire 136 disposed on the first sub display part 11 (and the second sub display part 12) to the driving wire 60 may be unnecessary. That is, an increase in dead space can be prevented.
  • the contact hole CNT electrically connecting the signal wire 136 and the connection wire 146 disposed on the first sub display part 11 (and the second sub display part 12) may include the non-display area NDA. As formed in, the interference of the contact hole CNT with respect to the pixel PX (or a configuration signal provided to the pixel PX) may be eliminated or mitigated.
  • FIG. 6 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 1.
  • FIG. 7 is a cross-sectional view illustrating an example of the display device taken along the line II ′ of FIG. 3.
  • 8 is a cross-sectional view illustrating an example of the display device taken along the line II-II ′ of FIG. 3.
  • 9 is a cross-sectional view illustrating an example of the display device taken along the line III-III ′ of FIG. 3.
  • the pixel PX (or the pixel circuit) may include a light emitting device OLED, first to seventh transistors T1 to T7, and a storage capacitor Cst.
  • the data signal DATA, the first scan signal SL1k, the second scan signal SL2k, the third scan signal SL3k, the emission control signal EM, and the initialization voltage VINT are applied to the pixel PX.
  • the data signal DATA, the first scan signal SL1k, the second scan signal SL2k, the third scan signal SL3k, the emission control signal EM, and the initialization voltage VINT are driven as described with reference to FIG. 2. May be provided from the chip 40.
  • Each of the first to seventh transistors T1 to T7 may be a thin film transistor.
  • Each of the first to seventh transistors T1 to T7 may be a P-channel MOSFET (PMOS) transistor or an N-channel MOSFET (NMOS) transistor.
  • the first to seventh transistors T1 to T7 are illustrated as being PMOS transistors, but the exemplary embodiments are not limited thereto.
  • the first to seventh transistors T1 to T7 may be NMOS transistors.
  • each of the first, second, fifth, and sixth transistors T1, T2, T5, and T6 may be a PMOS transistor
  • each of the third and fourth transistors T3, T4 may be an NMOS transistor. .
  • the first transistor T1 (or the driving transistor) is a first electrode connected to the first node N1, a second electrode connected to the second node N2, and a gate electrode connected to the third node N3. It may include.
  • the first transistor T1 may provide the driving current Ioled to the light emitting device OLED based on the voltage of the third node N3 (or the data voltage stored in the storage capacitor Cst).
  • the second transistor T2 (or the switching transistor) is a first electrode connected to the data line (or receiving data DATA), a second electrode connected to the first node N1, and a first scan
  • the gate electrode may include a gate electrode configured to receive the signal SL1k (where k is a positive integer) or connected to the second scan line.
  • the second transistor T2 is turned on in response to the first scan signal SL1k and transfers the data signal DATA to the first node N1.
  • the third transistor T3 receives a first electrode connected to the second node N2, a second electrode connected to the third node N3, and a first scan signal SL1k (or a first scan line). And a gate electrode connected thereto.
  • the third transistor T3 is turned on in response to the second scan signal SL2k and transfers the data signal DATA to the third node N3.
  • the storage capacitor Cst may be connected or formed between the third node N3 and the first power voltage ELVDD.
  • the storage capacitor Cst can store the provided data signal DATA.
  • the fourth transistor T4 is a first electrode connected to the third node N3, a second electrode connected to the initialization voltage line or receiving the initialization voltage VINT, and a second scan signal connected to the second scan line ( And a gate electrode for receiving SL2k).
  • the fourth transistor T4 is turned on in response to the second scan signal SL2k before the data signal DATA is stored in the storage capacitor Cst or after the light emitting element OLED emits light.
  • the node N3 (or the storage capacitor Cst) may be initialized using the initialization voltage VINT.
  • the fifth transistor T5 and the sixth transistor T6 are connected between the first power voltage line and the light emitting device OLED, and are connected to the first transistor T1.
  • the driving current Ioded generated by the current movement path can be formed.
  • the fifth transistor T5 is connected to the first power supply line to receive a first power supply voltage ELVDD, a second electrode connected to the first node N1, and a light emission control signal line or emits light. It may include a gate electrode for receiving a control signal (Em).
  • the sixth transistor T6 includes a first electrode connected to the second node N2, a second electrode connected to the fourth node N4 (or an anode electrode of the light emitting device OLED), and light emission. It may include a gate electrode connected to the control signal line (for example, the first emission control signal line EL1 shown in FIG. 1) or to receive the emission control signal.
  • the fifth and sixth transistors T5 and T6 are turned on in response to the emission control signal Em.
  • a driving current Ioded is provided to the light emitting device OLED, and the light emitting device OLED is driven. It can emit light with a luminance corresponding to the current (Ioded).
  • the seventh transistor T7 is connected to the first electrode connected to the fourth node N4, the second electrode connected to the initialization voltage line (or the initialization voltage VINT), and the third scan signal line or the third scan. It may include a gate electrode for receiving the signal (SL3k).
  • the seventh transistor T7 is turned on in response to the third scan signal SL3k before or after the light emitting device OLED emits light and uses the initialization voltage VINT, and thus, the anode electrode of the light emitting device OLED. Can be initialized.
  • the light emitting device OLED may have a parasitic capacitance formed between the anode electrode and the cathode electrode (or the second power supply voltage ELVSS), and the parasitic capacitance is charged while the light emitting device OLED emits light so that the light emitting device ( The anode electrode of the OLED may have a specific voltage. Therefore, the light emitting device OLED may be initialized through the seventh transistor T7.
  • the pixel PX is illustrated as having a 7T1C structure including seven transistors 1T to 7T and one capacitor Cst, but this is merely an example, and the pixel PX is not limited thereto.
  • the pixel PX may have various other structures, such as 2T1C, 5T1C, and 6T1C.
  • the gate electrode of each of the first to seventh transistors T1 to T7, at least some of the scan signal lines transferring the scan signals SL1k, SL2k, and SL3k, and the first electrode of the sustain capacitor Cst are disposed on the same layer.
  • the first gate conductive layer (or the first conductive layer) may be formed.
  • the second electrode of the storage capacitor Cst may be formed of a second gate conductive layer (or a second conductive layer) disposed on a layer different from the first gate conductive layer.
  • each of the first to seventh transistors T1 to T7 may include a first source / drain conductive layer (or a third conductive layer) and a second source / drain conductive layer ( Or, it may be formed of at least one of the fourth conductive layer.
  • the display device 1 includes a substrate 101, a buffer layer 102, a semiconductor layer 105, a first insulating layer 171, a first gate conductive layer 110, and a second. Insulating layer 172, second gate conductive layer 120, third insulating layer 173, first source / drain conductive layer 130, fourth insulating layer 174, second source / drain conductive layer ( 140, a fifth insulating layer 175, a first electrode layer 150, a light emitting device layer, and a second electrode layer 160.
  • the transistors T1 to T7 described with reference to FIG. 6 may be formed in the semiconductor layers 105 to the second gate conductive layer 120. Accordingly, the semiconductor layers 105 to the second gate conductive layer 120 may be formed. ) May be generically referred to as a driving element layer.
  • the substrate 101 can support each of the layers disposed thereon.
  • the substrate 101 may be made of an insulating material.
  • the substrate 101 may be made of an inorganic material such as glass, quartz, or an organic material such as polyimide.
  • the substrate 101 may be a rigid substrate or a flexible substrate.
  • the buffer layer 102 may be disposed on the substrate 101.
  • the buffer layer 102 may prevent diffusion of impurity ions, prevent penetration of moisture or external air, and perform a surface planarization function.
  • the buffer layer 102 may include silicon nitride, silicon oxide, silicon oxynitride, or the like.
  • the buffer layer 102 may be omitted depending on the kind of the substrate 101, process conditions, and the like.
  • the semiconductor layer 105 may be disposed on the buffer layer 102.
  • the semiconductor layer 105 includes first and second semiconductor patterns 105_1 and 105_2, and the first and second semiconductor patterns 105_1 and 105_2 are channels of the transistors T1 to T7 described with reference to FIG. 6. Can be achieved.
  • the first semiconductor pattern 105_1 may form a channel of the first transistor T1
  • the second semiconductor pattern 105_2 may form a channel of the second transistor T2.
  • the semiconductor layer 105 may include polycrystalline silicon. Impurity ions (eg, p-type impurity ions) may be doped in a portion of the semiconductor layer 105 connected to the source / drain electrodes of the thin film transistor (eg, a source / drain region). Trivalent dopants such as boron (B) may be used as the p-type impurity ions.
  • the semiconductor layer 105 may include monocrystalline silicon, low temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor such as ITZO or IGZO instead of polycrystalline silicon.
  • the first insulating layer 171 may be disposed on the semiconductor layer 105.
  • the first insulating layer 171 may be a gate insulating film having a gate insulating function.
  • the first gate conductive layer 110 may be disposed on the first insulating layer 171.
  • First and second gate conductive patterns 110_1 and 110_2 are disposed on the first gate conductive layer 110.
  • the first and second gate conductive patterns 110_1 and 110_2 may include gate electrodes of transistors (eg, first and second transistors T1 and T2), respectively.
  • the first gate conductive pattern 110_1 may include the gate electrode of the first transistor T1
  • the second gate conductive pattern 110_2 may include the gate electrode of the second transistor T1.
  • the first gate conductive layer 110 (or the first gate conductive pattern 110_1) may include a first electrode of the storage capacitor Cst.
  • the first gate conductive layer 110 includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), and neodymium It may include one or more metals selected from (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the second insulating layer 172 may be disposed on the first gate conductive layer 110.
  • the second insulating layer 172 may be an interlayer insulating layer.
  • the second gate conductive layer 120 may be disposed on the second insulating layer 172.
  • the second gate conductive layer 120 may include the second electrode 121 of the storage capacitor Cst.
  • the second electrode 120 may overlap the first gate conductive pattern 110_1 with the second insulating layer 172 interposed therebetween to form the storage capacitor Cst.
  • the second gate conductive layer 120 may include materials exemplified as constituent materials of the first gate conductive layer 110.
  • the third insulating layer 173 may be disposed on the second gate conductive layer 120.
  • the first source / drain conductive layer 130 may be disposed on the third insulating layer 173.
  • the first source / drain conductive layer 130 may include the source electrode 132 and the drain electrode 131 of the second transistor T1, the first data pattern 133, and the source electrode 134 of the first transistor T1. And a drain electrode 135, a signal wire 136 (that is, the signal wire 136 described with reference to FIG. 3), and a first power wire 137.
  • the first data pattern 133 passes through the second insulating layer 172 and the third insulating layer 173 to contact the first gate conductive pattern 110_1 through a contact hole that exposes the first gate conductive pattern 110_1. Can be electrically connected.
  • the first data pattern 133 may correspond to the third node N3 illustrated in FIG. 4.
  • the first source / drain conductive layer 130 may include molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), and nickel (Ni). And neodymium (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). .
  • the first source / drain conductive layer 130 may be a single layer or a multilayer.
  • the first source / drain conductive layer 130 may be formed of a stacked structure of Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu, and the like.
  • the fourth insulating layer 174 may be disposed on the first source / drain conductive layer 130, and the second source / drain conductive layer 140 may be disposed on the fourth insulating layer 174.
  • the second source / drain conductive layer 140 may include a connection line 146 (that is, the connection line 146 described with reference to FIG. 3).
  • the connection line 146 may be disposed to overlap the signal line 136 in plan view.
  • the second source / drain conductive layer 140 may include a metal constituting the first source / drain conductive layer 130.
  • the fifth insulating layer 175 may be disposed on the second source / drain conductive layer 140, and the first electrode layer 150 may be disposed on the fifth insulating layer 175.
  • the first electrode layer 150 includes an anode electrode 151 of the light emitting device OLED, and the anode electrode 151 passes through a contact hole penetrating the fifth insulating layer 175 and the fourth insulating layer 174. It may be electrically connected to the source electrode 134 of the first transistor T1 (or the second electrode of the sixth transistor T6 described with reference to FIG. 4).
  • the light emitting device layer may be disposed on the first electrode layer 150, and the light emitting device layer may include a pixel defining layer 176 and an organic layer EL.
  • the pixel defining layer 176 may be disposed on the anode 151 along the edge of the anode 151 and may include an opening that exposes the anode electrode 150.
  • the organic layer EL may be disposed in the opening of the pixel defining layer 176.
  • the organic layer EL may include an organic emission layer, a hole injection / transport layer, and an electron injection / transport layer.
  • the second electrode layer 160 (or the cathode electrode of the light emitting device OLED) may be disposed on the organic layer EL and the pixel defining layer 176.
  • the second electrode layer 160 may be a common electrode disposed over the entire display area DA of the display device 1.
  • a parasitic capacitor Cpara may be formed between the layers 133).
  • a first parasitic capacitor C1 may be formed between the data line 136 and the third node N3 (or the first data pattern 133). However, since the capacitance of the first parasitic capacitor C1 is insignificant and also acts the same or similarly to all the pixels in the display area DA, the degradation of the display quality due to the first parasitic capacitor C1 is insignificant. Or may be excluded.
  • connection line 146 is disposed adjacent to the pixel PX, a second parasitic capacitor C2 may be formed between the connection line 146 and the third node N3.
  • the connection wiring 146 is disposed to overlap the signal wiring 136 with the same specifications (eg, thickness, area, length, and the like) as the signal wiring 136, the capacitance of the second parasitic capacitor C2 It is smaller than the capacitance of the first parasitic capacitor C1, and the degradation of the display quality due to the second parasitic capacitor C2 may be insignificant or excluded.
  • a third hole is formed between the contact hole CNT_C and the third node N3.
  • Parasitic capacitor C3 may be formed. Since the length of the contact hole CNT_C acts as an area component of the third parasitic capacitor C3 in the thickness direction, the capacitance of the third parasitic capacitor C3 is relatively larger than that of the first parasitic capacitor C1, The display quality may be degraded due to the third parasitic capacitor C3.
  • delays and fluctuations occur in the transmission / recording of a driving signal of the pixel PX adjacent to the contact hole CNT_C, and thus, the pixel PX may not emit light at a desired brightness, and thus, streaks, Or a phenomenon may occur in which stains are displayed.
  • the display device 1 includes a contact hole CNT formed in the non-display area NDA instead of the display area DA as illustrated in FIGS. 3 and 5.
  • the signal line 136 and the connection line 146 may be connected to each other in the non-display area NDA through the contact hole CNT. Therefore, deterioration of display quality due to the contact hole CNT can be prevented or mitigated.
  • the sixth data line D6 is disposed on the first source / drain conductive layer 130, and the fourth, fifth and sixth data connection wires DM4, DM5, and DM6 are disposed in the first source / drain conductive layer 130.
  • the fourth, fifth, and sixth data connection wires DM4, DM5, and DM6 are disposed on the second source / drain conductive layer 140, and the sixth data wire D6 is disposed through the fourth insulating layer 174. It can be insulated from.
  • the sixth data connection line DM6 extends to one end of the sixth data line D6 and passes through the fourth insulating layer 174 to expose the contact hole 70 exposing one end of the sixth data line D6.
  • the sixth data line D6 may be electrically connected to the sixth data line D6.
  • the driving wires (that is, the driving wires connected to the connection wire 146) included in the first driving wire group 60a are disposed on the second gate conductive layer 120.
  • the driving wires (that is, the driving wires directly connected to the data wires) included in the second driving wire group 60b may be disposed on the first gate conductive layer 110.
  • the first power wire 137 (or a wire for transmitting the second power voltage ELVSS) may be disposed between the third insulating layer 173 and the fourth insulating layer 174. As illustrated in FIG. 9, the first power line 137 may be disposed over the entire driving region 30.
  • the data connection wire 146 may be disposed on the fifth insulating layer 175 as described with reference to FIG. 7. Since the data connection wiring 146 and the driving wirings 60a and 60b are spaced apart from each other, and the power supply wiring 137 is disposed therebetween, signal interference between the wirings can be blocked.
  • connection line 146 is disposed spaced apart from the gate electrode of the first transistor T1 (and the second to seventh transistors T2 to T7).
  • the capacitance of the second parasitic capacitor C2 formed between the first connection line 146 and the gate electrode of the first transistor T1 is reduced, and the second parasitic capacitor C2 is reduced. Deterioration in display quality due to
  • the contact hole CNT connecting the connection line 146 and the signal line 136 is formed in the non-display area NDA instead of the display area DA, so that the display quality due to the contact hole CNT is reduced. Deterioration can be prevented.
  • the drive wires included in the first drive wire group 60a and the drive wires included in the second drive wire group 60b are disposed on different layers to be spaced apart from each other, and the connection wire 136 and the drive wires are separated from each other.
  • the first power wire 137 (or the second power wire for transmitting the second power voltage ELVSS) is disposed between the two to prevent signal interference between the drive wires and the connection wire 136, and display Deterioration in quality can be prevented.
  • FIG. 10 is a cross-sectional view illustrating another example of the display device taken along the line III-III ′ of FIG. 3.
  • the display device 1_1 is different from the display device 1 of FIG. 9 in that the display device 1_1 includes a connection wire 146_1 and a first power wire 137_1.
  • connection wiring 146_1 is disposed on the first source / drain conductive layer 130, and the first power supply wiring 137_1 (or the second power supply wiring for transmitting the second power supply voltage ELVSS) is the second source / drain.
  • the drain conductive layer 140 may be disposed.
  • connection wiring 146_1 is disposed on the third insulating layer 173, and the voltage wiring ELVDD or ELVSS is disposed on the fifth insulating layer 175, so that the connection wiring 146_1 is spaced apart from the connection wiring 146_1.
  • the fifth insulating layer 175 may be formed to block signal interference on the connection line 146_1.
  • FIG. 11 is a cross-sectional view illustrating another example of the display device taken along the line II ′ of FIG. 3.
  • the display device 1_2 is different from the display device 1 of FIG. 7 in that the display device 1_2 includes a sixth insulating layer 175_2 and a connection line 146_2. Since the display device 1_2 of FIG. 11 is substantially the same as or similar to the display device 1 of FIG. 7 except for the sixth insulating layer 175_2, overlapping descriptions will not be repeated.
  • the sixth insulating layer 175_2 may be disposed between the fifth insulating layer 175 and the anode 150.
  • the sixth insulating layer 175_2 may be formed as a via layer together with the fifth insulating layer 175.
  • the fifth insulating layer 175 and the sixth insulating layer 175_2 are disposed between the connection wiring 146 and the signal wiring 136, and the connection wiring 146 includes the signal wiring 136 and the first data pattern 133. Can be further spaced apart.
  • connection wiring 146_2 may be disposed on the fifth insulating layer 175.
  • connection line 146_2 may be disposed to overlap the first power line 137 instead of the data pattern 133.
  • the signal interference with respect to the signal wire 136 of the connection wire 146_2 and the signal interference with respect to the first data pattern 133 of the connection wire 146 can be further reduced, and the deterioration of the display quality is more alleviated. Or can be prevented.
  • connection line 12 and 13 illustrate examples of a connection relationship between a connection line and a driving chip included in the display device of FIG. 1.
  • the signal wires 136 may include first to kth data wires D1 to Dk sequentially arranged along the second direction W2 (where, k). Is an integer of 2 or more), k + 1 to j-th data lines Dk + 1 to Dj (where j is an integer greater than j), and j + 1 to m-th data lines Dj + 1 to Dm), where m is an integer greater than j.
  • connection lines 146 may include first to kth data connection wires DM1 to DMk and second buoys disposed on the first sub display surface 11 corresponding to the first to kth data wires D1 to Dk.
  • the j th +1 th to m th data connection wires DMj + 1 to DMm may be disposed on the viewing surface 12.
  • the driving chip 40 may include m output terminals sequentially arranged along the second direction W2.
  • the m output terminals may be divided into a first terminal group K, a second terminal group J, and a third terminal group M along the second direction W2.
  • the terminal number is assigned based on the data lines D1 to Dm corresponding to the m output terminals (or the data lines D1 to Dm electrically connected in a one-to-one correspondence), the first terminal group K ).
  • the terminal numbers (e.g., 1 to k) increase along the third direction W3 (i.e., the direction opposite to the second direction W2), and within the second terminal group J
  • the terminal numbers (eg k + 1 to j) increase along the second direction W2 and the terminal numbers (eg j + 1 to m) within the third terminal group M It may increase along the third direction W3.
  • the order of the terminal numbers included in the first and third terminal groups K and M connected to the signal wire 136 through the connection wiring 146 is the terminal number included in the second terminal group J.
  • the driving chip 40 sequentially outputs data signals corresponding to the general image data through the output terminals along the second direction W2, through the first sub display surface 11 and the second sub display surface 12.
  • the displayed image may be reversed left or right or discontinuous with the image displayed on the main display surface 10.
  • the driving chip 40 generates partial images corresponding to the first and second sub-display surfaces 11 and 12 in generating data signals corresponding to the data lines D1 to Dm based on the image data.
  • Data signals are generated by inverting left and right in advance, or the data signals are outputted in reverse order (ie, the second terminal group J) with respect to the output terminals included in the first and third terminal groups K and M.
  • FIG. Output in the reverse order of the output signal of the data signals to the output terminals included in.
  • FIG. 14 is a plan view illustrating another example of the display device of FIG. 1.
  • the display device 1_3 is different from the display device 1 of FIG. 3 in that the display device 1_3 includes a connection wire 146_1. Since the display field 1_3 is substantially the same as or similar to the display device 1 of FIG. 3 except for the connection line 146_1, overlapping descriptions will not be repeated.
  • connection wiring 146_1 includes the first to fifth data connection wirings DM1_1 to DM5_1 (or the first to kth data connection wirings), and thus, the connection wiring 146 described with reference to FIG. 3. Is different.
  • the first to seventh data connection wires DM1 to DM7 described with reference to FIG. 3 are formed from the fourth non-display area NDA4 of the fourth sub display surface 14 and adjacent to the fourth non-display area NDA4.
  • the first sub display surface 11 extends with a relatively short length to a lower portion of the first non-display area NDA1, but the first to fifth data connection wires DM1_1 to DM1_5 extend the fourth sub display surface 14.
  • a relatively long length from the fourth non-display area NDA4 of the first non-display area NDA1 of the first non-display area 11 spaced apart from the fourth non-display area NDA4 eg, And a length similar to that of the signal wire 136).
  • first to fifth data connection wires DM1_1 to DM1_5 may be disposed across the display area DA instead of simply passing through the display area DA.
  • the first to fifth data connection wires DM1_1 to DM1_5 are one-to-one with the first to fifth data wires D1 to D5 through the contact hole CNT formed on the upper portion of the first non-display area NDA1. Can be connected.
  • the driving chip 40 described with reference to FIG. 14 sequentially outputs data signals corresponding to the data lines in the second direction W2 through the output terminals, the first sub display surface 11 (and The partial image on the second sub display surface 12 may not be reversed.
  • the width of the first to fifth data connection wires DM1_1 to DM5_1 (ie, the width in a direction perpendicular to the direction in which the first to fifth data connection wires DM1_1 to DM5_1 extend). May be greater than the width of the signal wire 136. In this case, a resistance value of each of the first to fifth data connection wires DM_1 to DM5_1 may be reduced, and attenuation or distortion of data signals for the first to fifth data wires D1 to D5 is alleviated. Can be.
  • connection line 146_1 is connected to the signal line 136 in the non-display area NDA across the display area DA, thereby changing the output order of the data signals without changing the output order.
  • An image may be displayed.
  • connection line 146_1 has a width larger than the width of the signal line 136, the degradation of display quality due to the attenuation or distortion of the data signals may be alleviated.
  • FIG. 15 is a plan view illustrating still another example of the display device of FIG. 1.
  • FIG. 16 is an enlarged view of region D of FIG. 15.
  • 17 is a cross-sectional view illustrating an example of the display device taken along lines IV-IV ′ and V-V ′ of FIG. 16.
  • the display device 1_4 includes the signal wire 136_2, the connection wire 146_2, and the driving wire 60_1. It is different from (1).
  • the signal line 136_2 may be substantially the same as or similar to the signal line 136 described with reference to FIG. 3 except for the number of data lines D1_2 to D8_2 included therein.
  • the connection line 146_2 may be substantially the same as the connection line 146 described with reference to FIG. 3 except for the number of data connection lines DM1_2 to DM4_2 included therein. Therefore, duplicate descriptions will not be repeated.
  • the data connection lines DM1_2 to DM4_2 may extend to the driving region 30.
  • the driving region 30 is spaced apart from the first driving region 31 adjacent to the fourth sub display unit 14 (or the display area DA) and the fourth sub display unit 14, and the driving chip 40 is disposed.
  • the data connection wirings DM1_2 to DM4_2 may extend to the first driving region 31.
  • Each of the data connection wires DM1_2 to DM4_2 has a first diagonal direction DD1 (that is, the first direction W1) from the other end (eg, the lower end) of the first portion extending in the first direction W1. In the direction toward the center of the area of the driving region 30).
  • the lengths of the data connection wires DM1_2 to DM4_2 in the first driving region 31 may be different from each other. For example, an end portion of the first data connection line DM1_2 is relatively adjacent to the second driving region 32, and an end portion of the fourth data connection line DM4_2 is relatively spaced from the second driving region 32. And may be adjacent to the fourth sub display unit 14.
  • End portions of the first to fourth data connection wires DM1_2 to DM4_2 may be sequentially positioned along the second diagonal direction DD2 in the first driving region 31.
  • the connection wires 146_2 are cross-connected with the driving wire 60_1 to be described later, or the data connection wires DM1_2 to DM4_2 are reversed (that is, the data connection wires DM1_2 to DM4_2).
  • the connection wirings 61a_1 to 64a_1 may be connected in the reverse order of the arrangement order.
  • the driving wiring 60_1 may include the driving wirings 61a_1 to 64a_1 and 61b_1 to 64b_1.
  • the first to fourth drive wires 61a_1 to 64d_1 are included in the first drive wire group 60a_1, and the fifth to eighth drive wires 61b_1 to 64b_1 are included in the second drive wire group 60b_1. Can be.
  • the first to fourth driving wires 61a_1 to 64a_1 included in the first driving wire group 60a_1 are connected to the first to fourth data connection wires DM1_2 to DM4_2.
  • the fifth to eighth driving wires 61b_1 to 64b_1 included in the second driving wire group 60b_1 may be electrically connected to the fifth to eighth data wires D5_2 to D8_2.
  • the fifth to eighth driving wires 61b_1 to 64b_1 included in the second driving wire group 60b_1 may correspond to the fifth to eighth data wires D5_2 to D8_2 in order (ie, the same wire numbers may correspond to each other).
  • the first to fourth driving wires 61a_1 to 64a_1 included in the first driving wire group 60a_1 may be connected to the first to fourth data connection wires DM1_2 to DM4_2 in the reverse order.
  • the first driving line 61a_1 may be connected to the fourth data connection line DM4_2
  • the fourth driving line 64a_1 may be connected to the first data connection line DM1_2.
  • the first driving wiring 61a_1 extends substantially from the driving chip 40 in the first direction W1 and extends in the first driving region 31 by changing in the second direction W2 to extend the contact hole.
  • the fourth data connection line DM4_2 may be connected to the fourth data connection line DM4_2.
  • the second driving wiring 62a_1 extends substantially from the driving chip 40 in the first direction W1 and redirects the contact hole in the second driving direction W2 in the first driving region 31.
  • the third data connection line DM3_2 may be connected to the third data connection line DM3_2.
  • the fifth to eighth driving wires 61b_1 to 64b_1 generally extend in the first direction W1 in the first driving region 31, and generally extend from the second driving region 32 to the driving chip 40. It may extend in the first diagonal direction DD1.
  • the eighth driving wiring 64b_1 (or the fifth to eighth driving wirings 61b_1 to 64d_1 included in the second driving wiring group 60b_1) has been described with reference to FIG. 7. It may be disposed on the first insulating layer 171 or on the first gate conductive layer 110.
  • the first driving wiring 61a_1 (or the first to fourth driving wirings 61a_1 to 64a_1 included in the first driving wiring group 60a_1) is disposed on the second insulating layer 172 or the second gate. It may be disposed on the conductive layer 120.
  • the eighth data wire D8_2 (or the signal wire 136_2) is disposed on the third insulating layer 173 or the first source / drain conductive layer 130, and the fourth data connection wire DM4_2.
  • the connection wiring 146_2 may be disposed on the fourth insulating layer 174 or the second source / drain conductive layer 140.
  • the eighth data line D_2 is electrically connected to the eighth drive line 64b_1 through a contact hole through the second and third insulating layers 172 and 173 at the end thereof to expose the eighth drive line 64b_1. Can be connected.
  • the fourth data connection wire DM4_2 penetrates the first driving wire through a contact hole through the third and fourth insulating layers 173 and 174 at the end thereof to expose the first driving wire 61a_1. 61a_1).
  • the second driving wiring group 60b_1, the first driving wiring group 60a_1, the signal wiring 136_2, and the connecting wiring 146_2 are disposed on different layers and interposed between the insulating layers 172 to 174. Are mutually insulated from each other and connected to corresponding wires through contact holes.
  • the display device 1_4 may be connected to the data connection wirings DM1_1 to DM4_2 in reverse order (ie, in a reverse arrangement order opposite to the arrangement order of the wirings). To 64a_1). Therefore, the desired image can be displayed without changing the output order of the data signals.
  • the signal wire 136_2 does not overlap with the connection wire 146_2 in the display area DA, but this is to explain the signal wire 136_2 and the connection wire 146_2 separately. Illustrated as an example, but is not limited thereto.
  • the signal line 136_2 may overlap the connection line 146_2 in the display area DA.
  • the second driving wiring group 60b_1, the first driving wiring group 60a_1, the signal wiring 136_2, and the connection wiring 146_2 are sequentially described in an upward direction, but are not limited thereto. It is not.
  • the first driving wire group 60a_1 may be disposed below the second driving wire group 60b_1.

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Abstract

표시 영역 및 표시 영역의 외곽에 형성되는 비표시 영역을 포함하는 기판, 기판 상에서 비표시 영역으로부터 제1 방향으로 연장하여 표시 영역에 형성되는 복수의 신호 배선들, 및 기판 상에서 비표시 영역 중 제1 비표시 영역으로부터 표시 영역을 경유하여 비표시 영역 중 제2 비표시 영역까지 연장하는 적어도 하나의 연결 배선을 포함한다. 여기서, 연결 배선은 제2 비표시 영역에서 복수의 신호 배선들 중 어느 하나와 연결된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의해 빛을 생성하는 유기 발광 소자(Organic Light Emitting Diode: OLED)를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 빠른 응답속도, 높은 휘도, 큰 시야각을 가지며, 또한, 낮은 소비 전력으로 구동할 수 있다.
한편, 표시 장치는 일반적으로 전면부에만 영상을 표시하나, 최근에는 측면부에서도 영상을 표시하는 표시 장치가 개발되고 있다.
표시 장치는 상호 평행하게 배열된 신호 배선들을 통해 표시영역에 영상 신호를 전달한다. 표시영역은 전면 표시영역과, 전면 표시영역을 기준으로 신호선들의 연장 방향에 수직하는 방향에 위치하는 측면 표시영역을 포함할 수 있다. 측면 표시영역에 영상 신호를 전달하는 신호선들을 추가로 배치하기 위해, 신호 배선 영역의 면적이 증가하고, 신호 배선 영역으로 사용되는 표시 장치의 비표시영역의 면적이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 비표시영역을 최소화하고, 표시 품질의 저하를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속한 기술분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 외곽에 형성되는 비표시 영역을 포함하는 기판; 상기 기판 상에서 상기 비표시 영역으로부터 제1 방향으로 연장하여 상기 표시 영역에 형성되는 복수의 신호 배선들; 및 상기 기판 상에서 상기 비표시 영역 중 제1 비표시 영역으로부터 상기 표시 영역을 경유하여 상기 비표시 영역 중 제2 비표시 영역까지 연장하는 적어도 하나의 연결 배선을 포함하고, 상기 연결 배선은 상기 제2 비표시 영역에서 상기 복수의 신호 배선들 중 어느 하나와 연결된다.
상기 적어도 하나의 연결 배선은 복수의 연결 배선들을 포함하고, 상기 복수의 연결 배선들은 상호 다른 길이들을 가질 수 있다.
상기 제2 비표시 영역은 상기 제1 비표시 영역과 인접하고, 상기 복수의 연결 배선들 중 제1 연결 배선의 길이는 상기 복수의 연결 배선들 중 제2 연결 배선의 길이보다 길 수 있다.
상기 복수의 연결 배선들은 상기 표시 영역 내에서 상호 이격되고, 상호 교차하지 않을 수 있다.
상기 적어도 하나의 연결 배선은 상기 제1 방향으로 연장하는 제1 부분을 포함하고, 상기 제1 부분은 상기 기판의 두께 방향으로 상기 신호 배선들 중 하나와 중첩할 수 있다.
상기 적어도 하나의 연결 배선은 상기 제1 부분의 일단에서 상기 제2 방향으로 연장하는 제2 부분을 더 포함할 수 있다.
상기 적어도 하나의 연결 배선은 상기 제2 부분의 일단에서 상기 제1 방향으로 연장하는 제3 부분을 더 포함하고, 상기 제3 부분은 상기 제1 부분과는 이격될 수 있다.
상기 제1 비표시 영역은 상기 표시 영역의 모서리로부터 돌출된 코너부를 더 포함하고, 상기 신호 배선들 중 제1 신호 배선의 일단은 상기 코너부 내에 위치하며, 상기 신호 배선들 중 제2 신호 배선은 상기 코너부로부터 이격되고, 상기 제1 신호 배선은 상기 제2 신호 배선보다 길 수 있다.
상기 표시 장치는, 상기 적어도 하나의 연결 배선 및 상기 신호 배선들 사이를 절연시키는 절연층을 더 포함하고, 상기 제2 비표시 영역에는 상기 절연층을 관통하여 상기 신호 배선들 중 상기 어느 하나를 노출시키는 콘택홀이 형성되며, 상기 적어도 하나의 연결 배선은 상기 콘택홀을 통해 상기 신호 배선들 중 상기 어느 하나와 직접적으로 연결될 수 있다.
상기 표시 장치는, 상기 기판의 구동 영역 상에서 상기 제2 방향을 따라 순차적으로 배치되는 복수의 구동 배선들을 더 포함하고, 상기 구동 영역은 상기 제2 비표시 영역과 인접하고 상기 표시 영역으로부터 이격되며, 상기 구동 배선들 중 적어도 하나의 구동 배선은 상기 적어도 하나의 연결 배선과 직접적으로 연결되고, 상기 구동 배선들 중 나머지 구동 배선은 상기 신호 배선들 중 적어도 하나의 신호 배선과 직접적으로 연결될 수 있다.
상기 표시 장치는, 상기 적어도 하나의 구동 배선과 상기 나머지 구동 배선 사이에 순차적으로 배치되는 제1 절연층 및 제2 절연층; 및 상기 제1 절연층 및 제2 절연층 사이에 배치되는 전원전압 배선을 더 포함할 수 있다.
상기 표시 장치는, 상기 기판 상에서 상기 구동 배선들 상에 배치되는 절연층; 및 상기 절연층 상에 배치되는 전원전압 배선을 더 포함할 수 있다.
상기 표시 장치는, 상기 기판 상에서 상기 신호 배선들 사이에 배치되는 전원전압 배선들을 더 포함하고, 상기 전원전압 배선들은 상호 전기적으로 연결되며, 상기 적어도 하나의 연결 배선은 상기 제1 방향으로 연장하는 제1 부분을 포함하고, 상기 제1 부분은 상기 기판의 두께 방향으로 상기 전원전압 배선들 중 하나와 중첩할 수 있다.
상기 적어도 하나의 연결 배선은 복수의 연결 배선들을 포함하고, 상기 복수의 연결 배선들은 상호 동일한 길이를 가질 수 있다.
상기 제2 비표시 영역은 상기 제1 비표시 영역과 이격되고, 상기 복수의 연결 배선들은 상기 표시 영역을 가로지를 수 있다.
상기 표시 장치는, 상기 기판의 구동 영역 상에서 상기 제2 방향을 따라 순차적으로 배치되는 복수의 구동 배선들을 더 포함하고, 상기 구동 영역은 외부 장치와 연결되는 패드들을 포함하며, 상기 제2 비표시 영역과 인접하고, 상기 표시 영역과 이격되며, 상기 구동 배선들 중 적어도 하나의 구동 배선은 상기 적어도 하나의 연결 배선과 직접적으로 연결되고, 상기 구동 배선들 중 나머지 구동 배선은 상기 신호 배선들 중 적어도 하나의 신호 배선과 직접적으로 연결될 수 있다.
상기 적어도 하나의 구동 배선은 상기 나머지 구동 배선이 배치되는 층과 다른 층에 배치되어 상기 나머지 구동 배선과 절연되며, 상기 적어도 하나의 구동 배선은 상기 구동 영역에 형성된 콘택홀을 통해 상기 적어도 하나의 연결 배선과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는, 표시 영역과 비표시 영역을 포함하고, 기판; 상기 기판 상에 배치되고, 상기 표시 영역 내에 형성되는 트랜지스터를 포함하는 구동소자층; 상기 구동소자층 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되고, 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 신호 배선을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되는 제2 절연층; 및 상기 제2 절연층 상에 배치되고, 상기 신호 배선과 전기적으로 연결되는 연결 배선을 포함하는 제2 도전층을 포함하고, 상기 연결 배선은 상기 비표시 영역에서 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 신호 배선과 직접적으로 연결될 수 있다.
상기 연결 배선은 상기 표시 영역에서 상기 신호 배선과 중첩할 수 있다.
상기 표시 장치는, 상기 제1 도전층은 상기 트랜지스터의 제2 전극과 전기적으로 연결되는 제1 전원전압 배선을 더 포함하고, 상기 연결 배선은 상기 표시 영역에서 상기 제1 전원전압 배선과 중첩할 수 있다.
발명의 일 실시예에 따른 표시 장치는 표시영역에 배열되어 영상 신호를 특정 표시영역(예를 들어, 측면 표시영역)에 배열되는 신호 배선들에 전달하는 연결 배선들을 포함함으로써, 표시 장치의 데드 스페이스가 감소될 수 있다.
또한, 연결 배선들은 표시영역을 경유하여 비표시영역까지 연장하여 배치되고, 비표시영역에 형성된 콘택홀들을 통해 신호 배선들과 연결됨으로써, 콘택홀들에 기인한 표시 품질의 저하가 방지될 수 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치를 펼쳐진 상태를 나타내는 전개도이다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 4는 도 3의 A영역을 확대한 도면이다.
도 5는 도 3의 B영역을 확대한 도면이다.
도 6은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 7은 도 3의 I-I'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 8은 도 3의 II-II'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 9는 도 3의 III-III'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 10은 도 3의 III-III'선을 따라 자른 표시 장치의 다른 예를 나타내는 단면도이다.
도 11은 도 3의 I-I'선을 따라 자른 표시 장치의 다른 예를 나타내는 단면도이다.
도 12 및 도 13은 도 1의 표시 장치에 포함된 연결 배선 및 구동칩 간의 연결 관계의 일 예를 나타내는 도면들이다.
도 14는 도 1의 표시 장치의 다른 예를 나타내는 평면도이다.
도 15는 도 1의 표시 장치의 또 다른 예를 나타내는 평면도이다.
도 16은 도 15의 D영역을 확대한 도면이다.
도 17은 도 16의 IV-IV'선 및 V-V'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
소자(elements) 또는 층이 다른 소자 또는 층의 “상(on)”으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 도 1의 표시 장치를 펼쳐서 나타낸 전개도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 영상을 표시할 수 있다. 예를 들어, 표시 장치(1)는 유기발광 표시 장치(OLED), 액정 표시 장치(LCD), 플라즈마 표시 장치(PDP), 전계방출 표시 장치(FED), 전기영동 표시 장치(EPD) 등일 들 수 있다. 이하에서, 표시 장치(1)는 유기발광 표시 장치인 것을 예시하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
표시 장치(1)는, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 스마트 워치(Smart watch), 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등과 같은 다양한 제품에 적용될 수 있다.
표시 장치(1)는 주표시면(10) 및 부표시면들(11 내지 14)을 포함할 수 있다.
주표시면(10)은 대체로 판 형상을 가지고, 표시 장치(1)의 일 평면 상에 위치하며, 주표시면(10) 및 부표시면들(11 내지 14) 중 가장 넓은 면적(또는, 크기)을 갖을 수 있다. 예를 들어, 주표시면(10)은 표시 장치(11)의 상면에 위치할 수 있다. 주표시면(10)은 직사각형 등 다각형 형상, 원형, 타원형 등의 평면 형상을 가질 수 있다.
부표시면들(11 내지 14)은 주표시면(10)이 위치하는 평면과는 다른 평면 상에 위치할 수 있다. 부표시면들(11 내지 14) 각각은 주표시면(10)의 면적보다 작은 면적을 가지고, 부표시면들(11 내지 14)은 상호 다른 평면들에 위치할 수 있다. 부표시면들(11 내지 14)은 주표시면(10)의 변들과 각각 연결되고 주표시면(10)(또는, 주표시면(10)의 변들)으로부터 벤딩되거나 절곡될 수 있다.
예를 들어, 주표시면(10)이 직사각형 형상인 경우, 표시 장치(1)는 제1 내지 제4 부표시면들(11 내지 14)을 포함하고, 제1 내지 제4 부표시면들(11 내지 14)은 직사각형의 4개의 변들에 각각 연결될 수 있다.
제1 부표시면(11)은 주표시면(10)의 제1 장변에 연결되고, 주표시면(10)으로부터 수직 방향으로 절곡되어 표시 장치(1)의 좌측면을 구성할 수 있다. 유사하게, 제2 부표시면(12)은 주표시면(10)의 제2 장변에 연결되고, 주표시면(10)으로부터 수직 방향으로 절곡되어 표시 장치(1)의 우측면을 구성할 수 있다. 제3 부표시면(13)은 주표시면(10)의 제1 단변에 연결되어 표시 장치(1)의 상측면을 구성하고, 제4 부표시면(14)은 주표시면(10)의 제2 단변에 연결되어 표시 장치(1)의 하측면을 구성할 수 있다.
이 경우, 표시 장치(1)는 상면과 그에 연결된 측면들에서 화면을 표시하는 다면 입체 표시 장치일 수 있다. 도 2에서 표시 장치(1)의 하면은 표시면을 포함하지 않는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 제한되는 것은 아니다. 예를 들어, 표시 장치(1)는 영상을 표시하는 하면을 더 포함할 수도 있다.
표시 장치(1)는 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역은 영상을 표시하는 영역으로, 영상을 표시하는 최소 단위의 발광 유닛인 화소(PX)를 포함할 수 있다. 비표시영역은 영상을 표시하지 않는 영역으로, 화소(PX)를 포함하지 않을 수 있다. 화소(PX)에 대해서는 도 6을 참조하여 후술하기로 한다.
먼저, 표시영역(DA)은 주표시영역(DA0) 및 제1 내지 제4 부표시영역들(DA1 내지 DA4)를 포함할 수 있다.
주표시영역(DA0)은 주표시면(11)에 위치할 수 있다. 예를 들어, 주표시면(11)은 주표시영역(DA0)만을 포함할 수 있다. 제1 표시영역(DA1)은 제1 부표시면(11)에 위치하고, 제1 표시영역(DA1)은 주표시영역(DA0)과 연결될 수 있다. 유사하게, 제2 내지 제4 표시영역들(DA2 내지 DA4)은 제2 내지 제4 부표시면들(12 내지 14)에 각각 위치하고, 제2 내지 제4 표시영역들(DA2 내지 DA4) 각각은 주표시영역(DA0)과 연결될 수 있다.
비표시영역(NDA)은, 표시 장치(1)의 전개도 상에서, 표시영역(DA)의 가장자리(또는, 주표시면(10)과 부표시면들(11 내지 14) 전체의 최외곽 가장자리)를 따라 배치될 수 있다. 비표시영역(NDA)에는 구동 배선, 구동 회로 등이 배치될 수 있다. 비표시영역(NDA)은 누설광을 차단하는 블랙 매트릭스, 데코레이션 잉크 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
비표시영역(NDA)은 제1 내지 제4 비표시영역들(NDA1 내지 DNA4)(또는, 제1 내지 제4 서브 비표시영역들)을 포함할 수 있다. 제1 비표시영역(NDA1)은 제1 부표시면(11)에 위치할 수 있다. 유사하게, 제2 내지 제4 비표시영역들(NDA2 내지 NDA4)은 제2 내지 제4 부표시면들(12 내지 14)에 각각 위치할 수 있다.
실시예들에서, 비표시영역(NDA)(또는, 표시 장치(1))은 제1 내지 제4 코너윙들(21 내지 24)(또는, 코너부, 코너 영역들, 코너윙 영역들)을 포함할 수 있다. 제1 내지 제4 코너윙들(21 내지 24) 각각은 주표시면(11)의 모서리(즉, 2개의 변들이 만나는 부분)에 인접하여 배치될 수 있다. 제1 내지 제4 코너윙들(21 내지 24)은 그 위치를 제외하고 상호 실질적으로 동일할 수 있다. 이하에서는, 제1 내지 제4 코너윙들(21 내지 24)의 공통된 특징을 제1 코너윙(21)을 기준으로 설명하기로 하며, 중복되는 설명은 반복하지 않기로 한다.
제1 코너윙(21)은 주표시면(10)의 모서리로부터 외측으로 돌출된 형상을 갖을 수 있다. 제1 코너윙(21)은 제1 부표시면(11)과 제4 부표시면(14) 사이에 위치하고(또는, 제1 부표시영역(DA1)과 제4 부표시영역(DA4) 사이에 위치하거나, 제1 비표시영역(NDA1)과 제4 비표시영역(NDA4) 사이에 위치하고), 제1 부표시면(11)과 제4 부표시면(14) 사이의 교차각을 둔각으로 완화할 수 있다. 제1 코너윙(21)의 일단은 제1 부표시면(11)에 위치하고 타단은 제4 부표시면(14)에 위치할 수 있다.
제1 코너윙(21)은 신호 배선들이 배치되거나 경유하는 공간을 제공할 수 있다. 제1 부표시면(11) 및 제4 부표시면(14)이 절곡되는 경우, 제1 코너윙(21)은 내측(즉, 표시 장치(1)의 내부 공간 또는 무게 중심을 향하는 방향)으로 접힐 수 있다. 이 경우, 제1 코너윙(21)은 절곡선(20)을 따라 절곡되어, 제1 코너윙(21)의 일단(즉, 제1 부표시면(11)에 인접한 제1 부분)과 제1 코너윙(21)의 타단(즉, 제4 부표시면(14)에 인접한 제2 부분)은 상호 대향할 수 있다. 제1 코너윙(21)의 일단 및 타단은 상호 접하거나 결합층 등을 통해 결합될 수 있다.
제1 코너윙(21)은 제1 부표시면(11) 및 제4 부표시면(14)의 절곡시 내측으로 접히기 때문에, 제1 코너윙(21)은 외부에 노출되지 않고, 유사하게, 제2 코너윙(22), 제3 코너윙(23) 및 제4 코너윙(24)은 외부에 노출되지 않을 수 있다. 따라서, 제1 내지 제4 코너윙들(21 내지 24)은 비표시영역(NDA)에 포함될 수 있다.
비표시영역(NDA)(또는, 표시 장치(1))은 구동 영역(30)을 더 포함하고, 구동 영역(30)은 제1 내지 제4 부표시면들(11 내지 14) 중 적어도 하나와 연결될 수 있다. 예를 들어, 구동 영역(30)은 제4 부표시면(14)의 일측(예를 들어, 표시 장치(1)의 전개도상, 제4 부표시면(14)의 하측)에 연결될 수 있다.
도 1에 도시된 바와 같이, 제4 부표시면(14)이 주표시면(10)을 기준으로 수직으로 절곡될 때, 구동 영역(30)은 제4 부표시면(14)을 기준으로 수직으로 한번 더 절곡되어(즉, 주표시면(10)을 기준으로 180°의 각도로 절곡되어), 주표시면(10)의 두께 방향으로, 주표시면(1)의 하부에 배치될 수 있다. 구동 영역(30)은 주표시면(10)과 중첩하고 주표시면(10)에 평행할 수 있다.
표시 장치(1)는 구동칩(40)(또는, 구동칩이 배치되고, 구동칩과 전기적으로 연결되는 패드부)를 포함하고, 구동칩(40)은 구동 영역(30)에 배치될 수 있다. 구동칩(40)은 화소(PX)의 구동에 필요한 구동 신호를 생성하여 표시영역(DA)(또는, 화소(PX))에 제공할 수 있다. 예를 들어, 구동칩(40)은 화소(PX)의 발광 휘도를 결정하는 데이터 신호를 생성할 수 있다. 이 경우, 구동칩(40)은 구동 영역에 형성된 구동 배선(미도시)과 주표시면(10)과 부표시면들(11 내지 14)에 형성되는 신호 배선(미도시)(예를 들어, 데이터 배선)을 통해 화소(PX)에 데이터 신호를 제공할 수 있다.
이하에서는, 구동 신호를 전송하는 신호 배선에 대하여 상세히 설명하기로 한다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 평면도이다. 도 4는 도 3의 A영역을 확대한 도면이다. 도 5는 도 3의 B영역을 확대한 도면이다.
도 1 내지 도 5를 참조하면, 표시 장치(1)는 신호 배선(136), 연결 배선(146), 및 구동 배선(60)을 포함할 수 있다. 한편, 신호 배선(136), 연결 배선(146), 및 구동 배선(60)의 배치 구성은, 제1 방향(W1)으로 연장하며 표시 장치(1)의 면적 중심을 관통하는 기준축(미도시)을 기준으로 대칭일 수 있다. 이하에서는, 제1 부표시면(11)에 상대적으로 인접하는 신호 배선(136), 연결 배선(146), 및 구동 배선(60)을 중심으로 설명하기로 한다.
신호 배선(136)은 데이터 배선들(D1 내지 Dm)(또는, 신호 배선들)을 포함할 수 있다(단, m은 3 이상의 정수).
데이터 배선들(D1 내지 Dm)은 제1 방향(W1)으로 연장하며, 제2 방향(W2)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 데이터 배선들(D1 내지 Dm) 각각은 제1 방향(W1)으로 표시영역(DA)을 가로질러 연장할 수 있다. 여기서, 데이터 배선들(D1 내지 Dm) 중 제1 내지 제k 데이터 배선들은 하나의 표시면에만 배치될 수 있다(단, k는 2 이상이고, m보다 작은 양의 정수). 이하에서는, k는 7이고, m은 14보다 큰 것을 예시하여 설명하기로 한다.
예를 들어, 제1 내지 제7 데이터 배선들(D1 내지 D7)은 제1 비표시영역(NDA1)의 일단부로부터 제4 표시영역(DA4)을 가로질러 타단부까지(예를 들어, 하측부에서 상측부)까지 연장할 수 있다. 제8 내지 제14 데이터 배선들(D8 내지 D14)은 제4 비표시영역(NDA4)으로부터 제4 부표시영역(DA4), 주표시영역(DA0) 및 제3 부표시영역(DA3)을 가로질러 제3 비표시영역(NDA3)까지 연장할 수 있다. 또한, 데이터 배선들(D1 내지 Dm) 중 일부는 코너윙들(21 내지 24) 중 하나로부터 다른 하나까지 연장할 수 있다. 예를 들어, 제3 내지 제7 데이터 배선들(D3 내지 D7)은 제1 코너윙(21)으로부터 제3 코너윙(23)까지 연장할 수 있다.
연결 배선(146)은 신호 배선(136) 중 일부와 구동 배선(60) 중 일부를 전기적으로 연결할 수 있다. 연결 배선(146)은 신호 배선(136)이 배치되는 층(layer)과 다른 층에 배치되며, 연결 배선(146)은 절연층을 통해 신호 배선(136)과 절연될 수 있다. 이에 대해서는 도 8을 참조하여 후술하기로 한다.
연결 배선(146)은 제1 내지 제k 데이터 배선들(D1 내지 Dk)에 대응하여 제1 내지 제k 데이터 연결 배선들(DM1 내지 DMk)(또는, 제1 내지 제k 연결 배선들)을 포함할 수 있다. k는 7인 경우, 연결 배선(146)은 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)을 포함할 수 있다. 데이터 연결 배선들(DM1 내지 DM7)은 제1 부표시면(11)에 배치되는 데이터 배선들(D1 내지 D7)에 각각 대응할 수 있다.
제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 제4 부표시면(14)의 제4 비표시영역(NDA4)(예를 들어, 제4 비표시영역(NDA4)의 하측부)으로부터 표시영역(DA)을 경유하여 대응하는 신호 배선(136)의 일단까지(예를 들어, 제1 부표시면(11)의 제1 비표시영역(NDA1)의 하측부 및 제1 코너윙(21)까지) 연장할 수 있다. 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 상호 특정 간격을 가지고 이격되어 배치될 수 있다. 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 간의 간격은 제1 내지 제7 데이터 배선들(D1 내지 D7) 간의 간격과 같을 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 제4 부표시면(14)의 제4 비표시영역(NDA4)(예를 들어, 제4 비표시영역(NDA4)의 하측부)으로부터 제1 방향(W1)(예를 들어, 상측)으로 연장하며, 표시영역(DA) 내에서 제2 방향(W2)(예를 들어, 좌측)으로 방향을 전환하여 연장하며, 대응하는 신호 배선(136)과 인접하거나 교차하는 영역에서 대응하는 신호 배선(136)의 일단까지(즉, 제1 부표시면(11)의 제1 비표시영역(NDA1)의 하측부까지) 연장할 수 있다.
즉, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 각각은 제4 비표시영역(NDA4)로부터 제1 방향(W1)으로 연장하는 제1 부분과, 제1 부분의 일단에서 제2 방향(W2)으로 연장하는 제2 부분과, 제2 부분의 일단에서 제1 방향(W1)(또는, 제1 방향(W1)의 반대 방향)으로 연장하는 제3 부분을 포함할 수 있다.
도 4에 도시된 바와 같이, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 각각의 제1 부분은, 표시영역(DA) 내에서 평면도 상에서, 제1 내지 제m 데이터 배선들(D1 내지 Dm) 중 하나와 중첩할 수 있다. 예를 들어, 제2 데이터 연결 배선(DM2)의 제1 부분은 제8 데이터 배선(D8)과 중첩하고, 제7 데이터 연결 배선(DM7)의 제1 부분은 제14 데이터 배선(D14)과 중첩할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 각각의 제1 부분은, 표시영역(DA) 내에서 평면도 상에서, 제1 내지 제m 데이터 배선들(D1 내지 Dm)과 중첩하지 않을 수도 있다.
또한, 도 5에 도시된 바와 같이, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 각각의 제3 부분은, 평면도 상에서, 제1 내지 제m 데이터 배선들(D1 내지 Dm) 중 하나와 중첩하여 배치될 수 있다. 예를 들어, 제1 데이터 연결 배선(DM1)의 제3 부분은 제7 데이터 배선(D7)과 중첩하고, 제2 데이터 연결 배선(DM2)의 제3 부분은 제6 데이터 배선(D6)과 중첩할 수 있다.
한편, 도 4 및 도 5에서 연결 배선(146)은 직각으로 꺽이는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다.
제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 평면상 상호 교차하지 않고, 이에 따라, 제1 코너윙(21)에 상대적으로 인접한 다른 데이터 연결 배선을 우회하여 배치될 수 있다. 예를 들어, 제1 데이터 연결 배선(DM1)은 제2 데이터 연결 배선(DM2)을 우회하여 배치될 수 있다. 즉, 연결 배선(146)이 코너윙(예를 들어, 제1 코너윙(21))에 인접할수록, 연결 배선(146)이 꺾이는 위치가 구동영역(30)에 가깝고, 연결 배선(146)이 코너윙으로부터 멀어질수록 연결 배선(146)의 꺾이는 위치가 구동영역(30)으로부터 더 이격될 수 있다.
제1 코너윙(21)으로부터 상대적으로 이격된 데이터 연결 배선이 제1 코너윙(21)에 상대적으로 인접한 다른 데이터 연결 배선을 우회하여 배치됨에 따라, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 상호 다른 길이들을 가질 수 있다. 예를 들어, 제2 데이터 연결 배선(DM2)의 길이는 제1 데이터 연결 배선(DM1)의 길이보다 길 수 있다. 즉, 제i+1 데이터 연결 배선(DMi+1)의 길이는 제i 데이터 연결 배선(DMi)의 길이보다 길 수 있다(단, i는 양의 정수).
일 실시예에서, 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 상호 동일한 저항값을 가질 수 있다. 예를 들어, 제2 데이터 연결 배선(DM2)의 길이가 제1 데이터 연결 배선(DM1)의 길이보다 긴 경우, 제1 데이터 연결 배선(DM1)의 폭은 제2 데이터 연결 배선(DM2)의 폭보다 클 수 있다.
제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7) 각각은 제1 비표시영역(NDA1)의 하측부 및 제2 코너윙(22)에 형성된 콘택홀(CNT)(즉, 비표시영역(NDA)에 형성된 콘택홀(CNT))을 통해 제1 내지 제7 데이터 배선들(D1 내지 D7)에 직접적으로 일대일 연결될 수 있다. 예를 들어, 제1 데이터 연결 배선(DM1)은 제7 데이터 배선(D7)과 전기적으로 연결되고, 제7 데이터 연결 배선(DM7)은 제1 데이터 배선(D1)과 전기적으로 연결될 수 있다. 즉, 제i 데이터 연결 배선(DMi)은 제k+1-i 데이터 배선(DMk+1-i)과 전기적으로 연결될 수 있다.
구동 배선(60)은 구동 배선들(61a 내지 67a, 61b 내지 67b)(또는, 패드 배선들, 패드 연결 배선들)을 포함하고, 구동 배선들(61a 내지 67a, 61b 내지 67b)은 구동칩(40)(또는, 구동칩(40)이 배치되는 패드부)으로부터 제4 부표시면(14)의 제4 비표시영역(NDA4)(또는, 구동 영역(30)과 제4 부표시면(14)의 접선(51))까지 연장할 수 있다.
구동 배선들(61a 내지 67a, 61b 내지 67b)은 제1 구동 배선 그룹(60a) 및 제2 구동 배선 그룹(60b)으로 구분될 수 있다. 제1 구동 배선 그룹(60a)에 포함된 구동 배선들(61a 내지 67a)은 제2 구동 배선 그룹(60b)에 포함된 구동 배선들(61b 내지 67b)이 배치되는 층과 다른 층에 배치되며, 제1 구동 배선 그룹(60a)에 포함된 구동 배선들(61a 내지 67a)은 평면도 상 제2 구동 배선 그룹(60b)에 포함된 구동 배선들(61b 내지 67b)과 교차할 수 있다. 제1 구동 배선 그룹(60a)에 포함된 구동 배선들(61a 내지 67a)은 별도의 절연층을 통해 제2 구동 배선 그룹(60b)에 포함된 구동 배선들(61b 내지 67b)과 절연될 수 있다.
제1 구동 배선 그룹(60a)에 포함된 구동 배선들(61a 내지 67a)은 데이터 연결 배선들(DM1 내지 DM7)을 통해 제1 부표시면(11)에 배치되는 데이터 배선들(D1 내지 D7)에 각각 전기적으로 연결될 수 있다. 제2 구동 배선 그룹(60b)에 포함된 구동 배선들(61b 내지 67b)은 주표시면(10)에 배치되는 데이터 배선들(D8 내지 D14)에 각각 전기적으로 연결될 수 있다.
상술한 바와 같이, 표시 장치(1)는 표시영역(DA)을 경유하여 배치되는 연결 배선(146)을 포함하고, 연결 배선(146)을 통해 구동칩(40)으로부터 제1 부표시부(11)(및 제2 부표시부(12))에 배치되는 신호 배선(136)(예를 들어, 제1 내지 제7 데이터 배선들(D1 내지 D7))에 영상 신호가 제공될 수 있다. 따라서, 제1 부표시부(11)(및 제2 부표시부(12))에 배치되는 신호 배선(136)을 구동 배선(60)에 직접적으로 연결하기 위해 요구되는 추가적인 데드 스페이스가 불필요할 수 있다. 즉, 데드 스페이스의 증가가 방지될 수 있다.
또한, 제1 부표시부(11)(및 제2 부표시부(12))에 배치되는 신호 배선(136)과 연결 배선(146)을 전기적으로 연결하는 콘택홀(CNT)은 비표시영역(NDA)에 형성됨으로, 화소(PX)(또는 화소(PX)에 제공되는 구성 신호)에 대한 콘택홀(CNT)의 간섭이 제거되거나 완화될 수 있다.
이하에서는, 화소(PX)의 구성과, 화소(PX)의 구성에 따른 콘택홀(CNT)의 영향에 대해 먼저 설명하고, 이후 신호 배선(136), 연결 배선(146) 및 구동 배선(60) 간의 관계에 대하여 상세히 설명하기로 한다.
도 6은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 7은 도 3의 I-I'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다. 도 8은 도 3의 II-II'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다. 도 9는 도 3의 III-III'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
먼저 도 6을 참조하면, 화소(PX)(또는, 화소 회로)는 발광 소자(OLED), 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 유지 커패시터(Cst)를 포함할 수 있다. 화소(PX)에는 데이터 신호(DATA), 제1 주사 신호(SL1k), 제2 주사 신호(SL2k), 제3 주사 신호(SL3k), 발광 제어 신호(EM) 및 초기화 전압(VINT)이 인가될 수 있다. 데이터 신호(DATA), 제1 주사 신호(SL1k), 제2 주사 신호(SL2k), 제3 주사 신호(SL3k), 발광 제어 신호(EM) 및 초기화 전압(VINT)은 도 2를 참조하여 설명한 구동칩(40)으로부터 제공될 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 PMOS(P-channel MOSFET) 트랜지스터 또는 NMOS(N-channel MOSFET) 트랜지스터일 수 있다. 도 6에서 제1 내지 제7 트랜지스터들(T1 내지 T7)은 PMOS 트랜지스터인 것으로 도시되어 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7)는 NMOS 트랜지스터일 수 있다. 다른 예로, 제1, 제2, 제5 및 제6 트랜지스터들(T1, T2, T5, T6) 각각은 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4) 각각은 NMOS 트랜지스터일 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 후술하는 저장 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Ioled)를 발광 소자(OLED)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사 신호(SL1k)(단, k는 양의 정수)를 수신하는(또는, 제2 주사선에 연결되는) 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(SL1k)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사 신호(SL1k)를 수신하는(또는, 제1 주사선에 연결되는) 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 주사 신호(SL2k)에 응답하여 턴온되고, 데이터 신호(DATA)를 제3 노드(N3)로 전달할 수 있다.
저장 커패시터(Cst)는 제3 노드(N3)와 제1 전원전압(ELVDD) 사이에 연결되거나 형성될 수 있다. 저장 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전압 배선에 연결되거나 초기화 전압(VINT)을 수신하는 제2 전극, 및 제2 주사선에 연결되거나 제2 주사 신호(SL2k)를 수신하는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 저장 커패시터(Cst)에 데이터 신호(DATA)가 저장되기 전에, 또는 발광 소자(OLED)가 발광한 이후에, 제2 주사 신호(SL2k)에 응답하여 턴온되고, 제3 노드(N3)(또는, 저장 커패시터(Cst))를 초기화 전압(VINT)을 이용하여 초기화시킬 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 전원전압 배선 및 발광 소자(OLED) 사이에 연결되고, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Ioded)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원전압 배선에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호선에 연결되거나 발광 제어 신호(Em)를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)(또는, 발광 소자(OLED)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(Em)에 응답하여 턴온되고, 이 경우, 구동 전류(Ioded)가 발광 소자(OLED)에 제공되며, 발광 소자(OLED)는 구동 전류(Ioded)에 대응하는 휘도를 가지고 발광할 수 있다.
제7 트랜지스터(T7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압 배선(또는, 초기화 전압(VINT))에 연결되는 제2 전극, 및 제3 주사 신호선에 연결되거나 제3 주사 신호(SL3k)를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 발광 소자(OLED)가 발광하기 전에 또는 이후에, 제3 주사 신호(SL3k)에 응답하여 턴온되고, 초기화 전압(VINT)을 이용하여 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다. 발광 소자(OLED)는 애노드 전극과 캐소드 전극(또는, 제2 전원전압(ELVSS)) 사이에 형성되는 기생 커패시턴스를 가질 수 있으며, 발광 소자(OLED)가 발광하는 동안 기생 커패시턴스가 충전되어 발광 소자(OLED)의 애노드 전극이 특정 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 발광 소자(OLED)를 초기화시킬 수 있다.
도 3에서는 화소(PX)는 7개의 트랜지스터들(1T 내지 7T) 및 1개의 커패시터(Cst)를 포함하는 7T1C 구조를 가지는 것으로 도시되었으나, 이는 예시적인 것으로, 화소(PX)가 이에 국한되는 것은 아니다. 예를 들어, 화소(PX)는 2T1C, 5T1C, 6T1C 등 다른 다양한 구조를 가질 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 게이트 전극, 주사 신호(SL1k, SL2k, SL3k)를 전달하는 주사 신호선 중 적어도 일부, 및 유지 커패시터(Cst)의 제1 전극은 동일한 층에 배치된 제1 게이트 도전층(또는, 제1 도전층)으로 형성될 수 있다. 또한, 유지 커패시터(Cst)의 제2 전극은 제1 게이트 도전층과 다른 층에 배치된 제2 게이트 도전층(또는, 제2 도전층)으로 형성될 수 있다.
또한, 데이터 배선, 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 소스 전극, 드레인 전극 등은 제1 소스/드레인 도전층(또는, 제3 도전층) 및 제2 소스/드레인 도전층(또는, 제4 도전층) 중 적어도 하나로 형성될 수 있다.
도 6 및 도 7을 참조하면, 표시 장치(1)는 기판(101), 버퍼층(102), 반도체층(105), 제1 절연층(171), 제1 게이트 도전층(110), 제2 절연층(172), 제2 게이트 도전층(120), 제3 절연층(173), 제1 소스/드레인 도전층(130), 제4 절연층(174), 제2 소스/드레인 도전층(140), 제5 절연층(175), 제1 전극층(150), 발광 소자층, 및 제2 전극층(160)을 포함할 수 있다. 반도체층(105) 내지 제2 게이트 도전층(120)에 도 6을 참조하여 설명한 트랜지스터들(T1 내지 T7)이 형성될 수 있고, 이에 따라, 반도체층(105) 내지 제2 게이트 도전층(120)은 구동소자층으로 총칭될 수 있다.
기판(101)은 그 위에 배치되는 각 층들을 지지할 수 있다. 기판(101)은 절연 물질로 이루어질 수 있다. 기판(101)은 유리, 석영 등의 무기물로 이루어지거나, 폴리이미드 등과 같은 유기물로 이루어질 수 있다. 기판(101)은 리지드 기판이거나 플렉시블 기판일 수 있다.
기판(101) 상에 버퍼층(102)이 배치될 수 있다. 버퍼층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(102)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(102) 상에는 반도체층(105)이 배치될 수 있다. 반도체층(105)은 제1 및 제2 반도체 패턴(105_1, 105_2)을 포함하고, 제1 및 제2 반도체 패턴(105_1, 105_2)은 도 6을 참조하여 설명한 트랜지스터들(T1 내지 T7)의 채널을 이룰 수 있다. 예를 들어, 제1 반도체 패턴(105_1)은 제1 트랜지스터(T1)의 채널을 이루고, 제2 반도체 패턴(105_2)은 제2 트랜지스터(T2)의 채널을 이룰 수 있다.
반도체층(105)은 다결정 실리콘을 포함할 수 있다. 반도체층(105)에서 박막 트랜지스터의 소소/드레인 전극과 연결되는 부위(예를 들어, 소스/드레인 영역)에는 불순물 이온(예를 들어, p형 불순물 이온)이 도핑될 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다. 반도체층(105)은 다결정 실리콘 대신 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, ITZO, IGZO 등의 산화물 반도체를 포함할 수도 있다.
반도체층(105) 상에는 제1 절연층(171)이 배치될 수 있다. 제1 절연층(171)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(171) 상에는 제1 게이트 도전층(110)이 배치될 수 있다. 제1 게이트 도전층(110)은 제1 및 제2 게이트 도전 패턴들(110_1, 110_2)이 배치된다. 제1 및 제2 게이트 도전 패턴들(110_1, 110_2)은 트랜지스터들(예를 들어, 제1 및 제2 트랜지스터들(T1, T2))의 게이트 전극들을 각각 포함할 수 있다. 예를 들어, 제1 게이트 도전 패턴(110_1)은 제1 트랜지스터(T1)의 게이트 전극을 포함하고, 제2 게이트 도전 패턴(110_2)는 제2 트랜지스터(T1)의 게이트 전극을 포함할 수 있다. 제1 게이트 도전층(110)(또는, 제1 게이트 도전 패턴(110_1))은 유지 커패시터(Cst)의 제1 전극을 포함할 수 있다.
제1 게이트 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 게이트 도전층(110) 상에는 제2 절연층(172)이 배치될 수 있다. 제2 절연층(172)은 층간 절연막일 수 있다.
제2 절연층(172) 상에는 제2 게이트 도전층(120)이 배치될 수 있다. 제2 게이트 도전층(120)은 유지 커패시터(Cst)의 제2 전극(121)을 포함할 수 있다. 제2 전극(120)은 제2 절연층(172)을 사이에 두고 제1 게이트 도전 패턴(110_1)과 중첩 배치되어 유지 커패시터(Cst)를 이룰 수 있다. 제2 게이트 도전층(120)은 제1 게이트 도전층(110)의 구성 물질로 예시된 물질들을 포함하여 이루어질 수 있다.
제2 게이트 도전층(120) 상에는 제3 절연층(173)이 배치될 수 있다.
제3 절연층(173) 상에는 제1 소스/드레인 도전층(130)이 배치될 수 있다. 제1 소스/드레인 도전층(130)은 제2 트랜지스터(T1)의 소스 전극(132) 및 드레인 전극(131), 제1 데이터 패턴(133), 제1 트랜지스터(T1)의 소스 전극(134) 및 드레인 전극(135), 신호 배선(136)(즉, 도 3을 참조하여 설명한 신호 배선(136)), 및 제1 전원 배선(137)을 포함할 수 있다. 제1 데이터 패턴(133)은 제2 절연층(172) 및 제3 절연층(173)을 관통하여 제1 게이트 도전 패턴(110_1)을 노출시키는 콘택홀을 통해 제1 게이트 도전 패턴(110_1)에 전기적으로 연결될 수 있다. 제1 데이터 패턴(133)은 도 4에 도시된 제3 노드(N3)에 대응될 수 있다.
제1 소스/드레인 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스/드레인 도전층(130)은 단일막 또는 다층막일 수 있다. 예를 들어, 제1 소스/드레인 도전층(130)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제1 소스/드레인 도전층(130) 상에는 제4 절연층(174)이 배치되고, 제4 절연층(174) 상에는 제2 소스/드레인 도전층(140)이 배치될 수 있다.
제2 소스/드레인 도전층(140)은 연결 배선(146)(즉, 도 3을 참조하여 설명한 연결 배선(146))을 포함할 수 있다. 연결 배선(146)은 신호 배선(136)과 평면상 중첩하여 배치될 수 있다. 제2 소스/드레인 도전층(140)은 제1 소스/드레인 도전층(130)을 구성하는 금속을 포함할 수 있다.
제2 소스/드레인 도전층(140) 상에는 제5 절연층(175)이 배치되고, 제5 절연층(175) 상에는 제1 전극층(150)이 배치될 수 있다. 제1 전극층(150)은 발광 소자(OLED)의 애노드 전극(151)을 포함하고, 애노드 전극(151)은 제5 절연층(175) 및 제4 절연층(174)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(134)(또는, 도 4를 참조하여 설명한 제6 트랜지스터(T6)의 제2 전극)과 전기적으로 연결될 수 있다.
제1 전극층(150) 상에는 발광 소자층이 배치되고, 발광 소자층은 화소 정의막(176) 및 유기층(EL)을 포함할 수 있다. 화소 정의막(176)은 애노드 전극(151)의 가장자리를 따라 애노드 전극(151) 상에 배치되고, 애노드 전극(150)을 노출하는 개구부를 포함할 수 있다.
유기층(EL)은 화소 정의막(176)의 개구부 내에 배치될 수 있다. 유기층(EL)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다. 유기층(EL)과 화소 정의막(176) 상에는 제2 전극층(160)(또는, 발광 소자(OLED)의 캐소드 전극)이 배치될 수 있다. 제2 전극층(160)은 표시 장치(1)의 표시영역(DA) 전체에 걸쳐 배치된 공통 전극일 수 있다.
도 6 및 도 7에 도시된 바와 같이, 데이터 배선(136)(및 연결 배선(146))과 제3 노드(N3)(또는, 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 데이터 패턴(133)) 사이에 기생 커패시터(Cpara)가 형성될 수 있다.
먼저 데이터 배선(136)과 제3 노드(N3)(또는, 제1 데이터 패턴(133)) 사이에 제1 기생 커패시터(C1)가 형성될 수 있다. 다만, 제1 기생 커패시터(C1)의 커패시턴스는 미미하고, 또한, 표시영역(DA) 내 모든 화소들에 동일하거나 유사하게 작용하므로, 제1 기생 커패시터(C1)에 기인한 표시 품질의 저하는 미미하거나 배제될 수 있다.
또한, 연결 배선(146)이 화소(PX)와 인접하여 배치됨에 따라, 연결 배선(146)과 제3 노드(N3) 사이에 제2 기생 커패시터(C2)가 형성될 수 있다. 연결 배선(146)이 신호 배선(136)과 동일한 사양(예를 들어, 두께, 면적, 길이 등)을 가지고 신호 배선(136)에 중첩하여 배치되는 경우, 제2 기생 커패시터(C2)의 커패시턴스는 제1 기생 커패시터(C1)의 커패시턴스에 비해 작으며, 제2 기생 커패시터(C2)에 기인한 표시 품질의 저하는 미미하거나 배제될 수 있다.
다만, 표시영역(DA) 내에 신호 배선(136)과 연결 배선(146)을 전기적으로 연결하는 콘택홀(CNT_C)이 존재하는 경우, 콘택홀(CNT_C)과 제3 노드(N3) 사이에 제3 기생 커패시터(C3)가 형성될 수 있다. 두께 방향으로 콘택홀(CNT_C)의 길이가 제3 기생 커패시터(C3)의 면적 성분으로 작용하므로, 제3 기생 커패시터(C3)의 커패시턴스는 제1 기생 커패시터(C1)의 커패시턴스에 비해 상대적으로 크고, 제3 기생 커패시터(C3)에 기인하여 표시 품질이 저하될 수 있다. 예를 들어, 콘택홀(CNT_C)에 인접한 화소(PX)의 구동 신호의 전달/기록 등에 지연 및 변동이 발생하고, 이에 따라 해당 화소(PX)가 원하는 휘도로 발광하지 못하여, 표시 영상에 줄무늬, 또는 얼룩이 표시되는 현상이 발생할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(1)는, 도 3 및 도 5에 도시된 바와 같이, 표시영역(DA)이 아닌 비표시영역(NDA)에 형성된 콘택홀(CNT)을 포함하고, 콘택홀(CNT)을 통해 비표시영역(NDA)에서 신호 배선(136) 및 연결 배선(146)이 연결될 수 있다. 따라서, 콘택홀(CNT)에 기인한 표시 품질의 저하가 방지되거나 완화될 수 있다.
도 8에 도시된 바와 같이, 제6 데이터 배선(D6)은 제1 소스/드레인 도전층(130)에 배치되고, 제4, 제5 및 제6 데이터 연결 배선들(DM4, DM5, DM6)은 제2 소스/드레인 도전층(140)에 배치되며, 제4, 제5 및 제6 데이터 연결 배선들(DM4, DM5, DM6)은 제4 절연층(174)을 통해 제6 데이터 배선(D6)과 절연될 수 있다. 제6 데이터 연결 배선(DM6)은 제6 데이터 배선(D6)의 일단까지 연장되고, 제4 절연층(174)을 관통하여 제6 데이터 배선(D6)의 일단을 노출시키는 콘택홀(70)을 통해 제6 데이터 배선(D6)과 전기적으로 연결될 수 있다.
도 9를 참조하면, 제1 구동 배선 그룹(60a)에 포함된 구동 배선들(즉, 연결 배선(146)에 연결되는 구동 배선들)은 제2 게이트 도전층(120))에 배치되고, 제2 구동 배선 그룹(60b)에 포함된 구동 배선들(즉, 데이터 배선들에 직접적으로 연결되는 구동 배선들)은 제1 게이트 도전층(110)에 배치될 수 있다.
제1 전원 배선(137)(또는, 제2 전원전압(ELVSS)을 전송하는 배선)은 제3 절연층(173)과 제4 절연층(174) 사이에 배치될 수 있다. 도 9에 도시된 바와 같이, 제1 전원 배선(137)은 구동 영역(30) 전체에 걸쳐 배치될 수 있다. 데이터 연결 배선(146)은, 도 7을 참조하여 설명한 바와 같이, 제5 절연층(175) 상에 배치될 수 있다. 데이터 연결 배선(146)과 구동배선(60a, 60b)이 상호 이격되고, 전원 배선(137)이 이들 사이에 배치됨으로써, 배선들 간의 신호 간섭이 차단될 수 있다.
도 6 내지 도 9를 참조하여 설명한 바와 같이, 연결 배선(146)은 제1 트랜지스터(T1)(및 제2 내지 제7 트랜지스터들(T2 내지 T7))의 게이트 전극으로부터 이격되어 배치되고, 또한, 신호 배선(136)보다 이격되어 배치됨으로써, 제1 연결 배선(146)과 제1 트랜지스터(T1)의 게이트 전극간에 형성되는 제2 기생 커패시터(C2)의 커패시턴스가 감소되고, 제2 기생 커패시터(C2)에 기인한 표시 품질의 저하가 완화될 수 있다.
또한, 연결 배선(146)과 신호 배선(136)를 연결하는 콘택홀(CNT)은 표시영역(DA)이 아닌 비표시영역(NDA)에 형성됨으로써, 콘택홀(CNT)에 기인한 표시 품질의 저하가 방지될 수 있다.
나아가, 제1 구동 배선 그룹(60a)에 포함된 구동 배선들과, 제2 구동 배선 그룹(60b)에 포함된 구동 배선들은 상호 다른 층들에 배치되어 상호 이격되고, 연결 배선(136)과 구동 배선들 사이에 제1 전원 배선(137)(또는, 제2 전원전압(ELVSS)을 전송하는 제2 전원 배선)이 배치됨으로써, 구동 배선들 간 및 연결 배선(136) 간의 신호 간섭이 방지되고, 표시 품질의 저하가 방지될 수 있다.
도 10은 도 3의 III-III'선을 따라 자른 표시 장치의 다른 예를 나타내는 단면도이다.
도 3, 도 9 및 도 10을 참조하면, 표시 장치(1_1)는 연결 배선(146_1) 및 제1 전원 배선(137_1)을 포함한다는 점에서, 도 9의 표시 장치(1)와 상이하다.
연결 배선(146_1)은 제1 소스/드레인 도전층(130)에 배치되고, 제1 전원 배선(137_1)(또는, 제2 전원전압(ELVSS)을 전송하는 제2 전원 배선)은 제2 소스/드레인 도전층(140)에 배치될 수 있다.
연결 배선(146_1)이 제3 절연층(173) 상에 배치되고, 전압 배선(ELVDD 또는 ELVSS)은 제5 절연층(175) 상에 배치됨으로써, 연결 배선(146_1) 상부에 이격 구조(즉, 제5 절연층(175))가 형성되어 연결 배선(146_1) 상부의 신호 간섭이 차단될 수 있다.
도 11은 도 3의 I-I'선을 따라 자른 표시 장치의 다른 예를 나타내는 단면도이다.
도 3, 도 7 및 도 11을 참조하면, 표시 장치(1_2)는 제6 절연층(175_2) 및 연결 배선(146_2)을 포함하다는 점에서, 도 7의 표시 장치(1)와 상이하다. 도 11의 표시 장치(1_2)는 제6 절연층(175_2)을 제외하고, 도 7의 표시 장치(1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제6 절연층(175_2)는 제5 절연층(175)과 애노드(150) 사이에 배치될 수 있다. 제6 절연층(175_2)은 제5 절연층(175)과 함께 비아층으로 구성될 수 있다. 연결 배선(146)과 신호 배선(136) 사이에는 제5 절연층(175) 및 제6 절연층(175_2)이 배치되어, 연결 배선(146)은 신호 배선(136) 및 제1 데이터 패턴(133)으로부터 보다 이격될 수 있다.
또한, 연결 배선(146_2)은 제5 절연층(175) 상에 배치될 수 있다. 또한, 연결 배선(146_2)은, 데이터 패턴(133)이 아닌 제1 전원 배선(137)과 중첩하여 배치될 수 있다.
따라서, 연결 배선(146_2)의 신호 배선(136)에 대한 신호 간섭과, 연결 배선(146)의 제1 데이터 패턴(133)에 대한 신호 간섭이 보다 감소될 수 있고, 표시 품질의 저하가 보다 완화되거나 방지될 수 있다.
도 12 및 도 13은 도 1의 표시 장치에 포함된 연결 배선 및 구동칩 간의 연결 관계의 일 예를 나타내는 도면들이다.
도 1 내지 도 3, 도 12 및 도 13을 참조하면, 신호 배선(136)은 제2 방향(W2)을 따라 순차적으로 배열된 제1 내지 제k 데이터 배선들(D1 내지 Dk)(단, k는 2 이상의 정수), 제k+1 내지 제j 데이터 배선들(Dk+1 내지 Dj)(단, j는 j보다 큰 정수), 및 제j+1 내지 제m 데이터 배선들(Dj+1 내지 Dm)(단, m은 j보다 큰 정수)를 포함할 수 있다.
연결 배선(146)은 제1 내지 제k 데이터 배선들(D1 내지 Dk)에 대응하여 제1 부표시면(11)에 배치되는 제1 내지 제k 데이터 연결 배선들(DM1 내지 DMk) 및 제2 부표시면(12)에 배치되는 제j+1 내지 제m 데이터 연결 배선들(DMj+1 내지 DMm)을 포함할 수 있다.
한편, 구동칩(40)은 제2 방향(W2)을 따라 순차적으로 배열된 m개의 출력 단자들을 포함할 수 있다. m개의 출력 단자들은 제2 방향(W2)을 따라 제1 단자 그룹(K), 제2 단자 그룹(J) 및 제3 단자 그룹(M)으로 구분될 수 있다. m개의 출력 단자들에 대응되는 데이터 배선들(D1 내지 Dm)(또는, 일대일 대응하여 전기적으로 연결되는 데이터 배선들(D1 내지 Dm))에 기초하여 단자 번호를 부여하면, 제1 단자 그룹(K) 내에서 단자 번호들(예를 들어, 1 내지 k)은 제3 방향(W3)(즉, 제2 방향(W2)에 반대인 방향)을 따라 증가하며, 제2 단자 그룹(J) 내에서 단자 번호들(예를 들어, k+1 내지 j)은 제2 방향(W2)을 따라 증가하며, 제3 단자 그룹(M) 내에서 단자 번호들(예를 들어, j+1 내지 m)은 제3 방향(W3)을 따라 증가할 수 있다.
즉, 연결 배선(146)을 통해 신호 배선(136)에 연결되는 제1 및 제3 단자 그룹들(K, M)에 포함된 단자 번호들의 순서는 제2 단자 그룹(J)에 포함된 단자 번호들의 순서와 반대일 수 있다.
구동칩(40)이 일반적인 영상 데이터에 대응하는 데이터 신호들을 제2 방향(W2)을 따라 출력 단자들을 통해 순서대로 출력하는 경우, 제1 부표시면(11) 및 제2 부표시면(12)을 통해 표시되는 영상이 좌우 반전되거나, 주표시면(10)에 표시되는 영상과 불연속할 수 있다.
따라서, 구동칩(40)은 영상 데이터에 기초하여 데이터 배선들(D1 내지 Dm)에 대응하는 데이터 신호들을 생성함에 있어서, 제1 및 제2 부표시면들(11, 12)에 대응하는 부분 영상들을 사전에 좌우 반전시켜 데이터 신호들을 생성하거나, 데이터 신호들을 출력 순서를 제1 및 제3 단자 그룹들(K, M)에 포함된 출력 단자들에 대해서는 역순으로(즉, 제2 단자 그룹(J)에 포함된 출력 단자들에 대한 데이터 신호들의 출력 순서에 반대인 순서로) 출력할 수 있다.
도 14는 도 1의 표시 장치의 다른 예를 나타내는 평면도이다.
도 1 내지 도 3 및 도 14를 참조하면, 표시 장치(1_3)은 연결 배선(146_1)을 포함한다는 점에서, 도 3의 표시 장치(1)와 상이하다. 표시 장(1_3)는 연결 배선(146_1)을 제외하고, 도 3의 표시 장치(1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
연결 배선(146_1)은 제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM5_1)(또는, 제1 내지 제k 데이터 연결 배선들)을 포함한다는 점에서, 도 3을 참조하여 설명한 연결 배선(146)과 상이하다.
도 3을 참조하여 설명한 제1 내지 제7 데이터 연결 배선들(DM1 내지 DM7)은 제4 부표시면(14)의 제4 비표시영역(NDA4)로부터, 제4 비표시영역(NDA4)에 인접한 제1 부표시면(11)의 제1 비표시영역(NDA1)의 하측부까지 상대적으로 짧은 길이를 가지고 연장하나, 제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM1_5)는 제4 부표시면(14)의 제4 비표시영역(NDA4)로부터, 제4 비표시영역(NDA4)에 이격된 제1 부표시면(11)의 제1 비표시영역(NDA1)의 상측부까지 상대적으로 긴 길이(예를 들어, 신호 배선(136)과 유사한 길이)를 가지고 연장할 수 있다.
즉, 제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM1_5)은 표시영역(DA)를 단순히 경유하는 대신 표시영역(DA)을 가로질러 배치될 수 있다.
제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM1_5)는 제1 비표시영역(NDA1)의 상측부에 형성된 콘택홀(CNT)을 통해 제1 내지 제5 데이터 배선들(D1 내지 D5)에 일대일 연결될 수 있다.
이 경우, 도 14를 참조하여 설명한 구동칩(40)이 데이터 배선들에 각각 대응하는 데이터 신호들을 출력 단자들을 통해 제2 방향(W2)으로 순서대로 출력하더라도, 제1 부표시면(11)(및 제2 부표시면(12))에서의 부분 영상은 반전되지 않을 수 있다.
일 실시예에서, 제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM5_1)의 폭(즉, 제1 내지 제5 데이터 연결 배선들(DM1_1 내지 DM5_1)이 연장하는 방향에 수직하는 방향으로의 폭)은 신호 배선(136)의 폭보다 클 수 있다. 이 경우, 제1 내지 제5 데이터 연결 배선들(DM_1 내지 DM5_1) 각각의 저항값이 감소될 수 있고, 제1 내지 제5 데이터 배선들(D1 내지 D5)을 위한 데이터 신호들의 감쇄 또는 왜곡이 완화될 수 있다.
도 14를 참조하여 설명한 바와 같이, 연결 배선(146_1)이 표시영역(DA)을 가로질러, 비표시영역(NDA)에서 신호 배선(136)과 연결됨으로써, 데이터 신호들의 출력 순서의 변경 없이, 원하는 영상이 표시될 수 있다.
또한, 연결 배선(146_1)은 신호 배선(136)의 폭보다 큰 폭을 가지므로, 데이터 신호들의 감쇄 또는 왜곡에 기인한 표시 품질의 저하가 완화될 수 있다.
도 15는 도 1의 표시 장치의 또 다른 예를 나타내는 평면도이다. 도 16은 도 15의 D영역을 확대한 도면이다. 도 17은 도 16의 IV-IV'선 및 V-V'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 1 내지 도 3, 도 15 내지 도 17을 참조하면, 표시 장치(1_4)는 신호 배선(136_2), 연결 배선(146_2), 및 구동 배선(60_1)을 포함한다는 점에서, 도 3의 표시 장치(1)와 상이하다.
신호 배선(136_2)은 이에 포함된 데이터 배선들(D1_2 내지 D8_2)의 개수를 제외하고 도 3을 참조하여 설명한 신호 배선(136)과 실질적으로 동일하거나 유사할 수 있다. 또한, 연결 배선(146_2)은 이에 포함된 데이터 연결 배선들(DM1_2 내지 DM4_2)의 개수를 제외하고 도 3을 참조하여 설명한 연결 배선(146)과 실질적으로 동일하거나 할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 16에 도시된 바와 같이, 데이터 연결 배선들(DM1_2 내지 DM4_2)는 구동 영역(30)까지 연장되어 배치될 수 있다. 구동 영역(30)이 제4 부표시부(14)(또는, 표시영역(DA))에 인접한 제1 구동 영역(31)과, 제4 부표시부(14)에서 이격되고 구동칩(40)이 배치되는 제2 구동 영역(32)으로 구분되는 경우, 데이터 연결 배선들(DM1_2 내지 DM4_2)은 제1 구동 영역(31)까지 연장되어 배치될 수 있다.
데이터 연결 배선들(DM1_2 내지 DM4_2) 각각은 제1 방향(W1)으로 연장하는 제1 부분의 타단(예를 들어, 하측단)으로부터 제1 사선 방향(DD1)(즉, 제1 방향(W1)과 교차하고 상대적으로 구동 영역(30)의 면적 중심을 향하는 방향)으로 연장할 수 있다. 또한, 제1 구동 영역(31) 내에서 데이터 연결 배선들(DM1_2 내지 DM4_2)의 길이는 상호 다를 수 있다. 예를 들어, 제1 데이터 연결 배선(DM1_2)의 단부는 상대적으로 제2 구동 영역(32)에 인접하고, 제4 데이터 연결 배선(DM4_2)의 단부는 상대적으로 제2 구동 영역(32)으로부터 이격되고, 제4 부표시부(14)에 인접할 수 있다. 제1 내지 제4 데이터 연결 배선(DM1_2 내지 DM4_2)의 단부들은 제1 구동 영역(31)에서 제2 사선 방향(DD2)을 따라 순차적으로 위치할 수 있다. 이를 통해, 연결 배선(146_2)은 후술하는 구동 배선(60_1)과 교차 연결(cross connection)되거나, 데이터 연결 배선들(DM1_2 내지 DM4_2)은 역순으로(즉, 데이터 연결 배선들(DM1_2 내지 DM4_2)의 배열 순서의 반대인 순서로) 연결 배선들(61a_1 내지 64a_1)과 연결될 수 있다.
구동 배선(60_1)은 구동 배선들(61a_1 내지 64a_1, 61b_1 내지 64b_1)를 포함할 수 있다. 제1 내지 제4 구동 배선들(61a_1 내지 64d_1)는 제1 구동 배선 그룹(60a_1)에 포함되고, 제5 내지 제8 구동 배선들(61b_1 내지 64b_1)는 제2 구동 배선 그룹(60b_1)에 포함될 수 있다.
도 3을 참조하여 설명한 바와 같이, 제1 구동 배선 그룹(60a_1)에 포함된 제1 내지 제4 구동 배선들(61a_1 내지 64a_1)은 제1 내지 제4 데이터 연결 배선들(DM1_2 내지 DM4_2)에 연결되고, 제2 구동 배선 그룹(60b_1)에 포함된 제5 내지 제8 구동 배선들(61b_1 내지 64b_1)는 제5 내지 제8 데이터 배선들(D5_2 내지 D8_2)에 전기적으로 연결될 수 있다.
제2 구동 배선 그룹(60b_1)에 포함된 제5 내지 제8 구동 배선들(61b_1 내지 64b_1)는 제5 내지 제8 데이터 배선들(D5_2 내지 D8_2)에 순서대로(즉, 동일한 배선 번호들이 대응하여) 연결되나, 다만, 제1 구동 배선 그룹(60a_1)에 포함된 제1 내지 제4 구동 배선들(61a_1 내지 64a_1)은 역순으로 제1 내지 제4 데이터 연결 배선들(DM1_2 내지 DM4_2)에 연결될 수 있다. 예를 들어, 제1 구동 배선(61a_1)는 제4 데이터 연결 배선(DM4_2)에 연결되고, 제4 구동 배선(64a_1)는 제1 데이터 연결 배선(DM1_2)에 연결될 수 있다.
제1 구동 배선(61a_1)은 구동칩(40)으로부터 대체적으로 제1 방향(W1)으로 연장하고 제1 구동 영역(31) 내에서 제2 방향(W2)으로 방향 전환하여 연장되며, 콘택홀을 통해 제4 데이터 연결 배선(DM4_2)과 연결될 수 있다. 유사하게, 제2 구동 배선(62a_1)는 구동칩(40)으로부터 대체적으로 제1 방향(W1)으로 연장하고 제1 구동 영역(31) 내에서 제2 방향(W2)으로 방향 전환하여 콘택홀을 통해 제3 데이터 연결 배선(DM3_2)과 연결될 수 있다.
제5 내지 제8 구동 배선들(61b_1 내지 64b_1)는 제1 구동 영역(31)에서 대체적으로 제1 방향(W1)으로 연장하며, 제2 구동 영역(32)에서 구동칩(40)까지 대체적으로 제1 사선 방향(DD1)으로 연장할 수 있다.
도 17에 도시된 바와 같이, 제8 구동 배선(64b_1)(또는, 제2 구동 배선 그룹(60b_1)에 포함된 제5 내지 제8 구동 배선들(61b_1 내지 64d_1))은 도 7을 참조하여 설명한 제1 절연층(171) 상에 배치되거나 제1 게이트 도전층(110)에 배치될 수 있다. 제1 구동 배선(61a_1)(또는, 제1 구동 배선 그룹(60a_1)에 포함된 제1 내지 제4 구동 배선들(61a_1 내지 64a_1))은 제2 절연층(172) 상에 배치되거나 제2 게이트 도전층(120)에 배치될 수 있다. 제8 데이터 배선(D8_2)(또는, 신호 배선(136_2))은 제3 절연층(173) 상에 배치되거나 제1 소스/드레인 도전층(130)에 배치되며, 제4 데이터 연결 배선(DM4_2)(또는, 연결 배선(146_2))은 제4 절연층(174) 상에 배치되거나 제2 소스/드레인 도전층(140)에 배치될 수 있다.
제8 데이터 배선(D_2)은 그 단부에서 제2 및 제3 절연층들(172, 173)을 관통하여 제8 구동 배선(64b_1)을 노출시키는 콘택홀을 통해 제8 구동 배선(64b_1)에 전기적으로 연결될 수 있다. 유사하게, 제4 데이터 연결 배선(DM4_2)는 그 단부에서 제3 및 제4 절연층들(173, 174)을 관통하여 제1 구동 배선(61a_1)를 노출시키는 콘택홀을 통해 제1 구동 배선(61a_1)에 전기적으로 연결될 수 있다.
즉, 제2 구동 배선 그룹(60b_1), 제1 구동 배선 그룹(60a_1), 신호 배선(136_2) 및 연결 배선(146_2)은 상호 다른 층들에 배치되고 그들 사이에 개재된 절연층들(172 내지 174)을 통해 상호 절연되며, 콘택홀들을 통해 대응되는 배선들에 연결될 수 있다.
도 15 내지 도 17을 참조하여 설명한 바와 같이, 표시 장치(1_4)는 데이터 연결 배선(DM1_1 내지 DM4_2)에 역순으로(즉, 배선들의 배열 순서의 반대인 역배열 순서로) 연결되는 구동 배선들(61a_1 내지 64a_1)를 포함할 수 있다. 따라서, 데이터 신호들의 출력 순서의 변경 없이, 원하는 영상이 표시될 수 있다.
한편, 도 17에서, 신호 배선(136_2)은 표시영역(DA)에서 연결 배선(146_2)과 중첩하지 않는 것으로 도시되어 있으나, 이는 신호 배선(136_2)과 연결 배선(146_2)을 구별하여 설명하기 위해 예시적으로 도시된 것으로, 이에 제한되는 것은 아니다. 예를 들어, 신호 배선(136_2)은 표시영역(DA)에서 연결 배선(146_2)과 중첩할 수 있다.
또한, 도 17에서, 제2 구동 배선 그룹(60b_1), 제1 구동 배선 그룹(60a_1), 신호 배선(136_2) 및 연결 배선(146_2)이 상부 방향으로 순차적으로 배치되는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 구동 배선 그룹(60a_1)이 제2 구동 배선 그룹(60b_1)보다 하부 방향에 배치될 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 외곽에 형성되는 비표시 영역을 포함하는 기판;
    상기 기판 상에서 상기 비표시 영역으로부터 제1 방향으로 연장하여 상기 표시 영역에 형성되는 복수의 신호 배선들; 및
    상기 기판 상에서 상기 비표시 영역 중 제1 비표시 영역으로부터 상기 표시 영역을 경유하여 상기 비표시 영역 중 제2 비표시 영역까지 연장하는 적어도 하나의 연결 배선을 포함하고,
    상기 연결 배선은 상기 제2 비표시 영역에서 상기 복수의 신호 배선들 중 어느 하나와 연결되는 표시 장치.
  2. 제1 항에 있어서, 상기 적어도 하나의 연결 배선은 복수의 연결 배선들을 포함하고,
    상기 복수의 연결 배선들은 상호 다른 길이들을 가지는 표시 장치.
  3. 제2 항에 있어서, 상기 제2 비표시 영역은 상기 제1 비표시 영역과 인접하고,
    상기 복수의 연결 배선들 중 제1 연결 배선의 길이는 상기 복수의 연결 배선들 중 제2 연결 배선의 길이보다 긴 표시 장치.
  4. 제2 항에 있어서, 상기 복수의 연결 배선들은 상기 표시 영역 내에서 상호 이격되고, 상호 교차하지 않는 표시 장치.
  5. 제1 항에 있어서, 상기 적어도 하나의 연결 배선은 상기 제1 방향으로 연장하는 제1 부분을 포함하고,
    상기 제1 부분은 상기 기판의 두께 방향으로 상기 신호 배선들 중 하나와 중첩하는 표시 장치.
  6. 제5 항에 있어서, 상기 적어도 하나의 연결 배선은 상기 제1 부분의 일단에서 상기 제2 방향으로 연장하는 제2 부분을 더 포함하는 표시 장치.
  7. 제6 항에 있어서, 상기 적어도 하나의 연결 배선은 상기 제2 부분의 일단에서 상기 제1 방향으로 연장하는 제3 부분을 더 포함하고,
    상기 제3 부분은 상기 제1 부분과는 이격된 표시 장치.
  8. 제1 항에 있어서, 상기 제1 비표시 영역은 상기 표시 영역의 모서리로부터 돌출된 코너부를 더 포함하고,
    상기 신호 배선들 중 제1 신호 배선의 일단은 상기 코너부 내에 위치하며,
    상기 신호 배선들 중 제2 신호 배선은 상기 코너부로부터 이격되고,
    상기 제1 신호 배선은 상기 제2 신호 배선보다 긴 표시 장치.
  9. 제1 항에 있어서,
    상기 적어도 하나의 연결 배선 및 상기 신호 배선들 사이를 절연시키는 절연층을 더 포함하고,
    상기 제2 비표시 영역에는 상기 절연층을 관통하여 상기 신호 배선들 중 상기 어느 하나를 노출시키는 콘택홀이 형성되며,
    상기 적어도 하나의 연결 배선은 상기 콘택홀을 통해 상기 신호 배선들 중 상기 어느 하나와 직접적으로 연결되는 표시 장치.
  10. 제1 항에 있어서,
    상기 기판의 구동 영역 상에서 상기 제2 방향을 따라 순차적으로 배치되는 복수의 구동 배선들을 더 포함하고,
    상기 구동 영역은 상기 제2 비표시 영역과 인접하고 상기 표시 영역으로부터 이격되며,
    상기 구동 배선들 중 적어도 하나의 구동 배선은 상기 적어도 하나의 연결 배선과 직접적으로 연결되고,
    상기 구동 배선들 중 나머지 구동 배선은 상기 신호 배선들 중 적어도 하나의 신호 배선과 직접적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 적어도 하나의 구동 배선과 상기 나머지 구동 배선 사이에 순차적으로 배치되는 제1 절연층 및 제2 절연층; 및
    상기 제1 절연층 및 제2 절연층 사이에 배치되는 전원전압 배선을 더 포함하는 표시 장치.
  12. 제10 항에 있어서,
    상기 기판 상에서 상기 구동 배선들 상에 배치되는 절연층; 및
    상기 절연층 상에 배치되는 전원전압 배선을 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 기판 상에서 상기 신호 배선들 사이에 배치되는 전원전압 배선들을 더 포함하고,
    상기 전원전압 배선들은 상호 전기적으로 연결되며,
    상기 적어도 하나의 연결 배선은 상기 제1 방향으로 연장하는 제1 부분을 포함하고,
    상기 제1 부분은 상기 기판의 두께 방향으로 상기 전원전압 배선들 중 하나와 중첩하는 표시 장치.
  14. 제1 항에 있어서, 상기 적어도 하나의 연결 배선은 복수의 연결 배선들을 포함하고,
    상기 복수의 연결 배선들은 상호 동일한 길이를 가지는 표시 장치.
  15. 제14 항에 있어서, 상기 제2 비표시 영역은 상기 제1 비표시 영역과 이격되고,
    상기 복수의 연결 배선들은 상기 표시 영역을 가로지르는 표시 장치.
  16. 제1 항에 있어서,
    상기 기판의 구동 영역 상에서 상기 제2 방향을 따라 순차적으로 배치되는 복수의 구동 배선들을 더 포함하고,
    상기 구동 영역은 외부 장치와 연결되는 패드들을 포함하며, 상기 제2 비표시 영역과 인접하고, 상기 표시 영역과 이격되며,
    상기 구동 배선들 중 적어도 하나의 구동 배선은 상기 적어도 하나의 연결 배선과 직접적으로 연결되고,
    상기 구동 배선들 중 나머지 구동 배선은 상기 신호 배선들 중 적어도 하나의 신호 배선과 직접적으로 연결되는 표시 장치.
  17. 제16 항에 있어서, 상기 적어도 하나의 구동 배선은 상기 나머지 구동 배선이 배치되는 층과 다른 층에 배치되어 상기 나머지 구동 배선과 절연되며,
    상기 적어도 하나의 구동 배선은 상기 구동 영역에 형성된 콘택홀을 통해 상기 적어도 하나의 연결 배선과 전기적으로 연결되는 표시 장치.
  18. 표시 영역과 비표시 영역을 포함하는 표시 장치에서,
    기판;
    상기 기판 상에 배치되고, 상기 표시 영역 내에 형성되는 트랜지스터를 포함하는 구동소자층;
    상기 구동소자층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 신호 배선을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되고, 상기 신호 배선과 전기적으로 연결되는 연결 배선을 포함하는 제2 도전층을 포함하고,
    상기 연결 배선은 상기 비표시 영역에서 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 신호 배선과 직접적으로 연결되는 표시 장치.
  19. 제18 항에 있어서, 상기 연결 배선은 상기 표시 영역에서 상기 신호 배선과 중첩하는 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 도전층은 상기 트랜지스터의 제2 전극과 전기적으로 연결되는 제1 전원전압 배선을 더 포함하고,
    상기 연결 배선은 상기 표시 영역에서 상기 제1 전원전압 배선과 중첩하는 표시 장치.
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