WO2020017835A1 - 표시 장치 - Google Patents

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WO2020017835A1
WO2020017835A1 PCT/KR2019/008669 KR2019008669W WO2020017835A1 WO 2020017835 A1 WO2020017835 A1 WO 2020017835A1 KR 2019008669 W KR2019008669 W KR 2019008669W WO 2020017835 A1 WO2020017835 A1 WO 2020017835A1
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WO
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data
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disposed
display area
electrically connected
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PCT/KR2019/008669
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조승환
최종현
박주찬
Original Assignee
삼성디스플레이 주식회사
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Publication date
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Definitions

  • the present invention relates to a display device, and more particularly, to a display device having a reduced peripheral area that is a non-display area.
  • CTR cathode ray tube
  • the display device includes a display area in which an image is displayed and a peripheral area which is a non-display area around the display area. Here, efforts have been made to reduce the width of the peripheral region.
  • an object of the present invention is to provide a display device having a reduced peripheral area that is a non-display area.
  • the display device includes a display area where an image is displayed and a peripheral area that is a non-display area.
  • the display device may include a base substrate, a first data line disposed in the display area on the base substrate, at least a part of the display area disposed on the display area, and electrically connected to the first data line through a connection contact hole.
  • a first connection line connected to each other, a data pad part disposed in the peripheral area, and disposed in the peripheral area between the data pad part and the display area and electrically connected to the first connection line and the data pad.
  • a first data spider line is a first data spider line.
  • the base substrate may be a flexible substrate.
  • the display device may be disposed between the data pad part and the display area, extend in a first direction parallel to an edge of the display area, and further include a bending area.
  • the first data spider line may be disposed in the peripheral area between the bending area and the display area and may extend in a straight line in a second direction perpendicular to the first direction.
  • the length of the bending area in the first direction may be smaller than the length of the display area in the first direction.
  • the display device may include a plurality of data lines disposed in the display area on the base substrate and extending in parallel with the first data line, and between the data pad part and the display area.
  • the display apparatus may further include a plurality of data spider lines disposed in the peripheral area of the substrate, electrically connected to each of the plurality of data lines, and extending in parallel with the first data spider line.
  • the first data spider line and the plurality of data spider lines may both extend in the second direction.
  • connection contact hole may be disposed in the peripheral area.
  • the first data line may extend in a second direction perpendicular to the first direction.
  • the first connection line may include a first portion extending in the second direction, a second portion connected to the first portion and extending in the first direction, and a third portion parallel to the first portion. .
  • connection contact hole may be disposed in the display area.
  • the display device may further include a second data line on the base substrate and disposed adjacent to the first data line.
  • the first and second data lines may be connected to each other in the peripheral area and electrically connected to the first connection line.
  • the display device may include the (n ⁇ 1) th, (n) th, and nth data lines that are parallel to the first data line and sequentially arranged in the first direction. It may further include an (n + 1) th data line.
  • the data pad includes an (n) pad electrically connected to the (n) th data line and the (n-1) electrically connected to the (n-1) th data line in the first direction. ) A pad, an (n + 1) pad electrically connected to the (n + 1) th data line, and an n-th pad electrically connected to the first data line.
  • the display device may include at least a portion of the display device disposed on the display area and electrically connected to the (n-1) th data line through a connection contact hole.
  • an n ⁇ 1) th connection line and a (n ⁇ 1) th electrode disposed in the peripheral area between the data pad unit and the display area and electrically connected to the (n ⁇ 1) th connection line and the data pad
  • An (n) th data spider line disposed in the peripheral area between the data pad part and the display area and electrically connected to the (n) th data line and the data pad, and the A (n + 1) th data spy disposed in the peripheral area between the data pad portion and the display area and electrically connected to the (n + 1) th data line and the data pad;
  • the line may further include.
  • the peripheral area includes a left peripheral area adjacent to a left side of the display area, a right peripheral area adjacent to a right side of the display area, an upper peripheral area adjacent to an upper side of the display area, and It may include a lower peripheral area adjacent to the lower side of the display area.
  • the data pad part may be disposed in a lower peripheral area.
  • the display device may include a thin film transistor electrically connected to the first data line, a first electrode electrically connected to the thin film transistor, a second electrode disposed on the first electrode; And a light emitting layer disposed between the first electrode and the second electrode.
  • the display device may further include a shield electrode disposed to overlap the first connection electrode.
  • a first power source ELVDD or a second power source ELVSS may be applied to the shield electrode.
  • the first connection line and the first spider line may be connected to each other through a spider contact hole formed in the peripheral area.
  • a display device includes a base substrate, a thin film transistor disposed on the base substrate, a first data line electrically connected to the thin film transistor, and the first data line.
  • a first insulating layer electrically connected to each other, a first insulating layer disposed between the first data line and the first connection line and having a first connection contact hole connecting the data line and the first connection line to each other; And a shield electrode overlapping the first connection line.
  • the thin film transistor may include an active pattern disposed on the base substrate and a gate electrode overlapping the active pattern.
  • the display device may further include a first data spider line formed on the same layer as the gate electrode and electrically connected to the first connection line.
  • the shield electrode may be disposed between the thin film transistor and the connection line.
  • the shield electrode can overlap the first data line.
  • the display device may further include a second data line extending in parallel with and adjacent to the first data line.
  • the first data line and the second data line may be electrically connected to the first connection line.
  • the shield electrode may overlap the first data line and the second data line.
  • a display device includes a base substrate, a first data line and a second data line disposed on the base substrate, and the first data line and a contact hole.
  • a connection line a first spider line connected to the first connection line through a contact hole, a second spider line connected to the second data line through a contact hole, and the first spider line and the second spider line. It includes a data pad that is electrically connected and to which the data driver chip is connected.
  • the display device includes a display area where an image is displayed and a peripheral area that is a non-display area.
  • the display device may include a base substrate, a first data line disposed in the display area on the base substrate, at least a part of the display area disposed on the display area, and electrically connected to the first data line through a connection contact hole.
  • a first connection line connected to each other, a data pad part disposed in the peripheral area, and disposed in the peripheral area between the data pad part and the display area and electrically connected to the first connection line and the data pad.
  • a first data spider line Since the first connection line is disposed in the display area instead of the peripheral area, the display device can be implemented by reducing the width of the peripheral part to reduce the bezel portion of the non-display area.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating an embodiment of pixels and a driver according to an exemplary embodiment of FIG. 1.
  • FIG. 3 is a diagram illustrating an embodiment of the pixel illustrated in FIG. 2.
  • FIG. 4 is an enlarged view illustrating a lower left portion of the display device of FIG. 1.
  • FIG. 5 is a diagram for describing a connection relationship between a data line and a connection line of the display device of FIG. 4.
  • FIG. 6 is a cross-sectional view of the display device taken along the line II ′ of FIG. 4.
  • FIG. 7 is a cross-sectional view of some layers of the display device taken along the line II-II ′ of FIG. 4.
  • FIG. 8 is a cross-sectional view of a display device according to an exemplary embodiment.
  • FIG 9 is an enlarged view of a lower left portion of a display device according to an embodiment of the present invention.
  • FIG. 10 is a diagram for describing a connection relationship between a data line and a connection line of the display device of FIG. 9.
  • FIG. 11 is a diagram for describing a connection relationship between a data line and a connection line of a display device according to an exemplary embodiment.
  • FIG. 12 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 14 is a cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • 16 is a block diagram illustrating an electronic device according to example embodiments.
  • FIG. 17A illustrates an example in which the electronic device of FIG. 16 is implemented as a television.
  • 17B is a diagram illustrating an example in which the electronic device of FIG. 16 is implemented as a smartphone.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • the display device may include a display area AA in which an image is displayed and a peripheral area PA, which is a non-display area adjacent to the display area AA and surrounding the display area AA.
  • the display area AA may have a quadrangular shape on a plane formed by a first direction D1 and a second direction D2 perpendicular to the first direction D1, and may have a corner shape of the display area AA. May be round shaped.
  • the display area AA is a quadrangular shape having rounded corners, but is not limited thereto.
  • the peripheral area PA includes a left peripheral area adjacent to a left side of the display area AA, a right peripheral area adjacent to a right side of the display area AA, and an upper peripheral area adjacent to an upper side of the display area AA.
  • An area and a lower peripheral area adjacent to the lower side of the display area AA may be included.
  • the lower peripheral area may have a larger width than the upper, left and right peripheral areas.
  • the lower peripheral area may include a first peripheral area PAa, a bending area BA, and a second peripheral area PAb immediately adjacent to the display area AA.
  • the data pad COP and the gate pad FOP may be disposed in the second peripheral area PAb.
  • the bending area BA is a portion folded to arrange the second peripheral area PAb on the rear surface of the display device, and is disposed between the first peripheral area PAa and the second peripheral area PAb. Can be.
  • the length of the bending area BA in the first direction D1 may be smaller than the length of the display area AA in the first direction D1. Accordingly, data lines positioned in the first direction D1 outward than the data spider line DSPL disposed in the lower peripheral area may be connected to the data spider line DSPL through the connection line CL.
  • the data spider line DSPL may be electrically connected to a data line in the display area AA and the data pad COP.
  • the gate spider line GSPL connected to the scan driver or the data driver and connected to the gate pad COP may be disposed at a portion adjacent to the data spider line DSPL in the lower peripheral area.
  • a chip including a data driver may be connected to the data pad COP.
  • a driving substrate including a timing controller may be connected to the gate pad COP.
  • FIG. 2 is a block diagram illustrating an embodiment of pixels and a driver according to an exemplary embodiment of FIG. 1.
  • 4 is an enlarged view illustrating a lower left portion of the display device of FIG. 1.
  • 5 is a diagram for describing a connection relationship between a data line and a connection line of the display device of FIG. 4.
  • the display device includes a plurality of pixels PX, a driver, and a wiring unit.
  • the driver includes a scan driver SDV, a light emission driver EDV, a data driver DD, and a timing controller TC.
  • positions of the scan driver SDV, the light emission driver EDV, the data driver DDV, and the timing controller TC are set for convenience of description, and when an actual display device is implemented. It may be disposed at another position in the display device.
  • the wiring part provides a signal of the driving part to each pixel PX, and includes scan lines SL, data lines DL1, DLn-1, DLn, DLn + 1, and emission control lines EL. , First and second power lines (not shown), and initialization power lines (not shown).
  • the scan line, the data line, and the emission control line may be electrically connected to each pixel PX.
  • the pixels PX receive a data signal from the data lines DL1, DLn-1, DLn, DLn + 1, when a scan signal is supplied from the scan lines SL.
  • the pixels PX receiving the data signal may control the amount of current flowing from the first power source ELVDD to the second power source ELVSS via an organic light emitting device (not shown).
  • the scan driver SDV may supply scan signals to the scan lines SL in response to the first gate control signal GCS1 from the timing controller TC.
  • the pixels PX may be sequentially selected in units of horizontal lines.
  • the light emission driver EDV may supply light emission control signals to the light emission control lines EL in response to the second gate control signal GCS2 from the timing controller TC.
  • the light emission driver EDV may sequentially supply light emission control signals to the light emission control lines EL.
  • the emission control signal is set to a gate off voltage (eg, a high voltage) so that the transistors included in the pixels PX can be turned off, and the scan signal is included in the pixels PXL.
  • the transistor may be set to a gate on voltage (eg, a low voltage) so that the transistor can be turned on.
  • the data driver DDV may supply a data signal to the data lines DL1, DLn-1, DLn, DLn + 1, in response to the data control signal DCS.
  • the data signal supplied to the data lines DL1, DLn-1, DLn, DLn + 1, is supplied to the pixels PX selected by the scan signal.
  • the timing controller TC transfers the first and second gate control signals GCS1 and GCS2 generated based on timing signals supplied from the outside to the scan driver SDV and the light emission drivers EDV.
  • the data control signal DCS is supplied to the data driver DD.
  • Each of the first and second gate control signals GCS1 and GCS2 may include a start pulse and a clock signal.
  • the start pulse may control the timing of the first scan signal or the first emission control signal.
  • the clock signals can be used to shift the start pulse.
  • the data control signal DCS may include the source start pulse and the clock signals.
  • the source start pulse controls the sampling start time of the data.
  • the clock signals can be used to control the sampling operation.
  • the data line may include a first data line DL1, a (n-1) th data line DLn-1, an (n) th data line DLn, and an (n + 1) th data line ( DLn + 1).
  • the first data line DL1, the (n-1) th data line DLn-1, the (n) th data line DLn, and the (n + 1) th data line DLn + 1) may be arranged along a first direction D1 and may extend along a second direction D2 perpendicular to the first direction D1.
  • connection line CL is connected to the connection line CL through a connection contact hole CCNT
  • connection line CL is connected to the spider line SPDL through a spider contact hole SCNT, or the data line is a spider It may be directly connected to the spider line SPDL through the contact hole SCNT.
  • the first data line DL1 may be connected to the first connection line CL through the first connection contact hole CCNT1.
  • the connection contact hole may be formed in the peripheral area PA.
  • the first connection line CL may pass through the display area AA and may be connected to the first data spider line DSPL1 and the first spider contact hole SCNT1 in the peripheral area PA.
  • the first connection line CL is connected to the first part CL1a extending in the second direction D2 and the second part connected to the first part CL1a and extending in the first direction D2.
  • a portion CL1b and a third portion CL1c parallel to the first portion CL1a may be included.
  • the (n-1) th data line DL1 is connected to the (n-1) th connection line CLn through a connection contact hole CCNT in the peripheral area PA below the display area AA. -1) can be connected.
  • the (n-1) th connection line CLn-1 may pass through the display area AA and be connected to the data spider line DSPL and the spider contact hole SCNT in the peripheral area PA. .
  • the (n) th data line DLn and the (n + 1) th data line DLn + 1 do not pass through a connection line and are connected to the data spider line DSPL in the peripheral area PA. It may be directly connected through a spider contact hole (SCNT).
  • SCNT spider contact hole
  • the data spider lines DSPL1 and DSPL may extend in the second direction and are disposed in parallel to each other in the peripheral area PA between the bending area BA and the display area AA. Can be. Accordingly, the distance between the data spider lines DSPL1 and DSPL may be sufficiently secured, compared to the conventional technology in which the data spider lines DSPL1 and DSPL are bent at a predetermined angle in the second direction D2. Accordingly, the wiring resistance of the data spider lines DSPL1 and DSPL can be reduced.
  • the display device includes a display area where an image is displayed and a peripheral area that is a non-display area.
  • the display device may include a base substrate, a first data line disposed in the display area on the base substrate, at least a part of the display area disposed on the display area, and electrically connected to the first data line through a connection contact hole.
  • a first connection line connected to each other, a data pad part disposed in the peripheral area, and disposed in the peripheral area between the data pad part and the display area and electrically connected to the first connection line and the data pad.
  • a first data spider line Since the first connection line is disposed in the display area instead of the peripheral area, the display device can be implemented by reducing the width of the peripheral part to reduce the bezel portion of the non-display area.
  • the scan driver SDV is disposed in the peripheral area PA adjacent to the left side of the display area AA, and the light emission driver EDV is positioned at the right side of the display area AA.
  • the present invention is not limited thereto.
  • a scan driver and a light emission driver connected to each other by a scan line and a light emission control line may be disposed in both the left and right peripheral regions, so that the pixels may supply signals synchronized with each other on the left and right sides.
  • the pixel PX may include an organic light emitting diode OLED, first to seventh transistors T7 to T7, and a storage capacitor Cst.
  • An anode of the organic light emitting diode OLED may be connected to the first transistor T1 via the sixth transistor T6, and a cathode may be connected to a second power source ELVSS.
  • the organic light emitting diode OLED may generate light having a predetermined luminance corresponding to the amount of current supplied from the first transistor T1.
  • the first power supply ELVDD may be set to a higher voltage than the second power supply ELVSS so that a current may flow to the organic light emitting diode OLED.
  • the seventh transistor T7 may be connected between an initialization power supply Vint and an anode of the organic light emitting diode OLED.
  • the gate electrode of the seventh transistor T7 may be connected to an i + 1 th first scan line S1i + 1 or an i ⁇ 1 th first scan line S1i-1.
  • the seventh transistor T7 is turned on when the scan signal is supplied to the i-th first scan line S1i to supply the voltage of the initialization power supply Vint to the anode of the organic light emitting diode OLED.
  • the initialization power supply Vint may be set to a voltage lower than that of the data signal.
  • the sixth transistor T6 is connected between the first transistor T1 and the organic light emitting diode OLED.
  • the gate electrode of the sixth transistor T6 may be connected to an i-th first emission control line E1i.
  • the sixth transistor T6 may be turned off when the emission control signal is supplied to the i-th first emission control line E1i, and may be turned on in other cases.
  • the fifth transistor T5 may be connected between the first power supply ELVDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 may be connected to an i-th first emission control line E1i.
  • the fifth transistor T5 may be turned off when the emission control signal is supplied to the i-th first emission control line E1i, and may be turned on in other cases.
  • the first electrode of the first transistor T1 (driving transistor) is connected to the first power source ELVDD via the fifth transistor T5, and the second electrode is connected to the sixth transistor T6 through the sixth transistor T6. It may be connected to the anode of the organic light emitting element (OLED).
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 corresponds to the voltage of the first node N1 and thus, the current amount flowing from the first power source ELVDD to the second power source ELVSS via the organic light emitting diode OLED. Can be controlled.
  • the third transistor T3 may be connected between the second electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 may be connected to the i-th first scan line S1i.
  • the third transistor T3 is turned on when a scan signal is supplied to the i-th first scan line S1i to electrically connect the second electrode and the first node N1 of the first transistor T1. Can be connected. Therefore, when the third transistor T3 is turned on, the first transistor T1 may be connected in the form of a diode.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power source Vint.
  • the gate electrode of the fourth transistor T4 may be connected to the i ⁇ 1 th first scan line S1i-1.
  • the fourth transistor T4 is turned on when a scan signal is supplied to the i-th first scan line S1i-1 to supply the voltage of the initialization power supply Vint to the first node N1.
  • the second transistor T2 may be connected between the m th data line Dm and the first electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the i-th first scan line S1i.
  • the second transistor T2 is turned on when a scan signal is supplied to the i-th first scan line S1i to connect the m-th data line Dm and the first electrode of the first transistor T1. It can be electrically connected.
  • the storage capacitor Cst may be connected between the first power supply ELVDD and the first node N1.
  • the storage capacitor Cst may store a data signal and a voltage corresponding to the threshold voltage of the first transistor T1.
  • FIG. 6 is a cross-sectional view of the display device taken along the line II ′ of FIG. 4.
  • FIG. 7 is a cross-sectional view of some layers of the display device taken along the line II-II ′ of FIG. 4.
  • the display device includes a base substrate 100, a buffer layer 110, an active pattern ACT, a first gate insulating layer 120, a first gate pattern, and a second gate insulating layer 130. ), The second gate pattern GAT2, the interlayer insulating layer 140, the first data pattern, the first insulating layer 160, the connection line pattern, the second insulating layer 170, the pixel defining layer PDL, and light emission
  • the structure 180 may include a thin film encapsulation layer (TFE).
  • the base substrate 100 may include a transparent insulating substrate.
  • the base substrate 100 may be the transparent resin substrate that is flexible.
  • the transparent resin substrate may be a polyimide-based resin, an acryl-based resin, a polyacrylate-based resin, a polycarbonate-based resin, or a polyether-based resin. based) resins, sulfonic acid-based resins, polyethylene terephthalate-based resins, and the like.
  • the base substrate 100 may be a polyimide (PI) resin film.
  • the buffer layer 110 may prevent diffusion of metal atoms or impurities from the base substrate 100, and may substantially adjust the heat transfer rate during a crystallization process to form an active pattern ACT, which will be described later.
  • One active pattern ACT can be obtained.
  • the buffer layer 110 may serve to improve the flatness of the surface of the base substrate 100.
  • the buffer layer 110 may be formed using silicon compounds such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy).
  • the buffer layer 110 may not be formed in the bending area BA of the peripheral area PA. That is, the buffer layer 110 may not be formed or removed in the bending area FA. This is because the bending area BA is a folded portion in the final product.
  • the buffer layer 110 which is an inorganic film
  • cracks may be formed in the buffer layer 110. This is because damage may occur.
  • the insulating layers 120, 130, etc. formed of the inorganic layer may not be formed in the bending area BA.
  • the active patterns ACT1 and ACT2 may be disposed on the buffer layer 110.
  • the active patterns ACT1 and ACT2 are disposed in the display area DA to form a pixel structure and the active patterns (not shown) disposed in the peripheral area PA and the peripheral area PA. It may include.
  • the driving circuit may be an ASG (Amorphous Silicon Gate) circuit.
  • Each of the active patterns ACT1 and ACT2 of the thin film transistors TFT2 and TFT6 has drain regions D2 and D6 and source regions S2 and S6 doped with impurities, and the drain regions D2 and D6. ) And the channel regions C2 and C6 between the source regions S2 and S6.
  • the thin film transistors TFT2 and TFT6 may be the second transistor and the sixth transistor of FIG. 3, respectively.
  • the first gate insulating layer 120 may be disposed on the buffer layer 110 in which the active patterns ACT1 and ACT2 are disposed.
  • the first gate insulating layer 120 may include a silicon compound, a metal oxide, or the like.
  • the first gate pattern may be disposed on the gate insulating layer 120.
  • the first gate pattern may include a gate electrode GE of the thin film transistors TFT2 and TFT6 and a signal line such as a gate line that transmits a signal for driving the pixel.
  • the first gate pattern may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.
  • the first gate pattern may be formed of a metal such as copper, aluminum, or molybdenum.
  • the first gate pattern may have a plurality of layered structures.
  • the gate conductive pattern may include a copper layer and a molybdenum layer on the copper layer.
  • the second gate insulating layer 130 may be disposed on the first gate insulating layer 120 on which the first gate pattern is disposed.
  • the second gate insulating layer 130 is formed using a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), or silicon carbonitride (SiCxNy). Can be.
  • the second gate pattern GAT2 may be disposed on the second gate insulating layer 130.
  • the second gate pattern GAT2 may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.
  • the second gate pattern GAT2 may be formed of metal such as copper, aluminum, or molybdenum.
  • the second gate pattern GAT2 may have a plurality of layered structures.
  • the second gate pattern GAT2 may include a copper layer and a molybdenum layer on the copper layer.
  • the data spider line DSPL may be alternately formed with the first gate pattern and the second gate pattern. That is, as illustrated in FIG. 7, two adjacent data spider lines DSPL may be formed on different layers, thereby maximizing the line width of each data spider line DSPL, and thus, one data spider line. The width W for disposing the DSPL can be minimized.
  • the interlayer insulating layer 140 may be disposed on the second gate insulating layer 130 on which the second gate pattern GAT2 is disposed.
  • the first data pattern may be disposed on the interlayer insulating layer 140.
  • the first data pattern may include a data line DL, a shielding electrode SH, and a first contact pad CP1.
  • the first data pattern may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.
  • the first data pattern may be formed of a metal having high conductivity, such as copper and aluminum.
  • the first data pattern may have a plurality of layered structures.
  • the first data pattern may include a titanium layer, an aluminum layer on the titanium layer, and titanium on the aluminum layer.
  • a first power supply voltage ELVDD is applied to the shielding electrode SH to prevent the formation of a coupling capacitor between the first connection line CL and another pixel structure.
  • the shield electrode SH may be disposed between the thin film transistor TFT and the first connection line CL1.
  • the shielding electrode SH may be part of a first power line extending in parallel with the data line DL.
  • the first data pattern may include wirings constituting a spider line DSPL in the bending area BA. That is, the spider line DSPL is formed as the first data pattern in the bending area BA, and is formed as the first or second gate pattern at a portion connected to the connection line CL, and they are mutually It may be connected through a contact hole.
  • the first insulating layer 160 may be disposed on the interlayer insulating layer 140 on which the first data pattern is disposed.
  • the first insulating layer 140 may include an organic insulating material and may have a substantially flat upper surface while sufficiently covering the first data pattern.
  • connection line pattern may be disposed on the first insulating layer 160.
  • the connection line pattern may include a first connection line CL1 and a second contact pad CP2.
  • the connection line pattern may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.
  • the second insulating layer 170 may be disposed on the first insulating layer 160 on which the connection line pattern is disposed.
  • the second insulating layer 170 may include an organic insulating material, and may have a substantially flat upper surface while sufficiently covering the connection line pattern.
  • the light emitting structure 180 may include a first electrode 181, a light emitting layer 182, and a second electrode 183.
  • the first electrode 181 may be disposed on the second insulating layer 170.
  • the first electrode 181 may be electrically connected to the thin film transistor TFT6 through contact holes formed through the second insulating layer 170.
  • the first electrode 181 may be connected to the thin film transistor TFT6 through the second contact pad CP2 and the first contact pad CP1.
  • the first electrode 181 may be formed using a reflective material or a transparent material.
  • the first electrode 181 may include aluminum, an alloy containing aluminum, aluminum nitride, silver, an alloy containing silver, tungsten, tungsten nitride, copper, an alloy containing copper, nickel, chromium, and chromium nitride.
  • the first electrode 181 may be formed in a single layer structure or a multilayer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and / or a transparent conductive material film.
  • the pixel defining layer PDL may be disposed on the second insulating layer 170 on which the first electrode 181 is disposed.
  • the pixel defining layer PDL may be formed using an organic material, an inorganic material, or the like.
  • the pixel defining layer PDL may be formed using a photoresist, a polyacrylic resin, a polyimide resin, an acrylic resin, a silicon compound, or the like.
  • an opening may be formed to partially expose the first electrode 181 by etching the pixel defining layer PDL.
  • the display area and the non-display area of the display device may be defined by the opening of the pixel defining layer PDL.
  • a portion where the opening of the pixel defining layer PDL is located may correspond to the display area
  • the non-display region may correspond to a portion adjacent to the opening of the pixel defining layer PDL. .
  • the emission layer 182 may be disposed on the first electrode 181 exposed through the opening of the pixel defining layer PDL. In addition, the emission layer 182 may extend on sidewalls of the opening of the pixel defining layer PDL.
  • the emission layer 182 includes an organic emission layer EL, a hole injection layer HIL, a hole transport layer HTL, an electron transport layer ETL, an electron injection layer EIL, and the like. It may have a structure. In another embodiment, except for the organic light emitting layer, the hole injection layer, the hole transport layer, the electron transport layer and the electron injection layer may be formed in common to correspond to the plurality of pixels.
  • the organic light emitting layer of the light emitting layer 182 may be formed using light emitting materials capable of generating different color lights such as red light, green light, and blue light according to each pixel of the display device.
  • the organic light emitting layer of the light emitting layer 182 may have a structure that emits white light by stacking a plurality of light emitting materials capable of realizing different color lights, such as red light, green light, blue light.
  • the light emitting structures may be commonly formed to correspond to the plurality of pixels, and each pixel may be divided by the color filter layer.
  • the second electrode 183 may be disposed on the pixel defining layer PDL and the emission layer 182. According to the light emitting method of the display device, the second electrode 183 may include a light transmitting material or a reflective material.
  • the second electrode 183 may include aluminum, an alloy containing aluminum, aluminum nitride, silver, an alloy containing silver, tungsten, tungsten nitride, copper, an alloy containing copper, nickel, chromium, and chromium nitride.
  • the second electrode 183 may also be formed in a single layer structure or a multilayer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and / or a transparent conductive material film.
  • the thin film encapsulation layer TFE may be disposed on the second electrode 183.
  • the thin film encapsulation layer TFE may prevent penetration of moisture and oxygen from the outside.
  • the thin film encapsulation layer TFE may include at least one organic layer and at least one inorganic layer. At least one organic layer and at least one inorganic layer may be alternately stacked with each other.
  • the thin film encapsulation layer TFE may include two inorganic layers and one organic layer therebetween, but is not limited thereto.
  • a sealing substrate may be provided to block outside air and moisture from penetrating into the display device instead of the thin film encapsulation layer.
  • FIG. 8 is a cross-sectional view of a display device according to an exemplary embodiment.
  • the display device further includes an inorganic insulating layer 150, and is substantially the same as the display device of FIG. 6 except that the shielding electrode SH overlaps the data line DL. Therefore, repeated description is omitted.
  • the display device may further include an inorganic insulating layer 150 disposed between the interlayer insulating layer 140 and the first insulating layer 160.
  • the inorganic insulating layer 150 may include an inorganic insulating material.
  • the shielding electrode SH may overlap the first connection line CL1 and the data line DL. Accordingly, the shielding electrode SH may shield the data line DL as well as the first connection line CL1 to prevent the formation of a coupling capacitor between different pixel structures.
  • FIG. 9 is an enlarged view of a lower left portion of a display device according to an embodiment of the present invention.
  • FIG. 10 is a diagram for describing a connection relationship between a data line and a connection line of the display device of FIG. 9.
  • the display device includes a connection contact hole where a connection line and a data line are connected to a display area, not a peripheral area, and thus data electrically connected to a data spider line. Except that the lines are sequentially arranged, they are substantially the same as the display device of FIGS. 4 and 5. Therefore, repeated description is omitted.
  • the first connection line CL1 may be connected to the first data line DL1 through the first connection contact hole CCNT1 disposed in the display area AA.
  • the first connection line CL1 may include a portion CL1b extending in the first direction D1 and a portion CL1c extending in the second direction D2 perpendicular to the first direction D1. .
  • the data lines DATA LINE may be electrically connected to each other in the same order as that of the data spider line. Accordingly, unlike the display device of FIGS. 4 and 5, the output signal order of the data driving chip connected to the data spider line does not need to be changed, and the designed data driving chip may be used as it is.
  • FIG. 11 is a diagram for describing a connection relationship between a data line and a connection line of a display device according to an exemplary embodiment.
  • the display device may be substantially the same as the display device of FIGS. 4 and 5 except that one connecting line is connected per two data lines. Since one connection line and one data spider line correspond to each of the two data lines, for example, a display device to which a demultiplexer (demux) structure is applied may correspond. Accordingly, the number of connection lines arranged in the display area can be reduced.
  • 12 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • 13 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • 14 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • 15 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • the data line includes an even-numbered data line DL_E and an odd-numbered data line DL_0, and includes a two data line (TDL) structure and a demultiplexer (demux) in which two data lines correspond to one pixel.
  • TDL data line
  • demux demultiplexer
  • FIG. 16 is a block diagram illustrating an electronic device according to embodiments of the present disclosure.
  • FIG. 17A is a view illustrating an example in which the electronic device of FIG. 16 is implemented as a television.
  • the electronic device 500 may include a processor 510, a memory device 520, a storage device 530, an input / output device 540, a power supply 550, and a display device 560. It may include. In this case, the display device 560 may correspond to the display device of FIG. 1.
  • the electronic device 500 may further include various ports capable of communicating with a video card, a sound card, a memory card, a USB device, or the like, or with other systems.
  • the electronic device 500 may be implemented as a television.
  • the electronic device 500 may be implemented as a smart phone.
  • the electronic device 500 may be a mobile phone, a video phone, a smart pad, a smart watch, a tablet PC, a car navigation system, a computer monitor, a notebook computer, a head mounted display. display; HMD).
  • the processor 510 may perform certain calculations or tasks.
  • the processor 510 may be a microprocessor, a central processing unit (CPU), an application processor (AP), or the like.
  • the processor 510 may be connected to other components through an address bus, a control bus, a data bus, and the like.
  • the processor 510 may also be connected to an expansion bus, such as a Peripheral Component Interconnect (PCI) bus.
  • PCI Peripheral Component Interconnect
  • the memory device 520 may store data necessary for the operation of the electronic device 500.
  • the memory device 520 may be an erasable programmable read-only memory (EPROM) device, an electrically erasable programmable read-only memory (EPROM) device, a flash memory device, a pyram (Phase Change Random Access Memory (PRAM) device, Resistance Random Access Memory (RRAM) device, Nano Floating Gate Memory (NFGM) device, Polymer Random Access Memory (PoRAM) device, Magnetic (MRAM) Nonvolatile memory devices such as Random Access Memory (MRAM), Ferroelectric Random Access Memory (FRAM) devices, and / or Dynamic Random Access Memory (DRAM) devices, Static Random Access Memory (SRAM) devices, It may include a volatile memory device such as a mobile DRAM device.
  • EPROM erasable programmable read-only memory
  • EPROM electrically erasable programmable read-only memory
  • flash memory device a flash memory device
  • PRAM Phase Change Random Access Memory
  • RRAM Resistance Random Access Memory
  • NFGM Nano Floating Gate Memory
  • MRAM Magnetic
  • the storage device 530 may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, and the like.
  • the input / output device 540 may include an input means such as a keyboard, a keypad, a touch pad, a touch screen, a mouse, and an output means such as a speaker or a printer.
  • the power supply 550 may supply power required for the operation of the electronic device 500.
  • the display device 560 may be connected to other components through the buses or other communication links.
  • the display device 560 may be included in the input / output device 540.
  • the display device 560 has a structure in which a data spider line for a part of an edge of the display area is connected to the data line through a connection line, thereby providing an edge L-cut portion (see FIG. 4, etc.) of the display device. You can reduce the bezel width, which is the non-display area of).
  • the connection line may be shielded from other signal lines.
  • duplicate description thereof will be omitted.
  • the present invention can be applied to an organic light emitting display device and various electronic devices including the same.
  • the present invention can be applied to mobile phones, smart phones, video phones, smart pads, smart watches, tablet PCs, car navigation systems, televisions, computer monitors, notebook computers, head mounted displays, and the like.
  • base substrate 110 buffer layer
  • first gate insulating layer 130 second gate insulating layer
  • interlayer insulating layer 160 first insulating layer
  • second insulating layer 180 light emitting structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Optics & Photonics (AREA)

Abstract

표시 장치는 영상이 표시 되는 표시 영역 및 비표시 영역인 주변 영역을 포함한다. 상기 표시 장치는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되는 제1 데이터 라인, 상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인, 상기 주변 영역에 배치되는 데이터 패드부, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제1 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제1 데이터 스파이더 라인을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 비표시 영역인 주변 영역이 감소된 표시 장치에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 영상이 표시 되는 표시 영역과 상기 표시 영역 주변의 비표시 영역인 주변 영역을 포함한다. 여기서, 상기 주변 영역의 폭을 줄이기 위한 노력이 있어서 왔다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 비표시 영역인 주변 영역이 감소한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 영상이 표시 되는 표시 영역 및 비표시 영역인 주변 영역을 포함한다. 상기 표시 장치는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되는 제1 데이터 라인, 상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인, 상기 주변 영역에 배치되는 데이터 패드부, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제1 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제1 데이터 스파이더 라인을 포함한다.
본 발명의 일 실시예에 있어서, 상기 베이스 기판은 가요성 기판일 수 있다. 상기 표시 장치는 상기 데이터 패드부와 상기 표시 영역 사이에 배치되어 상기 표시 영역의 가장자리와 평행한 제1 방향으로 연장되고, 벤딩 영역을 더 포함할 수 있다. 상기 제1 데이터 스파이더 라인은 상기 벤딩 영역과 상기 표시 영역 사이의 상기 주변 영역에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 일직선으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 벤딩 영역의 상기 제1 방향으로의 길이는 상기 표시 영역의 상기 제1 방향으로의 길이 보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 제1 데이터 라인과 평행하게 연장되는 복수의 데이터 라인들, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 각각의 상기 복수의 데이터 라인들과 전기적으로 연결되고, 상기 제1 데이터 스파이더 라인과 평행하게 연장되는 복수의 데이터 스파이더 라인을 더 포함할 수 있다. 상기 제1 데이터 스파이더 라인 및 상기 복수의 데이터 스파이더 라인들은 모두 상기 제2 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 콘택홀은 상기 주변 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 데이터 라인은 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 제1 연결 라인은 상기 제2 방향으로 연장되는 제1 부분, 상기 제1 부분과 연결되고 상기 제1 방향으로 연장되는 제2 부분 및 상기 제1 부분과 평행한 제3 부분을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 콘택홀은 상기 표시 영역 내에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 제1 데이터 라인과 인접하여 배치되는 제2 데이터 라인을 더 포함할 수 있다. 상기 제1 및 제2 데이터 라인은 상기 주변 영역에서 서로 연결되고, 상기 제1 연결라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 데이터 라인과 평행하고 상기 제1 방향을 따라 순차적으로 배열되는 제(n-1)번째 데이터 라인, 제(n) 번째 데이터 라인 및 제(n+1) 번째 데이터 라인을 더 포함할 수 있다. 상기 데이터 패드에는 상기 제1 방향을 따라, 상기 제(n) 번째 데이터 라인과 전기적으로 연결되는 제(n) 패드, 상기 제(n-1) 번째 데이터 라인과 전기적으로 연결되는 제(n-1) 패드, 상기 제(n+1) 번째 데이터 라인과 전기적으로 연결되는 제(n+1) 패드, 및 상기 제1 데이터 라인과 전기적으로 연결되는 제n 패드가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제(n-1)번째 데이터 라인과 전기적으로 연결되는 제(n-1)번째 연결 라인, 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n-1)번째 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n-1)번째 데이터 스파이더 라인, 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n)번째 데이터 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n)번째 데이터 스파이더 라인, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n+1)번째 데이터 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n+1)번째 데이터 스파이더 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 주변 영역은 상기 표시 영역의 좌측에 인접하는 좌측 주변 영역, 상기 표시 영역의 우측에 인접하는 우측 주변영역, 상기 표시 영역의 상측에 인접하는 상측 주변 영역 및 상기 표시 영역의 하측에 인접하는 하측 주변 영역을 포함할 수 있다. 상기 데이터 패드부는 하측 주변 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 데이터 라인과 전기적으로 연결되는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 연결 전극과 중첩하게 배치되는 쉴드 전극을 더 포함할 수 있다. 상기 쉴드 전극에는 제1 전원(ELVDD) 또는 제2 전원(ELVSS)이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 라인과 상기 제1 스파이더 라인은 상기 주변 영역에 형성되는 스파이더 콘택홀을 통해 서로 연결될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결되는 제1 데이터 라인, 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인, 상기 제1 데이터 라인과 상기 제1 연결 라인 사이에 배치되고, 상기 데이터 라인과 상기 제1 연결 라인이 서로 연결되는 제1 연결 콘택홀이 형성된 제1 절연층, 및 상기 제1 연결 라인과 중첩하는 쉴드 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 액티브 패턴 및 상기 액티브 패턴과 중첩하는 게이트 전극을 포함할 수 있다. 상기 표시 장치는 상기 게이트 전극과 동일한 층에 형성되고, 상기 제1 연결 라인과 전기적으로 연결되는 제1 데이터 스파이더 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 쉴드 전극은 상기 박막 트랜지스터와 상기 연결 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 쉴드 전극은 상기 제1 데이터 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 데이터 라인과 인접하여 평행하게 연장되는 제2 데이터 라인을 더 포함할 수 있다. 상기 제1 데이터 라인 및 상기 제2 데이터 라인은 상기 제1 연결 라인에 전기적으로 연결될 수 있다. 상기 쉴드 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 데이터 라인과 콘택홀을 통해 연결되는 연결라인, 상기 제1 연결라인과 콘택홀을 통해 연결되는 제1 스파이더 라인, 상기 제2 데이터 라인과 콘택홀을 통해 연결되는 제2 스파이더 라인, 및 상기 제1 스파이더 라인 및 상기 제2 스파이더 라인과 전기적으로 연결되고 데이터 구동칩이 연결되는 데이터 패드를 포함한다.
본 실시예에 따르면, 상기 표시 장치는 영상이 표시 되는 표시 영역 및 비표시 영역인 주변 영역을 포함한다. 상기 표시 장치는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되는 제1 데이터 라인, 상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인, 상기 주변 영역에 배치되는 데이터 패드부, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제1 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제1 데이터 스파이더 라인을 포함한다. 상기 제1 연결 라인이 상기 주변 영역이 아닌 상기 표시 영역 내에 배치되므로, 상기 주변부의 폭을 줄여 비표시 영역인 베젤 부분을 줄인 표시 장치를 구현할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2에 도시된 화소의 실시예를 나타내는 도면이다.
도 4는 도 1의 표시 장치의 좌측 하단 부분의 확대도이다.
도 5는 도 4의 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 6은 도 4의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 7은 도 4의 II-II'선을 따라 절단한 표시 장치의 일부 층에 대한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 좌측 하단 부분의 확대도이다.
도 10은 도 9의 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 13는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 17a는 도 16의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 17b는 도 16의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 영상이 표시 되는 표시 영역(AA) 및 상기 표시 영역(AA)에 인접하고 상기 표시 영역(AA)을 둘러싸는 비표시 영역인 주변 영역(PA)을 포함할 수 있다. 상기 표시 영역(AA)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)이 이루는 평면 상에 사각형 형상을 이룰 수 있으며, 상기 표시 영역(AA)의 모서리는 라운드 형상일 수 있다. 본 실시예에 있어서, 상기 표시 영역(AA)은 라운드된 모서리를 갖는 사각형 형상이나, 이에 한정되지 않는다.
상기 주변 영역(PA)은 상기 표시 영역(AA)의 좌측에 인접하는 좌측 주변 영역, 상기 표시 영역(AA)의 우측에 인접하는 우측 주변영역, 상기 표시 영역(AA)의 상측에 인접하는 상측 주변 영역 및 상기 표시 영역(AA)의 하측에 인접하는 하측 주변 영역을 포함할 수 있다.
이때, 상기 하측 주변 영역에 구동부를 연결하기 위한 데이터 패드(COP) 및 게이트 패드(FOP)가 배치되므로, 상기 하측 주변 영역은 상기 상측, 좌측 및 우측 주변 영역 보다 큰 폭으로 형성될 수 있다. 상기 하측 주변 영역은 상기 표시 영역(AA)에 바로 인접하는 제1 주변 영역(PAa), 벤딩 영역(BA) 및 제2 주변 영역(PAb)을 포함할 수 있다. 상기 데이터 패드(COP) 및 상기 게이트 패드(FOP)는 상기 제2 주변 영역(PAb)에 배치될 수 있다.
상기 벤딩 영역(BA)은 상기 제2 주변 영역(PAb)을 상기 표시 장치의 후면에 배치시키기 위해 접히는 부분으로, 상기 제1 주변 영역(PAa)과 상기 제2 주변 영역(PAb) 사이에 배치될 수 있다.
이때, 상기 벤딩 영역(BA)의 상기 제1 방향(D1)으로의 길이는 상기 표시 영역(AA)의 상기 제1 방향(D1)으로의 길이 보다 작을 수 있다. 이에 따라, 하측 주변 영역에 배치되는 데이터 스파이더 라인(DSPL) 보다 상기 제1 방향(D1)으로 바깥쪽에 위치하는 데이터 라인들은 연결 라인(CL)을 통해 상기 데이터 스파이더 라인(DSPL)과 연결될 수 있다.
상기 데이터 스파이더 라인(DSPL)은 상기 표시 영역(AA) 내의 데이터 라인 및 상기 데이터 패드(COP)와 전기적으로 연결될 수 있다. 한편, 상기 하측 주변 영역의 상기 데이터 스파이더 라인(DSPL)과 인접하는 부분에는 스캔 구동부 또는 데이터 구동부와 연결되고, 게이트 패드(COP)와 연결되는 게이트 스파이더 라인(GSPL)이 배치될 수 있다.
상기 데이터 패드(COP)에는 데이터 구동부를 포함하는 칩(chip)이 연결될 수 있다. 상기 게이트 패드(COP)에는 타이밍 제어부를 포함하는 구동 기판이 연결될 수 있다.
도 2는 도 1의 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다. 도 4는 도 1의 표시 장치의 좌측 하단 부분의 확대도이다. 도 5는 도 4의 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 1 내지 5를 참조하면, 상기 표시 장치는 복수의 화소들(PX), 구동부, 및 배선부를 포함한다.
상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DD), 및 타이밍 제어부(TC)를 포함한다. 도 2에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부의 신호를 각 화소(PX)에 제공하며, 스캔 라인들(SL), 데이터 라인들(DL1,, DLn-1, DLn, DLn+1,) 및 발광 제어 라인들(EL), 제1 및 제2 전원 라인들(미도시), 및 초기화 전원 라인(미도시)을 포함한다.
상기 스캔 라인, 상기 데이터 라인 및 상기 발광 제어 라인은 각각의 화소(PX)에 전기적으로 연결될 수 있다.
상기 화소들(PX)은 상기 스캔 라인들(SL)로부터 스캔 신호가 공급될 때 데이터 라인들(DL1,, DLn-1, DLn, DLn+1,)로부터 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 상기 화소들(PX)은 제1 전원(ELVDD)으로부터 유기 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(SL)로 스캔 신호를 공급할 수 있다. 상기 스캔 라인들(SL)로 스캔 신호가 순차적으로 공급되면 상기 화소들(PX)이 수평라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(EL)로 발광 제어 신호를 공급할 수 있다. 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(EL)로 발광 제어 신호를 순차적으로 공급할 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PX)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(DL1,, DLn-1, DLn, DLn+1,)로 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(DL1,, DLn-1, DLn, DLn+1,)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PX)로 공급된다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 상기 제1 및 제2 게이트 제어 신호들(GCS1, GCS2)을 상기 스캔 구동부(SDV) 및 상기 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 상기 데이터 구동부(DD)로 공급한다.
상기 제1 및 제2 게이트 제어 신호들(GCS1, GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫번째 스캔 신호 또는 첫번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
상기 데이터 제어 신호(DCS)에는 상기 소스 스타트 펄스 및 상기 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
여기서, 상기 데이터 라인은 제1 데이터 라인(DL1), 제(n-1)번째 데이터 라인(DLn-1), 제(n)번째 데이터 라인(DLn) 및 제(n+1)번째 데이터 라인(DLn+1)을 포함할 수 있다.
상기 제1 데이터 라인(DL1), 상기 제(n-1)번째 데이터 라인(DLn-1), 상기 제(n)번째 데이터 라인(DLn) 및 상기 제(n+1)번째 데이터 라인(DLn+1)은 제1 방향(D1)을 따라 배열되고, 상기 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 연장될 수 있다.
상기 데이터 라인은 연결 콘택홀(CCNT)을 통해 연결 라인(CL)과 연결되고, 상기 연결 라인(CL)은 스파이더 콘택홀(SCNT)을 통해 스파이더 라인(SPDL)과 연결되거나, 상기 데이터 라인은 스파이더 콘택홀(SCNT)을 통해 스파이더 라인(SPDL)과 직접 연결될 수 있다.
예를 들면, 상기 제1 데이터 라인(DL1)은 제1 연결 콘택홀(CCNT1)을 통해 제1 연결 라인(CL)과 연결될 수 있다. 상기 연결 콘택홀은 상기 주변 영역(PA)내에서 형성될 수 있다. 상기 제1 연결 라인(CL)은 상기 표시 영역(AA)을 지나, 상기 주변 영역(PA)에서 제1 데이터 스파이더 라인(DSPL1)과 제1 스파이더 콘택홀(SCNT1)을 통해 연결될 수 있다. 이때, 상기 제1 연결 라인(CL)은 상기 제2 방향(D2)으로 연장되는 제1 부분(CL1a), 상기 제1 부분(CL1a)과 연결되고 상기 제1 방향(D2)으로 연장되는 제2 부분(CL1b) 및 상기 제1 부분(CL1a)과 평행한 제3 부분(CL1c)을 포함할 수 있다.
상기 제(n-1)번째 데이터 라인(DL1)은 상기 표시 영역(AA)의 하측의 상기 주변 영역(PA)내에서 연결 콘택홀(CCNT)을 통해 제(n-1)번째 연결 라인(CLn-1)과 연결될 수 있다. 상기 제(n-1)번째 연결 라인(CLn-1)은 상기 표시 영역(AA)을 지나, 상기 주변 영역(PA)에서 데이터 스파이더 라인(DSPL)과 스파이더 콘택홀(SCNT)을 통해 연결될 수 있다.
한편, 상기 제(n)번째 데이터 라인(DLn) 및 상기 제(n+1)번째 데이터 라인(DLn+1)은 연결 라인을 통하지 않고, 상기 주변 영역(PA)에서 데이터 스파이더 라인(DSPL)과 스파이더 콘택홀(SCNT)을 통해 직접 연결될 수 있다. 도 5에서는 n이 589인 경우가 개념적으로 도시되어 있다.
여기서, 상기 데이터 스파이더 라인들(DSPL1, DSPL)은 상기 벤딩 영역(BA)과 상기 표시 영역(AA) 사이의 상기 주변 영역(PA)에서, 각각이 상기 제2 방향으로 연장되고 서로 평행하게 배치될 수 있다. 이에 따라 상기 데이터 스파이더 라인들(DSPL1, DSPL)이 상기 제2 방향(D2)에 소정각도 꺽인 형상인 종래 기술에 비해, 상기 데이터 스파이더 라인들(DSPL1, DSPL) 간의 거리를 충분히 확보 할 수 있으며, 이에 따라, 상기 데이터 스파이더 라인들(DSPL1, DSPL)의 배선 저항을 줄일 수 있다.
본 실시예에 따르면, 상기 표시 장치는 영상이 표시 되는 표시 영역 및 비표시 영역인 주변 영역을 포함한다. 상기 표시 장치는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되는 제1 데이터 라인, 상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인, 상기 주변 영역에 배치되는 데이터 패드부, 및 상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제1 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제1 데이터 스파이더 라인을 포함한다. 상기 제1 연결 라인이 상기 주변 영역이 아닌 상기 표시 영역 내에 배치되므로, 상기 주변부의 폭을 줄여 비표시 영역인 베젤 부분을 줄인 표시 장치를 구현할 수 있다.
한편, 본 실시예에 있어서, 상기 스캔 구동부(SDV)는 표시 영역(AA)의 좌측에 인접하는 주변 영역(PA)에 배치되고, 상기 발광 구동부(EDV)는 상기 표시 영역(AA)의 우측에 인접하는 주변 영역(PA)에 배치되는 것으로 설명되었으나, 이에 한정되지 않는다. 예를 들면, 좌측 및 우측 주변 영역 모두에 스캔 라인 및 발광 제어 라인으로 서로 연결되는 스캔 구동부 및 발광 구동부가 배치되어, 화소들에 좌측 및 우측에서 서로 동기화된 신호를 공급하도록 할 수 있다.
도 3을 다시 참조하면, 설명의 편의성을 위하여 제m 데이터 라인(Dm) 및 i번째 제1 스캔 라인(S1i)에 접속된 화소를 도시하기로 한다.
본 발명의 실시예에 의한 화소(PX)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 유기 발광 소자(OLED)의 애노드는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 이와 같은 유기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 유기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1 번째 제1 스캔 라인(S1i+1) 또는 i-1 번째 제1 스캔 라인(S1i-1)에 접속될 수 있다. 이와 같은 상기 제7 트랜지스터(T7)는 i번째 제1스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 유기 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 유기 발광 소자(OLED) 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6) 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속될 수 있다. 이와 같은 상기 제5 트랜지스터(T5)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 유기 발광 소자(OLED)의 애노드에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 상기 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i번째 제1 스캔 라인(S1i)에 접속될 수 있다. 이와 같은 상기 제3 트랜지스터(T3)는 i번째 제1 스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
상기 제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 제1 스캔 라인(S1i-1)에 접속될 수 있다. 이와 같은 상기 제4 트랜지스터(T4)는 i-1번째 제1 스캔 라인(S1i-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
상기 제2 트랜지스터(T2)는 제m 데이터 라인(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 스캔 라인(S1i)에 접속될 수 있다. 이와 같은 상기 제2 트랜지스터(T2)는 i번째 제1 스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 제m 데이터 라인(Dm)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
도 6은 도 4의 I-I'선을 따라 절단한 표시 장치의 단면도이다. 도 7은 도 4의 II-II'선을 따라 절단한 표시 장치의 일부 층에 대한 단면도이다.
도 4 내지 7을 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴(GAT2), 층간 절연층(140), 제1 데이터 패턴, 제1 절연층(160), 연결 라인 패턴, 제2 절연층(170), 화소 정의막(PDL), 발광 구조물(180), 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 상기 베이스 기판(100)은 가요성(flexible)이 있는 상기 투명 수지 기판일 수 있다. 상기 투명 수지 기판은 폴리이미드계(polyimide-based) 수지, 아크릴계(acryl-based) 수지, 폴리아크릴레이트계(polyacrylate-based) 수지, 폴리카보네이트계(polycarbonate-based) 수지, 폴리에테르계(polyether-based) 수지, 술폰산계(sulfonic acid-based) 수지, 폴리에틸렌테레프탈레이트계(polyethyleneterephthalate-based) 수지 등을 포함할 수 있다. 바람직하게는 상기 베이스 기판(100)은 폴리 이미드(PI) 수지 필름 일 수 있다.
상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 후술할 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 상기 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 버퍼층(110)은 상기 주변 영역(PA)의 벤딩 영역(BA)에 대해서는 형성되지 않을 수 있다. 즉, 상기 버퍼층(110)은 상기 벤딩 영역(FA)에는 형성되지 않거나, 제거될 수 있다. 이는, 상기 벤딩 영역(BA)은 최종 제품에 있어서, 접혀지는 부분이므로, 무기막인 상기 버퍼층(110)이 상기 벤딩 영역(BA)에 형성되면, 상기 버퍼층(110)에 크랙(crack) 등의 손상이 발생될 수 있기 때문이다. 이와 마찬가지로, 무기막으로 형성되는 절연층들(120, 130, 등)은 상기 벤딩 영역(BA)에 대해서는 형성되지 않을 수 있다.
상기 액티브 패턴(ACT1, ACT2)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT1, ACT2)은 상기 표시 영역(DA) 내에 배치되어 화소 구조를 이루는 박막 트랜지스터(TFT2, TFT6) 및 상기 주변 영역(PA) 내에 배치되어, 구동 회로를 이루는 액티브 패턴(미도시)을 포함할 수 있다. 상기 구동 회로는 ASG(아몰퍼스 실리콘 게이트) 회로 일 수 있다.
상기 박막 트랜지스터(TFT2, TFT6)의 각각의 상기 액티브 패턴(ACT1, ACT2)은 불순물이 도핑(doping)된 드레인 영역(D2, D6)과 소스 영역(S2, S6) 및 상기 드레인 영역(D2, D6)과 상기 소스 영역(S2, S6) 사이의 채널 영역(C2, C6)을 포함할 수 있다. 상기 박막 트랜지스터(TFT2, TFT6)는 각각 도 3의 제2 트랜지스터 및 제6 트랜지스터일 수 있다.
상기 제1 게이트 절연층(120)은 상기 액티브 패턴(ACT1, ACT2)이 배치된 상기 버퍼층(110) 상에 배치될 수 있다. 상기 제1 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제1 게이트 패턴은 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 상기 박막 트랜지스터(TFT2, TFT6)의 게이트 전극(GE) 및 상기 화소를 구동하기 위한 신호를 전달하는 게이트 라인과 같은 신호 라인 등을 포함할 수 있다. 상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 게이트 패턴은 구리, 알루미늄, 몰리브덴 등의 금속으로 형성될 수 있다. 또한, 상기 제1 게이트 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 게이트 도전 패턴은 구리 층 및 상기 구리 층 상의 몰리브덴 층을 포함할 수 있다.
상기 제2 게이트 절연층(130) 상기 제1 게이트 패턴이 배치된 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제2 게이트 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 제2 게이트 패턴(GAT2)이 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 제2 게이트 패턴(GAT2)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 게이트 패턴(GAT2)은 구리, 알루미늄, 몰리브덴 등의 금속으로 형성될 수 있다. 또한, 상기 제2 게이트 패턴(GAT2)은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제2 게이트 패턴(GAT2)은 구리 층 및 상기 구리 층 상의 몰리브덴 층을 포함할 수 있다.
여기서, 데이터 스파이더 라인(DSPL)은 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴으로 번갈아 가며 형성될 수 있다. 즉, 도 7에 도시된 바와 같이 인접하는 두개의 데이터 스파이더 라인(DSPL)은 서로 다른 층에 형성되어, 각각의 데이터 스파이더 라인(DSPL)의 선폭을 최대화 할 수 있으며, 이에 따라 하나의 데이터 스파이더 라인(DSPL)을 배치시키기 위한 폭(W)가 최소화 될 수 있다.
상기 층간 절연층(140)은 상기 제2 게이트 패턴(GAT2)이 배치된 상기 제2 게이트 절연층(130) 상에 배치될 수 있다.
상기 제1 데이터 패턴이 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 제1 데이터 패턴은 데이터 라인(DL), 쉴딩 전극(SH) 및 제1 콘택 패드(CP1)를 포함할 수 있다. 상기 제1 데이터 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 데이터 패턴은 전도성이 높은 구리, 알루미늄 등의 금속으로 형성될 수 있다. 상기 제1 데이터 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제1 데이터 패턴은 티타늄 층, 상기 티타늄 층 상의 알루미늄 층 및 상기 알루미늄 층 상의 티타늄을 포함할 수 있다.
상기 쉴딩 전극(SH)에는 제1 전원 전압(ELVDD)이 인가되어, 상기 제1 연결 라인(CL)과 다른 화소 구조 간의 커플링 커패시터 형성을 방지할 수 있다. 상기 쉴드 전극(SH)은 상기 박막 트랜지스터(TFT)와 상기 제1 연결 라인(CL1) 사이에 배치될 수 있다. 상기 쉴딩 전극(SH)은 상기 데이터 라인(DL)과 평행하게 연장되는 제1 전원 배선의 일부 일 수 있다.
한편, 자세히 도시하지 않았으나, 상기 제1 데이터 패턴은 상기 벤딩 영역(BA)에 있어서, 스파이더 라인(DSPL)을 구성하는 배선을 포함할 수 있다. 즉, 상기 스파이더 라인(DSPL)은 상기 벤딩 영역(BA)에서 상기 제1 데이터 패턴으로 형성되고, 상기 연결 라인(CL)과 연결되는 부분에서는 상기 제1 또는 제2 게이트 패턴으로 형성되고, 이들이 서로 콘택홀을 통해 연결될 수 있다.
상기 제1 절연층(160)은 상기 제1 데이터 패턴이 배치된 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 제1 절연층(140)은 유기 절연 물질을 포함할 수 있으며, 상기 제1 데이터 패턴을 충분하게 커버하면서 실질적으로 평탄한 상면을 가질 수 있다.
상기 제1 절연층(160) 상에 상기 연결 라인 패턴이 배치될 수 있다. 상기 연결 라인 패턴은 제1 연결 라인(CL1) 및 제2 콘택 패드(CP2)를 포함할 수 있다. 상기 연결 라인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2 절연층(170)은 상기 연결 라인 패턴이 배치된 상기 제1 절연층(160) 상에 배치될 수 있다. 상기 제2 절연층(170)은 유기 절연 물질을 포함할 수 있으며, 상기 연결 라인 패턴을 충분하게 커버하면서 실질적으로 평탄한 상면을 가질 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 제2 절연층(170) 상에 배치될 수 있다. 상기 제1 전극(181)은 상기 제2 절연층(170)을 통해 형성되는 콘택홀들을 통해 상기 박막 트랜지스터(TFT6)에 전기적으로 연결될 수 있다. 예를들면, 상기 제1 전극(181)은 상기 제2 콘택 패드(CP2) 및 상기 제1 콘택 패드(CP1)를 통해 상기 박막 트랜지스터(TFT6)에 연결될 수 있다.
상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면,상기 제1 전극(181)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 제2 절연층(170) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 표시 영역과 비표시 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 표시 영역에 해당될 수 있으며, 상기 비표시 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(183)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8을 참조하면, 상기 표시 장치는 무기 절연층(150)을 더 포함하고, 쉴딩 전극(SH)이 데이터 라인(DL)과 중첩하는 것을 제외하고 도 6의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 층간 절연층(140)과 제1 절연층(160) 사이에 배치되는 무기 절연층(150)을 더 포함할 수 있다. 상기 무기 절연층(150)은 무기 절연 물질을 포함할 수 있다.
상기 쉴딩 전극(SH)은 제1 연결 라인(CL1) 및 데이터 라인(DL)과 중첩할 수 있다. 이에 따라, 상기 쉴딩 전극(SH)이 상기 제1 연결 라인(CL1)뿐 아니라 상기 데이터 라인(DL)도 쉴딩(shielding)하여 다른 화소 구조 간의 커플링 커패시터 형성을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 좌측 하단 부분의 확대도이다. 도 10은 도 9의 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 1, 9 및 도 10을 참조하면, 상기 표시 장치는 연결 라인과 데이터 라인이 연결되는 연결 콘택홀이 주변 영역이 아닌 표시 영역에 배치되는 점과, 이에 따라 데이터 스파이더 라인에 전기적으로 연결되는 데이터 라인들이 순차적으로 배치된다는 점을 제외하면, 도 4 및 5의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
제1 연결 라인(CL1)은 표시 영역(AA) 내에 배치되는 제1 연결 콘택홀(CCNT1)을 통해 제1 데이터 라인(DL1)과 연결될 수 있다. 상기 제1 연결 라인(CL1)은 제1 방향(D1)으로 연장되는 부분(CL1b) 및 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장되는 부분(CL1c)을 포함할 수 있다.
도 10을 다시 참조하면, 상기 데이터 라인들(DATA LINE)은 상기 데이터 스파이더 라인(DATA SPIDER LINE)의 배열 순서와 동일한 순서로 서로 전기적으로 연결될 수 있다. 이에 따라 도 4 및 5의 표시 장치와 달리, 상기 데이터 스파이더 라인에 연결되는 데이터 구동 칩의 출력 신호 순서를 변경할 필요가 없으며, 일반적으로 설계된 데이터 구동 칩을 그대로 사용할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 데이터 라인 및 연결 라인의 연결 관계를 설명하기 위한 도면이다.
도 11을 참조하면, 상기 표시 장치는 2개 데이터 라인(DATA LINE)당 하나의 연결 라인(CONNECTING LINE)이 연결되는 것을 제외하고, 도 4 및 5의 표시 장치와 실질적으로 동일할 수 있다. 상기 2개의 데이터 라인 당 하나의 연결 라인 및 하나의 데이터 스파이더 라인(DATA SPIDER LINE)이 대응하므로, 예를 들면, 디멀티플렉서 (demultiplexer, demux) 구조가 적용된 표시 장치 등이 해당될 수 있다. 이에 따라 표시 영역에 배치되는 연결 라인의 개수를 줄일 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 13는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 14는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 15는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12 내지 15에는 연결 라인(CL), 데이터 라인(DL_E,DL_0), 및 쉴딩 전극(SH)의 위치가 다양하게 변경된 표시 장치의 실시예들이 도시되어 있다. 여기서, 상기 데이터 라인은 짝수번째 데이터 라인(DL_E) 및 홀수 번째 데이터 라인(DL_0)를 포함하고 있으며, 하나의 화소에 두개의 데이터 라인이 대응되는 TDL(two data line) 구조, 디멀티플렉서 (demultiplexer, demux) 구조 등이 적용된 표시 장치 등이 해당될 수 있다.
도 16은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 17a는 도 16의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 17b는 도 16의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 16 내지 도 17b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 표시 영역의 가장자리 일부에 대한 데이터 스파이더 라인이 연결라인을 통해 데이터 라인과 연결되는 구조를 가짐으로써, 표시 장치의 가장자리 L-cut 부(도 4등 참조)의 비표시 영역인 베젤 폭을 줄일 수 있다. 또한 쉴딩 전극에 의해, 상기 연결 라인이 다른 신호 배선들로부터 차폐될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
<부호의 설명>
100: 베이스 기판 110: 버퍼층
120: 제1 게이트 절연층 130: 제2 게이트 절연층
140: 층간 절연층 160: 제1 절연층
170: 제2 절연층 180: 발광 구조물
TFT: 박막 트랜지스터 CL: 연결라인
DL: 데이터 라인

Claims (20)

  1. 영상이 표시 되는 표시 영역 및 비표시 영역인 주변 영역을 포함하는 표시 장치에 있어서,
    베이스 기판;
    상기 베이스 기판 상에 상기 표시 영역에 배치되는 제1 데이터 라인;
    상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인;
    상기 주변 영역에 배치되는 데이터 패드부; 및
    상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제1 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제1 데이터 스파이더 라인을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 베이스 기판은 가요성 기판이고,
    상기 표시 장치는 상기 데이터 패드부와 상기 표시 영역 사이에 배치되어 상기 표시 영역의 가장자리와 평행한 제1 방향으로 연장되고, 벤딩 영역을 더 포함하고,
    상기 제1 데이터 스파이더 라인은 상기 벤딩 영역과 상기 표시 영역 사이의 상기 주변 영역에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 일직선으로 연장되는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 벤딩 영역의 상기 제1 방향으로의 길이는 상기 표시 영역의 상기 제1 방향으로의 길이 보다 작은 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 제1 데이터 라인과 평행하게 연장되는 복수의 데이터 라인들; 및
    상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 각각의 상기 복수의 데이터 라인들과 전기적으로 연결되고, 상기 제1 데이터 스파이더 라인과 평행하게 연장되는 복수의 데이터 스파이더 라인을 더 포함하고,
    상기 제1 데이터 스파이더 라인 및 상기 복수의 데이터 스파이더 라인들은 모두 상기 제2 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 연결 콘택홀은 상기 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 데이터 라인은 제1 방향과 수직한 제2 방향으로 연장되고,
    상기 제1 연결 라인은 상기 제2 방향으로 연장되는 제1 부분, 상기 제1 부분과 연결되고 상기 제1 방향으로 연장되는 제2 부분 및 상기 제1 부분과 평행한 제3 부분을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 연결 콘택홀은 상기 표시 영역 내에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 제1 데이터 라인과 인접하여 배치되는 제2 데이터 라인을 더 포함하고,
    상기 제1 및 제2 데이터 라인은 상기 주변 영역에서 서로 연결되고, 상기 제1 연결라인과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 데이터 라인과 평행하고 상기 제1 방향을 따라 순차적으로 배열되는 제(n-1)번째 데이터 라인, 제(n) 번째 데이터 라인 및 제(n+1) 번째 데이터 라인을 더 포함하고,
    상기 데이터 패드에는 상기 제1 방향을 따라, 상기 제(n) 번째 데이터 라인과 전기적으로 연결되는 제(n) 패드, 상기 제(n-1) 번째 데이터 라인과 전기적으로 연결되는 제(n-1) 패드, 상기 제(n+1) 번째 데이터 라인과 전기적으로 연결되는 제(n+1) 패드, 및 상기 제1 데이터 라인과 전기적으로 연결되는 제n 패드가 배치되는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 베이스 기판 상에 적어도 일부가 상기 표시 영역에 배치되고, 연결 콘택홀을 통해 상기 제(n-1)번째 데이터 라인과 전기적으로 연결되는 제(n-1)번째 연결 라인;
    상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n-1)번째 연결 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n-1)번째 데이터 스파이더 라인;
    상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n)번째 데이터 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n)번째 데이터 스파이더 라인; 및
    상기 데이터 패드부와 상기 표시 영역 사이의 상기 주변 영역에 배치되어, 상기 제(n+1)번째 데이터 라인 및 상기 데이터 패드와 전기적으로 연결되는 제(n+1)번째 데이터 스파이더 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 주변 영역은 상기 표시 영역의 좌측에 인접하는 좌측 주변 영역, 상기 표시 영역의 우측에 인접하는 우측 주변영역, 상기 표시 영역의 상측에 인접하는 상측 주변 영역 및 상기 표시 영역의 하측에 인접하는 하측 주변 영역을 포함하고,
    상기 데이터 패드부는 하측 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 데이터 라인과 전기적으로 연결되는 박막 트랜지스터;
    상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광층을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 연결 전극과 중첩하게 배치되는 쉴드 전극을 더 포함하고,
    상기 쉴드 전극에는 제1 전원(ELVDD) 또는 제2 전원(ELVSS)이 인가되는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 연결 라인과 상기 제1 스파이더 라인은 상기 주변 영역에 형성되는 스파이더 콘택홀을 통해 서로 연결되는 것을 특징으로 하는 표시 장치.
  15. 베이스 기판;
    상기 베이스 기판 상에 배치되는 박막 트랜지스터;
    상기 박막 트랜지스터와 전기적으로 연결되는 제1 데이터 라인;
    상기 제1 데이터 라인과 전기적으로 연결되는 제1 연결 라인;
    상기 제1 데이터 라인과 상기 제1 연결 라인 사이에 배치되고, 상기 데이터 라인과 상기 제1 연결 라인이 서로 연결되는 제1 연결 콘택홀이 형성된 제1 절연층; 및
    상기 제1 연결 라인과 중첩하는 쉴드 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 액티브 패턴 및 상기 액티브 패턴과 중첩하는 게이트 전극을 포함하고,
    상기 게이트 전극과 동일한 층에 형성되고, 상기 제1 연결 라인과 전기적으로 연결되는 제1 데이터 스파이더 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15 항에 있어서,
    상기 쉴드 전극은 상기 박막 트랜지스터와 상기 연결 라인 사이에 배치되는 것을 특징으로 하는 표시 장치.
  18. 제14 항에 있어서,
    상기 쉴드 전극은 상기 제1 데이터 라인과 중첩하는 것을 특징으로 하는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 데이터 라인과 인접하여 평행하게 연장되는 제2 데이터 라인을 더 포함하고,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인은 상기 제1 연결 라인에 전기적으로 연결되고,
    상기 쉴드 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하는 것을 특징으로 하는 표시 장치.
  20. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 데이터 라인과 콘택홀을 통해 연결되는 연결라인;
    상기 제1 연결라인과 콘택홀을 통해 연결되는 제1 스파이더 라인;
    상기 제2 데이터 라인과 콘택홀을 통해 연결되는 제2 스파이더 라인; 및
    상기 제1 스파이더 라인 및 상기 제2 스파이더 라인과 전기적으로 연결되고 데이터 구동칩이 연결되는 데이터 패드를 포함하는 표시 장치.
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