JP7477530B2 - アレイ基板及び表示装置 - Google Patents

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Description

本開示は、表示技術の分野に関し、特にアレイ基板及び表示装置に関するものである。
近年では、自発光、広視野角、短反応時間、高発光効率、広色域、低作動電圧、大サイズ製作、可撓化、製造工程簡単などの特性があるため、有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）表示パネルが広く使われている。
本開示の実施例の一態様によると、表示領域と、前記表示領域を囲み、前記表示領域の片側に配置された第１周辺領域と前記第１周辺領域に隣接する曲がり角領域とを含む周辺領域とを含むベース基板と、前記表示領域に配置された複数の副画素と、前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素にデータ信号を提供するように構成された複数のデータラインと、前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素にゲート信号を提供するように構成された複数のゲート線と、前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に発光制御信号を提供するように構成された複数の発光制御線と、少なくとも前記曲がり角領域に配置され、各組が、前記複数のゲート線のうちの１本に電気的に接続されたゲート接続線と前記複数の発光制御線のうちの１本に電気的に接続された発光制御接続線とを含む複数の接続線を含む複数組の接続線と、少なくとも前記曲がり角領域に配置され、前記複数組の接続線における前記ゲート接続線を介して前記複数のゲート線に電気的に接続された複数のゲート駆動ユニットを含むゲート駆動回路と、少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路の前記表示領域から離れた側に配置され、前記複数組の接続線における前記発光制御接続線を介して前記複数の発光制御線に電気的に接続された複数の発光制御駆動ユニットを含む発光制御駆動回路と、少なくとも前記曲がり角領域に配置された複数のデータ信号入力線と、少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路の前記表示領域に近い側に配置され、少なくとも１つが前記複数のデータ信号入力線のうちの１本および前記複数のデータラインのうちの少なくとも２本に電気的に接続された複数の多重化ユニットを含む多重化回路と、を含み、ここで、前記複数の接続線の各々の前記ベース基板上への正射影は、前記複数の多重化ユニットのうちの隣接する２つの多重化ユニットの前記ベース基板上への正射影の間を通過し、且つ前記複数の多重化ユニットの前記ベース基板上への正射影と重ならないアレイ基板に関する。
いくつかの実施例において、前記複数の接続線は、電源接続線をさらに含み、前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に第１電源信号を提供するように構成された複数の電源線と、前記第１周辺領域と前記曲がり角領域とに配置され、且つ前記ゲート駆動回路と前記多重化回路との間に配置され、前記複数組の接続線における前記電源接続線を介して前記複数の電源線に電気的に接続された第１電源バスと、をさらに含む。
いくつかの実施例において、前記複数の接続線は、初期化接続線をさらに含み、前記アレイ基板は、前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に初期化信号を提供するように構成された複数の初期化線と、少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路と前記第１電源バスとの間に配置され、前記複数組の接続線における前記初期化接続線を介して前記複数の初期化線に電気的に接続された初期化バスと、をさらに含む。
いくつかの実施例において、前記複数の副画素のうちの少なくとも１つは、駆動トランジスタとストレージキャパシタとを含む。前記駆動トランジスタは、前記ベース基板上に配置された第１アクティブ層と、前記第１アクティブ層の前記ベース基板から離れた側に配置された第１ゲートと、前記第１ゲートの前記ベース基板から離れた側に配置された第１絶縁層と、前記第１絶縁層の前記ベース基板から離れた側に配置された第２絶縁層と、前記第２絶縁層の前記ベース基板から離れた側に配置され、且つ前記第１アクティブ層に電気的に接続されたソース及びドレインと、を含む。前記ストレージキャパシタは、前記第１ゲートと同一層に配置された第１電極板と、前記第１絶縁層と前記第２絶縁層との間に配置された第２電極板と、を含む。前記複数の接続線の各々は、第１接続部を含み、前記第１接続部の前記ベース基板上への正射影は、前記隣接する２つの多重化ユニットの前記ベース基板上への正射影の間を通過し、前記ゲート接続線の第１接続部、前記発光制御接続線の第１接続部、前記電源接続線の第１接続部、前記初期化接続線の第１接続部のうちの少なくとも１つは、前記第１電極板と前記第２電極板のうちの１つと同一層に配置される。
いくつかの実施例において、前記発光制御接続線の第１接続部と前記第１電極板は、同一層に配置され、前記ゲート接続線の第１接続部、前記初期化接続線の第１接続部、及び前記第２電極板は、同一層に配置され、前記電源接続線の第１接続部は、前記第１電極板と前記第２電極板のうちの少なくとも１つと同一層に配置される。
いくつかの実施例において、前記複数の接続線の各々は、前記第１接続部に電気的に接続された第２接続部をさらに含み、前記第２接続部の前記ベース基板上への正射影は、前記複数のデータ信号入力線の前記ベース基板上への正射影を通過し、前記第２接続部、前記ソース及び前記ドレインは、同一層に配置される。
いくつかの実施例において、前記ゲート接続線、前記発光制御接続線、及び前記初期化接続線のそれぞれは、前記第２接続部に電気的に接続された第３接続部をさらに含み、前記第３接続部は、前記第２接続部の前記第１接続部から離れた側に配置され、前記第３接続部の前記ベース基板上への正射影は、前記第１電源バスの前記ベース基板上への正射影を通過し、前記ゲート接続線の第３接続部、前記発光制御接続線の第３接続部、及び前記初期化接続線の第３接続部のうちの少なくとも１つは、前記第１電極板と前記第２電極板のうちの１つと同一層に配置される。
いくつかの実施例において、前記発光制御接続線の第３接続部と前記第１電極板は、同一層に配置され、前記ゲート接続線の第３接続部、前記初期化接続線の第３接続部、及び前記第２電極板は、同一層に配置される。
いくつかの実施例において、前記発光制御駆動回路の前記表示領域から離れた側に配置された第３電源バスをさらに含み、前記第１電源バスは、前記第１電源信号を提供するように構成され、前記第３電源バスは、第２電源信号を提供するように構成され、前記第２電源信号の電圧は、前記第１電源信号の電圧よりも低い。
いくつかの実施例において、前記アレイ基板は、前記第１周辺領域と前記曲がり角領域とに配置され、且つ前記多重化回路の前記表示領域から離れた側に配置された複数の制御信号線をさらに含み、各第１制御信号線は、前記複数の多重化ユニットに電気的に接続され、前記複数の多重化ユニットのうちの少なくとも１つは、複数のスイッチングトランジスタを含む。少なくとも１つのスイッチングトランジスタは、前記ベース基板の片側に配置された第２アクティブ層と、前記第２アクティブ層の前記ベース基板から離れた側に配置され、間隔を空けて配置された第１ゲート部及び第２ゲート部を含み、前記第１ゲート部及び前記第２ゲート部は、前記複数の制御信号線のうちの１本に電気的に接続された第２ゲートと、前記第２ゲートの前記ベース基板から離れた側に配置され、且つ前記第２アクティブ層及び前記複数のデータ信号入力線のうちの１本に電気的に接続された２つの第１電極と、前記第２ゲートの前記ベース基板から離れた側に配置され、且つ前記第２アクティブ層及び前記少なくとも２本のデータラインのうちの１本に電気的に接続され、前記ベース基板上への正射影は、前記２つの第１電極の前記ベース基板上への正射影の間にある第２電極と、を含む。
いくつかの実施例において、前記複数のスイッチングトランジスタは、２つのスイッチングトランジスタを含み、前記２つのスイッチングトランジスタは、前記２つの第１電極のうちの１つを共用する。
いくつかの実施例において、前記少なくとも１つのスイッチングトランジスタは、電極接続部とゲート接続部のうちの少なくとも１つをさらに含み、前記電極接続部の前記ベース基板上への正射影は、前記第２アクティブ層の前記ベース基板上への正射影と前記複数の制御信号線の前記ベース基板上への正射影との間にあり、前記２つの第１電極は、前記電極接続部を介して前記データ信号入力線に電気的に接続され、前記ゲート接続部の前記ベース基板上への正射影は、前記第２アクティブ層の前記ベース基板上への正射影と前記電極接続部の前記ベース基板上への正射影との間にあり、前記第１ゲート部と前記第２ゲート部は、前記ゲート接続部を介して前記制御信号線に電気的に接続される。
いくつかの実施例において、前記２つの第１電極と前記電極接続部は、一体に設けられ、前記第１ゲート部と、前記第２ゲート部と、前記ゲート接続部とは、一体に設けられている。
いくつかの実施例において、前記第１ゲート部の前記ベース基板上への正射影は、前記２つの第１電極のうちの一方の前記ベース基板上への正射影と前記第２電極の前記ベース基板上への正射影との間にあり、前記第２ゲート部の前記ベース基板上への正射影は、前記２つの第１電極のうちの他方の前記ベース基板上への正射影と前記第２電極の前記ベース基板上への正射影との間にある。
いくつかの実施例において、前記第２アクティブ層は、第１アクティブ部と、前記第１アクティブ部と前記表示領域との間に配置された第２アクティブ部と、を含み、前記２つの第１電極の各々と前記第２電極は、それぞれ、複数の第１ビアホールを介して前記第１アクティブ部に電気的に接続され、前記２つの第１電極の各々と前記第２電極は、それぞれ、複数の第２ビアホールを介して前記第２アクティブ部に電気的に接続されている。
いくつかの実施例において、前記２つの第１電極と前記第２電極は、第１方向に沿って延在し、前記複数の第１ビアホールと前記複数の第２ビアホールは、前記第１方向に沿って配列されている。
いくつかの実施例において、前記複数の多重化ユニットは、前記第１周辺領域に配置された複数の第１多重化ユニットを含み、前記アレイ基板は、前記第１周辺領域に配置され、少なくとも１つの前記ベース基板上への正射影は、前記複数の第１多重化ユニットのうちの隣接する２つの多重化ユニットの前記ベース基板上への正射影の間にあり、前記少なくとも１つは、異なる層に配置された第１接続層及び第２接続層を含む複数の電源バス接続部品と、少なくとも前記第１周辺領域に配置され、且つ前記多重化回路と前記表示領域との間に配置され、前記複数の電源バス接続部品を介して前記第１電源バスに電気的に接続された第２電源バスと、をさらに含む。
いくつかの実施例において、前記第１接続層の前記ベース基板上への正射影は、前記第２接続層の前記ベース基板上への正射影と少なくとも部分的に重なっている。
いくつかの実施例において、前記複数の副画素のうちの少なくとも１つは、駆動トランジスタとストレージキャパシタとを含む。前記駆動トランジスタは、前記ベース基板上に配置された第１アクティブ層と、前記第１アクティブ層の前記ベース基板から離れた側に配置された第１ゲートと、前記第１ゲートの前記ベース基板から離れた側に配置された第１絶縁層と、前記第１絶縁層の前記ベース基板から離れた側に配置された第２絶縁層と、前記第２絶縁層の前記ベース基板から離れた側に配置され、且つ前記第１アクティブ層に電気的に接続されたソース及びドレインと、を含む。前記ストレージキャパシタは、前記第１ゲートと同一層に配置された第１電極板と、前記第１絶縁層と前記第２絶縁層との間に配置された第２電極板と、を含む。ここで、前記第２アクティブ層と前記第１アクティブ層は、同一層に配置され、前記第２ゲートと前記第１ゲートは、同一層に配置され、前記ソース、前記ドレイン、前記２つの第１電極、及び前記第２電極は、同一層に配置されている。
いくつかの実施例において、前記複数の多重化ユニットのうちの隣接する２つの多重化ユニットに電気的に接続された隣接する２本のデータ信号入力線のうちの１本は、前記第１電極板と同一層に配置され、他本は、前記第２電極板と同一層に配置されている。
本開示の実施例の別の態様によると、上記のいずれかの実施例によるアレイ基板を含む表示装置に関する。
明細書の一部を構成する図面は、本開示の実施例を説明し、明細書とともに本開示の原理を説明するためのものである。
図面を参照して、以下の詳細な説明により、本開示をより明確に理解することができる。
本開示の一実施例によるアレイ基板の概略構造図である。 本開示の一実施例によるベース基板の概略構造図である。 本開示の別の実施例によるアレイ基板の概略構造図である。 図２Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。 本開示の一実施例による副画素の概略断面図である。 図２Ｂに示されたＡ－Ａ’に沿った概略断面図である。 図２Ｂに示されたＢ－Ｂ’に沿った概略断面図である。 図２Ｂに示されたＣ－Ｃ’に沿った概略断面図である。 本開示のまた別の実施例によるアレイ基板の概略構造図である。 図５Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。 図５Ｂに示されたＡ－Ａ’に沿った概略断面図である。 本開示の一実施例による多重化ユニットの概略レイアウト図である。 本開示のさらに別の実施例によるアレイ基板の概略構造図である。 図７Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。 図７Ｂに示されたＡ－Ａ’に沿った概略断面図である。 本開示の一実施例による副画素の画素回路が１組の接続線に接続された概略レイアウト図である。 本開示の一実施例による副画素の画素回路が多重化ユニットに接続された概略レイアウト図である。
図面に示した各部の寸法は、実際の比例関係に基づいて描かれていないことを理解すべきである。また、同一又は類似の符号は、同一又は類似の構成要素を示す。
図面を参照して、本開示の様々な例示的な実施例を詳細に説明する。例示的な実施例に対する説明は、単に例示的なものであり、本開示およびその適用または使用を限定するものではない。本開示は、本明細書に記載の実施例に限定されず、多くの異なる形態で実施することができる。これらの実施例は、本開示を徹底的かつ完全にし、本開示の範囲を当業者に十分に表現するために提供される。特に明記しない限り、これらの実施例に記載された部品およびステップの相対的な配置、材料成分、数式、および数値は、限定的なものではなく、単なる例示的なものとして解釈されるべきであることに留意されたい。
本開示で使用される「第１」、「第２」および類似語は、順序、数、または重要度を表すものではなく、単に異なる部分を区別するために使用される。「含む」または「含有する」などの類似語は、この用語の前の要素がこの用語の後に列挙された要素をカバーすることを意味し、他の要素もカバーする可能性を排除するものではない。「上」、「下」等は、相対的な位置関係のみを表すものであり、説明されたオブジェクトの絶対位置が変更されると、相対的な位置関係もそれに応じて変更される可能性がある。
本開示において、特定の部品が第１部品と第２部品との間に配置されることが記載された場合、当該特定の部品と第１部品または第２部品との間には、中間部品が存在してもよいし、存在しなくてもよい。特定の部品が他の部品に接続されることが記載された場合、当該特定の部品は、中間部品なしで前記他の部品に直接接続されてもよいし、中間部品ありで前記他の部品に直接接続されなくてもよい。
本開示で使用されるすべての用語（技術用語または科学用語を含む）は、特に定義されない限り、本開示の属する分野の当業者が理解するものと同じ意味である。汎用辞書で定義された用語は、本明細書で明示的に定義されない限り、関連技術の文脈における意味と一致する意味を有するものとして解釈されるべきであり、理想化または極端に形式化された意味で解釈されるべきではないことも理解されたい。
関連分野の当業者に知られた技術、方法、および装置については詳細に説明しない場合があるが、適切な場合には、前記技術、方法、および装置が明細書の一部と見なされるべきである。
関連技術では、多重化回路を採用することにより、１本のデータ信号入力線を利用して２本以上のデータラインにデータ信号を入力し、２列以上の副画素にデータ信号を提供することができる。このようにすると、アレイ基板と集積回路を接続する信号線の数を減らすことができ、この結果、集積回路のサイズを小さくすることができ、アレイ基板のフレームサイズを小さくすることに寄与し、プロセスの複雑さ及びコストを低減させることができる。
発明者は、アレイ基板の曲がり角領域に配置された多重化回路が他の回路の配線と相互に影響しやすいことに気づいた。これを考慮して、本開示の実施例は、以下のような技術案を提供する。
図１Ａは、本開示の一実施例によるアレイ基板の概略構造図である。図１Ｂは、本開示の一実施例によるベース基板の概略構造図である。
図１Ａに示すように、アレイ基板は、ベース基板１１と複数の副画素１２とを含む。
ベース基板１１は、表示領域１１１と表示領域を囲む周辺領域１１２とを含む。周辺領域１１２は、表示領域１１１の片側に配置された第１周辺領域１１２Ａを含む。周辺領域１１２は、第１周辺領域１１２Ａに隣接する曲がり角領域１１２Ｂをさらに含み得る。ここで、図１Ａでは、第１周辺領域１１２Ａの片側に配置された曲がり角領域１１２Ｂと第１周辺領域１１２Ａの他側に配置された曲がり角領域１１２Ｂが示されている。
いくつかの実施例において、第１周辺領域１１２Ａは、直辺領域であってもよい。いくつかの実施例において、曲がり角領域１１２Ｂは、例えば円弧のような弧を有してもよい。周辺領域１１２は、他の周辺領域、例えば曲がり角領域１１２Ｂに隣接する第２周辺領域１１２Ｃをさらに含むことが理解すべきである。いくつかの実施例において、図１Ｂを参照すると、周辺領域１１２は、第１周辺領域１１２Ａの表示領域１１から離れた側に配置された折り曲げ区域１１２Ｄをさらに含み得る。いくつかの実施例において、ベース基板１１は、例えばポリイミド（ＰＩ）基板などのフレキシブル基板を含み得る。
複数の副画素１２は、表示領域１１１に配置される。例えば、複数の副画素１２は、赤色副画素、緑色副画素または青色副画素などを含み得る。各副画素１２は、画素回路を含む。例えば、画素回路は、６つのトランジスタと１つのコンデンサ（６Ｔ１Ｃ）を含み得る。また例えば、画素回路は、７つのトランジスタと１つのコンデンサ（７Ｔ１Ｃ）を含み得る。
なお、以下に説明する異なる実施例の異なる実施例的アレイ基板、ベース基板１１及び複数の副画素１２については、上記の説明を参照することができ、後述しない。
図２Ａは、本開示の別の実施例によるアレイ基板の概略構造図である。図２Ｂは、図２Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。図２Ａに示された２つのループＢのうちの少なくとも１つは、図２Ｂに示された構造を含み得ることが理解すべきである。
図２Ａと図２Ｂに示すように、アレイ基板は、ベース基板１１、複数の副画素１２、複数のデータライン１３、複数のゲート線１４、複数の発光制御線１５、ゲート駆動回路２１、発光制御駆動回路２２、多重化回路２３、複数のデータ信号入力線３１、及び複数組の接続線３２を含む。
図２Ａを参照すると、ベース基板１１は、表示領域１１１と表示領域を囲む周辺領域１１２とを含む。周辺領域１１２は、表示領域１１１の片側に配置された第１周辺領域１１２Ａと第１周辺領域１１２Ａに隣接する曲がり角領域１１２Ｂとを含む。
複数のデータライン１３は、表示領域１１１に配置され、且つ表示領域１１１に配置された複数の副画素１２に電気的に接続される。複数のデータライン１３は、複数の副画素１２にデータ信号を提供するように構成される。例えば、各データライン１３は、１列の副画素１２に電気的に接続される。
複数のゲート線１４は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数のゲート線１４は、複数の副画素１２ゲート信号を提供するように構成される。例えば、各ゲート線１４は、１行の副画素１２に電気的に接続される。
複数の発光制御線１５は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数の発光制御線１５は、複数の副画素１２に発光制御信号を提供するように構成される。例えば、各発光制御線１５は、１行の副画素１２に電気的に接続される。
図２Ｂを参照すると、複数組の接続線３２は、少なくとも曲がり角領域１１２Ｂに配置される。各組の接続線３２は、複数の接続線を含み、複数の接続線は、少なくともゲート接続線３２１と発光制御接続線３２２とを含む、ゲート接続線３２１は、複数のゲート線１４のうちの１本に電気的に接続される。例えば、ゲート接続線３２１は、１行の副画素１２のゲート線１４及び隣接する行の副画素１２のリセット制御線に電気的に接続される。発光制御接続線３２２は、複数の発光制御線１５のうちの少なくとも１本に電気的に接続される。例えば、発光制御接続線３２２は、隣接する２行の副画素に電気的に接続された隣接する２本の発光制御線１５に電気的に接続される。
ゲート駆動回路２１は、少なくとも曲がり角領域１１２Ｂに配置される。例えば、ゲート駆動回路２１は、第２周辺領域１１２Ｃに配置されてもよい。ゲート駆動回路２１は、複数のゲート駆動ユニット２１１、例えば、カスケードされた複数の第１シフトレジスターを含む。複数のゲート駆動ユニット２１１は、複数組の接続線３２におけるゲート接続線３２１を介して複数のゲート線１４に電気的に接続される。例えば、曲がり角領域１１２Ｂに配置された隣接する２つのゲート駆動ユニット２１１のうちの１つは、１組の接続線３２におけるゲート接続線３２１を介して１本のゲート線１４に電気的に接続され、他方のゲート駆動ユニット２１１は、別の組の接続線３２におけるゲート接続線３２１を介して他本のゲート線１４に電気的に接続される。
発光制御駆動回路２２は、少なくとも曲がり角領域１１２Ｂに配置され、且つゲート駆動回路２１の表示領域１１１から離れた側に配置される。例えば、発光制御駆動回路２２は、第２周辺領域１１２Ｃに配置されてもよい。発光制御駆動回路２２は、複数の発光制御駆動ユニット２２１、例えばカスケードされた複数の第２シフトレジスターを含む。複数の発光制御駆動ユニット２２１は、複数組の接続線３２における発光制御接続線３２２を介して複数の発光制御線１５に電気的に接続されている。例えば、曲がり角領域１１２Ｂに配置された隣接する２つの発光制御駆動ユニット２１１のうちの１つは、１組の接続線３２における発光制御接続線３２２を介して１本の発光制御線１５に電気的に接続され、他方の発光制御駆動ユニット２２１は、別の組の接続線３２における発光制御接続線３２２を介して他本の発光制御線１５に電気的に接続される。
複数のデータ信号入力線３１と多重化回路２３は、少なくとも曲がり角領域１１２Ｂに配置される。例えば、複数のデータ信号入力線３１と多重化回路２３は、第１周辺領域１１２Ａに配置されてもよい。多重化回路２３は、ゲート駆動回路２１の表示領域１１１に近い側に配置され、且つ複数の多重化ユニット２３１を含む。少なくとも１つの多重化ユニット２３１は、複数のデータ信号入力線３１のうちの１本および複数のデータライン１３のうちの少なくとも２本に電気的に接続される。
例えば、多重化ユニット２３１は、データラインリード１３Ａを介して表示領域１１１に配置されたデータライン１３に接続することができる。例えば、各多重化ユニット２３１は、並列に接続された２つのスイッチングトランジスタを含んでもよく、一方のスイッチングトランジスタがオンになると、他方のスイッチングトランジスタがオフになる。このようにすると、オンになっているスイッチングトランジスタを介してデータラインにデータ信号を提供することができる。
各組の接続線３２において、複数の接続線の各々（例えばゲート接続線３２１と発光制御接続線３２２）のベース基板１１上への正射影は、複数の多重化ユニット２３１のうちの隣接する２つの多重化ユニット２３１のベース基板１１上への正射影の間を通過する。各接続線（例えばゲート接続線３２１と発光制御接続線３２２）のベース基板１１上への正射影は、複数の多重化ユニット２３１のベース基板１１上への正射影と重ならない。
上記の実施例では、ゲート駆動回路２１は、複数組の接続線３２におけるゲート接続線３２１を介して表示領域１１１の複数のゲート線１４に電気的に接続され、発光制御駆動回路２２は、複数組の接続線３２における発光制御接続線３２２を介して表示領域１１１の発光制御線１５に電気的に接続される。ゲート接続線３２１及び発光制御接続線３２２は、隣接する２つの多重化ユニット２３１の間を通過し、且つ各多重化ユニット２３１のベース基板１１上への正射影と重ならない。このようにすると、ゲート接続線３２１及び発光制御接続線３２２と多重化回路２３との間の相互影響が低減される。
いくつかの実施例において、図２Ｂを参照すると、各組の接続線３２における複数の接続線は、電源接続線３２３をさらに含む。図２Ａと図２Ｂを参照すると、アレイ基板は、複数の電源線１６と第１電源バス３３とをさらに含む。
複数の電源線１６は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数の電源線１６は、複数の副画素１２に第１電源信号を提供するように構成される。第１電源バス３３は、第１周辺領域１１２Ａと曲がり角領域１１２Ｂとに配置され、且つゲート駆動回路２１と多重化回路２３との間に配置される。第１電源バス３３は、複数組の接続線３２における電源接続線３２３を介して表示領域１１１に配置された複数の電源線１６に電気的に接続される。
上記の実施例では、電源接続線３２３は、隣接する２つの多重化ユニット２３１の間を通過し、且つ各多重化ユニット２３１のベース基板１１上への正射影と重ならない。このようにすると、電源接続線３２３と多重化回路２３との間の相互影響が低減される。
いくつかの実施例において、図２Ｂを参照すると、各組の接続線３２における複数の接続線は、初期化接続線３２４をさらに含む。図１Ａを参照すると、アレイ基板は、複数の初期化線１７と初期化バス３４とをさらに含む。
複数の初期化線１７は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数の初期化線１７は、複数の副画素１２に初期化信号を提供するように構成される。初期化バス３４は、少なくとも曲がり角領域１１２Ｂに配置され、且つゲート駆動回路２１と第１電源バス３３との間に配置される。初期化バス３４は、複数組の接続線３２における初期化接続線３２４を介して表示領域１１１に配置された複数の初期化線１７に電気的に接続される。
上記の実施例では、初期化接続線３２４は、隣接する２つの多重化ユニット２３１の間を通過し、且つ各多重化ユニット２３１のベース基板１１上への正射影と重ならない。このようにすると、初期化接続線３２４と多重化回路２３との間の相互影響が低減される。
いくつかの実施例において、隣接する２つの多重化ユニット２３１の間に１組の接続線３２が配置されてもよい。別のいくつかの実施例において、隣接する２つの多重化ユニット２３１の間に複数組の接続線３２が配置されてもよい。さらにいくつかの実施例において、隣接する２つの多重化ユニット２３１の間に１組の接続線３２が配置されてもよく、また、隣接する２つの多重化ユニット２３１の間に複数組の接続線３２が配置されてもよい。
図３は、本開示の一実施例による副画素の概略断面図である。複数の副画素１２のうちの少なくとも１つは、図３に示された構造を含み得る。
図３に示すように、副画素１２は、駆動トランジスタ１２１とストレージキャパシタ１２２とを含む。駆動トランジスタ１２１は、ベース基板１１上に配置された第１アクティブ層１２１１と、第１アクティブ層１２１１のベース基板１１から離れた側に配置された第１ゲート１２１３と、第１ゲート１２１３のベース基板１１から離れた側に配置された第１絶縁層１２１４と、第１絶縁層１２１４のベース基板１１から離れた側に配置された第２絶縁層１２１５と、第２絶縁層１２１５のベース基板１１から離れた側に配置され、且つ第１アクティブ層１２１１に電気的に接続されたソース１２１６及びドレイン１２１７と、を含む。いくつかの実施例において、駆動トランジスタ１２１は、第１アクティブ層１２１２のベース基板１１から離れた側に配置されたゲート誘電体層１２１２をさらに含み、第１ゲート１２１３は、ゲート誘電体層１２１２のベース基板１１から離れた側に配置される。例えば、ソース１２１６及びドレイン１２１７は、それぞれ、第２絶縁層１２１５、第１絶縁層１２１４、及びゲート誘電体層１２１２を貫通するビアホールを介して第１アクティブ層１２１１に電気的に接続される。
ストレージキャパシタ１２２は、第１ゲート１２１３と同一層に配置された第１電極板１２２１と、第１絶縁層１２１４と第２絶縁層１２１５との間に配置された第２電極板１２２２と、を含む。ストレージキャパシタ１２２は、第１電極板１２２１と第２電極板１２２２との間に配置された第１絶縁層１２１４をさらに含むことが理解すべきである。
なお、本開示の実施例では、複数の部品が同一層に配置されるということは、複数の部品が同一材料層をパターン化することにより形成されることを意味する。
副画素１２は、発光ダイオード１２３、例えば、ＯＬＥＤをさらに含む。発光ダイオード１２３は、第１電極１２３１（例えばアノード）と、第１電極１２３１のベース基板１１から離れた側に配置された機能層１２３２と、機能層１２３２のベース基板１１から離れた側に配置された第２電極１２３３（例えばカソード）と、を含む。例えば、発光ダイオード１２３の第１電極１２３１は、駆動トランジスタ１２１のドレイン１２１７に電気的に接続される。ここで、機能層１２３２は、少なくとも発光層、例えば有機発光層を含む。ある実施例では、機能層１２３２は、電子輸送層、電子注入層、正孔輸送層、及び正孔注入層のうちの１つまたは複数の層を含んでもよい。
いくつかの実施例において、図３を参照すると、副画素１２は、ベース基板１１と第１アクティブ層１２１１との間に配置されたバッファ層１２４と、ソース１２１６及びドレイン１２１７を覆う平坦化層１２５と、複数の副画素１２を規定するための画素定義層１２６と、支持層１２７と、パッケージ層１２８と、をさらに含んでもよい。例えば、発光ダイオード１２３の第１電極１２３１は、平坦化層１２５を貫通するビアホールを介して駆動トランジスタ１２１のドレイン１２１７に電気的に接続される。例えば、画素定義層１２６は、複数の副画素１２に対応する複数の開口を有し、複数の副画素１２の発光ダイオード１２３は、複数の開口内に配置される。例えば、パッケージ層１２８は、薄膜パッケージ層を含み得る。いくつかの実施例において、パッケージ層１２８は、薄膜パッケージ層を含み得る。いくつかの実施例において、パッケージ層１２８は、第１無機層１２８１、第２無機層１２８２、及び第１無機層１２８１と第２無機層１２８２との間に配置された有機層１２８３を含み得る。
いくつかの実施形態として、第２絶縁層１２１５、第１絶縁層１２１４、ゲート誘電体層１２１２、バッファ層１２４、平坦化層１２５、画素定義層１２６、支持層１２７のうちの１つまたは複数の層は、例えばポリイミド、樹脂材料などの有機絶縁材料を含んでもよく、あるいは、シリコンの酸化物、シリコンの窒化物、シリコンの窒素酸化物などの無機絶縁材料を含んでもよい。
いくつかの実施例において、副画素における画素回路は、７つのトランジスタと１つのコンデンサとを含む。例えば、副画素１２は、駆動トランジスタ１２１に加えて、第１スイッチングトランジスタ、第２スイッチングトランジスタ及び第３スイッチングトランジスタをさらに含む。第１スイッチングトランジスタの第１電極は、複数のデータラインのうちの１本に電気的に接続され、第１スイッチングトランジスタの第２電極は、駆動トランジスタ１２１の第１電極（例えばソース）に電気的に接続され、第１スイッチングトランジスタのゲートは、複数のゲート線１４のうちの１本に電気的に接続される。第２スイッチングトランジスタの第１電極は、複数の電源線１６のうちの１本に電気的に接続され、第２スイッチングトランジスタの第２電極は、駆動トランジスタ１２２の第１電極（例えばソース１２１６）に電気的に接続され、第２スイッチングトランジスタのゲートは、複数の発光制御線１５のうちの１本に電気的に接続される。第３スイッチングトランジスタの第１電極は、駆動トランジスタの第２電極（例えばドレイン１２１７）に電気的に接続され、第３スイッチングトランジスタの第２電極は、発光ダイオード１２３の第１電極１２３１（例えばアノード）に電気的に接続され、第３スイッチングトランジスタのゲートは、ゲート線の複数の発光制御線１５のうちの１本に電気的に接続される。
いくつかの実施例において、図２Ｂを参照すると、各組の接続線３２における複数の接続線の各々は、第１接続部３２Ａを含む。例えば、ゲート接続線３２１、発光制御接続線３２２、電源接続線３２３、及び初期化接続線３２４のそれぞれは、第１接続部３２Ａを含む。第１接続部３２Ａのベース基板１１上への正射影は、隣接する２つの多重化ユニット２３１のベース基板１１上への正射影の間を通過する。
ゲート接続線３２１の第１接続部３２Ａ、発光制御接続線３２２の第１接続部３２Ａ、電源接続線３２３の第１接続部３２Ａ、及び初期化接続線３２４の第１接続部３２Ａのうちの少なくとも１つは、第１電極板１２２１と第２電極板１２２２のうちの１つと同一層に配置される。このようにすると、金属層を追加することにより各接続線の第１接続部３２Ａを実現する必要がなく、プロセスの複雑さ及びコストが低減される。
図４Ａは、図２Ｂに示されたＡ－Ａ’に沿った概略断面図である。
図４Ａに示すように、いくつかの実施例において、発光制御接続線３２２の第１接続部３２Ａと第１電極板１２２１は、同一層に配置され、ゲート接続線３２１の第１接続部３２Ａ、初期化接続線３２４の第１接続部３２Ａ、及び第２電極板１２２２は、同一層に配置される。電源接続線３２３の第１接続部３２Ａは、第１電極板１２２１と第２電極板１２２２のうちの少なくとも１つと同一層に配置される。例えば、電源接続線３２３の第１接続部３２Ａは、第１電極板１２２１と同一層に配置された第１接続子部３２Ａ１と、第２電極板１２２２と同一層に配置された第２接続子部３２Ａ２と、を含む。
いくつかの実施例において、図２Ｂを参照すると、各組の接続線３２における複数の接続線の各々は、第１接続部３２Ａに電気的に接続された第２接続部３２Ｂをさらに含む。例えば、第２接続部３２Ｂ、ソース１２１６及びドレイン１２１７は、同一層に配置される。第２接続部３２Ｂのベース基板１１上への正射影は、複数のデータ信号入力線３１のベース基板１１上への正射影を通過する。ここで、電源接続線３２３の第２接続部３２Ｂの一端は、第１接続部３２Ａに電気的に接続され、他端は、第１電源バス３３に電気的に接続される。このようにすると、金属層を追加することにより各接続線の第２接続部３２Ｂを実現する必要がなく、プロセスの複雑さ及びコストが低減される。
いくつかの実施例において、図２Ｂを参照すると、各組の接続線３２におけるゲート接続線３２１、発光制御接続線３２２、及び初期化接続線３２４のそれぞれは、第２接続部３２Ｂに電気的に接続された第３接続部３２Ｃをさらに含む。第３接続部３２Ｃは、第２接続部３２Ｂの第１接続部３２Ａから離れた側に配置される。第３接続部３２Ｃのベース基板１１上への正射影は、第１電源バスのベース基板１１上への正射影を通過する。ここで、ゲート接続線３２１の第３接続部３２Ｃ、発光制御接続線３２２の第３接続部３２Ｃ、及び初期化接続線３２４の第３接続部３２Ｃのうちの少なくとも１つは、第１電極板１２２１と第２電極板１２２２のうちの１つと同一層に配置される。このようにすると、金属層を追加することにより各接続線の第３接続部３２Ｃを実現する必要がなく、プロセスの複雑さ及びコストが低減される。
図４Ｂは、図２Ｂに示されたＢ－Ｂ’に沿った概略断面図である。
図４Ｂに示すように、いくつかの実施例において、発光制御接続線３２２の第３接続部３２Ｃと第１電極板１２２１は、同一層に配置され、ゲート接続線３２１の第３接続部３２Ｃ、初期化接続線３２３の第３接続部３２Ｃ、及び第２電極板１２２２は、同一層に配置される。
図４Ｃは、図２Ｂに示されたＣ－Ｃ’に沿った概略断面図である。
図４Ｃに示すように、いくつかの実施例において、ソース１２１６とドレイン１２１７のうちの少なくとも１つは、第１電源バス３３と同一層に配置される。いくつかの実施例において、複数のデータライン入力線３１における隣接する２本のデータライン入力線３１のうちの１本は、第１電極板１２２１と同一層に配置され、他本は、第２電極板１２２２と同一層に配置される。いくつかの実施例において、ソース１２１６とドレイン１２１７のうちの少なくとも１つは、初期化バス３４と同一層に配置される。
いくつかの実施例において、図２Ｂを参照すると、アレイ基板は、第３電源バス３５をさらに含み、第３電源バス３５は、発光制御駆動回路２２の表示領域１１１から離れた側に配置される。第１電源バス３３は、第１電源信号を提供するように構成され、第３電源バス３５は、第２電源信号を提供するように構成される。ここで、第２電源信号の電圧は、第１電源信号の電圧よりも低い。例えば、複数の副画素１２のうちの各副画素１２の発光ダイオード１２３の第２電極１２３３は、第３電源バス３５に電気的に接続される。いくつかの実施例において、第３電源バス３５は、第１電源バス３３と同一層に配置される。例えば、第３電源バス３５、第１電源バス３３、副画素１２における駆動トランジスタ１２１のソース１２１６及びドレイン１２１７は、同一層に配置される。
発明者は、関連技術では、多重化回路における多重化ユニットのある方向での長さが長くて、アレイ基板のフレームサイズの縮小に不利であることにも気づいた。これを考慮して、本開示の実施例では、以下のような技術案をさらに提供する。
図５Ａは、本開示のまた別の実施例によるアレイ基板の概略構造図である。図５Ｂは、図５Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。図５Ａに示された２つのループＢのうちの少なくとも１つが図５Ｂに示された構造を含み得ることが理解すべきである。
図５Ａと図５Ｂに示すように、アレイ基板は、ベース基板１１と、ベース基板１１と、複数の副画素１２と、複数のデータライン１３と、多重化回路２３と、複数のデータ信号入力線３１と、複数の制御信号線３６と、含む。
図５Ａを参照すると、ベース基板１１は、表示領域１１１と表示領域１１１を囲む周辺領域１１２とを含む。周辺領域１１２は、表示領域１１１の片側に配置された第１周辺領域１１２Ａを含む。複数の副画素１２と複数のデータライン１３は、表示領域１１１に配置される。ベース基板１１、複数の副画素１２及び複数のデータライン１３に関する説明については、上記を参照することができ、ここでは説明を省略する。
複数のデータ信号入力線３１、複数の制御信号線３６、及び多重化回路２３は、少なくとも第１周辺領域１１２Ａに配置される。例えば、複数のデータ信号入力線３１、複数の制御信号線３６、及び多重化回路２３は、曲がり角領域１１２Ｂに配置されてもよい。多重化回路２３は、複数の制御信号線３６の表示領域１１１に近い側に配置され、且つ複数の多重化ユニット２３１を含む。少なくとも１つの多重化ユニット２３１は、複数のデータ信号入力線３１のうちの１本および複数のデータライン１３のうちの少なくとも２本に電気的に接続される。例えば、多重化ユニット２３１は、データラインリード１３Ａを介してデータライン１３に接続されることができる。
図５Ｂに示された多重化回路２３は、第１周辺領域１１２Ａに配置された複数の多重化ユニット２３１と曲がり角領域１１２Ｂに配置された複数の多重化ユニット２３１とを含むことが理解すべきである。
図６Ａは、図５Ｂに示されたＡ－Ａ’に沿った概略断面図である。図６Ｂは、本開示の一実施例による多重化ユニットの概略レイアウト図である。以下、図６Ａと図６Ｂを参照して多重化ユニットの構造を説明する。
図６Ａと図６Ｂを参照すると、少なくとも１つの多重化ユニット２３１は、複数のスイッチングトランジスタ２３２、例えば２つのスイッチングトランジスタ２３２またはこれ以上のスイッチングトランジスタ２３２を含む。ここで、図６Ａと図６Ｂでは、２つのスイッチングトランジスタ２３２が概略的に示されている。少なくとも１つのスイッチングトランジスタ２３２は、ベース基板１１の片側に配置された第２アクティブ層２３２１と、第２ゲート２３２２と、２つの第１電極２３２３と、第２電極２３２４と、を含む。例えば、スイッチングトランジスタ２３２は、第２ゲート２３２２と第２アクティブ層２３２１との間に配置されたゲート誘電体層１２１２をさらに含む。いくつかの実施例において、隣接する２つのスイッチングトランジスタ２３２は、２つの第１電極２３２３のうちの１つを共用し、このようにすると、多重化ユニット２３１が占有するスペースを低減することができる。
第２ゲート２３２２は、第２アクティブ層２３２１のベース基板１１から離れた側に配置される。第２ゲート２３２２は、間隔を空けて配置された第１ゲート部２３２２Ａ及び第２ゲート部２３２２Ｂを含み、第１ゲート部２３２２Ａ及び第２ゲート部２３２２Ｂは、複数の制御信号線３６のうちの１本に電気的に接続される。
２つの第１電極２３２３は、第２ゲート２３２２のベース基板１１から離れた側に配置され、且つ第２アクティブ層２３２１及び１本のデータ信号入力線３１に電気的に接続される。２つの第１電極２３２３と第２ゲート２３２２との間に第１絶縁層１２１４及び第２絶縁層１２１５が配置されることができる。例えば、各第１電極２３２３は、第２絶縁層１２１５、第１絶縁層１２１４、及びゲート誘電体層１２１２を貫通するビアホールを介して第２アクティブ層２３２１に電気的に接続されることができる。
第２電極２３２４は、第２ゲート２３２２のベース基板１１から離れた側に配置され、且つ第２アクティブ層２３２１と多重化ユニット２３１に電気的に接続された少なくとも２本のデータライン１３のうちの１本とに電気的に接続される。第２電極２３２４のベース基板１１上への正射影は、２つの第１電極２３２３のベース基板１１上への正射影の間にある。いくつかの実施例において、第２電極２３２４と第１電極２３２３は、同一層に配置される。例えば、第２電極２３２４と第２ゲート２３２２との間に第１絶縁層１２１４及び第２絶縁層１２１５が配置される。例えば、第２電極２３２４は、第２絶縁層１２１５、第１絶縁層１２１４、及びゲート誘電体層１２１２を貫通するビアホールを介して第２アクティブ層２３２１に電気的に接続されることができる。
また、スイッチングトランジスタ２３２は、ベース基板１１と第２アクティブ層２３２１との間に配置されたバッファ層と、第２電極２３２４及び第１電極２３２３を覆う平坦化層１２５と、をさらに含んでもよい。
上記の実施例では、スイッチングトランジスタ２３２の第２ゲート２３２２は、間隔を空けて配置された第１ゲート部２３２２Ａ及び第２ゲート部２３２２Ｂを含み、スイッチングトランジスタ２３２がオンになると、２つの第１電極２３２３の各々と第２電極２３２４との間の第２アクティブ層２３２１にキャリアが通過する。例えば、第１ゲート部２３２２Ａと第２ゲート部２３２２Ｂは、第１方向に沿って延在する。スイッチングトランジスタ２３２のチャネルは、第２アクティブ層２３２１が第１ゲート部２３２２Ａと重なる部分と、第２アクティブ層２３２１が第２ゲート部２３２２Ｂと重なる部分と、を含む。したがって、第２ゲート２３２２を間隔を空けて配置された２つのゲート部に設定することにより、スイッチングトランジスタ２３２のチャネルのアスペクト比が一定である場合には、多重化ユニット２３１の第１方向での長さを低減させることができ、この結果、アレイ基板のフレームサイズを小さくすることに寄与する。
いくつかの実施例において、図６Ａを参照すると、スイッチングトランジスタ２３２の第２アクティブ層２３２１と駆動トランジスタ１２１の第１アクティブ層１２１１は、同一層に配置され、スイッチングトランジスタ２３２の第２ゲート２３２２と駆動トランジスタ１２１の第１ゲート１２１３は、同一層に配置され、スイッチングトランジスタ２３２の２つの第１電極２３２３と第２電極２３２４、駆動トランジスタ１２１のソース１２１６とドレイン１２１７は、同一層に配置される。言い換えれば、駆動トランジスタ１２１を形成する過程でスイッチングトランジスタ２３２を形成することにより、工程フローを簡略化することができる。
いくつかの実施例において、図６Ｂを参照すると、少なくとも１つのスイッチングトランジスタ２３２は、電極接続部２３２５とゲート接続部２３２６のうちの少なくとも１つをさらに含む。例えば、２つの第１電極２３２３と電極接続部２３２５は、一体に設けられている。例えば、第１ゲート部２３２２Ａ、第２ゲート部２３２２Ｂ、及びゲート接続部２３２６は、一体に設けられている。
電極接続部２３２５のベース基板１１上への正射影は、第２アクティブ層２３２１のベース基板１１上への正射影と複数の制御信号線３６のベース基板１１上への正射影との間にある。２つの第１電極２３２３は、電極接続部２３２５を介してデータ信号入力線３１に電気的に接続される。例えば、第１電極２３２３の端部は、電極接続部２３２５に接続される。
ゲート接続部２３２６のベース基板１１上への正射影は、第２アクティブ層２３２１のベース基板１１上への正射影と電極接続部２３２５のベース基板１１上への正射影との間にある。第１ゲート部２３２２Ａと第２ゲート部２３２２Ｂは、ゲート接続部２３２６を介して１本の制御信号線３６に電気的に接続される。例えば、第１ゲート部２３２２Ａの端部と第２ゲート部２３２２Ｂの端部は、ゲート接続部２３２６に接続される。
上記の実施例では、スイッチングトランジスタ２３２は、電極接続部２３２５とゲート接続部２３２６のうちの少なくとも１つをさらに含む。このような構造により、データ信号入力線３１と第１電極２３２３との間の電気的接続の実現、及び制御信号線３６と第２ゲート２３２２との間の電気的接続の実現を容易にする。
いくつかの実施例において、第１ゲート部２３２２Ａのベース基板１１上への正射影は、２つの第１電極２３２３のうちの一方のベース基板１１上への正射影と第２電極２３２４のベース基板１１上への正射影との間にあり、第２ゲート部２３２２Ｂのベース基板１１上への正射影は、２つの第１電極２３２３のうちの他方のベース基板１１上への正射影と第２電極２３２４のベース基板１１上への正射影との間にある。例えば、第１ゲート部２３２２Ａ、第２ゲート部２３２２Ｂ、２つの第１電極２３２３、及び第２電極２３２４は、いずれも第１方向に沿って延在する。このような構造により、スイッチングトランジスタ２３２の第１方向に垂直な方向でのサイズの縮小に有利であり、この結果、多重化ユニット２３１が占有するスペースが低減される。
いくつかの実施例において、図６Ｂを参照すると、第２アクティブ層２３２１は、互いに間隔を空けて配置された第１アクティブ部２３２１Ａと第２アクティブ部２３２１Ｂとを含む。第２アクティブ部２３２１Ｂは、第１アクティブ部２３２１Ａと表示領域１１１との間に配置される。各第１電極２３２３と第２電極２３２４は、それぞれ、複数の第１ビアホールＶ１を介して第１アクティブ部２３２１Ａに電気的に接続され、各第１電極２３２３と第２電極２３２４は、それぞれ、複数の第２ビアホールＶ２を介して第２アクティブ部２３２１Ｂに電気的に接続されている。例えば、各第１電極２３２３と第２電極２３２４は、第１方向に沿って延在し、複数の第１ビアホールＶ１と複数の第２ビアホールＶ２は、第１方向に沿って配列されている。
上記の実施例では、第２アクティブ層２３２１は、互いに間隔を空けて配置された第１アクティブ部２３２１Ａと第２アクティブ部２３２１Ｂとを含む。このような構造により、スイッチングトランジスタ２３２の放熱に有利であり、多重化ユニット２３１の信頼性を向上させることができる。
本開示の異なる実施例によるアレイ基板における多重化ユニットは、上記のいずれかの実施例に記載された多重化ユニットであってもよい。
いくつかの実施例において、図５Ａ、図５Ｂ及び図６Ａを参照すると、アレイ基板は複数の電源線１６と第１電源バス３３とをさらに含む。複数の電源線１６は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数の電源線１６は、複数の副画素１２に第１電源信号を提供するように構成される。第１電源バス３３は、少なくとも第１周辺領域１１２Ａに配置され、且つ表示領域１１１に配置された複数の電源線１６に電気的に接続される。第１電源バス３３の第１周辺領域１１２Ａに配置された部分のベース基板１１上への正射影は、複数の制御信号線３６のベース基板１１上への正射影の表示領域１１１から離れた側にある。
いくつかの実施例において、図５Ｂを参照すると、多重化回路２３における複数の多重化ユニット２３１は、第１周辺領域１１２Ａに配置された複数の第１多重化ユニット２３１Ａを含む。アレイ基板は、複数の電源バス接続部品３７と第２電源バス３８とをさらに含む。
複数の電源バス接続部品３７は、第１周辺領域１１２Ａに配置される。各電源バス接続部品３７のベース基板１１上への正射影は、複数の第１多重化ユニット２３１Ａのうちの隣接する２つの第１多重化ユニット２３１Ａのベース基板１１上への正射影の間にある。図６Ｂを参照すると、少なくとも１つの電源バス接続部品３７は、異なる層に配置された第１接続層３７１及び第２接続層３７２を含む。例えば、第１接続層３７１は、第２ゲート２３２２と同一層に配置される。例えば、第２接続層３７２は、副画素１２におけるストレージキャパシタ１２２の第２電極板１２２２と同一層に配置される。
第２電源バス３８は、少なくとも第１周辺領域１１２Ａに配置され、且つ多重化回路２３と表示領域１１１との間に配置される。例えば、第２電源バス３８は、曲がり角領域１１２Ｂに配置されてもよい。ここで、第２電源バス３８は、複数の電源バス接続部品３７を介して第１電源バス３３に電気的に接続される。例えば、第２電源バス３８は、ビアホールを介して第１接続層３７１に接続され、且つ、他方のビアホールを介して第２接続層３７２に接続される。同様に、第２電源バス３３は、ビアホールを介して第１接続層３７１に接続され、且つ、他方のビアホールを介して第２接続層３７２に接続される。
上記の実施例では、電源バス接続部品３７は、異なる層に配置された第１接続層３７１及び第２接続層３７２を含む。このような構造により、電源バス接続部品３７の横方向のサイズ（即ち、電源バス接続部品３７の延在方向に垂直な方向でのサイズ）を縮小する場合には、異なる副画素１２に提供された第１電源信号の電圧がより近くなるように電源バス接続部品３７の抵抗を小さくすることができ、この結果、アレイ基板のフレームサイズとアレイ基板の表示均一性を両立させることができる。
いくつかの実施例において、図６Ａを参照すると、第１接続層３７１のベース基板１１上への正射影と第２接続層３７２のベース基板１１上への正射影は、少なくとも部分的に重なり、例えば、完全に重なっている。
発明者は、制御信号線に制御信号を提供する信号線と他の信号線（例えば、第１電源信号バス、データ信号入力線など）との間に配線の干渉が生じやすいことにも気づいた。これを考慮して、本開示の実施例では、以下のような技術案をさらに提供する。
図７Ａは、本開示のさらに別の実施例によるアレイ基板の概略構造図である。図７Ｂは、図７Ａに示されたアレイ基板のループＢに含まれる部分領域の拡大概略図である。図７Ａに示された２つのループＢのうちの少なくとも１つが図７Ｂに示された構造を含み得ることが理解すべきである。
図７Ａと図７Ｂに示すように、アレイ基板は、ベース基板１１と、複数の副画素１２と、複数のデータライン１３と、複数の電源線１６と、多重化回路２３と、複数のデータ信号入力線３１と、複数の制御信号線３６と、複数の制御信号接続線３９と、複数の制御信号入力線４１と、を含む。
図７Ａを参照すると、ベース基板１１は、表示領域１１１と表示領域１１１を囲む周辺領域１１２とを含む。周辺領域１１２は、表示領域１１１の片側に配置された第１周辺領域１１２Ａと第１周辺領域１１２Ａに隣接する曲がり角領域１１２Ｂとを含む。
複数のデータライン１３は、表示領域１１１に配置され、且つ表示領域１１１に配置された複数の副画素１２に電気的に接続される。複数のデータライン１３は、複数の副画素１２にデータ信号を提供するように構成される。例えば、各データライン１３は、１列の副画素１２に電気的に接続される。
複数の電源線１６は、表示領域１１１に配置され、且つ複数の副画素１２に電気的に接続される。複数の電源線１６は、複数の副画素１２に第１電源信号を提供するように構成される。例えば、複数の電源線１６は、１列の副画素１２に電気的に接続される。
図７Ｂを参照すると、複数のデータ信号入力線３１、複数の制御信号線３６、及び多重化回路２３は、第１周辺領域１１２Ａと曲がり角領域１１２Ｂとに配置される。多重化回路２３は、複数の制御信号線３６の表示領域１１１に近い側に配置される。多重化回路２３は、複数の多重化ユニット２３１を含む。少なくとも１つの多重化ユニット２３１は、複数のデータ信号入力線３１のうちの１本および複数のデータライン１３のうちの少なくとも２本に電気的に接続される。
第１電源バス３３は、第１周辺領域１１２Ａと曲がり角領域１１２Ｂとに配置され、且つ複数の電源線１６に電気的に接続される。ここで、第１電源バス３３と複数のデータ信号入力線３１は、異なる層に配置される。
複数の制御信号接続線３９と複数のデータ信号入力線３１は、異なる層に配置される。複数の制御信号接続線３９は、第１電源バス３３と表示領域１１１との間に配置される。各制御信号接続線３９は、複数の制御信号線３６のうちの１本に電気的に接続される。
複数の制御信号入力線４１と第１電源バス３３は、異なる層に配置される。各制御信号入力線４１は、第３ビアホールＶ３を介して複数の制御信号接続線３９のうちの１本に電気的に接続される。ここで、第３ビアホールＶ３のベース基板１１上への正射影は、第１電源バス３３の曲がり角領域１１２Ｂに配置された部分のベース基板１１上への正射影と複数のデータ信号入力線３１のベース基板１１上への正射影との間にある。
上記の実施例では、複数のデータ信号入力線３１は、第１電源バス３３と異なる層に配置され、複数の制御信号入力線４１は、第１電源バス３３と異なる層に配置され、複数の制御信号接続線３９は、複数のデータ信号入力線３１と異なる層に配置され、且つ第１電源バス３３と表示領域１１１との間に配置される。このようにすると、複数の制御信号接続線３９は、第１電源バス３３と間隔を空けて配置され、且つ複数のデータ信号入力線３１と異なる層に配置され、複数の制御信号接続線３９と第１電源バス３３との間の配線の干渉、及び複数の制御信号接続線３９と複数のデータ信号入力線３１との間の配線の干渉が回避される。
いくつかの実施例において、図７Ｂを参照すると、複数の制御信号入力線４１のベース基板１１上への正射影は、第１電源バス３３のベース基板１１上への正射影を通過する。言い換えれば、複数の制御信号入力線４１のベース基板１１上への正射影は、第１電源バス３３のベース基板１１上への正射影と重なっている。各制御信号接続線３９は、第１電源バス３３と同一層に配置された第１制御信号接続部３９１を含む。第１制御信号接続部３９１は、第３ビアホールＶ３を介して複数の制御信号入力線４１のうちの１本に電気的に接続される。第１制御信号接続部３９１のベース基板１１上への正射影は、複数のデータ信号入力線３１のベース基板１１上への正射影を通過する。言い換えれば、第１制御信号接続部３９１のベース基板１１上への正射影は、複数のデータ信号入力線３１のベース基板１１上への正射影と重なっている。
上記の実施例では、第１制御信号接続部３９１は、第１電源バス３３と同一層に配置され、金属層を追加することにより制御信号線３６に制御信号を導入する必要がなく、工程フローが簡略化され、コストが節約される。
いくつかの実施例において、複数の制御信号入力線４１と複数のデータ信号入力線３１は、図３に示された副画素１２におけるストレージキャパシタ１２２的第１電極板１２２１と第２電極板１２２２のうちの少なくとも１つと同一層に配置される。いくつかの実施例において、第１電源バス３３、図３に示された副画素１２における駆動トランジスタ１２１のソース１２１６及びドレイン１２１７は、同一層に配置される。
図８は、図７Ｂに示されたＡ－Ａ’に沿った概略断面図である。
図８に示すように、いくつかの実施例において、複数の制御信号入力線４１のうちの隣接する２本の制御信号入力線４１のうちの１本は、第１電極板１２２１と同一層に配置され、他本は、第２電極板１２２２と同一層に配置される。いくつかの実施例において、複数のデータ信号入力線３１のうちの隣接する２本のデータ信号入力線３１のうちの１本は、第１電極板１２２１と同一層に配置され、他本は、第２電極板１２２２と同一層に配置される。このようにすると、複数の制御信号入力線４１及び複数のデータ信号入力線３１が占有するスペースを低減させることができ、アレイ基板のフレームサイズをさらに小さくすることに寄与する。
いくつかの実施例において、図７Ｂを参照すると、各制御信号接続線３９は、第１制御信号接続部３９１と異なる層に配置された第２制御信号接続部３９２をさらに含む。第２制御信号接続部３９２は、１本の制御信号線３６に電気的に接続され、且つ第４ビアホールＶ４を介して第１制御信号接続部３９１に電気的に接続される。第４ビアホールＶ４のベース基板１１上への正射影は、複数の制御信号線３６のベース基板１１上への正射影と複数のデータ信号入力線３１のベース基板１１上への正射影との間にある。このようにすると、各制御信号接続線３９がいずれも第１制御信号接続部３９１と第２制御信号接続部３９２とを含むので、複数の制御信号線３９に提供された制御信号の電圧がより近くなり、複数の副画素１２による表示の均一性を向上させることに寄与する。また、異なる信号線の間のスペースを十分に利用することができ、アレイ基板のフレームサイズをさらに小さくすることに寄与する。
いくつかの実施例において、複数の多重化ユニット２３１は、第１周辺領域１１２Ａに配置された複数の第１多重化ユニット２３１Ａと曲がり角領域１１２Ｂに配置された複数の第２多重化ユニット２３１Ｂとを含む。複数の第１多重化ユニット２３１Ａのうち曲がり角領域１１２Ｂに最も近い１つの第１多重化ユニット２３１Ａに接続されたデータ信号入力線３１は、第１データ信号入力線３１’であり、複数の第２多重化ユニット２３１Ｂのうち第１周辺領域１１２Ａに最も近い１つの第２多重化ユニット２３１Ｂに接続されたデータ信号入力線３１は、第２データ信号入力線３１’’である。第１データ信号入力線３１’のベース基板１１上への正射影と第２データ信号入力線３１’’のベース基板１１上への正射影との間にある各制御信号線３６のベース基板１１上への正射影の部分は、第１射影Ｍ１である。各第２制御信号接続部３９２は、第５ビアホールＶ５を介して対応する１本の制御信号線３６に電気的に接続される。ここで、第５ビアホールＶ５のベース基板１１上への正射影は、第１射影Ｍ１と重なっている。例えば、第５ビアホールＶ５のベース基板１１上への正射影は、第１射影Ｍ１内にある。
いくつかの実施例において、多重化回路２３は、多重化された第１多重化ユニット２３１Ａと多重化された第２多重化ユニット２３１Ｂとの間に配置されたダミー多重化ユニット２３２をさらに含む。ここで、ダミー多重化ユニット２３２の位置は、第１周辺領域１１２Ａと曲がり角領域１１２Ｂが交差する位置と見なされることができる。例えば、ダミー多重化ユニット２３２の構造は、多重化ユニット２３１の構造と同じであってもよい。ダミー多重化ユニット２３２は、複数のデータ信号入力線３１及び複数のデータライン１３のいずれにも電気的に接続されていない。ダミー多重化ユニット２３２は、プロセス中に複数の多重化ユニット２３１の均一性を確保することに寄与する。
以上のように、本開示の異なる実施例によるアレイ基板を説明した。なお、本開示の異なる実施例のアレイ基板を互いに組み合わせることができる。
図９Ａは、本開示の一実施例による副画素の画素回路が１組の接続線に接続された概略レイアウト図である。図９Ｂは、本開示の一実施例による副画素の画素回路が多重化ユニットに接続された概略レイアウト図である。
図９Ａと図９Ｂに示すように、副画素の画素回路は、駆動トランジスタＴ１（即ち、前述の駆動トランジスタ１２１）と、データ書き込みトランジスタＴ２と、閾値補償トランジスタＴ３と、第１発光制御トランジスタＴ４と、第２発光制御トランジスタＴ５と、第１リセットトランジスタＴ６（図９の右下隅に位置する）と、第２リセットトランジスタＴ７（図９の左上隅に位置する）と、ストレージキャパシタＣ１（即ち、前述のストレージキャパシタ１２２）と、を含み得る。
駆動トランジスタＴ１は、チャネル領域Ｔ１４を含み、データ書き込みトランジスタＴ２は、チャネル領域Ｔ２４を含み、閾値補償トランジスタＴ３は、チャネル領域Ｔ３４を含み、第１発光制御トランジスタＴ４は、チャネル領域Ｔ４４を含み、第２発光制御トランジスタＴ５は、チャネル領域Ｔ５４を含み、第１リセットトランジスタＴ６は、チャネル領域Ｔ６４を含み、第２リセットトランジスタＴ７は、チャネル領域Ｔ７４を含む。
データ書き込みトランジスタＴ２のゲートＴ２０は、ゲート線１４に電気的に接続され、データ書き込みトランジスタＴ２の第１電極Ｔ２１は、（例えばビアホールＶＨ１を介して）データライン１３に電気的に接続され、データ書き込みトランジスタＴ２の第２電極Ｔ２２は、駆動トランジスタＴ１の第１電極Ｔ１１に電気的に接続される。
閾値補償トランジスタＴ３のゲートＴ３０は、ゲート線１４に電気的に接続され、閾値補償トランジスタＴ３の第１電極Ｔ３１は、駆動トランジスタＴ１の第２電極Ｔ１２に電気的に接続され、閾値補償トランジスタＴ３の第２電極Ｔ３２は、接続電極３１ｂを介して駆動トランジスタＴ１のゲートＴ１０、即ちストレージキャパシタの第２電極板Ｃ１２に電気的に接続される。
第１発光制御トランジスタＴ４のゲートＴ４０と第２発光制御トランジスタＴ５のゲートＴ５０は、いずれも発光制御線１５に電気的に接続される。例えば、発光制御線１５の一部は、第１発光制御トランジスタＴ４のゲートＴ４０として機能し、発光制御線１１０の他の部分は、第２発光制御トランジスタＴ５のゲートＴ５０として機能する。第１発光制御トランジスタＴ４の第１電極Ｔ４１は、（例えばビアホールＶＨ２を介して）電源線１６に電気的に接続され、第１発光制御トランジスタＴ４の第２電極Ｔ４２は、駆動トランジスタＴ１の第１電極Ｔ１１に電気的に接続される。第２発光制御トランジスタＴ５の第１電極Ｔ５１は、駆動トランジスタＴ１の第２電極Ｔ１２に電気的に接続され、第２発光制御トランジスタＴ５の第２電極Ｔ５２は、発光ダイオード１２３の第１電極１２３１に電気的に接続される（図３を参照）。例えば、第２発光制御トランジスタＴ５の第２電極Ｔ５２は、接続電極３１ｄを介して発光ダイオード１２３の第１電極１２３１に電気的に接続される。
第１リセットトランジスタＴ６のゲートＴ６０は、リセット制御線１８に電気的に接続され、第１リセットトランジスタＴ６の第１電極Ｔ６１は、接続電極３１ａを介して初期化信号線１７に電気的に接続され、第１リセットトランジスタＴ６の第２電極Ｔ６２は、接続電極３１ｂを介して駆動トランジスタＴ１のゲートＴ１０に電気的に接続される。例えば、第１リセットトランジスタＴ６の第１電極Ｔ６１は、ビアホールＶＨ１１を介して接続電極３１ａの一端に電気的に接続される。初期化信号線１７は、ビアホールＶＨ１２を介して接続電極３１ａの他端に電気的に接続される。例えば、第１リセットトランジスタＴ６の第２電極Ｔ６２は、ビアホールＶＨ２１を介して接続電極３１ｂの一端に電気的に接続され、駆動トランジスタＴ１のゲートＴ１０は、ビアホールＶＨ２２を介して電極３１ｂの他端に接続される。
第２リセットトランジスタＴ７のゲートＴ７０は、別のリセット制御線１８に電気的に接続され、第２リセットトランジスタＴ７の第１電極Ｔ７１は、接続電極３１Ｃを介して別の初期化信号線１７に電気的に接続され、第２リセットトランジスタＴ７の第２電極Ｔ７２は、発光ダイオード１２３の第１電極１２３１に電気的に接続される（図３を参照）。例えば、第２リセットトランジスタＴ７の第１電極Ｔ７１は、ビアホールＶＨ３１を介して接続電極３１Ｃの一端に電気的に接続され、別の初期化信号線１７は、ビアホールＶＨ３２を介して接続電極３１Ｃの他端に電気的に接続される。
ストレージキャパシタＣ１の第１電極板Ｃ１１は、（例えば、ビアホールＶＨ３を介して）電源線１６に電気的に接続される。電源線１６は、ビアホールＶＨ０を介して接続素子２１４に接続される。
図９Ａに示すように、ゲート接続線３２１は、ゲート線１４に電気的に接続され、発光制御接続線３２２は、発光制御線１５に電気的に接続され、電源接続線３２３は、電源線１６に電気的に接続され、初期化接続線３２４は、初期化信号線１７に電気的に接続される。
図９Ｂに示すように、第２電源バス３８は、電源線１６に電気的に接続され、多重化ユニットにおける第２電極２３２４は、（例えば、データラインリード１３Ａを介して）データライン１３に電気的に接続される。
本開示の実施例では、表示領域と、表示領域を囲み、表示領域の片側に配置された第１周辺領域と第１周辺領域に隣接する曲がり角領域とを含む周辺領域とを含むベース基板を準備することと、表示領域に配置された複数の副画素を形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素にデータ信号を提供するように構成された複数のデータラインを形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素にゲート信号を提供するように構成された複数のゲート線を形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素に発光制御信号を提供するように構成された複数の発光制御線を形成することと、少なくとも曲がり角領域に配置され、各組が、複数のゲート線のうちの１本に電気的に接続されたゲート接続線と複数の発光制御線のうちの１本に電気的に接続された発光制御接続線とを含む複数の接続線を含む複数組の接続線を形成することと、少なくとも曲がり角領域に配置され、複数組の接続線におけるゲート接続線を介して複数のゲート線に電気的に接続された複数のゲート駆動ユニットを含むゲート駆動回路を形成することと、少なくとも曲がり角領域に配置され、且つゲート駆動回路の表示領域から離れた側に配置され、複数組の接続線における発光制御接続線を介して複数の発光制御線に電気的に接続された複数の発光制御駆動ユニットを含む発光制御駆動回路を形成することと、少なくとも曲がり角領域に配置された複数のデータ信号入力線を形成することと、少なくとも曲がり角領域に配置され、且つゲート駆動回路の表示領域に近い側に配置され、少なくとも１つが複数のデータ信号入力線のうちの１本および複数のデータラインのうちの少なくとも２本に電気的に接続された複数の多重化ユニットを含む多重化回路を形成することと、を含むアレイ基板の製造方法をさらに提供する。複数の接続線の各々のベース基板上への正射影は、複数の多重化ユニットのうちの隣接する２つの多重化ユニットのベース基板上への正射影の間を通過し、且つ複数の多重化ユニットのベース基板上への正射影と重ならない。
上記の実施例では、ゲート駆動回路は、複数組の接続線におけるゲート接続線を介して表示領域の複数のゲート線に電気的に接続され、発光制御駆動回路は、複数組の接続線における発光制御接続線を介して表示領域の発光制御線に電気的に接続される。ゲート接続線と発光制御接続線は、隣接する２つの多重化ユニットの間を通過し、且つ各多重化ユニットのベース基板上への正射影と重ならない。このようにすると、ゲート接続線及び発光制御接続線と多重化回路との間の相互影響が低減される。
本開示の実施例では、表示領域と、表示領域を囲み、表示領域の片側に配置された第１周辺領域と第１周辺領域に隣接する曲がり角領域とを含む周辺領域とを含むベース基板を準備することと、表示領域に配置された複数の副画素を形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素にデータ信号を提供するように構成された複数のデータラインを形成することと、少なくとも第１周辺領域に配置された複数の制御信号線を形成することと、少なくとも第１周辺領域に配置された複数のデータ信号入力線を形成することと、多重化回路を形成することと、を含む別のアレイ基板の製造方法をさらに提供する。
多重化回路は、少なくとも第１周辺領域に配置され、且つ複数の制御信号線の表示領域に近い側に配置され、多重化回路は、複数の多重化ユニットを含み、少なくとも１つの多重化ユニットは、複数の制御信号線、複数のデータ信号入力線のうちの１本および複数のデータラインのうちの少なくとも２本に電気的に接続され、少なくとも１つの多重化ユニットは、複数のスイッチングトランジスタを含む。少なくとも１つのスイッチングトランジスタは、ベース基板の片側に配置された第１アクティブ層と、第１アクティブ層のベース基板から離れた側に配置され、間隔を空けて配置された第１ゲート部及び第２ゲート部を含み、第１ゲート部及び第２ゲート部は、複数の制御信号線のうちの１本に電気的に接続された第１ゲートと、第１ゲートのベース基板から離れた側に配置され、且つ第１アクティブ層及びデータ信号入力線に電気的に接続された２つの第１電極と、第１ゲートのベース基板から離れた側に配置され、且つ第１アクティブ層及び少なくとも２本のデータラインのうちの１本に電気的に接続され、ベース基板上への正射影は、２つの第１電極のベース基板上への正射影の間にある第２電極と、を含む。
上記の実施例では、スイッチングトランジスタの第２ゲートは、間隔を空けて配置された第１ゲート部及び第２ゲート部を含み、スイッチングトランジスタがオンになると、２つの第１電極の各々と第２電極との間の第２アクティブ層にキャリアが通過する。例えば、第１ゲート部及び第２ゲート部は、第１方向に沿って延在する。スイッチングトランジスタのチャネルは、第２アクティブ層が第１ゲート部と重なる部分と第２アクティブ層が第２ゲート部と重なる部分とを含む。したがって、第２ゲートを間隔を空けて配置された２つのゲート部に設定することにより、スイッチングトランジスタのチャネルのアスペクト比が一定である場合には、多重化ユニットの第１方向での長さを低減させることができ、この結果、アレイ基板のフレームサイズを小さくすることに寄与する。
本開示の実施例では、表示領域と、表示領域を囲み、表示領域の片側に配置された第１周辺領域と第１周辺領域に隣接する曲がり角領域とを含む周辺領域とを含むベース基板を準備することと、表示領域に配置された複数の副画素を形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素にデータ信号を提供するように構成された複数のデータラインを形成することと、表示領域に配置され、且つ複数の副画素に電気的に接続され、複数の副画素に第１電源信号を提供するように構成された複数の電源線を形成することと、第１周辺領域と曲がり角領域とに配置された複数の制御信号線を形成することと、第１周辺領域と曲がり角領域とに配置された複数のデータ信号入力線を形成することと、第１周辺領域と曲がり角領域とに配置され、複数の制御信号線の表示領域に近い側に配置され、少なくとも１つが複数の制御信号線、複数のデータ信号入力線のうちの１本および複数のデータラインのうちの少なくとも２本に電気的に接続された複数の多重化ユニットを含む多重化回路を形成することと、第１周辺領域と曲がり角領域とに配置され、複数の電源線に電気的に接続され、複数のデータ信号入力線と異なる層に配置される第１電源バスを形成することと、複数のデータ信号入力線と異なる層に配置され、第１電源バスと表示領域との間に配置され、各々が複数の制御信号線のうちの１本に電気的に接続される複数の制御信号接続線を形成することと、第１電源バスと異なる層に配置され、各々が第３ビアホールを介して複数の制御信号接続線のうちの１本に電気的に接続され、第３ビアホールのベース基板上への正射影が第１電源バスの曲がり角領域に配置された部分のベース基板上への正射影と複数のデータ信号入力線のベース基板上への正射影との間にある複数の制御信号入力線を形成することと、を含むさらに別のアレイ基板の製造方法をさらに提供する。
上記の実施例では、複数のデータ信号入力線は、第１電源バスと異なる層に配置され、複数の制御信号入力線は、第１電源バスと異なる層に配置され、複数の制御信号接続線は、複数のデータ信号入力線と異なる層に配置され、且つ第１電源バスと表示領域との間に配置される。このようにすると、複数の制御信号接続線は、第１電源バスと間隔を空けて配置され、且つ複数のデータ信号入力線と異なる層に配置され、複数の制御信号接続線と第１電源バスとの間の配線の干渉、及び複数の制御信号接続線と複数のデータ信号入力線との間の配線の干渉が回避される。
本開示では、上記のいずれかの実施例のアレイ基板を含み得る表示装置をさらに提供する。いくつかの実施例において、表示装置は、例えば、表示パネル、モバイル端末、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション、電子ペーパーなど、表示機能を備えたあらゆる製品または部品であってもよい。
これまで、本開示の各実施例を詳細に説明した。本開示の構想を隠すことを避けるために、当該技術分野で知られているいくつかの詳細を記載しない。本明細書で開示される技術案がどのように実現されるかは、上記の説明から当業者には十分に理解できる。
本開示のいくつかの特定の実施例は、例によって詳細に説明されたが、上記の例が単に説明のためのものであり、本開示の範囲を限定するためのものではないことを当業者は理解すべきである。上記の実施例が本開示の範囲および精神から逸脱することなく修正され、または技術的特徴の一部が等効に置換され得ることを当業者は理解すべきである。本開示の範囲は、添付の特許請求の範囲によって限定される。
１１ ベース基板
１１１ 表示領域
１１２ 周辺領域
１１２Ａ 第１周辺領域
１１２Ｂ 曲がり角領域
１１２Ｃ 第２周辺領域
１２ 副画素
１２１ 駆動トランジスタ
１２２ ストレージキャパシタ
１２３ 発光ダイオード
１２４ バッファ層
１２５ 平坦化層
１２６ 画素定義層
１２７ 支持層
１２８ パッケージ層
１３ データライン
１３Ａ データラインリード
１４ ゲート線
１５ 発光制御線
１６ 電源線
１７ 初期化線
２１ ゲート駆動回路
２１１ ゲート駆動ユニット
２２ 発光制御駆動回路
２２１ 発光制御駆動ユニット
２３ 多重化回路
２３１ 多重化ユニット
２３２ スイッチングトランジスタ
３１ データ信号入力線
３２ 接続線
３２１ ゲート接続線
３２２ 発光制御接続線
３２３ 電源接続線
３２４ 初期化接続線
３３ 第１電源バス
３４ 初期化バス
３６ 制御信号線
３７ 電源バス接続部品
３７１ 第１接続層
３７２ 第２接続層
３８ 第２電源バス
３９ 制御信号接続線
３９１ 第１制御信号接続線
３９２ 第２制御信号接続線
４１ 制御信号入力線

Claims (21)

  1. 表示領域と、前記表示領域を囲み、前記表示領域の片側に配置された第１周辺領域と前記第１周辺領域に隣接する曲がり角領域とを含む周辺領域とを含むベース基板と、
    前記表示領域に配置された複数の副画素と、
    前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素にデータ信号を提供するように構成された複数のデータラインと、
    前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素にゲート信号を提供するように構成された複数のゲート線と、
    前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に発光制御信号を提供するように構成された複数の発光制御線と、
    少なくとも前記曲がり角領域に配置され、各組が、前記複数のゲート線のうちの１本に電気的に接続されたゲート接続線と前記複数の発光制御線のうちの１本に電気的に接続された発光制御接続線とを含む複数の接続線を含む複数組の接続線と、
    少なくとも前記曲がり角領域に配置され、前記複数組の接続線における前記ゲート接続線を介して前記複数のゲート線に電気的に接続された複数のゲート駆動ユニットを含むゲート駆動回路と、
    少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路の前記表示領域から離れた側に配置され、前記複数組の接続線における前記発光制御接続線を介して前記複数の発光制御線に電気的に接続された複数の発光制御駆動ユニットを含む発光制御駆動回路と、
    少なくとも前記曲がり角領域に配置された複数のデータ信号入力線と、
    少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路の前記表示領域に近い側に配置され、少なくとも１つが前記複数のデータ信号入力線のうちの１本および前記複数のデータラインのうちの少なくとも２本に電気的に接続された複数の多重化ユニットを含む多重化回路と、
    を含み、
    ここで、前記複数の接続線の各々の前記ベース基板上への正射影は、前記複数の多重化ユニットのうちの隣接する２つの多重化ユニットの前記ベース基板上への正射影の間を通過し、且つ前記複数の多重化ユニットの前記ベース基板上への正射影と重ならない、
    アレイ基板。
  2. 前記複数の接続線は、電源接続線をさらに含み、
    前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に第１電源信号を提供するように構成された複数の電源線と、
    前記第１周辺領域と前記曲がり角領域とに配置され、且つ前記ゲート駆動回路と前記多重化回路との間に配置され、前記複数組の接続線における前記電源接続線を介して前記複数の電源線に電気的に接続された第１電源バスと、
    をさらに含む、
    請求項１に記載のアレイ基板。
  3. 前記複数の接続線は、初期化接続線をさらに含み、
    前記表示領域に配置され、且つ前記複数の副画素に電気的に接続され、前記複数の副画素に初期化信号を提供するように構成された複数の初期化線と、
    少なくとも前記曲がり角領域に配置され、且つ前記ゲート駆動回路と前記第１電源バスとの間に配置され、前記複数組の接続線における前記初期化接続線を介して前記複数の初期化線に電気的に接続された初期化バスと、
    をさらに含む、
    請求項２に記載のアレイ基板。
  4. 前記複数の副画素のうちの少なくとも１つは、駆動トランジスタとストレージキャパシタとを含み、
    前記駆動トランジスタは、
    前記ベース基板上に配置された第１アクティブ層と、
    前記第１アクティブ層の前記ベース基板から離れた側に配置された第１ゲートと、
    前記第１ゲートの前記ベース基板から離れた側に配置された第１絶縁層と、
    前記第１絶縁層の前記ベース基板から離れた側に配置された第２絶縁層と、
    前記第２絶縁層の前記ベース基板から離れた側に配置され、且つ前記第１アクティブ層に電気的に接続されたソース及びドレインと、
    を含み、
    前記ストレージキャパシタは、
    前記第１ゲートと同一層に配置された第１電極板と、
    前記第１絶縁層と前記第２絶縁層との間に配置された第２電極板と、
    を含み、
    前記複数の接続線の各々は、第１接続部を含み、前記第１接続部の前記ベース基板上への正射影は、前記隣接する２つの多重化ユニットの前記ベース基板上への正射影の間を通過し、前記ゲート接続線の第１接続部、前記発光制御接続線の第１接続部、前記電源接続線の第１接続部、前記初期化接続線の第１接続部のうちの少なくとも１つは、前記第１電極板と前記第２電極板のうちの１つと同一層に配置される、
    請求項３に記載のアレイ基板。
  5. 前記発光制御接続線の第１接続部と前記第１電極板は、同一層に配置され、
    前記ゲート接続線の第１接続部、前記初期化接続線の第１接続部、及び前記第２電極板は、同一層に配置され、
    前記電源接続線の第１接続部は、前記第１電極板と前記第２電極板のうちの少なくとも１つと同一層に配置される、
    請求項４に記載のアレイ基板。
  6. 前記複数の接続線の各々は、前記第１接続部に電気的に接続された第２接続部をさらに含み、前記第２接続部の前記ベース基板上への正射影は、前記複数のデータ信号入力線の前記ベース基板上への正射影を通過し、前記第２接続部、前記ソース及び前記ドレインは、同一層に配置される、
    請求項４に記載のアレイ基板。
  7. 前記ゲート接続線、前記発光制御接続線、及び前記初期化接続線のそれぞれは、前記第２接続部に電気的に接続された第３接続部をさらに含み、前記第３接続部は、前記第２接続部の前記第１接続部から離れた側に配置され、前記第３接続部の前記ベース基板上への正射影は、前記第１電源バスの前記ベース基板上への正射影を通過し、
    前記ゲート接続線の第３接続部、前記発光制御接続線の第３接続部、及び前記初期化接続線の第３接続部のうちの少なくとも１つは、前記第１電極板と前記第２電極板のうちの１つと同一層に配置される、
    請求項６に記載のアレイ基板。
  8. 前記発光制御接続線の第３接続部と前記第１電極板は、同一層に配置され、
    前記ゲート接続線の第３接続部、前記初期化接続線の第３接続部、及び前記第２電極板は、同一層に配置される、
    請求項７に記載のアレイ基板。
  9. 前記発光制御駆動回路の前記表示領域から離れた側に配置された第３電源バスをさらに含み、
    前記第１電源バスは、前記第１電源信号を提供するように構成され、前記第３電源バスは、第２電源信号を提供するように構成され、前記第２電源信号の電圧は、前記第１電源信号の電圧よりも低い、
    請求項２に記載のアレイ基板。
  10. 前記第１周辺領域と前記曲がり角領域とに配置され、且つ前記多重化回路の前記表示領域から離れた側に配置された複数の制御信号線をさらに含み、各第１制御信号線は、前記複数の多重化ユニットに電気的に接続され、
    前記複数の多重化ユニットのうちの少なくとも１つは、複数のスイッチングトランジスタを含み、少なくとも１つのスイッチングトランジスタは、
    前記ベース基板の片側に配置された第２アクティブ層と、
    前記第２アクティブ層の前記ベース基板から離れた側に配置され、間隔を空けて配置された第１ゲート部及び第２ゲート部を含み、前記第１ゲート部及び前記第２ゲート部は、
    前記複数の制御信号線のうちの１本に電気的に接続された第２ゲートと、
    前記第２ゲートの前記ベース基板から離れた側に配置され、且つ前記第２アクティブ層及び前記複数のデータ信号入力線のうちの１本に電気的に接続された２つの第１電極と、
    前記第２ゲートの前記ベース基板から離れた側に配置され、且つ前記第２アクティブ層及び前記少なくとも２本のデータラインのうちの１本に電気的に接続され、前記ベース基板上への正射影は、前記２つの第１電極の前記ベース基板上への正射影の間にある第２電極と、
    を含む、
    請求項１から９のいずれか１項に記載のアレイ基板。
  11. 前記複数のスイッチングトランジスタは、２つのスイッチングトランジスタを含み、前記２つのスイッチングトランジスタは、前記２つの第１電極のうちの１つを共用する請求項１０に記載のアレイ基板。
  12. 前記少なくとも１つのスイッチングトランジスタは、電極接続部とゲート接続部のうちの少なくとも１つをさらに含み、
    前記電極接続部の前記ベース基板上への正射影は、前記第２アクティブ層の前記ベース基板上への正射影と前記複数の制御信号線の前記ベース基板上への正射影との間にあり、前記２つの第１電極は、前記電極接続部を介して前記データ信号入力線に電気的に接続され、
    前記ゲート接続部の前記ベース基板上への正射影は、前記第２アクティブ層の前記ベース基板上への正射影と前記電極接続部の前記ベース基板上への正射影との間にあり、前記第１ゲート部と前記第２ゲート部は、前記ゲート接続部を介して前記制御信号線に電気的に接続される、
    請求項１０に記載のアレイ基板。
  13. 前記２つの第１電極と前記電極接続部は、一体に設けられ、前記第１ゲート部と、前記第２ゲート部と、前記ゲート接続部とは、一体に設けられている請求項１２に記載のアレイ基板。
  14. 前記第１ゲート部の前記ベース基板上への正射影は、前記２つの第１電極のうちの一方の前記ベース基板上への正射影と前記第２電極の前記ベース基板上への正射影との間にあり、前記第２ゲート部の前記ベース基板上への正射影は、前記２つの第１電極のうちの他方の前記ベース基板上への正射影と前記第２電極の前記ベース基板上への正射影との間にある、
    請求項１０に記載のアレイ基板。
  15. 前記第２アクティブ層は、
    第１アクティブ部と、
    前記第１アクティブ部と前記表示領域との間に配置された第２アクティブ部と、
    を含み、
    前記２つの第１電極の各々と前記第２電極は、それぞれ、複数の第１ビアホールを介して前記第１アクティブ部に電気的に接続され、前記２つの第１電極の各々と前記第２電極は、それぞれ、複数の第２ビアホールを介して前記第２アクティブ部に電気的に接続されている、
    請求項１０に記載のアレイ基板。
  16. 前記２つの第１電極と前記第２電極は、第１方向に沿って延在し、前記複数の第１ビアホールと前記複数の第２ビアホールは、前記第１方向に沿って配列されている請求項１５に記載のアレイ基板。
  17. 前記複数の多重化ユニットは、前記第１周辺領域に配置された複数の第１多重化ユニットを含み、
    前記第１周辺領域に配置され、少なくとも１つの前記ベース基板上への正射影は、前記複数の第１多重化ユニットのうちの隣接する２つの多重化ユニットの前記ベース基板上への正射影の間にあり、前記少なくとも１つは、異なる層に配置された第１接続層及び第２接続層を含む複数の電源バス接続部品と、
    少なくとも前記第１周辺領域に配置され、且つ前記多重化回路と前記表示領域との間に配置され、前記複数の電源バス接続部品を介して前記第１電源バスに電気的に接続された第２電源バスと、
    をさらに含む、
    請求項２から９のいずれか１項に記載のアレイ基板。
  18. 前記第１接続層の前記ベース基板上への正射影は、前記第２接続層の前記ベース基板上への正射影と少なくとも部分的に重なっている請求項１７に記載のアレイ基板。
  19. 前記複数の副画素のうちの少なくとも１つは、駆動トランジスタとストレージキャパシタとを含み、
    前記駆動トランジスタは、
    前記ベース基板上に配置された第１アクティブ層と、
    前記第１アクティブ層の前記ベース基板から離れた側に配置された第１ゲートと、
    前記第１ゲートの前記ベース基板から離れた側に配置された第１絶縁層と、
    前記第１絶縁層の前記ベース基板から離れた側に配置された第２絶縁層と、
    前記第２絶縁層の前記ベース基板から離れた側に配置され、且つ前記第１アクティブ層に電気的に接続されたソース及びドレインと、
    を含み、
    前記ストレージキャパシタは、
    前記第１ゲートと同一層に配置された第１電極板と、
    前記第１絶縁層と前記第２絶縁層との間に配置された第２電極板と、
    を含み、
    ここで、前記第２アクティブ層と前記第１アクティブ層は、同一層に配置され、前記第２ゲートと前記第１ゲートは、同一層に配置され、前記ソース、前記ドレイン、前記２つの第１電極、及び前記第２電極は、同一層に配置されている、
    請求項１０に記載のアレイ基板。
  20. 前記複数の多重化ユニットのうちの隣接する２つの多重化ユニットに電気的に接続された隣接する２本のデータ信号入力線のうちの１本は、前記第１電極板と同一層に配置され、他本は、前記第２電極板と同一層に配置されている請求項４に記載のアレイ基板。
  21. 請求項１から２０のいずれか１項に記載のアレイ基板を含む表示装置。
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