KR20210018561A - 표시 장치 - Google Patents

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KR20210018561A
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조영진
변민우
문중수
김양완
김한솔
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 화소 영역과 주변 영역을 포함하고, 적어도 하나의 곡선 코너부를 포함하는 기판, 화소 영역에 제공된 화소들, 주변 영역에 배치되는 데이터 구동부, 데이터 구동부로부터 화소에 데이터 신호를 제공하는 데이터 라인들 및 주변 영역에서 화소 영역과 주변 영역의 경계를 따라 상호 인접하게 배치되는 제1 초기화 전원부 및 제2 초기화 전원부를 포함한다. 제1 초기화 전원부 및 제2 초기화 전원부는, 곡선 코너부 근처에서, 데이터 라인들과 두께 방향으로 중첩된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 화소 영역과 화소 영역을 둘러싸는 주변 영역을 포함할 수 있다. 화소 영역의 화소 회로를 구동하는 구동부들은 표시 패널의 주변 영역에 배치될 수 있다. 데이터 구동부와 화소를 연결하는 신호 배선은 주변 영역에서 팬-아웃(fan-out) 구조로 배치될 수 있다.
라운드진 코너부를 포함하는 표시 장치는 코너부 하단으로 갈수록 스캔 구동부, 발광 구동부 및 초기화 전원부로부터 출력되는 배선들의 배치로 인하여 데드 스페이스가 증가할 수 있다. 코너부의 데드 스페이스를 최소화하기 위해, 다양한 형태의 배선 설계가 요구된다.
본 발명이 해결하고자 하는 과제는 팬-아웃 구조로 배치되는 신호 배선 상에 초기화 전원부를 중첩되게 배치하여 주변 영역의 코너부에서 데드 스페이스를 최소화하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화소 영역과 주변 영역을 포함하고, 적어도 하나의 곡선 코너부를 포함하는 기판, 상기 화소 영역에 제공된 화소들, 상기 주변 영역에 배치되는 데이터 구동부, 상기 데이터 구동부로부터 상기 화소에 데이터 신호를 제공하는 데이터 라인들 및 상기 주변 영역에서 상기 화소 영역과 상기 주변 영역의 경계를 따라 상호 인접하게 배치되는 제1 초기화 전원부 및 제2 초기화 전원부를 포함한다. 상기 제1 초기화 전원부 및 제2 초기화 전원부는, 상기 곡선 코너부 근처에서, 상기 데이터 라인들과 두께 방향으로 중첩된다.
표시 장치는 상기 기판의 일 변으로부터 돌출된 부가 영역을 포함할 수 있고, 상기 부가 영역은 벤딩되어, 상기 화소 영역 및 상기 주변 영역과 두께 방향으로 중첩될 수 있다.
상기 데이터 구동부는 상기 부가 영역에 배치될 수 있다.
상기 데이터 라인들은 상기 데이터 구동부로부터 상기 화소 방향으로 퍼지는 형상의 팬-아웃(fan-out)구조일 수 있다.
상기 제1 초기화 전원부는 상기 팬-아웃 구조를 갖는 데이터 라인의 일 측에 근접하게 배치되고, 상기 제2 초기화 전원부는 상기 팬-아웃 구조를 갖는 데이터 라인의 타 측에 근접하게 배치될 수 있다.
상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 평면 상 일정 간격을 두고 나란히 배치될 수 있다.
상기 기판 상에 순차적으로 게이트 절연막 및 제1 내지 제3 절연막을 포함할 수 있다.
상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 제1 절연막 상에 배치될 수 있다.
상기 제1 초기화 전원부는 상기 화소 영역으로부터 연장되는 제1 초기화 전원 라인과 제1 브릿지 배선을 통해 연결될 수 있다.
상기 제1 브릿지 배선은 상기 제2 절연막 상에 배치되고, 상기 제1 브릿지 배선과 상기 제1 초기화 전원부는 제2 절연막에 형성된 제1 컨택홀을 통해 연결되고, 상기 제1 브릿지 배선과 상기 제1 초기화 전원 라인은 상기 제1 및 제2 절연막에 형성된 제2 컨택홀을 통해 연결될 수 있다.
상기 제2 초기화 전원부는 상기 화소 영역을 향해 돌출된 출력단을 포함할 수 있다.
상기 제2 초기화 전원부의 출력단은 상기 화소 영역으로부터 연장되는 제2 초기화 전원 라인과 제1 절연막에 형성된 제3 컨택홀을 통해 연결될 수 있다.
상기 데이터 라인들은 상기 주변 영역에서 상기 게이트 절연막 상에 배치되는 제1 데이터 라인들 및 상기 기판 상에 제공되는 제2 데이터 라인들을 포함할 수 있다.
상기 제1 데이터 라인들과 상기 제2 데이터 라인들은 평면 상 적어도 일부 영역이 서로 평행한 방향으로 연장될 수 있다.
상기 제1 데이터 라인들과 상기 제2 데이터 라인들은 평면 상에서 볼 때 서로 교번하여 배치될 수 있다.
상기 주변 영역에 배치되는 스캔 구동부 및 발광 구동부를 포함할 수 있다.
상기 스캔 구동부는 상기 발광 구동부와 상기 화소 영역 사이에 배치될 수 있다.
상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 상기 스캔 구동부와 상기 화소 영역 사이에 배치될 수 있다.
상기 화소 영역으로부터 연장되는 발광 제어 라인의 제1 부분과 상기 발광 구동부로부터 연장되는 발광 제어 라인의 제2 부분은 제2 브릿지 배선을 통해 연결될 수 있다.
상기 화소 영역으로부터 연장되는 스캔 라인의 제1 부분과 상기 스캔 구동부로부터 연장되는 스캔 라인의 제2 부분은 제3 브릿지 배선을 통해 연결되는 표시 장치.
본 발명의 일 실시예에 따르면, 팬-아웃 구조로 배치되는 신호 배선 상에 초기화 전원부를 중첩되게 배치하여 주변 영역의 코너부에서 데드 스페이스를 최소화하는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 일 실시예에 따른 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다.
도 4는 도 3의 스캔 스테이지의 일 예를 보여주는 회로도이다.
도 5는 도 3에 도시된 화소(PXL)의 실시예를 나타내는 도면이다.
도 6은 도 3의 화소(PXL)를 상세하게 도시한 평면도이다.
도 7은 도 6의 I-I'선에 따른 단면도이다.
도 8은 도 6의 II-II'선에 따른 단면도이다.
도 9는 도 3의 P2 부분을 상세하게 도시한 평면도이다.
도 10은 도 9의 III-III'선에 따른 단면도이다.
도 11은 도 9의 IV-IV'선에 따른 단면도이다.
도 12는 도 9의 V-V'선에 따른 단면도이다.
도 13은 도 9의 VI-VI'선에 따른 단면도이다.
도 14는 도 9의 IV-IV'선에 따른 단면도이다.
도 15는 도 9의 V-V'선에 따른 단면도이다.
도 16은 일 실시예에 따른 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다.
도 17은 도 16의 P2_1 부분을 상세하게 도시한 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 기판(SUB) 상에 배치된 표시부(10), 스캔 라인을 따라 각 화소에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 따라 각 화소에 발광 제어 신호를 제공하는 발광 구동부(EDV), 데이터 라인을 따라 각 화소에 데이터 신호를 제공하는 데이터 구동부(DDV), 타이밍 제어부(미도시), 구동전압공급라인(ELVDD), 및 공통전압공급라인(ELVSS)을 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어한다.
기판(SUB)은 SiO2를 주성분으로 하는 유리, 금속 또는 유기물과 같은 재질로 형성될 수 있다. 일 실시예에 따르면, 기판(SUB)은 플렉서블한 재질로 형성될 수 있다. 예컨대, 기판(SUB)은 폴리이미드(polyimide)와 같은 플렉서블한 플라스틱 재질로 형성될 수 있으나 본 발명은 이에 한정되지 않는다. 또 다른 실시예로써, 플라스틱 재질은, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyether imide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP), 환형 올레핀 고분자(Cyclic olefin polymer), 환형 올레핀 공중합체(Cyclic olefin copolymer)등일 수 있다.
상기 기판(SUB)은 각각 대략적으로 직사각형 형상을 갖는 하나의 영역으로 이루어질 수 있다.
표시부(10)는 제1 방향으로 연장된 스캔 라인들(S), 발광 제어 라인들(E), 제1 초기화 전원 라인들(V1) 및 제2 초기화 전원 라인들(V2)을 포함할 수 있고, 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들(D)에 연결된 화소(PXL)들을 포함한다. 각 화소(PXL)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광소자(organic light emitting diode)를 포함할 수 있다.
상기 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 갖는다. 상기 화소 영역(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공된다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 기판(SUB)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 상기 기판(SUB)이 복수 개의 영역으로 이루어진 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다.
상기 기판(SUB)이 다양한 형상으로 제공될 때, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다. 예를 들어, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 상기 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 상기 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다. 이하, 상기 기판(SUB)에 있어서, 곡선으로 이루어진 모서리는 코너부로 지칭한다.
기판(SUB)은 일 변으로부터 돌출된 부가 영역(ADA)을 더 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 부가 영역(ADA)은 주변 영역(PPA)의 가로부로부터 돌출되는 형태를 가질 수 있다. 상기 부가 영역은 이후 상기 가로부와의 경계를 벤딩선(BDL)으로 하여 벤딩될 수 있으며, 이 경우, 상기 부가 영역(ADA)이 벤딩됨으로써 상기 주변 영역(PPA) 가로부에서의 베젤의 폭을 감소시킬 수 있다.
부가 영역(ADA)에는 데이터 구동부(DDV)가 배치될 수 있다. 그러나, 상기 부가 영역(ADA)에 제공될 수 있는 구성 요소는 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 부가 영역(ADA)은 도 2에서 도시된 형태뿐만 아니라 상기 주변 영역(PPA)의 다른 곳에도 제공될 수 있으며, 벤딩을 통해 베젤의 폭을 감소시킬 수 있다.
상기 화소 영역(PXA)은 상기 기판(SUB)에 대응하는 형상으로 제공된다.
상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공된다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 주변 영역(PPA)의 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공된다.
상기 화소들(PXL)은 기판(SUB)의 화소 영역(PXA) 상에 제공된다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 행열 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)의 일부는 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 상기 화소들(PXL) 중 다른 일부는 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.
상기 스캔 구동부(SDV)는 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 주변 영역(PPA)의 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 스캔 구동부(SDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구동부(EDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 발광 구동부(EDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 발광 구동부(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)와 발광 구동부(EDV)가 서로 인접하며, 주변 영역(PPA)의 세로부 양측에 모두 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 세로부 중 일측에 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 타측에 제공될 수 있다. 또는 상기 스캔 구동부(SDV)가 상기 주변 영역(PPA)의 세로부 중 양측에 모두 제공될 수 있으며, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 일측에만 제공될 수 있다.
상기 데이터 구동부(DDV)는 주변 영역(PPA)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 스캔 구동부(SDV), 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 스캔 구동부(SDV), 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
단자부(50)는 기판(SUB)의 일 단부에 배치되며, 복수의 단자(51, 52, 53, 54, 56, 57)를 포함한다. 단자부(50)는 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 IC 칩 등과 같은 제어부(미도시)와 전기적으로 연결될 수 있다. 제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 단자(51)를 통해 데이터 구동부(DDV)에 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 스캔 구동부(SDV), 발광 구동부(EDV) 및 데이터 구동부(DDV)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(51, 55, 56)를 통해 각각에 전달할 수 있다. 제어부는 단자(53, 54)를 통해 제1 초기화 전원 라인(V1) 및 제2 초기화 전원 라인(V2) 각각에 제1 초기 전압 및 제2 초기 전압을 전달한다. 제어부는 단자(52, 57)을 통해 구동전압공급라인(ELVDD) 및 공통전압공급라인(ELVSS) 각각에 구동전압 및 공통전압을 전달한다.
제1 초기화 전원부(Vint1)는 주변 영역(PPA) 상에 배치되며, 화소(PXL)의 제4 트랜지스터의 일 전극에 제1 초기화 전압을 제공한다. 제2 초기화 전원부(Vint2)는 주변 영역(PPA) 상에 배치되며, 화소(PXL)의 제7 트랜지스터의 일 전극에 제2 초기화 전압을 제공한다. 일 실시예에 따르면 제1 및 제2 초기화 전원부(Vint1, Vint2)는 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 주변 영역(PPA)의 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 제1 및 제2 초기화 전원부(Vint1, Vint2)는 상기 주변 영역(PPA)의 세로부 양쪽 모두에 배치될 수 있다. 상기 제1 및 제2 초기화 전원부(Vint1, Vint2)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
구동전압공급라인(ELVDD)은 주변 영역(PPA) 상에 배치된다. 예컨대, 구동전압공급라인(ELVDD)은 데이터 구동부(DDV) 및 표시부(10) 사이에 배치될 수 있다. 구동전압공급라인(ELVDD)은 구동전압을 화소(PXL)들에 제공한다.
공통전압공급라인(ELVSS)은 주변 영역(PPA) 상에 배치되며, 화소(PXL)의 유기발광소자의 캐소드 전극에 공통전압을 제공한다. 예컨대, 공통전압공급라인(ELVSS)은 일측이 개방된 루프 형태로, 단자부(50)를 제외한 기판(SUB)의 가장자리를 따라 연장될 수 있다.
표시부(10)는 대략 사각형의 형상으로, 라운드진 코너영역(10C)을 포함한다. 표시부(10)의 코너영역(10C)을 따라 스캔 구동부(SDV), 발광 구동부(EDV), 제1 초기화 전원부(Vint1), 제2 초기화 전원부(Vint2) 및 공통전압공급라인(ELVSS)의 단부는 커브지게 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치(1)는 화소들(PXL), 구동부, 및 배선부를 포함한다.
상기 화소들(PXL)은 복수 개로 제공된다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함한다. 도 2에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치(1)를 구현할 때는 표시 장치(1) 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 발광 제어 라인들, 전원 라인(PL) 및 제1 및 제2 초기화 전원 라인들(미도시)을 포함한다. 상기 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 상기 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함한다. 상기 데이터 라인들(D1 내지 Dm)과 상기 전원 라인(PL)은 각 화소(PXL)에 연결된다.
상기 화소들(PXL)은 화소 영역(PXA)에 위치된다. 상기 화소들(PXL)은 스캔 라인들(S1 내지 Sn), 발광 제어 라인들(E1 내지 En), 데이터 라인들(D1 내지 Dm) 및 제1 및 제2 초기화 전원 라인들(미도시)에 연결된다. 이와 같은 화소들(PXL)은 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 화소들(PXL)은 제1 전원(ELVDD)으로부터 유기 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
상기 스캔 구동부(SDV)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 스캔 라인들(S1 내지 Sn)로 스캔 신호를 공급한다. 일례로, 스캔 구동부(SDV)는 스캔 라인들(S1 내지 Sn)로 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 내지 Sn)로 스캔 신호가 순차적으로 공급되면 화소들(PXL)이 수평라인 단위로 순차적으로 선택된다.
상기 발광 구동부(EDV)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급한다. 일례로, 발광 구동부(EDV)는 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급한다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 스캔 구동부들(SDV) 및 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급한다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함된다. 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 일 실시예에 따른 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다. 도 1의 P1으로 표시된 영역은 화소 영역의 하단 일부와 주변 영역의 하단의 일부이다. 도 4는 도 3의 스캔 스테이지의 일 예를 보여주는 회로도이다.
도 3에서는 각 배선 사이의 연결 관계에 대한 설명의 편의를 위해, 하나의 화소(PXL)에 연결된 스캔 라인들 중 하나와 발광 제어 라인를 일 예로서 도시하였으며, 각각 "스캔 라인(S)"과 "발광 제어 라인(E)"으로 표시하였다. 또한, 데이터 라인들과 전원 라인들 중 일부만을 도시하였으며, 데이터 라인은 "데이터 라인(D)"로 전원 라인은 "전원 라인(PL)"로 도시하였다. 도 3을 참조하면, 상기 기판은 화소 영역(PXA)과 주변 영역(PPA)으로 나누어지며, 상기 화소들(PXL)은 상기 화소 영역(PXA) 내에 배치된다.
상기 화소들(PXL)은 각각이 제1 방향(DR1)으로 배열되는 화소 행을 복수 개 포함하며, 각각의 화소 행은 제1 방향(DR1)과 평행하도록 제2 방향(DR2)을 따라 연장되어 배열될 수 있다. 상기 화소들(PXL)은 각각이 제2 방향(DR2)으로 배열되는 화소 열을 복수 개 포함하며, 각각의 화소 열은 제2 방향(DR2)과 평행하도록 제1 방향(DR1)을 따라 연장되어 배열될 수 있다. 즉, 화소들(PXL)은 소정의 매트릭스 형상으로 배치될 수 있다. 상기 화소들(PXL)에 대해서는 후술한다.
상기 화소 영역(PXA)은 직선 및 곡선 형상을 갖는 변을 가지며, 코너부에서는 곡선 형상을 갖는 변을 갖는다.
제1 방향(DR1)과 평행한 축을 x축이라고 하면, 화소 영역(PXA)은 코너부가 아닌 영역에서, 각 화소 행의 최외곽 화소의 x축 위치와 각 화소 행을 이루는 화소의 개수가 동일하여, 각 화소 행의 제1 방향(DR1)으로의 길이가 동일할 수 있다.
화소 영역(PXA)은 코너부에서, 각 화소 행을 이루는 화소들의 개수가 작아진다. 이에 따라, 코너부가 아닌 영역에 구비된 화소 행의 최외곽 화소의 x축에서의 위치를 기준으로 할 때, 제2 방향(DR2)을 따라 화소 행의 최외곽 화소의 x축에서의 위치가 상기 기준으로부터 멀어진다. 즉, 화소 행이 제2 방향(DR2)으로 진행할수록 화소 행의 제1 방향(DR1)으로의 길이(L)가 점차 짧아지므로, 화소 영역(PXA)의 코너부가 곡선 형상을 가질 수 있다. 이에 따라, 상기 코너부에서는 하나의 화소 행에 제공되는 화소들(PXL)의 개수가 달라질 수 있다. 상기 화소 영역(PXA)의 코너부에서는 코너부가 아닌 영역에 근접한 화소 행일수록 많은 개수의 화소들(PXL)을 포함할 수 있다.
한편 설명의 편의를 위하여, 화소 영역(PXA)의 일측 부분만을 도시하였으나, 화소 영역(PXA)의 형상이 좌우 대칭이 되도록, 타측 부분도 실질적으로 동일한 방식으로 형성될 수 있다. 여기서, 각 화소 영역들에 배열된 화소 행의 길이가 제2 방향(DR2)으로 진행할수록 짧아지되, 동일한 비율로 그 길이가 감소(또는, 동일한 비율로 화소 행에 배열된 화소들의 개수 감소)할 필요는 없으며, 각 화소 영역들 마다의 코너부를 형성하는 곡선의 곡률에 따라 각 화소 행에 배열된 화소들의 개수는 다양하게 변할 수 있다.
상기 구동부는 주변 영역(PPA) 내에 배치되며, 상기 배선부는 상기 화소들(PXL)과 상기 구동부를 연결할 수 있다.
상기 구동부는 스캔 라인들(S)을 통해 상기 화소들(PXL)과 연결된 스캔 구동부(SDV)를 포함한다. 상기 스캔 구동부(SDV)는 상기 화소 영역(PXA)에 인접하게 제공된다.
본 발명의 실시예에 의한 스캔 구동부(SDV)는 복수의 스캔 스테이지(SST)를 구비한다. 스캔 스테이지(SST) 각각은 스캔 라인들(S) 중 어느 하나와 접속된다. 스캔 라인들(S)은 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자를 연결하며, 상기 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동된다. 이와 같은 스캔 스테이지(SST)들은 실질적으로 동일한 회로로 구현될 수 있다.
상기 스캔 구동부(SDV)는 화소 영역(PXA)의 코너부에 대응되도록 휘어진 형상을 가질 수 있다. 예를 들어, 스캔 스테이지들(SST)은 상기 화소 영역(PXA)의 가장자리를 따라 배열될 수 있다. 이에 따라, 스캔 스테이지들(SST) 각각의 일단부를 연결한 가상의 선이 소정의 곡률을 갖는 곡선의 형태일 수 있다.
상기 스캔 스테이지들(SST) 각각은 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 화소들(PXL)로 스캔 신호를 공급할 수 있다.
도 4에 도시된 바와 같이, 스캔 구동부(SDV)는 종속적으로 접속된 복수의 스캔 스테이지(STA)들을 포함할 수 있으며, 스캔 스테이지(STA)들은 스캔 라인(SL)들에 스캔 신호들을 순차적으로 출력할 수 있다.
스캔 스테이지(STA)들 각각은 도 4와 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.
노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자(ST), 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RT), 게이트 온 전압이 인가되는 게이트 온 전압 단자(VGHT), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 단자(VGLT)에 접속될 수 있다. 노드 제어부(NC)는 스타트 단자(STT)로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스테이지(STA)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 풀-다운 노드(NQB)가 게이트 오프 전압을 갖도록 하고, 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 풀-업 노드(NQ)가 게이트 오프 전압을 갖도록 한다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.
풀-업 트랜지스터(TU)는 스캔 스테이지(STA)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 스테이지(STA)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되어 게이트 오프 전압 단자(VGLT)의 게이트 오프 전압을 출력 단자(OT)로 출력한다.
스캔 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 스캔 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 스캔 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
다시 도 3을 참조하면, 화소 영역(PXA)에 구비된 스캔 라인들(S)은 제1 방향(DR1)과 평행할 수 있다. 주변 영역(PPA)에 구비된 스캔 라인들(S)은 제1 방향(DR1)과 평행하거나 제1 방향(DR1)에 경사질 수 있다. 상기 코너부는 주변 영역(PPA)이 휘어진 형태로 제공되기 때문에, 상기 스캔 스테이지들(SST) 또한 주변 영역(PPA)의 휘어진 부분을 따라 배열된다. 그 결과, 주변 영역(PPA)에에 구비된 스캔 라인들(S)은 일 영역에서 꺾일 수 있으며 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 스캔 스테이지들(SST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자에서의 위치가 상이하기 때문이다.
상기 구동부는 또한 상기 화소들(PXL)과 연결된 발광 구동부(EDV)를 포함하며, 상기 발광 구동부(EDV)는 상기 스캔 구동부(SDV)에 인접하게 제공된다. 상기 발광 구동부(EDV)와 상기 화소 영역(PXA) 사이에는 상기 스캔 구동부(SDV)가 위치할 수 있으며, 이에 따라 발광 구동부(EDV)는 상기 스캔 구동부(SDV)보다 외곽쪽에 배치될 수 있다.
본 발명의 실시예에 의한 발광 구동부(EDV)는 복수의 발광 스테이지(EST)를 구비한다. 발광 제어 라인들(E)은 발광 스테이지(EST)의 출력 단자와 화소 행의 최외곽 화소의 발광 신호 입력 단자를 연결하며, 상기 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동된다. 이와 같은 발광 스테이지들(EST)은 동일한 회로로 구현될 수 있다.
상기 발광 구동부(EDV)는 화소 영역(PXA)의 코너부에 대응되도록 휘어진 형상을 가질 수 있다. 예를 들어, 발광 스테이지들(EST) 각각의 일단부를 연결한 가상의 선이 소정의 곡률을 갖는 곡선의 형태일 수 있다.
발광 스테이지들(EST) 각각은 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 화소들(PXL)로 발광 제어 신호를 공급할 수 있다.
화소 영역(PXA)에 구비된 발광 제어 라인들(E)은 제1 방향(DR1)과 평행할 수 있다. 주변 영역(PPA)에 구비된 발광 제어 라인들(E)은 제1 방향(DR1)과 평행하거나 제1 방향(DR1)에 경사질 수 있다. 상기 주변 영역(PPA)에 구비된 발광 제어 라인들(E)은 일 단부가 화소들(PXL)에, 타 단부가 발광 스테이지들(EST)에 각각 연결된다. 상기 코너부는 주변 영역(PPA)이 휘어진 형태로 제공되기 때문에, 상기 발광 스테이지들(EST) 또한 주변 영역(PPA)의 휘어진 부분을 따라 배열된다. 그 결과, 주변 영역(PPA)에에 구비된 발광 제어 라인들(E)은 일 영역에서 꺾일 수 있으며, 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 발광 스테이지들(EST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자에서의 위치가 상이하기 때문이다.
한편, 도 3에서는 설명의 편의를 위하여 스캔 라인(S)이 각 화소 행의 최외곽 화소에만 연결된 형상이나, 스캔 라인(S)은 각 화소 행에 구비된 화소들(PXL) 모두에 연결된다. 또한, 발광 제어 라인(E) 또한 마찬가지로 각 화소 행에 구비된 화소들(PXL) 모두에 연결된다.
다음으로, 부가 영역(ADA)의 가로부에는 데이터 구동부(DDV; 도 1 참조)가 구비될 수 있다. 상기 화소 열들 각각에는 그에 대응하는 데이터 라인(D)이 연결될 수 있다. 상기 데이터 라인들(D)은 데이터 구동부에 연결된다. 한편, 도 3에서는 설명의 편의를 위하여 데이터 라인들(D)이 각 화소 열의 최외곽 화소에만 연결된 형상이나, 데이터 라인들(D) 각각은 각 화소 열에 구비된 화소들(PXL) 모두에 연결되며, 동일 열의 화소는 동일한 데이터 라인을 공유할 수 있다. 상기 데이터 라인들(D)은 화소 영역(PXA) 내에서 제2 방향(DR2)을 따라 연장된다. 상기 데이터 라인들(D)은 주변 영역(PPA)에서 대체적으로 제2 방향(DR2)을 따라 연장된다. 그러나, 상기 데이터 라인들(D)은 일 영역에서 꺾일 수 있으며 상기 제2 방향(DR2)과 경사진 방향으로 연장될 수 있다. 데이터 라인들(D)은 데이터 구동부 방향으로 모이도록 연장되며, 데이터 구동부로부터 화소 방향으로 퍼지는 형상의 데이터 라인 팬-아웃부(fan-out)를 구성한다.
상기 화소 열들 각각에는 그에 대응하는 전원 라인(미도시)이 연결될 수 있다. 상기 전원 라인(PL)은 화소들(PXL)에 제1 전원(ELVDD; 도 2 참조)을 제공한다. 한편, 도 2에서는 설명의 편의를 위하여 제1 전원 라인들(PL1)이 각 화소 열의 최외곽 화소에만 연결된 형상이나, 제1 전원 라인들(PL1) 각각은 각 화소열에 구비된 화소들(PXL) 모두에 연결되며, 동일 열의 화소는 동일한 제1 전원 라인(PL1)을 공유할 수 있다.
다음으로, 도 3에 도시된 화소들(PXL)에 대해 설명한다.
도 5는 도 3에 도시된 화소(PXL)의 실시예를 나타내는 도면이다. 도 5에서는 설명의 편의성을 위하여 제m 데이터 라인(Dm) 및 i번째 스캔 라인(Si)에 접속된 화소를 도시하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비한다
유기 발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속된다. 이와 같은 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전원부(Vint2)와 유기 발광 소자(OLED)의 애노드 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 제2 초기화 전원부(Vint2)의 전압을 유기 발광 소자(OLED)의 애노드로 공급한다. 여기서, 제2 초기화 전압은 제2 전원(ELVSS)보다 낮은 전압으로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속된다. 그리고, 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 제1 초기화 전원부(Vint1) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 제1 초기화 전원부(Vint1)의 전압을 공급한다. 여기서, 제1 초기화 전원(Vint1)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)는 제m 데이터 라인(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제m 데이터 라인(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 6은 도 3의 화소(PXL)를 상세하게 도시한 평면도이다. 도 7은 도 6의 I-I'선에 따른 단면도, 도 8은 도 6의 II-II'선에 따른 단면도이다.
도 6, 도 7 및 도 8에서는 화소 영역(PXA)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 세 개의 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인(Ei), 전원 라인(PL), 부가 전원 라인(PL') 및 데이터 라인(Dj)을 도시하였다. 도 7 및 도 8에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "제i-1 스캔 라인(Si-1)", i번째 행의 스캔 라인을 제i 스캔 라인(Si), i+1번째 행의 스캔 라인을 "제i+1 스캔 라인(Si+1)", i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)", j번째 열의 데이터 라인을 "데이터 라인(Dj)"로, 그리고, j번째 전원 라인 및 부가 전원 라인을 "전원 라인(PL)" 및 "부가 전원 라인(PL')으로 표시한다.
도 3 내지 도 6, 도 7 및 도 8을 참조하면, 상기 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인들(Si-1, Si, Si+1), 데이터 라인(Dj), 발광 제어 라인(Ej), 전원 라인(PL), 부가 전원 라인(PL'), 및 제1 및 제2 초기화 전원 라인(V1, V2)을 포함한다.
상기 스캔 라인들(Si-1, Si, Si+1)은 상기 제1 방향(DR1)으로 연장되며 상기 제2 방향(DR2)을 따라 순차적으로 배열된 제i-1 스캔 라인(Si-1), 제i 스캔 라인(Si), 및 제i+1 스캔 라인(Si+1)을 포함한다. 상기 스캔 라인들(Si-1, Si, Si+1)에는 스캔 신호가 인가되며, 제i-1 스캔 라인(Si-1)에는 i-1번째 스캔 신호, 제i 스캔 라인(Si)에는 i번째 스캔 신호, 및 제i+1 스캔 라인(Si+1)에는 i+1번째 스캔 신호가 인가된다.
상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 제i 스캔 라인(Si)과 상기 제i+1 스캔 라인(Si+1) 사이에서 상기 제i 스캔 라인(Si) 및 상기 제i+1 스캔 라인(Si+1)과 이격되도록 배치된다. 상기 발광 제어 라인(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된다. 상기 데이터 라인(Dj)에는 데이터 신호가 인가된다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 라인(Dj)과 이격되도록 배치된다. 상기 전원 라인(PL)에는 제1 전원(ELVDD)이 인가된다.
상기 부가 전원 라인(PL')는 상기 전원 라인(PL)과 중첩하며, 상기 전원 라인(PL)과 연결되어 제11 컨택홀(CH11)을 통해 동일한 제1 전원(ELVDD)이 인가된다.
상기 제1 초기화 전원 라인(V1)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 제i+1 스캔 라인(Si+1)과 다음 행 화소의 제i-1 스캔 라인(Si-1) 사이에 제공된다. 상기 제1 초기화 전원 라인(V2)에는 제1 초기화 전원(Vint1)이 인가된다.
상기 제2 초기화 전원 라인(V2)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 제i+1 스캔 라인(Si+1)과 다음 행 화소의 제i-1 스캔 라인(Si-1) 사이에 제공된다. 상기 제2 초기화 전원 라인(V2)에는 제2 초기화 전원(Vint2)이 인가된다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 발광 소자(OLED)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결된다. 상기 연결 라인(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결한다. 상기 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 상기 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성된다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결되며 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제i 스캔 라인(Si)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제i 스캔 라인(Si)의 일부로 제공되거나 상기 제i 스캔 라인(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 제6 콘택 홀(CH6)을 통해 데이터 라인(Dj)에 연결된다. 상기 제2 드레인 전극(DE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 제i 스캔 라인(Si)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 제i 스캔 라인(Si)의 일부로 제공되거나 상기 제i 스캔 라인(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다. 상기 제3 드레인 전극(DE3)은 일단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결된다. 상기 제3 드레인 전극(DE3)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 상기 제4a 트랜지스터는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 라인(Si-1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 라인(Si-1)의 일부로 제공되거나 상기 제i-1 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공된다. 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 제1 초기화 전원 라인(V1)에 연결된다. 제4a 소스 전극(SE4a)과 상기 제1 초기화 전원 라인(V1)은 제9 콘택 홀(CH9)을 통해 연결된다. 상기 제4 드레인 전극(DE4)은 일단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei)에 연결된다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공된다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결된다. 상기 제5 드레인 전극(DE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공된다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다. 상기 제6 드레인 전극(DE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 라인(Si+1)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 라인(Si+1)의 일부로 제공되거나 상기 제i+1 스캔 라인(Si+1)으로부터 돌출된 형상으로 제공된다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타단이 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 드레인 전극(DE7)은 일단이 제7 액티브 패턴(ACT7)에 연결되고 타단이 제2 초기화 전원 라인(V2)에 연결된다. 상기 제7 드레인 전극(DE7)과 상기 제2 초기화 전원 라인(V2)은 제8 콘택 홀(CH8)을 통해 연결된다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버한다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가시킬 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 갖는다.
상기 발광 소자(OLED)는 애노드(AD), 캐소드(CD), 및 상기 애노드(AD)와 캐소드(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 애노드(AD)는 각 화소에 대응하는 화소 영역 내에 제공된다. 상기 애노드(AD)는 제7 콘택 홀(CH7) 및 제10 콘택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 콘택 홀(CH7)과 상기 제10 콘택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)과 상기 애노드(AD)를 연결한다.
다시, 도 6, 도 7 및 도 8를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저 기판(SUB) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공된다. 상기 액티브 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함한다. 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성된다.
상기 기판(SUB)과 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 사이에는 버퍼층이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 제i-1 스캔 라인(Si-1) 내지 제i+1 스캔 라인(Si+1), 발광 제어 라인(Ei), 제1 초기화 전원 라인(V1), 제2 초기화 전원 라인(V2), 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공된다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 된다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 제i 스캔 라인(Si)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)은 제i-1 스캔 라인(Si-1)과 일체로 형성될 수 있으며, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(Ei)과 일체로 형성될 수 있으며, 제7 게이트 전극(GE7)은 제i+1 스캔 라인(Si+1)과 일체로 형성될 수 있다.
상기 제i-1 스캔 라인(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제1 절연막(IL1)이 제공된다.
상기 제1 절연막(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공된다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성한다.
상기 상부 전극(UE) 등이 형성된 상기 기판(SUB) 상에는 제2 절연막(IL2)이 제공된다.
상기 제2 절연막(IL2) 상에는 제j 데이터 라인(Dj), 전원 라인(PL), 연결 라인(CNL), 및 브릿지 패턴(BRP)이 제공된다.
상기 제j 데이터 라인(Dj)은 제1 절연막(IL1), 제2 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결된다. 상기 전원 라인(PL)은 제2 절연막(IL2)을 관통하는 제3 및 제4 콘택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결된다.
상기 전원 라인(PL)은 또한 제1 절연막(IL1), 제2 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제5 콘택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결된다.
상기 연결 라인(CNL)은 상기 제1 절연막(IL1) 및 상기 제2 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 상기 연결 라인(CNL)은 또한 상기 게이트 절연막(GI), 상기 제1 절연막(IL1) 및 상기 제2 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결된다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 애노드(AD) 사이에서 상기 제6 드레인 전극(DE6)과 애노드(AD)을 연결하는 매개체로 제공되는 패턴으로서, 상기 게이트 절연막(GI), 상기 제1 절연막(IL1), 및 상기 제2 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 제j 데이터 라인(Dj) 등이 형성된 상기 기판(SUB)에는 제3 절연막(IL3)이 제공된다.
상기 제3 절연막(IL3) 상에는 부가 전원 라인(PL')이 제공된다. 상기 부가 전원 라인(PL')은 상기 전원 라인(PL)에 제1 전원(ELVDD)를 지연없이 안정적으로 공급하기 위한 것으로서 전원 라인(PL)에 인가되는 저항을 감소시킨다. 상기 부가 전원 라인(PL')은 제2 방향(DR2)으로 연장되며 상기 전원 라인(PL')과 중첩한다. 상기 부가 전원 라인(PL')은 상기 제3 절연막(IL3)를 관통하는 제11 컨택홀(CH11)을 통해 전원 라인(PL)에 연결된다.
상기 부가 전원 라인(PL')이 제공된 제3 절연막(IL3) 상에는 보호층(PSV)이 제공된다.
상기 보호층(PSV) 상에는 애노드(AD)가 제공된다. 상기 애노드(AD)는 상기 보호층(PSV)을 관통하는 제10 콘택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결된다. 상기 브릿지 패턴(BRP)은 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 애노드(AD)는 최종적으로 상기 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 애노드(AD) 등이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 화소 영역(PA)을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 애노드(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역(PA)에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 캐소드(CD)가 제공된다.
상기 캐소드(CD) 상에는 상기 캐소드(CD)을 커버하는 봉지막(SLM)이 제공된다.
도 9는 도 3의 P2 부분을 상세하게 도시한 평면도이다. 도 10은 도 9의 III-III'선에 따른 단면도이다. 도 11은 도 9의 IV-IV'선에 따른 단면도이다. 도 12는 도 9의 V-V'선에 따른 단면도이다. 도 13은 도 9의 VI-VI'선에 따른 단면도이다. 도 14는 도 9의 IV-IV'선에 따른 단면도이다. 도 15는 도 9의 V-V'선에 따른 단면도이다.
도 9 내지 도 15는 각 배선 사이의 연결 관계를 구체적으로 도시하기 위한 것으로서, 설명의 편의를 위해, 하나의 화소에 연결된 스캔 라인들 중 하나와 발광 제어 라인을 일 예로서 도시하였으며, 각각 "스캔 라인(S)"과 "발광 제어 라인(E)"으로 표시하였다. 또한, 제1 및 제2 초기화 전원 라인들 중 일부만을 도시하였으며, 제1 초기화 전원부는 "제1 초기화 전원부(Vint1)로, 제1 초기화 전원 라인은 "제1 초기화 전원 라인(V1)으로, 제2 초기화 전원부는 "제2 초기화 전원부(Vint2)로, 제2 초기화 전원 라인은 "제2 초기화 전원 라인(V2)으로 표시하였다. 또한, 데이터 라인들 중 일부만을 도시하였으며, 데이터 라인은 "데이터 라인(D)"로 도시하였다. 여기서, 배선부들 중 일부만을 도시하였으나, 도시되지 않은 스캔 라인들, 발광 제어 라인들, 데이터 라인들, 제1 초기화 전원 라인들 및 제2 초기화 전원 라인들은 이하의 설명하는 방식으로 추가적으로 더 제공될 수 있다.
이하, 도 9 내지 도 15를 참조하여, 각 배선 별로 연결 관계를 설명한다.
발광 제어 라인들(E)은 화소 영역(PXA)으로부터 제1 방향(DR1)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 제1 방향(DR1)을 따라 연장된다. 상기 발광 제어 라인들(E)은 평면 상에서 볼 때 상기 스캔 라인들(S)과 소정 간격 이격되며, 적어도 일부가 상기 스캔 라인(S)과 평행하게 연장된다. 상기 발광 제어 라인들(E)은 코너부에서의 위치에 따라 제1 방향(DR1)과 경사진 방향으로 꺾일 수 있으며, 상기 제1 방향(DR1)과 경사진 방향으로 연장될 수 있다. 도 9에서는 상기 발광 제어 라인(E) 라인들이 제1 방향(DR1)과 경사진 방향으로 꺾인 것이 일 예로서 도시되었다.
상기 발광 제어 라인들(E)은 화소 영역(PXA)에서 기판(SUB) 상에 제공된다. 발광 제어 라인들(E)과 기판(SUB) 사이에는 버퍼층이 제공될 수 있다. 각 발광 제어 라인(E)은 주변 영역(PPA)에서 기판(SUB) 상에 제공된 제1 부분(Ea)과, 제2 절연막(IL2) 상에 제공된 제1 브릿지(BR1), 및 기판(SUB) 상에 제공된 제2 부분(Eb)을 포함한다.
상기 제1 브릿지(BR1)는 상기 발광 제어 라인(E)의 제1 부분(Ea)과 상기 발광 제어 라인(E)의 제2 부분(Eb)을 연결하기 위한 것이다. 상기 제1 브릿지(BR1)는 게이트 절연막(GI), 제1 및 제2 절연막(IL1, IL2)을 관통하는 제13a 컨택홀(CH13a)을 통해 상기 발광 제어 라인(E)의 제1 부분(Ea)과 연결되고, 게이트 절연막(GI), 제1 및 제2 절연막(IL1, IL2)을 관통하는 제13b 컨택홀(CH13b)을 통해 상기 발광 제어 라인(E)의 제2 부분(Eb)과 연결된다.
스캔 라인들(S)은 화소 영역(PXA)으로부터 제1 방향(DR1)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 제1 방향(DR1)을 따라 연장된다. 그러나, 상기 스캔 라인들(S)은 코너부에서의 위치에 따라 제1 방향(DR1)과 경사진 방향으로 꺾인 후 연장될 수 있다. 도 9에서는 상기 스캔 라인들(S)이 제1 방향(DR1)과 경사진 방향으로 꺾인 것이 일 예로서 도시되었다.
상기 스캔 라인들(S)은 화소 영역(PXA)에서 기판(SUB) 상에 제공된다. 상기 스캔 라인들(S)과 기판(SUB) 사이에는 버퍼층이 제공될 수 있다. 스캔 라인들(S)은 발광 제어 라인(E)과 실질적으로 동일한 방식으로 연결될 수 있다. 즉, 각 스캔 라인(S)은 주변 영역(PPA)에서 기판(SUB) 상에 제공된 제1 부분(Sa)과, 제2 절연막(IL2) 상에 제공된 제2 브릿지(BR2), 및 게이트 절연막(GI) 상에 제공된 제2 부분(Sb)을 포함한다.
상기 제2 브릿지(BR2)는 상기 스캔 라인(S)의 제1 부분(Sa)과 상기 스캔 라인(S)의 제2 부분(Sb)을 연결하기 위한 것이다. 상기 제2 브릿지(BR2)는 게이트 절연막(GI), 제1 및 제2 절연막(IL1, IL2)을 관통하는 제14a 컨택홀(CH14a)을 통해 상기 스캔 라인(S)의 제1 부분(Sa)과 연결되고, 제1 및 제2 절연막(IL1, IL2)을 관통하는 제14b 컨택홀(CH14b)을 통해 상기 스캔 라인(S)의 제2 부분(Sb)과 연결된다.
제1 초기화 전원 라인(V1)은 화소 영역(PXA)으로부터 제1 방향(DR1)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 제1 방향(DR1)을 따라 연장된다. 상기 제1 초기화 전원 라인(V1)은 평면 상에서 볼 때 상기 스캔 라인들(S)과 소정 간격 이격되며, 적어도 일부가 상기 스캔 라인(S)과 평행하게 연장된다. 상기 제1 초기화 전원 라인(V1)은 코너부에서의 위치에 따라 제1 방향(DR1)과 경사진 방향으로 꺾일 수 있으며, 상기 제1 방향(DR1)과 경사진 방향으로 연장될 수 있다. 도 9에서는 상기 제1 초기화 전원 라인(V1)들이 제1 방향(DR1)과 경사진 방향으로 꺾인 것이 일 예로서 도시되었다.
상기 제1 초기화 전원 라인(V1)은 화소 영역(PXA)에서 게이트 절연막(GI) 상에 제공된다. 제1 초기화 전원 라인(V1)들은 주변 영역(PPA)에서 게이트 절연막(GI) 상에 제공된 제1 부분(V1a)과, 제2 절연막(IL2) 상에 제공된 제3 브릿지(BR3), 및 제1 절연막(IL1) 상에 제공된 제1 초기화 전원부(Vint1)를 포함한다. 제1 초기화 전원부(Vint1)는 제1 초기화 전원부(Vint1)로부터 제1 방향(DR1)에 경사진 방향으로 돌출된 출력단을 포함할 수 있다.
상기 제3 브릿지(BR3)는 상기 제1 초기화 전원 라인(V1)의 제1 부분(V1a)과 상기 제1 초기화 전원 라인부(Vint1)의 출력단을 연결하기 위한 것이다. 상기 제3 브릿지(BR3)는 제1 및 제2 절연막(IL1, IL2)을 관통하는 제15a 컨택홀(CH15a)을 통해 상기 제1 초기화 전원 라인(V1)의 제1 부분(V1a)과 연결되고, 제2 절연막(IL2)을 관통하는 제15b 컨택홀(CH15b)을 통해 상기 제1 초기화 전원부(Vint1)의 출력단과 연결된다.
상기 제2 초기화 전원 라인(V2)은 화소 영역(PXA)에서 게이트 절연막(GI) 상에 제공된다. 제2 초기화 전원 라인(V2)들은 주변 영역(PPA)에서 게이트 절연막(GI) 상에 제공된 제1 부분(V2a)과, 및 제1 절연막(IL1) 상에 제공된 제2 초기화 전원부(Vint2)를 포함한다. 제2 초기화 전원부(Vint2)는 제2 초기화 전원부(Vint2)로부터 제1 방향(DR1)에 경사진 방향으로 돌출된 출력단을 포함할 수 있다.
상기 제2 초기화 전원 라인(V2)는 제1 절연막(IL1)을 관통하는 제16 컨택홀(CH16)을 통해 상기 제2 초기화 전원부(Vint2)와 연결된다.
데이터 라인들(D)은 상기 화소 영역(PXA)으로부터 제2 방향(DR2)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 제2 방향(DR2)을 따라 연장된다. 그러나, 상기 데이터 라인들(D)은 코너부에서의 위치에 따라 제2 방향(DR2)과 경사진 방향으로 꺾인 후 연장될 수 있다. 도 9에서는 상기 데이터 라인들(D)이 제2 방향(DR2)과 경사진 방향으로 꺾인 후 우측 방향으로 연장된 것을 일 예로서 도시하였다.
상기 데이터 라인들(D)은 상기 화소 영역(PXA)에서 제2 절연막(IL2) 상에 제공된다. 각 데이터 라인(D)은 주변 영역(PPA)에서 게이트 절연막(GI) 상에 제공된 제1 데이터 라인(Da)과, 기판(SUB) 상에 제공된 제2 데이터 라인(Db)을 포함한다. 제2 데이터 라인(Db)과 기판(SUB) 사이에는 버퍼층이 제공될 수 있다.
상기 화소 영역(PXA)에서 연장된 데이터 라인들(D) 중 일부는 제1 및 제2 절연막(IL1, IL2)을 관통하는 제17 컨택홀(CH17)을 통해 제1 데이터 라인들(Da)과 연결된다. 상기 컨택홀은 복수 개로도 제공될 수 있다. 상기 화소 영역(PXA)에서 연장된 데이터 라인들(D) 중 다른 일부는 게이트 절연막(GI), 제1 및 제2 절연막(IL1, IL2)을 관통하는 제18 컨택홀(CH18)을 통해 제2 데이터 라인들(Db)과 연결된다. 상기 컨택홀은 복수 개로 제공될 수 있다.
상기 제1 데이터 라인들(Da)과 상기 제2 데이터 라인들(Db)은 서로 이격되며, 평면 상에서 볼 때 서로 교번하여 배치될 수 있다. 상기 제1 데이터 라인들(Da)과 상기 제2 데이터 라인들(Db)은 적어도 일부가 서로 평행한 방향으로 연장된다.
다음으로, 주변 영역(PPA)에서의 배선부의 구조에 대해 적층 순서에 따라 설명한다.
먼저 기판(SUB) 상에 게이트 절연막(GI)이 제공된다.
상기 기판(SUB)과 게이트 절연막(GI) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 기판(SUB) 상에는 화소 영역(PXA)으로부터 연장된 스캔 라인들(S)의 제1 부분(Sa), 발광 제어 라인(E)의 제1 부분(Ea), 발광 제어 라인(E)의 제2 부분(Eb), 및 제2 데이터 라인들(Db)이 제공된다. 상기 스캔 라인들(S)의 제1 부분(Sa), 상기 발광 제어 라인(E)의 제1 부분(Ea), 발광 제어 라인(E)의 제2 부분(Eb), 및 제2 데이터 라인들(Db)은, 화소 영역(PXA) 내의 스캔 라인들(S)과 동일한 공정에서 동일한 재료를 사용하여 형성될 수 있다. 따라서, 상기 스캔 라인들(S)의 제1 부분(Sa), 상기 발광 제어 라인(E)의 제1 부분(Ea), 발광 제어 라인(E)의 제2 부분(Eb) 및 제2 데이터 라인들(Db)은, 화소 영역(PXA) 내의 스캔 라인들(S)과 동일 층 상에 형성될 수 있다. 상기 스캔 라인들(S)의 제1 부분(Sa), 상기 발광 제어 라인(E)의 제1 부분(Ea), 발광 제어 라인(E)의 제2 부분(Eb), 및 제2 데이터 라인들(Db)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 제1 데이터 라인들(Da), 스캔 스테이지(SST)로부터 연장된 스캔 라인들(S)의 제2 부분(Sb), 제1 초기화 전원 라인(V1) 및 제2 초기화 전원 라인(V2)이 제공된다.
제1 데이터 라인들(Da), 스캔 스테이지(SST)로부터 연장된 스캔 라인들(S)의 제2 부분(Sb), 제1 초기화 전원 라인(V1) 및 제2 초기화 전원 라인(V2)이 형성된 게이트 절연막(GI) 상에는 제1 절연막(IL1)이 제공된다.
상기 제1 절연막(IL1) 상에는 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2)가 제공된다. 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2)는 복수의 제1 데이터 라인들(Da) 및 복수의 제2 데이터 라인들(Db)과 동일 층 상에 배치되는 대신 제3 방향(DR3)으로 복수의 제1 데이터 라인들(Da) 및 제2 데이터 라인들(Db)과 중첩되게 배치됨으로써, 화소 영역(PXA)의 코너부 근처에서 데드 스페이스가 줄어드는 효과를 기대할 수 있다.
구체적으로, 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2), 복수의 제1 데이터 라인들(Da) 및 복수의 제2 데이터 라인들(Db)이 동일 층 상에 배치되는 경우, 평면상 화소 영역(PXA)의 코너부로부터 복수의 제1 및 제2 데이터 라인들(Da, Db), 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2), 스캔 구동부(SDV), 및 발광 구동부(EDV)가 순차적으로 배치되어 데드 스페이스가 증가할 수 있다.
반면에, 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2)가 제3 방향(DR3)으로 복수의 제1 데이터 라인들(Da) 및 제2 데이터 라인들(Db)과 중첩되게 배치되는 경우, 평면상 화소 영역(PXA)의 코너부로부터 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2), 스캔 구동부(SDV), 및 발광 구동부(EDV)가 순차적으로 배치되는 바 상대적으로 데드 스페이스가 감소할 수 있다.
상기 제1 초기화 전원부(Vint1) 및 제2 초기화 전원부(Vint2)가 형성된 제1 절연막(IL1) 상에는 제2 절연막(IL2)이 제공된다.
제2 절연막(IL2) 상에는 화소 영역(PXA)으로부터 연장된 데이터 라인(D) 및 제1 내지 제3 브릿지(BR1, BR2, BR3)가 제공된다. 화소 영역(PXA)으로부터 연장된 데이터 라인(D) 및 제1 내지 제3 브릿지(BR1, BR2, BR3)가 형성된 제2 절연막(IL2) 상에는 제3 절연막(IL3)이 제공된다.
제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있으며, 상기 보호층(PSV) 상에는 봉지막(SLM)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 절연막(IL3)과 상기 보호층(PSV) 사이, 상기 보호층(PSV)과 상기 봉지막(SLM) 사이에는 다양한 층이 추가적으로 개재될 수 있으며, 상기 봉지막(SLM)은 생략될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 16은 일 실시예에 따른 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다. 도 17은 도 16의 P2_1 부분을 상세하게 도시한 평면도이다.
도 16 및 도 17을 참조하면, 초기화 전원부가 두 개가 아니라 한 개라는 점에서 도 3 및 도 9에 나타낸 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 도 16 및 도 17에 나타낸 실시예에서는 도 3및 도 9에 도시된 주변 영역(PPA)에서 게이트 절연막(GI) 상에 제공된 제1 부분(V1a)과, 제2 절연막(IL2) 상에 제공된 제3 브릿지(BR3), 및 제1 절연막(IL1) 상에 제공된 제1 초기화 전원부(Vint1)가 생략된다.
한편, 도시하지 않았으나 도 16 및 도 17에 나타낸 실시예에서는, 도 5 및 도 6에 도시된 화소(PXL)에서, 제4 트랜지스터(TR4)의 제4 소스 전극(SE4)이 제1 초기화 전원(Vint1)에 접속하고, 제7 트랜지스터(TR7)의 제7 드레인 전극(DE7)이 제2 초기화 전원(Vint2)에 각각 접속하는 것으로 도시된 것과 달리, 제4 트랜지스터(TR4)의 제4 소스 전극(SE4)과 제7 트랜지스터(TR7)의 제7 드레인 전극(DE7)은 전기적으로 연결되고, 하나의 초기화 전원(Vint1)에 접속할 수 있다.
도 13, 도 16 및 도 17을 참조하면, 제1 초기화 전원 라인(V1)은 화소 영역(PXA)으로부터 제1 방향(DR1)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 제1 방향(DR1)을 따라 연장된다. 상기 제1 초기화 전원 라인(V1)은 평면 상에서 볼 때 상기 스캔 라인들(S)과 소정 간격 이격되며, 적어도 일부가 상기 스캔 라인(S)과 평행하게 연장된다.
상기 제1 초기화 전원 라인(V1_1; 도 13의 V2)은 화소 영역(PXA)에서 게이트 절연막(GI) 상에 제공된다. 제1 초기화 전원 라인(V1_1)들은 주변 영역(PPA)에서 게이트 절연막(GI) 상에 제공된 제1 부분(V1a_1) 및 제1 절연막(IL1) 상에 제공된 제1 초기화 전원부(Vint1_1; 도 13의 Vint2)를 포함한다. 제1 초기화 전원부(Vint1_1)는 제1 초기화 전원부(Vint1_1)로부터 제1 방향(DR1)에 경사진 방향으로 돌출된 출력단을 포함할 수 있다.
화소(PXL)에 하나의 초기화 전원부(Vint1_1)만 접속되는 경우, 하나의 초기화 전원 라인(V1_1)만 제1 방향(DR1)으로 형성되므로, 화소 영역(PXA)의 코너부 근처에서 데드 스페이스가 더욱 줄어드는 효과를 기대할 수 있다.
두 개의 초기화 전원 라인이 형성되는 경우에 비해 하나의 초기화 전원 라인(V1_1)만이 형성되는 경우, 복수의 배선들(E, S, V1_1)이 제2 방향(DR2)으로 차지하는 면적이 줄어들게 되므로 스캔 구동부(SDV) 및 발광 구동부(EDV)는 전체적으로 화소 영역(PXA)의 코너부 상측에 배치될 수 있다.
즉, 데이터 라인(D)들은 화소 영역(PXA)의 코너부 하측으로 갈수록 제1 방향(DR1)으로 길이가 증가하는 팬-아웃(fan-out) 구조를 갖는 바, 스캔 구동부(SDV) 및 발광 구동부(EDV)가 화소 영역(PXA)의 코너부 상측에 배치될수록 데드 스페이스가 줄어들 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 장치 10: 표시부
PXA: 화소 영역 PPA: 주변 영역
EDV: 발광 구동부 SDV: 스캔 구동부
DDV: 데이터 구동부 D: 데이터 라인ㅁ
Vint1, Vint2: 제1 및 제2 초기화 전원부

Claims (20)

  1. 화소 영역과 주변 영역을 포함하고, 적어도 하나의 곡선 코너부를 포함하는 기판;
    상기 화소 영역에 제공된 화소들;
    상기 주변 영역에 배치되는 데이터 구동부;
    상기 데이터 구동부로부터 상기 화소에 데이터 신호를 제공하는 데이터 라인들; 및
    상기 주변 영역에서 상기 화소 영역과 상기 주변 영역의 경계를 따라 상호 인접하게 배치되는 제1 초기화 전원부 및 제2 초기화 전원부를 포함하되,
    상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는, 상기 곡선 코너부 근처에서, 상기 데이터 라인들과 두께 방향으로 중첩되도록 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판의 일 변으로부터 돌출된 부가 영역을 포함하고,
    상기 부가 영역은 벤딩되어, 상기 화소 영역 및 상기 주변 영역과 두께 방향으로 중첩되는 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 구동부는 상기 부가 영역에 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 데이터 라인들은 상기 데이터 구동부로부터 상기 화소 방향으로 퍼지는 형상의 팬-아웃(fan-out)구조인 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 초기화 전원부는 상기 팬-아웃 구조를 갖는 데이터 라인의 일 측에 근접하게 배치되고, 상기 제2 초기화 전원부는 상기 팬-아웃 구조를 갖는 데이터 라인의 타 측에 근접하게 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 평면 상 일정 간격을 두고 나란히 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 기판 상에 순차적으로 게이트 절연막 및 제1 내지 제3 절연막을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 제1 절연막 상에 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 초기화 전원부는 상기 화소 영역으로부터 연장되는 제1 초기화 전원 라인과 제1 브릿지 배선을 통해 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 브릿지 배선은 상기 제2 절연막 상에 배치되고, 상기 제1 브릿지 배선과 상기 제1 초기화 전원부는 제2 절연막에 형성된 제1 컨택홀을 통해 연결되고, 상기 제1 브릿지 배선과 상기 제1 초기화 전원 라인은 상기 제1 및 제2 절연막에 형성된 제2 컨택홀을 통해 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 초기화 전원부는 상기 화소 영역을 향해 돌출된 출력단을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 초기화 전원부의 출력단은 상기 화소 영역으로부터 연장되는 제2 초기화 전원 라인과 제1 절연막에 형성된 제3 컨택홀을 통해 연결되는 표시 장치.
  13. 제10 항에 있어서,
    상기 데이터 라인들은 상기 주변 영역에서 상기 게이트 절연막 상에 배치되는 제1 데이터 라인들 및 상기 기판 상에 제공되는 제2 데이터 라인들을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 데이터 라인들과 상기 제2 데이터 라인들은 평면 상 적어도 일부 영역이 서로 평행한 방향으로 연장되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 데이터 라인들과 상기 제2 데이터 라인들은 평면 상에서 볼 때 서로 교번하여 배치되는　표시 장치.
  16. 제1 항에 있어서,
    상기 주변 영역에 배치되는 스캔 구동부 및 발광 구동부를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 스캔 구동부는 상기 발광 구동부와 상기 화소 영역 사이에 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 초기화 전원부 및 상기 제2 초기화 전원부는 상기 스캔 구동부와 상기 화소 영역 사이에 배치되는 표시 장치.
  19. 제16 항에 있어서,
    상기 화소 영역으로부터 연장되는 발광 제어 라인의 제1 부분과 상기 발광 구동부로부터 연장되는 발광 제어 라인의 제2 부분은 제2 브릿지 배선을 통해 연결되는 표시 장치.
  20. 제16 항에 있어서,
    상기 화소 영역으로부터 연장되는 스캔 라인의 제1 부분과 상기 스캔 구동부로부터 연장되는 스캔 라인의 제2 부분은 제3 브릿지 배선을 통해 연결되는 표시 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113906568B (zh) * 2020-05-07 2022-08-19 京东方科技集团股份有限公司 阵列基板和显示装置
KR20220127426A (ko) * 2021-03-10 2022-09-20 삼성디스플레이 주식회사 표시 장치
CN115552627A (zh) * 2021-04-30 2022-12-30 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2023115406A1 (en) * 2021-12-22 2023-06-29 Boe Technology Group Co., Ltd. Array substrate and display apparatus
CN115064120A (zh) * 2022-06-22 2022-09-16 武汉天马微电子有限公司 显示面板和显示装置
CN115376452B (zh) * 2022-09-21 2023-09-26 惠科股份有限公司 阵列基板及其制备方法、显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100570977B1 (ko) * 2003-10-14 2006-04-13 삼성에스디아이 주식회사 유기전계발광표시장치
KR101742192B1 (ko) * 2011-01-31 2017-06-16 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102099311B1 (ko) * 2013-05-31 2020-04-10 삼성디스플레이 주식회사 표시장치
JPWO2015118599A1 (ja) * 2014-02-10 2017-03-23 株式会社Ｊｏｌｅｄ 表示装置および表示装置の駆動方法
KR102504129B1 (ko) 2016-03-31 2023-02-28 삼성디스플레이 주식회사 표시 장치
KR102457244B1 (ko) * 2016-05-19 2022-10-21 삼성디스플레이 주식회사 표시 장치
US10431154B2 (en) * 2016-06-15 2019-10-01 Apple Inc. Light-emitting diode display with reduced leakage
KR102559544B1 (ko) * 2016-07-01 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR102553236B1 (ko) * 2016-09-09 2023-07-11 삼성디스플레이 주식회사 표시장치 및 그의 구동방법
KR102594020B1 (ko) * 2016-12-07 2023-10-27 삼성디스플레이 주식회사 표시 장치
KR20180078859A (ko) 2016-12-30 2018-07-10 엘지디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
KR20180079512A (ko) * 2016-12-30 2018-07-11 삼성디스플레이 주식회사 표시 장치
CN107919090B (zh) * 2017-11-30 2020-01-07 武汉天马微电子有限公司 显示面板及显示装置
CN113419368B (zh) * 2019-03-20 2022-05-10 厦门天马微电子有限公司 一种阵列基板及显示装置

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