CN110148384A - 一种阵列基板、显示面板和像素驱动电路的驱动方法 - Google Patents

Abstract

本发明实施例公开了一种阵列基板、显示面板和像素驱动电路的驱动方法，阵列基板包括：任意一行所述像素驱动电路的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，第二阶段，对应的所述扫描线给该行像素驱动电路传输扫描信号，所述与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应所述像素驱动电路的驱动控制端；每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段至少部分重叠。本发明实施例实现了高频显示。

Description

一种阵列基板、显示面板和像素驱动电路的驱动方法

技术领域

本发明实施例涉及显示技术，尤其涉及一种阵列基板、显示面板和像素驱动电路的驱动方法。

背景技术

有机发光显示装置具有自发光、驱动电压低、发光效率高、响应速度快、轻薄、对比度高等优点，被认为是下一代最具有发展潜力显示装置。其屏幕颜色鲜艳，色彩饱满，受到消费者和手机厂商的追捧，越来越多的手机屏幕使用有机发光显示面板OLED。

但是现在市场上流行的OLED屏幕都是低频的OLED，不仅对眼睛伤害大，还无法满足高频显示的需求。尤其是随着目前电竞行业的飞速发展，目前市场上急需可以高频显示的有机发光显示装置。然而现有的有机发光显示装置受工艺等条件的限制，无法实现高频显示。

发明内容

本发明实施例提供一种阵列基板、显示面板和像素驱动电路的驱动方法，以实现高频显示。

本发明实施例提供了一种阵列基板，包括：

多条沿行方向延伸的扫描线、多条沿列方向延伸的数据线和多个像素驱动电路，一行所述扫描线与一行所述像素驱动电路对应设置并电连接，一列所述数据线与一列所述像素驱动电路对应设置，所述数据线分为相互独立且沿所述行方向依次排布的第1数据引线～第m数据引线，第i数据引线分别与对应一列所述像素驱动电路中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…；

任意一行所述像素驱动电路的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，第二阶段，对应的所述扫描线给该行像素驱动电路传输扫描信号，所述与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应所述像素驱动电路的驱动控制端；

每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段至少部分重叠。

本发明实施例还提供了一种显示面板，包括如上所述的阵列基板。

本发明实施例还提供了一种像素驱动电路的驱动方法，包括：阵列基板，

所述阵列基板包括多条沿行方向延伸的扫描线、多条沿列方向延伸的数据线和多个像素驱动电路，一行所述扫描线与一行所述像素驱动电路对应设置并电连接，一列所述数据线与一列所述像素驱动电路对应设置，所述数据线分为相互独立且沿所述行方向依次排布的第1数据引线～第m数据引线，第i数据引线分别与对应一列所述像素驱动电路中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…；

任一行的所述像素驱动电路的驱动方法包括：

初始化阶段，所述初始化阶段用于对所述像素驱动电路进行初始化；

数据写入阶段，所述数据写入阶段用于将数据信号写入所述像素驱动电路的驱动晶体管的驱动控制端；

发光阶段，所述发光阶段用于驱动所述发光元件发光显示。

所述数据写入阶段包括第一阶段和第二阶段，

在所述第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容；

在所述第二阶段，对应的所述扫描线给该行像素驱动电路传输扫描信号，所述与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应所述像素驱动电路的驱动控制端；

每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段至少部分重叠。

本发明实施例中，数据线分为相互独立且沿行方向依次排布的m条数据引线，一行像素驱动电路的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，第二阶段，对应的扫描线给该行像素驱动电路传输扫描信号，与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应像素驱动电路的驱动控制端。本发明实施例中，每一行像素驱动电路的第一阶段与其上一行像素驱动电路的第二阶段至少部分重叠，可提高像素驱动电路的驱动频率，实现高频显示。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种阵列基板的示意图；

图2是本发明实施例提供的一种阵列基板的示意图；

图3是本发明实施例提供的一种阵列基板的示意图；

图4是本发明实施例提供的一种阵列基板的示意图；

图5是图4的驱动时序图；

图6是图4的驱动时序图；

图7是图4的移位寄存结构的示意图；

图8是图4的驱动时序图；

图9是图4的驱动时序图；

图10是图4的移位寄存结构的示意图；

图11是图4的驱动时序图；

图12是图4的移位寄存结构的示意图；

图13是图4的驱动时序图；

图14是本发明实施例提供的一种像素驱动电路的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图1所示，为本发明实施例提供的一种阵列基板的示意图。本实施例提供的阵列基板适用于有机发光显示面板。本实施例提供的阵列基板包括：多条沿行方向延伸的扫描线10、多条沿列方向延伸的数据线20和多个像素驱动电路30，一行扫描线10与一行像素驱动电路30对应设置并电连接，一列数据线20与一列像素驱动电路30对应设置，数据线20分为相互独立且沿行方向依次排布的第1数据引线D1～第m数据引线Dm，第i数据引线分别与对应一列像素驱动电路30中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…；任意一行像素驱动电路30的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条数据线20的数据信号写入与该行像素驱动电路30电连接的数据引线21上的寄生电容，第二阶段，对应的扫描线10给该行像素驱动电路30传输扫描信号，与该行像素驱动电路30电连接的数据引线21上的寄生电容将数据信号写入对应像素驱动电路30的驱动控制端；每一行像素驱动电路30的第一阶段与其上一行像素驱动电路30的第二阶段至少部分重叠。

本实施例中，阵列基板包括多条沿行方向延伸且沿列方向排布的扫描线10，一行扫描线10与一行像素驱动电路30对应设置并电连接。扫描线10用于给对应一行像素驱动电路30提供扫描信号，以使数据线20上的数据信号能够写入该对应一行像素驱动电路30中。在此所述的扫描信号是指扫描线10输出的有效脉冲信号。例如像素驱动电路中包括多个晶体管和多个电容，则扫描线输出的扫描信号为能够使相应功能的晶体管导通的信号，晶体管为PMOS时扫描信号为低电平，晶体管为NMOS时扫描信号为高电平。

本实施例中，阵列基板包括多条沿列方向延伸且沿行方向排布的数据线20，一列数据线20与一列像素驱动电路30对应设置。数据线20分为相互独立且沿行方向依次排布的第1数据引线D1～第m数据引线Dm，第i数据引线分别与对应一列像素驱动电路30中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…。具体的，以m＝3为例，一条数据线20与一列像素驱动电路30对应设置，该数据线20的第1数据引线D1分别与该列像素驱动电路30中第1行像素驱动电路、第4行像素驱动电路、第7行像素驱动电路、…电连接，其第2数据引线D2分别与对应的第2行像素驱动电路、第5行像素驱动电路、第8行像素驱动电路、…电连接，其第3数据引线分别与对应的第3行像素驱动电路、第6行像素驱动电路、第9行像素驱动电路、…电连接，依次类推，数据线20的m条数据引线21与其对应一列像素驱动电路30中各像素驱动电路30电连接。

本实施例中，阵列基板还包括多个像素驱动电路30，像素驱动电路30与对应扫描线10和数据线20电连接，任意一行像素驱动电路30的数据写入阶段分为第一阶段和第二阶段。像素驱动电路30的数据写入阶段是指将数据线20的数据信号写入像素驱动电路30的驱动晶体管的驱动控制端的过程。数据写入后像素驱动电路30中驱动晶体管的驱动控制端的电位与驱动晶体管的阈值电压相关，则在后续发光阶段，流过有机发光器件的电流与驱动晶体管的阈值电压无关。

具体的，发光阶段，流经有机发光器件的电流(等于驱动晶体管的源漏电流)决定有机发光器件的亮度，驱动晶体管的驱动控制端的预先写入的电位中阈值电压可以与驱动晶体管的源漏电流中驱动晶体管的阈值电压参数相抵消，使得驱动晶体管的源漏电流不受驱动晶体管的阈值电压参数变化的影响。有机发光显示面板的显示亮度与驱动晶体管的源漏电流相关，驱动晶体管的源漏电流对其阈值电压漂移有敏感的相应，所以数据写入阶段消除了驱动晶体管阈值电压对源漏电流的影响，使得流过有机发光器件的电流与驱动晶体管的阈值电压无关，不受驱动晶体管阈值电压漂移的影响，提高了显示均匀性。此外，数据写入阶段，流过有机发光器件的电流与驱动晶体管的阈值电压无关，也可以看作为驱动晶体管的阈值电压被补偿，所以数据写入阶段也即是阈值电压补偿阶段。

本实施例中，数据写入阶段的第一阶段，每条数据线20的数据信号写入与该行像素驱动电路30电连接的数据引线21上的寄生电容。数据引线21和阵列基板其它导电结构产生交叠后会耦合生成寄生电容，第一阶段，数据信号写入数据引线21，则数据引线21上的寄生电容可存储该数据信号以稳定数据引线21的充电电位。数据写入阶段的第二阶段，对应的扫描线10给该行像素驱动电路30传输扫描信号，与该行像素驱动电路30电连接的数据引线21上的寄生电容将数据信号写入对应像素驱动电路30的驱动控制端。扫描线10控制像素驱动电路30中与数据写入相关的晶体管导通后，由于数据引线21上的寄生电容存储有电荷，则数据信号直接由数据引线21上的寄生电容写入对应像素驱动电路30的驱动晶体管的驱动控制端，实现了对像素驱动电路30的数据写入。在此，数据写入阶段是直接将预先存储在数据引线21上的寄生电容内的电荷充入像素驱动电路30，所以其充电模式可称之为线充。

本实施例中，每一行像素驱动电路30的第一阶段与其上一行像素驱动电路30的第二阶段至少部分重叠。可以理解，第一行像素驱动电路30作为面板首行，其第一阶段并不与其它行像素驱动电路30的第二阶段重叠。数据线20的m条数据引线21与其对应一列像素驱动电路30电连接，一列像素驱动电路30中相邻两个像素驱动电路30电连接不同的数据引线21，则一条数据引线21向前一行像素驱动电路30写入数据信号的过程与相邻一条数据引线21向其对应一行像素驱动电路30写入数据信号的过程仅受扫描线10的时序的影响，并保证在扫描线10的时序下不交叠。

本实施例中，数据写入阶段的第二阶段，扫描线10向对应一行像素驱动电路30输出扫描信号，一条数据引线21向前一行像素驱动电路30写入数据信号的第二阶段可与相邻一条数据引线21向前对应一行像素驱动电路30写入数据信号的第一阶段产生交叠。基于此，可选该相邻两行像素驱动电路30的数据写入阶段可以存在交叠，如在一行像素驱动电路30处于数据写入阶段的第二阶段时，其电连接的数据引线上的寄生电容可将数据信号写入给该像素驱动电路30；同时，下一行像素驱动电路30可以进入数据写入阶段的第一阶段。如此，相邻两行像素驱动电路30在数据写入阶段时存在交叠，可提高像素驱动电路30的驱动频率，实现高频显示。

现有技术中，数据写入阶段，无论是线充还是直充，首先数据线上的数据信号会先写入数据线上的寄生电容，寄生电容写满之后数据线的电位才能达到数据信号的电位；然后数据线上的数据信号再写入相应的像素驱动电路。数据线的数据信号写入像素驱动电路时，数据线上的数据信号会先写入像素驱动电路的存储电容Cst中，存储电容Cst写满后像素驱动电路在发光阶段驱动有机发光器件正常发光，在发光阶段存储电容Cst在一帧的时间长度内稳定像素驱动电路的电压，使有机发光器件正常发光。

现有技术中，数据写入阶段具有一个极限低值。例如，以1920*1080分辨率的显示面板为例，设定显示面板的驱动频率为60Hz时，一帧画面的扫描时间为16.67ms，行频小于8.6us，数据写入扫描线的脉冲宽度小于行频(约6.3us)。在数据写入扫描线的脉冲宽度所对应的时间内数据线对像素驱动电路进行充电，假设寄生电容被写满的时间需要1us，那么将数据信号写入存储电容Cst的时间为5.3us，在60Hz的扫描频率下，用5.3us的时间将数据信号写入存储电容是完全足够的。因此现有显示面板多采用60hz进行驱动。

当显示面板的驱动频率为120Hz时，行频小于3.5us，数据写入扫描线的脉冲宽度小于行频，约为2.5us。那么将数据信号写入寄生电容Cst的时间为1us，将数据信号写入存储电容Cst的时间仅剩下1.5us。由于存储电容通常比较大，才能有效稳定像素驱动电路的数据信号电位，因此用1.5us的时间将数据信号写入存储电容是完全不够的。因此现有技术中无法实现高频显示。

本发明实施例中，将数据写入阶段分为第一阶段和第二阶段，第一阶段写寄生电容，不占用扫描线的脉宽，第二阶段写存储电容Cst，并且将本行的第一阶段和上一行的第二阶段至少部分交叠，使得写存储电容Cst的时间可以加倍。以m＝2，1920*1080的显示面板为例，本实施例中可以将扫描线的脉冲宽度保持在6.3us，但该6.3us分为两部分，第一部分和上一行的脉宽有一半重叠，因此利用前一行将数据信号写入存储电容Cst的时间来给数据线上的寄生电容充电，那么到本行一个H的脉冲可以完全用于将数据信号写入存储电容Cst，如此可确保高频下将数据信号写入存储电容Cst的时间是足够的，从而实现了高频驱动。

本实施例中，数据线分为相互独立且沿行方向依次排布的m条数据引线，一行像素驱动电路的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，第二阶段，对应的扫描线给该行像素驱动电路传输扫描信号，与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应像素驱动电路的驱动控制端。本实施例中，每一行像素驱动电路的第一阶段与其上一行像素驱动电路的第二阶段至少部分重叠，可提高像素驱动电路的驱动频率，实现高频显示。

示例性的，在上述技术方案的基础上，如图2所示可选阵列基板还包括：多路选择器40以及第1时序控制线SW1～第m时序控制线SWm，多路选择器40包括多个多路选择单元41；一个多路选择单元41与一条数据线20对应设置，数据线20包括数据扇出线22，多路选择单元41包括第1开关器件T1～第m开关器件Tm，该m个开关器件的输入端分别与对应一条数据扇出线22电连接，第i开关器件的控制端与第i时序控制线电连接，第i开关器件的输出端与第i数据引线电连接；在第km+i行像素驱动电路的第一阶段，第i时序控制线用于控制每个多路选择单元41的第i开关器件导通以使各数据线20的数据信号写入对应的第i数据引线上的寄生电容。

本实施例中，阵列基板还包括多路选择器40，多路选择器40包括多个多路选择单元41，多路选择单元41包括一个输入端和m个输出端，多路选择单元41可以将输入端与m个输出端分时选通，使得与其电连接的数据扇出线22的数据信号可以分时写入m条数据引线21中。多路选择器40的设定可以减少数据扇出线的数量，压缩扇出区域的高度，降低下边框(端子侧)的宽度，从而有效的提升显示屏的屏占比。另一方面，多路选择器40的设定可以减少数据扇出线的数量，进而减少驱动芯片的数据输出端口的数量，从而降低驱动芯片的成本。

本实施例中，多路选择器40包括多个多路选择单元41；多路选择单元41包括第1开关器件T1～第m开关器件Tm，第i开关器件的输入端与对应一条数据扇出线22电连接、其控制端与第i时序控制线电连接以及其输出端与第i数据引线电连接。

以第1行像素驱动电路为例，每条数据线20的第1数据引线与第1行对应的像素驱动电路30电连接，第1时序控制线与每个多路选择单元41的第1开关器件T1的控制端电连接，用于控制各第1开关器件T1整体导通或整体关断。第1时序控制线控制各个多路选择单元41的第1开关器件T1整体导通时，每条数据线20的数据信号可以写入对应的第1数据引线上的寄生电容。在第二阶段，第1行扫描线10给第1行像素驱动电流传输扫描信号，则每条第1数据引线上的寄生电容的数据信号可写入第1行对应的像素驱动电路30的驱动控制端，实现线充。

可选，开关器件均为PMOS，则第i时序控制线输出低电平信号时用于控制每个多路选择单元41的第i开关器件整体导通，第i时序控制线输出高电平信号时用于控制每个多路选择单元41的第i开关器件整体关断。可以理解，开关器件均为NMOS时，时序控制线输出相应的高低电平信号以控制开关器件导通或关断。

示例性的，在上述技术方案的基础上，如图3所示可选与一行像素驱动电路30电连接的扫描线10包括初始化扫描线11和数据写入扫描线12；在初始化阶段向初始化扫描线11提供有效脉冲；在数据写入阶段中的至少部分阶段向数据写入扫描线12提供有效脉冲，其中初始化阶段位于数据写入阶段之前。

结合后续提供的图14所示的像素驱动电路，像素驱动电路30包括初始化阶段，在初始化阶段，初始化扫描线11给对应一行像素驱动电路30提供有效脉冲以使相关功能晶体管导通，则充电电平信号向像素驱动电路30的存储电容进行充电以对与像素驱动电路30电连接的有机发光器件进行初始化。具体的，初始化阶段，T5打开，参考电压Vref充入Cst，由此给驱动晶体管T3的栅极一个负的初始电压，方便后续Vdata通过T3充入Cst。

像素驱动电路30还包括数据写入阶段，在数据写入阶段，数据写入扫描线12给对应一行像素驱动电路30提供有效脉冲以使相关功能晶体管导通，则数据信号写入像素驱动电路30的驱动晶体管的驱动控制端。具体的，第一阶段，数据信号Vdata充入寄生电容；第二阶段，寄生电容存储的数据信号Vdata通过T2、T3、T4充入Cst，充入Cst的电压为Vdata-|Vth|。

像素驱动电路30还包括发光阶段，发光阶段，存储电容Cst将数据写入阶段充入的电压保持在T3的栅极上，因此流过OLED的电流与Vth无关，即Vth被补偿。其中，流经OLED的电流如下所示：

I＝K(Vgs-Vth)^2＝K(Vsg-|Vth|)^2＝K[PVDD-(Vdata-|Vth|)-|Vth|]^2＝K(PVDD-Vdata)^2。

示例性的，在上述技术方案的基础上，如图4所示可选m＝2，每一行像素驱动电路30的第一阶段与其上一行像素驱动电路30的第二阶段重叠；数据写入扫描线12的有效脉冲位于第二阶段。图5是图4所示的数据写入阶段的时序图。其中，H为一行数据刷新的时间，也就是数据引线21切换的时间。

1H时段，第1时序控制线SW1输出低电平信号，则多路选择器40中各个第1开关器件T1导通，每条数据扇出线22通过第1开关器件T1将数据信号写入其第1数据引线；同时SCAN1高电平，第1行像素驱动电路30的数据写入功能的晶体管关断，故数据信号仅写入每条数据线20的第1数据引线的寄生电容中。可知，1H阶段可选为第1行像素驱动电路30的第一阶段。

2H时段，SW1输出高电平，SCAN1低电平，数据信号从每条数据线20的第1数据引线的寄生电容写入第1行像素驱动电路30中，此时为线充；同时，SW2变低电平，则多路选择器40中各个第2开关器件T2导通，每条数据扇出线22通过第2开关器件T2将数据信号写入其第2数据引线，由于SCAN2高电平，第2行像素驱动电路30的数据写入功能的晶体管关断，故数据信号仅写入每条数据线20的第2数据引线的寄生电容中。可知，2H阶段可选为第1行像素驱动电路30的第二阶段，同时，2H阶段可选为第2行像素驱动电路30的第一阶段。本实施例中，利用了前一行在第二阶段将数据电压写入像素驱动电路的时间来给当前一行像素驱动电路对应的数据线上的寄生电容充电，那么到本行驱动时一个H的脉冲可以完全用于将数据电压写入像素驱动电路，以确保高频下写入数据信号的时间，从而实现了高频驱动。

以此类推，阵列基板对每行像素驱动电路30进行数据写入，由此可实现高频显示。

如图6所示可选初始化阶段与该行像素驱动电路30的第一阶段重叠。图6是图4所示的数据写入阶段的时序图。

1H时段，S1低电平，用于控制第1行像素驱动电路30进行初始化；同时，SW1低电平，SCAN1高电平，则多路选择器40中各个第1开关器件T1导通，每条数据扇出线22通过第1开关器件T1将数据信号写入其第1数据引线上的寄生电容中。可知，1H阶段可选为第1行像素驱动电路30的第一阶段和初始化阶段。

2H时段，S1高电平，S2低电平，用于控制第2行像素驱动电路30进行初始化；SW1输出高电平，SCAN1低电平，数据信号从每条数据线20的第1数据引线的寄生电容写入第1行像素驱动电路30中，此时为线充；同时，SW2变低电平，则多路选择器40中各个第2开关器件T2导通，每条数据扇出线22通过第2开关器件T2将数据信号写入其第2数据引线，由于SCAN2高电平，第2行像素驱动电路30的数据写入功能的晶体管关断，故数据信号仅写入每条数据线20的第2数据引线的寄生电容中。可知，2H阶段可选为第1行像素驱动电路30的第二阶段，同时，2H阶段可选为第2行像素驱动电路30的第一阶段和初始化阶段。

以此类推，阵列基板对每行像素驱动电路30进行数据写入，由此可实现高频显示。

参考图6所示可选初始化扫描线11的有效脉冲宽度与数据写入扫描线12的有效脉冲宽度相等。初始化扫描线11的有效脉冲宽度与数据写入扫描线12的有效脉冲宽度相等，则显示面板的驱动芯片输出一组驱动控制信号即可同时控制初始化扫描线11和数据写入扫描线12。驱动芯片的信号输出端的数量少，降低了驱动芯片成本。

参考图7所示为阵列基板的移位寄存结构的示意图。阵列基板还包括：多级级联的第一移位寄存单元40，一级第一移位寄存单元40与一行像素驱动电路30对应设置；一级第一移位寄存单元40的触发端接收触发信号，该级第一移位寄存单元40的输出端与对应一行扫描线10电连接，该级第一移位寄存单元40的输出端还与下一级第一移位寄存单元40的触发端电连接，一行第一移位寄存器单元40的输出端对应连接本行的初始化扫描线11和上一行的数据写入扫描线12。本实施例附图沿用上述附图标记。

对于首级第一移位寄存单元VSR1，其不具有上一行的数据写入扫描线，因此首级第一移位寄存单元VSR1的输出端与本行的初始化扫描线11以及下一级第一移位寄存单元VSR2的触发端电连接。

首级第一移位寄存单元VSR1接收一组驱动控制信号，其中包括触发信号、初始化扫描线的初始化信号和数据写入扫描线的数据写入信号，则首级第一移位寄存单元VSR1根据该组驱动控制信号，其输出端给第1行像素驱动电路30对应的初始化扫描线11传输初始化信号以使第1行像素驱动电路30进行初始化，同时触发下一级第一移位寄存单元VSR2。

第二级第一移位寄存单元VSR2接收触发信号后，其输出端给第1行像素驱动电路30对应的数据写入扫描线12传输数据写入信号以使数据信号写入第1行像素驱动电路；同时，其输出端给第2行像素驱动电路30对应的初始化扫描线11传输初始化信号以使第2行像素驱动电路30进行初始化，同时还触发下一级第一移位寄存单元VSR3。依次类推，对每行像素驱动电路30进行初始化和数据写入。

可以理解，阵列基板包括一组多级级联的第一移位寄存单元40，因此一组驱动控制信号即可实现对阵列基板的每行像素驱动电路30进行初始化和数据写入，驱动芯片的信号输出端的数量少，降低了驱动芯片成本。此外，阵列基板仅需在侧边框设置一组多级级联的第一移位寄存单元40，由此还能够实现窄边框。

示例性的，在上述技术方案的基础上，如图4所示可选m＝2，每一行像素驱动电路30的第一阶段与其上一行像素驱动电路30的第二阶段重叠；数据写入扫描线12的有效脉冲位于第二阶段。图8是图4所示的数据写入阶段的时序图。如图8所示可选数据写入扫描线12的扫描信号的有效脉冲位于数据写入阶段；一行像素驱动电路30的第一阶段，每条数据线20的数据信号写入与该行像素驱动电路30电连接的数据引线21上的寄生电容，同时，对应一行扫描线10给该行像素驱动电路30传输扫描信号以使数据信号通过与该行像素驱动电路30电连接的数据引线21写入对应的像素驱动电路30的驱动晶体管的驱动控制端。其中，H为一行数据刷新的时间，也就是数据引线21切换的时间。

1H时段，第1时序控制线SW1输出低电平信号，则多路选择器40中各个第1开关器件T1导通，每条数据扇出线22通过第1开关器件T1将数据信号写入其第1数据引线；同时SCAN1低电平，第1行像素驱动电路30的数据写入功能的晶体管导通，故数据信号不仅写入每条数据线20的第1数据引线的寄生电容中，数据信号还直接通过第1数据引线写入第1行像素驱动电路30的驱动晶体管的驱动控制端。此时为第1行像素驱动电路30的直充阶段，即数据信号直接写入像素驱动电路中。可知，1H阶段可选为第1行像素驱动电路30的第一阶段。

2H时段，SW1输出高电平，SCAN1低电平，数据信号从每条数据线20的第1数据引线的寄生电容写入第1行像素驱动电路30中，此时为第1行像素驱动电路30的线充阶段；同时，SW2变低电平，则多路选择器40中各个第2开关器件T2导通，每条数据扇出线22通过第2开关器件T2将数据信号写入其第2数据引线，由于SCAN2低电平，第2行像素驱动电路30的数据写入功能的晶体管导通，故数据信号不仅写入每条数据线20的第2数据引线的寄生电容中，数据信号还直接通过第2数据引线写入第2行像素驱动电路30的驱动晶体管的驱动控制端。此时为第2行像素驱动电路30的直充阶段。可知，2H阶段可选为第1行像素驱动电路30的第二阶段，同时，2H阶段可选为第2行像素驱动电路30的第一阶段。

以此类推，对SCAN3和SCAN4进行驱动，如此阵列基板对每行像素驱动电路30进行数据写入，当前一行像素驱动电路进行直充时，上一行像素驱动电路进行线充；当前一行像素驱动电路进行线充时，下一行像素驱动电路进行直充。由此在实现高频显示的同时提升了阈值补偿时间。

本实施例中，对于一行像素驱动电路，数据写入阶段的第一阶段，数据信号直接通过相应的数据引线写入对应行像素驱动电路的驱动晶体管的驱动控制端，实现了数据信号的直充。数据写入阶段的第二阶段，数据信号从相应的数据引线上的寄生电容写入对应行像素驱动电路的驱动晶体管的驱动控制端，实现了数据信号的线充。则一行像素驱动电路的数据写入阶段即阈值电压补偿阶段，其第一阶段进行了直充，大大增加了阈值补偿时间。经过试验验证，120hz显示的时候，其阈值补偿的时间基本可以和60hz显示达到相同的水平。如此在高频驱动下，充分提升了每个像素驱动电路的阈值电压的补偿时间，使得每个像素驱动电路的阈值电压可以被充分补偿，不会出现补偿不充分造成的显示画面出现噪点等mura问题，提升了显示效果。

可选的，如图9所示初始化扫描线的有效脉冲宽度等于数据写入扫描线的有效脉冲宽度的1/2。结合图10所示阵列基板还包括：多级级联的第一移位寄存单元51，一级第一移位寄存单元51与一奇数行像素驱动电路30对应设置，一级第一移位寄存单元51的触发端接收触发信号，该级第一移位寄存单元51的输出端与对应一行扫描线10电连接，该级第一移位寄存单元51的输出端还与下一级第一移位寄存单元51的触发端电连接，一行第一移位寄存单元51的输出端对应连接本行的数据写入扫描线；

多级级联的第二移位寄存单元52，一级第二移位寄存单元52与一偶数行像素驱动电路30对应设置，一级第二移位寄存单元52的触发端接收触发信号，该级第二移位寄存单元52的输出端与对应一行扫描线10电连接，该级第二移位寄存单元52的输出端还与下一级第二移位寄存单元52的触发端电连接，一行第二移位寄存单元52的输出端对应连接本行的数据写入扫描线；

多级级联的第三移位寄存单元53，一级第三移位寄存单元53与一行像素驱动电路30对应设置，一级第三移位寄存单元53的触发端接收触发信号，该级第三移位寄存单元53的输出端与对应一行初始化扫描线电连接，该级第三移位寄存单元53的输出端还和下一级第三移位寄存单元的触发端电连接。

本实施例中，多级级联的第一移位寄存单元51用于驱动奇数行像素驱动电路30，用于将数据写入信号传输至数据写入扫描线12以使对应一奇数行像素驱动电路30进行数据写入。多级级联的第二移位寄存单元52用于驱动偶数行像素驱动电路30，用于将数据写入信号传输至数据写入扫描线12以使对应一偶数行像素驱动电路30进行数据写入。

其中，首级第一移位寄存单元VSR11接收一组驱动控制信号，其中包括触发信号和奇数行数据写入扫描线的数据写入信号，则首级第一移位寄存单元VSR11根据该组驱动控制信号，其输出端给第1行像素驱动电路30对应的数据写入扫描线SCAN1传输数据写入信号以使数据信号写入第1行像素驱动电路，进行数据写入；同时触发下一级第一移位寄存单元VSR12以通过驱动SCAN3对第3行像素驱动电路进行数据写入。依次类推，多级级联的第一移位寄存单元51依次驱动奇数行像素驱动电路30。

其中，首级第二移位寄存单元VSR21接收一组驱动控制信号，其中包括触发信号和偶数行数据写入扫描线的数据写入信号，则首级第二移位寄存单元VSR21根据该组驱动控制信号，其输出端给第2行像素驱动电路30对应的数据写入扫描线SCAN2传输数据写入信号以使数据信号写入第2行像素驱动电路，进行数据写入；同时触发下一级第二移位寄存单元VSR22以通过驱动SCAN4对第4行像素驱动电路进行数据写入。依次类推，多级级联的第二移位寄存单元52依次驱动偶数行像素驱动电路30。

可以理解，阵列基板包括两组移位寄存单元，可以从左右两侧分别驱动奇偶行像素驱动电路，也可以从同一侧分别驱动奇偶行像素驱动电路。实现了高频驱动显示。

本实施例中，一行像素驱动电路包括初始化阶段和数据写入阶段，如图9所示可选初始化阶段位于该行像素驱动电路的第一阶段之前且不重叠，其中S1用于对第1行像素驱动电路进行初始化，S2用于对第2行像素驱动电路进行初始化，以此类推。可选奇数行像素驱动电路的初始化扫描线的有效脉冲宽度和偶数行像素驱动电路的初始化扫描线的有效脉冲宽度相等，则阵列基板中还包括级联的第三移位寄存单元，用于驱动面板的每条初始化扫描线以对每行像素驱动电路进行初始化。

可选的，如图11所示初始化扫描线的有效脉冲宽度与数据写入扫描线的有效脉冲宽度相等。结合图12所示阵列基板还包括：多级级联的第一移位寄存单元51，一级第一移位寄存单元51与一奇数行像素驱动电路30对应设置；一级第一移位寄存单元51的触发端接收触发信号，该级第一移位寄存单元51的输出端与对应一行扫描线10电连接，该级第一移位寄存单元51的输出端还与下一级第一移位寄存单元51的触发端电连接，一行第一移位寄存单元51的输出端对应连接本行的初始化扫描线和上一奇数行的数据写入扫描线；多级级联的第二移位寄存单元52，一级第二移位寄存单元52与一偶数行像素驱动电路30对应设置；一级第二移位寄存单元52的触发端接收触发信号，该级第二移位寄存单元52的输出端与对应一行扫描线10电连接，该级第二移位寄存单元52的输出端还与下一级第二移位寄存单元52的触发端电连接，一行第二移位寄存单元52的输出端对应连接本行的初始化扫描线和上一偶数行的数据写入扫描线。

图11所示阵列基板与图9所示阵列基板的区别在于，初始化扫描线的有效脉冲宽度与数据写入扫描线的有效脉冲宽度相等。已知初始化阶段位于数据写入阶段之前，奇数行的初始化扫描线和数据写入扫描线可共用一组VSR信号，同时，偶数行的初始化扫描线和数据写入扫描线可共用一组VSR信号。则如图12所示，阵列基板中可以设置两组级联的移位寄存单元，一组级联的第一移位寄存单元51用于驱动奇数行像素驱动电路，另一组级联的第二移位寄存单元52用于驱动偶数行像素驱动电路。其具体驱动过程与上述实施例类似，在此不再赘述。

结合图3和图13所示，还可选m＝3，每一行像素驱动电路30的第二阶段与其后2行像素驱动电路30的第一阶段均交叠。本实施例中，第一行像素驱动电路30的第二阶段进行线充时，第2行和第3行像素驱动电路30均可以进行第一阶段。一列像素驱动电路30中，第1行、第2行和第3行像素驱动电路30连接不同数据写入扫描线，因此不同的数据写入扫描线可以同时向对应的像素驱动电路30输入数据写入信号，以使对应行像素驱动电路30进行数据写入。可以理解，m＝4或其他数值时，在保证显示面板正常显示的基础上，一行像素驱动电路的第二阶段可与至少一行像素驱动电路的第一阶段交叠。如此实现了高频显示。以图13为例，1H为第一行的第一阶段、2H和3H为第一行的第二阶段；同理，2H为第二行的第一阶段、3H和4H为第二行的第二阶段；3H为第三行的第一阶段、4H和5H为第三行的第二阶段；按照本实施例可以在1个H的时间内将数据信号写入对应的数据线上，并且在2个H的时间将数据信号写入像素驱动电路，增加了数据信号写入的时间。并且行频仍然为1个H，因此可以实现高频驱动。

可选的，也可以同时在第一阶段和第二阶段将数据信号写入驱动电路的驱动控制端。这样相当于第一阶段直充，第二阶段线充，具体原理和前述实施例相同，在此不做过多赘述。

基于同一发明构思，本发明实施例还提供了一种显示面板，该显示面板包括如上任意实施例所述的阵列基板。可选该显示面板为有机发光显示面板。

基于同一发明构思，本发明实施例还提供了一种像素驱动电路的驱动方法。该像素驱动电路设置在阵列基板上。参考图1～图13所示，阵列基板包括多条沿行方向延伸的扫描线、多条沿列方向延伸的数据线和多个像素驱动电路，一行扫描线与一行像素驱动电路对应设置并电连接，一列数据线与一列像素驱动电路对应设置，数据线分为相互独立且沿行方向依次排布的第1数据引线～第m数据引线，第i数据引线分别与对应一列像素驱动电路中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…。

任一行的像素驱动电路的驱动方法包括：初始化阶段，初始化阶段用于对像素驱动电路进行初始化；数据写入阶段，数据写入阶段用于将数据信号写入像素驱动电路的驱动晶体管的驱动控制端；发光阶段，发光阶段用于驱动发光元件发光显示。可选本实施例所述的像素驱动电路如图14所示，可以理解，像素驱动电路包括但不限于以上结构，任意一种具有阈值电压补偿功能的像素驱动电路均落入本发明的保护范围，其中像素驱动电路包括多个晶体管T1～T7和一个电容Cst，其中驱动晶体管为T3。

其中，数据写入阶段包括第一阶段和第二阶段，在第一阶段，每条数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容；在第二阶段，对应的扫描线给该行像素驱动电路传输扫描信号，与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应像素驱动电路的驱动控制端；每一行像素驱动电路的第一阶段与其上一行像素驱动电路的第二阶段至少部分重叠。

本实施例中，数据写入阶段在第二阶段向对应的像素驱动电路进行线充，每一行像素驱动电路的第一阶段与其上一行像素驱动电路的第二阶段至少部分重叠，能够实现高频显示。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (15)

1.一种阵列基板，其特征在于，包括：

多条沿行方向延伸的扫描线、多条沿列方向延伸的数据线和多个像素驱动电路，一行所述扫描线与一行所述像素驱动电路对应设置并电连接，一列所述数据线与一列所述像素驱动电路对应设置，所述数据线分为相互独立且沿所述行方向依次排布的第1数据引线～第m数据引线，第i数据引线分别与对应一列所述像素驱动电路中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…；

任意一行所述像素驱动电路的数据写入阶段分为第一阶段和第二阶段，第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，第二阶段，对应的所述扫描线给该行像素驱动电路传输扫描信号，所述与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应所述像素驱动电路的驱动控制端；

每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段至少部分重叠。

2.根据权利要求1所述的阵列基板，其特征在于，还包括：多路选择器以及第1时序控制线～第m时序控制线，所述多路选择器包括多个多路选择单元；

一个所述多路选择单元与一条所述数据线对应设置，所述数据线包括数据扇出线，所述多路选择单元包括第1开关器件～第m开关器件，该m个开关器件的输入端分别与对应一条所述数据扇出线电连接，第i开关器件的控制端与第i时序控制线电连接，所述第i开关器件的输出端与所述第i数据引线电连接；

在所述第km+i行像素驱动电路的第一阶段，所述第i时序控制线用于控制每个所述多路选择单元的第i开关器件导通以使各所述数据线的数据信号写入对应的第i数据引线上的寄生电容。

3.根据权利要求1所述的阵列基板，其特征在于，

与一行所述像素驱动电路电连接的扫描线包括初始化扫描线和数据写入扫描线；

在初始化阶段向所述初始化扫描线提供有效脉冲；

在所述数据写入阶段中的至少部分阶段向所述数据写入扫描线提供有效脉冲，其中所述初始化阶段位于所述数据写入阶段之前。

4.根据权利要求3所述的阵列基板，其特征在于，

m＝2，每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段重叠；所述数据写入扫描线的有效脉冲位于所述第二阶段。

5.根据权利要求4所述的阵列基板，其特征在于，

所述初始化阶段与该行所述像素驱动电路的第一阶段重叠。

6.根据权利要求5所述的阵列基板，其特征在于，所述初始化扫描线的有效脉冲宽度与所述数据写入扫描线的有效脉冲宽度相等。

7.根据权利要求6所述的阵列基板，其特征在于，还包括：

多级级联的第一移位寄存单元，一级所述第一移位寄存单元与一行所述像素驱动电路对应设置；

一级所述第一移位寄存单元的触发端接收触发信号，该级所述第一移位寄存单元的输出端与对应一行所述扫描线电连接，该级所述第一移位寄存单元的输出端还与下一级所述第一移位寄存单元的触发端电连接，一行所述第一移位寄存单元的输出端对应连接本行的初始化扫描线和上一行的数据写入扫描线。

8.根据权利要求4所述的阵列基板，其特征在于，所述数据写入扫描线的扫描信号的有效脉冲位于所述数据写入阶段；

一行所述像素驱动电路的第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容，同时，对应一行所述扫描线给该行像素驱动电路传输扫描信号以使数据信号通过与该行像素驱动电路电连接的数据引线写入对应的所述像素驱动电路的驱动晶体管的驱动控制端。

9.根据权利要求8所述的阵列基板，其特征在于，所述初始化扫描线的有效脉冲宽度与所述数据写入扫描线的有效脉冲宽度相等。

10.根据权利要求9所述的阵列基板，其特征在于，还包括：

多级级联的第一移位寄存单元，一级所述第一移位寄存单元与一奇数行所述像素驱动电路对应设置；

一级所述第一移位寄存单元的触发端接收触发信号，该级所述第一移位寄存单元的输出端与对应一行所述扫描线电连接，该级所述第一移位寄存单元的输出端还与下一级所述第一移位寄存单元的触发端电连接，一行所述第一移位寄存单元的输出端对应连接本行的初始化扫描线和上一奇数行的数据写入扫描线；

多级级联的第二移位寄存单元，一级所述第二移位寄存单元与一偶数行所述像素驱动电路对应设置；

一级所述第二移位寄存单元的触发端接收触发信号，该级所述第二移位寄存单元的输出端与对应一行所述扫描线电连接，该级所述第二移位寄存单元的输出端还与下一级所述第二移位寄存单元的触发端电连接，一行所述第二移位寄存单元的输出端对应连接本行的初始化扫描线和上一偶数行的数据写入扫描线。

11.根据权利要求8所述的阵列基板，其特征在于，所述初始化扫描线的有效脉冲宽度等于所述数据写入扫描线的有效脉冲宽度的1/2。

12.根据权利要求11所述的阵列基板，其特征在于，还包括：

多级级联的第一移位寄存单元，一级所述第一移位寄存单元与一奇数行所述像素驱动电路对应设置；一级所述第一移位寄存单元的触发端接收触发信号，该级所述第一移位寄存单元的输出端与对应一行所述扫描线电连接，该级所述第一移位寄存单元的输出端还与下一级所述第一移位寄存单元的触发端电连接，一行所述第一移位寄存单元的输出端对应连接本行的数据写入扫描线；

多级级联的第二移位寄存单元，一级所述第二移位寄存单元与一偶数行所述像素驱动电路对应设置；一级所述第二移位寄存单元的触发端接收触发信号，该级所述第二移位寄存单元的输出端与对应一行所述扫描线电连接，该级所述第二移位寄存单元的输出端还与下一级所述第二移位寄存单元的触发端电连接，一行所述第二移位寄存单元的输出端对应连接本行的数据写入扫描线；

多级级联的第三移位寄存单元，一级所述第三移位寄存单元与一行所述像素驱动电路对应设置，一级所述第三移位寄存单元的触发端接收触发信号，该级所述第三移位寄存单元的输出端与对应一行所述初始扫描线电连接，该级所述第三移位寄存单元的输出端还和下一级所述第三移位寄存单元的触发端电连接。

13.根据权利要求3所述的阵列基板，其特征在于，

m＝3，每一行所述像素驱动电路的第二阶段与其后2行所述像素驱动电路的第一阶段均交叠。

14.一种显示面板，其特征在于，包括如权利要求1-13任一项所述的阵列基板。

15.一种像素驱动电路的驱动方法，其特征在于，包括：阵列基板，

所述阵列基板包括多条沿行方向延伸的扫描线、多条沿列方向延伸的数据线和多个像素驱动电路，一行所述扫描线与一行所述像素驱动电路对应设置并电连接，一列所述数据线与一列所述像素驱动电路对应设置，所述数据线分为相互独立且沿所述行方向依次排布的第1数据引线～第m数据引线，第i数据引线分别与对应一列所述像素驱动电路中第km+i行像素驱动电路电连接，m为大于或等于2的正整数，i＝1,2,…,m，k＝0,1,2,3,…；

任一行的所述像素驱动电路的驱动方法包括：

初始化阶段，所述初始化阶段用于对所述像素驱动电路进行初始化；

数据写入阶段，所述数据写入阶段用于将数据信号写入所述像素驱动电路的驱动晶体管的驱动控制端；

发光阶段，所述发光阶段用于驱动发光元件发光显示；

所述数据写入阶段包括第一阶段和第二阶段，

在所述第一阶段，每条所述数据线的数据信号写入与该行像素驱动电路电连接的数据引线上的寄生电容；

在所述第二阶段，对应的所述扫描线给该行像素驱动电路传输扫描信号，所述与该行像素驱动电路电连接的数据引线上的寄生电容将数据信号写入对应所述像素驱动电路的驱动控制端；

每一行所述像素驱动电路的第一阶段与其上一行所述像素驱动电路的第二阶段至少部分重叠。