CN114927100A - 显示面板、显示装置及驱动方法 - Google Patents

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CN114927100A CN202210580662.5A CN202210580662A CN114927100A CN 114927100 A CN114927100 A CN 114927100A CN 202210580662 A CN202210580662 A CN 202210580662A CN 114927100 A CN114927100 A CN 114927100A
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Abstract

本申请提供了一种显示面板、显示装置及驱动方法，显示面板包括：阵列分布的多个子像素单元、每行子像素单元对应设置的扫描线和每列子像素单元对应设置的至少两条数据线；阵列的每一行中，子像素单元通过扫描线与栅极驱动电路电连接；阵列的每一列中，至少两组子像素单元与至少两条数据线对应电连接，至少两条数据线用于与源极驱动电路电连接，每组子像素单元包括该列中的至少一个子像素单元。本申请的技术方案可实现在时序交叠的情况下正常输入数据电压，保证电路的正常工作。

Description

显示面板、显示装置及驱动方法
技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板、显示装置及驱动方法。
背景技术
在对OLED(Organic Light-Emitting Diode，有机发光半导体)像素电路进行驱动时，在一帧数据的驱动过程中，需要对一个子像素输入两类数据电压，例如初始化电压和当前帧图像数据的电压，栅极驱动电路在控制两类数据电压的输入时，两类电压会在不同行子像素的输入时序中发生交叠，导致无法正常输入电压。
发明内容
本申请实施例提供一种显示面板、显示装置及驱动方法，以解决相关技术存在的问题，技术方案如下：
第一方面，本申请实施例提供了一种显示面板，包括：阵列分布的多个子像素单元、每行子像素单元对应设置的扫描线和每列子像素单元对应设置的至少两条数据线；
阵列的每一行中，子像素单元通过扫描线与栅极驱动电路电连接；
阵列的每一列中，至少两组子像素单元与至少两条数据线对应电连接，至少两条数据线用于与源极驱动电路电连接，每组子像素单元包括该列中的至少一个子像素单元；
栅极驱动电路被配置为通过扫描线控制各行子像素单元导通，同一列不同组的子像素单元的导通时序存在交叠；
对于导通的一列子像素单元，源极驱动电路被配置为通过至少两条数据线向该列中的至少两组子像素单元输出数据电压。
第二方面，本申请实施例提供了一种显示装置，包括：本申请任一实施例提供的显示面板。
第三方面，本申请实施例提供了一种驱动方法，可用于驱动本申请任一实施例的显示面板；
驱动方法包括：
栅极驱动电路通过扫描线控制各行子像素单元依次导通，同一列不同组的子像素单元的导通时序存在交叠；
对于导通的每一列子像素单元，源极驱动电路通过至少两条数据线向该列中至少两组子像素单元对应输出数据电压。
上述技术方案中的优点或有益效果至少包括：
本申请的电路结构设置有至少两条数据线，在同一列不同组子像素单元的导通时序存在交叠的情况下，可通过至少两条数据线可向同一列中至少两组子像素单元对应地输入数据电压，从而可避免时序交叠对数据电压输入的影响，保证对各组子像素单元正常输入数据电压，保证电路的正常工作。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1为相关技术中显示面板的结构框架示意图；
图2为图1中栅极驱动电路输出的扫描信号及数据线传输数据电压的时序示意图；
图3为本申请实施例提供的一种显示面板的结构框架示意图；
图4为本申请实施例中数据线为两条时两条数据线在子像素单元区域中的一种分布示意图；
图5为本申请实施例中数据线为两条时两条数据线在子像素单元区域中的另一种分布示意图；
图6为本申请实施例中数据线为两条时两条数据线在子像素单元区域的又一种分布示意图；
图7A为图6中AA’方向的截面示意图；
图7B为图6中BB’方向的截面示意图；
图8为本申请实施例中子像素单元的一种电路原理示意图；
图9为图8中各信号端的信号时序示意图；
图10为本申请实施例中子像素单元的另一种电路原理示意图；
图11为图10中各信号端的信号时序示意图；
图12为本申请实施例提供的一种驱动方法的流程示意图；
图13为图3中栅极驱动电路输出的扫描信号及数据线传输数据电压的一种时序示意图；
图14为图3中栅极驱动电路输出的扫描信号及数据线传输数据电压的另一种时序示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本申请的发明人在研究中发现，相关技术中显示面板包括图1所示的结构，包括：阵列分布的多个子像素单元(Pixel)、栅极驱动电路(图中未示出)、源极驱动电路(图中未示出)、扫描线和数据线。其中，每一行子像素单元均配置一条扫描线，以传输针对该子像素单元的扫描信号，图1中示出了G1至G4四条扫描线，可传输WS1至WS4四个扫描信号，对于每一列子像素单元，仅配置一条数据线D以传输针对该列子像素单元的数据信号Data，为简洁表示，图1中仅示出了第一列子像素单元及其对应的数据线。
图2示出了栅极驱动电路输出的扫描信号的时序示意图，图2中，WS1、WS2、WS3和WS4分别为栅极驱动电路向图1中第一行、第二行、第三行和第四行输出的扫描信号，扫描信号为低电平时对应的子像素单元导通，源极驱动电路可通过数据线向子像素单元输入数据信号，扫描信号为高电平时对应的子像素单元关断，源极驱动电路输出的数据无法输入子像素单元。
图2所示的四个扫描信号均包括两个低电平阶段，在第一个低电平阶段源极驱动电路可向子像素单元输入初始化电压Vofs(初始化阶段的数据信号)，在第二个低电平阶段源极驱动电路可向子像素单元输入当前帧图像数据的电压Vdata(数据写入阶段的数据信号)。参照图2，由于栅极驱动电路是移位输出扫描信号的，因此从WS1信号至WS4信号，后一个信号的时序较前一个信号的时序有延迟，导致在WS1信号的第二个低电平阶段和WS1信号的第一个低电平阶段出现交叠，在该交叠阶段，数据线D需要向同一列中第一行的子像素单元输入初始化电压Vofs，并向第三行的子像素单元输入当前帧图像数据的电压Vdata，而通过同一数据线无法实现在同一时段输入不同的电压，因此如图1所示的电路结构无法实现正常的输入，同理，WS2信号和WS4信号也出现了交叠导致无法实现正常的输入。
下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种显示面板，如图3所示，该显示面板包括：阵列分布的多个子像素单元、每行子像素单元对应设置的扫描线和每列子像素单元对应设置的至少两条数据线。
在阵列的每一行中，子像素单元通过扫描线与栅极驱动电路电连接；在阵列的每一列中，至少两组子像素单元与至少两条数据线对应电连接，即一组子像素单元连接一条为数据线，至少两条数据线用于与源极驱动电路电连接，每组子像素单元包括该列中的至少一个子像素单元。
栅极驱动电路被配置为通过扫描线控制各行子像素单元导通，同一列不同组的子像素单元的导通时序存在交叠；对于导通的一列子像素单元，源极驱动电路被配置为通过至少两条数据线向该列中的至少两组子像素单元对应输出数据电压。
本申请实施例中的子像素单元可以设置于显示面板中的阵列基板上，扫描线、数据线、栅极驱动电路和源极驱动电路集成在阵列基板上，也可以设置于阵列基板之外。栅极驱动电路可以是GOA(Gate Driver On Array，阵列基板行驱动)电路。
为简洁表示，图3仅示出了第一列子像素单元及其对应的2条数据线(即第一数据线D1和第二数据线D2)作为示例，第一数据线D1分别与第一列中第一行的子像素单元P1、第二行的子像素单元P2(P1和P2作为第一组子像素单元)电连接，第二数据线D2分别与第一列中第三行的子像素单元P3、第四行的子像素单元P4(P3和P4作为第二组子像素单元)电连接，栅极驱动电路可通过四条扫描线G1至G4输出扫描信号WS1至WS4，分别控制第一行至第四行的子像素单元依次导通，源极驱动电路可通过第一数据线D1向子像素单元P1和P2输入数据电压Data1，可通过第二数据线D2向子像素单元P3和P4输入数据电压Data2。
本申请的电路结构设置有至少两条数据线，在同一列不同组子像素单元的导通时序存在交叠的情况下，可通过至少两条数据线可向同一列中至少两组子像素单元对应地输入数据电压，从而可避免时序交叠对数据电压输入的影响，保证对各组子像素单元正常输入数据电压，保证电路的正常工作。
在一种可选的实施方式中，在阵列的每一列中，至少两组子像素单元交替排列或交叉排列。
图3示出了两组子像素单元，第一组子像素单元包括第一行的子像素单元P1和第二行的子像素单元P2，第二组子像素单元包括第三行的子像素单元P3和第四行的子像素单元P4。该四行子像素单元仅作为示例，在实际应用中，还可以在子像素单元P4之下再次设置子像素单元P1和P2，仍然作为第一组子像素单元，与第一数据线D1电连接，子像素单元P2之下可以再次设置子像素单元P3和P4，仍然作为第二组子像素单元，与第二数据线D2，依次类推，子像素单元P1至P4可两两交替排列，形成子像素单元的的阵列，并交替地与两条数据线电连接。
在另一个示例中，若产生交叠的扫描信号不是第一行和第三行、第二行和第四行，而是第一行和第二行、第三行和第四行，则可将图3中的连接方式改为：第一行的子像素单元P1和第三行的子像素单元P3作为第一组子像素单元，与第一数据线D1电连接，第二行的子像素单元P2和第四行的子像素单元P4作为第二组子像素单元，与第二数据线D2电连接，即第一组子像素单元和第二组子像素单元互相交叉的排列方式，称为交叉排列。在实际应用中，对于后续的第五行、第六行等子像素单元，也可依照同样的方式连接数据线。
对于三组以上的子像素单元，可按照与图3类似的方式排列。
本申请实施例中，至少两条数据线可以相互平行。相对于两条走线相交的布线方式，平行布线的方式可降低走线串扰的风险。
在一种可选的实施方式中，至少两条数据线分布于对应的一列子像素单元区域内的不同侧或同一侧。
图4以两条数据线为例示出了其在子像素单元区域中的分布，参照图4，第一数据线D1和第二数据线D2分别位于同一列子像素单元P1和P2区域内的左右两侧，子像素单元P1和P2中包括至少一个电容，子像素单元P1和P2中的电容位于第一数据线D1和第二数据线D2的中间区域，该种设置有利于控制数据与子像素单元中的电容之间的距离，可使第一数据线D1和第二数据线D2尽量远离子像素单元中的电容，避免和电容产生串扰。
不同侧的数据线可以位于不同金属层，也可以位于金属层。
可选的，子像素单元中还包括至少一个电容，至少两条数据线分布于对应的一列子像素单元区域内的不同侧，相邻两条数据线之间的间距大于对应列子像素单元中的电容在数据线排列方向上的宽度，可保证数据线和电容之间不存在交叠，以避免数据线和电容之间的串扰。
此外，在至少两条数据线分布于对应的一列子像素单元区域内的不同侧、且各数据线位于同一金属层的情况下，至少两条数据线与该列子像素单元区域边界的距离大于或等于该金属层对应的最小间距的一半，以防止数据线与相邻子像素单元区域内的数据线之间过近产生串扰。
参照图4的示例，第一数据线D1和第二数据线D2之间的间距大于图4中电容在水平方向上的宽度。可选的，在第一数据线D1和第二数据线D2位于同一金属层的情况下，第一数据线D1与子像素单元P1的左侧边界的距离可以大于或等于该金属层所允许的最小间距的一半，第二数据线D2与子像素单元P2的右侧边界的距离可以大于或等于该金属层所允许的最小间距的一半。
可以理解的，金属层对应的最小间距或者金属层所允许的最小间距指的是金属层在进行构图工艺时根据设备或工艺条件等，同一金属层的不同图案化结构时间的最小距离。例如：金属层对应的最小间距为1.5微米-8微米。
图5和图6以两条数据线为例示出了其在子像素单元区域中的另外两种分布。参照图5，第一数据线D1和第二数据线D2均位于同一列子像素单元P1和P2区域内的左侧，电容位于右侧，两条数据线之间保持一定的间距并与电容保持一定的间距，以避免与电容的串扰，该两条数据线可以位于同一金属层，也可以位于不同的金属层。参照图6，第一数据线D1和第二数据线D2均位于同列子像素单元P1和P2区域内的左侧，两条数据线可分别位于不同的金属层且在垂直纸面向里的方向重叠。
可选的，至少两条数据线分布于对应的一列子像素单元区域内的同一侧、且位于同一金属层，相邻两条数据线之间的间距大于或等于该金属层对应的最小间距，以减小数据线之间的串扰。
参照图5的示例，在第一数据线D1和第二数据线D2位于同一金属层的情况下，第一数据线D1和第二数据线D2之间的间距可以大于或等于该金属层对应的最小间距，第二数据线D2与子像素单元P2的右侧边界之间放置电容，第二数据线D2与电容不存在交叠。
示意性的，图6中的第一行子像素单元P1和第二行子像素单元P2的导通时序存在交叠，图7A和图7B分别示出了图6中AA’和BB’方向上的截面图。
参照图7A，第一数据线D1可以位于第四金属层M4，其可通过连接孔(例如钨孔)Via3与第三金属层M3连接，第三金属层M3可通过连接孔Via2与第二金属层M2连接，第二金属层M2可通过连接孔Via1与第一金属层M1连接，第一金属层M1可通过连接孔CT与源极金属层Source连接，子像素单元P1中的第一晶体管T1的源极位于该源极金属层Source，通过该种逐层连接的方式可实现第一数据线D1与子像素单元P1中数据写入晶体管的源极的连接。
参照图7B，第二数据线D2位于第二金属层M2，其可通过连接孔Via1与第一金属层M1连接，第一金属层M1通过连接孔CT与源极金属层Source连接，子像素单元P2中的第一晶体管T1的源极位于该源极金属层Source，通过该种逐层连接的方式可实现第二数据线D2与子像素单元P2中数据写入晶体管的源极的连接。
可选的，参照图7A和7B，第一数据线D1可以位于第四金属层M4,第三金属层M3,第二金属层M2中的至少一层，第二数据线D2可以位于第四金属层M4,第三金属层M3,第二金属层M2中的至少一层，第一数据线D1可以位于第四金属层M4,第三金属层M3,保证第二金属层M2中的一层和第二数据线D2不在同一层即可。
此外图7A和图7B中以简洁的方式示出了子像素单元的电路和电容，第一数据线D1和第二数据线D2均与电容保持一定的距离，以避免和电容之间产生串扰。对于其它两行子像素单元导通时序交叠的情况，可根据与图6类似的方式连接数据线和相应的子像素单元的数据写入晶体管。
可选的，在至少两条数据线位于同一金属层的情况下，数据线的宽度大于或等于该金属层所允许的最小宽度。
本申请实施例中，不同金属层所允许的最小间距和最小宽度不同，例如在至少两条数据线位于图7A和图7B所示的第一金属层M1时，所允许的最小间距可以是0.2微米，最小宽度可以是0.16微米。某一金属层所允许的最小间距、最小边距和最小宽度还可以根据制程条件来确定，例如在110纳米制程的条件下，图7A和图7B所示的第一金属层M1所允许的最小间距可以是0.2微米，最小宽度可以是0.16微米，在其它制程下，该第一金属层M1所允许的最小间距和最小宽度可以是其它数值，例如：第一金属层M1所允许的最小间距可以是0.15微米，最小宽度可以是0.12微米。
本申请实施例中的子像素单元可以包括：数据写入子单元、存储子单元、发光控制子单元、驱动子单元和发光器件。
数据写入子单元的控制端、第一端分别与扫描线(接入扫描信号WS)、数据线(接入数据电压Data)电连接，数据写入子单元的第三端与驱动子单元的控制端电连接；数据线为至少两条数据线中的任意一条，对于不同组的子像素单元，其数据写入子单元与不同的数据线电连接。发光控制子单元的控制端、第一端分别与发光控制信号端DS、工作信号端ELVDD电连接，发光控制子单元的第二端与驱动子单元的第一端电连接；存储子单元的两端分别与驱动子单元的控制端、第一端电连接；驱动子单元的第二端与发光器件电连接。
参照图8，数据写入单元可以包括第一晶体管T1，驱动子单元可以包括第四晶体管T4，第一晶体管T1的栅极、源极分别与扫描线、数据线电连接，其漏极与第四晶体管T4的栅极电连接，第一晶体管T1可作为数据写入晶体管，控制数据电压的输入。
发光控制子单元可以包括第二晶体管T2，其栅极、源极分别与发光控制信号端DS、工作信号端ELVDD电连接，其漏极与第四晶体管T4的源极电连接，可控制发光器件发光。
存储子单元可以包括第一电容C1，其两端分别与第四晶体管T4的栅极、源极电连接，图4至图7B中的电容可以是该第一电容C1。
发光器件可以是OLED器件，其阳极可以与第四晶体管T4的漏极电连接，其阴极可以与低电平信号端Vcom电连接。
参照图8，子像素单元还可以包括放电子单元，该放电子单元可以包括第三晶体管T3，其栅极作为放电子单元的控制端，与放电控制信号电连接，其漏极作为放电子单元的第一端，与OLED的阳极电连接，其源极作为放电子单元的第二端，可接地(GND)，可对OLED的阳极放电，防止OLED在非发光阶段发光。
参照图8，子像素单元和数据线之间还可以接入数据存储单元，即子像素单元通过数据存储单元与数据线电连接，同一列的各子像素单元可共用一个数据存储单元。数据存储单元可以包第二电容C2和第五晶体管T5，第二电容C2的两端分别与数据线、第一晶体管T1的源极电连接，第五晶体管T5的栅极与控制信号端rst2电连接，源极、漏极分别与第二电容C2的两端电连接。
图9示出了各信号的时序图，结合图9，如图8所示的子像素单元的工作原理如下：
在阶段一(初始化阶段)，WS信号、DS信号和rst2信号均为低电平，AZ信号为高电平，第一晶体管T1、第二晶体管T2、第三晶体管T3和第五晶体管T5均导通，将数据线输入的初始化电压Vofs存储在第一电容C1中。
在阶段二(放电阶段)，WS信号和rst2信号均为低电平，DS信号和AZ信号均为高电平，AZ信号保持高电平第一晶体管T1、第三晶体管T3和第五晶体管T5均导通，第二晶体管T2关断，第四晶体管的栅极和源极同时放电，放到存储阈值电压于第一电容C1中。
在阶段三(数据准备阶段)，WS信号、DS信号和AZ信号均为高电平，rst2信号为低电平，第一晶体管T1和第二晶体管T2均关断，第三晶体管T3和第五晶体管T5均导通，将写入初始化电压Vofs的状态跳变为准备写入当前帧图像数据的电压Vdata的状态。
在阶段四(第二电容充电阶段)，WS信号、AZ信号和rst2信号均为高电平，DS信号为低电平，第一晶体管T1和第五晶体管T5关断，第二晶体管T2和第三晶体管T3导通，数据线输入的当前帧图像数据的电压Vdata对第二电容C2充电。
在阶段五(数据写入阶段)，AZ信号和rst2信号均为高电平，WS信号和DS信号均为低电平，第五晶体管T5关断，第一晶体管T1、第二晶体管T2和第三晶体管T3导通，可将当前帧图像数据的电压Vdata写入第一电容C1。
在阶段六(发光阶段)：WS信号为高电平，AZ信号、DS信号和rst2信号均为低电平，第一晶体管T1和第三晶体管T3均关断，第二晶体管T2和第五晶体管T5均导通，OLED被驱动发光。
参照图10，存储子单元还可以包括第三电容C3，为负载电容，其两端分别与工作信号端ELVDD、第二晶体管T2的漏极电连接。
图11示出了各信号的时序图，结合图11，如图10所示的子像素单元的工作原理如下：
在阶段一(初始化阶段)，WS信号和DS信号为低电平，AZ信号为高电平，第一晶体管T1、第二晶体管T2和第三晶体管T3均导通，将数据线输入的初始化电压Vofs存储在第一电容C1中。
在阶段二(放电阶段)，WS信号为高电平，DS信号由低电平跳变为高电平，AZ信号保持高电平，第一晶体管T1关断，第二晶体管T2保持导通一段时间后关断，第三晶体管T3保持导通状态，第四晶体管T4的栅极浮空，栅极电压随源极电压的下降而下降，直至存储阈值电压于第一电容C1中。
在阶段三(写入阶段)，WS信号在低电平保持一段时间后跳变为高电平，DS信号仍为高电平，AZ信号保持高电平，第一晶体管T1导通一段时间后关断，第二晶体管T2保持关断状态，第三晶体管T3保持导通状态，将数据线输入的当前帧图像数据的电压Vdata写入第一电容C1。
在阶段四(发光阶段)：WS信号为高电平，DS信号和AZ信号均为低电平，第一晶体管T1和第三晶体管T3均关断，第二晶体管T2导通，OLED被驱动发光。
本申请实施例中的各晶体管均可以是薄膜晶体管或场效应管或其他特性相同的器件，各晶体管的源极(也称源电极)、漏极(也称漏电极)是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，可将源极作为所属子单元的第一端，漏极作为所属子单元的第二端，或者，可以将漏极作为所属子单元的第一端，源极作为所属子单元的第二端，各晶体管的中间端为栅极(也称做栅电极)作为所属子单元的控制端，可根据实际情况确定连接方式。本申请实施例中的各晶体管可以为P型晶体管或N型晶体管，附图中第一晶体管T1、第二晶体管T2、第四晶体管T4和第五晶体管T5均以P型晶体管作为示例示出，第三晶体管T3以N型晶体管作为示例示出。
本申请实施例中，初始化电压Vofs可以大于当前帧图像数据的电压Vdata，初始化电压Vofs可位于当前帧图像数据的电压Vdata的最大值和最小值之间。
如图3所示的电路结构可应用于多种类型的显示面板。在一个示例中，可应用于高分辨率、大负载的显示面板，例如：大尺寸显示面板，一般种大尺寸显示面板通常有严重的IR(电阻)压降，依靠一条数据线输入数据，从输入到第一个子像素单元到输入到最后一个子像素单元的数据有误差，会带来显示异常的风险，而采用如图3所示的双数据线的结构可有效地降低该风险，并减小单条数据线的负担。在另一示例中，还可应用于尺寸较小的微显示面板，例如硅基微显示面板。
基于同一发明构思，本申请实施例还提供了一种驱动方法，可应用于本申请实施例提供的显示面板，如图12所示，该驱动方法包括：
S1201，栅极驱动电路通过扫描线控制各行子像素导通。
同一列不同行的子像素单元的导通时序存在交叠。
S1202，对于导通的每一列子像素单元，源极驱动电路通过至少两条数据线向该列中的至少两组子像素单元对应输出数据电压。
每条数据线可向所连接的一组子像素单元输出数据电压。
本申请实施例提供的驱动方法，可在同一列不同组子像素单元的导通时序存在交叠的情况下，通过至少两条数据线可向同一列中至少两组子像素单元对应地输入数据电压，从而可避免时序交叠对数据电压输入的影响，保证对各组子像素单元正常输入数据电压，保证电路的正常工作。
可选的，至少两条数据线包括如图3所示的第一数据线D1和第二数据线D2。
源极驱动电路通过至少两条数据线向该列中的至少两组子像素单元对应输出数据电压，可以包括：源极驱动电路通过第一数据线向第一组子像素单元输出第一数据电压，通过第二数据线向第二组子像素单元输出第二数据电压；第一组子像素单元的导通时序和第二组子像素单元的导通时序存在交叠，在交叠时序阶段，所述第一数据电压的电压类型和所述第二数据电压的电压类型不同。
图13示出了图3中栅极驱动电路向第一至四行子像素单元输出的扫描信号的一种信号时序，在图13中，WS1、WS2、WS3和WS4分别为栅极驱动电路向图3中第一行、第二行、第三行和第四行输出的扫描信号，扫描信号为低电平时对应的子像素单元导通，源极驱动电路可通过两条数据线向同一列的子像素单元输入数据电压，扫描信号为高电平时对应的子像素单元关断，源极驱动电路输出的数据电压无法输入子像素单元。
由图13可以看出，扫描信号WS1和WS3的低电平阶段存在时序上的交叠，扫描信号WS2和WS4的低电平阶段存在时序上的交叠，对应地，向子像素单元P1和子像素单元P3输入的部分数据电压也在时序上交叠，向子像素单元P2和子像素单元P4输入的部分数据电压也在时序上交叠。
参考图3所示的结构，由子像素单元P1、P3所连接的数据线(第一数据线D1)，与子像素单元P2、P4所连接的数据线(第二数据线D2)不同，不同数据线可交替向各自所连接的子像素单元输入数据电压，因此在向交叠的两行子像素单元输入数据电压时，不会出现输入异常。
在交叠时序阶段，栅极驱动电路可通过不同数据线向交叠行的子像素单元输入不同类型的数据电压，从而可满足该阶段交叠行的子像素单元的不同的电压需求。
可选的，在第一组子像素单元的第一导通阶段，向第一组子像素单元输出的第一数据电压为第一电压类型，在第二组子像素单元的第二导通阶段，向第二组子像素单元输出的第二数据电压为第二电压类型；第一导通阶段和第二导通阶段在时序上部分交叠或全部交叠。
例如，在图13所示的信号时序中，扫描信号WS1的第二个低电平阶段可以作为第一组子像素单元P1和P2的一个第一导通阶段，扫描信号WS3的第一个低电平阶段可以作为第二组子像素单元P3和P4的一个第二导通阶段，由图13可以看出，该第一导通阶段和第二导通阶段完全交叠。扫描信号WS2的第二个低电平阶段可作为第一组子像素单元P1和P2的另一个第一导通阶段，扫描信号WS4的第一个低电平阶段可以作为第二组子像素单元P3和P4的另一个第二导通阶段，由图13可以看出，该第一导通阶段和第二导通阶段也完全交叠。
图14示出了图3中栅极驱动电路向第一至四行子像素单元输出的扫描信号的另一种信号时序，与图13类似的，扫描信号WS1的第二个低电平阶段可以作为第一组子像素单元P1和P2的一个第一导通阶段，扫描信号WS3的第一个低电平阶段可以作为第二组子像素单元P3和P4的一个第二导通阶段，由图14可以看出，该第一导通阶段和第二导通阶段部分交叠。扫描信号WS2的第二个低电平阶段可作为第一组子像素单元P1和P2的另一个第一导通阶段，扫描信号WS4的第一个低电平阶段可以作为第二组子像素单元P3和P4的另一个第二导通阶段，由图14可以看出，该第一导通阶段和第二导通阶段也部分交叠。
本申请实施例提供的驱动方法，在不同组子像素单元的某个导通阶段部分交叠或全部交叠的情况下，均可以正常向各组子像素单元输入数据电压。
可选的，第一电压类型为初始化电压，第二电压类型为当前帧图像数据的电压；或，第一电压类型为当前帧图像数据的电压，第二电压类型为初始化电压。
参照图13，每个扫描信号均包括两个低电平阶段，对应所控制的子像素单元的导通阶段，在两个低电平阶段，数据线可向所连接的子像素单元输入不同类型的数据电压，例如在第一低电平阶段输入初始化电压Vofs，在第二个低电平阶段输入当前帧图像数据的电压Vdata。扫描信号WS1的第二个低电平阶段(作为子像素单元P1的第一导通阶段)与扫描信号WS3的第一个低电平阶段(作为子像素单元P3的第二导通阶段)完全交叠，在第一数据线D1向子像素单元P1输入当前帧图像数据的电压Vdata时，第二数据线D2向子像素单元P3输入初始化电压Vofs；当第一数据线D1向第五行子像素单元(图中未示出)输入初始化电压Vofs时，第二数据线D2向子像素单元P3输入当前帧图像数据的电压Vdata。依次类推，通过第一数据线D1和第二数据线D2可交替输出初始化电压Vofs和当前帧图像数据的电压Vdata，进而满足每一行子像素单元的电压需求。
本申请实施例中的初始化电压和当前帧数据电压仅作为示例，在实际使用过程中，可能会向子像素单元写入其它类型的电压并产生新的时序交叠，此时可增加相应的数据线克服时序交叠对正常输入的影响。
本申请实施例中，参照图13和图14，每一行子像素单元的导通时序相对于前一行子像素单元的导通时序的延迟周期相同，WS2信号的Vofs输入阶段可位于WS1的Vofs输入阶段和Vdata输入阶段之间，WS3信号的Vofs输入阶段可位于WS2的Vofs输入阶段和Vdata输入阶段之间，WS3信号的Vofs输入阶段可与WS1信号的Vdata输入阶段完全交叠(图13所示的情况)或部分交叠(图14所示的情况)，也可以位于WS1信号的Vdata输入阶段之前，后一种情况下，WS3信号和WS1不再交叠，WS1信号将与其它行的扫描信号发生交叠，进而可从该行开始再连接第二数据线D2。
本申请实施例中，若数据线为两条且两条数据线是如图6所示的重叠的结构，则栅极驱动电路在通过数据线向子像素单元输入数据电压时，可考虑重叠数据线之间寄生电容的影响，适当地调整数据电压的数值，具体调整的幅度可根据实际测得或计算得到的寄生电容的电容值确定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
应该进一步理解的是，本说明书中使用的措辞“包括”是指在在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分。并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种显示面板，其特征在于，包括：阵列分布的多个子像素单元、每行子像素单元对应设置的扫描线和每列子像素单元对应设置的至少两条数据线；
所述阵列的每一行中，所述子像素单元通过所述扫描线与栅极驱动电路电连接；
所述阵列的每一列中，至少两组子像素单元与所述至少两条数据线对应电连接，所述至少两条数据线用于与源极驱动电路电连接，每组子像素单元包括该列中的至少一个子像素单元；
所述栅极驱动电路被配置为通过所述扫描线控制各行子像素单元导通，同一列不同组子像素单元的导通时序存在交叠；
对于导通的一列子像素单元，所述源极驱动电路被配置为通过所述至少两条数据线向该列中的至少两组子像素单元对应输出数据电压。
2.根据权利要求1所述的显示面板，其特征在于，在所述阵列的每一列中，所述至少两组子像素单元交替排列或交叉排列。
3.根据权利要求1或2所述的显示面板，其特征在于，所述至少两条数据线相互平行。
4.根据权利要求3所述的显示面板，其特征在于，所述至少两条数据线分布于对应的一列子像素单元区域内的不同侧或同一侧。
5.根据权利要求1或2所述的显示面板，其特征在于，子像素单元中还包括至少一个电容，所述至少两条数据线分布于对应的一列子像素单元区域内的不同侧，相邻两条数据线之间的间距大于对应列子像素单元中的所述电容在数据线排列方向上的宽度。
6.根据权利要求1或2所述的显示面板，其特征在于，所述至少两条数据线分布于对应的一列子像素单元区域内的同一侧、且位于同一金属层，相邻两条数据线之间的间距大于或等于所述金属层对应的最小间距。
7.根据权利要求1或2所述的显示面板，其特征在于，所述子像素单元包括：数据写入子单元、存储子单元、发光控制子单元、驱动子单元和发光器件；
所述数据写入子单元的控制端、第一端分别与所述扫描线、数据线电连接，所述数据写入子单元的第三端与所述驱动子单元的控制端电连接；
所述发光控制子单元的控制端、第一端分别与发光控制信号端、工作信号端电连接，所述发光控制子单元的第二端与所述驱动子单元的第一端电连接；
所述存储子单元的两端分别与所述驱动子单元的控制端、第一端电连接；
所述驱动子单元的第二端与所述发光器件电连接。
8.一种显示装置，其特征在于，包括：如权利要求1-7中任一项所述的显示面板。
9.一种驱动方法，其特征在于，用于驱动如权利要求1-7中任一项所述的显示面板；
所述驱动方法包括：
栅极驱动电路通过扫描线控制各行子像素单元导通，同一列不同组的子像素单元的导通时序存在交叠；
对于导通的每一列子像素单元，源极驱动电路通过至少两条数据线向该列中的至少两组子像素单元对应输出数据电压。
10.根据权利要求9所述的驱动方法，其特征在于，所述至少两条数据线包括第一数据线和第二数据线；
所述源极驱动电路通过至少两条数据线向该列中的至少两组子像素单元对应输出数据电压，包括：
所述源极驱动电路通过第一数据线向第一组子像素单元输出第一数据电压，通过第二数据线向第二组子像素单元输出第二数据电压；所述第一组子像素单元的导通时序和所述第二组子像素单元的导通时序存在交叠，在交叠时序阶段，所述第一数据电压的电压类型和所述第二数据电压的电压类型不同。
11.根据权利要求10所述的像素电路的驱动方法，其特征在于，在所述第一组子像素单元的第一导通阶段，所述第一数据电压为第一电压类型，在所述第二组子像素单元的第二导通阶段，所述第二数据电压为第二电压类型；
所述第一导通阶段和所述第二导通阶段在时序上部分交叠或全部交叠。
12.根据权利要求11所述的像素电路的驱动方法，其特征在于，所述第一电压类型为初始化电压，所述第二电压类型为当前帧图像数据的电压；
或，所述第一电压类型为当前帧图像数据的电压，所述第二电压类型为所述初始化电压。
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