CN113096596A - 显示基板及其驱动方法和显示装置 - Google Patents

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Abstract

本公开提供了一种显示基板，包括：显示区域和位于显示区域周边的非显示区域，所述显示区域内设置有呈阵列排布的多个像素单元、沿所述阵列的行方向延伸的多条栅线，沿所述阵列的列方向延伸的多条数据线；每行像素单元配置有对应的至少一条所述栅线，每条所述栅线与其所对应的一行像素单元中的至少部分像素单元连接；每列像素单元配置有对应的至少两条所述数据线，每条所述数据线与其所对应的一列像素单元中的部分像素单元连接；每个所述像素单元连接一条所述栅线和一条所述数据线，位于同一列且处于相邻行的两个所述像素单元连接不同的数据线。本公开还提供了一种显示基板的驱动方法和显示装置。

Description

显示基板及其驱动方法和显示装置
技术领域
本公开涉及显示领域，特别涉及一种显示基板及其驱动方法和显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode，简称OLED)属于电流驱动型发光器件，需要使用像素驱动电路来提供驱动电流。其中，驱动晶体管为像素驱动电路中的核心器件，其可向OLED提供驱动电流。
由于制备工艺、使用过程中电学特性漂移等因素，使得OLED面板上各驱动晶体管的阈值电压存在差异，因此在驱动过程中需要对驱动晶体管的进行阈值补偿，以补偿该差异。
然而在实际应用中发现，随着分辨率的提高，每条栅线写入栅扫描驱动信号的写入时长缩短，由于像素驱动电路的阈值补偿时长等于栅线的栅扫描驱动信号的写入时长，因此像素驱动电路的阈值补偿时长也相应缩短，从而导致补偿效果变差。
发明内容
本公开实施例提供了一种显示基板及其驱动方法和显示装置。
第一方面，本公开实施例提供了一种显示基板，包括：显示区域和位于显示区域周边的非显示区域，所述显示区域内设置有呈阵列排布的多个像素单元、沿所述阵列的行方向延伸的多条栅线，沿所述阵列的列方向延伸的多条数据线；
每行像素单元配置有对应的至少一条所述栅线，每条所述栅线与其所对应的一行像素单元中的至少部分像素单元连接；
每列像素单元配置有对应的至少两条所述数据线，每条所述数据线与其所对应的一列像素单元中的部分像素单元连接；
每个所述像素单元连接一条所述栅线和一条所述数据线，位于同一列且处于相邻行的两个所述像素单元连接不同的数据线。
在一些实施例中，所述非显示区域内设置有多个多路选择电路，每个所述多路选择电路对应至少一列像素单元；
所述多路选择电路配置有一个数据信号输入端和多个数据信号输出端，多个所述数据信号输出端分别与该多路选择电路所对应的所述至少一列像素单元配置的多条数据线连接，所述数据信号输出端与所述数据线一一对应。
在一些实施例中，每行像素单元配置有对应的m条栅线，所述m条栅线中的第k条栅线，与对应行像素单元中处于第b*m+k行的像素单元连接；
其中，m为整数且1≤k≤m，b为非负整数且b*m+k≤M，M为所述阵列中像素单在一些实施例中，m取值为2，每行像素单元对应的2条栅线分别为第一栅线和第二栅线；
所述第一栅线与对应行像素单元中处于奇数列的像素单元连接，所述第二栅线与对应行像素单元中处于偶数列的像素单元连接。
在一些实施例中，每列像素单元配置有对应的2条数据线，分别为第一数据线和第二数据线；
所述第一数据线与对应列像素单元中处于奇数行的像素单元连接，所述第二数据线与对应列像素单元中处于偶数行的像素单元连接。
在一些实施例中，每相邻的两列像素单元对应一个多路选择电路；
所述多路选择电路包括：第一开关、第二开关、第三开关和第四开关；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端、所述第四开关的第一端均与所述信号输入端连接；
所述第一开关的第二端和所述第二开关的第二端分别与该多路选择电路所对应的两列像素单元所配置的2条所述第一数据线连接，所述第三开关的第二端和所述第四开关的第二端分别与该多路选择电路所对应的两列像素单元所配置的2条所述第二数据线连接。
在一些实施例中，每列像素单元配置有对应的n条数据线，n为整数且n≥2；
所述n条数据线中的第i条数据线，与对应列像素单元中处于第a*n+i行的像素单元连接；
其中，i为整数且1≤i≤n，a为非负整数且a*n+i≤N，N为所述阵列中像素单元的总行数。
在一些实施例中，每行像素单元配置有对应的1条栅线，所述栅线与其所对应的一行像素单元中的全部像素单元连接。
在一些实施例中，每列像素单元对应一个多路选择电路，所述多路选择电路包括：n个开关，
所述n个开关的第一端均与所述信号输入端连接；
所述n个开关中的第j个开关的第二端与对应列像素单元所配置的第j条数据线连接；
其中，j为整数且1≤j≤n。
在一些实施例中，n取值为4。
在一些实施例中，对应同一列像素单元的4条数据线平均分布于该对应列像素单元的相对两侧。
第二方面，本公开实施例提供了一种显示装置，包括：如上述任一实施例提供的显示基板。
第三方面，本公开实施例提供了一种显示基板的驱动方法，所述显示基板采用上述任一实施例提供的显示基板，所述驱动方法包括：
按照预定顺序依次向各条所述栅线写入扫描驱动信号以驱动对应的像素单元，并向被驱动的像素单元所连接的数据线写入的对应的数据信号；
其中，每次向数据线写入数据信号的写入时长为H/c，且向同一条数据线连续两次写入数据信号的写入起始时刻的间隔为T，H为预先配置的一行像素单元全部完成数据写入的总耗费时长，c为一行像素单元所配置的栅线数量，T＞H；
每次向栅线写入栅扫描驱动信号的写入时长为T’，H＜T’≤T。
在一些实施例中，当每行像素单元配置有对应的2条栅线，每列像素单元配置有对应的2条数据线时；每次向数据线写入数据信号的写入时长为H/2；同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为2H；每次向栅线写入栅扫描驱动信号的写入时长为T’取值为2H。
在一些实施例中，当每行像素单元配置有对应的1条栅线，每列像素单元配置有对应的n条数据线，n为整数且n≥2时；
每次向数据线写入数据信号的写入时长为H；同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为n*H；每次向栅线写入栅扫描驱动信号的写入时长为T’取值为n*H。
附图说明
图1为本公开实施例提供的一种显示基板的电路结构示意图；
图2为本公开实施例提供的一种像素驱动电路的电路结构示意图；
图3为图2所示像素驱动电路的一种工作时序图；
图4为相关技术中显示基板的一种结构示意图；
图5为图1所示显示基板的一种驱动时序图；
图6为本公开实施例提供的一种显示基板的电路结构示意图；
图7为图6所示显示基板的一种驱动时序图；
图8为本公开实施例提供的一种显示基板的电路结构示意图；
图9为图8所示显示基板的一种驱动时序图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的一种显示基板及其驱动方法、显示面板和显示装置进行详细描述。
在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“包含”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。
将理解的是，虽然本文可以使用术语第一、第二等来描述各种元件/结构，但这些元件/结构不应当受限于这些术语。这些术语仅用于区分一个元件/结构和另一元件/结构。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
需要说明的是，在本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以P型晶体管进行说明的，当采用P型晶体管时，第一极为P型晶体管的漏极，第二极为P型晶体管的源极，N型相反。可以想到的是采用N型晶体管来实现下述实施例的技术方案，是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内。
本公开中的“有效电平”是指能够控制相应晶体管导通的电平；具体地，针对P型晶体管，其所对应的有效电平为低电平；针对N型晶体管，其所对应的有效电平为高电平。
图1为本公开实施例提供的一种显示基板的电路结构示意图，如图1所示，该显示基板包括：显示区域(Active Area，也可称为显示有效区域)AA和位于显示区域周边的非显示区域。显示区域AA内设置有呈阵列排布的多个像素单元Pixel、沿阵列的行方向延伸的多条栅线G1_1～GN_2，沿阵列的列方向延伸的多条数据线D1_1～DM_2。在本公开实施例中，以阵列包括N行、M列共N*M个像素单元Pixel为例进行示例性描述。
其中，每行像素单元Pixel配置有对应的至少一条栅线G1_1/G1_2/…/GN_1/GN_2，每条栅线G1_1/G1_2/…/GN_1/GN_2与其所对应的一行像素单元Pixel中的至少部分像素单元Pixel连接；每列像素单元Pixel配置有对应的至少两条数据线D1_1、D1_2/D2_1、D2_2/…/DM_1、DM_2，每条数据线D1_1/D1_2/…/DN_1/DN_2与其所对应的一列像素单元Pixel中的部分像素单元Pixel连接；每个像素单元Pixel连接一条栅线G1_1/G1_2/…/GN_1/GN_2和一条数据线D1_1/D1_2/…/DN_1/DN_2，位于同一列且处于相邻行的两个像素单元连接不同的数据线D1_1/D1_2/…/DN_1/DN_2。
其中，像素单元Pixel包括：像素驱动电路和发光器件；像素驱动电路与对应的栅线G1_1/G1_2/…/GN_1/GN_2和数据线D1_1/D1_2/…/DN_1/DN_2连接，其能够根据数据线D1_1/D1_2/…/DN_1/DN_2所提供的数据信号向发光器件提供驱动电流，以驱动发光器件发光；发光器件为电流驱动型发光器件，例如OLED、发光二极管(Light Emitting Diode，简称LED)，本公开中将以发光器件为OLED为例进行示例性描述。
基于本公开实施例提供的显示基板，在进行显示驱动过程中，每条栅线G1_1/G1_2/…/GN_1/GN_2写入栅扫描驱动信号的写入时长可增长，像素单元Pixel中的像素驱动电路的阈值补偿时长也相应增长，从而提升补偿效果。
下面将结合具体示例和附图来对本公开的技术方案进行详细描述。
图2为本公开实施例提供的一种像素驱动电路的电路结构示意图，如图2所示，在一些实施例中，像素驱动电路包括：第一重置子电路1、第二重置子电路2、数据写入子电路3、阈值补偿子电路4和驱动晶体管DTFT。
第一重置子电路1与第一电源端、驱动晶体管DTFT的控制极、对应的第一重置信号线RST1连接，第一重置子电路1配置为响应于第一重置信号线RST1的控制，将第一电源端提供的第一电压写入至驱动晶体管DTFT的栅极。
第二重置子电路2与第一电源端、发光器件OLED的第一端、对应的第二重置信号线RST2连接，第二重置子电路2配置为响应于第二重置信号线RST2的控制，将第一电压写入至发光器件OLED的第一端。
数据写入子电路3与驱动晶体管DTFT的第一极、对应的数据线DATA、对应的栅线GATE连接，数据写入子电路3配置为响应于栅线GATE的控制，将数据线DATA提供的数据电压写入至驱动晶体管DTFT的第一极。
阈值补偿子电路4与第二电源端、驱动晶体管DTFT的控制极、驱动晶体管DTFT的第一极、驱动晶体管DTFT的第二极连接、对应的栅线GATE连接，阈值补偿子电路4配置为响应于栅线GATE的控制，将数据补偿电压写入至驱动晶体管DTFT的控制极，数据补充电压等于数据电压与驱动晶体管DTFT的阈值电压之和。
驱动晶体管DTFT的第二极与发光器件OLED的第一端连接，驱动晶体管DTFT配置为响应于数据补偿电压的控制，输出相应的驱动电流；发光器件OLED的第二端与第三电源端连接。
继续参见图2所示，在一些实施例中，第一重置子电路1包括第一晶体管M1，第二重置子电路2包括第二晶体管M2，数据写入子电路3包括第三晶体管M3，阈值补偿子电路4包括第四晶体管M4和第五晶体管M5。
其中，第一晶体管M1的控制极与第一重置信号线RST1连接，第一晶体管M1的第一极与第一电源端连接，第一晶体管M1的第二极与驱动晶体管DTFT的控制极连接。
第二晶体管M2的控制极与第二重置信号线RST2连接，第二晶体管M2的第一极与第一电源端连接，第二晶体管M2的第二极与发光器件的第一端连接。
第三晶体管M3的控制极与栅线GATE连接，第三晶体管M3的第一极与数据线连接，第三晶体管M3的第二极与驱动晶体管DTFT的第一极连接。
第四晶体管M4的控制极与发光控制信号线EM连接，第四晶体管M4的第一极与第二电源端连接，第四晶体管M4的第二极与驱动晶体管DTFT的第一极连接。
第五晶体管M5的控制极与栅线GATE连接，第五晶体管M5的第一极与驱动晶体管DTFT的控制极连接，第五晶体管M5的第二极与驱动晶体管DTFT的第二极连接。
在一些实施例中，像素驱动电路还包括：第六晶体管M6，驱动晶体管DTFT的第二极通过第六晶体管M6与发光器件的第一端连接；具体地，第六晶体管M6的控制极与发光控制信号线EM连接，第六晶体管M6的第一极与驱动晶体管DTFT的第二极连接，第六晶体管M6的第二极与发光器件的第一端连接。
下面将结合附图来对图2所示像素驱动电路的工作过程进行详细描述。其中，假定第一电源端提供第一电压为重置电压VINT，第二电源端提供第二电压为工作电压VDD，第三电源端提供的第三电压为工作电压VSS。
图3为图2所示像素驱动电路的一种工作时序图，如图3所示，该像素驱动电路的工作过程包括：重置阶段t1、数据写入及补偿阶段t2、发光阶段t3。
在重置阶段t1，第一重置信号线RST1提供低电平信号，第二重置信号线RST2提供高电平信号，栅线GATE提供高电平信号，发光控制信号线EM提供高电平信号。
由于第一重置信号线RST1提供低电平信号，因此第一晶体管M1导通，重置电压VINT通过第一晶体管M1写入至节点N1，以实现对驱动晶体管DTFT的控制极的重置处理。与此同时，由于第二重置信号线RST2、栅线GATE和发光控制信号线EM均提供的高电平信号，因此第二晶体管M2～第六晶体管M6均截止。
在数据写入及补偿阶段t2，第一重置信号线RST1提供高电平信号，第二重置信号线RST2提供低电平信号，栅线GATE提供第电平信号，发光控制信号线EM提供高电平信号。
由于第一重置信号线RST1提供高电平信号，因此第一晶体管M1截止。与此同时，由于栅线GATE提供低电平信号，因此第三晶体管M3和第五晶体管M5均导通，数据线提供的数据电压通过第三晶体管M3写入至节点N2，此时驱动晶体管DTFT处于导通状态，并通过第五晶体管M5以对节点N1进行充电，直至节点N1处的电压充电至Vdata+Vth时，驱动晶体管DTFT截止，充电结束。其中，Vdata为数据电压，Vth为驱动晶体管DTFT的阈值电压。
此时，由于第二重置信号线RST2提供低电平信号，因此第二晶体管M2导通，重置电压VINT通过第二晶体管M2写入至发光器件OLED的第一端，以对发光器件OLED的第一端进行重置处理。
需要说明的是，在驱动晶体管DTFT输出电流对节点N1进行充电过程中，由于第六晶体管M6截止，因此可避免发光器件OLED误发光，以提升显示效果。当然，在一些实施例中，也可以无需设置第六晶体管M6。
在发光阶段t3，第一重置信号线RST1提供高电平信号，第二重置信号线RST2提供高电平信号，栅线GATE提供高电平信号，发光控制信号线EM提供低电平信号。
由于发光控制信号线EM提供低电平信号，因此第四晶体管M4和第六晶体管M6导通，驱动晶体管DTFT根据节点N1处的电压输出驱动电流I，以驱动发光器件OLED发光。其中，根据驱动晶体管DTFT的饱和驱动电流公式可得
I＝K*(Vgc-Vth)2
＝K*(Vdata+Vth-VDD-Vth)2
＝K*(Vdata-VDD)2
其中，K为一个常量(大小与驱动晶体管DTFT的电学特性相关)，Vgs为驱动晶体管DTFT的栅源电压。通过上式可知，驱动晶体管DTFT的驱动电流仅与数据电压Vdata和工作电压VDD相关，而与驱动晶体管DTFT的阈值电压Vth无关，从而可避免流过发光器件OLED的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件OLED的驱动电流的均匀性。
在一些实施例中，为保证在发光阶段t3中N1节点处的电压始终为Vdata+Vth，该像素驱动电路中还可设置存储电容C1，存储电容C1的第一端与第二电源端连接，存储电容C1的第二端与驱动晶体管的控制极连接。
需要说明的是，本公开实施例中像素驱动电路采用图2所示的情况，其仅为本公开的一种可选方案，其不会对本公开的技术方案产生限制。
基于上述内容可见，在像素单元的驱动过程中，像素驱动电路的进行阈值补偿时长等于栅线的栅扫描驱动信号的写入时长，即为数据写入及补偿阶段t2的时长(栅线处于有效电平状态的时长)。
图4为相关技术中显示基板的一种结构示意图，如图4所示，在相关技术中每一行像素单元Pixel配置有对应的一条栅线G1/G2/…/GN，每一列像素单元Pixel配置有对应的一条数据线D1/D2/…/DM。
为保障显示装置在显示过程中有足够的刷新率(例如60HZ)，会对驱动过程中完整的一行像素单元Pixel全部完成数据写入的总耗费时长进行配置。其中，假定预先配置的一行像素单元Pixel全部完成数据写入的总耗费时长为H，则在图4所示相关技术中的一条栅线G1/G2/…/GN所对应的栅扫描驱动信号的写入时长为H，源极驱动器(Source Driver)每次向数据线D1/D2/…/DM写入数据信号的写入时长为H；即，在像素驱动过程中数据写入及补偿阶段t2的时长为H。
而在本公开实施例中，假定一行像素单元Pixel所配置的栅线数量为c，源极驱动器(Gate Driver)每次向数据线写入数据信号的写入时长为H/c。由于位于同一列且处于相邻行的两个像素单元Pixel连接不同的数据线，因此源极驱动器向同一条数据线连续两次写入数据信号的写入起始时刻的间隔为T可以大于H，此时栅极驱动器(图中未示出)每次向栅线写入栅扫描驱动信号的写入时长T’也可以大于H，仅需保证T’≤T即可。需要说明的是，源极驱动器和栅极驱动器均未在附图中示出。
由前述内容可见，与相关技术相比，在基于本公开实施例所提供的显示基板进行显示驱动时，每条栅线写入栅扫描驱动信号的写入时长可以增长，即像素驱动电路在驱动过程中的数据写入及补偿阶段t2的时长可以增长，从而保证阈值补偿过程的充分进行，有利于提升补偿效果。
继续参见图1所示，本公开的技术方案会使得显示基板上数据线的数量增多，显示基板的周边引线数量会增多，不利于窄边框设计。与此同时，所需的源极驱动器的信号输出端数量也增多，对于源极驱动器的性能要求增高。
为解决上述技术问题，本公开的技术方案在非显示区域内设置多个多路选择电路5，每个多路选择电路5对应至少一列像素单元Pixel；多路选择电路5配置有一个数据信号输入端INPUT和多个数据信号输出端，多个数据信号输出端分别与该多路选择电路所对应的至少一列像素单元配置的多条数据线连接，数据信号输出端与数据线一一对应；其中，数据信号输入端INPUT具体为源极驱动器的信号输出端。多路选择电路5用于将数据信号输入端INPUT提供的多个数据信号分别写入至各数据信号输出端所连接的数据线中。
本公开的技术方案，通过设置多路选择电路5，可使得显示基板的周边引线数量减少，有利于窄边框设计；与此同时，所需的源极驱动器的信号输出端数量也减少，对于源极驱动器的性能要求降低。
一般而言，多路选择电路5的数据信号输出端越多，则需为该多路选择电路5配置的选通控制信号线的种类越多(多路选择电路5中的1个数据信号输出端对应一类选通控制信号线)，对提供选通控制信号的控制芯片的要求越高。优选地，多路选择电路5所配置的数据信号输出端的数量应小于或等于8。
在一些实施例中，每行像素单元配置有对应的m条栅线，m条栅线中的第k条栅线，与对应行像素单元中处于第b*m+k行的像素单元连接；其中，m为整数且1≤k≤m，b为非负整数且b*m+k≤M，N为阵列中像素单元的总列数。
每行像素单元配置的栅线数量越多，则每条栅线所连接的像素单元越少，因此每条栅线上的负载越少，有利于栅扫描驱动信号的写入。然而，栅线数据过多，会导致像素开口率降低。因此，本公开实施例中优选地，1≤m≤4。
继续参见图1所示，在一些实施例中，每行像素单元Pixel配置有对应的2条栅线G1_1、G1_2/G2_1、G2_2/…/GN_1、GN_2，分别为第一栅线G1_1/G2_1/…/GN_1和第二栅线G1_2/G2_2/…/GN_2；第一栅线G1_1/G2_1/…/GN_1与对应行像素单元Pixel中处于奇数列的像素单元Pixel连接，第二栅线G1_2/G2_2/…/GN_2与对应行像素单元Pixel中处于偶数列的像素单元Pixel连接；每列像素单元Pixel配置有对应的2条数据线D1_1、D1_2/D2_1、D2_2/…/DM_1、DN_2，分别为第一数据线D1_1/D2_1/…/DM_1和第二数据线D1_2/D2_2/…/DM_2；第一数据线D1_1/D2_1/…/DM_1与对应列像素单元Pixel中处于奇数行的像素单元Pixel连接，第二数据线D1_2/D2_2/…/DM_2与对应列像素单元Pixel中处于偶数行的像素单元Pixel连接。
在一些实施例中，第一栅线G1_1/G2_1/…/GN_1和第二栅线G1_2/G2_2/…/GN_2位于对应行像素单元Pixel的同一侧；以图1中所示情况为例，第一栅线G1_1/G2_1/…/GN_1和第二栅线G1_2/G2_2/…/GN_2位于对应像素单元Pixel的“上”侧。当然，在本公开中第一栅线G1_1/G2_1/…/GN_1和第二栅线G1_2/G2_2/…/GN_2也可以位于对应行像素单元Pixel的相对侧，此种情况未给出相应附图。
在一些实施例中，每相邻的两列像素单元Pixel对应一个多路选择电路5，每个多路选择电路5与其所对应的两列像素单元Pixel所配置的4条数据线连接；多路选择电路5还与数据信号输入端INPUT连接，配置为将数据信号输入端INPUT提供的4个数据信号分别写入至其所连接的4条数据线。
在一些实施例中，多路选择电路5包括：第一开关S1、第二开关S2、第三开关S3和第四开关S4。第一开关S1的第一端、第二开关S2的第一端、第三开关S3的第一端、第四开关S4的第一端均与信号输入端连接；第一开关S1的第二端和第二开关S2的第二端分别与该多路选择电路5所对应的两列像素单元Pixel所配置的2条第一数据线D1_1/D2_1/…/DM_1连接，第三开关S3的第二端和第四开关S4的第二端分别与该多路选择电路5所对应的两列像素单元Pixel所配置的2条第二数据线D1_2/D2_2/…/DM_2连接。
其中，第一开关S1～第四开关S4均配置为能够控制自身的第一端与第二端之间的通断。
在一些实施例中，第一开关S1～第四开关S4均为开关晶体管，第一开关S1～第四开关S4的控制极分别连接第一选通控制信号线MUX1～第四选通控制信号线MUX4。
在本公开中，通过设置多路选择电路5，可有效减小源极驱动器的信号输出端的数量，有利于源极驱动器结构的简单化；同时，设置多路选择电路5也能减少非显示区域的周边布线，有利于窄边框设计。
以图1中所示情况为例，4条数据线对应源极驱动器的一个信号输出端(一个数据信号输入端INPUT)，该4条数据线D1_1、D1_2、D2_1、D2_2/…/DM-1_1、DM-1_2、DM_1、DM_2可通过同一条信号走线(位于多路选择电路5和源极驱动器的信号输出端之间的信号走线)与源极驱动器连接。
下面将以显示基板中部分像素单元Pixel的驱动过程为例，来对本公开实施例提供的显示基板的驱动过程进行原理性描述。
图5为图1所示显示基板的一种驱动时序图，如图5所示，多路选择电路5中的第一开关S1、第二开关S2、第三开关S3和第四开关S4分别受控于第一选通控制信号线MUX1、第二选通控制信号线MUX2、第三选通控制信号线MUX3和第四选通控制信号线MUX4所提供的控制信号依次导通，从而实现将源极驱动器提供的数据信号分别写入至第一开关S1～第四开关S4各自所连接的第一数据线D1_1/D2_1/…/DM_1或第二数据线D1_2/D2_2/…/DM_2。
由于每行像素单元Pixel对应2条栅线，预先配置的一行像素单元Pixel全部完成数据写入的总耗费时长为H，因此每次向第一数据线D1_1/D2_1/…/DM_1或第二数据线D1_2/D2_2/…/DM_2写入数据信号的写入时长为H/2，即第一开关S1～第四开关S4每次切换至导通状态的持续时长为H/2。此时，源极驱动器向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为2H，因此栅极驱动器向每条栅线写入栅扫描驱动信号的写入时长T’的最大取值为2H。
需要说明的是，图5中仅示例出了栅极驱动器向每条栅线写入栅扫描驱动信号的写入时长T’取值为2H的情况。本领域技术人员应该知晓的是，在本公开实施例中，仅需保证该写入时长T’满足：H＜T’≤T，T＝2H，即能够在一定程度上提升数据写入及补偿阶段的时长(像素单元Pixel中的像素驱动电路的阈值补偿时长也相应增长)，从而能提升补偿效果。
另外，在基于图5所示时序进行驱动的过程中，向一条数据线D1_1/D1_2/D2_1/D2_2/…/DM_1/DM_2完成一次数据信号写入过程的时长为H/2，在此后的3H/2时长内该数据线处于浮接(floating)状态，数据线上所形成的负载电容能够维持数据线上持续加载相同的数据信号。
以向数据线D1_1写入一次数据信号为例，在第一个H/2时间内，第一开关S1受控于第一选通控制信号线MUX1而导通时，源极驱动器输出数据信号，并通过该第一开关S1写入至第一数据线D1_1。在第二个H/2时间内，第一开关S1受控于第一选通控制信号线MUX1而截止时，第二开关S2受控于第二选通控制信号线MUX2而导通时，源极驱动器输出数据信号，并通过该第二开关S2写入至第一数据线D2_1写入数据信号，此时第一数据线D1_1处于浮接状态，第一数据线D1_1上所形成的负载电容能够维持第一数据线D1_1上持续加载相同的数据信号。以此类推，当进行到第五个H/2时间时，第一开关S1受控于第一选通控制信号线MUX1而再次导通，源极驱动器向第一数据线D1_1写入新的数据信号，源极驱动器向同一条第一数据线D1_1连续两次写入数据信号的写入起始时刻的间隔为2H。
图6为本公开实施例提供的一种显示基板的电路结构示意图，如图6所示，与前述实施例中不同的是，每列像素单元Pixel对应一个多路选择电路5。
在一些实施例中，每行像素单元Pixel配置有对应的1条栅线G1/G2/…/GN，每条栅线G1/G2/…/GN与其所对应的一行像素单元Pixel中的全部像素单元Pixel连接；每列像素单元Pixel配置有对应的n条数据线，n为整数且n≥2；n条数据线中的第i条数据线，与对应列像素单元Pixel中处于第a*n+i行的像素单元Pixel连接；其中，i为整数且1≤i≤n，a为非负整数且a*n+i≤N，N为阵列中像素单元Pixel的总行数。
在一些实施例中，每个多路选择电路5与其所对应的一列像素单元Pixel所配置的n条数据线连接；多路选择电路5还与数据信号输入端INPUT连接，配置为将数据信号输入端INPUT提供的n个数据信号分别写入至其所连接的n条数据线。
进一步地，多路选择电路5包括：n个开关，n个开关的第一端均与信号输入端连接；n个开关中的第j个开关的第二端与对应列像素单元Pixel所配置的第j条数据线连接；其中，j为整数且1≤j≤n，N为阵列中像素单元Pixel的总行数。
在一些实施例中，多路选择电路5中的开关均为开关晶体管。
需要说明的是，图6仅示意出了n取值为2的情况，即每列像素单元Pixel配置有对应的2条数据线D1_1、D1_2/D2_1、D2_2/…/DM_1、DM_2，分别记为第一数据线D1_1/D2_1/…/DM_1和第二数据线D1_2/D2_2/…/DM_2。多路选择电路5包括2个开关，分别记为第一开关S1和第二开关S2。
图7为图6所示显示基板的一种驱动时序图，如图7所示，第一开关S1和第二开关S2分别受控于第一选通控制信号线MUX1、第二选通控制信号线MUX2所提供的控制信号依次导通，从而实现将源极驱动器提供的数据信号分别写入至第一开关S1和第二开关S2各自所连接的第一数据线D1_1/D2_1/…/DM_1和第二数据线D1_2/D2_2/…/DM_2。
由于每行像素单元Pixel对应1条栅线，预先配置的一行像素单元Pixel全部完成数据写入的总耗费时长为H，因此每次向第一数据线D1_1/D2_1/…/DM_1或第二数据线D1_2/D2_2/…/DM_2写入数据信号的写入时长为H，即第一开关S1和第二开关S2每次切换至导通状态的持续时长为H。此时，源极驱动器向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为2H，因此栅极驱动器向每条栅线G1/G2/…/GN写入栅扫描驱动信号的写入时长T’的最大取值为2H。
需要说明的是，图7中仅示例出了栅极驱动器向每条栅线G1/G2/…/GN写入栅扫描驱动信号的写入时长T’取值为2H的情况。本领域技术人员应该知晓的是，在本公开实施例中，仅需保证该写入时长T’满足：H＜T’≤T，T＝2H，即能够在一定程度上提升数据写入及补偿阶段的时长(像素单元Pixel中的像素驱动电路的阈值补偿时长也相应增长)，从而能提升补偿效果。
图8为本公开实施例提供的一种显示基板的电路结构示意图，如图8所示，n取值为4，即每列像素单元Pixel配置有对应的4条数据线D1_1、D1_2、D1_3、D1_4/D2_1、D2_2、D2_3、D2_4/…/DM_1、DM_2、DM_3、DM_4，分别记为第一数据线D1_1/D2_1/…/DM_1、第二数据线D1_2/D2_2/…/DM_2、第三数据线D1_3/D2_3/…/DM_3和第四数据线D1_4/D2_4/…/DM_4。多路选择电路5包括4个开关，分别记为第一开关S1、第二开关S2、第三开关S3和第四开关S4。
在一些实施例中，对应同一列像素单元Pixel的4条数据线D1_1、D1_2、D1_3、D1_4/D2_1、D2_2、D2_3、D2_4/…/DM_1、DM_2、DM_3、DM_4平均分布于该对应列像素单元Pixel的相对两侧。图中示例出了第一数据线D1_1/D2_1/…/DM_1和第二数据线D1_2/D2_2/…/DM_2位于对应列像素单元Pixel的左侧，且第三数据线D1_3/D2_3/…/DM_3和第四数据线D1_4/D2_4/…/DM_4位于对应列像素单元Pixel的右侧。
图9为图8所示显示基板的一种驱动时序图，如图9所示，多路选择电路5中的第一开关S1、第二开关S2、第三开关S3和第四开关S4分别受控于第一选通控制信号线MUX1、第二选通控制信号线MUX2、第三选通控制信号线MUX3和第四选通控制信号线MUX4所提供的控制信号依次导通，从而实现将源极驱动器提供的数据信号分别写入至第一开关S1～第四开关S4各自所连接的第一数据线D1_1/D2_1/…/DM_1～第四数据线D1_4/D2_4/…/DM_4。
由于每行像素单元Pixel对应1条栅线，预先配置的一行像素单元Pixel全部完成数据写入的总耗费时长为H，因此每次向一条数据线写入数据信号的写入时长为H，即第一开关S1～第四开关S4每次切换至导通状态的持续时长为H。此时，源极驱动器向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为4H，因此栅极驱动器向每条栅线G1/G2/…/GN写入栅扫描驱动信号的写入时长T’的最大取值为4H。
需要说明的是，图9中仅示例出了栅极驱动器向每条栅线G1/G2/…/GN写入栅扫描驱动信号的写入时长T’取值为4H的情况。本领域技术人员应该知晓的是，在本公开实施例中，仅需保证该写入时长T’满足：H＜T’≤T，T＝4H，即能够在一定程度上提升数据写入及补偿阶段的时长(像素单元Pixel中的像素驱动电路的阈值补偿时长也相应增长)，从而能提升补偿效果。
在本公开中，对应同一列像素单元Pixel的不同数据线可以同层设置，也可异层设置。本公开中的“同层设置”是指位于同一功能膜层结构中；其中，同层设置的不同结构的制备材料是相同的，因而可采用一次构图工艺得以同时制备；同层设置的不同结构与衬底之间的距离可以相同，也可以不同。以图8中所示情况为例，第一数据线和第三数据线同层设置，第二数据线与第四数据线同层设置，第一数据线与第二数据线异层设置。为提升像素的开口率，可使得第一数据线和第二数据线在显示基板所处平面上的正投影重叠，第三数据线和第四数据线在所述显示基板所处平面上的正投影重叠。
本公开实施例还提供了一种显示基板的驱动方法，其中显示基板采用前述任一实施例所提供的显示基板，该驱动方法包括：
步骤Q1、按照预定顺序依次向各条栅线写入扫描驱动信号以驱动对应的像素单元，并向被驱动的像素单元所连接的数据线写入的对应的数据信号。
其中，栅线的扫描顺序可以根据实际需要来预先设置；例如，正向依次扫描(从第1条栅线依次扫描到第N条栅线)、反向依次扫描(从第N条栅线依次扫描到第1条栅线)、或者是按照一定规则进行扫描。
在步骤Q1中，源极驱动器每次向数据线写入数据信号的写入时长为H/c，且向同一条数据线连续两次写入数据信号的写入起始时刻的间隔为T；其中，T＞H，H为预先配置的一行像素单元全部完成数据写入的总耗费时长，c为一行像素单元所配置的栅线数量，T＞H；栅极驱动器每次向栅线写入栅扫描驱动信号的写入时长为T’，H＜T’≤T。
在本公开实施例中，假定每列像素单元配置的数据线数量为n，则源极驱动器向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T的最大值可以设置为n*H。在本公开中仅需保证间隔T取值大于H，即可使得栅极驱动器每次向栅线写入栅扫描驱动信号的写入时长为T’能够设置为大于H(在间隔T确定的情况下，写入时长T’最大可取值为H)，从而实现增大每条栅线写入栅扫描驱动信号的写入时长。作为一个优选方案，当间隔T取最大值n*H时，栅极驱动器每次向栅线写入栅扫描驱动信号的写入时长为T’的最大值也可以设置为n*H，即能够最大程度的提升每次向栅线写入栅扫描驱动信号的写入时长。
与相关技术相比，在基于本公开实施例所提供的显示基板的驱动方法进行显示驱动时，每条栅线写入栅扫描驱动信号的写入时长可以增长，即像素驱动电路在驱动过程中的数据写入及补偿阶段的时长可以增长，从而保证阈值补偿过程的充分进行，有利于提升补偿效果。
在一些实施例中，当显示基板采用图1中所示显示基板时，每行像素单元配置的栅线数量为2条，每列像素单元配置的数据线数量为2条，源极驱动器每次向数据线写入数据信号的写入时长为H/2，向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为2H(即每列像素单元配置2条数据线时，向同一条数据线连续两次写入数据信号的写入起始时刻的间隔的可取最大值)；栅极驱动器每次向栅线写入栅扫描驱动信号的写入时长为T’取值为2H。
在一些实施例中，当显示基板采用图6和图8中所示显示基板时，每行像素单元配置的栅线数量为1条，每列像素单元配置的数据线数量为n条，源极驱动器每次向数据线写入数据信号的写入时长为H，同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为n*H(即每列像素单元配置n条数据线时，向同一条数据线连续两次写入数据信号的写入起始时刻的间隔的可取最大值)；栅极驱动器每次向栅线写入栅扫描驱动信号的写入时长为T’取值为n*H。
对于上述步骤Q1的具体描述可参见前述实施例中相应内容，此处不再赘述。
本公开实施例还提供了一种显示装置，包括：该显示装置包括前述任一实施例所提供的显示基板。
为实现对显示基板的驱动，显示装置中还可包括源极驱动器和栅极驱动器。一般而言，源极驱动器和栅极驱动器以芯片的形式而存在；当然，也可基于GOA(Gate Drive OnArray)工艺在显示基板的非显示区域内形成栅极驱动电路，以作为栅极驱动器。本公开的技术方案对源极驱动器和栅极驱动器设置方式不作限定。
其中，显示装置可以为电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (15)

1.一种显示基板，其特征在于，包括：显示区域和位于显示区域周边的非显示区域，所述显示区域内设置有呈阵列排布的多个像素单元、沿所述阵列的行方向延伸的多条栅线，沿所述阵列的列方向延伸的多条数据线；
每行像素单元配置有对应的至少一条所述栅线，每条所述栅线与其所对应的一行像素单元中的至少部分像素单元连接；
每列像素单元配置有对应的至少两条所述数据线，每条所述数据线与其所对应的一列像素单元中的部分像素单元连接；
每个所述像素单元连接一条所述栅线和一条所述数据线，位于同一列且处于相邻行的两个所述像素单元连接不同的数据线。
2.根据权利要求1所述的显示基板，其特征在于，所述非显示区域内设置有多个多路选择电路，每个所述多路选择电路对应至少一列像素单元；
所述多路选择电路配置有一个数据信号输入端和多个数据信号输出端，多个所述数据信号输出端分别与该多路选择电路所对应的所述至少一列像素单元配置的多条数据线连接，所述数据信号输出端与所述数据线一一对应。
3.根据权利要求2所述的显示基板，其特征在于，每行像素单元配置有对应的m条栅线，所述m条栅线中的第k条栅线，与对应行像素单元中处于第b*m+k行的像素单元连接；
其中，m为整数且1≤k≤m，b为非负整数且b*m+k≤M，M为所述阵列中像素单元的总列数。
4.根据权利要求3所述的显示基板，其特征在于，m取值为2，每行像素单元对应的2条栅线分别为第一栅线和第二栅线；
所述第一栅线与对应行像素单元中处于奇数列的像素单元连接，所述第二栅线与对应行像素单元中处于偶数列的像素单元连接。
5.根据权利要求4所述的显示基板，其特征在于，每列像素单元配置有对应的2条数据线，分别为第一数据线和第二数据线；
所述第一数据线与对应列像素单元中处于奇数行的像素单元连接，所述第二数据线与对应列像素单元中处于偶数行的像素单元连接。
6.根据权利要求5所述的显示基板，其特征在于，每相邻的两列像素单元对应一个多路选择电路；
所述多路选择电路包括：第一开关、第二开关、第三开关和第四开关；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端、所述第四开关的第一端均与所述信号输入端连接；
所述第一开关的第二端和所述第二开关的第二端分别与该多路选择电路所对应的两列像素单元所配置的2条所述第一数据线连接，所述第三开关的第二端和所述第四开关的第二端分别与该多路选择电路所对应的两列像素单元所配置的2条所述第二数据线连接。
7.根据权利要求2所述的显示基板，其特征在于，每列像素单元配置有对应的n条数据线，n为整数且n≥2；
所述n条数据线中的第i条数据线，与对应列像素单元中处于第a*n+i行的像素单元连接；
其中，i为整数且1≤i≤n，a为非负整数且a*n+i≤N，N为所述阵列中像素单元的总行数。
8.根据权利要求7所述的显示基板，其特征在于，每行像素单元配置有对应的1条栅线，所述栅线与其所对应的一行像素单元中的全部像素单元连接。
9.根据权利要求8所述的显示基板，其特征在于，每列像素单元对应一个多路选择电路，所述多路选择电路包括：n个开关，
所述n个开关的第一端均与所述信号输入端连接；
所述n个开关中的第j个开关的第二端与对应列像素单元所配置的第j条数据线连接；
其中，j为整数且1≤j≤n。
10.根据权利要求6所述的显示基板，其特征在于，n取值为4。
11.根据权利要求10所述的显示基板，其特征在于，对应同一列像素单元的4条数据线平均分布于该对应列像素单元的相对两侧。
12.一种显示装置，其特征在于，包括：如上述权利要求1至11中任一所述的显示基板。
13.一种显示基板的驱动方法，其特征在于，所述显示基板采用上述权利要求1至11中任一所述的显示基板，所述驱动方法包括：
按照预定顺序依次向各条所述栅线写入扫描驱动信号以驱动对应的像素单元，并向被驱动的像素单元所连接的数据线写入的对应的数据信号；
其中，每次向数据线写入数据信号的写入时长为H/c，且向同一条数据线连续两次写入数据信号的写入起始时刻的间隔为T，H为预先配置的一行像素单元全部完成数据写入的总耗费时长，c为一行像素单元所配置的栅线数量，T＞H；
每次向栅线写入栅扫描驱动信号的写入时长为T’，H＜T’≤T。
14.根据权利要求13所述的显示基板的驱动方法，其特征在于，所述显示基板采用上述权利要求4中所述显示基板，每次向数据线写入数据信号的写入时长为H/2；
向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为2H；
每次向栅线写入栅扫描驱动信号的写入时长为T’取值为2H。
15.根据权利要求13所述的显示基板的驱动方法，其特征在于，所述显示基板采用上述权利要求7中所述显示基板，每次向数据线写入数据信号的写入时长为H；
向同一条数据线连续两次写入数据信号的写入起始时刻的间隔T取值为n*H；
每次向栅线写入栅扫描驱动信号的写入时长为T’取值为n*H。
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