CN107331363A - 一种阵列基板、其驱动方法及显示装置 - Google Patents

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Abstract

本发明涉及一种阵列基板、其驱动方法及显示装置，用以解决现有的像素单元充电时需要进行极性反转，数据线上的延迟时间较长的问题。该阵列基板包括：若干个像素单元，每一列像素单元中的所有像素单元均连接到两条数据线上、且均连接到两条栅极线上；每一列像素单元中的每个像素单元均分别通过一个第一开关晶体管与第一数据线电连接，且均分别通过一个第二开关晶体管与第二数据线电连接；每一行像素单元中的每个像素单元连接的第一开关晶体管的栅极均连接到第一栅极线上，且连接的第二开关晶体管的栅极均连接到第二栅极线上；第一数据线和第二数据线分别位于每列像素单元的两侧，且驱动电压的极性相反、且驱动电压的幅值相等。

Description

一种阵列基板、其驱动方法及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、其驱动方法及显示装置。
背景技术
在现有的TFT-LCD(Thin Film Transistor-Liquid Crystal Display，开关晶体管-液晶显示器)显示装置中，数据线上的信号由驱动芯片输出到数据线上，通过开关晶体管给每个像素单元充电。传统的阵列基板设计中，一个像素单元由一条数据线提供信号充电，由于数据线上的电容负载和电阻负载无可避免，会让数据线上的信号到达预期电压的时间有延迟，延迟的大小由电容负载和电阻负载的大小决定，因此，通常像素单元的实际充电时间要小于理想的充电时间。
同时，为了防止液晶极化，每个像素单元上的电压需要极性反转，所以数据线上的信号也需要进行极性反转。例如，数据线上的信号正负电压为±5V，在极性反转的时候，充电电压需要变化10V，数据线上的信号延迟会减小充电的时间。随着显示装置的分辨率越来越高，每个像素单元充电的时间也越来越短，对充电时间的要求也越来越高。数据线上的信号延迟太大，会造成充电不足，像素单元不能达到预期的电压，显示装置显示的图像颜色异常。
综上所述，现有的TFT-LCD显示装置中，一个像素单元由一条数据线提供信号充电，充电时需要进行极性反转，数据线上的延迟时间较长，影响像素单元的充电时间。
发明内容
本发明的目的是提供一种阵列基板、其驱动方法及显示装置，用以解决现有的TFT-LCD显示装置中，一个像素单元由一条数据线提供信号充电，充电时需要进行极性反转，数据线上的延迟时间较长，影响像素单元的充电时间的问题。
本发明实施例提供的一种阵列基板，包括：呈阵列排布的若干个像素单元，每一列像素单元中的所有像素单元均连接到两条数据线上，且每一行像素单元中的所有像素单元均连接到两条栅极线上；其中，
每一列像素单元中的每个像素单元均分别通过一个第一开关晶体管与第一数据线电连接，且每一列像素单元中每个像素单元均分别通过一个第二开关晶体管与第二数据线电连接；
每一行像素单元中的每个像素单元连接的所述第一开关晶体管的栅极均连接到第一栅极线上，且每一行像素单元中每个像素单元连接的所述第二开关晶体管的栅极均连接到第二栅极线上；
所述第一数据线和所述第二数据线分别位于所述每列像素单元的两侧，且所述第一数据线和所述第二数据线上的驱动电压的极性相反、且所述驱动电压的幅值相等。
较佳的，每一行像素单元连接的所述第一栅极线和所述第二栅极线均位于所述像素单元的同一侧。
较佳的，位于相邻两列像素单元之间的两条数据线上的驱动电压的极性相同。
较佳的，每条所述第一数据线均通过一个第三开关晶体管与驱动芯片电连接，且所有所述第一数据线对应的所述第三开关晶体管的栅极均电连接到第一信号线上；
其中，所述第一信号线用于为所述第三开关晶体管提供开启信号。
较佳的，每条所述第二数据线均通过一个第四开关晶体管与驱动芯片电连接，且所有所述第二数据线对应的所述第四开关晶体管的栅极均电连接到第二信号线上；
其中，所述第二信号线用于为所述第四开关晶体管提供开启信号。
较佳的，所述驱动芯片能够分别为所述第一数据线和所述第二数据线提供极性相反、且幅值相等的驱动电压。
本发明实施例提供的一种显示装置，该显示装置包括本发明实施例提供的上述任一阵列基板。
本发明实施例提供的一种本发明实施例提供的上述任一阵列基板的驱动方法，该方法包括：
向所有第一数据线输出第一周期脉冲信号，以及向至少一行像素单元所连接的第一栅极线输出第一时间长度的开启信号，当与所述第一栅极线电连接的第一开关晶体管开启时，通过所述第一开关晶体管对所述一行像素单元进行第一次充电；
在所述第一次充电完成后，向所有第二数据线输出第二周期脉冲信号，以及向所述一行像素单元所连接的第二栅极线输出第二时间长度的开启信号，当与所述第二栅极线电连接的第二开关晶体管开启时，通过所述第二开关晶体管对所述一行像素单元进行第二次充电；
其中，所述第一周期脉冲信号和所述第二周期脉冲信号的脉冲周期和脉冲幅值均相等；所述第一周期脉冲信号和所述第二周期脉冲信号中一个为正脉冲信号，另一个为负脉冲信号；所述第一时间长度和所述第二时间长度相等、且均等于半个所述脉冲周期。
较佳的，所述向所有第一数据线输出第一周期脉冲信号，包括：
向第一信号线输出第三周期脉冲信号，当与所述第一信号线电连接的第三开关晶体管开启时，驱动芯片通过每个所述第三开关晶体管向对应的第一数据线输出第一周期脉冲信号。
较佳的，所述向所有第二数据线输出第二周期脉冲信号，包括：
向第二信号线输出第四周期脉冲信号，当与所述第二信号线电连接的第四开关晶体管开启时，驱动芯片通过每个所述第四开关晶体管向对应的第二数据线输出第二周期脉冲信号；
其中，所述第三周期脉冲信号和所述第四周期脉冲信号的脉冲周期和脉冲幅值均相等；所述第三周期脉冲信号和所述第四周期脉冲信号均为高低电平的脉冲信号，且在相同的半个脉冲周期内的高低电平相反。
本发明有益效果如下：
本发明实施例提供的阵列基板、其驱动方法及显示装置，每一列像素单元中的每个像素单元均通过两个开关晶体管分别电连接两条数据线，这两条数据线的驱动电压的极性相反、幅值相等，因此，可以分别对每个像素单元充不同极性的电；同时，由于每一行像素单元中的所有像素单元也均连接到两条栅极线上，而且两条栅极线分别连接每个像素单元上的两个开关晶体管，因此，可以通过两条栅极线实现对两条数据线的分别控制，进而实现一条数据线始终为像素单元提供正极性的电，而另一条数据线始终为像素单元提供负极性的电。由于本发明中单条数据线上的电压极性可以始终不变，不需要再进行极性反转，因而相比于现有技术中每个像素单元由一条数据线充电的情况，单条数据线上的延迟时间可以减小一半，进而增加了每个像素单元的实际充电时间。
附图说明
图1为本发明实施例提供的阵列基板的基本结构示意图；
图2为本发明实施例提供的阵列基板的驱动方法的步骤流程图；
图3a为本发明实施例提供的两条数据线和像素单元的电压信号示意图；
图3b为本发明实施例提供的第一信号线和第二信号线上的电压信号示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
其中，附图中结构大小和区域形状不反映其真实比例，目的只是示意说明本发明的内容。
如图1所示，为本发明实施例提供的阵列基板的基本结构示意图；该阵列基板，包括：呈阵列排布的若干个像素单元，每一列像素单元中的所有像素单元均连接到两条数据线上，且每一行像素单元中的所有像素单元均连接到两条栅极线上；其中，
每一列像素单元中的每个像素单元均分别通过一个第一开关晶体管与第一数据线电连接，且每一列像素单元中每个像素单元均分别通过一个第二开关晶体管与第二数据线电连接；
每一行像素单元中的每个像素单元连接的第一开关晶体管的栅极均连接到第一栅极线上，且每一行像素单元中每个像素单元连接的第二开关晶体管的栅极均连接到第二栅极线上；
第一数据线和第二数据线分别位于每列像素单元的两侧，且第一数据线和第二数据线上的驱动电压的极性相反、且驱动电压的幅值相等。
在具体实施时，如图1所示，为本发明实施例提供的阵列基板的整体结构俯视图，为了方便说明，本发明实施例中仅画了3×4个呈阵列排布的像素单元，实际制作中并不仅限于3×4个像素单元。由于每个像素单元的连接方式类似，为了方便说明，本发明主要以像素单元X11为例进行详细说明，其它的像素单元可以参考像素单元X11。
具体的，每一列像素单元中的所有像素单元均连接到两条数据线上；例如，图1中第一列像素单元中的像素单元X11，X21，X31，X41均连接到第一数据线D1和第二数据线D2上。而每一行像素单元的所有像素单元均连接到两条栅极线上；例如，图1中第一行像素单元中的像素单元X11，X12，X13均连接到第一栅极线G1和第二栅极线G2上。
每一列像素单元中的每个像素单元均分别通过一个第一开关晶体管与第一数据线电连接；例如，图1中第一列像素单元中的像素单元X11通过一个第一开关晶体管T1与第一数据线D1电连接。相应的，每一列像素单元中每个像素单元也均分别通过一个第二开关晶体管与第二数据线电连接；例如，图1中第一列像素单元中的像素单元X11通过一个第二开关晶体管T2与第二数据线D2电连接。而由于两条数据线的驱动电压的极性相反，为了减少耦合，第一数据线和第二数据线可以分别设置在每列像素单元的两侧。
由于每一列像素单元中的每个像素单元均通过两个开关晶体管(第一开关晶体管T1和第二开关晶体管T2)分别电连接两条数据线(第一数据线D1和第二数据线D2)，这两条数据线的驱动电压的极性相反、幅值相等，因此，可以分别对每个像素单元充不同极性的电，即两条数据线上一个提供正电压，另一个提供负电压。
另外，每一行像素单元中的每个像素单元连接的第一开关晶体管的栅极均连接到第一栅极线上；例如，图1中第一行像素单元中的像素单元X11的第一开关晶体管T1的栅极g1均电连接到第一栅极线G1上。相应的，每一行像素单元中每个像素单元连接的第二开关晶体管的栅极均连接到第二栅极线上；例如，图1中第一行像素单元中的像素单元X11的第二开关晶体管T2的栅极g2均电连接到第二栅极线G2上。
由于每一行像素单元中的所有像素单元均连接到两条栅极线(第一栅极线G1和第二栅极线G2)上，而且两条栅极线分别连接每个像素单元上的两个开关晶体管(第一开关晶体管T1和第二开关晶体管T2)，因此，可以通过两条栅极线实现对两条数据线的分别控制，进而实现一条数据线始终为像素单元提供正极性的电，而另一条数据线始终为像素单元提供负极性的电。
综上，由于本发明中单条数据线上的电压极性可以始终不变，不需要再进行极性反转，因而，相比于现有技术中每个像素单元由一条数据线充电的情况，单条数据线上的延迟时间可以减小一半，进而增加了每个像素单元的实际充电时间。
例如，现有技术中每个像素单元由一条数据线充电的情况，每条数据线上的电压需要反转，变化幅值为10V，而本发明中由于可以实现一条数据线始终为像素单元提供正极性的电，而另一条数据线始终为像素单元提供负极性的电，因此单条数据线上的电压可以始终保持极性不变，其变化幅值仅为5V，因此相应的每条数据线上的延迟也缩短一半，进而增加了每个像素单元的实际充电时间。
在具体实施时，每一行像素单元所共有的两条栅极线，其具体位置可以根据需要进行设置，可以设置在这一行像素单元的同侧，也可以像数据线一样设置在这一行像素单元的两侧，较佳的，每一行像素单元连接的第一栅极线和第二栅极线均位于像素单元的同一侧。
针对每一列像素单元来说，所有像素单元连接的两条数据线分别设置在这一列像素单元的两侧，而针对整个阵列基板来说，相邻两列像素单元之间设置有两条数据线，分别数据这两列像素单元，而为了减少这两条数据线之间的耦合，较佳的，位于相邻两列像素单元之间的两条数据线上的驱动电压的极性相同。
在具体实施时，为了更好的控制对像素单元的充电情况，可以在每条数据线上设置一个开关晶体管。
较佳的，每条第一数据线均通过一个第三开关晶体管与驱动芯片电连接，且所有第一数据线对应的第三开关晶体管的栅极均电连接到第一信号线上；其中，第一信号线用于为第三开关晶体管提供开启信号。
例如，图1中的第一数据线D1通过一个第三开关晶体管T3与驱动芯片10电连接。而且图1中的第一数据线D1对应的第三开关晶体管T3的栅极g3电连接到第一信号线M1上；而第一信号线M1则用于为与其连接的所有开关晶体管提供开启信号，该开启信号可以为一个高低电平的周期脉冲信号，而高低电平的周期脉冲信号的大小则一般由开关晶体管的特性设定，例如，在LCD中，低电压为VGL，一般为-8V。高电压为VGH，一般为10V～33V。
相应的，每条第二数据线均通过一个第四开关晶体管与驱动芯片电连接，且所有第二数据线对应的第四开关晶体管的栅极均电连接到第二信号线上；其中，第二信号线用于为第四开关晶体管提供开启信号。
例如，图1中的第二数据线D2通过一个第四开关晶体管T4与驱动芯片10电连接。而且图1中的第一数据线D2对应的第三开关晶体管T4的栅极g4电连接到第二信号线M2上；而第二信号线M2则用于为与其连接的所有开关晶体管提供开启信号，该开启信号可以为一个高低电平的周期脉冲信号，而高低电平的周期脉冲信号的大小则一般由开关晶体管的特性设定，例如，在LCD中，低电压为VGL，一般为-8V。高电压为VGH，一般为10V～33V。
具体的，上述驱动芯片也可以根据需要进行选取，较佳的，驱动芯片能够分别为第一数据线和第二数据线提供极性相反、且幅值相等的驱动电压。例如，可以使用驱动芯片输出矩形脉冲信号，也可以通过调整模式，实现正负电压的驱动。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一阵列基板。该显示装置的实施可以参见上述任一阵列基板的实施例，重复之处不再赘述。
基于同一发明构思，本发明实施例提供的一种驱动本发明实施例提供的上述阵列基板的方法，如图2所示，为本发明实施例提供的阵列基板的驱动方法的步骤流程图，该方法具体包括如下步骤：
步骤201，向所有第一数据线输出第一周期脉冲信号，以及向至少一行像素单元所连接的第一栅极线输出第一时间长度的开启信号，当与第一栅极线电连接的第一开关晶体管开启时，通过第一开关晶体管对一行像素单元进行第一次充电；
步骤202，在第一次充电完成后，向所有第二数据线输出第二周期脉冲信号，以及向一行像素单元所连接的第二栅极线输出第二时间长度的开启信号，当与第二栅极线电连接的第二开关晶体管开启时，通过第二开关晶体管对一行像素单元进行第二次充电；
其中，第一周期脉冲信号和第二周期脉冲信号的脉冲周期和脉冲幅值均相等；第一周期脉冲信号和第二周期脉冲信号中一个为正脉冲信号，另一个为负脉冲信号；第一时间长度和第二时间长度相等、且均等于半个脉冲周期。
在具体实施时，每个像素单元的充电过程类似，在此仅以像素单元X11为例进行介绍，其它的像素单元可以参考像素单元X11。
假设像素单元X11需要先充正电，再充负电，且两个充电过程持续时间相同。因此，可以先向第一数据线D1输出周期的正脉冲信号Data1，同时，向第一栅极线G1输出第一时间长度的高电平信号，当与第一栅极线G1电连接的第一开关晶体管T1开启时，就可以通过第一开关晶体管T1对像素单元X11充正电。
而当正电充完之后，则向第二数据线D2输出周期的正脉冲信号Data2，同时，向第二栅极线G2输出第二时间长度的高电平信号，当与第二栅极线G2电连接的第二开关晶体管T2开启时，就可以通过第二开关晶体管T2对像素单元X11充正电。
具体的，向所有第一数据线输出第一周期脉冲信号，包括：向第一信号线输出第三周期脉冲信号，当与第一信号线电连接的第三开关晶体管开启时，驱动芯片通过每个第三开关晶体管向对应的第一数据线输出第一周期脉冲信号。
在具体实施时，可以向第一信号线M1输出高低电平的脉冲信号V1，V1也是周期脉冲信号，一个脉冲周期内，有半个脉冲周期为高电平，半个脉冲周期为低电平，当高电平时第三开关晶体管T3开启，此时驱动芯片10可以通过第三开关晶体管T3向第一数据线D1输出正脉冲信号Data1。
相应的，向所有第二数据线输出第二周期脉冲信号，包括：向第二信号线输出第四周期脉冲信号，当与第二信号线电连接的第四开关晶体管开启时，驱动芯片通过每个第四开关晶体管向对应的第二数据线输出第二周期脉冲信号；其中，第三周期脉冲信号和第四周期脉冲信号的脉冲周期和脉冲幅值均相等；第三周期脉冲信号和第四周期脉冲信号均为高低电平的脉冲信号，且在相同的半个脉冲周期内的高低电平相反。
在具体实施时，可以向第二信号线M2输出高低电平的脉冲信号V2，V2也是周期脉冲信号，一个脉冲周期内，有半个脉冲周期为高电平，半个脉冲周期为低电平，当高电平时第四开关晶体管T4开启，此时驱动芯片10可以通过第三开关晶体管T4向第二数据线D2输出负脉冲信号Data2。
如图3a-图3b所示，其中，图3a为本发明实施例提供的两条数据线和像素单元的电压信号示意图；图3b为本发明实施例提供的第一信号线和第二信号线上的电压信号示意图。其中，正脉冲信号Data1和负脉冲信号Data2的脉冲周期和脉冲幅值均相等；脉冲信号V1和脉冲信号V2的脉冲周期和脉冲幅值也均相等。
具体的，在第N帧显示时间内，向第一信号线M1输出高低电平的脉冲信号V1为高电平，第三开关晶体管T3开启，驱动芯片10可以通过第三开关晶体管T3向第一数据线D1输出正脉冲信号Data1，为像素单元X11充正电。
在第N+1帧显示时间时，向第二信号线M2输出高低电平的脉冲信号V2为高电平，第四开关晶体管T4开启，驱动芯片10可以通过第四开关晶体管T4向第二数据线D2输出正脉冲信号Data2，为像素单元X11充负电。
在具体实施时，为了保证对每一个像素单元充正电和充负电为分开进行的两个过程，脉冲信号V1和脉冲信号V2均为高低电平的脉冲信号，且在相同的半个脉冲周期内的高低电平相反，进而使第三开关晶体管T3和第四开关晶体管T4可以周期性的开启和关闭。同时，为了保证对每一个像素单元充正电和充负电的时长相等，需要设置上述进行第一次充电的第一时间长度和进行第二次充电的第二时间长度相等、且均等于脉冲信号(Data1、Data2、V1或V2)对应的半个脉冲周期。
另外，针对整个阵列基板，由于每一行像素单元均可以单独控制，因此先对哪一行像素单元充电，以及同时对一行还是多行像素单元充电，都可以根据需要进行设置，在此不做限定。
其中，本发明实施例中是以各个开关晶体管均为N型晶体管为例进行的说明，但实际上本发明并不限定各个开关晶体管的驱动类型，也可以全部设置为P型晶体管、或者部分N型部分P型，只是此时需要根据晶体管的特性改变开启信号。
综上所述，本发明实施例提供的阵列基板、其驱动方法及显示装置，每一列像素单元中的每个像素单元均通过两个开关晶体管分别电连接两条数据线，这两条数据线的驱动电压的极性相反、幅值相等，因此，可以分别对每个像素单元充不同极性的电；同时，由于每一行像素单元中的所有像素单元也均连接到两条栅极线上，而且两条栅极线分别连接每个像素单元上的两个开关晶体管，因此，可以通过两条栅极线实现对两条数据线的分别控制，进而实现一条数据线始终为像素单元提供正极性的电，而另一条数据线始终为像素单元提供负极性的电。由于本发明中单条数据线上的电压极性可以始终不变，不需要再进行极性反转，因而相比于每个像素单元由一条数据线充电的情况，单条数据线上的延迟时间可以减小一半，进而增加了每个像素单元的实际充电时间。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种阵列基板，其特征在于，包括：呈阵列排布的若干个像素单元，每一列像素单元中的所有像素单元均连接到两条数据线上，且每一行像素单元中的所有像素单元均连接到两条栅极线上；其中，
每一列像素单元中的每个像素单元均分别通过一个第一开关晶体管与第一数据线电连接，且每一列像素单元中每个像素单元均分别通过一个第二开关晶体管与第二数据线电连接；
每一行像素单元中的每个像素单元连接的所述第一开关晶体管的栅极均连接到第一栅极线上，且每一行像素单元中每个像素单元连接的所述第二开关晶体管的栅极均连接到第二栅极线上；
所述第一数据线和所述第二数据线分别位于所述每列像素单元的两侧，且所述第一数据线和所述第二数据线上的驱动电压的极性相反、且所述驱动电压的幅值相等。
2.如权利要求1所述的阵列基板，其特征在于，每一行像素单元连接的所述第一栅极线和所述第二栅极线均位于所述像素单元的同一侧。
3.如权利要求1所述的阵列基板，其特征在于，位于相邻两列像素单元之间的两条数据线上的驱动电压的极性相同。
4.如权利要求1所述的阵列基板，其特征在于，每条所述第一数据线均通过一个第三开关晶体管与驱动芯片电连接，且所有所述第一数据线对应的所述第三开关晶体管的栅极均电连接到第一信号线上；
其中，所述第一信号线用于为所述第三开关晶体管提供开启信号。
5.如权利要求1所述的阵列基板，其特征在于，每条所述第二数据线均通过一个第四开关晶体管与驱动芯片电连接，且所有所述第二数据线对应的所述第四开关晶体管的栅极均电连接到第二信号线上；
其中，所述第二信号线用于为所述第四开关晶体管提供开启信号。
6.如权利要求4或5所述的阵列基板，其特征在于，所述驱动芯片能够分别为所述第一数据线和所述第二数据线提供极性相反、且幅值相等的驱动电压。
7.一种显示装置，其特征在于，该显示装置包括权利要求1-6中任一项所述的阵列基板。
8.一种如权利要求1-6任一项所述的阵列基板的驱动方法，其特征在于，该方法包括：
向所有第一数据线输出第一周期脉冲信号，以及向至少一行像素单元所连接的第一栅极线输出第一时间长度的开启信号，当与所述第一栅极线电连接的第一开关晶体管开启时，通过所述第一开关晶体管对所述一行像素单元进行第一次充电；
在所述第一次充电完成后，向所有第二数据线输出第二周期脉冲信号，以及向所述一行像素单元所连接的第二栅极线输出第二时间长度的开启信号，当与所述第二栅极线电连接的第二开关晶体管开启时，通过所述第二开关晶体管对所述一行像素单元进行第二次充电；
其中，所述第一周期脉冲信号和所述第二周期脉冲信号的脉冲周期和脉冲幅值均相等；所述第一周期脉冲信号和所述第二周期脉冲信号中一个为正脉冲信号，另一个为负脉冲信号；所述第一时间长度和所述第二时间长度相等、且均等于半个所述脉冲周期。
9.如权利要求8所述的驱动方法，其特征在于，所述向所有第一数据线输出第一周期脉冲信号，包括：
向第一信号线输出第三周期脉冲信号，当与所述第一信号线电连接的第三开关晶体管开启时，驱动芯片通过每个所述第三开关晶体管向对应的第一数据线输出第一周期脉冲信号。
10.如权利要求9所述的驱动方法，其特征在于，所述向所有第二数据线输出第二周期脉冲信号，包括：
向第二信号线输出第四周期脉冲信号，当与所述第二信号线电连接的第四开关晶体管开启时，驱动芯片通过每个所述第四开关晶体管向对应的第二数据线输出第二周期脉冲信号；
其中，所述第三周期脉冲信号和所述第四周期脉冲信号的脉冲周期和脉冲幅值均相等；所述第三周期脉冲信号和所述第四周期脉冲信号均为高低电平的脉冲信号，且在相同的半个脉冲周期内的高低电平相反。
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