JPH09189922A

JPH09189922A - アクティブマトリクス基板

Info

Publication number: JPH09189922A
Application number: JP268896A
Authority: JP
Inventors: Mitsutoshi Miyasaka; 光敏宮坂
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-01-10
Filing date: 1996-01-10
Publication date: 1997-07-22
Anticipated expiration: 2016-01-10
Also published as: JP3551594B2

Abstract

(57)【要約】【課題】画素構造を改良して、表示の欠陥などの発生
を防止し、品質の高い表示を行うことのできるアクティ
ブマトリクス基板および液晶表示装置を提供することに
ある。【解決手段】アクティブマトリクス基板２では、デー
タ線３と第１のゲート線４２Ｎとの交点、およびデータ
線３と第２のゲート線４２Ｐとの交点からなる２つの交
点に１つの画素が対応するように構成され、該画素のそ
れぞれについて、第１のゲート線４２Ｎを介して駆動さ
れるＮ型ＴＦＴ１０Ｎと、このＴＦＴに電気的接続する
第１の画素電極６２Ｎと、第２のゲート線４２Ｐを介し
て駆動され、Ｎ型ＴＦＴ１０Ｎと相補構成にあるＰ型Ｔ
ＦＴ１０Ｐと、該ＴＦＴに電気的接続する第２の画素電
極６２Ｐとを有する。第１および第２の画素電極６２
Ｎ、６２Ｐは、自身が属する画素の第２および第１のゲ
ート線４２Ｐ、４２Ｎに重なって第１および第２の保持
容量９２Ｎ、９２Ｐをそれぞれ構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置のア
クティブマトリクス基板に関するものである。さらに詳
しくは、アクティブマトリクス基板上に構成される各画
素の構造に関するものである。

【０００２】

【従来の技術】液晶表示装置に用いられるアクティブマ
トリクス基板では、図１２に示すように、互いに直交す
る方向に延びるデータ線３Ａおよびゲート線４Ａによっ
て画素領域５Ａが区画形成され、各画素領域５Ａには、
画素用の薄膜トランジスタ（以下、ＴＦＴという。）１
０Ａを介して画像信号が入力される液晶セル６Ａが構成
されている。従って、データ線３Ａとゲート線４Ａとの
交点には、１つの画素が対応している構造になってい
る。また、画素領域５Ａには、液晶セル６Ａでの保持特
性を高めることを目的に、前段のゲート線４Ａとの間、
または保持容量線（図示せず。）との間に保持容量５１
Ａが形成されるのが一般的である。

【０００３】ここで、ＴＦＴ１０Ａは、図１３および図
１４に示すように、基板２０Ａ上において、データ線３
Ａに対して層間絶縁膜１６Ａのコンタクトホール１７Ａ
を介して電気的接続するソース領域１１Ａ、画素電極１
９Ａに対して層間絶縁膜１６Ａのコンタクトホール１８
Ａを介して電気的接続するドレイン領域１２Ａ、ドレイ
ン領域１２Ａとソース領域１１Ａとの間にチャネルを形
成するチャネル領域１３Ａ、およびチャネル領域１３Ａ
に対してゲート絶縁膜１４Ａを介して対峙するゲート電
極１５Ａから構成されている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリクス基板２Ａにおいて、いずれの画素
領域５Ａにおいても、ＴＦＴ１０Ａの動作に異常がある
と、このＴＦＴ１０Ａが対応する画素領域５Ａでは、表
示動作が完全に行われなくなり、表示の点欠陥が発生す
るという問題点がある。また、ゲート信号に異常がある
と、このゲート線４Ａに対応する１ライン分の画素領域
５Ａ全体の動作に異常が生じ、表示のライン欠陥などと
いった致命的な異常が発生するという問題点がある。

【０００５】さらに、従来のアクティブマトリクス基板
２Ａにおいて、ＴＦＴ１０Ａがオン状態からオフ状態に
切り換わる度に、ＴＦＴ１０Ａのゲート−ドレイン（画
素電極）間に寄生する容量と、液晶セル６Ａの容量との
カップリングに起因して、図１５に示すように、液晶セ
ル６Ａの極間電圧（画素電位Ｖｐ）には、ΔＶに相当す
るプッシュアップやプッシュダウンが発生し、表示にフ
リッカ（画面のちらつき）などが発生するという問題点
がある。従って、従来は、データ線３Ａを介して送出さ
れる画像信号の中心電位Ｖｃに対し、対向電極の電位Ｖ
ｃｏｍをΔＶの平均値に相当する電圧値だけシフトさせ
る方法を採用しているが、かかる方法では、対向電極を
接地電位とすることができず、回路構成が複雑になると
いう問題点がある。

【０００６】以上の問題点に鑑みて、本発明の課題は、
画素領域における構造を改良して、表示の欠陥などの発
生を防止し、品質の高い表示を行うことのできるアクテ
ィブマトリクス基板および液晶表示装置を提供すること
にある。

【０００７】さらに、本発明の課題は、画素セル毎に保
持容量を付加することによって、画素セルの保持特性を
向上し、品質の高い表示を行うことのできるアクティブ
マトリクス基板および液晶表示装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記課題を課題を解決す
るために、本発明に係る液晶表示装置のアクティブマト
リクス基板では、基板上に形成されたデータ線と第１の
ゲート線との交点、および前記データ線と第２のゲート
線との交点からなる２つの交点に１つの画素が対応する
ように構成され、該画素のそれぞれについて、前記第１
のゲート線から印加される第１のゲート信号によって駆
動され、前記データ線にソース領域が電気的接続するＮ
型ＴＦＴと、該Ｎ型ＴＦＴのドレイン領域に電気的接続
する第１の画素電極と、前記Ｎ型ＴＦＴと同一のデータ
線にソース領域が電気的接続し、前記第２のゲート線か
ら印加される第２のゲート信号によって前記Ｎ型ＴＦＴ
に対して相補的に駆動されるＰ型ＴＦＴと、該Ｐ型ＴＦ
Ｔのドレイン領域に電気的接続する第２の画素電極とを
有することを特徴とする。

【０００９】このように構成したアクティブマトリクス
基板において、画素領域では、第１のゲート信号および
第２のゲート信号によって、Ｎ型ＴＦＴおよびＰ型ＴＦ
Ｔがそれぞれ同じタイミングでオン・オフする。従っ
て、正常な状態であれば、Ｎ型ＴＦＴおよびＰ型ＴＦＴ
が同じタイミングでオンし、第１の液晶セルおよび第２
の液晶セルには、同じ画像情報がそれぞれ書き込まれ
る。また、Ｎ型ＴＦＴおよびＰ型ＴＦＴのいずれかに動
作異常があっても、正常に動作した方のＴＦＴを介し
て、液晶セルに画像情報が書き込まれることになる。従
って、表示には、完全な点欠陥が発生しない。また、第
１のゲート信号および第２のゲート信号のうちの一方に
異常があっても、正常な方のゲート信号によって表示駆
動が行われるので、完全なライン欠陥が発生しないな
ど、致命的な欠陥が発生しない。

【００１０】また、正常時でも、第１のゲート信号およ
び第２のゲート信号がオンレベルからオフレベルに移行
するとき、第１の液晶セルには、プッシュダウンが発生
し、第２の液晶セルには、プッシュアップが発生する
が、本発明では、それらのタイミングが一致しているた
め、プッシュダウンに起因する表示の乱れをプッシュア
ップが補い、プッシュアップに起因する表示の乱れをプ
ッシュダウンが補う。従って、対向電極の電位を画像信
号の中心レベルからずらさなくても、フリッカなどとい
った表示の乱れが発生しない。それ故、本例のアクティ
ブマトリス基板を用いた液晶表示装置では、対向電極を
接地電位とすることができるなど、回路構成を簡略化で
きる。また、１つの画素領域に相補構成のＴＦＴを形成
するといっても、ドライバ部において、ＣＭＯＳ回路を
構成する工程をそのまま利用して、画素領域のＴＦＴを
形成すればよいので、製造工程数が増えない。

【００１１】本発明において、前記第１の画素電極は、
隣接する画素に対応する前記第２のゲート線との間に第
１の保持容量を備え、前記第２の画素電極は、隣接する
画素に対応する前記第１のゲート線との間に保持容量を
備えることが好ましい。

【００１２】本発明では、上記の保持容量に代えて、前
記画素のそれぞれについて、前記第１の画素電極との間
に第１の保持容量を構成する第１の保持容量線と、前記
第２の画素電極との間に第２の保持容量を構成する第２
の保持容量線とを形成してもよい。

【００１３】この場合には、前記第１の保持容量線は、
該保持容量線に対応する画素の前記Ｎ型ＴＦＴを駆動す
る前記第１のゲート信号と位相が同相で逆極性の信号を
供給し、前記第２の保持容量線は、該保持容量線に対応
する画素の前記Ｐ型ＴＦＴを駆動する前記第２のゲート
信号と位相が同相で逆極性の信号を供給するように構成
されていることが好ましい。

【００１４】また、本発明では、上記の保持容量に代え
て、前記第１の画素電極は、該画素電極が属する画素の
前記Ｐ型ＴＦＴを駆動するための前記第２のゲート線と
の間に第１の保持容量を備え、前記第２の画素電極は、
該画素電極が属する画素の前記Ｎ型ＴＦＴを駆動するた
めの前記第１のゲート線との間に第２の保持容量を備え
るように構成してもよい。

【００１５】このようにして、画素電極毎に保持容量を
構成した場合には、各液晶セルでの保持特性が向上する
ので、品質の高い表示を行うことができる。特に、ゲー
ト線との重なりを利用して保持容量を構成した場合に
は、画素領域における開口率を損なうことがない。

【００１６】本発明では、前記データ線は、前記画素の
それぞれにおいて画素領域を前記第１のゲート線および
前記第２のゲート線の延設方向において前記第１の画素
電極が位置する第１の画素領域と前記第１の画素電極が
位置する第２の画素領域とに２分割するように構成され
ていることが好ましい。

【００１７】この場合に、前記画素のそれぞれにおい
て、前記データ線の形成領域内に前記Ｎ型ＴＦＴおよび
前記Ｐ型ＴＦＴの形成領域が含まれていることが好まし
い。

【００１８】このように構成すると、データ線の形成領
域をそのままＴＦＴの形成領域としているので、従来の
構造においてＴＦＴが占めていた領域分だけ、開口部分
を拡張することができ、この点からも、表示品質が向上
する。さらにまた、データ線は、ＴＦＴの形成領域全体
を覆っているので、チャネル領域やソース・ドレイン領
域とチャネル領域との境界部分から光が漏れないので、
表示品質が高い。

【００１９】この場合に、前記Ｎ型ＴＦＴおよび前記Ｐ
型ＴＦＴは、ソース領域とドレイン領域とを接続するチ
ャネル領域と、該チャネル領域に対してゲート絶縁膜を
介して対峙するゲート電極と、該ゲート電極の上層に形
成された第１の層間絶縁膜と、該第１の層間絶縁膜の上
層に形成された前記データ線が前記第１の層間絶縁膜お
よび前記ゲート絶縁膜を介して前記ソース領域に電気的
接続するための第１のコンタクトホールと、前記データ
線の上層に形成された第２の層間絶縁膜と、該第２の層
間絶縁膜の上層に形成された前記第１の画素電極および
前記第２の画素電極が前記第２の層間絶縁膜、第１の層
間絶縁膜、および前記ゲート絶縁膜を介して前記ドレイ
ン領域に電気的接続するための第２のコンタクトホール
とを有することが好ましい。

【００２０】このように構成したアクティブマトリクス
基板では、画素電極が上層にあるので、液晶の配向を効
果的に制御できる。しかも、データ線は、第２の層間絶
縁膜によって覆われているため、データ線に印加されて
いる電位が液晶の配向に影響を及ぼさないので、表示品
質が高い。

【００２１】また、前記第２のコンタクトホールは、前
記第１の層間絶縁膜および前記ゲート絶縁膜に対して形
成された下段側コンタクトホールと、該下段側コンタク
トホールに対応する位置において前記第２の層間絶縁膜
に形成された上段側コンタクトホールとから構成され、
下段側コンタクトホールの内部には、前記データ線を構
成する金属層が該データ線から絶縁分離された状態に残
され、該金属層を介して、前記第１の画素電極および前
記第２の画素電極は、前記ドレイン領域に電気的接続し
ていることが好ましい。

【００２２】このように構成したアクティブマトリクス
基板では、画素電極は、第２のコンタクトホール内部に
残る金属層を介してドレイン領域に電気的接続している
ため、シリコン膜とＩＴＯ膜とを直接電気的接続した場
合に生じる接続抵抗が大きいという問題を解消できる。

【００２３】また、上記のＴＦＴ構造に代えて、前記第
２のコンタクトホールは、前記第１の層間絶縁膜および
前記ゲート絶縁膜に対して形成された下段側コンタクト
ホールと、該下段側コンタクトホールに対応する位置に
おいて前記第２の層間絶縁膜に形成された上段側コンタ
クトホールとから構成され、前記上段側コンタクトホー
ルに対応する領域は、前記データ線の窓開け領域になっ
ていてもよい。

【００２４】

【発明の実施の形態】図面を参照して、本発明の実施例
を説明する。

【００２５】［実施例１］図１（ａ）は、本例の液晶表
示装置のアクティブマトリクス基板の構成を模式的に示
す説明図である。

【００２６】図１（ａ）において、本例の液晶表示装置
１も、基本的には、従来の液晶表示装置と同様、そのア
クティブマトリクス基板２上において、データ線３およ
びゲート線４の交点に対応する位置に画素領域５がそれ
ぞれ構成され、いずれの画素領域５にも、画素用のＴＦ
Ｔを介して画像信号が入力される液晶セルが構成されて
いる。但し、本例では、２本のゲート線（第１のゲート
線４２Ｎ、第２のゲート線４２Ｐ）でゲート線４が構成
されていることから、第１のゲート線４２Ｎとデータ線
３との交点、および第２のゲート線４２Ｐとデータ線３
との交点からなる２つの交点に対して、１つの画素が対
応している構造になっている。

【００２７】データ線３に対しては、シフトレジスタ７
１、レベルシフタ７２、ビデオライン７３、アナログス
イッチ７４を備えるデータドライバ部７が構成され、ゲ
ート線４に対しては、シフトレジスタ８１およびレベル
シフタ８２を備える走査ドライバ部８が構成されてい
る。ここで、データドライバ部７および走査ドライバ部
８では、図１（ｂ）に示すように、Ｎ型ＴＦＴｎ１、ｎ
２・・・と、Ｐ型ＴＦＴｐ１、ｐ２・・・とによって多
段のＣＭＯＳ回路が構成されている。

【００２８】特に、本例では、後述するとおり、位相が
同相で逆極性の２種類のゲート信号を発生させる必要が
あるため、図２（ａ）に示すように、走査ドライバ部８
では、クロック発生回路８４、シフトレジスタ８１、お
よびＮＡＮＤゲートバッファ８２の後段に、非反転回路
８３Ｎおよび反転回路８３Ｐが構成されている。ここ
で、図２（ｂ）において、ＮＡＮＤゲートバッファ８２
から出力される信号を信号Ａで表すと、非反転回路８３
Ｎおよび反転回路８３Ｐから出力される信号は、それぞ
れ信号Ｂ、Ｃで示すように、波形が反転した関係にあ
る。

【００２９】なお、図１において、アクティブマトリク
ス基板２としては、アクティブマトリクス部９だけが基
板上に構成されたもの、アクティブマトリクス部９と同
じ基板上にデータドライバ部７が構成されたもの、アク
ティブマトリクス部９と同じ基板上に走査ドライバ部８
が構成されたもの、アクティブマトリクス部９と同じ基
板上にデータドライバ部７および走査ドライバ部８の双
方が構成されたものがある。また、ドライバ内蔵型のア
クティブマトリクス基板２であっても、データドライバ
部７に含まれるシフトレジスタ７１、レベルシフタ７
２、ビデオライン７３、アナログスイッチ７４等の全て
がアクティブマトリクス基板２上に構成された完全ドラ
イバ内蔵タイプと、それらの一部がアクティブマトリク
ス基板２上に構成された部分ドライバ内蔵タイプとがあ
るが、本発明は、いずれのタイプのアクティブマトリク
ス基板にも適用できる。

【００３０】本例では、いずれの画素領域５も同じ構成
になっているので、そのうちの画素領域５２について説
明する。

【００３１】画素領域５２に対しては、ゲート線４が第
１のゲート線４２Ｎおよび第２のゲート線４２Ｐからな
る２本のゲート線から構成され、これらのゲート線とデ
ータ線３との２つの交点に対して、１つの画素が構成さ
れている状態にある。また、走査ドライバ部８は、各ゲ
ート線毎に、第１のゲート信号Ｇ２Ｎおよび第２のゲー
ト信号Ｇ２Ｐをそれぞれ出力するようになっている。こ
こで、第１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ
２Ｐとは、反転した関係にある信号となるように、走査
ドライバ部８には、非反転回路８３Ｎと反転回路８３Ｐ
とが構成されている。

【００３２】また、画素領域５２では、第１のゲート線
４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲ
ート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相
補構成のＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構
成され、各ＴＦＴ毎にそのドレイン領域に対してＩＴＯ
膜からなる第１の画素電極６２Ｎおよび第２の画素電極
６２Ｐがそれぞれ接続している。このため、１つの画素
領域５２では、第１の画素電極６２Ｎと対向基板（図示
せず。）との間に第１の液晶セル３２Ｎが構成され、第
２の画素電極６２Ｐと対向基板（図示せず。）との間に
第２の液晶セル３２Ｐが構成されている状態にある。

【００３３】但し、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ
１０Ｐのソース領域は、いずれも、同じデータ線３に接
続している。

【００３４】図３（ａ）に画素領域５２を拡大して示す
ように、第１の画素電極６２Ｎは、その端部６２０Ｎ
が、第１のゲート線４２Ｎを跨いで、隣接する画素領域
５１にまで延設され、この画素領域５１に対する第２の
ゲート線４１Ｐと重なることによって、第１の保持容量
９２Ｎが構成されている。同様に、第２の画素電極６２
Ｐは、その端部６２０Ｐが、第２のゲート線４２Ｐを跨
いで、隣接する画素領域５３にまで延設され、この画素
領域５３に対する第１のゲート線４３Ｎと重なることに
よって、第２の保持容量９２Ｐが構成されている。

【００３５】このように構成したアクティブマトリクス
基板２において、画素領域５２では、図３（ｂ）に示す
ように、反転信号の関係にある第１のゲート信号Ｇ２Ｎ
および第２のゲート信号Ｇ２Ｐによって、Ｎ型ＴＦＴ１
０ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じタイミング
でオン・オフする。従って、正常な状態であれば、Ｎ型
ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが同じタイミング
でオンし、データ線３、第１の画素電極６２Ｎ、および
第２の画素電極６２Ｐを介して、第１の液晶セル３２Ｎ
および第２の液晶セル３２Ｐには、同じ画像情報がそれ
ぞれ書き込まれる。

【００３６】ここで、Ｎ型ＴＦＴ１０Ｎがオンするとき
の第１のゲート電圧Ｇ２Ｎのレベルが＋７．５Ｖ、Ｐ型
ＴＦＴ１０Ｐがオンするときの第２のゲート電圧Ｇ２Ｐ
のレベルが−７．５Ｖであって、データ線３からの画像
信号が＋５Ｖであったとき、第１の液晶セル３２Ｎに
は、＋２．５Ｖに相当する電荷が蓄積されるだけである
が、第２の液晶セル３２Ｐには、−１２．５Ｖに相当す
る電荷が蓄積される。従って、データ線３から送出され
てくる画像信号のレベルを低くした場合でも、十分なコ
ントラストを有する画像を表示できる。

【００３７】しかも、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦ
Ｔ１０Ｐのいずれかに動作異常があっても、画素領域５
２では、正常に動作した方のＴＦＴを介して、液晶セル
（液晶セル３２Ｎまたは第２の液晶セル３２Ｐ）に画像
情報が書き込まれることになる。従って、表示には、完
全な点欠陥が発生しない。また、第１のゲート信号Ｇ２
Ｎおよび第２のゲート信号Ｇ２Ｐのうちの一方に異常が
あっても、正常な方のゲート信号によって表示駆動が行
われるので、完全なライン欠陥などといった致命的な欠
陥が発生しない。

【００３８】また、正常時でも、第１のゲート信号Ｇ２
Ｎおよび第２のゲート信号Ｇ２Ｐがオンレベルからオフ
レベルに移行するとき、第１の液晶セル３２Ｎには、プ
ッシュダウンが発生し、第２の液晶セル３２Ｐには、プ
ッシュアップが発生するが、本例では、それらのタイミ
ングが一致しているため、プッシュダウンに起因する表
示の乱れをプッシュアップが補い、プッシュアップに起
因する表示の乱れをプッシュダウンが補う。従って、対
向電極の電位を画像信号の中心レベルからずらさなくて
も、フリッカなどといった表示の乱れが発生しない。そ
れ故、本例のアクティブマトリス基板２を用いた液晶表
示装置では、対向電極を接地電位とすることができるな
ど、回路構成を簡略化できる。

【００３９】さらに、画素領域５２では、第１の液晶セ
ル３２Ｎに対しては、第１の画素電極６２Ｎと、隣接す
る画素領域５１の第２のゲート線４１Ｐとの間に第１の
保持容量９２Ｎが構成され、図３（ｂ）に示すように、
画素領域５２における第１のゲート信号Ｇ２ＮがＮ型Ｔ
ＦＴ１０Ｎをオン状態とするレベル（ハイレベル）にあ
るとき（正方向のパルスが印加されるとき）、画素領域
５１に対して第２のゲート線４１Ｐから供給される第２
のゲート信号Ｇ１Ｐは、オフレベル（ローレベル）にあ
る。同様に、画素領域５２では、第２の液晶セル３２Ｐ
に対しては、第２の画素電極６２Ｐと、隣接する画素領
域５３の第１のゲート線４３Ｎとの間に第２の保持容量
９２Ｐが構成され、画素領域５２における第２のゲート
信号Ｇ２ＰがＰ型ＴＦＴ１０Ｐをオン状態とするレベル
（ローレベル）にあるとき（負方向のパルスが印加され
るとき）、画素領域５３に対して第１のゲート線４３Ｎ
から供給される第１のゲート信号Ｇ３Ｎは、オフレベル
（ハイレベル）にある。それ故、第１の液晶セル３２Ｎ
および第２の液晶セル３２Ｐに画像情報を書き込むタイ
ミングに合わせて、第１の保持容量９２Ｎおよび第２の
保持容量９２Ｐに電荷が蓄積されるので、第１の液晶セ
ル３２Ｎおよび第２の液晶セル３２Ｐのいずれにおいて
も保持特性が高い。それ故、品質の高い表示を行うこと
ができる。

【００４０】しかも、画素領域５２では、あくまで隣接
する画素領域５１、５３のゲート線（第２のゲート線４
１Ｐ、第１のゲート線４３Ｎ）を利用して保持容量（第
１の保持容量９２Ｎ、第２の保持容量９２Ｐ）を構成し
ているので、画素領域５２における開口率を損なうこと
がない。

【００４１】さらに、本例では、１つの画素領域５２に
相補構成のＴＦＴ（Ｎ型ＴＦＴ１０Ｎ、およびＰ型ＴＦ
Ｔ１０Ｐ）を形成するといっても、データドライバ部７
および走査ドライバ部８において、ＣＭＯＳ回路を構成
するＮ型ＴＦＴおよびＰ型ＴＦＴをそれぞれを形成する
工程をそのまま利用して、画素領域５２に相補構成のＴ
ＦＴを形成すればよいので、製造工程数が増えない。

【００４２】［実施例１の変形例］実施例１では、第１
の保持容量９２Ｎおよび第２の保持容量９２Ｐを構成す
るにあたって、第１の画素電極６２Ｎおよび第２の画素
電極６２Ｐを隣接する画素領域５１、５３にまで延設
し、層間絶縁膜を誘電体としてゲート線と重畳する構造
としたが、図３に示すような構造であってもよい。すな
わち、画素領域５２では、それぞれ隣接する画素領域５
１、５３の端部において、第２のゲート線４２Ｐおよび
第１のゲート線４１Ｐに対してゲート絶縁膜を介して重
なるように、Ｎ型ＴＦＴ１０Ｎ、およびＰ型ＴＦＴ１０
Ｐのソース・ドレイン領域と同じ工程の中で、高濃度領
域ＳＵＢ２Ｎ、ＳＵＢ２Ｐを形成し、かつ、これらの高
濃度領域ＳＵＢ２Ｎ、ＳＵＢ２Ｐが第１の画素電極６２
Ｎおよび第２の画素電極６２Ｐとそれぞれ層間絶縁膜お
よびゲート絶縁膜のコンクタクトホールを介して電気的
に接続するように構成してもよい。このように構成した
場合には、第２のゲート線４２Ｐおよび第１のゲート線
４１Ｐと、高濃度領域ＳＵＢ２Ｎ、ＳＵＢ２Ｐとがそれ
ぞれゲート絶縁膜を誘電体として重なる構造になるの
で、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐ
と、第２のゲート線４２Ｐおよび第１のゲート線４１Ｐ
との間に第１の保持容量９２Ｎおよび第２の保持容量９
２Ｐをそれぞれ構成することができる。

【００４３】［実施例２］図５は、本例の液晶表示装置
のアクティブマトリクス基板の構成を模式的に示す説明
図である。なお、本例のアクティブマトリクス基板の基
本的な構成は、実施例１と同様であるため、対応する部
分には同じ符合を付してそれらの説明を省略する。

【００４４】図５において、本例のアクティブマトリク
ス基板２でも、データ線と２本のゲート線との２つの交
点に対して１つの画素領域５（画素）が対応しており、
いずれの画素領域５も、同じ構成になっているので、そ
のうちの画素領域５２について説明する。

【００４５】画素領域５２に対しては、ゲート線４が第
１のゲート線４２Ｎおよび第２のゲート線４２Ｐからな
る２本のゲート線から構成され、これらの各ゲート線毎
に、走査ドライバ部８は、第１のゲート信号Ｇ２Ｎおよ
び第２のゲート信号Ｇ２Ｐをそれぞれ出力するようにな
っている。ここで、第１のゲート信号Ｇ２Ｎと、第２の
ゲート信号Ｇ２Ｐとは、位相が同相で逆極性の関係にあ
る。

【００４６】また、画素領域５２では、第１のゲート線
４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲ
ート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相
補構成のＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構
成され、各ＴＦＴ毎にそのドレイン領域に第１の画素電
極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続し
ている。このため、１つの画素領域５２では、第１の画
素電極６２Ｎと対向基板（図示せず。）との間に第１の
液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと対
向基板（図示せず。）との間に第２の液晶セル３２Ｐが
構成されている状態にある。但し、Ｎ型ＴＦＴ１０Ｎお
よびＰ型ＴＦＴ１０Ｐのソース領域は、いずれも、同じ
データ線３に接続している。

【００４７】さらに、画素領域５２には、第１のゲート
線４２Ｎおよび第２のゲート線４２Ｐに平行な第１の保
持容量線４２ＣＮ、および第２の保持容量線４２ＣＰか
らなる２本の保持容量線が構成されている。ここで、第
１の保持容量線４２ＣＮおよび第２の保持容量線４２Ｃ
Ｐは、いずれもゲート線と同時に形成された層であり、
第１の保持容量線４２ＣＮに対しては、反転回路８３Ｐ
が構成され、第２の保持容量線４２ＣＰには、非反転回
路８３Ｎが構成されている。従って、第１の保持容量線
４２ＣＮ、および第２の保持容量線４２ＣＰから供給さ
れる信号Ｃ２Ｎ、Ｃ２Ｐは、位相が同相で、かつ、極性
が逆である。

【００４８】また、第１の保持容量線４２ＣＮおよび第
２の保持容量線４２ＣＰと、第１の画素電極６２Ｎおよ
び第１の画素電極６２Ｎとの間には、第１の保持容量９
２Ｎ、および第２の保持容量９２Ｐがそれぞれ構成され
ている。すなわち、図６（ａ）に画素領域５２を拡大し
て示すように、第１の画素電極６２Ｎは、その端部６２
０Ｎが、層間絶縁膜（図示せず。）を介して第１の保持
容量線４２ＣＮに重なることによって、第１の保持容量
９２Ｎが構成され、第２の画素電極６２Ｐは、その端部
６２０Ｐが、層間絶縁膜（図示せず。）を介して第２の
保持容量線４２ＣＰと重なることによって、第２の保持
容量９２Ｐが構成されている。

【００４９】このように構成したアクティブマトリクス
基板２において、たとえば、画素領域５２では、図６
（ｂ）に示すように、反転信号の関係にある第１のゲー
ト信号Ｇ２Ｎおよび第２のゲート信号Ｇ２ＰによってＮ
型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じ
タイミングでオン・オフし、第１の液晶セル３２Ｎおよ
び第２の液晶セル３２Ｐに画像情報がそれぞれ書き込ま
れる。また、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐ
のいずれかに動作異常があっても、画素領域５２では、
正常に動作した方のＴＦＴを介して、液晶セル（液晶セ
ル３２Ｎまたは第２の液晶セル３２Ｐ）に画像情報が書
き込まれるので、完全な点欠陥やライン欠陥が発生しな
いなど、実施例１と同様な効果を奏する。

【００５０】さらに、画素領域５２では、第１の液晶セ
ル３２Ｎに対しては、第１の画素電極６２Ｎと、第１の
保持容量線４２ＣＮとの間に第１の保持容量９２Ｎが構
成され、第２の液晶セル３２Ｐに対しては、第２の画素
電極６２Ｐと、第２の保持容量線４２ＣＰとの間に第２
の保持容量９２Ｐが構成されている。しかも、図６
（ｂ）に示すように、第１のゲート信号Ｇ２Ｎと、第１
の保持容量線４２ＣＮから出力される信号Ｃ２Ｎとは、
位相が同相で逆極性である。また、第２のゲート信号Ｇ
２Ｐと、第２の保持容量線４２ＣＰから出力される信号
Ｃ２Ｐとは、位相が同相で逆極性である。従って、画素
領域５２における第１のゲート信号Ｇ２ＮがＮ型ＴＦＴ
１０Ｎをオン状態とするレベル（ハイレベル）にあると
き（正方向のパルスが印加されるとき）、画素領域５２
に対して、第１の保持容量線４２ＣＮからは、信号Ｃ２
Ｎとして負方向のパルス（ローレベルの信号）が出力さ
れ、画素領域５２における第２のゲート信号Ｇ２ＰがＰ
型ＴＦＴ１０Ｐをオン状態とするレベル（ローレベル）
にあるとき（負方向のパルスが印加されるとき）、画素
領域５２に対して、第２の保持容量線４２ＣＰからは、
信号Ｃ２Ｐとして正方向のパルス（ハイレベルの信号）
が出力される。それ故、第１の液晶セル３２Ｎおよび第
２の液晶セル３２Ｐに画像情報を書き込むタイミングに
合わせて、第１の保持容量９２Ｎ、および第２の保持容
量９２Ｐに電荷が蓄積されるので、第１の液晶セル３２
Ｎおよび第２の液晶セル３２Ｐのいずれにおいても、保
持特性が高い。それ故、品質の高い表示を行うことがで
きる。

【００５１】ここで、第１のゲート信号Ｇ２Ｎの振幅を
Ｖ１（Ｖ）とし、信号Ｃ２Ｎの振幅をＶ２（Ｖ）とした
場合に、以下の式を満たすように、Ｖ１、Ｖ２のレベル
を設定すると、個々の液晶セル３２Ｎにおいて、フィー
ドスルーを最小とすることができ、たとえ、存在したと
しても、第１の液晶セル３２Ｎと第２の液晶セル３２Ｐ
との間で相殺できる。

【００５２】Ｃ１＜＜Ｃ２＜Ｃ３Ｖ１・（Ｃ１＋Ｃ２）＝Ｖ２・Ｃ３Ｖ１＝Ｖ２但し、Ｃ１は、Ｎ型ＴＦＴ１０Ｎのゲート・ソース間容
量、Ｃ２は、Ｎ型ＴＦＴ１０Ｎのゲート・ドレイン間容
量、Ｃ３は、第１の保持容量９２Ｎの容量値であり、上
式の関係は、Ｐ型ＴＦＴ１０Ｐについても同様に成り立
つように設定する。

【００５３】なお、本例でも、実施例１に対して変形例
を示したように、ＴＦＴのソース・ドレイン領域と同時
形成した高濃度領域と、第１の画素電極６２Ｎおよび第
２の画素電極６２Ｐとがそれぞれコンクタクトホールを
介して電気的に接続し、かつ、これらの高濃度領域と保
持容量線とがゲート絶縁膜を誘電体膜として重畳する構
造であってもよい。

【００５４】［実施例３］図７は、本例の液晶表示装置
のアクティブマトリクス基板の構成を模式的に示す説明
図である。なお、本例のアクティブマトリクス基板の基
本的な構成は、実施例１と同様であるため、対応する部
分には同じ符合を付してそれらの説明を省略する。

【００５５】図７において、本例のアクティブマトリク
ス基板２でも、画素領域５２に対しては、ゲート線４が
第１のゲート線４２Ｎおよび第２のゲート線４２Ｐから
なる２本のゲート線から構成され、これらの各ゲート線
毎に、走査ドライバ部８は、第１のゲート信号Ｇ２Ｎお
よび第２のゲート信号Ｇ２Ｐをそれぞれ出力するように
なっている。ここで、第１のゲート信号Ｇ２Ｎと、第２
のゲート信号Ｇ２Ｐとは、位相が同相で逆極性の信号と
なるように、走査ドライバ部８には、共通のクロック信
号に対し、非反転回路８３Ｎと反転回路８３Ｐとが構成
されている。

【００５６】また、画素領域５２では、第１のゲート線
４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲ
ート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相
補構成のＮ型ＴＦＴ１０Ｎ、およびＰ型ＴＦＴ１０Ｐが
構成され、各ＴＦＴ毎にそのドレイン領域に第１の画素
電極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続
している。このため、１つの画素領域５２では、第１の
画素電極６２Ｎと対向基板（図示せず。）との間に第１
の液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと
対向基板（図示せず。）との間に第２の液晶セル３２Ｐ
が構成されている状態にある。但し、Ｎ型ＴＦＴ１０Ｎ
およびＰ型ＴＦＴ１０Ｐのソース領域は、いずれも、同
じデータ線３に接続している。

【００５７】図８（ａ）に画素領域５２を拡大して示す
ように、画素領域５２に対応するデータ線３は、第１の
ゲート線４２Ｎおよび第２のゲート線４２Ｐの延設方向
において、画素領域５２を、第１の画素電極６２Ｎが位
置する第１の画素領域５２Ｎと、第２の画素電極６２Ｐ
が位置する第２の画素領域５２Ｐとに２分割するよう
に、コの字形状に屈曲しながら延びており、かかるデー
タ線３に対して、Ｎ型ＴＦＴ１０Ｎと、Ｐ型ＴＦＴ１０
Ｐとが両側から接続している状態にある。

【００５８】また、第１の画素電極６２Ｎの端部６２０
Ｎは、同じ画素領域５２に対応する第２のゲート線４２
Ｐと重なることによって、第１の保持容量９２Ｎを構成
し、第２の画素電極６２Ｐの端部６２０Ｐは、同じ画素
領域５２に対応する第１のゲート線４３Ｎと重なること
によって、第２の保持容量９２Ｐを構成している。

【００５９】このように構成したアクティブマトリクス
基板２において、画素領域５２では、図８（ｂ）に示す
ように、反転信号の関係にある第１のゲート信号Ｇ２Ｎ
および第２のゲート信号Ｇ２ＰによってＮ型ＴＦＴ１０
ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じタイミングで
オン・オフする。従って、第１の液晶セル３２Ｎおよび
第２の液晶セル３２Ｐには、同じ画像情報がそれぞれ書
き込まれる。ここで、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦ
Ｔ１０Ｐのいずれかに動作異常があっても、正常に動作
した方のＴＦＴを介して、液晶セル（液晶セル３２Ｎま
たは第２の液晶セル３２Ｐ）に画像情報が書き込まれる
ことになる。従って、表示には、完全な点欠陥やライン
欠陥など、致命的な欠陥が発生しないなど、実施例１と
同様な効果を奏する。

【００６０】また、画素領域５２では、第１の液晶セル
３２Ｎに対しては、第１の画素電極６２Ｎと、第１の保
持容量線４２ＣＮとの間に第１の保持容量９２Ｎが構成
され、第２の液晶セル３２Ｐに対しては、第２の画素電
極６２Ｐと、第２の保持容量線４２ＣＰとの間に第２の
保持容量９２Ｐが構成されている。しかも、図８（ｂ）
に示すように、画素領域５２における第１のゲート信号
Ｇ２ＮがＮ型ＴＦＴ１０Ｎをオン状態とするレベル（ハ
イレベル）にあるとき、第２のゲート信号Ｇ２Ｐは、ロ
ーレベルにある。逆にいえば、第２のゲート信号Ｇ２Ｐ
がＰ型ＴＦＴ１０Ｐをオン状態とするレベル（ローレベ
ル）にあるとき、第１のゲート信号Ｇ２Ｎは、ハイレベ
ルにある。それ故、第１の液晶セル３２Ｎおよび第２の
液晶セル３２Ｐに画像情報を書き込むタイミングに合わ
せて、第１の保持容量９２Ｎ、および第２の保持容量９
２Ｐに電荷が蓄積されるので、第１の液晶セル３２Ｎお
よび第２の液晶セル３２Ｐのいずれにおいても、保持特
性が高い。それ故、品質の高い表示を行うことができ
る。

【００６１】ここで、図８（ｂ）に示す波形の第１のゲ
ート信号Ｇ２Ｎ、および第２のゲート信号Ｇ２Ｐに代え
て、図８（ｃ）に示す波形の第１のゲート信号Ｇ２Ｎ、
および第２のゲート信号Ｇ２Ｐを用いてもよい。この場
合には、第１のゲート信号Ｇ２Ｎ、および第２のゲート
信号Ｇ２ＰがＴＦＴをオン状態とするときの振幅をＶ３
（Ｖ）とし、それに先行して反転するパルスの振幅をＶ
４（Ｖ）とした場合に、以下の式を満たすように、Ｖ
３、Ｖ４のレベルを設定すると、個々の液晶セル３２
Ｎ、３２Ｐにおいて、フィードスルーを最小とすること
ができ、たとえ、存在したとしても、第１の液晶セル３
２Ｎと第２の液晶セル３２Ｐとの間で相殺できる。

【００６２】Ｃ１＜＜Ｃ２＜Ｃ３Ｖ３・（Ｃ１＋Ｃ２）＝Ｖ４・Ｃ３但し、Ｃ１は、ＴＦＴのゲート・ソース間容量、Ｃ２
は、ＴＦＴのゲート・ドレイン間容量、Ｃ３は、保持容
量の容量値である。

【００６３】なお、本例でも、実施例１に対して変形例
を示したように、ＴＦＴのソース・ドレイン領域と同時
形成した高濃度領域と、第１の画素電極６２Ｎおよび第
２の画素電極６２Ｐとがそれぞれコンクタクトホールを
介して電気的に接続し、かつ、これらの高濃度領域と保
持容量線とがゲート絶縁膜を誘電体膜として重畳する構
造であってもよい。

【００６４】［実施例４］図９は、本例の液晶表示装置
のアクティブマトリクス基板の構成を模式的に示す説明
図である。なお、本例のアクティブマトリクス基板の基
本的な構成は、実施例３と同様であるため、同じく、図
７と同様な等価回路で表される。すなわち、画素領域５
２に対しては、ゲート線４が第１のゲート線４２Ｎおよ
び第２のゲート線４２Ｐからなる２本のゲート線から構
成され、これらの各ゲート線毎に、走査ドライバ部８
は、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ
２Ｐをそれぞれ出力するようになっている。ここで、第
１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ２Ｐと
は、位相が同相で逆極性の関係となるように、走査ドラ
イバ部８には、共通のクロック信号に対し、非反転回路
８３Ｎと反転回路８３Ｐとが構成されている。

【００６５】また、画素領域５２では、第１のゲート線
４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲ
ート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動されるＮ
型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構成され、各
ＴＦＴ毎にそのドレイン領域に第１の画素電極６２Ｎお
よび第２の画素電極６２Ｐがそれぞれ接続している。こ
のため、１つの画素領域５２では、第１の画素電極６２
Ｎと対向基板（図示せず。）との間に第１の液晶セル３
２Ｎが構成され、第２の画素電極６２Ｐと対向基板（図
示せず。）との間に第２の液晶セル３２Ｐが構成されて
いる状態にある。

【００６６】図９に画素領域５２を拡大して示すよう
に、画素領域５２に対応するデータ線３は、第１のゲー
ト線４２Ｎおよび第２のゲート線４２Ｐの延設方向にお
いて、画素領域５２を、第１の画素電極６２Ｎが位置す
る第１の画素領域５２Ｎと、第２の画素電極６２Ｐが位
置する第２の画素領域５２Ｐとに２分割するように真っ
直ぐに延びている。

【００６７】第１の画素電極６２Ｎの端部６２０Ｎは、
同じ画素領域５２に対応する第２のゲート線４２Ｐと重
なることによって、第１の保持容量９２Ｎを構成し、第
２の画素電極６２Ｐの端部６２０Ｐは、同じ画素領域５
２に対応する第１のゲート線４３Ｎと重なることによっ
て、第２の保持容量９２Ｐを構成している。

【００６８】ここで、第１の画素電極６２Ｎおよび第２
の画素電極６２Ｐと、第２のゲート線４２Ｐおよび第１
のゲート線４２Ｎとの重なり幅は、それぞれΔＮＰ、Δ
ＰＮである。また、第１の画素電極６２Ｎは、その他方
の端部６２１Ｎが、同じ画素領域５２に対応する第１の
ゲート線４２Ｎとも重なり、第２の画素電極６２Ｐは、
その他方の端部６２１Ｐが、同じ画素領域５２に対応す
る第２のゲート線４３Ｐとも重なっているが、それらの
重なり幅は、それぞれΔＮＮ、ΔＰＰであり、前述のΔ
ＮＰ、ΔＰＮに比較して著しく小さい。従って、第１の
保持容量９２Ｎおよび第２の液晶セル３２Ｐは、第１の
液晶セル３２Ｎおよび第２の液晶セル３２Ｐに対する保
持容量として十分に機能する。

【００６９】また、Ｐ型ＴＦＴ１０Ｐも同様であるが、
Ｎ型ＴＦＴ１０Ｎにおけるソース・ドレイン間容量をＣ
５、第１の画素電極６２Ｎの他方の端部６２１Ｎと、同
じ画素領域５２に対応する第１のゲート線４２Ｎと重な
りに起因する容量をＣ６、第１の保持容量９２Ｎの容量
値をＣ７としたときに、Ｃ５、Ｃ６、Ｃ７が以下の式Ｃ５＜Ｃ６＜Ｃ７（Ｃ５＋Ｃ６）＝Ｃ７を満たす範囲にあれば、Ｎ型ＴＦＴ１０Ｎにおける寄生
容量がばらついた場合でも、フィードスルーを最小限と
することができ、たとえ存在しても、第１の液晶セル３
２Ｎと第２の液晶セル３２Ｐとの間で相殺することがで
きる。

【００７０】本例では、データ線３の延びる方向に沿っ
て、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのチャネ
ル長方向が設定され、かつ、データ線３の形成領域内
に、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが形成さ
れている。

【００７１】また、本例では、各ＴＦＴの形成領域がデ
ータ線３で覆われていることから、データ線３をブラッ
クマトリックスとして利用できるよう、図１０（ａ）、
（ｂ）に示す構造になっている。

【００７２】すなわち、図１０（ａ）、（ｂ）におい
て、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれ
においても、基板２０上では、データ線３に対して電気
的接続するソース領域１１、画素電極１９に対して電気
的接続するドレイン領域１２、ドレイン領域１２とソー
ス領域１１との間にチャネルを形成するためのチャネル
領域１３、およびチャネル領域１３に対してゲート絶縁
膜１４を介して対峙するゲート電極１５から構成され、
このゲート電極１５は、ゲート線の一部として構成され
ている点では、従来のＴＦＴと同じ構造である。

【００７３】但し、本例では、ゲート電極１５の上層に
は、第１の層間絶縁膜１６が形成され、この第１の層間
絶縁膜１６の上層に形成されたデータ線３は、第１の層
間絶縁膜１６およびゲート絶縁膜１４に形成されたコン
タクトホール１７を介してソース領域１１に電気的接続
している。

【００７４】また、データ線３の上層には、第２の層間
絶縁膜１８が形成され、この第２の層間絶縁膜１８の上
層に形成された第１の画素電極６２Ｎおよび第２の画素
電極６２Ｐは、第２の層間絶縁膜１８、第１の層間絶縁
膜１６、およびゲート絶縁膜１４に形成された第２のコ
ンタクトホール１９を介してドレイン領域１２に電気的
接続している。

【００７５】ここで、第２のコンタクトホール１９は、
第１の層間絶縁膜１６およびゲート絶縁膜１４に対して
形成された下段側コンタクトホール１９１と、この下段
側コンタクトホール１９１に対応する位置において第２
の層間絶縁膜１８に形成された上段側コンタクトホール
１９２とから構成されている。

【００７６】また、本例では、第２のコンタクトホール
１９の底部には、データ線３を構成している金属と同時
形成された金属層３０が、データ線３から絶縁分離され
た状態に残され、この金属層３０を介して、第１の画素
電極６２Ｎおよび第２の画素電極６２Ｐは、ドレイン領
域１２に電気的接続している。

【００７７】このように構成したアクティブマトリクス
基板２では、第１の画素電極６２Ｎおよび第２の画素電
極６２Ｐは、第２のコンタクトホール１９の内部に残る
金属層３０を介してドレイン領域１２に電気的接続して
いるため、シリコン膜（ドレイン領域１２）とＩＴＯ膜
とを直接電気的接続した場合に生じる接続抵抗が大きい
という問題を解消できる。

【００７８】また、本例のアクティブマトリクス基板２
では、第１の画素電極６２Ｎおよび第２の画素電極６２
Ｐが上層にあるので、液晶の配向を効果的に制御でき
る。しかも、データ線３は、第２の層間絶縁膜１８によ
って覆われているため、データ線３に印加されている電
位が液晶の配向に影響を及ぼさないので、表示品質が高
い。

【００７９】さらに、データ線３の形成領域をそのまま
ＴＦＴの形成領域としているので、従来の構造において
ＴＦＴが占めていた領域分だけ、開口部分を拡張するこ
とができ、この点からも、表示品質が向上する。さらに
また、データ線３は、ＴＦＴの形成領域全体を覆ってい
るので、チャネル領域１３、ソース領域１１とチャネル
領域１３との境界部分、およびドレイン領域１２とチャ
ネル領域１３との境界部分からの光の漏れがないので、
表示品質が高い。

【００８０】このような構成の本例のアクティブマトリ
クス基板２は、たとえば以下の製造方法により製造でき
る。まず、第１の層間絶縁膜１６を形成するまでは、通
常の製造工程を行い、第１の層間絶縁膜１６を形成した
後は、まず、第１の層間絶縁膜１６およびゲート絶縁膜
１４に対して、下段側コンタクトホール１９１および第
１のコンタクトホール１７を形成し、しかる後に、第１
の層間絶縁膜１６の表面側に、データ線３を構成するた
めのアルミニウム層を形成する。

【００８１】次に、アルミニウム層をパターニングする
際には、データ線３から絶縁分離した状態に金属層３０
を残す。

【００８２】次に、第２の層間絶縁膜１８を形成した
後、この第２の層間絶縁膜１８に対して、下段側コンタ
クトホール１９１に対応する位置に上段側コンタクトホ
ール１９２を形成する。

【００８３】しかる後、第２の層間絶縁膜１８の表面に
ＩＴＯ層を形成した後、それをパタンニングし、第１の
画素電極６２Ｎおよび第２の画素電極６２Ｐを形成す
る。

【００８４】［実施例４の変形例］なお、実施例４につ
いては、図１０（ａ）、（ｂ）に示す構造のＴＦＴに代
えて、図１１（ａ）、（ｂ）に示す構造のＴＦＴを用い
ることができる。すなわち、本例では、Ｎ型ＴＦＴ１０
ＮおよびＰ型ＴＦＴ１０Ｐのいずれにおいても、基板２
０上では、データ線３に対して電気的接続するソース領
域１１、画素電極１９に対して電気的接続するドレイン
領域１２、ドレイン領域１２とソース領域１１との間に
チャネルを形成するためのチャネル領域１３、およびチ
ャネル領域１３に対してゲート絶縁膜１４を介して対峙
するゲート電極１５から構成され、このゲート電極１５
は、ゲート線４の一部として構成されている点では、従
来のＴＦＴと同じ構造である。

【００８５】但し、本例では、ゲート電極１５の上層に
は、第１の層間絶縁膜１６が形成され、この第１の層間
絶縁膜１６の上層に形成されたデータ線３は、第１の層
間絶縁膜１６およびゲート絶縁膜１４に形成されたコン
タクトホール１７を介してソース領域１１に電気的接続
している。また、データ線３の上層には、第２の層間絶
縁膜１８が形成され、この第２の層間絶縁膜１８の上層
に形成された第１の画素電極６２Ｎおよび第２の画素電
極６２Ｐは、第２の層間絶縁膜１８、第１の層間絶縁膜
１６、およびゲート絶縁膜１４に形成された第２のコン
タクトホール１９を介してドレイン領域１２に電気的接
続している。

【００８６】ここで、第２のコンタクトホール１９は、
第１の層間絶縁膜１６およびゲート絶縁膜１４に対して
形成された下段側コンタクトホール１９１と、この下段
側コンタクトホール１９１に対応する位置において第２
の層間絶縁膜１８に形成された上段側コンタクトホール
１９２とから構成されている。また、第２のコンタクト
ホール１９に対応する領域は、データ線３が存在しない
窓開け領域１３０になっている。

【００８７】このように構成したアクティブマトリクス
基板２でも、第１および第２の画素電極６２Ｎ、６２Ｐ
が上層にあるので、液晶の配向を効果的に制御できる。
また、データ線３は、第２の層間絶縁膜１８によって覆
われているため、データ線３に印加されている電位が液
晶の配向に影響を及ぼさない。さらに、データ線３の形
成領域をそのままＴＦＴの形成領域としているので、従
来の構造においてＴＦＴが占めていた領域分だけ、開口
部分を拡張することができ、この点からも、表示品質が
向上する。さらにまた、データ線３は、ＴＦＴの形成領
域の略全体を覆っているので、チャネル領域１３、ソー
ス領域１１とチャネル領域１３との境界部分、およびド
レイン領域１２とチャネル領域１３との境界部分からの
光の漏れがないので、表示品質が高い。

【００８８】このような構成の本例のアクティブマトリ
クス基板２は、たとえば以下の製造方法により製造でき
る。まず、第１の層間絶縁膜１６を形成するまでは、通
常の製造工程を行い、第１の層間絶縁膜１６を形成した
後は、まず、第１の層間絶縁膜１６およびゲート絶縁膜
１４に対して、下段側コンタクトホール１９１および第
１のコンタクトホール１７を形成し、しかる後に、第１
の層間絶縁膜１６の表面側に、データ線３を構成するた
めのアルミニウム層を形成する。

【００８９】次に、アルミニウム層をパタンニングして
データ線３を残す。この際には、下段側コンタクトホー
ル１９１および上段側コンタクトホール１９２に対応す
る領域に、データ線３に対して窓開け領域１３０を形成
する。

【００９０】次に、第２の層間絶縁膜１８を形成した
後、この第２の層間絶縁膜１８に対して、下段側コンタ
クトホール１９１に対応する位置に上段側コンタクトホ
ール１９２を形成する。

【００９１】しかる後、第２の層間絶縁膜１８の表面に
ＩＴＯ層を形成した後、それをパタンニングし、第１の
画素電極６２Ｎおよび第２の画素電極６２Ｐを形成す
る。

【００９２】［その他の実施例］なお、実施例１ないし
４において、各画素に２つの画素電極があることを利用
して、各画素電極の間においてラビング方向を変えるこ
とにより、高視野角度を備える液晶表示装置を実現して
もよい。

【００９３】

【発明の効果】以上説明したように、本発明に係る液晶
表示装置のアクティブマトリクス基板では、基板上に形
成されたデータ線と第１のゲート線との交点、および前
記データ線と第２のゲート線との交点からなる２つの交
点に１つの画素が対応するように構成され、該画素のそ
れぞれについて、第１のゲート線および第２のゲート線
によって駆動されるＴＦＴ、および該ＴＦＴに接続する
画素電極を設けてあるため、２つのＴＦＴが同じタイミ
ングでオンし、各液晶セルには、同じ画像情報がそれぞ
れ書き込まれる。従って、いずれかのＴＦＴに動作異常
があっても、正常に動作した方のＴＦＴを介して、液晶
セルに画像情報が書き込まれることになる。それ故、本
発明によれば、致命的な表示欠陥が発生しない。また、
２つの液晶セルにプッシュダウンおよびプッシュアップ
が発生しても、互いに相殺し合うので、対向電極の電位
を画像信号の中心レベルからずらさなくても、フリッカ
などといった表示の乱れが発生しない。さらに、１つの
画素領域に相補構成のＴＦＴを形成するといっても、同
一基板上のドライバ部において、ＣＭＯＳ回路を構成す
る工程をそのまま利用して画素領域のＴＦＴを形成すれ
ば、製造工程数が増えない。

【図面の簡単な説明】

【図１】本発明の実施例１に係る液晶表示装置のアクテ
ィブマトリクス基板の等価回路を示す説明図である。

【図２】図１に示すアクティブマトリクス基板上に構成
した走査ドライバ回路の説明図である。

【図３】（ａ）は、図１に示すアクティブマトリクス基
板上に構成した画素の１つを拡大して示す説明図、
（ｂ）は、この画素を駆動するためのゲート信号の波形
図である。

【図４】本発明の実施例１の変形例に係る液晶表示装置
のアクティブマトリクス基板上に構成した画素を拡大し
て示す説明図である。

【図５】本発明の実施例２に係る液晶表示装置のアクテ
ィブマトリクス基板の等価回路を示す説明図である。

【図６】（ａ）は、図５に示すアクティブマトリクス基
板上に構成した画素を拡大して示す説明図、（ｂ）は、
この画素を駆動するためのゲート信号などの波形図であ
る。

【図７】本発明の実施例３に係る液晶表示装置のアクテ
ィブマトリクス基板の等価回路を示す説明図である。

【図８】（ａ）は、図７に示すアクティブマトリクス基
板上に構成した画素を拡大して示す説明図、（ｂ）は、
この画素を駆動するためのゲート信号の波形図、（ｃ）
は、別のゲート信号の波形図である。

【図９】本発明の実施例４に係る液晶表示装置のアクテ
ィブマトリクス基板に構成した画素の１つを拡大して示
す説明図である。

【図１０】（ａ）は、図９に示すアクティブマトリクス
基板の画素に構成したＴＦＴの平面図、（ｂ）は、その
断面図である。

【図１１】（ａ）は、実施例４の変形例に係るアクティ
ブマトリクス基板の画素に構成したＴＦＴの平面図、
（ｂ）は、その断面図である。

【図１２】従来のアクティブマトリクス基板の等価回路
を示す説明図である。

【図１３】従来のアクティブマトリクス基板の画素に構
成したＴＦＴの断面図である。

【図１４】従来のアクティブマトリクス基板の画素領域
を示す平面図である。

【図１５】従来のアクティブマトリクス基板における駆
動方法を示す説明図である。

【符号の説明】

１・・・液晶表示装置２・・・アクティブマトリクス基板３・・・データ線４・・・ゲート線５、５１、５２、５３・・・画素領域１０Ｎ・・・Ｎ型ＴＦＴ１０Ｐ・・・Ｐ型ＴＦＴ１１・・・ソース領域１２・・・ドレイン領域１３・・・チャネル形成領域１４・・・ゲート絶縁膜１５・・・ゲート電極１６・・・第１の層間絶縁膜１７・・・第１のコンタクトホール１８・・・第２の層間絶縁膜１９・・・第２のコンタクトホール３０・・・コンタクトホール内の金属層３２Ｎ・・・第１の液晶セル３２Ｐ・・・第２の液晶セル４２Ｎ・・・第１のデータ線４２Ｐ・・・第１のデータ線６２Ｎ・・・第１の液晶セル６２Ｐ・・・第２の液晶セル８３Ｎ・・・非反転回路８３Ｐ・・・反転回路９２Ｎ・・・第１の保持容量９２Ｐ・・・第２の保持容量１３０・・・データ線の窓開け領域１９１・・・下段側コンタクトホール１９２・・・上段側コンタクトホール

Claims

【特許請求の範囲】

【請求項１】基板上に形成されたデータ線と第１のゲ
ート線との交点、および前記データ線と第２のゲート線
との交点からなる２つの交点に１つの画素が対応するよ
うに構成され、該画素のそれぞれについて、前記第１のゲート線から印加される第１のゲート信号に
よって駆動され、前記データ線にソース領域が電気的接
続するＮ型薄膜トランジスタと、該Ｎ型薄膜トランジス
タのドレイン領域に電気的接続する第１の画素電極と、
前記Ｎ型薄膜トランジスタと同一のデータ線にソース領
域が電気的接続し、前記第２のゲート線から印加される
第２のゲート信号によって前記Ｎ型薄膜トランジスタに
対して相補的に駆動されるＰ型薄膜トランジスタと、該
Ｐ型薄膜トランジスタのドレイン領域に電気的接続する
第２の画素電極とを有することを特徴とするアクティブ
マトリクス基板。
【請求項２】請求項１において、前記第１の画素電極
は、隣接する画素に対応する前記第２のゲート線との間
に第１の保持容量を備え、前記第２の画素電極は、隣接
する画素に対応する前記第１のゲート線との間に保持容
量を備えることを特徴とするアクティブマトリクス基
板。
【請求項３】請求項１において、前記画素のそれぞれ
について、前記第１の画素電極との間に第１の保持容量
を構成する第１の保持容量線と、前記第２の画素電極と
の間に第２の保持容量を構成する第２の保持容量線とを
有することを特徴とするアクティブマトリクス基板。
【請求項４】請求項３において、前記第１の保持容量
線は、該保持容量線に対応する画素の前記Ｎ型の薄膜ト
ランジスタを駆動する前記第１のゲート信号と位相が同
相で逆極性の信号を供給し、前記第２の保持容量線は、
該保持容量線に対応する画素の前記Ｐ型の薄膜トランジ
スタを駆動する前記第２のゲート信号と位相が同相で逆
極性の信号を供給するように構成されていることを特徴
とするアクティブマトリクス基板。
【請求項５】請求項１において、前記第１の画素電極
は、該画素電極が属する画素の前記Ｐ型の薄膜トランジ
スタを駆動するための前記第２のゲート線との間に第１
の保持容量を備え、前記第２の画素電極は、該画素電極
が属する画素の前記Ｎ型の薄膜トランジスタを駆動する
ための前記第１のゲート線との間に第２の保持容量を備
えることを特徴とするアクティブマトリクス基板。
【請求項６】請求項１ないし５のいずれかの項におい
て、前記データ線は、前記画素のそれぞれにおいて画素
領域を前記第１のゲート線および前記第２のゲート線の
延設方向において前記第１の画素電極が位置する第１の
画素領域と前記第１の画素電極が位置する第２の画素領
域とに２分割するように構成されていることを特徴とす
るアクティブマトリクス基板。
【請求項７】請求項６において、前記画素のそれぞれ
では、前記データ線の形成領域内に前記第１の薄膜トラ
ンジスタおよび前記第２の薄膜トランジスタの形成領域
が含まれていることを特徴とするアクティブマトリクス
基板。
【請求項８】請求項７において、前記第１の薄膜トラ
ンジスタおよび前記第２の薄膜トランジスタは、ソース
領域とドレイン領域とを接続するチャネル領域と、該チ
ャネル領域に対してゲート絶縁膜を介して対峙するゲー
ト電極と、該ゲート電極の上層に形成された第１の層間
絶縁膜と、該第１の層間絶縁膜の上層に形成された前記
データ線が前記第１の層間絶縁膜および前記ゲート絶縁
膜を介して前記ソース領域に電気的接続するための第１
のコンタクトホールと、前記データ線の上層に形成され
た第２の層間絶縁膜と、該第２の層間絶縁膜の上層に形
成された前記第１の画素電極および前記第２の画素電極
が前記第２の層間絶縁膜、第１の層間絶縁膜、および前
記ゲート絶縁膜を介して前記ドレイン領域に電気的接続
するための第２のコンタクトホールとを有することを特
徴とするアクティブマトリクス基板。
【請求項９】請求項８において、前記第２のコンタク
トホールは、前記第１の層間絶縁膜および前記ゲート絶
縁膜に対して形成された下段側コンタクトホールと、該
下段側コンタクトホールに対応する位置において前記第
２の層間絶縁膜に形成された上段側コンタクトホールと
から構成され、前記下段側コンタクトホールの内部に
は、前記データ線を構成する金属層が該データ線から絶
縁分離された状態に残され、該金属層を介して、前記第
１の画素電極および前記第２の画素電極は、前記ドレイ
ン領域に電気的接続していることを特徴とするアクティ
ブマトリクス基板。
【請求項１０】請求項８において、前記第２のコンタ
クトホールは、前記第１の層間絶縁膜および前記ゲート
絶縁膜に対して形成された下段側コンタクトホールと、
該下段側コンタクトホールに対応する位置において前記
第２の層間絶縁膜に形成された上段側コンタクトホール
とから構成され、前記上段側コンタクトホールに対応す
る領域は、前記データ線の窓開け領域になっていること
を特徴とするアクティブマトリクス基板。
【請求項１１】請求項１ないし１０のいずれかの項に
規定するアクティブマトリクス基板を用いたことを特徴
とする液晶表示装置。