CN101777319A - 像素结构 - Google Patents

Abstract

本发明提供一种像素结构。该像素结构包括第一、第二像素单元。源极驱动器的第一数据信号可通过第一源极线输出至第一像素单元，也可通过第一控制开关、第二源极线输出至第一像素单元。源极驱动器的第二数据信号可通过第二控制开关、第二源极线输出至第二像素单元，也可通过第三源极线输出至第二像素单元。由于第二源极线可被第一像素单元与第二像素单元所共用，因此上述像素结构不但可具有修复功能，也能有效地减少源极线的数量。

Description

像素结构

【技术领域】

本发明涉及一种液晶显示器的像素结构，且特别涉及一种具有修复功能的像素结构。

【背景技术】

一般而言，平面显示器中主要是由一显示面板以及多个驱动芯片(Driver IC)所构成，其中显示面板上具有像素阵列，而像素阵列中的像素是通过对应的扫描线以及对应的数据线所驱动。为了使得平面显示器的产品更为普及，业者皆如火如荼地进行降低成本作业，近年来一种数据驱动芯片减半(half source driver)的架构设计被提出，其主要是利用像素阵列上的布局来降低数据驱动芯片的使用量。

图1是已知的一种液晶显示器的示意图。请参照图1，像素阵列以像素单元P1～P4为例进行说明。在第一扫描期间，栅极驱动器101可通过栅极线GL1提供扫描信号至像素单元P1、P3，源极驱动器102可通过源极线SL1、SL2提供数据信号至像素单元P1、P3。在第二扫描期间，栅极驱动器101可通过栅极线GL2提供扫描信号至像素单元P2、P4，源极驱动器102可通过源极线SL1、SL2提供数据信号至像素单元P2、P4。由于像素单元P1、P2共用源极线SL1且像素单元P3、P4共用源极线SL2，因此可降低数据驱动芯片及源极线的数量。

值得一提的是，图1的液晶显示器并不具有修复功能。各像素单元中的像素晶体管若损坏会造成对应像素单元无法正常工作。另外，若有任一条源极线损坏，会连带造成两排的像素单元无法正常工作。

【发明内容】

本发明提供一种像素结构，具有像素晶体管与源极线的修补功能。

本发明提出一种像素结构，其包括第一像素单元与第二像素单元。第一像素单元包括第一像素电容、第一像素晶体管与第二像素晶体管。第一像素晶体管的第一端通过第一源极线耦接源极驱动器的第一输出端。第一像素晶体管的第二端耦接第一像素电容。第一像素晶体管的第三端(栅极)通过第一栅极线耦接栅极驱动器。第二像素晶体管的第一端依序通过第二源极线、第一控制开关耦接至源极驱动器的第一输出端。第二像素晶体管的第二端耦接第一像素电容。第二像素晶体管的第三端通过第一栅极线耦接栅极驱动器。第二像素单元包括第二像素电容、第三像素晶体管与第四像素晶体管。第三像素晶体管的第一端通过第三源极线耦接源极驱动器的第二输出端。第三像素晶体管的第二端耦接第二像素电容。第三像素晶体管的第三端通过第二栅极线耦接栅极驱动器。第四像素晶体管的第一端依序通过第二源极线、第二控制开关耦接至源极驱动器的第二输出端。第四像素晶体管的第二端耦接第二像素电容。第四像素晶体管的第三端通过第二栅极线耦接栅极驱动器。

在本发明的一实施例中，像素晶体管的第一端和第二端分别为漏极或源极之一，第三端为栅极。

在本发明的一实施例中，第一控制开关导通时，第二控制开关不导通；反之，第一控制开关不导通时，第二控制开关导通。

在本发明的一实施例中，像素结构进一步包括第三像素单元与第四像素单元。第三像素单元包括第三像素电容、第五像素晶体管与第六像素晶体管。第五像素晶体管的第一端通过第三源极线耦接源极驱动器的第二输出端。第五像素晶体管的第二端耦接第三像素电容。第五像素晶体管的第三端通过第一栅极线耦接栅极驱动器。第六像素晶体管的第一端依序通过第四源极线、第三控制开关耦接至源极驱动器的第二输出端。第六像素晶体管的第二端耦接第三像素电容。第六像素晶体管的第三端通过第一栅极线耦接栅极驱动器。第四像素单元包括第四像素电容、第七像素晶体管与第八像素晶体管。第七像素晶体管的第一端通过第五源极线耦接源极驱动器的第三输出端。第七像素晶体管的第二端耦接第四像素电容。第七像素晶体管的第三端通过第二栅极线耦接栅极驱动器。第八像素晶体管的第一端依序通过第四源极线、第四控制开关耦接至源极驱动器的第三输出端。第八像素晶体管的第二端耦接第四像素电容。第八像素晶体管的第三端通过第二栅极线耦接栅极驱动器。

在本发明的一实施例中，源极驱动器、第一控制开关与第二控制开关配置在像素结构的同一侧。第二像素晶体管的第一端依序通过第二源极线与第一控制开关直接连接源极驱动器的第一输出端。第四像素晶体管的第一端依序通过第二源极线与第二控制开关直接连接源极驱动器的第二输出端。

在本发明的一实施例中，源极驱动器配置在像素结构的一侧。第一控制开关与第二控制开关配置在像素结构的另一侧。第二像素晶体管的第一端依序通过第二源极线、第一控制开关与第一源极线连接源极驱动器的第一输出端。第四像素晶体管的第一端依序通过第二源极线、第二控制开关与第三源极线电连接源极驱动器的第二输出端。

在本发明的一实施例中，第一控制开关与第二控制开关为N通道晶体管。第一控制开关依据第一控制信号而导通。第二控制开关依据第二控制信号而导通。第一控制信号与第二控制信号互为反相。

在本发明的一实施例中，第一控制开关为N通道晶体管。第二控制开关为P通道晶体管。第一控制开关与第二控制开关依据同一控制信号而导通。当控制信号为高电压电平，第一控制开关导通且第二控制开关截止。当控制信号为低电压电平，第一控制开关截止且第二控制开关导通。

在本发明的一实施例中，第一像素晶体管的第二端通过第一孔与第一像素电容相连。第二像素晶体管的第二端通过第二孔与第一像素电容相连。在另一实施例中，上述第一孔与第二孔为同一孔。

综上所述，本发明的像素结构包括第一、第二像素单元。源极驱动器的第一数据信号可通过第一源极线输出至第一像素单元，也可通过第一控制开关、第二源极线输出至第一像素单元。源极驱动器的第二数据信号可通过第二控制开关、第二源极线输出至第二像素单元，也可通过第三源极线输出至第二像素单元。由于第二源极线可视为备用源极线，可被第一像素单元与第二像素单元所共用，因此上述像素结构不但可具有修复功能，也能有效地减少源极线的数量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图示作详细说明如下，其中相同标号指示同样或相似的步骤。

【附图说明】

图l是已知的一种液晶显示器的示意图。

图2是依照本发明第一实施例的一种液晶显示器的示意图。

图3A是图2的局部放大图。

图3B是图2的一种局部布局图。

图3C是图2的另一种局部布局图。

图4是依照本发明的第一实施例的一种液晶显示器的各信号时序图。

图5是依照本发明的第二实施例的一种液晶显示器的示意图。

图6是依照本发明的第二实施例的一种液晶显示器的各信号时序图。

图7是依照本发明的第三实施例的一种液晶显示器的示意图。

【具体实施方式】

在图中，当元件被指为“连接”或“耦接”至另一元件时，其可为直接连接或直接耦接至另一元件，或可能存在介于其间的元件。相对地，当元件被指为“直接连接”或“直接耦接”至另一元件时，则不存在有介于其间的元件。

图2是依照本发明第一实施例的一种液晶显示器的示意图。图3A是图2的局部放大图。图3B是图2的一种局部布局图。请合并参照图2、图3A、与图3B。液晶显示器10包括源极驱动器20、栅极驱动器30、源极线Dl～DM、栅极线G1、G1_1、G2、G2_1～GN、控制开关SW1～SWM-1与像素阵列40，其中N、M为自然数，并且G1、G2、G3、...为奇数栅极线，G1_1、G2_1、G3_1、...为偶数栅极线。像素阵列40包括多个像素单元。在本实施例中，各像素单元包括两个像素晶体管、一像素电容与一储存电容。像素阵列40的像素结构以像素单元P1_1～P1_4、P2_1～P2_4为例进行说明。

请见图3A，栅极线G1耦接像素晶体管T1_1、T1_1’、T1_3、T1_3’的第三端。栅极线G1_1耦接像素晶体管T1_2、T1_2’、T1_4、T1_4’的第三端。栅极线G2耦接像素晶体管T2_1、T2_1’、T2_3、T2_3’的第三端。栅极线G2_1耦接像素晶体管T2_2、T2_2’、T2_4、T2_4’的第三端。在这里，像素晶体管的第三端为栅极。

源极线D1耦接源极驱动器20的第一输出端与控制开关SW1的第一端，可用来传输源极驱动器20所提供的第一数据信号。源极线D3耦接源极驱动器20的第二输出端与控制开关SW2、SW3的第一端，可用来传输源极驱动器20所提供的第二数据信号。同理，源极线D5耦接源极驱动器20的第三输出端控制开关SW4、SW5(控制开关SW5未于图3A中绘出)的第一端，可用来传输源极驱动器20所提供的第三数据信号。

承上述，源极线D2耦接控制开关SW1、SW2的第二端。也就是说，当控制开关SW1导通且控制开关SW2不导通时，源极线D2可用来传输第一数据信号；当控制开关SW1不导通且控制开关SW2导通时，源极线D2可用来传输第二数据信号。同理，源极线D4耦接控制开关SW3、SW4的第二端。当控制开关SW3导通且控制开关SW4不导通时，源极线D4可用来传输第二数据信号；当控制开关SW1不导通且控制开关SW2导通时，源极线D2可用来传输第三数据信号。并且，控制开关SW1、SW2、SW3、SW4、SW5都为N通道晶体管。

另外，像素晶体管T1_1连接于像素电容C1_1与源极线D1之间。像素晶体管T1_1’连接于像素电容C1_1与源极线D2之间。像素晶体管T2_1连接于像素电容C2_1与源极线D1之间。像素晶体管T2_1’连接于像素电容C2_1与源极线D2之间。

像素晶体管T1_2连接于像素电容C1_2与源极线D2之间。像素晶体管T1_2’连接于像素电容C1_2与源极线D3之间。像素晶体管T2_2连接于像素电容C2_2与源极线D2之间。像素晶体管T2_2’连接于像素电容C2_2与源极线D3之间。

同理，像素晶体管T1_3连接于像素电容C1_3与源极线D3之间。像素晶体管T1_3’连接于像素电容C1_3与源极线D4之间。像素晶体管T2_3连接于像素电容C2_3与源极线D3之间。像素晶体管T2_3’连接于像素电容C2_3与源极线D4之间。

同理，像素晶体管T1_4连接于像素电容C1_4与源极线D4之间。像素晶体管T1_4’连接于像素电容C1_4与源极线D5之间。像素晶体管T2_4连接于像素电容C2_4与源极线D4之间。像素晶体管T2_4’连接于像素电容C2_4与源极线D5之间。

值得一提的是，在本实施例中，像素晶体管T1_1’～T1_4’、T2_1’～T2_4’可视为备用晶体管。像素晶体管T1_1’～T1_4’、T2_1’～T2_4’具有与像素晶体管T1_1～T1_4、T2_1～T2_4相类似的功效。源极线D2、D4可视为备用源极线。当控制开关SW1、SW3导通且控制开关SW2、SW4不导通时，源极线D2、D4分别具有与源极线D1、D3相类似的功效；当控制开关SW1、SW3不导通且控制开关SW2、SW4导通时，源极线D2、D4分别具有与源极线D3、D5相类似的功效。换句话说，像素晶体管T1_1’、T2_1’可依序通过源极线D2、控制开关SW1与源极线D1连接到源极驱动器20的第一输出端。像素晶体管T1_2’、T2_2’可依序通过源极线D2、控制开关SW2与源极线D3连接到源极驱动器20的第二输出端。同理可类推其他像素晶体管。

从另一角度来看，控制开关SW1的第一端与第二端分别耦接源极线D1与源极线D2。控制开关SW1的第三端接收控制信号CK。控制开关SW1的第一端、第二端与第三端分别为漏极、源极与栅极。控制开关SW2的第一端与第二端分别耦接源极线D3与源极线D2。控制开关SW2的第三端接收控制信号/CK。控制开关SW2的第一端、第二端与第三端分别为漏极、源极与栅极。控制信号CK与控制信号/CK互为反相。当栅极线G1的信号导通像素单元P1_1的两个像素晶体管时，控制信号CK导通控制开关SW1。当栅极线G1_1的信号导通像素单元P1_2的两个像素晶体管时，控制信号/CK导通控制开关SW2。以下配合时序图作更详细的说明。

图4是依照本发明的第一实施例的一种液晶显示器的各信号时序图。请合并参照图2～图4，在本实施例中，控制信号CK、/CK互为反相。也就是说，控制开关SW1、SW3、SW5导通时，控制开关SW2、SW4、SW6不会导通；反之，控制开关SW1、SW3、SW5不导通时，控制开关SW2、SW4、SW6会导通。

另外，当任一奇数栅极线(G1、G2、G3、G4...)的信号导通对应像素晶体管时，控制信号CK导通奇数控制开关(SW1、SW3、SW5...)，控制开关/CK会截止偶数控制开关(SW2、SW4、SW6...)。当任一偶数栅极线(G1_1、G2_1、G3_1、G4_1...)的信号导通对应像素晶体管时，控制信号/CK导通偶数控制开关(SW2、SW4、SW6...)，控制开关CK会截止偶数控制开关(SW1、SW3、SW5...)。

第一扫描期间

在第一扫描期间，奇数栅极线G1的信号为高电压电平，控制信号CK为高电压电平，控制信号/CK为低电压电平。栅极驱动器30会通过栅极线G1导通像素晶体管T1_1、T1_1’、T1_3、T1_3’。另外，奇数控制开关SW1、SW3会导通，偶数控制开关SW2、SW4不会导通，此时源极线D2会通过控制开关SW1与源极线D1互相导通，源极线D4会通过控制开关SW3与源极线D3互相导通。

承接上述，源极驱动器20的第一输出端所输出的第一数据信号，可依序通过源极线D1、像素晶体管T1_1传递至像素电容C1_1，也可依序通过源极线D1、控制开关SW1、源极线D2、像素晶体管T1_1’传递至像素电容C1_1。如此一来，若像素晶体管T1_1、T1_1’的其一损坏时，像素单元P1_1也可正常运作。不仅如此，若制程对位不准时，通过像素晶体管T1_1、T1_1’可实现像素晶体管的栅漏电容(Cgd)的恒定。另外，由于同一像素是由两条线路进行充电，因此像素的充电时间可以减半。

同理，源极驱动器20的第二输出端所输出的第二数据信号，可依序通过源极线D3、像素晶体管T1_3传递至像素电容C1_3，也可依序通过源极线D3、控制开关SW3、源极线D4、像素晶体管T1_3’传递至像素电容C1_3。

第二扫描期间

在第二扫描期间，偶数栅极线G1_1的信号为高电压电平，控制信号CK为低电压电平，控制信号/CK为高电压电平。栅极驱动器30会通过栅极线G1_1导通像素晶体管T1_2、T1_2’、T1_4、T1_4’。另外，奇数控制开关SW1、SW3不会导通，偶数控制开关SW2、SW4会导通，此时源极线D2会通过控制开关SW2与源极线D3互相导通，源极线D4会通过控制开关SW4与源极线D5互相导通。

承接上述，源极驱动器20的第二输出端所输出的第二数据信号，可依序通过源极线D3、像素晶体管T1_2传递至像素电容C1_2，也可依序通过源极线D3、控制开关SW2、源极线D2、像素晶体管T1_2’传递至像素电容C1_2。

同理，源极驱动器20的第三输出端所输出的第三数据信号，可依序通过源极线D5、像素晶体管T1_4传递至像素电容C1_4，也可依序通过源极线D5、控制开关SW4、源极线D4、像素晶体管T1_4’传递至像素电容C1_4。

第三扫描期间

在第三扫描期间，奇数栅极线G2的信号为高电压电平，控制信号CK为高电压电平，控制信号/CK低为电压电平。栅极驱动器30会通过栅极线G2导通像素晶体管T2_1、T2_1’、T2_3、T2_3’。另外，奇数控制开关SW1、SW3会导通，偶数控制开关SW2、SW4不会导通，此时源极线D2会通过控制开关SW1与源极线D1互相导通，源极线D4会通过控制开关SW3与源极线D3互相导通。

承接上述，源极驱动器20的第一输出端所输出的第一数据信号，可依序通过源极线D1、像素晶体管T2_1传递至像素电容C2_1，也可依序通过源极线D1、控制开关SW1、源极线D2、像素晶体管T2_1’传递至像素电容C2_1。

同理，源极驱动器20的第二输出端所输出的第二数据信号，可依序通过源极线D3、像素晶体管T2_3传递至像素电容C2_3，也可依序通过源极线D3、控制开关SW3、源极线D4、像素晶体管T23’传递至像素电容C2_3。

第四扫描期间

栅极驱动器30会通过偶数栅极线G2_1导通像素晶体管T2_2、T2_2’、T2_4、T2_4’。另外，奇数控制开关SW1、SW3不会导通，偶数控制开关SW2、SW4会导通，此时源极线D2会通过控制开关SW2与源极线D3互相导通，源极线D4会通过控制开关SW4与源极线D5互相导通。

承接上述，源极驱动器20的第二输出端所输出的第二数据信号，可依序通过源极线D3、像素晶体管T2_2传递至像素电容C2_2，也可依序通过源极线D3、控制开关SW2、源极线D2、像素晶体管T2_2’传递至像素电容C2_2。

同理，源极驱动器20的第三输出端所输出的第三数据信号，可依序通过源极线D5、像素晶体管T2_4传递至像素电容C2_4，也可依序通过源极线D5、控制开关SW4、源极线D4、像素晶体管T2_4’传递至像素电容C2_4。

值得一提的是，源极线D2、D4分别可被两排像素单元所共用，因此能有效地减少源极线的使用总量。源极线数量的减少也可提升液晶显示器10的解析度。

由上述可知，本实施例的液晶显示器10采用了数据驱动芯片减半的架构，可降低数据驱动芯片(或可称源极驱动器)的使用量。另外，本实施例的像素结构不但可实现栅漏电容(Cgd)的恒定；像素单元中的其一像素晶体管毁损时，像素单元也可正常运作。再者，本实施例的液晶显示器能有效地减少源极线的使用总量。源极线数量的减少也可提升液晶显示器10的解析度。而且，由于同一像素由两条线路进行充电，像素的充电时间可以减半。

虽然上述实施例中已经对像素结构描绘出了一个可能的型态，但所属技术领域中普通技术人员应当知道，各厂商对于像素结构的设计都不一样，因此本发明的应用当不限制于此种可能的型态。换句话说，只要是两排的像素单元可通过控制开关共用同一条备份源极线，就已经是符合了本发明的精神所在。以下再举几个实施例以便本领域具有通常知识者能够更进一步的了解本发明的精神，并实施本发明。

上述图2的实施例中，液晶显示器10仅是一种选择实施例，本领域普通技术人员可依其需求改变液晶显示器的架构。举例来说，图5是依照本发明的第二实施例的一种液晶显示器的示意图。图6是依照本发明的第二实施例的一种液晶显示器的各信号时序图。请合并参照图2、图5与图6，图5的液晶显示器11与图2的液晶显示器10相类似。其不同之处在于，图2的控制开关SW2、SW4、SW6...为N通道晶体管，图5的控制开关SW2’、SW4’、SW6’...为P通道晶体管。

更具体地说，在本实施例中，控制开关SW1、SW3、SW5...为N通道晶体管，控制开关SW2’、SW4’、SW6’为P通道晶体管。如此一来，控制开关SW1、SW2’、SW3、SW4’、SW5、SW6’可接收相同的控制信号CK(如图6所示)。当控制信号CK为高电压电平时，奇数控制开关SW1、SW3、SW5...导通，偶数控制开关SW2’、SW4’、SW6’则不会导通；当控制信号CK为低电压电平时，控制开关SW1、SW3、SW5...不导通，控制开关SW2’、SW4’、SW6’则会导通。

从另一角度来看，控制开关SW1的第一端与第二端分别耦接源极线D1与源极线D2。控制开关SW的第三端接收控制信号CK。控制开关SW1的第一端、第二端与第三端分别为漏极、源极与栅极。控制开关SW2的第一端与第二端分别耦接源极线D3与源极线D2。控制开关SW2的第三端接收控制信号CK。控制开关SW2的第一端、第二端与第三端分别为源极、漏极与栅极。当栅极线G1的信号导通像素单元P1_1的两个像素晶体管时，控制信号CK导通控制开关SW1并截止控制开关SW2。当栅极线G1_1的信号导通像素单元P1_2的两个像素晶体管时，控制信号CK导通控制开关SW2并截止控制开关SW1。

换句话说，当任一奇数栅极线(G1、G2、G3、G4...)的信号导通对应像素晶体管时，控制信号CK导通奇数控制开关(SW1、SW3、SW5...)并截止偶数控制开关(SW2、SW4、SW6...)。当任一偶数栅极线(G1_1、G2_1、G3_1、G4_1...)的信号导通对应像素晶体管时，控制信号CK导通偶数控制开关(SW2、SW4、SW6...)并截止奇数控制开关(SW1、SW3、SW5...)。如此也可达成与第一实施例相类似的功效。

此外，图3B的实施例中，像素晶体管T1_1与像素晶体管T1_1’虽分别通过相异两孔(Via)连接像素电容C1_1的电极，但本发明并不限于此。举例来说，图3C是图2的另一种局部布局图。请参照图3C，在本实施例中，像素晶体管T1_1与像素晶体管T1_1’可通过相同孔连接像素电容C1_1的电极。

另外，图2的控制开关SW1～SW6...与源极驱动器20虽配置于像素阵列40的对向侧，但其仅是一种选择实施例。在其他实施例中，本领域普通技术人员可依其需求改变控制开关SW1～SW6...的配置位置。举例来说，图7是依照本发明的第三实施例的一种液晶显示器的示意图。请合并参照图2与图7，图7的液晶显示器12与图2的液晶显示器10相类似。不同之处在于，图7将控制开关SW1～SW6...与源极驱动器20配置在像素阵列40的同一侧。

像素单元P1_1内的右侧像素晶体管的第一端可依序通过源极线D2与控制开关SW1直接连接源极驱动器20的第一输出端，例如控制开关SW1位于源极驱动器20的外部，并连接至源极驱动器20的第一输出端。像素单元P1_2内的左侧像素晶体管的第一端可依序通过源极线D2与控制开关SW2直接连接源极驱动器20的第二输出端。同理可类推其他像素单元，在此不再赘述。

请注意，在其他实施例中，像素单元P1_1内的右侧像素晶体管的第一端也可依序通过源极线D2、控制开关SW1、部分源极线D1直接连接源极驱动器20的第一输出端，例如控制开关SW1位于源极驱动器20的外部，并连接至源极线D1，然后通过源极线D1连接至源极驱动器20的第一输出端。像素单元P1_2的左侧像素晶体管的第一端可依序通过源极线D2、控制开关SW2、部分源极线D3直接连接源极驱动器20的第二输出端。同理可类推其他像素单元，在此不再赘述。

承上述，此作法的好处在于，源极线D2可直接通过控制开关SW1接收到源极驱动器20的第一输出端所输出的第一数据信号，而无需通过源极线D1。同理，源极线D2可直接通过控制开关SW2接收到源极驱动器20的第二输出端所输出的第二数据信号，而无需通过源极线D3。换句话说，即便源极线D1或D3损坏，也不会影响到源极线D2传输信号。同理，可类推源极线D4、D6...，在此不再赘述。

再者，在另一实施例中，控制开关SW1～SW6...也可整合于源极驱动器20中，如此也可达成与第三实施例相类似的功效。

综上所述，在本发明的液晶显示器中，一条备份源极线可被两排的像素单元所共用。因此可有效降低源极线的使用量。另外本发明的实施例还具有下列优点：

1.在像素单元配置两个像素晶体管，并分别通过不同的源极线提供相同数据信号至上述两个像素晶体管。如此一来，若像素单元的其一像素晶体管损坏时，像素单元也可正常运作。

2.承上述，控制开关与源极驱动器配置于像素阵列的同一侧。如此，提供相同数据信号的其一源极线损坏时，像素单元也可以正常运作。

3.在像素单元配置两个像素晶体管，若制程对位不准时，也可实现像素晶体管的栅漏电容的恒定。

4.控制开关利用P通道晶体管与N通道晶体管互相搭配，如此一来控制开关可接收相同的控制信号。

5.控制开关可整合于源极驱动器中，如此可简化液晶显示器的架构。

虽然本发明已以实施例揭露如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作一些的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种像素结构，其特征在于：该像素结构包括：

一第一像素单元，包括：

一第一像素电容；

一第一像素晶体管，该第一像素晶体管的第一端通过一第一源极线耦接一源极驱动器的第一输出端，该第一像素晶体管的第二端耦接该第一像素电容，该第一像素晶体管的第三端通过一第一栅极线耦接一栅极驱动器；

一第二像素晶体管，该第二像素晶体管的第一端依序通过一第二源极线、一第一控制开关耦接至该源极驱动器的第一输出端，该第二像素晶体管的第二端耦接该第一像素电容，该第二像素晶体管的第三端通过该第一栅极线耦接该栅极驱动器；以及

一第二像素单元，包括：

一第二像素电容；

一第三像素晶体管，该第三像素晶体管的第一端通过一第三源极线耦接该源极驱动器的第二输出端，该第三像素晶体管的第二端耦接该第二像素电容，该第三像素晶体管的第三端通过一第二栅极线耦接该栅极驱动器；以及

一第四像素晶体管，该第四像素晶体管的第一端依序通过该第二源极线、一第二控制开关耦接至该源极驱动器的第二输出端，该第四像素晶体管的第二端耦接该第二像素电容，该第四像素晶体管的第三端通过该第二栅极线耦接该栅极驱动器。

2.如权利要求1所述的像素结构，其特征在于，该第一控制开关导通时，该第二控制开关不导通；该第一控制开关不导通时，该第二控制开关导通。

3.如权利要求1所述的像素结构，其特征在于，该源极驱动器、该第一控制开关与该第二控制开关配置在该像素结构的同一侧。

4.如权利要求3所述的像素结构，其特征在于，该第二像素晶体管的第一端依序通过该第二源极线与该第一控制开关直接连接该源极驱动器的第一输出端，该第四像素晶体管的第一端依序通过该第二源极线与该第二控制开关直接连接该源极驱动器的第二输出端。

5.如权利要求3所述的像素结构，其特征在于，该第二像素晶体管的第一端依序通过该第二源极线、该第一控制开关、部分该第一源极线连接该源极驱动器的第一输出端，该第四像素晶体管的第一端依序通过该第二源极线、该第二控制开关、部分该第三源极线直接连接该源极驱动器的第二输出端。

6.如权利要求1所述的像素结构，其特征在于，该源极驱动器配置在该像素结构的一侧，该第一控制开关与该第二控制开关配置在该像素结构的另一侧，该第二像素晶体管的第一端依序通过该第二源极线、该第一控制开关与该第一源极线连接该源极驱动器的第一输出端，该第四像素晶体管的第一端依序通过该第二源极线、该第二控制开关与该第三源极线电连接该源极驱动器的第二输出端。

7.如权利要求1所述的像素结构，其特征在于，该第一控制开关与该第二控制开关为N通道晶体管，该第一控制开关的第一端与第二端分别耦接该第一源极线与该第二源极线，该第一控制开关的第三端接收一第一控制信号，该第二控制开关的第一端与第二端分别耦接该第三源极线与该第二源极线，该第二控制开关的第三端接收一第二控制信号，该第一控制信号与该第二控制信号互为反相，当任一奇数栅极线的信号导通对应像素晶体管时，该第一控制信号导通奇数控制开关，当任一偶数栅极线的信号导通对应像素晶体管时，该第二控制信号导通偶数控制开关，上述奇数栅极线包括该第一栅极线，上述偶数栅极线包括该第二栅极线，上述奇数控制开关包括该第一控制开关，上述偶数控制开关包括该第二控制开关。

8.如权利要求1所述的像素结构，其特征在于，该第一控制开关为N通道晶体管，该第二控制开关为P通道晶体管，该第一控制开关与该第二控制开关依据同一控制信号而导通，当该控制信号为高电压电平，该第一控制开关导通且该第二控制开关截止，当该控制信号为低电压电平，该第一控制开关截止且该第二控制开关导通，该第一控制开关的第一端与第二端分别耦接该第一源极线与该第二源极线，该第一控制开关的第三端接收该控制信号，该第二控制开关的第一端与第二端分别耦接该第三源极线与该第二源极线，该第二控制开关的第三端接收该控制信号，当任一奇数栅极线的信号导通对应像素晶体管时，该控制信号导通奇数控制开关并截止偶数控制开关，当任一偶数栅极线的信号导通对应像素晶体管时，该控制信号导通偶数控制开关并截止奇数控制开关，上述奇数栅极线包括该第一栅极线，上述偶数栅极线包括该第二栅极线，上述奇数控制开关包括该第一控制开关，上述偶数控制开关包括该第二控制开关。

9.如权利要求1所述的像素结构，其特征在于，该第一像素晶体管的该第二端通过一第一孔与该第一像素电容相连，该第二像素晶体管的该第二端通过一第二孔与该第一像素电容相连。

10.如权利要求9所述的像素结构，其特征在于，该第一孔与该第二孔为同一个孔。

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