WO2020091228A1 - 표시 장치 - Google Patents

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WO2020091228A1
WO2020091228A1 PCT/KR2019/012423 KR2019012423W WO2020091228A1 WO 2020091228 A1 WO2020091228 A1 WO 2020091228A1 KR 2019012423 W KR2019012423 W KR 2019012423W WO 2020091228 A1 WO2020091228 A1 WO 2020091228A1
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data line
disposed
insulating layer
bypass
bypass data
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정민재
장재용
정경훈
박경순
채종철
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device, and more particularly, to a display device having improved display quality by reducing wiring irregularities.
  • CTR cathode ray tube
  • the display device includes a display area where an image is displayed and a peripheral area that is a non-display area surrounding the image. Efforts to realize display devices having various shapes such as rounded corners of the display area, along with an increase in demand for display devices that reduce the peripheral area such as a bezel-less display or an infinity display This has been
  • the display device includes a signal wiring and a thin film transistor.
  • the specific arrangement of the signal wiring is perceived as a stain by the user.
  • an object of the present invention is to provide a display device having a reduced display area and a reduced peripheral area, which is a non-display area.
  • a display device for realizing the object of the present invention described above is disposed on the display area on the base substrate, the base substrate including a display area and a peripheral area that is a non-display area surrounding the display area.
  • a plurality of data lines extending to the peripheral area, a bypass data line disposed in the display area and the peripheral area on the base substrate, and electrically connected to at least one of the data lines, and the bypass data line And a dummy pattern spaced apart and disposed on the same layer as the bypass data line.
  • a constant voltage may be applied to the dummy pattern.
  • the display device is disposed on the first via insulating layer disposed between the data line and the bypass data line, the first via insulating layer on which the bypass data line and the dummy pattern are disposed.
  • the display device may further include a first power line wiring disposed between the base substrate and the first via insulating layer and to which a first power voltage is applied.
  • the first power wiring may be arranged to overlap the bypass data line or the dummy wiring.
  • the bypass data line and the data line may contact each other through a contact hole formed through the first via insulating layer in the peripheral area.
  • the second via insulating layer may include an organic insulating material.
  • a step corresponding to the dummy pattern and the bypass data line may be formed on an upper surface of the second via insulating layer on the dummy pattern and the bypass data line.
  • the first electrode is disposed to overlap at least a portion of the dummy pattern or the bypass data line, so that a step corresponding to the step may be formed in the first electrode.
  • the first electrode may include silver (Ag).
  • the bypass data line may include a vertical portion and a horizontal portion connected to the vertical portion.
  • the dummy pattern may include a plurality of vertical dummy parts and a plurality of horizontal dummy parts.
  • the at least one vertical dummy part may be disposed in a straight line with the vertical part of the bypass data line.
  • the at least one horizontal dummy part may be disposed in line with the horizontal part of the bypass data line.
  • the dummy pattern includes a plurality of vertical dummy portions and a plurality of horizontal dummy portions, and the vertical dummy portion and the horizontal dummy portion are connected to each other to form a mesh structure.
  • the data line may include an nth data line and an n + 1 data line.
  • the bypass data line may include an n-th bypass data line electrically connected to the n-th data line and an n + 1 bypass data line electrically connected to the n + 1 data line.
  • the dummy pattern may be disposed between the nth bypass data line and the n + 1 bypass data line.
  • the display area may have a rectangular shape with rounded corners.
  • the peripheral area may include a pad area for arranging the pad portion.
  • the data lines may include a first data line disposed adjacent to the edge and a second data line spaced apart from the first data line.
  • the first data line may be electrically connected to the pad part through the bypass data line.
  • the second data line may be connected to the pad unit without passing through the bypass data line.
  • the display device may further include a thin film transistor disposed on the base substrate, and a shielding electrode physically connected to the dummy pattern and disposed to overlap the thin film transistor.
  • the peripheral area of the base substrate may further include a pad area for arranging the pad portion and a folding area that is a folding portion for arranging the pad area on the rear surface of the display device.
  • a display device for realizing the above object of the present invention includes a base substrate, a thin film transistor disposed on the base substrate, an interlayer insulating layer disposed on the base substrate, and an interlayer insulating layer disposed on the base substrate.
  • a first data line, a first power line adjacent to the first data line, a second data line and a second power line adjacent to the second data line, the first data line, the first power line, and the first A first via insulating layer disposed on the second data line and the second power line, a first bypass data line and dummy pattern disposed on the first via insulating layer, and electrically connected to the first data line, and A second via disposed on the first bypass data line and the dummy pattern, and having a step formed on an upper surface along the profile of the first bypass data line and the dummy pattern It includes yeoncheung.
  • the display device may be disposed on a first electrode disposed on the second via insulating layer, a light emitting layer disposed on the first electrode, and on the light emitting layer.
  • the first electrode may overlap the first bypass data line or the dummy pattern.
  • a constant voltage may be applied to the dummy pattern.
  • the second via insulating layer may include an organic insulating material.
  • a peripheral portion of a non-display area including a bypass data line may be reduced, and a dummy pattern corresponding to the bypass data line may be formed over the entire display area.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is an enlarged view of a lower left portion of the display device of FIG. 1.
  • FIG. 3 is a plan view showing the arrangement of signal wirings in part A of FIG. 1.
  • FIG. 4 is a cross-sectional view of the display device taken along line I-I 'of FIG. 3.
  • FIG. 5 is a plan view showing the arrangement of signal wirings in part B of FIG. 1.
  • FIG. 6 is a cross-sectional view of the display device taken along line II-II 'of FIG. 5.
  • FIG. 7 is a plan view illustrating an arrangement of signal wires in a portion of a display device according to an exemplary embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of the display device taken along the line I-I 'of FIG. 7.
  • FIG. 9 is a plan view illustrating an arrangement of signal wires in another part of the display device of FIG. 7.
  • FIG. 10 is a cross-sectional view of the display device taken along line II-II 'of FIG. 9.
  • FIG. 11 is a block diagram illustrating an electronic device according to embodiments of the present invention
  • FIG. 12A is a diagram illustrating an example in which the electronic device of FIG. 11 is implemented as a television
  • FIG. 12B is a smartphone of the electronic device of FIG. 11 It is a view showing an example implemented as.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • the display device may include a display area DA in which an image is displayed and a peripheral area NDA that is a non-display area adjacent to the display area DA and surrounding the display area DA. Can be.
  • the peripheral area NDA may include a pad area PADA in which the pad portion PAD is disposed, and a folding area FA, which is a folding portion for disposing the pad area PADA on the rear surface of the display device. have.
  • the display area DA may be formed in a rectangular shape with rounded corners on a plane formed by the first direction D1 and the second direction D2 perpendicular to the first direction D1.
  • the display device is disposed in the display area DA, is arranged in a matrix to display an image, and includes a plurality of pixels including a thin film transistor and a plurality of data lines DLa electrically connected to the pixels. DLb) and scan lines crossing the data lines DLa and DLb.
  • the display device may further include a plurality of bypass data lines CDL disposed in the display area DA and electrically connected to the respective data lines DLa.
  • Each of the data lines DLa and DLb may extend in the second direction D2 and may be arranged in the first direction D1.
  • Each of the scan lines may extend in the first direction D1 and intersect the data lines DL.
  • the peripheral area NDA is a non-display area, and adjacent to the display area DA, may surround an edge of the display area DA.
  • a circuit structure for driving the pixels of the display area DA may be formed in the peripheral area NDA.
  • the data lines DLa disposed on the left or right side of the display device may be electrically connected to the bypass data line CDL through a contact hole CNT formed in the peripheral area NDA. That is, ends of the data line DLa and the bypass data line CDL connected to pixels disposed on the left or right side extend through the display area DA to the peripheral area NDA, and the They may be connected to each other through the contact hole CNT formed in the peripheral area NDA.
  • the bypass data line CDL extends and overlaps the data lines DL from the contact hole CNT through the display area DA to the pad area PADA of the peripheral area NDA. It may be connected to the pad portion PAD.
  • the data lines DLb disposed in the center of the display device may extend in the second direction D2 and be electrically connected to the pad part PAD. That is, the data lines DLb may be electrically connected to the pad portion PAD without going through the bypass data line.
  • a driving circuit chip (not shown) may be mounted on the pad part PAD, or an external driving part substrate may be connected.
  • the pad part PAD may include a plurality of terminals electrically connected to the data lines DLa and DLb, respectively.
  • data lines DLa disposed corresponding to the left and right rounded corners of the display area DA of the display device may be pads through the bypass data line CDL. It can be connected to the (PAD). Accordingly, a separate spider line does not exist in the peripheral area NDA adjacent to the rounded corners of the left and right sides, and accordingly, the width of the peripheral area NDA may be narrowed.
  • a non-display area bezel can be minimized to provide a display device. .
  • FIG. 2 is an enlarged view of a lower left portion of the display device of FIG. 1.
  • the data lines DLa and DLb may include a first data line DL1, an mth data line DLm, and an m + 1 data line DLm + 1.
  • the first data line DL1 and the m-th data line DLm are included in data lines DLa disposed on the left or right side of the display device, and the m + 1 data line DLm + 1 is included. Is included in data lines DLb disposed in the center of the display device.
  • the bypass data lines CDL may include a first bypass data line CDL1 and an m-th bypass data line CDLm.
  • Each of the first data line DL1 and the m-th data line DLm extends in the second direction D2, such that a part of the first data line DL1 extends to the peripheral area NDA through the display area DA.
  • the m + 1 data line DLm + 1 is positioned corresponding to an intermediate portion between the rounded corners of the display area DA, extends in the second direction D2, and the folding area ( FA) to the pad portion PAD.
  • the first data line DL1 and the m-th data line DLm are respectively through the first contact hole CNT1 and the m-th contact hole CNTm in the peripheral area NDA, respectively.
  • the line CDL1 and the m-th bypass data line CDLm may be electrically connected.
  • the first contact hole CNT1 and the m-th contact hole CNTm may be formed through a first via insulating layer (see 140 of FIG. 4).
  • each of the first bypass data line CDL1 and the m-th bypass data line CDLm may include a horizontal portion extending in the first direction D1 and a vertical portion extending in the second direction D2. have.
  • a spider line connected to a plurality of data lines is not formed in the peripheral area NDA, which is a non-display area adjacent to the rounded corner, and the bypass data line CDL is displayed. Since it is formed to pass through the area DA, the width of the non-display area adjacent to the rounded corner can be minimized.
  • the display device has been described as being a flexible display in which a part of the display device may be bent, including a flexible base substrate, but is not limited thereto. That is, the connection structure of the data line, the bypass line, and the contact hole for reducing the width of the peripheral area of the present invention can be applied to a general rigid type organic light emitting display device, a liquid crystal display device, and the like.
  • FIG. 3 is a plan view showing the arrangement of signal wirings in part A of FIG. 1.
  • 4 is a cross-sectional view of the display device taken along line I-I 'of FIG. 3.
  • the display device includes a base substrate 100, a buffer layer 110, an active pattern ACT, a gate insulating layer 120, a gate pattern, an interlayer insulating layer 140, and a first Source / drain pattern, first via insulating layer 140, second source / drain pattern, second via insulating layer 150, light emitting structure 180, pixel defining layer (PDL), and thin film encapsulation layer (TFE) It may include.
  • the base substrate 100 may be made of a transparent or opaque material.
  • the base substrate 100 includes a quartz substrate, a synthetic quartz substrate, a calcium fluoride substrate, a fluorine-doped quartz substrate, a sodalime glass substrate, and an alkali free ( non-alkali) glass substrates, and the like.
  • the base substrate 100 may be made of a transparent resin substrate having ductility.
  • An example of a transparent resin substrate that can be used as the base substrate 100 is a polyimide substrate.
  • the polyimide substrate may be composed of a first polyimide layer, a barrier film layer, a second polyimide layer, and the like.
  • the polyimide substrate may have a configuration in which a first polyimide layer, a barrier film layer, and a second polyimide layer are stacked on a rigid glass substrate.
  • the buffer layer 110 may prevent diffusion of metal atoms or impurities from the base substrate 100, and substantially uniform by controlling a heat transfer rate during a crystallization process to form an active pattern ACT, which will be described later.
  • One active pattern (ACT) can be obtained.
  • the buffer layer 110 may serve to improve the flatness of the surface of the base substrate 100.
  • the buffer layer 110 may be formed using silicon compounds such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy).
  • the active pattern ACT may be disposed on the buffer layer 110.
  • the active pattern ACT may include amorphous silicon or polycrystalline silicon.
  • the active pattern ACT includes indium (In), gallium (Ga), stannium (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium ( Ge), chromium (Cr), titanium (Ti), and zinc (Zn).
  • the active pattern ACT may be disposed in the display area DA to be included in a thin film transistor TFT forming a pixel structure.
  • the active pattern ACT may include a drain region and a source region doped with impurities, and a channel region between the drain region and the source region.
  • the gate insulating layer 120 may be disposed on the active pattern.
  • the gate insulating layer 120 may include an inorganic insulating material.
  • the gate insulating layer 120 uses silicon compounds such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be formed.
  • the gate pattern may be disposed on the gate insulating layer 120.
  • the gate pattern may include signal wiring such as a gate electrode GE and a scan line of the thin film transistor TFT.
  • the scan line may include a q-th scan line SLq, a q + 1 scan line SLq + 1, and a q + 2 scan line SLq + 2.
  • the q-th scan line SLq, the q + 1 scan line SLq + 1, and the q + 2 scan line SLq + 2 extend in the first direction D1, respectively. It may be arranged sequentially along the direction (D2).
  • the gate pattern may be formed using a metal, alloy, metal nitride, conductive metal oxide, or transparent conductive material.
  • the gate pattern may include a metal having high conductivity, such as copper or aluminum.
  • the interlayer insulating layer 140 may be disposed on the gate insulating layer 120 on which the gate pattern is disposed.
  • the interlayer insulating layer 140 may include silver inorganic insulating material.
  • the interlayer insulating layer 140 includes silicon compounds such as silver silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). It can be formed using.
  • the first source / drain pattern may be disposed on the interlayer insulating layer 140.
  • the first source / drain pattern may include a source electrode SE, a drain electrode DE, a data line, and a power line wiring VL.
  • the source electrode SE and the drain electrode DE are the source region and the drain of the active pattern ACT through contact holes formed through the interlayer insulating layer 130 and the gate insulating layer 120. Each may be electrically connected to the regions.
  • the data lines are nth data line DLn, n + 1 data line DLn + 1, n + 2 data line DLn + 2, n + 2 data line DLn + 2, nth It may include a +3 data line DLn + 3 and an n + 4 data line DLn + 4.
  • the n + 3 data line DLn + 3 and the n + 4 data line DLn + 4 may respectively extend in the second direction D2 and be sequentially arranged along the first direction D1. have.
  • the power wiring VL is formed in plural and may be disposed between two data lines adjacent to each other.
  • the power wiring VL may be disposed parallel to the data line.
  • a first power voltage ELVDD for driving the light emitting structure 180 which is an organic light emitting device may be applied to the power wiring VL.
  • the first source / drain pattern may be formed using a metal, alloy, metal nitride, conductive metal oxide, or transparent conductive material.
  • the first source / drain pattern may include metal such as copper or aluminum having high conductivity.
  • the first source / drain pattern may have a plurality of layered structures.
  • the first source / drain pattern may include a titanium layer, an aluminum layer on the titanium layer, and titanium on the aluminum layer.
  • a pixel is formed at each intersection of each scan line and each data line.
  • Each pixel includes the thin film transistor (TFT) and the light emitting structure 180, and the thin film transistor (TFT) and the light emitting structure 180 are provided with one pixel (DLn + 3 and SLq + 1) for convenience of explanation. Crossing point) is illustrated in detail (FIG. 4), but may be provided for each pixel.
  • the first via insulating layer 140 may be disposed on the interlayer insulating layer 130 on which the first source / drain pattern is disposed.
  • the first via insulating layer 140 may include an organic insulating material.
  • the first via insulating layer 140 may be formed using photoresist, polyacrylic resin, polyimide resin, acrylic resin, or the like.
  • the second source / drain pattern may be disposed on the first via insulating layer 140.
  • the second source / drain pattern may include a bypass data line, a dummy pattern, and a contact pad (CP).
  • the second source / drain pattern may be formed using a metal, alloy, metal nitride, conductive metal oxide, or transparent conductive material.
  • the second source / drain pattern may include metal such as copper or aluminum having high conductivity.
  • the second source / drain pattern may have a plurality of layered structures.
  • the second source / drain pattern may include a titanium layer, an aluminum layer on the titanium layer, and titanium on the aluminum layer.
  • the bypass data line may include a first bypass data line CDL1, a second bypass data line, and a third bypass data line.
  • the first bypass data line CDL1 is connected to a horizontal portion CDL1h extending in the first direction D1 and a horizontal portion CDL1h, and a vertical portion CDL1v extending in the second direction D2. ).
  • the vertical portion CDL1v may be disposed to overlap the power wiring VL.
  • the second bypass data line includes a horizontal portion CDL2h and a vertical portion CDL2v
  • the third bypass data line includes a horizontal portion CDL3h and a vertical portion CDL3v. That is, the vertical portions CDL1v, CDL2v, and CDL3v may be disposed to overlap with the corresponding power wiring VL, respectively.
  • the vertical portion CDL3v of the third bypass data line, the vertical portion CDL2v of the second bypass data line and the vertical portion CDL1v of the first bypass data line are sequentially along the first direction D1.
  • the horizontal portion CDL1h of the first bypass data line, the horizontal portion CDL2h of the second bypass data line, and the horizontal portion CDL3h of the third bypass data line are sequentially along the second direction D1.
  • the dummy pattern may include a plurality of horizontal dummy portions DMh and a plurality of vertical dummy portions DMv.
  • Each of the horizontal dummy parts DMh extends in the first direction D1 and is disposed between vertical parts of two adjacent bypass data lines in an area in which the bypass data lines are disposed, or adjacent bypass data lines. It may be disposed between the vertical portion and the horizontal dummy portion (DMh).
  • the horizontal dummy portion DMh between the qth scan line SLq and the g + 1 scan line SLq + 1 is in line with the horizontal portion CDL2h of the second bypass data line.
  • Each of the vertical dummy portions DMv extends in the second direction D2 and may be disposed between horizontal portions of two adjacent bypass data lines in an area where the bypass data lines are disposed.
  • the vertical dummy portion DMv between the n + 2 data line DLn + 2 and the n + 3 data line SLq + 1 is a vertical portion CDL2v of the second bypass data line. ).
  • a constant voltage may be applied to the dummy pattern to have a shielding effect.
  • the dummy pattern may be electrically connected to the power wiring VL through a contact hole (not shown) formed through the first via insulating layer 140.
  • the contact pad CP may be electrically connected to the drain electrode DE of the thin film transistor TFT through a contact hole formed through the first via insulating layer CP1.
  • the second via insulating layer 150 may be disposed on the first via insulating layer 140 on which the second source / drain pattern is disposed.
  • the second via insulating layer 150 may include an organic insulating material.
  • the second via insulating layer 150 may be formed using photoresist, polyacrylic resin, polyimide resin, acrylic resin, or the like.
  • Steps ST1 and ST2 corresponding to the bypass data line and the dummy pattern may be formed on an upper surface of the second via insulating layer 150.
  • a step may not be formed on the upper surface of the second via insulating layer 150, but may be flat, but the thickness of the second source / drain pattern is sufficiently thick.
  • the steps ST1 and ST2 corresponding to the bypass data line and the dummy pattern may be formed on the upper surface of the second via insulating layer 150. .
  • the steps ST1 and ST2 are formed along the bypass data line forming a specific pattern, and may be recognized as a stain pattern to the user in the final product state. Since the dummy pattern is formed, the variation in the uneven pattern is reduced, so that the user does not recognize it as uneven. That is, the second via insulating layer 150 is formed using an organic insulating material, while minimizing the thickness, without the second planarizing operation of the second via insulating layer 150, the step (ST1, ST2) The stain problem caused by can be solved.
  • the light emitting structure 180 may include a first electrode 181, a light emitting layer 182, and a second electrode 183.
  • the first electrode 181 may be disposed on the via insulating layer 150. According to the light emitting method of the display device, the first electrode 181 may be formed using a reflective material or a transmissive material. In example embodiments, the first electrode 181 may be formed in a single layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and / or a transparent conductive material film.
  • the pixel defining layer PDL may be disposed on the via insulating layer 150 on which the first electrode 181 is disposed.
  • the pixel defining layer PDL may be formed using an organic material, an inorganic material, or the like.
  • the pixel defining layer (PDL) may be formed using photoresist, polyacrylic resin, polyimide resin, acrylic resin, silicone compound, or the like.
  • the pixel defining layer PDL may be etched to form an opening partially exposing the first electrode 181.
  • An emission region and a non-emission region of the display device may be defined by the opening of the pixel defining layer PDL.
  • a portion in which the opening of the pixel defining layer PDL is located may correspond to the emission region
  • the non-emission region may correspond to a portion adjacent to the opening of the pixel defining layer PDL. .
  • the emission layer 182 may be disposed on the first electrode 181 exposed through the opening of the pixel defining layer PDL. Also, the emission layer 182 may extend on a sidewall of the opening of the pixel defining layer PDL.
  • the emission layer 182 is a multilayer including an organic emission layer (EL), a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), an electron injection layer (EIL), and the like. It can have a structure. In another embodiment, except for the organic emission layer, the hole injection layer, the hole transport layer, the electron transport layer, the electron injection layer, and the like may be commonly formed to correspond to a plurality of pixels.
  • the organic light emitting layer of the light emitting layer 182 may be formed using light emitting materials capable of generating different color lights such as red light, green light, and blue light according to each pixel of the display device.
  • the organic light emitting layer of the light emitting layer 182 may have a structure in which a plurality of light emitting materials capable of implementing different color lights such as red light, green light, and blue light are stacked to emit white light.
  • the light emitting structures are commonly formed to correspond to a plurality of pixels, and each pixel may be divided by the color filter layer.
  • the second electrode 183 may be disposed on the pixel defining layer PDL and the emission layer 182. According to the light emitting method of the display device, the second electrode 183 may include a light-transmitting material or a light-reflecting material. In example embodiments, the second electrode 183 may also be formed of a single layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and / or a transparent conductive material film.
  • the thin film encapsulation layer TFE may be disposed on the second electrode 183.
  • the thin film encapsulation layer (TFE) may prevent penetration of moisture and oxygen from outside.
  • the thin film encapsulation layer (TFE) may include at least one organic layer and at least one inorganic layer.
  • the at least one organic layer and the at least one inorganic layer may be alternately stacked with each other.
  • the thin film encapsulation layer (TFE) may include two inorganic layers and one organic layer therebetween, but is not limited thereto.
  • a sealing substrate for blocking outside air and moisture from penetrating into the display device may be provided instead of the thin film encapsulation layer.
  • FIG. 5 is a plan view showing the arrangement of signal wirings in part B of FIG. 1.
  • 6 is a cross-sectional view of the display device taken along line II-II 'of FIG. 5.
  • the configuration of the display device in part B includes the A part (FIGS. 4 and 5), except that a bypass data line is not formed and a dummy pattern forms a mesh structure. See). Therefore, repeated description is omitted.
  • the dummy pattern may be formed to form a mesh structure in a portion where the bypass data line is not formed. That is, the dummy pattern extends along the first direction D1, crosses a plurality of horizontal dummy parts DMh and the horizontal dummy parts DMh arranged along the second direction D2, It includes a plurality of vertical dummy portions DMv extending along the second direction D2 and arranged along the first direction D1.
  • the vertical dummy part DMv of the dummy pattern is disposed to overlap the corresponding power line VL, and the first power ELVDD may be applied.
  • FIG. 5 the p-th scan line SLp, the p + 1 scan line SLp + 1, and the p + 2 scan line SLp + 2, the n-th data line DLn, and the n + 1 data line are shown in FIG. A part where (DLn + 1), n + 2 data lines (DLn + 2), n + 3 data lines (DLn + 3), and n + 4 data lines (DLn + 4) intersect is illustrated. That is, FIGS. 3 and 4 describe an area in which the bypass data line is disposed, and FIGS. 5 and 6 describe an arrangement of a dummy pattern in an area in which the bypass data line is not disposed.
  • FIG. 7 is a plan view illustrating an arrangement of signal wires in a portion of a display device according to an exemplary embodiment of the present invention.
  • 8 is a cross-sectional view of the display device taken along the line I-I 'of FIG. 7.
  • 9 is a plan view illustrating an arrangement of signal wires in another part of the display device of FIG. 7.
  • 10 is a cross-sectional view of the display device taken along line II-II 'of FIG. 9.
  • the display device is substantially the same as the display device of FIGS. 1 to 6 except for further including a shielding electrode SH and a shape of the first electrode 181. Therefore, repeated description is omitted.
  • the display device includes a base substrate 100, a buffer layer 110, an active pattern (ACT), a gate insulating layer 120, a gate pattern, an interlayer insulating layer 140, a first source / drain pattern, and a first via insulating layer 140, a second source / drain pattern, a second via insulating layer 150, a light emitting structure 180, a pixel defining layer (PDL), and a thin film encapsulation layer (TFE).
  • the light emitting structure 180 may include a first electrode 181, a light emitting layer 182, and a second electrode 183.
  • the gate pattern may include a gate electrode GE.
  • the first source / drain pattern includes a source electrode SE, a drain electrode DE, a power supply wiring VL, an n + 2 data line DLn + 2, an n + 3 data line DLn + 3, and The n + 3 data line DLn + 3 may be included.
  • the second source / drain pattern may include a first bypass data line, a dummy pattern, and a shielding electrode SH.
  • the first bypass data line may include a horizontal portion CDL1h and a vertical portion CDL1v.
  • the dummy pattern may include a plurality of horizontal dummy portions DMh and a plurality of vertical dummy portions DMv.
  • the shielding electrode SH may be disposed to overlap the thin film transistor TFT of each pixel, thereby shielding the thin film transistor TFT from external electromagnetic influence.
  • the shielding electrode SH may be physically connected to the horizontal dummy portion DMh or the vertical dummy portion DMh, and the power wiring may be provided through a contact hole formed through the first via insulating layer 140. VL).
  • Steps ST1, ST2, and ST3 are formed on the first via insulating layer 140 on the vertical portion CDL1v, the vertical dummy portion DMv, and the shielding electrode SH of the first bypass data line. Can be.
  • the first electrode 181 is disposed to overlap at least a portion of the dummy pattern or the bypass data line, so that a step corresponding to the step may be formed in the first electrode 181.
  • a step corresponding to the step may be formed in the first electrode 181.
  • the first electrode 181 includes a reflective material, in particular, silver (Ag)
  • a stain pattern due to the step may be recognized by the user.
  • the dummy pattern may cause the display area DA. Since the step is constantly repeated for the whole, the deviation of the uneven pattern is reduced, so that the user does not recognize it as uneven.
  • FIG. 11 is a block diagram illustrating an electronic device according to embodiments of the present invention
  • FIG. 12A is a diagram illustrating an example in which the electronic device of FIG. 11 is implemented as a television
  • FIG. 12B is a smartphone of the electronic device of FIG. 11 It is a view showing an example implemented as.
  • the electronic device 500 includes a processor 510, a memory device 520, a storage device 530, an input / output device 540, a power supply 550, and a display device 560. It can contain. In this case, the display device 560 may correspond to the display device of FIG. 1.
  • the electronic device 500 may further include various ports that can communicate with a video card, a sound card, a memory card, a USB device, or other systems.
  • the electronic device 500 may be implemented as a television.
  • the electronic device 500 may be implemented as a smart phone.
  • the electronic device 500 includes a mobile phone, a video phone, a smart pad, a smart watch, a tablet PC, a car navigation system, a computer monitor, a laptop computer, and a head mounted display. display; HMD).
  • the processor 510 may perform certain calculations or tasks.
  • the processor 510 may be a microprocessor, a central processing unit (CPU), an application processor (AP), or the like.
  • the processor 510 may be connected to other components through an address bus, a control bus, and a data bus.
  • the processor 510 may also be connected to an expansion bus, such as a Peripheral Component Interconnect (PCI) bus.
  • PCI Peripheral Component Interconnect
  • the memory device 520 may store data necessary for the operation of the electronic device 500.
  • the memory device 520 may include an erasable programmable read-only memory (EPROM) device, an electrically erasable programmable read-only memory (EEPROM) device, a flash memory device, a pyram (Phase Change Random Access Memory (PRAM) device, Resistence Random Access Memory (RRAM) device, Nano Floating Gate Memory (NFGM) device, Polymer Random Access Memory (PoRAM) device, Magnetic RAM) Non-volatile memory devices and / or dynamic random access memory (DRAM) devices, static random access memory (SRAM) devices, such as random access memory (MRAM) and ferroelectric random access memory (FRAM) devices, And a volatile memory device such as a mobile DRAM device.
  • EPROM erasable programmable read-only memory
  • EEPROM electrically erasable programmable read-only memory
  • flash memory device a flash memory device
  • PRAM Phase Change Random Access Memory
  • RRAM Resistence Random Access Memory
  • NFGM Nano Floating Gate Memory
  • NFGM Poly
  • the storage device 530 may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, or the like.
  • the input / output device 540 may include input means such as a keyboard, keypad, touch pad, touch screen, and mouse, and output means such as a speaker and a printer.
  • the power supply 550 may supply power required for the operation of the electronic device 500.
  • the display device 560 may be connected to other components through the buses or other communication links. According to an embodiment, the display device 560 may be included in the input / output device 540. As described above, the display device 560 may include a bypass data line and a peripheral portion that is a non-display area may be reduced, and a dummy pattern corresponding to the bypass data line may be formed over the entire display area, so that the bypass data line
  • the second via insulating layer is formed by using an organic insulating material, and while minimizing the thickness, the second via insulating layer may solve the stain problem without a separate flattening operation. However, since it has been described above, a redundant description thereof will be omitted.
  • the present invention can be applied to an organic light emitting display device and various electronic devices including the same.
  • the present invention can be applied to mobile phones, smart phones, video phones, smart pads, smart watches, tablet PCs, car navigation systems, televisions, computer monitors, notebooks, head-mounted displays, and the like.
  • base substrate 110 buffer layer
  • gate insulating layer 130 interlayer insulating layer
  • first via insulating layer 150 second via insulating layer
  • TFT Thin film transistor DLa, DLb: Data line
  • VL Power wiring
  • CDL Bypass data line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Optics & Photonics (AREA)

Abstract

표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역인 주변 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 주변 영역까지 연장되는 복수의 데이터 라인들, 상기 베이스 기판 상에 상기 표시 영역 및 상기 주변 영역에 배치되고, 상기 데이터 라인들 중 적어도 하나와 전기적으로 연결되는 우회 데이터 라인, 및 상기 우회 데이터 라인과 이격되고 상기 우회 데이터 라인과 동일한 층에 배치되는 더미 패턴을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 배선 얼룩이 감소하여 표시 품질이 향상된 표시 장치에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 영상이 표시되는 표시 영역과 이를 둘러싸는 비표시 영역인 주변 영역을 포함한다. 베젤리스(bezel-less) 디스플레이 또는 인피니티(infinity) 디스플레이 등의 상기 주변 영역을 축소한 표시 장치의 수요 증가와 함께, 상기 표시 영역의 모서리가 둥근 형태 등의 다양한 형상의 표시 장치를 구현하기 위한 노력이 있어왔다. 또한, 상기 표시 장치는 신호 배선 및 박막 트랜지스터를 포함하는데, 상기 신호 배선 특유의 배열이 사용자에게 얼룩으로 시인되는 문제들이 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 비표시 영역인 주변 영역이 줄어들고, 표시 품질이 향상된 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역인 주변 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 주변 영역까지 연장되는 복수의 데이터 라인들, 상기 베이스 기판 상에 상기 표시 영역 및 상기 주변 영역에 배치되고, 상기 데이터 라인들 중 적어도 하나와 전기적으로 연결되는 우회 데이터라인, 및 상기 우회 데이터 라인과 이격되고 상기 우회 데이터 라인과 동일한 층에 배치되는 더미 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴에는 일정한 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인과 상기 우회 데이터 라인 사이에 배치되는 제1 비아 절연층, 상기 우회 데이터 라인 및 상기 더미 패턴이 배치된 상기 제1 비아 절연층 상에 배치되는 제2 비아 절연층, 상기 제2 비아 절연층 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판과 상기 제1 비아 절연층 사이에 배치되고, 제1 전원 전압이 인가되는 제1 전원 배선을 더 포함할 수 있다. 상기 제1 전원 배선은 상기 우회 데이터 라인 또는 상기 더미 배선과 중첩하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 우회 데이터 라인과 상기 데이터 라인은 상기 주변 영역에서 상기 제1 비아 절연층을 통해 형성되는 컨택홀을 통해 서로 접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 비아 절연층은 유기 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴 및 상기 우회 데이터 라인 상의 상기 제2 비아 절연층의 상면에는 상기 더미 패턴 및 상기 우회 데이터 라인에 대응하는 단차가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 더미 패턴 또는 상기 우회 데이터 라인과 적어도 일부가 중첩하도록 배치되어, 상기 제1 전극에도 상기 단차에 대응하는 단차가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 은(Ag)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 우회 데이터 라인은 수직부와 상기 수직부와 연결된 수평부를 포함할 수 있다. 상기 더미 패턴은 복수의 수직 더미부와 복수의 수평 더미부를 포함할 수 있다. 적어도 하나의 상기 수직 더미부는 상기 우회 데이터 라인의 상기 수직부와 일직선 상에 배치될 수 있다. 적어도 하나의 상기 수평 더미부는 상기 우회 데이터 라인의 상기 수평부와 일직선 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 복수의 수직 더미부와 복수의 수평 더미부를 포함하고, 상기 수직 더미부와 상기 수평 더미부는 서로 연결되어 메쉬 구조를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인은 제n 데이터 라인과 제n+1 데이터 라인을 포함할 수 있다. 상기 우회 데이터 라인은 상기 제n 데이터 라인과 전기적으로 연결되는 제n 우회 데이터 라인 및 상기 제n+1 데이터 라인과 전기적으로 연결되는 제n+1 우회 데이터 라인을 포함할 수 있다. 상기 더미 패턴은 상기 제n 우회 데이터 라인과 상기 제n+1 우회 데이터 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 영역은 모서리가 둥근 사각형 형태일 수 있다. 상기 주변 영역은 패드부가 배치되기 위한 패드 영역을 포함할 수 있다. 상기 데이터 라인들은 상기 모서리에 인접하여 배치되는 제1 데이터 라인 및 상기 제1 데이터 라인과 이격되는 제2 데이터 라인을 포함할 수 있다. 상기 제1 데이터 라인은 상기 우회 데이터 라인을 통해 상기 패드부에 전기적으로 연결될 수 있다. 상기 제2 데이터 라인은 상기 우회 데이터 라인을 통하지 않고, 상기 패드부에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 배치되는 박막 트랜지스터, 및 상기 더미 패턴과 물리적으로 연결되고, 상기 박막 트랜지스터와 중첩하게 배치되는 차폐 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 기판의 상기 주변 영역은 패드부가 배치되기 위한 패드 영역 및 상기 패드 영역을 상기 표시 장치의 후면에 배치시키기 위해 접히는 부분인 폴딩 영역을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 베이스 기판 상에 배치되는 층간 절연층, 상기 층간 절연층 상에 배치되는 제1 데이터 라인, 상기 제1 데이터 라인과 인접하는 제1 전원 배선, 제2 데이터 라인 및 상기 제2 데이터 라인과 인접하는 제2 전원 배선, 상기 제1 데이터 라인, 상기 제1 전원 배선, 상기 제2 데이터 라인 및 상기 제2 전원 배선 상에 배치되는 제1 비아 절연층, 상기 제1 비아 절연층 상에 배치되고, 상기 제1 데이터 라인과 전기적으로 연결되는 제1 우회 데이터 라인 및 더미 패턴, 및 상기 제1 우회 데이터 라인 및 상기 더미 패턴 상에 배치되고, 상기 제1 우회 데이터 라인 및 상기 더미 패턴의 프로파일을 따라 상면에 단차가 형성된 제2 비아 절연층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 비아 절연층 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제1 우회 데이터 라인 또는 상기 더미 패턴과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴에는 일정한 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 비아 절연층은 유기 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 우회 데이터 라인을 포함하여 비표시 영역인 주변부가 줄어들 수 있으며, 상기 우회 데이터 라인과 대응되는 더미 패턴이 표시 영역 전체에 대해 형성되므로, 상기 우회 데이터 라인에 의한 얼룩 패턴의 편차가 줄어들어 사용자가 이를 얼룩으로 시인하지 않게 된다. 즉, 제2 비아 절연층을 유기 절연 물질을 이용하여 형성하되, 두께를 최소화 하면서도, 상기 제2 비아 절연층에 대해 별도의 평탄화 작업 없이도, 얼룩 문제를 해결할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치의 좌측 하단부분의 확대도이다.
도 3은 도 1의 A 부분의 신호 배선들의 배열을 나타낸 평면도이다.
도 4는 도 3의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 5는 도 1의 B 부분의 신호 배선들의 배열을 나타낸 평면도이다.
도 6는 도 5의 II-II'선을 따라 절단한 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일 부분에서의 신호 배선들의 배열을 나타낸 평면도이다.
도 8는 도 7의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 9은 도 7의 표시 장치의 다른 부분에서의 신호 배선들의 배열을 나타낸 평면도이다.
도 10는 도 9의 II-II'선을 따라 절단한 표시 장치의 단면도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12a는 도 11의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 12b는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 영상이 표시 되는 표시 영역(DA) 및 상기 표시 영역(DA)에 인접하고 상기 표시 영역(DA)을 둘러싸는 비표시 영역인 주변 영역(NDA)을 포함할 수 있다.
상기 주변 영역(NDA)은 패드부(PAD)가 배치되기 위한 패드 영역(PADA) 및 상기 패드 영역(PADA)을 상기 표시 장치의 후면에 배치시키기 위해 접히는 부분인 폴딩 영역(FA)을 포함할 수 있다.
상기 표시 영역(DA)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)이루는 평면상에 모서리가 둥근 직사각형 형태로 형성될 수 있다. 상기 표시 장치는 상기 표시 영역(DA)에 배치되고, 영상을 표시 하기 위해 매트릭스 형태로 배치되고 박막 트랜지스터를 포함하는 복수의 화소들 및 상기 화소들과 전기적으로 연결되는 복수의 데이터 라인들(DLa, DLb) 및 상기 데이터 라인(DLa, DLb)들과 교차하는 스캔 라인들을 포함할 수 있다. 또한, 상기 표시 장치는 상기 표시 영역(DA)에 배치되고 상기 각각의 데이터 라인들(DLa)과 전기적으로 연결되는 복수의 우회 데이터 라인들(CDL)을 더 포함할 수 있다.
상기 데이터 라인들(DLa, DLb)은 각각이 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열될 수 있다. 상기 스캔 라인들은 각각이 상기 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)과 교차할 수 있다.
상기 주변 영역(NDA)은 비표시 영역으로, 상기 표시 영역(DA)에 인접하여, 상기 표시 영역(DA)의 가장자리를 둘러쌀 수 있다. 상기 주변 영역(NDA)에는 상기 표시 영역(DA)의 상기 화소들을 구동하기 위한 회로 구조가 형성될 수 있다.
상기 표시 장치의 좌측 또는 우측에 배치되는 데이터 라인들(DLa)은 상기 주변 영역(NDA)에 형성되는 콘택홀(CNT)을 통해 상기 우회 데이터 라인(CDL)과 접촉하여 전기적으로 연결될 수 있다. 즉, 상기 좌측 또는 우측에 배치되는 화소들과 연결되는 상기 데이터 라인(DLa)과 상기 우회 데이터 라인(CDL)의 끝단은 상기 표시 영역(DA)을 지나 상기 주변 영역(NDA)까지 연장되고, 상기 주변 영역(NDA)에 형성되는 상기 콘택홀(CNT)을 통해 서로 연결될 수 있다. 상기 우회 데이터 라인(CDL)은 상기 콘택홀(CNT)로부터 상기 표시 영역(DA)을 통해 상기 데이터 라인들(DL)과 중첩하며 연장되어, 상기 주변 영역(NDA)의 상기 패드 영역(PADA)의 상기 패드부(PAD)에 연결될 수 있다.
한편, 상기 표시 장치의 중앙에 배치되는 데이터 라인들(DLb)은 상기 제2 방향(D2)으로 연장되어, 상기 패드부(PAD)에 전기적으로 연결될 수 있다. 즉, 상기 데이터 라인들(DLb)은 우회 데이터 라인을 거치지 않고, 상기 패드부(PAD)에 전기적으로 연결될 수 있다.
상기 패드부(PAD)에는 구동 회로 칩(미도시)이 실장되거나, 외부 구동부 기판이 연결될 수 있다. 자세히 도시하지 않았으나, 상기 패드부(PAD)는 각각의 상기 데이터 라인들(DLa, DLb)과 각각 전기적으로 연결되는 복수의 단자들을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 표시 장치의 상기 표시 영역(DA)의 상기 좌측 및 우측의 라운드된 모서리에 대응하여 배치되는 데이터 라인들(DLa)은 상기 우회 데이터 라인(CDL)을 통해 상기 패드부(PAD)에 연결될 수 있다. 이에 따라, 상기 좌측 및 우측의 상기 라운드된 모서리에 인접하는 상기 주변 영역(NDA)에는 별도의 스파이더 라인이 존재하지 않으며, 이에 따라 상기 주변 영역(NDA)의 폭이 좁아질 수 있다.
또한, 상기 폴딩 영역(FA)이 접혀, 상기 패드 영역(PADA)은 상기 표시 영역(DA)의 뒷면에 배치되어 중첩되므로, 비표시 영역인 베젤(bezel)이 최소화된 표시 장치를 제공할 수 있다.
도 2는 도 1의 표시 장치의 좌측 하단부분의 확대도이다.
도 1 및 2를 참조하면, 상기 데이터 라인들(DLa, DLb)은 제1 데이터 라인(DL1), 제m 데이터 라인(DLm) 및 제m+1 데이터 라인(DLm+1)을 포함할 수 있다. 여기서 상기 1 데이터 라인(DL1) 및 상기 제m 데이터 라인(DLm)은 상기 표시 장치의 좌측 또는 우측에 배치되는 데이터 라인들(DLa)에 포함되고, 상기 제m+1 데이터 라인(DLm+1)은 상기 표시 장치의 중앙에 배치되는 데이터 라인들(DLb)에 포함된다.
상기 우회 데이터 라인들(CDL)은 제1 우회 데이터 라인(CDL1) 및 제m 우회 데이터 라인(CDLm)을 포함할 수 있다.
상기 제1 데이터 라인(DL1) 및 상기 제m 데이터 라인(DLm)은 각각 상기 제2 방향(D2)으로 연장되어, 일부가 상기 표시 영역(DA)을 지나 상기 주변 영역(NDA)에 까지 연장될 수 있다. 즉, 상기 제1 데이터 라인(DL1) 및 상기 제m 데이터 라인(DLm)은 상기 표시 영역(DA)의 상기 라운드된 모서리에 대응하여 위치하며, 상기 제2 방향(D2)으로 연장될 수 있다.
상기 제m+1 데이터 라인(DLm+1)은 상기 표시 영역(DA)의 상기 라운드된 모서리들 사이의 중간 부분에 대응하여 위치하며, 상기 제2 방향(D2)으로 연장되며, 상기 폴딩 영역(FA)을 지나 상기 패드부(PAD)까지 연장될 수 있다.
상기 제1 데이터 라인(DL1), 상기 제m 데이터 라인(DLm)은 상기 주변 영역(NDA)에서 각각 제1 콘택홀(CNT1) 및 제m 콘택홀(CNTm)을 통해, 각각 상기 제1 우회 데이터 라인(CDL1) 및 상기 제m 우회 데이터 라인(CDLm)과 전기적으로 연결될 수 있다. 상기 제1 콘택홀(CNT1) 및 상기 제m 콘택홀(CNTm)은 제1 비아 절연층(도4의 140 참조)을 통해 형성될 수 있다.
여기서 상기 제1 우회 데이터 라인(CDL1) 및 상기 제m 우회 데이터 라인(CDLm) 각각은 상기 제1 방향(D1)으로 연장되는 수평부와 상기 제2 방향(D2)으로 연장되는 수직부를 포함할 수 있다.
이에 따라, 상기 라운드된 모서리에 인접하는 비표시 영역인 상기 주변 영역(NDA)에는 복수의 데이터 라인들에 연결되는 스파이더 라인(spider line)이 형성되지 않고, 상기 우회 데이터 라인(CDL)이 상기 표시 영역(DA)을 통과하도록 형성되므로, 상기 라운드된 모서리에 인접하는 비표시 영역의 폭을 최소화 할 수 있다.
본 실시예에서는 상기 표시 장치가 가요성이 있는 베이스 기판을 포함하여 상기 표시 장치의 일부가 구부러질 수 있는 플렉서블 디스플레이(flexible display)인 것으로 설명되었으나, 이에 한정되지 않는다. 즉, 본 발명의 상기 주변 영역의 폭을 감소시키기 위한, 상기 데이터 라인, 상기 우회 라인 및 상기 콘택홀의 연결 구조는 일반적인 리지드(rigid) 타입의 유기 발광 표시 장치, 액정 표시 장치 등에도 적용될 수 있다.
도 3은 도 1의 A 부분의 신호 배선들의 배열을 나타낸 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 1, 3 내지 6을 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 패턴, 층간 절연층(140), 제1 소스/드레인 패턴, 제1 비아 절연층(140), 제2 소스/드레인 패턴, 제2 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.
상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 후술할 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 상기 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 액티브 패턴(ACT)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 상기 액티브 패턴(ACT)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체를 포함할 수 있다.
상기 액티브 패턴(ACT)은 상기 표시 영역(DA) 내에 배치되어 화소 구조를 이루는 박막 트랜지스터(TFT)에 포함될 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역과 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함할 수 있다.
상기 게이트 절연층(120)은 상기 액티브 패턴 상에 배치될 수 있다. 상기 게이트 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 게이트 패턴은 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 게이트 패턴은 상기 박막 트랜지스터(TFT)의 게이트 전극(GE), 스캔 라인 등의 신호 배선을 포함할 수 있다. 상기 스캔 라인은 제q 스캔 라인(SLq), 제q+1 스캔 라인(SLq+1) 및 제q+2 스캔 라인(SLq+2)을 포함할 수 있다. 상기 제q 스캔 라인(SLq), 상기 제q+1 스캔 라인(SLq+1) 및 상기 제q+2 스캔 라인(SLq+2)은 각각 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)을 따라 순차적으로 배열될 수 있다. 상기 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다.
상기 층간 절연층(140)은 상기 게이트 패턴이 배치된 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 층간 절연층(140)은 은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연층(140)은 은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 제1 소스/드레인 패턴이 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 제1 소스/드레인 패턴은 소스 전극(SE), 드레인 전극(DE), 데이터 라인 및 전원 배선(VL)을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연층(130) 및 상기 게이트 절연층(120)을 통해 형성되는 컨택홀들을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결될 수 있다.
상기 데이터 라인은 제n 데이터 라인(DLn), 제n+1 데이터 라인(DLn+1), 제n+2 데이터 라인(DLn+2), 제n+2 데이터 라인(DLn+2), 제n+3 데이터 라인(DLn+3) 및 제n+4 데이터 라인(DLn+4)을 포함할 수 있다. 상기 제n 데이터 라인(DLn), 상기 제n+1 데이터 라인(DLn+1), 상기 제n+2 데이터 라인(DLn+2), 상기 제n+2 데이터 라인(DLn+2), 상기 제n+3 데이터 라인(DLn+3) 및 상기 제n+4 데이터 라인(DLn+4)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 순차적으로 배열될 수 있다.
상기 전원 배선(VL)은 복수개로 형성되며, 서로 인접하는 두개의 데이터 라인들 사이마다 배치될 수 있다. 상기 전원 배선(VL)은 상기 데이터 라인과 평행하게 배치될 수 있다. 상기 전원 배선(VL)에는 유기발광소자인 상기 발광 구조물(180)를 구동하기 위한 제1 전원 전압(ELVDD)이 인가될 수 있다.
상기 제1 소스/드레인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 소스/드레인 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다. 또한, 상기 제1 소스/드레인 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제1 소스/드레인 패턴은 티타늄 층, 상기 티타늄 층 상의 알루미늄 층 및 상기 알루미늄 층 상의 티타늄을 포함할 수 있다.
각각의 스캔 라인과 각각의 데이터 라인이 교차하는 지점마다 화소가 형성된다. 각각의 화소는 상기 박막 트랜지스터(TFT)와 상기 발광 구조물(180)을 포함하며, 상기 박막 트랜지스터(TFT)와 상기 발광 구조물(180)은 설명의 편의상 하나의 화소(DLn+3 과 SLq+1의 교차 지점)에 대해서만 자세히 도시하고 (도 4) 설명하였으나 상기 각각의 화소마다 구비될 수 있다.
상기 제1 비아 절연층(140)이 상기 제1 소스/드레인 패턴이 배치된 상기 층간 절연층(130) 상에 배치될 수 있다. 상기 제1 비아 절연층(140)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 비아 절연층(140)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 사용하여 형성할 수 있다.
상기 제2 소스/드레인 패턴이 상기 제1 비아 절연층(140) 상에 배치될 수 있다. 상기 제2 소스/드레인 패턴은 우회 데이터 라인, 더미 패턴 및 컨택 패드(CP)를 포함할 수 있다. 상기 제2 소스/드레인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 소스/드레인 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다. 또한, 상기 제2 소스/드레인 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제2 소스/드레인패턴은 티타늄 층, 상기 티타늄 층 상의 알루미늄 층 및 상기 알루미늄 층 상의 티타늄을 포함할 수 있다.
상기 우회 데이터 라인은 제1 우회 데이터 라인(CDL1), 제2 우회 데이터 라인, 제3 우회 데이터 라인을 포함할 수 있다. 상기 제1 우회 데이터 라인(CDL1)은 상기 제1 방향(D1)으로 연장되는 수평부(CDL1h) 및 상기 수평부(CDL1h)와 연결되고, 상기 제2 방향(D2)으로 연장되는 수직부(CDL1v)를 포함할 수 있다. 상기 수직부(CDL1v)는 상기 전원 배선(VL)과 중첩하도록 배치될 수 있다. 이와 유사하게 상기 제2 우회 데이터 라인은 수평부(CDL2h) 및 수직부(CDL2v)를 포함하고, 상기 제3 우회 데이터 라인은 수평부(CDL3h) 및 수직부(CDL3v)를 포함할 수 있다. 즉, 상기 수직부들(CDL1v, CDL2v, CDL3v)은 각각 대응하는 상기 전원 배선(VL)과 중첩하게 배치될 수 있다.
상기 제3 우회 데이터 라인의 수직부(CDL3v), 상기 제2 우회 데이터 라인의 수직부(CDL2v) 및 상기 제1 우회 데이터 라인의 수직부(CDL1v)는 상기 제1 방향(D1)을 따라 순차적으로 배열될 수 있다. 상기 제1 우회 데이터 라인의 수평부(CDL1h), 상기 제2 우회 데이터 라인의 수평부(CDL2h) 및 상기 제3 우회 데이터 라인의 수평부(CDL3h)는 상기 제2 방향(D1)을 따라 순차적으로 배열될 수 있다.
상기 더미 패턴은 복수의 수평 더미부(DMh) 및 복수의 수직 더미부(DMv)를 포함할 수 있다.
각각의 상기 수평 더미부(DMh)는 상기 제1 방향(D1)으로 연장되며, 상기 우회 데이터 라인이 배치된 영역에서는 인접하는 두개의 우회 데이터 라인의 수직부들 사이에 배치되거나, 인접하는 우회 데이터 라인의 수직부와 수평 더미부(DMh) 사이에 배치될 수 있다. 예를 들면, 상기 제q 스캔 라인(SLq)과 상기 제g+1 스캔 라인(SLq+1) 사이의 상기 수평 더미부(DMh)는 상기 제2 우회 데이터 라인의 수평부(CDL2h)와 일직선 상에 배치 될 수 있다.
각각의 상기 수직 더미부(DMv)는 상기 제2 방향(D2)으로 연장되며, 상기 우회 데이터 라인이 배치된 영역에서는 인접하는 두개의 우회 데이터 라인의 수평부들 사이에 배치될 수 있다. 예를 들면, 상기 제n+2 데이터 라인(DLn+2)과 상기 제n+3 데이터 라인(SLq+1) 사이의 상기 수직 더미부(DMv)는 상기 제2 우회 데이터 라인의 수직부(CDL2v)와 일직선 상에 배치 될 수 있다.
상기 더미 패턴에는 일정한 전압이 인가되어, 차폐 효과를 갖도록 할 수 있다. 예를 들면, 상기 더미 패턴은 상기 전원 배선(VL)과 상기 제1 비아 절연층(140)을 통해 형성되는 컨택홀(미도시)을 통해 전기적으로 연결될 수 있다.
상기 컨택 패드(CP)는 상기 제1 비아 절연층(CP1)을 통해 형성되는 컨택홀을 통해 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)에 전기적으로 연결될 수 있다.
상기 제2 비아 절연층(150)이 상기 제2 소스/드레인 패턴이 배치된 상기 제1 비아 절연층(140) 상에 배치될 수 있다. 상기 제2 비아 절연층(150)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 비아 절연층(150)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 사용하여 형성할 수 있다.
상기 제2 비아 절연층(150)의 상면에는 상기 우회 데이터 라인 및 상기 더미 패턴에 대응하는 단차(ST1, ST2)가 형성될 수 있다. 상기 제2 비아 절연층(150)의 두께가 충분한 경우, 상기 제2 비아 절연층(150) 상면에 단차가 형성되지 않고 평탄할 수 있으나, 상기 제2 소스/드레인 패턴의 두께가 충분히 두껍고, 상기 제2 비아 절연층(150)의 두께가 얇은 경우, 상기 제2 비아 절연층(150)의 상기 상면에는 상기 우회 데이터 라인 및 상기 더미 패턴에 대응하는 상기 단차(ST1, ST2)가 형성될 수 있다.
상기 단차(ST1, ST2)는 특정 패턴을 형성하는 상기 우회 데이터 라인을 따라 형성되어, 최종 제품 상태에서 사용자에게 얼룩 패턴으로 시인될 수 있는데, 상기 우회 데이터 라인이 형성되지 않은 부분에도 동일한 형태로 상기 더미 패턴이 형성되므로, 얼룩 패턴의 편차가 줄어들어 사용자가 이를 얼룩으로 시인하지 않게 된다. 즉, 상기 제2 비아 절연층(150)을 유기 절연 물질을 이용하여 형성하되, 두께를 최소화 하면서도, 상기 제2 비아 절연층(150)에 대해 별도의 평탄화 작업 없이도, 상기 단차(ST1, ST2)에 의한 얼룩 문제는 해결할 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
도 5는 도 1의 B 부분의 신호 배선들의 배열을 나타낸 평면도이다. 도 6는 도 5의 II-II'선을 따라 절단한 표시 장치의 단면도이다.
도 1 내지 6을 참조하면, 상기 B 부분에서의 상기 표시 장치의 구성은 우회 데이터 라인이 형성되지 않고, 더미 패턴이 메쉬 구조(mesh structure)를 이루는 것을 제외하고, 상기 A 부분(도 4 및 5 참조) 에서의 구성과 동일하다. 따라서 반복되는 설명은 생략한다.
상기 더미 패턴은 상기 우회 데이터 라인이 형성되지 않은 부분에서는 메쉬 구조를 이루도록 형성될 수 있다. 즉, 상기 더미 패턴은 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 방향(D2)을 따라 배열되는 복수의 수평 더미부(DMh), 및 상기 수평 더미부(DMh)와 교차하고, 상기 제2 방향(D2)을 따라 연장되고, 상기 제1 방향(D1)을 따라 배열되는 복수의 수직 더미부(DMv)를 포함한다. 상기 더미 패턴의 상기 수직 더미부(DMv)는 대응되는 상기 전원 배선(VL)에 중첩하게 배치되고, 상기 제1 전원(ELVDD)이 인가될 수 있다.
도 5에는 제p 스캔 라인(SLp), 제p+1 스캔 라인(SLp+1) 및 제p+2 스캔 라인(SLp+2)과, 제n 데이터 라인(DLn), 제n+1 데이터 라인(DLn+1), 제n+2 데이터 라인(DLn+2), 제n+3 데이터 라인(DLn+3) 및 제n+4 데이터 라인(DLn+4)이 교차하는 부분이 도시되어 있다. 즉, 도 3 및 4에서는 상기 우회 데이터 라인이 배치되는 영역에 대해 설명하고 있고, 도 5 및 6에서는 상기 우회 데이터 라인이 배치되지 않는 영역에서의 더미 패턴의 배치에 대해 설명하고 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일 부분에서의 신호 배선들의 배열을 나타낸 평면도이다. 도 8는 도 7의 I-I'선을 따라 절단한 표시 장치의 단면도이다. 도 9은 도 7의 표시 장치의 다른 부분에서의 신호 배선들의 배열을 나타낸 평면도이다. 도 10는 도 9의 II-II'선을 따라 절단한 표시 장치의 단면도이다.
도 1 및 7 내지 10을 참조하면, 상기 표시 장치는 차폐 전극(SH)을 더 포함하는 것과 제1 전극(181)의 형상을 제외하고 도 1 내지 6의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 패턴, 층간 절연층(140), 제1 소스/드레인 패턴, 제1 비아 절연층(140), 제2 소스/드레인 패턴, 제2 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다. 상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 게이트 패턴은 게이트 전극(GE)을 포함할 수 있다. 상기 제1 소스/드레인 패턴은 소스 전극(SE), 드레인 전극(DE), 전원 배선(VL), 제n+2 데이터 라인(DLn+2), 제n+3 데이터 라인(DLn+3) 및 제n+3 데이터 라인(DLn+3)을 포함할 수 있다. 상기 제2 소스/드레인 패턴은 제1 우회 데이터 라인, 더미 패턴 및 차폐 전극(SH)을 포함할 수 있다. 상기 제1 우회 데이터 라인은 수평부(CDL1h) 및 수직부(CDL1v)를 포함할 수 있다. 상기 더미 패턴은 복수의 수평 더미부(DMh) 및 복수의 수직 더미부(DMv)를 포함할 수 있다.
상기 차폐 전극(SH)은 각각 화소의 박막 트랜지스터(TFT)와 중첩하게 배치되어, 외부 전자기적 영향으로부터 박막 트랜지스터(TFT)를 차폐할 수 있다. 상기 차폐 전극(SH)은 상기 수평 더미부(DMh) 또는 상기 수직 더미부(DMh)와 물리적으로 연결될 수 있으며, 상기 제1 비아 절연층(140)을 통해 형성되는 컨택홀을 통해 상기 전원 배선(VL)과 전기적으로 연결될 수 있다.
상기 제1 우회 데이터 라인의 수직부(CDL1v), 상기 수직 더미부(DMv) 및 상기 차폐 전극(SH) 상의 상기 제1 비아 절연층(140) 상면에는 단차(ST1, ST2, ST3)이 형성될 수 있다.
상기 제1 전극(181)은 상기 더미 패턴 또는 상기 우회 데이터 라인과 적어도 일부가 중첩하도록 배치되어, 상기 제1 전극(181)에도 상기 단차에 대응하는 단차가 형성될 수 있다. 특히, 상기 제1 전극(181)이 반사성을 갖는 물질 특히 은(Ag)을 포함하는 경우, 상기 단차에 의한 얼룩 패턴이 사용자에게 시인될 수 있는데, 상기 더미 패턴에 의해, 상기 표시 영역(DA) 전체에 대해 상기 단차가 일정하게 반복되므로, 얼룩 패턴의 편차가 줄어들어 사용자가 이를 얼룩으로 시인하지 않게 된다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12a는 도 11의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 12b는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 11 내지 도 12b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 우회 데이터 라인을 포함하여 비표시 영역인 주변부가 줄어들 수 있으며, 상기 우회 데이터 라인과 대응되는 더미 패턴이 표시 영역 전체에 대해 형성되므로, 상기 우회 데이터 라인에 의한 얼룩 패턴의 편차가 줄어들어 사용자가 이를 얼룩으로 시인하지 않게 된다. 즉, 제2 비아 절연층을 유기 절연 물질을 이용하여 형성하되, 두께를 최소화 하면서도, 상기 제2 비아 절연층에 대해 별도의 평탄화 작업 없이도, 얼룩 문제를 해결할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
<부호의 설명>
100: 베이스 기판 110: 버퍼층
120: 게이트 절연층 130: 층간 절연층
140: 제1 비아 절연층 150: 제2 비아 절연층
180: 발광 구조물 TFE: 박막 봉지층
TFT: 박막 트랜지스터 DLa, DLb: 데이터 라인
VL: 전원 배선 CDL: 우회 데이터 라인
DMh, DMv: 더미 패턴

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역인 주변 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 상기 표시 영역에 배치되고 상기 주변 영역까지 연장되는 복수의 데이터 라인들;
    상기 베이스 기판 상에 상기 표시 영역 및 상기 주변 영역에 배치되고, 상기 데이터 라인들 중 적어도 하나와 전기적으로 연결되는 우회 데이터 라인; 및
    상기 우회 데이터 라인과 이격되고 상기 우회 데이터 라인과 동일한 층에 배치되는 더미 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 더미 패턴에는 일정한 전압이 인가되는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 라인과 상기 우회 데이터 라인 사이에 배치되는 제1 비아 절연층;
    상기 우회 데이터 라인 및 상기 더미 패턴이 배치된 상기 제1 비아 절연층 상에 배치되는 제2 비아 절연층;
    상기 제2 비아 절연층 상에 배치되는 제1 전극
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 베이스 기판과 상기 제1 비아 절연층 사이에 배치되고, 제1 전원 전압이 인가되는 제1 전원 배선을 더 포함하고,
    상기 제1 전원 배선은 상기 우회 데이터 라인 또는 상기 더미 배선과 중첩하게 배치되는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서,
    상기 우회 데이터 라인과 상기 데이터 라인은 상기 주변 영역에서 상기 제1 비아 절연층을 통해 형성되는 컨택홀을 통해 서로 접하는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 비아 절연층은 유기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서,
    상기 더미 패턴 및 상기 우회 데이터 라인 상의 상기 제2 비아 절연층의 상면에는 상기 더미 패턴 및 상기 우회 데이터 라인에 대응하는 단차가 형성되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전극은 상기 더미 패턴 또는 상기 우회 데이터 라인과 적어도 일부가 중첩하도록 배치되어, 상기 제1 전극에도 상기 단차에 대응하는 단차가 형성되는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 은(Ag)을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 우회 데이터 라인은 수직부와 상기 수직부와 연결된 수평부를 포함하고,
    상기 더미 패턴은 복수의 수직 더미부와 복수의 수평 더미부를 포함하고,
    적어도 하나의 상기 수직 더미부는 상기 우회 데이터 라인의 상기 수직부와 일직선 상에 배치되고,
    적어도 하나의 상기 수평 더미부는 상기 우회 데이터 라인의 상기 수평부와 일직선 상에 배치되는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 더미 패턴은 복수의 수직 더미부와 복수의 수평 더미부를 포함하고, 상기 수직 더미부와 상기 수평 더미부는 서로 연결되어 메쉬 구조를 이루는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 데이터 라인은 제n 데이터 라인과 제n+1 데이터 라인을 포함하고,
    상기 우회 데이터 라인은 상기 제n 데이터 라인과 전기적으로 연결되는 제n 우회 데이터 라인 및 상기 제n+1 데이터 라인과 전기적으로 연결되는 제n+1 우회 데이터 라인을 포함하고,
    상기 더미 패턴은 상기 제n 우회 데이터 라인과 상기 제n+1 우회 데이터 라인 사이에 배치되는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역은 모서리가 둥근 사각형 형태이며,
    상기 주변 영역은 패드부가 배치되기 위한 패드 영역을 포함하며,
    상기 데이터 라인들은 상기 모서리에 인접하여 배치되는 제1 데이터 라인 및 상기 제1 데이터 라인과 이격되는 제2 데이터 라인을 포함하고,
    상기 제1 데이터 라인은 상기 우회 데이터 라인을 통해 상기 패드부에 전기적으로 연결되고,
    상기 제2 데이터 라인은 상기 우회 데이터 라인을 통하지 않고, 상기 패드부에 연결되는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서,
    상기 베이스 기판 상에 배치되는 박막 트랜지스터; 및
    상기 더미 패턴과 물리적으로 연결되고, 상기 박막 트랜지스터와 중첩하게 배치되는 차폐 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서,
    상기 베이스 기판의 상기 주변 영역은 패드부가 배치되기 위한 패드 영역 및 상기 패드 영역을 상기 표시 장치의 후면에 배치시키기 위해 접히는 부분인 폴딩 영역을 더 포함하는 하는 것을 특징으로 하는 표시 장치.
  16. 베이스 기판;
    상기 베이스 기판 상에 배치되는 박막 트랜지스터;
    상기 베이스 기판 상에 배치되는 층간 절연층;
    상기 층간 절연층 상에 배치되는 제1 데이터 라인, 상기 제1 데이터 라인과 인접하는 제1 전원 배선, 제2 데이터 라인 및 상기 제2 데이터 라인과 인접하는 제2 전원 배선;
    상기 제1 데이터 라인, 상기 제1 전원 배선, 상기 제2 데이터 라인 및 상기 제2 전원 배선 상에 배치되는 제1 비아 절연층;
    상기 제1 비아 절연층 상에 배치되고, 상기 제1 데이터 라인과 전기적으로 연결되는 제1 우회 데이터 라인 및 더미 패턴; 및
    상기 제1 우회 데이터 라인 및 상기 더미 패턴 상에 배치되고, 상기 제1 우회 데이터 라인 및 상기 더미 패턴의 프로파일을 따라 상면에 단차가 형성된 제2 비아 절연층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 비아 절연층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극은 상기 제1 우회 데이터 라인 또는 상기 더미 패턴과 중첩하는 것을 특징으로 하는 것을 특징으로 하는 표시 장치.
  19. 제16 항에 있어서,
    상기 더미 패턴에는 일정한 전압이 인가되는 것을 특징으로 하는 표시 장치.
  20. 제16 항에 있어서,
    상기 제2 비아 절연층은 유기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
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